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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044868
(43)【公開日】2024-04-02
(54)【発明の名称】メモリシステム、方法、および制御回路
(51)【国際特許分類】
G06F 13/36 20060101AFI20240326BHJP
G06F 12/06 20060101ALI20240326BHJP
G06F 13/38 20060101ALI20240326BHJP
【ＦＩ】
G06F13/36 310E
G06F12/06 550A
G06F13/38 330Z
G06F13/36 530B
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022150657
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】鈴木 智明
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CD05
(57)【要約】
【課題】好適な構成を有するメモリシステム、方法、および制御回路を提供すること。
【解決手段】半導体記憶装置は、第１回路と、複数の第２回路と、第１回路に接続された第１数の第１チャネルと、を備える。各第１チャネルに１以上の第２回路が接続される。制御回路は、半導体記憶装置に第２チャネルを介して接続される。制御回路は、それぞれは複数の第２回路のうちの一に対する複数の第１アクセス要求を生成する。そして、制御回路は、アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、複数の第１アクセス要求の実行順を決定する。そして、制御回路は、第２チャネルを介して、第１数の第１チャネルのうちの一つの転送レートの第２数倍の転送レートで、第２数の第１アクセス要求にかかる第２数のデータ転送を並行して実行する。
【選択図】図８
【解決手段】半導体記憶装置は、第１回路と、複数の第２回路と、第１回路に接続された第１数の第１チャネルと、を備える。各第１チャネルに１以上の第２回路が接続される。制御回路は、半導体記憶装置に第２チャネルを介して接続される。制御回路は、それぞれは複数の第２回路のうちの一に対する複数の第１アクセス要求を生成する。そして、制御回路は、アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、複数の第１アクセス要求の実行順を決定する。そして、制御回路は、第２チャネルを介して、第１数の第１チャネルのうちの一つの転送レートの第２数倍の転送レートで、第２数の第１アクセス要求にかかる第２数のデータ転送を並行して実行する。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１回路と、それぞれメモリセルアレイを備える複数の第２回路と、前記第１回路に接続され、それぞれに前記複数の第２回路のうちの１以上の第２回路が接続された第１数の第１チャネルと、を備え、前記第１数は２以上である半導体記憶装置と、
前記半導体記憶装置に第２チャネルを介して接続され、
それぞれは複数の第２回路のうちの一をアクセス先として指定したデータ転送を要求する複数の第１アクセス要求を生成し、
前記アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、前記複数の第１アクセス要求の実行順を決定し、前記第２数は１以上且つ第１数以下の整数であり、
前記第２チャネルを介して、前記第１数の第１チャネルのうちの一つの転送レートの前記第２数倍の転送レートで、前記第２数の第１アクセス要求にかかる前記第２数のデータ転送を並行して実行する、
制御回路と、
を備えるメモリシステム。
前記半導体記憶装置に第２チャネルを介して接続され、
それぞれは複数の第２回路のうちの一をアクセス先として指定したデータ転送を要求する複数の第１アクセス要求を生成し、
前記アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、前記複数の第１アクセス要求の実行順を決定し、前記第２数は１以上且つ第１数以下の整数であり、
前記第２チャネルを介して、前記第１数の第１チャネルのうちの一つの転送レートの前記第２数倍の転送レートで、前記第２数の第１アクセス要求にかかる前記第２数のデータ転送を並行して実行する、
制御回路と、
を備えるメモリシステム。
【請求項2】
前記制御回路は、
前記複数の第１アクセス要求のうちから、前記アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる前記第２数の第１アクセス要求の１以上の第１セットを順次、特定し、
特定した前記１以上の第１セットのそれぞれに含まれる前記第２数の第１アクセス要求を並行して実行する、
請求項１に記載のメモリシステム。
前記複数の第１アクセス要求のうちから、前記アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる前記第２数の第１アクセス要求の１以上の第１セットを順次、特定し、
特定した前記１以上の第１セットのそれぞれに含まれる前記第２数の第１アクセス要求を並行して実行する、
請求項１に記載のメモリシステム。
【請求項3】
前記制御回路は、
前記アクセス先として指定された第２回路が接続された第１チャネルが異なる第１アクセス要求の数が前記第２数に満たない場合、
ダミーデータの転送を要求する１以上の第２アクセス要求を生成し、
前記複数の第１アクセス要求のうちの１以上の第１アクセス要求と前記１以上の第２アクセス要求とを含む前記第２数の第３アクセス要求を並行して実行する、
請求項１に記載のメモリシステム。
前記アクセス先として指定された第２回路が接続された第１チャネルが異なる第１アクセス要求の数が前記第２数に満たない場合、
ダミーデータの転送を要求する１以上の第２アクセス要求を生成し、
前記複数の第１アクセス要求のうちの１以上の第１アクセス要求と前記１以上の第２アクセス要求とを含む前記第２数の第３アクセス要求を並行して実行する、
請求項１に記載のメモリシステム。
【請求項4】
前記第２数の第３アクセス要求のそれぞれがライト要求である場合、前記第１回路は、前記第２チャネルを介して前記第２数の第１データを受信し、前記第２数の第１データのうちの前記ダミーデータを破棄し、残りの１以上の第１データのそれぞれを前記１以上の第１アクセス要求のうちの対応するアクセス要求によって指定されたアクセス先の第２回路に転送し、
前記第２数の第３アクセス要求のそれぞれがリード要求である場合、前記第１回路は、前記１以上の第１アクセス要求によって前記アクセス先として指定された１以上の第２回路から１以上の第２データを取得し、前記１以上の第２アクセス要求に対応した１以上のダミーデータを生成し、前記第２チャネルを介して前記１以上の第２データと前記１以上のダミーデータとを前記制御回路に送信する、
請求項３に記載のメモリシステム。
前記第２数の第３アクセス要求のそれぞれがリード要求である場合、前記第１回路は、前記１以上の第１アクセス要求によって前記アクセス先として指定された１以上の第２回路から１以上の第２データを取得し、前記１以上の第２アクセス要求に対応した１以上のダミーデータを生成し、前記第２チャネルを介して前記１以上の第２データと前記１以上のダミーデータとを前記制御回路に送信する、
請求項３に記載のメモリシステム。
【請求項5】
前記制御回路は、
前記アクセス先として指定された第２回路が接続された第１チャネルが異なる第１アクセス要求の数が前記第２数に満たない場合、
前記第２チャネルの転送レートを前記第１数の第１チャネルのうちの一つの転送レートの前記第２数倍の転送レートから前記第１数の第１チャネルのうちの一つの第３数倍の転送レートに変更し、前記第３数は前記第１数より小さく、
前記アクセス先として指定された第２回路が接続された第１チャネルが異なる前記第３数の第１アクセス要求にかかる前記第３数のデータ転送を並行して実行する、
請求項１に記載のメモリシステム。
前記アクセス先として指定された第２回路が接続された第１チャネルが異なる第１アクセス要求の数が前記第２数に満たない場合、
前記第２チャネルの転送レートを前記第１数の第１チャネルのうちの一つの転送レートの前記第２数倍の転送レートから前記第１数の第１チャネルのうちの一つの第３数倍の転送レートに変更し、前記第３数は前記第１数より小さく、
前記アクセス先として指定された第２回路が接続された第１チャネルが異なる前記第３数の第１アクセス要求にかかる前記第３数のデータ転送を並行して実行する、
請求項１に記載のメモリシステム。
【請求項6】
第１回路と、それぞれメモリセルアレイを備える複数の第２回路と、前記第１回路に接続され、それぞれに前記複数の第２回路のうちの１以上の第２回路が接続された第１数の第１チャネルと、を備え、前記第１数は２以上である半導体記憶装置を制御する方法であって、
それぞれは複数の第２回路のうちの一をアクセス先として指定したデータ転送を要求する複数の第１アクセス要求を生成することと、
アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、前記複数の第１アクセス要求の実行順を決定することと、前記第２数は１以上且つ第１数以下の整数であり、
前記第２チャネルを介して、前記第１数の第１チャネルのうちの一つの転送レートの前記第２数倍の転送レートで、前記第２数の第１アクセス要求にかかる前記第２数のデータ転送を並行して実行することと、
を含む方法。
それぞれは複数の第２回路のうちの一をアクセス先として指定したデータ転送を要求する複数の第１アクセス要求を生成することと、
アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、前記複数の第１アクセス要求の実行順を決定することと、前記第２数は１以上且つ第１数以下の整数であり、
前記第２チャネルを介して、前記第１数の第１チャネルのうちの一つの転送レートの前記第２数倍の転送レートで、前記第２数の第１アクセス要求にかかる前記第２数のデータ転送を並行して実行することと、
を含む方法。
【請求項7】
第１回路と、それぞれメモリセルアレイを備える複数の第２回路と、前記第１回路に接続され、それぞれに前記複数の第２回路のうちの１以上の第２回路が接続された第１数の第１チャネルと、を備え、前記第１数は２以上である半導体記憶装置に接続可能な制御回路であって、
それぞれは複数の第２回路のうちの一をアクセス先として指定したデータ転送を要求する複数の第１アクセス要求を生成する第１回路と、
アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、前記複数の第１アクセス要求の実行順を決定し、前記第２数は１以上且つ第１数以下の整数である第２回路と、
前記第１数の第１チャネルのうちの一つの転送レートの前記第２数倍の転送レートで、前記第２数の第１アクセス要求にかかる前記第２数のデータ転送を並行して実行する第３回路と、
を備える制御回路。
それぞれは複数の第２回路のうちの一をアクセス先として指定したデータ転送を要求する複数の第１アクセス要求を生成する第１回路と、
アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、前記複数の第１アクセス要求の実行順を決定し、前記第２数は１以上且つ第１数以下の整数である第２回路と、
前記第１数の第１チャネルのうちの一つの転送レートの前記第２数倍の転送レートで、前記第２数の第１アクセス要求にかかる前記第２数のデータ転送を並行して実行する第３回路と、
を備える制御回路。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステム、方法、および制御回路に関する。
【背景技術】
【0002】
複数のメモリチップとメモリコントローラとの間にブリッジチップを備えたメモリシステムがある。メモリコントローラは、ブリッジチップを介して各メモリチップを制御する制御回路である。複数のメモリチップのそれぞれは、ブリッジチップに複数のチャネルの何れかを介して接続される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－４９５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、好適な構成を有するメモリシステム、方法、および制御回路を提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、メモリシステムは、半導体記憶装置と、制御回路と、を備える。半導体記憶装置は、第１回路と、複数の第２回路と、第１回路に接続された第１数の第１チャネルと、を備える。第１数は２以上である。第１数の第１チャネルのそれぞれに複数の第２回路のうちの１以上の第２回路が接続される。制御回路は、半導体記憶装置に第２チャネルを介して接続される。制御回路は、それぞれは複数の第２回路のうちの一をアクセス先として指定したデータ転送を要求する複数の第１アクセス要求を生成する。そして、制御回路は、アクセス先として指定された第２回路が接続された第１チャネルがそれぞれ異なる第２数の第１アクセス要求を同時に実行できるよう、複数の第１アクセス要求の実行順を決定する。第２数は１以上且つ第１数以下の整数である。制御回路は、第２チャネルを介して、第１数の第１チャネルのうちの一つの転送レートの第２数倍の転送レートで、第２数の第１アクセス要求にかかる第２数のデータ転送を並行して実行する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態のメモリシステムの構成の一例を示す模式的な図。
【図2】第１の実施形態のメモリチップの構成例を示す図。
【図3】第１の実施形態のブリッジチップと各メモリチップとの間の接続関係の詳細を説明するための模式的な図。
【図4】第１の実施形態のメモリコントローラのハードウェア構成の一例を示す図。
【図5】第１の実施形態のブリッジチップのハードウェア構成の一例を示す図。
【図6】第１の実施形態の分割・結合回路の、データを結合する機能の一例を説明するための図。
【図7】第１の実施形態の分割・結合回路の、データを分割する機能の一例を説明するための図。
【図8】第１の実施形態のメモリシステムにおけるデータの流れの一例を説明するための模式的な図。
【図9】第１の実施形態のメモリシステムにおけるデータの流れの他の一例を説明するための模式的な図。
【図10】第１の実施形態のホストチャネルの転送レートの変更の処理の方法の一例を説明するためのタイミングチャート。
【図11】第１の実施形態のスケジューラの動作の一例を示すフローチャート。
【図12】第１の実施形態のメモリシステムの構成の別の一例を示す模式的な図。
【図13】第２の実施形態のメモリシステムにおけるデータの流れの一例を説明するための模式的な図。
【図14】第２の実施形態の非対のアクセス要求にかかるデータ転送の方法の一例を説明するためのタイミングチャート。
【図15】第２の実施形態のスケジューラの動作の一例を示すフローチャート。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態のメモリシステム、方法、および制御回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
図１は、第１の実施形態のメモリシステムＳＹＳの構成の一例を示す模式的な図である。
図１は、第１の実施形態のメモリシステムＳＹＳの構成の一例を示す模式的な図である。
【0009】
メモリシステムＳＹＳは、ホストＨＳに接続可能である。ホストＨＳとメモリシステムＳＹＳとを接続する通信路および当該通信路を介した通信が準拠する規格は、特定の規格に限定されない。ホストＨＳは、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどである。ホストＨＳは、メモリシステムＳＹＳにアクセスする際に、メモリシステムＳＹＳにアクセスコマンドを送信する。アクセスコマンドは、ライトコマンドまたはリードコマンドなどを含む。
【0010】
メモリシステムＳＹＳは、半導体記憶装置１、メモリコントローラＭＣ、およびＲＡＭ（Random Access Memory）２を含む。
【0011】
メモリコントローラＭＣは、半導体記憶装置１の制御を行う制御回路である。メモリコントローラＭＣは、半導体記憶装置１の制御の一環として、ホストＨＳからのアクセスコマンドに応じたホストＨＳと半導体記憶装置１との間のデータ転送を実行する。
【0012】
ＲＡＭ２は、メモリコントローラＭＣに、バッファエリア、キャッシュエリア、プログラムがロードされるエリア、などの機能を提供する。例えば、メモリコントローラＭＣは、ホストＨＳと半導体記憶装置１との間の転送データをＲＡＭ２にバッファすることができる。また、メモリコントローラＭＣは、ファームウェアプログラムをＲＡＭ２にロードして使用したり、各種管理データをＲＡＭ２にバッファまたはキャッシュしたりする。
【0013】
半導体記憶装置１は、外部端子群Ｔ、ブリッジチップＢＣ、および複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３を備える。複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。ここでは、複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれはＮＡＮＤ型フラッシュメモリのメモリチップであることとする。
【0014】
半導体記憶装置１は、メモリチップＣＰ０－０～ＣＰ０－３およびメモリチップＣＰ１－０～ＣＰ１－３それぞれが積層されたＭＣＰ（Multi Chip Package）として実装され得る。半導体記憶装置１がＭＣＰとして実装される場合、半導体記憶装置１では、ブリッジチップＢＣおよび複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３の周囲が、モールド樹脂で封止されていてもよい。
【0015】
また、半導体記憶装置１は、複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３とブリッジチップＢＣとを接続する複数のチャネルを備える。この複数のチャネルのそれぞれを、ＮＡＮＤ型のフラッシュメモリを接続するチャネルという意味で、メモリチャネルＭＣＨと表記する。
【0016】
図１の例では、半導体記憶装置１は、複数のメモリチャネルＭＣＨとして、メモリチャネルＭＣＨ０，ＭＣＨ１を備える。そして、メモリチャネルＭＣＨ０を介してブリッジチップＢＣに４つのメモリチップＣＰ０－０～ＣＰ０－３が接続され、メモリチャネルＭＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－０～ＣＰ１－３が接続される。
【0017】
それぞれのメモリチャネルＭＣＨは、所定の規格に基づき構成される。各メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。
【0018】
なお、半導体記憶装置１が備えるメモリチップＣＰの数は８個に限定されない。また、ブリッジチップＢＣと複数のメモリチップＣＰとを接続するメモリチャネルＭＣＨの数は２個に限定されない。
【0019】
なお、ブリッジチップＢＣは、第１回路の一例である。メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれは、第２回路の一例である。各メモリチャネルＭＣＨは、第１チャネルの一例である。
【0020】
以降、メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれを、メモリチップＣＰと表記することがある。また、メモリチップＣＰ０－０～ＣＰ０－３のそれぞれを、メモリチップＣＰ０と表記することがある。また、メモリチップＣＰ１－０～ＣＰ１－３のそれぞれを、メモリチップＣＰ１と表記することがある。
【0021】
半導体記憶装置１は、１つのチャネルを介してメモリコントローラＭＣに接続される。この１つのチャネルを、ブリッジチップＢＣから見てホスト側のチャネルという意味で、ホストチャネルＨＣＨと表記する。
【0022】
ホストチャネルＨＣＨは、所定の規格に基づき構成される。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。
【0023】
なお、ホストチャネルＨＣＨは、第２チャネルの一例である。
【0024】
ホストチャネルＨＣＨは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、レディービジー信号Ｒ／Ｂｎ＿１を転送する信号線、およびレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。
【0025】
チップイネーブル信号ＣＥｎは、アクセスの対象のメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。レディービジー信号Ｒ／Ｂｎ＿１およびレディービジー信号Ｒ／Ｂｎ＿２は、コマンドの受信を待機している状態であるレディー状態であるかコマンドを受信しても実行できない状態であるビジー状態であるかを示す信号である。なお、ホストチャネルＨＣＨが含むレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、ホストチャネルＨＣＨは、レディービジー信号Ｒ／Ｂｎに関しては、メモリチャネルＭＣＨ０にかかるレディービジー信号Ｒ／Ｂｎと、メモリチャネルＭＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、からワイヤードＯＲ接続などによって生成された一つのレディービジー信号Ｒ／Ｂｎを転送するための１つの信号線を備えていてもよい。
【0026】
メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、ホストチャネルＨＣＨの信号群と同種の信号群を送受信できる。即ち、メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線群、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を備えている。
【0027】
図２は、第１の実施形態のメモリチップＣＰの構成例を示す図である。メモリチップＣＰは、アクセス回路２０１およびメモリセルアレイ２０２を備える。
【0028】
メモリセルアレイ２０２は、複数の物理ブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。各物理ブロックＢＬＫは、複数の不揮発性メモリセルトランジスタの集合である、各物理ブロックＢＬＫは、ページと称する記憶領域を複数備える。
【0029】
アクセス回路２０１は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。アクセス回路２０１は、メモリコントローラＭＣからブリッジチップＢＣを介して受信する指示に応じて、メモリセルアレイ２０２に対し、データのライト、データのリード、またはデータのイレースを実行する。
【0030】
具体的には、アクセス回路２０１は、ブリッジチップＢＣを介してメモリコントローラＭＣからページ単位のデータの入力を受け付けて、受け付けたページ単位のデータをメモリセルアレイ２０２にライトすることができる。また、アクセス回路２０１は、メモリセルアレイ２０２からページ単位のデータをリードして、リードしたページ単位のデータをクラスタと称されるページよりも小さいサイズのデータ毎に、ブリッジチップＢＣを介してメモリコントローラＭＣに出力することができる。また、アクセス回路２０１は、物理ブロックＢＬＫでデータのイレースを実行することができる。
【0031】
なお、アクセス回路２０１およびメモリセルアレイ２０２は、互いに独立に動作可能な複数のプレーンと称する単位に分割されていてもよい。
【0032】
図３は、第１の実施形態のブリッジチップＢＣと各メモリチップＣＰとの間のより詳細な接続関係を説明するための模式的な図である。
【0033】
図３に示すように、４つのメモリチップＣＰ０－０～ＣＰ０－３は、メモリチャネルＭＣＨ０に共通接続される。同様に、４つのメモリチップＣＰ１－０～ＣＰ１－３は、メモリチャネルＭＣＨ１に共通接続される。
【0034】
なお、メモリチップＣＰ０－０～ＣＰ０－３、ＣＰ１－０～ＣＰ１－３は、対応するメモリチャネルＭＣＨを構成する全ての信号線に共通接続されていなくてもよい。メモリチップＣＰ０－０～ＣＰ０－３、ＣＰ１－０～ＣＰ１－３は、対応するメモリチャネルＭＣＨを構成する信号線のうちのデータ信号ＤＱ［７：０］を転送する信号線を除くいくつかの信号線はブリッジチップＢＣと個別のメモリチップＣＰとを一対一に接続するように構成されてもよい。
【0035】
上記のようにブリッジチップＢＣと各メモリチップＣＰとが接続されているため、ブリッジチップＢＣは、メモリチャネルＭＣＨ０を介したデータ転送と、メモリチャネルＭＣＨ１を介したデータ転送と、を並行に実行し得る。そして、メモリコントローラＭＣとブリッジチップＢＣとの間を接続するホストチャネルＨＣＨは、メモリチャネルＭＣＨ０を介したデータ転送と、メモリチャネルＭＣＨ１を介したデータ転送と、が並行して実行された場合でもブリッジチップＢＣにおいて転送データが滞ることを防ぐように制御される。このため、ホストチャネルＨＣＨは、メモリチャネルＭＣＨ０の転送レートと、メモリチャネルＭＣＨ１の転送レートと、を合わせた転送レートでデータを転送することが可能とされる。つまり、図３に示す例では、ホストチャネルＨＣＨは、メモリチャネルＭＣＨの２倍の転送レートでデータを転送することが可能である。
【0036】
メモリコントローラＭＣは、メモリコントローラＭＣとメモリチップＣＰの群との間のデータ転送の転送レートをできるだけ高くするために、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかをアクセス先とするデータ転送と、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかをアクセス先とするデータ転送と、の間で互いにアクセス種別、転送サイズ、および転送タイミングが合致するように、メモリチップＣＰ０－０～ＣＰ０－３、ＣＰ１－０～ＣＰ１－３に対するアクセスを行う。なお、アクセス種別は、リードおよびライトを含む。
【0037】
例えば、各メモリチップＣＰには、半導体記憶装置１内でユニークな識別番号であるＬＵＮ（Logical Unit Number）が与えられる。上記のアクセス制御を実現するために、メモリコントローラＭＣは、各メモリチップＣＰに与えられたＬＵＮとメモリチップＣＰの接続先のメモリチャネルＭＣＨとの関係を予め記憶する。図３に示す例では、メモリチップＣＰ０－０にはＬＵＮ０、メモリチップＣＰ０－１にはＬＵＮ１、メモリチップＣＰ０－２にはＬＵＮ２、メモリチップＣＰ０－３にはＬＵＮ３、メモリチップＣＰ１－０にはＬＵＮ４、メモリチップＣＰ１－１にはＬＵＮ５、メモリチップＣＰ１－２にはＬＵＮ６、メモリチップＣＰ１－３にはＬＵＮ７が与えられている。そして、メモリコントローラＭＣは、ＬＵＮ０～ＬＵＮ３で識別される４つのメモリチップＣＰ（即ちメモリチップＣＰ０－１～ＣＰ０－３）はメモリチャネルＭＣＨ０に接続され、ＬＵＮ４～ＬＵＮ７で識別される４つのメモリチップＣＰ（即ちメモリチップＣＰ１－１～ＣＰ１－３）はメモリチャネルＭＣＨ１に接続されていることを予め記憶する。
【0038】
図４は、第１の実施形態のメモリコントローラＭＣのハードウェア構成の一例を示す図である。
【0039】
メモリコントローラＭＣは、ホストインタフェースコントローラ（ホストＩ／Ｆコントローラ）１０、ＣＰＵ（Central Processing Unit）１１、スケジューラ１２、バス１３、第１フラッシュコントローラ１４－０、第２フラッシュコントローラ１４－１、および分割・結合回路１５を備える。なお、第１フラッシュコントローラ１４－０、第２フラッシュコントローラ１４－１のそれぞれを、フラッシュコントローラ１４と表記することがある。
【0040】
ホストＩ／Ｆコントローラ１０、ＣＰＵ１１、ＲＡＭ２、およびスケジューラ１２は、バス１３に電気的に接続される。
【0041】
なお、メモリコントローラＭＣは、一例では、ＳｏＣ（System-on-a-Chip）として構成される。メモリコントローラＭＣは、複数のチップによって構成されてもよい。メモリコントローラＭＣは、ＲＡＭ２を含む１つのＳｏＣとして構成されてもよい。
【0042】
ホストＩ／Ｆコントローラ１０は、ホストＨＳを相手とした信号の転送の制御を実行する。例えば、ホストＩ／Ｆコントローラ１０は、ホストＨＳからの各種コマンドを受け付ける。また、ホストＩ／Ｆコントローラ１０は、ホストＨＳに対してデータを転送する。
【0043】
ＣＰＵ１１は、メモリコントローラＭＣ全体の制御を実行するプロセッサである。ＣＰＵ１１は、ファームウェアプログラムに基づいて当該制御を実行する。ＣＰＵ１１は、当該制御の一環として、ホストＨＳからのアクセスコマンドに含まれるアドレス情報に基づき、半導体記憶装置１におけるアクセス先の特定を行う。そして、ＣＰＵ１１は特定したアクセス先に対するアクセスの要求であるアクセス要求を生成する。また、ＣＰＵ１１は、ガベージコレクションなどの内部的な処理に基づき、アクセス要求を生成する。アクセス要求は、アクセス先を示すアドレス情報、アクセス種別の指定、および転送データのサイズの指定を含む。
【0044】
各フラッシュコントローラ１４は、ＣＰＵ１１が生成したアクセス要求に基づき、１つのメモリチップＣＰをアクセス先とした、メモリコントローラＭＣと半導体記憶装置１との間のデータ転送を制御する。各フラッシュコントローラ１４は、アクセス要求によって指定されたアクセス先のメモリチップＣＰに対し、アクセス要求によって指定されたアクセス種別の、アクセス要求によって指定されたサイズのデータの転送を実行する。
【0045】
また、各フラッシュコントローラ１４は、転送データに対してエラー抑制にかかる種々の処理を行う。エラー抑制にかかる種々の処理は、一例として、誤り訂正符号化、誤り訂正、ランダマイズ処理、およびランダマイズ処理の逆処理を含む。
【0046】
具体的には、各フラッシュコントローラ１４は、ＥＣＣ回路（Error Correction Code circuit：ECC）１４０と、ランダマイザ１４１と、を備える。
【0047】
ＥＣＣ１４０は、半導体記憶装置１に送信されるデータに対し、クラスタ単位で誤り訂正符号化する。また、ＥＣＣ１４０は、半導体記憶装置１から受信したデータに対し、クラスタ単位で誤り訂正を行う。
【0048】
ランダマイザ１４１は、半導体記憶装置１に送信されるデータに対し、「０」の出現頻度と「１」の出現頻度とを均一にするランダマイズ処理を実行する。また、ランダマイザ１４１は、半導体記憶装置１から受信したデータに対し、ランダマイズ処理の逆処理を実行することで、当該データをランダマイズ処理前の状態に復元する。
【0049】
スケジューラ１２は、コマンドバッファ１２０と、データバッファ１２１と、プロセッサ１２２と、を備える。コマンドバッファ１２０は、ＣＰＵ１１によって生成されるアクセス要求を順次受け付ける。データバッファ１２１は、メモリチップＣＰに送られるライトデータを受け付ける。コマンドバッファ１２０に溜まったアクセス要求の数が２以上になったとき、プロセッサ１２２は、メモリチャネルＭＣＨ０を介したデータ転送と、メモリチャネルＭＣＨ１を介したデータ転送と、が同時に実行されるように、２以上のアクセス要求の実行順を決定する。具体的には、プロセッサ１２２は、コマンドバッファ１２０から、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかをアクセス先とするアクセス要求と、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかをアクセス先とするアクセス要求と、を対にして順次取得する。一例では、プロセッサ１２２は、アクセス種別および転送サイズが共通する２つのアクセス要求を対にする。プロセッサ１２２は、対を構成する２つのアクセス要求のうちの一を第１フラッシュコントローラ１４－０に、対を構成する２つのアクセス要求のうちの他を第２フラッシュコントローラ１４－１に、同時に入力する。
【0050】
スケジューラ１２は、２つのメモリチャネルＭＣＨのそれぞれを、２つのフラッシュコントローラ１４の１つと一対一に対応付ける。そして、スケジューラ１２は、対を構成する２つのアクセス要求のうちの１つのアクセス要求を、当該アクセス要求によってアクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に入力する。また、スケジューラ１２は、対を構成する２つのアクセス要求のうちの他の１つのアクセス要求を、当該アクセス要求によってアクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に入力する。
【0051】
ここでは一例として、メモリチャネルＭＣＨ０は第１フラッシュコントローラ１４－０に対応付けられ、メモリチャネルＭＣＨ１は第２フラッシュコントローラ１４－１に対応付けられていることとする。なお、２つのメモリチャネルＭＣＨと２つのフラッシュコントローラ１４との対応は、必ずしも固定されていなくてもよい。２つのメモリチャネルＭＣＨと２つのフラッシュコントローラ１４との対応は、動的に変更されてもよい。
【0052】
２つのフラッシュコントローラ１４に、対を構成するアクセス要求が同時に入力されると、各フラッシュコントローラ１４は、入力されたアクセス要求に基づき、アクセス先のメモリチップＣＰに対するデータ転送を同時に開始する。つまり、２つのフラッシュコントローラ１４は、入力されたアクセス要求にかかるデータ転送を並行して実行する。
【0053】
なお、コマンドバッファ１２０内の他のいずれのアクセス要求とも対を構成することができないアクセス要求が生じることが起こり得る。このような、コマンドバッファ１２０内の他のいずれのアクセス要求とも対を構成することができないアクセス要求を、非対のアクセス要求と表記する。プロセッサ１２２は、非対のアクセス要求がある場合、その非対のアクセス要求を、対応するフラッシュコントローラ１４に入力する。
【0054】
分割・結合回路１５は、２つのフラッシュコントローラ１４とホストチャネルＨＣＨとの間に配置される。
【0055】
分割・結合回路１５は、第１フラッシュコントローラ１４－０および第２フラッシュコントローラ１４－１から並行して転送データが入力された場合、第１フラッシュコントローラ１４－０から入力された転送データと第２フラッシュコントローラ１４－１から入力された転送データとを結合して、結合した転送データを、メモリチャネルＭＣＨの転送レートの倍の転送レートでホストチャネルＨＣＨを介してブリッジチップＢＣに転送する。
【0056】
また、分割・結合回路１５は、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかから出力されたデータと、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかから出力されたデータと、が結合されたデータを、ホストチャネルＨＣＨを介してメモリチャネルＭＣＨの倍の転送レートで受信した場合、受信したデータを２つに分割する。そして、分割・結合回路１５は、分割によって生成された２つのデータの一をメモリチャネルＭＣＨと同じ転送レートで第１フラッシュコントローラ１４－０に転送し、分割によって生成された２つのデータの他をメモリチャネルＭＣＨと同じ転送レートで第２フラッシュコントローラ１４－１に転送する。
【0057】
なお、ＣＰＵ１１の機能の一部または全部は、ＦＰＧＡ（field-programmable gate array）またはＡＳＩＣ（application specific integrated circuit）などのハードウェア回路によって実現されてもよい。また、スケジューラ１２の機能の一部または全部は、ＣＰＵ１１がファームウェアプログラムを実行することによって実現されてもよい。
【0058】
図５は、第１の実施形態のブリッジチップＢＣのハードウェア構成の一例を示す図である。
【0059】
ブリッジチップＢＣは、第１インタフェース１０１と、２つの第２インタフェース１０２（１０２－０、１０２－１）と、コントローラ１０３と、を備える。
【0060】
第１インタフェース１０１は、メモリコントローラＭＣに対してホストチャネルＨＣＨを介した信号の送受信を行うＰＨＹ回路である。
【0061】
２つの第２インタフェース１０２のうちの第２インタフェース１０２－０は、４個のメモリチップＣＰ０－０～ＣＰ０－３に対してメモリチャネルＭＣＨ０を介した信号の送受信を行うＰＨＹ回路である。２つの第２インタフェース１０２のうちの第２インタフェース１０２－１は、４個のメモリチップＣＰ１－０～ＣＰ１－３に対してメモリチャネルＭＣＨ１を介した信号の送受信を行うＰＨＹ回路である。
【0062】
コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間に配されている。コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。
【0063】
コントローラ１０３は、コマンドデコーダ１１１、分割・結合回路１１２、およびレジスタ１１３を有する。
【0064】
コマンドデコーダ１１１は、メモリコントローラＭＣからホストチャネルＨＣＨを介して受けたコマンドを解析する。コマンドデコーダ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。
【0065】
レジスタ１１３は、ブリッジチップＢＣの動作を制御するための各種情報が格納されるメモリである。一例では、レジスタ１１３には、ホストチャネルＨＣＨの転送レートを指定する転送レート情報１１４が設定され得る。
【0066】
例えば、メモリコントローラＭＣは、ブリッジチップＢＣに、メモリチャネルＭＣＨ０を介したデータ転送と、メモリチャネルＭＣＨ１を介したデータ転送と、を同時に実行させるとき、「２倍」を示す情報を含む転送レート情報１１４をレジスタ１１３に設定する。すると、メモリコントローラＭＣとブリッジチップＢＣとは、相互に、ホストチャネルＨＣＨを介してメモリチャネルＭＣＨの転送レートの２倍の転送レートでデータを転送する。
【0067】
また、メモリコントローラＭＣは、ブリッジチップＢＣに、メモリチャネルＭＣＨ０を介したデータ転送と、メモリチャネルＭＣＨ１を介したデータ転送と、のうちの一方のみを実行させるとき、「１倍」を示す情報を含む転送レート情報１１４をレジスタ１１３に設定する。すると、メモリコントローラＭＣとブリッジチップＢＣとは、相互に、ホストチャネルＨＣＨを介してメモリチャネルＭＣＨの転送レートと同じ転送レートでデータを転送する。
【0068】
ホストチャネルＨＣＨの転送レートの変更の際、メモリコントローラＭＣは、例えば、ブリッジチップＢＣのレジスタ１１３に情報を設定するコマンドと、新しい転送レートの倍率を示す情報を含む新しい転送レート情報１１４と、をブリッジチップＢＣに送信する。ブリッジチップＢＣでは、コマンドデコーダ１１１は、当該コマンドを解釈すると、受信した転送レート情報１１４をレジスタ１１５に上書き形式で格納する。そして、コントローラ１０３は、新しい転送レート情報１１４が示す転送レートでデータ転送を実行することができるように第１インタフェース１０１を設定する。
【0069】
なお、ホストチャネルＨＣＨの転送レートの変更の処理の方法は上記した例に限定されない。
【0070】
分割・結合回路１１２は、２つの第２インタフェース１０２から、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかから出力されたデータと、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかから出力されたデータと、が同時に入力された場合、当該２つのデータを結合する。分割・結合回路１１２は、結合したデータを、メモリチャネルＭＣＨの転送レートの倍の転送レートで第１インタフェース１０１に供給する。第１インタフェース１０１は、結合したデータを、メモリチャネルＭＣＨの転送レートの倍の転送レートでホストチャネルＨＣＨを介してメモリコントローラＭＣに送る。
【0071】
また、分割・結合回路１１２は、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかを送信先とするデータと、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかを送信先とするデータと、が結合されたデータをホストチャネルＨＣＨおよび第１インタフェース１０１を介してメモリチャネルＭＣＨの倍の転送レートで受信した場合、受信したデータを２つに分割する。そして、分割・結合回路１５は、分割によって生成された２つのデータの一をメモリチャネルＭＣＨと同じ転送レートで第２インタフェース１０２－０に転送し、分割によって生成された２つのデータの他をメモリチャネルＭＣＨと同じ転送レートで第２インタフェース１０２－１に転送する。
【0072】
図６は、第１の実施形態の分割・結合回路１５，１１２の、データを結合する機能の一例を説明するための図である。分割・結合回路１５と、分割・結合回路１１２と、は同一の機能を有する。よってここでは、分割・結合回路１５，１１２を代表して、分割・結合回路１５を図示し、その機能について説明する。
【0073】
図６は、分割・結合回路１５に、各々１バイトのデータＡ０、データＡ１、データＡ２、データＡ３のデータ列が入力され、これと同時に、各々１バイトのデータＢ０、データＢ１、データＢ２、データＢ３のデータ列が入力されたケースにおける結合方法を示す。このケースでは、分割・結合回路１５は、入力された２つのデータ列から、２バイトずつ交互にデータを取得して、取得した２バイトのデータを取得した順で順次結合する。これによって、分割・結合回路１５は、データＡ０、データＡ１、データＢ０、データＢ１、データＡ２、データＡ３、データＢ２、およびデータＢ３がこの順で並んだデータ列を生成する。そして、分割・結合回路１５は、生成したデータＡ０、データＡ１、データＢ０、データＢ１、データＡ２、データＡ３、データＢ２、およびデータＢ３のデータ列を出力する。
【0074】
分割・結合回路１５は、２つのデータ列が同時に入力されたときのそれぞれのデータ列の転送周波数の２倍の転送周波数で、２つのデータ列を結合して生成した１つのデータ列を出力する。分割・結合回路１５には、２つのデータ列のそれぞれがメモリチャネルＭＣＨの転送レートと同じ転送レートで入力される。よって、分割・結合回路１５は、２つのデータ列を結合して生成した１つのデータ列をメモリチャネルＭＣＨの転送レートの２倍の転送レートで出力する。
【0075】
図７は、第１の実施形態の分割・結合回路１５，１１２の、データを分割する機能の一例を説明するための図である。ここでも、分割・結合回路１５，１１２を代表して、分割・結合回路１５を図示し、その機能について説明する。
【0076】
図７は、分割・結合回路１５に、各々１バイトのデータＣ０、データＣ１、データＣ２、データＣ３、データＣ４、データＣ５、データＣ６、およびデータＣ７のデータ列が入力されたケースにおける分割方法を示す。このケースでは、分割・結合回路１５は、入力されたデータ列から２バイトずつデータを取得して、取得した２バイトのデータを２つの経路に交互に振り分ける。これによって、分割・結合回路１５は、入力されたデータＣ０、データＣ１、データＣ２、データＣ３、データＣ４、データＣ５、データＣ６、およびデータＣ７のデータ列から、データＣ０、データＣ１、データＣ４、およびデータＣ５のデータ列と、データＣ２、データＣ３、データＣ６、およびデータＣ７のデータ列と、の２つのデータ列を生成し、生成した２つのデータ列を出力する。
【0077】
分割・結合回路１５は、入力された１つのデータ列の転送周波数の半分の転送周波数で、分割によって生成した２つのデータ列のそれぞれを出力する。分割・結合回路１５には、１つのデータ列がメモリチャネルＭＣＨの転送レートの２倍の転送レートで入力される。よって、分割・結合回路１５は、分割によって生成した２つのデータ列のそれぞれをメモリチャネルＭＣＨの転送レートと同じ転送レートで出力する。
【0078】
なお、分割・結合回路１５，１１２によるデータ列の結合の方法およびデータ列の分割の方法は、上記に述べた例に限定されない。
【0079】
例えば、分割・結合回路１５，１１２は、２つのチャネルから入力された、それぞれが８ビット幅の２つの転送データそれぞれを４ビット幅の転送データに変換し、変換した４ビット幅の２つの転送データを結合し、統合した８ビット幅の転送データを結合前の倍の転送周波数で１つのチャネルに出力してもよい。
【0080】
また、分割・結合回路１５，１１２は、１つのチャネルから８ビット幅の転送データを受信した場合、当該８ビット幅の転送データを２つの４ビット幅の転送データに分割する。そして、分割・結合回路１５，１１２は、分割によって得られた時間的に連続する２つの４ビット幅の転送データのそれぞれを８ビット幅の転送データに変換し、変換後の２つの８ビット幅の転送データのそれぞれを、分割前の転送データの半分の転送周波数で２つのチャネルに出力してもよい。
【0081】
図８は、第１の実施形態のメモリシステムＳＹＳにおけるデータの流れの一例を説明するための模式的な図である。本図では、メモリシステムＳＹＳが備える構成要素のうちのいくつかの構成要素の図示が省略されている。また、メモリチャネルＭＣＨの転送レートをＲ［ＧＢ／ｓ］とする。よって、２つのデータ列が結合された１つのデータ列がホストチャネルＨＣＨで転送される場合、ホストチャネルＨＣＨでの転送レートは２Ｒ［ＧＢ／ｓ］に設定される。
【0082】
例えば、ＣＰＵ１１は、図８に示すように、データＤＡ０の転送を要求するアクセス要求ＣＡ０、データＤＢ０の転送を要求するアクセス要求ＣＢ０、データＤＣ１の転送を要求するアクセス要求ＣＣ１、データＤＤ１の転送を要求するアクセス要求ＣＤ１、データＤＥ０の転送を要求するアクセス要求ＣＥ０、およびデータＤＦ１の転送を要求するアクセス要求ＣＦ１、をこの順に順次、コマンドバッファ１２０に格納したとする。データＤＡ０、データＤＢ０、データＤＣ１、データＤＤ１、データＤＥ０、およびデータＤＦ１はデータバッファ１２１に格納される。なお、データＤＸ（ただし「Ｘ」は英文字）およびアクセス要求ＣＸに付した数値である「０」または「１」は、アクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨのチャネル番号に対応する。データＤＸ０は、メモリチャネルＭＣＨ０に接続されたメモリチップＣＰがアクセス先として設定されたデータであり、データＤＸ１は、メモリチャネルＭＣＨ１に接続されたメモリチップＣＰがアクセス先として設定されたデータである。
【0083】
スケジューラ１２のプロセッサ１２２は、半導体記憶装置１において、メモリチャネルＭＣＨ０を用いたデータ転送と、メモリチャネルＭＣＨ１を用いたデータ転送と、が同時に発生するように、これらのアクセス要求の実行スケジュールを変更する。具体的には、プロセッサ１２２は、データＤＡ０の転送を要求するアクセス要求ＣＡ０とデータＤＣ１の転送を要求するアクセス要求ＣＣ１とを対にして取得し、取得したそれぞれのアクセス要求を対応するフラッシュコントローラ１４に実行させる。続いて、プロセッサ１２２は、データＤＢ０の転送を要求するアクセス要求ＣＢ０とデータＤＤ１の転送を要求するアクセス要求ＣＤ１とを対にして取得し、取得したそれぞれのアクセス要求を対応するフラッシュコントローラ１４に実行させる。続いて、プロセッサ１２２は、データＤＥ０の転送を要求するアクセス要求ＣＥ０とデータＤＦ１の転送を要求するアクセス要求ＣＦ１とを対にして取得し、取得したそれぞれのアクセス要求を対応するフラッシュコントローラ１４に実行させる。
【0084】
ホストチャネルＨＣＨでは、アクセス要求ＣＡ０とアクセス要求ＣＣ１との対が転送され、データＤＡ０とデータＤＣ１とが対として結合されて転送され、アクセス要求ＣＢ１とアクセス要求ＣＤ１との対が転送され、データＤＢ０とデータＤＤ１とが対として結合されて転送され、アクセス要求ＣＥ０とアクセス要求ＣＦ１との対が転送され、データＤＥ０とデータＤＦ１とが対として結合されて転送される。この例では、アクセス要求の対、および対として結合されたデータのみが転送されるので、ホストチャネルＨＣＨの転送レートは２Ｒ［ＧＢ／ｓ］に維持される。
【0085】
半導体記憶装置１では、ブリッジチップＢＣにおいては、対として結合された２つのデータは分割・結合回路１１２によって別々のデータに分割される。そして、メモリチャネルＭＣＨ０には、アクセス要求ＣＡ０、データＤＡ０、アクセス要求ＣＢ０、データＤＢ０、アクセス要求ＣＥ０、およびデータＤＥ０がＲ［ＧＢ／ｓ］の転送レートで転送される。メモリチャネルＭＣＨ０での上記の転送と並行して、メモリチャネルＭＣＨ１では、アクセス要求ＣＣ１、データＤＣ１、アクセス要求ＣＤ１、データＤＤ１、アクセス要求ＣＦ１、およびデータＤＦ１がＲ［ＧＢ／ｓ］の転送レートで転送される。
【0086】
【0087】
例えば、ＣＰＵ１１は、データＤＩ０の転送を要求するアクセス要求、データＤＪ０の転送を要求するアクセス要求、データＤＫ１の転送を要求するアクセス要求、データＤＬ０の転送を要求するアクセス要求、データＤＭ０の転送を要求するアクセス要求、およびデータＤＮ１の転送を要求するアクセス要求、をこの順に順次コマンドバッファ１２０に格納することとする。
【0088】
例えば、データＤＩ０の転送を要求するアクセス要求ＣＩ０、データＤＪ０の転送を要求するアクセス要求ＣＪ０、データＤＫ１の転送を要求するアクセス要求ＣＫ１、データＤＬ０の転送を要求するアクセス要求ＣＬ０、およびデータＤＭ０の転送を要求するアクセス要求ＣＭ０がコマンドバッファ１２０に存在し、データＤＮ１の転送を要求するアクセス要求ＣＮ１がまだ入力されていない場合、プロセッサ１２２は、まず、データＤＩ０の転送を要求するアクセス要求ＣＩ０とデータＤＫ１の転送を要求するアクセス要求ＣＫ１とを対にして取得し、取得したそれぞれのアクセス要求を対応するフラッシュコントローラ１４に実行させる。
【0089】
その後、データＤＪ０の転送を要求するアクセス要求ＣＪ０と対を構成することができるアクセス要求は、コマンドバッファ１２０にはまだ存在しない。つまり、データＤＪ０の転送を要求するアクセス要求ＣＪ０は、非対のアクセス要求に該当する。プロセッサ１２２は、データＤＪ０の転送を要求するアクセス要求ＣＪ０を単独で第１フラッシュコントローラ１４－０に入力する。
【0090】
その後、データＤＮ１の転送を要求するアクセス要求ＣＮ１がコマンドバッファ１２０に入力されると、プロセッサ１２２は、データＤＬ０の転送を要求するアクセス要求ＣＬ０とデータＤＮ１の転送を要求するアクセス要求ＣＮ１とを対にして取得し、取得したそれぞれのアクセス要求を対応するフラッシュコントローラ１４に実行させる。
【0091】
そして、プロセッサ１２２は、データＤＭ０の転送を要求するアクセス要求ＣＭ０を非対のアクセス要求とみなし、データＤＭ０の転送を要求するアクセス要求ＣＭ０を単独で第１フラッシュコントローラ１４－０に入力する。
【0092】
ホストチャネルＨＣＨでは、対にされたデータの転送は２Ｒ［ＧＢ／ｓ］の転送レートで転送され、単独のデータの転送はＲ［ＧＢ／ｓ］の転送レートで転送される。スケジューラ１２は、対にされたデータの転送の次に単独のデータの転送を行う場合と、単独のデータの転送の次に対にされたデータの転送を行う場合と、においては、ホストチャネルＨＣＨの転送レートを変更する処理を行う。具体的には、メモリコントローラＭＣは、転送レートの変更の際に、レート変更コマンドＣｒを送信する。
【0093】
よって、ホストチャネルＨＣＨでは、アクセス要求ＣＩ０とアクセス要求ＣＫ１との対と、対として結合されたデータＤＩ０およびデータＤＫ１と、転送レートを２Ｒ［ＧＢ／ｓ］からＲ［ＧＢ／ｓ］に変更するレート変更コマンドＣｒと、が２Ｒ［ＧＢ／ｓ］の転送レートで転送される。そして、アクセス要求ＣＪ０と、データＤＪ０と、転送レートをＲ［ＧＢ／ｓ］から２Ｒ［ＧＢ／ｓ］に変更するレート変更コマンドＣｒと、がＲ［ＧＢ／ｓ］の転送レートで転送される。そして、アクセス要求ＣＬ０とアクセス要求ＣＮ１との対と、対として結合されたデータＤＬ０およびデータＤＮ１と、転送レートを２Ｒ［ＧＢ／ｓ］からＲ［ＧＢ／ｓ］に変更するレート変更コマンドＣｒと、が２Ｒ［ＧＢ／ｓ］の転送レートで転送される。そして、アクセス要求ＣＭ０と、データＤＭ０と、がＲ［ＧＢ／ｓ］の転送レートで転送される。
【0094】
このように、非対のアクセス要求が生じた場合、ホストチャネルＨＣＨの転送レートの変更が行われる。ホストチャネルＨＣＨの転送レートの変更の際には、メモリコントローラＭＣは、ブリッジチップＢＣに対し、ホストチャネルＨＣＨの転送レートを変更する処理を実行する必要が生じる。
【0095】
図１０は、第１の実施形態のホストチャネルＨＣＨの転送レートを変更する処理の方法の一例を説明するためのタイミングチャートである。図１０は、ライトのアクセス種別が指定された対のアクセス要求が実行され、その後、ライトのアクセス種別が指定された非対のアクセス要求が実行されるケースを示す。なお、図１０には、ホストチャネルＨＣＨ、メモリチャネルＭＣＨ０、およびメモリチャネルＭＣＨ１のそれぞれを転送される信号のうち、データ信号ＤＱ［７：０］およびデータストローブ信号ＤＱＳｎの波形が示されている。
【0096】
まず、メモリコントローラＭＣは、ホストチャネルＨＣＨを介してブリッジチップＢＣに、ライトコマンドＣＯＭ１、並列転送コマンドＣＯＭ２、第１アドレスＡｄｄｒ１、第２アドレスＡｄｄｒ２をこの順でデータ信号ＤＱ［７：０］として転送する（Ｓ１０１）。ライトコマンドＣＯＭ１は、ライトを要求するコマンドである。並列転送コマンドＣＯＭ２は、複数（ここでは２つ）のデータが結合されたデータの転送を通知するコマンドである。第１アドレスＡｄｄｒ１は、メモリチャネルＭＣＨ０に接続されたメモリチップＣＰ０のうちのアクセス先の位置を示す。第２アドレスＡｄｄｒ２は、メモリチャネルＭＣＨ１に接続されたメモリチップＣＰ１のうちのアクセス先の位置を示す。
【0097】
ブリッジチップＢＣは、メモリチャネルＭＣＨ０には、ライトコマンドＣＯＭ１、並列転送コマンドＣＯＭ２、第１アドレスＡｄｄｒ１、第２アドレスＡｄｄｒ２のうちの並列転送コマンドＣＯＭ２および第２アドレスＡｄｄｒ２をマスクして、ライトコマンドＣＯＭ１および第１アドレスＡｄｄｒ１を転送する（Ｓ１０２）。ブリッジチップＢＣは、メモリチャネルＭＣＨ１には、ライトコマンドＣＯＭ１、並列転送コマンドＣＯＭ２、第１アドレスＡｄｄｒ１、第２アドレスＡｄｄｒ２のうちの並列転送コマンドＣＯＭ２および第１アドレスＡｄｄｒ１をマスクして、ライトコマンドＣＯＭ１および第２アドレスＡｄｄｒ２を転送する（Ｓ１０３）。
【0098】
メモリコントローラＭＣは、ライトコマンドＣＯＭ１、並列転送コマンドＣＯＭ２、第１アドレスＡｄｄｒ１、第２アドレスＡｄｄｒ２のコマンドシーケンスの転送後、第１アドレスＡｄｄｒ１が示す位置がアクセス先（つまりライト先）であるデータＥと第２アドレスＡｄｄｒ２が示す位置がアクセス先（つまりライト先）であるデータＦとを結合したデータのブリッジチップＢＣへの転送を行う（Ｓ１０４）。なお、Ｓ１０４で転送されるデータのうち、白抜き六角形は、データＥを構成する１バイトのデータを示し、斜線ハッチングされた六角形はデータＦを構成する１バイトのデータを示す。メモリコントローラＭＣは、データＥとデータＦとを結合したデータを転送する際には、メモリチャネルＭＣＨの転送周波数の倍の周波数で、データ信号［７：０］およびデータストローブ信号ＤＱＳｎを転送する。
【0099】
ブリッジチップＢＣは、データＥとデータＦとを結合したデータをデータＥとデータＦとに分割する。そして、ブリッジチップＢＣは、データＥをメモリチャネルＭＣＨ０に転送し（Ｓ１０５）、データＦをメモリチャネルＭＣＨ１に転送する（Ｓ１０６）。
【0100】
メモリコントローラＭＣは、データＥとデータＦとを結合したデータの転送後、非対のアクセス要求を実行するために、転送レートの変更の処理を実行する（Ｓ１０７）。
【0101】
Ｓ１０７では、メモリコントローラＭＣは、ホストチャネルＨＣＨの転送レートを、メモリチャネルＭＣＨの２倍の転送レートからメモリチャネルＭＣＨと同じ転送レートに変更する。例えば、メモリコントローラＭＣは、新たな転送レート情報１１４をレジスタ１１５に設定するＳｅｔＦｅａｔｕｒｅコマンドＣＯＭ４を、レジスタ１１５のアドレスＡｄｄｒ７および当該新たな転送レート情報１１４を示すデータｄａｔとともに送信する。ここでは、新たな転送レート情報１１４には、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨと同じ転送レートに設定する旨が記述されている。ブリッジチップＢＣは、レジスタ１１５に新たな転送レート情報１１４を上書き形式で格納するブリッジチップＢＣは、格納した新たな転送レート情報１１４に従い、第１インタフェース１０１を、メモリチャネルＭＣＨと同じ転送レートでホストチャネルＨＣＨを介したデータ転送が可能に設定する。なお、ＳｅｔＦｅａｔｕｒｅコマンドＣＯＭ４は図９における変更コマンドＣｒの一例である。
【0102】
続いて、メモリコントローラＭＣは、ホストチャネルＨＣＨを介してブリッジチップＢＣに、ライトコマンドＣＯＭ１、および第３アドレスＡｄｄｒ３をこの順でデータ信号ＤＱ［７：０］として転送する（Ｓ１０８）。ここで、第３アドレスＡｄｄｒ３は、何れかのメモリチャネルＭＣＨに接続されたメモリチップＣＰのうちのアクセス先の位置を示す。ここでは一例として、第３アドレスＡｄｄｒ３は、メモリチャネルＭＣＨ０に接続されたメモリチップＣＰ０のうちのアクセス先の位置を示すこととする。
【0103】
ブリッジチップＢＣは、メモリチャネルＭＣＨ０に、ライトコマンドＣＯＭ１および第３アドレスＡｄｄｒ３を転送する（Ｓ１０９）。
【0104】
メモリコントローラＭＣは、ライトコマンドＣＯＭ１、および第３アドレスＡｄｄｒ３の転送後、第３アドレスＡｄｄｒ３が示す位置がアクセス先（つまりライト先）であるデータＧのブリッジチップＢＣへの転送を行う（Ｓ１１０）。ここで、ドットハッチングされた六角形は、データＧを構成する１バイトのデータを示す。Ｓ１１０では、メモリコントローラＭＣは、データＧを転送する際には、メモリチャネルＭＣＨの転送周波数と同じ周波数で、データ信号［７：０］およびデータストローブ信号ＤＱＳｎを転送する。
【0105】
ブリッジチップＢＣは、データＧをメモリチャネルＭＣＨ０に転送する（Ｓ１１１）。
【0106】
このように、２つのデータが結合されたデータを転送し、その後に結合されていない単独のデータを転送する場合には、メモリコントローラＭＣは、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨの転送レートの２倍の転送レートからメモリチャネルＭＣＨの転送レートと同じ転送レートに変更する処理を行う。
【0107】
結合されていない単独のデータを転送し、その後に２つのデータが結合されたデータを転送する場合には、メモリコントローラＭＣは、Ｓ１０７と同様の処理を行うことにより、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨの転送レートと同じ転送レートからメモリチャネルＭＣＨの転送レートの２倍の転送レートに変更する処理を行う。
【0108】
図１１は、第１の実施形態のスケジューラ１２の動作の一例を示すフローチャートである。ここでは、コマンドバッファ１２０にアクセス要求が格納される動作の説明を省略する。アクセス要求がＣＰＵ１１によって発行されると、当該アクセス要求は、図１１に示す一連の動作とは非同期に、コマンドバッファ１２０に格納されることとする。
【0109】
まず、プロセッサ１２２は、所定数のアクセス要求がコマンドバッファ１２０に存在するか否かを判定する（Ｓ２０１）。所定数は、１であってもよいし、２以上であってもよい。
【0110】
コマンドバッファ１２０に格納されているアクセス要求の数が所定数に満たない場合（Ｓ２０１：Ｎｏ）、プロセッサ１２２は、Ｓ２０１の判定処理を再び実行することで、コマンドバッファ１２０に格納されているアクセス要求の数が所定数に至るまで次の処理の実行を待つ（postpone）。
【0111】
所定数のアクセス要求がコマンドバッファ１２０に存在する場合（Ｓ２０１：Ｙｅｓ）、プロセッサ１２２は、コマンドバッファ１２０に格納されている所定数のアクセス要求のうちから１つのアクセス要求を選択する（Ｓ２０２）。例えば、プロセッサ１２２は、コマンドバッファ１２０に格納されたタイミングが最も早いアクセス要求を選択する。なお、アクセス要求の選択の方法はこれに限定されない。Ｓ２０２の処理において選択されたアクセス要求を、第１アクセス要求と表記する。
【0112】
続いて、プロセッサ１２２は、アクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが第１アクセス要求と異なり、かつ指示された転送データのサイズおよびアクセス種別が第１アクセス要求と同じアクセス要求がコマンドバッファ１２０に存在するか否かを判定する（Ｓ２０３）。メモリチャネルＭＣＨが第１アクセス要求と異なり、かつ指示された転送データのサイズおよびアクセス種別が第１アクセス要求と同じアクセス要求を、第２アクセス要求と表記する。
【0113】
第２アクセス要求がコマンドバッファ１２０に存在する場合（Ｓ２０３：Ｙｅｓ）、プロセッサ１２２は、ホストチャネルＨＣＨの現在の転送レートはメモリチャネルＭＣＨの転送レートの２倍に設定されているか否かを判定する（Ｓ２０４）。
【0114】
ホストチャネルＨＣＨの現在の転送レートはメモリチャネルＭＣＨの転送レートの２倍に設定されていない場合（Ｓ２０４：Ｎｏ）、プロセッサ１２２は、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨの転送レートの２倍に設定する（Ｓ２０５）。例えば、プロセッサ１２２は、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨの転送レートの２倍に設定する要求をいずれかのフラッシュコントローラ１４に入力し、そのフラッシュコントローラ１４に、ブリッジチップＢＣが備えるレジスタ１１５への転送レート情報１１４の設定を実行させる。
【0115】
ホストチャネルＨＣＨの現在の転送レートはメモリチャネルＭＣＨの転送レートの２倍に設定されている場合（Ｓ２０４：Ｙｅｓ）、またはＳ２０５の後、プロセッサ１２２は、第１アクセス要求および第２アクセス要求のそれぞれを、第１フラッシュコントローラ１４－０および第２フラッシュコントローラ１４－１のうちのアクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に同時に入力する（Ｓ２０６）。
【0116】
第２アクセス要求がコマンドバッファ１２０に存在しない場合（Ｓ２０３：Ｎｏ）、プロセッサ１２２は、ホストチャネルＨＣＨの現在の転送レートはメモリチャネルＭＣＨの転送レートの２倍に設定されているか否かを判定する（Ｓ２０７）。
【0117】
ホストチャネルＨＣＨの現在の転送レートはメモリチャネルＭＣＨの転送レートの２倍に設定されている場合（Ｓ２０７：Ｙｅｓ）、プロセッサ１２２は、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨの転送レートと同じ転送レートに設定する（Ｓ２０８）。例えば、プロセッサ１２２は、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨの転送レートの転送レートと同じに設定する要求をいずれかのフラッシュコントローラ１４に入力し、そのフラッシュコントローラ１４に、ブリッジチップＢＣが備えるレジスタ１１５への転送レート情報１１４の設定を実行させる。
【0118】
ホストチャネルＨＣＨの現在の転送レートはメモリチャネルＭＣＨの転送レートの２倍に設定されていない場合（Ｓ２０７：Ｎｏ）、またはＳ２０８の後、プロセッサ１２２は、第１アクセス要求を、第１フラッシュコントローラ１４－０および第２フラッシュコントローラ１４－１のうちのアクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に入力する（Ｓ２０９）。
【0119】
Ｓ２０６またはＳ２０９の後、プロセッサ１２２は、他に１以上のアクセス要求がコマンドバッファ１２０に存在するか否かを判定する（Ｓ２１０）。コマンドバッファ１２０に１以上のアクセス要求が残っている場合（Ｓ２１０：Ｙｅｓ）、プロセッサ１２２は、コマンドバッファ１２０内の１以上のアクセス要求から新たにアクセス要求を選択する（Ｓ２１１）。そして、プロセッサ１２２は、Ｓ２１１で選択したアクセス要求を第１アクセス要求としてＳ２０３から処理を再び繰り返す。
【0120】
コマンドバッファ１２０に１以上のアクセス要求が残っていない場合（Ｓ２１０：Ｎｏ）、プロセッサ１２２は、Ｓ２０１から処理を再び繰り返す。
【0121】
なお、上記の例では、第１アクセス要求が非対のアクセス要求に該当する場合、即ちプロセッサ１２２がＳ２０３の判定処理においてＮｏと判定した場合、プロセッサ１２２は、ただちにその第１アクセス要求を１つのフラッシュコントローラ１４に実行させた。第１アクセス要求が非対のアクセス要求に該当する場合の処理はこれに限定されない。
【0122】
例えば、プロセッサ１２２は、第１アクセス要求が非対のアクセス要求に該当する場合、その第１アクセス要求の実行を所定時間、待つ（postpone）。所定時間が経過しても第１アクセス要求が依然として非対のアクセス要求に該当する場合、プロセッサ１２２は、第１アクセス要求を１つのフラッシュコントローラ１４に実行させてもよい。所定時間が経過する前に第２アクセス要求に該当する新たなアクセス要求がコマンドバッファ１２０に格納された場合、プロセッサ１２２は、Ｓ２０４の処理を進めてもよい。プロセッサ１２２は、非対のアクセス要求に該当する第１アクセス要求の実行を待つ期間、他のアクセス要求を新たに第１アクセス要求として選択して、Ｓ２０３からの処理を実行してもよい。
【0123】
また、以上では、１つのホストチャネルＨＣＨによって１つの半導体記憶装置１がメモリコントローラＭＣに接続される例を説明した。第１の実施形態の技術は、複数の半導体記憶装置１を備えたメモリシステムにも適用可能である。
【0124】
図１２は、第１の実施形態のメモリシステムの構成の別の一例を示す模式的な図である。図１２に示すメモリシステムＳＹＳａは、複数の半導体記憶装置１の一例として、２つの半導体記憶装置１を備える。２つの半導体記憶装置１の１つは、ホストチャネルＨＣＨ０によってメモリコントローラＭＣａに接続される。２つの半導体記憶装置１の他の１つは、ホストチャネルＨＣＨ１によってメモリコントローラＭＣａに接続される。
【0125】
メモリコントローラＭＣａは、スケジューラ１２、２つのフラッシュコントローラ１４、および分割・結合回路１５のセットを、ホストチャネルＨＣＨ毎に備える。そして、各セットを構成するスケジューラ１２、２つのフラッシュコントローラ１４、および分割・結合回路１５は、図１～図１１を用いて説明した同名の構成要素と同じ動作を行う。
【0126】
また、以上では、半導体記憶装置１は、２つのメモリチャネルＭＣＨを備える例を説明した。半導体記憶装置１は、３以上のメモリチャネルＭＣＨを備え、それぞれのメモリチャネルＭＣＨに１以上のメモリチップＣＰが接続されていてもよい。
【0127】
例えば、Ｎ（ただしＮは２以上の整数）個のメモリチャネルＭＣＨを備え、それぞれのメモリチャネルＭＣＨに１以上のメモリチップＣＰが接続された半導体記憶装置１の制御を可能とするためには、メモリコントローラＭＣには、１つのホストチャネルＨＣＨに対してＮ個またはＮ個より多いフラッシュコントローラ１４が設けられる。そして、スケジューラ１２は、コマンドバッファ１２０に格納されたアクセス要求のうちから、指示されたアクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨがそれぞれ異なるＮ個のアクセス要求のセットを順次、取得する。そして、スケジューラ１２は、取得したセットを構成する各アクセス要求をＮ個のフラッシュコントローラ１４のうちのそれぞれ異なるフラッシュコントローラ１４に入力する。Ｎ個のフラッシュコントローラ１４は、それぞれ、入力されたアクセス要求に基づき、並行してデータ転送を行う。
【0128】
つまり、第１の実施形態によれば、メモリコントローラＭＣ，ＭＣａは、一つの半導体記憶装置１が具備する複数のメモリチップＣＰのうちの一をアクセス先として指定した転送を要求する複数のアクセス要求を生成する。スケジューラ１２は、アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨがそれぞれ異なるＮ個のアクセス要求を同時に実行できるよう、Ｎ個のアクセス要求の実行順を決定する。メモリコントローラＭＣ，ＭＣａは、ホストチャネルＨＣＨを介して、メモリチャネルＭＣＨのＮ倍の転送レートで、Ｎ個のアクセス要求にかかるＮ個のデータ転送を並行して実行する。
【0129】
よって、半導体記憶装置１に、Ｎ個のメモリチャネルＭＣＨの全てを同時に使用させることができ、メモリコントローラＭＣ，ＭＣａと半導体記憶装置１との間の転送効率が向上する。つまり、メモリコントローラＭＣ，ＭＣａは、半導体記憶装置１に対して高い効率でデータ転送を行うことができる好適な構成を有する。
【0130】
また、第１の実施形態によれば、メモリコントローラＭＣ，ＭＣａは、コマンドバッファ１２０に格納された複数のアクセス要求のうちから、アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨがそれぞれ異なるＮ個のアクセス要求の１以上のセットを順次、特定する。そして、メモリコントローラＭＣ，ＭＣａは、特定した１以上のセットのそれぞれを構成するＮ個のアクセス要求を並行して実行する。
【0131】
よって、メモリコントローラＭＣ，ＭＣａは、半導体記憶装置１に対して高い効率でデータ転送を行うことができる。
【0132】
なお、以上の説明では、非対のアクセス要求が存在した場合、メモリコントローラＭＣ，ＭＣａは、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨの２倍の転送レートからメモリチャネルＭＣＨの転送レートと同じ転送レートに変更した。半導体記憶装置１がＮ個のメモリチャネルＭＣＨを備える場合は、メモリコントローラＭＣ，ＭＣａは、例えば下記のように動作するよう構成されてもよい。即ち、メモリコントローラＭＣ，ＭＣａは、アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが異なるアクセス要求の数がＭ（Ｍは１以上Ｎ未満の整数）個しかない場合、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨのＮ倍の転送レートからＭ倍の転送レートに変更し、Ｍ個のアクセス要求を並行して実行する。
【0133】
（第２の実施形態）
第１の実施形態では、メモリコントローラＭＣは、アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが異なるアクセス要求の数がＭ個しかない場合、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨのＮ倍からＭ倍に変更した。第２の実施形態では、ホストチャネルＨＣＨの転送レートの設定の変更に要する時間を抑制するために、ホストチャネルＨＣＨの転送レートを常にメモリチャネルＭＣＨの転送レートのＮ倍に維持する。
第１の実施形態では、メモリコントローラＭＣは、アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが異なるアクセス要求の数がＭ個しかない場合、ホストチャネルＨＣＨの転送レートをメモリチャネルＭＣＨのＮ倍からＭ倍に変更した。第２の実施形態では、ホストチャネルＨＣＨの転送レートの設定の変更に要する時間を抑制するために、ホストチャネルＨＣＨの転送レートを常にメモリチャネルＭＣＨの転送レートのＮ倍に維持する。
【0134】
以下、第２の実施形態のメモリシステムＳＹＳｂについて説明する。なお、ここでは、第１の実施形態のメモリシステムＳＹＳと異なる事項について説明する。第１の実施形態のメモリシステムＳＹＳと同じ事項については説明を省略または簡略的に説明する。また、第２の実施形態でも、半導体記憶装置１は２個のメモリチャネルＭＣＨ０，ＭＣＨ１を有するケースについて説明する。つまり、Ｎは２であることとする。
【0135】
【0136】
ここでは、図９で説明した例と同じく、ＣＰＵ１１は、データＤＩ０の転送を要求するアクセス要求ＣＩ０、データＤＪ０の転送を要求するアクセス要求ＣＪ０、データＤＫ１の転送を要求するアクセス要求ＣＫ１、データＤＬ０の転送を要求するアクセス要求ＣＬ０、データＤＭ０の転送を要求するアクセス要求ＣＭ０、およびデータＤＮ１の転送を要求するアクセス要求ＣＮ１、をこの順に順次コマンドバッファ１２０に格納することとする。
【0137】
例えば、データＤＩ０の転送を要求するアクセス要求ＣＩ０、データＤＪ０の転送を要求するアクセス要求ＣＪ０、データＤＫ１の転送を要求するアクセス要求ＣＫ１、データＤＬ０の転送を要求するアクセス要求ＣＬ０、およびデータＤＭ０の転送を要求するアクセス要求ＣＭ０がコマンドバッファ１２０に存在し、データＤＮ１の転送を要求するアクセス要求ＣＮ１がまだ入力されていない場合、プロセッサ１２２は、まず、データＤＩ０の転送を要求するアクセス要求ＣＩ０とデータＤＫ１の転送を要求するアクセス要求ＣＫ１とを対にして取得し、取得したそれぞれのアクセス要求を対応するフラッシュコントローラ１４に実行させる。
【0138】
その後、データＤＪ０の転送を要求するアクセス要求ＣＪ０と対を構成することができるアクセス要求は、コマンドバッファ１２０にはまだ存在しない。データＤＪ０の転送を要求するアクセス要求ＣＪ０のような非対のアクセス要求が生じた場合、プロセッサ１２２は、非対のアクセス要求と共通するアクセス種別の、ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求Ｃｄｍを生成する。ダミーデータＤｄｕｍｍｙは、例えばオールゼロのデータである。なお、ダミーデータＤｄｕｍｍｙの中身はこれに限定されない。ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求Ｃｄｍによるアクセス種別およびダミーデータＤｄｕｍｍｙのサイズは、非対のアクセス要求と共通とされる。
【0139】
プロセッサ１２２は、データＤＪ０の転送を要求するアクセス要求ＣＪ０を第１フラッシュコントローラ１４－０に入力し、それと同時に、ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求Ｃｄｍを第２フラッシュコントローラ１４－１に入力する。
【0140】
第１フラッシュコントローラ１４－０は、データＤＪ０の転送を要求するアクセス要求ＣＪ０を実行し、同時に、第２フラッシュコントローラ１４－１は、ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求Ｃｄｍを実行する。
【0141】
非対のアクセス要求であるデータＤＪ０の転送を要求するアクセス要求ＣＪ０と、ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求Ｃｄｍとが、共にリード要求である場合、第１フラッシュコントローラ１４－０はデータＤＪ０の出力を要求するコマンドをブリッジチップＢＣに転送し、第２フラッシュコントローラ１４－１はダミーデータＤｄｕｍｍｙの出力を要求するコマンドをブリッジチップＢＣに転送する。ブリッジチップＢＣでは、コントローラ１０３のコマンドデコーダ１１１は、データＤＪ０の出力を要求するコマンドを、メモリチャネルＭＣＨ０に接続されたアクセス要求ＣＪ０によって指示されたアクセス先のメモリチップＣＰ０に転送して、データＤＪ０を取得する。また、コマンドデコーダ１１１は、ダミーデータＤｄｕｍｍｙの出力を指示するコマンドを解釈すると、ダミーデータＤｄｕｍｍｙを生成する。そして、コマンドデコーダ１１１は、リードデータとダミーデータＤｄｕｍｍｙとを分割・結合回路１１２に同時に入力する。分割・結合回路１１２は、データＤＪ０とダミーデータＤｄｕｍｍｙとを結合し、結合後のデータをホストチャネルＨＣＨを介してメモリチャネルＭＣＨの２倍の転送レートでメモリコントローラＭＣｂに転送する。
【0142】
非対のアクセス要求であるデータＤＪ０の転送を要求するアクセス要求ＣＪ０と、ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求Ｃｄｍとが、共にライト要求である場合、第１フラッシュコントローラ１４－０はデータＤＪ０を分割・結合回路１５に入力し、それと同時に、第２フラッシュコントローラ１４－１はダミーデータＤｄｕｍｍｙを生成して生成したダミーデータＤｄｕｍｍｙを分割・結合回路１５に入力する。分割・結合回路１５は、データＤＪ０とダミーデータＤｄｕｍｍｙとを結合し、結合後のデータをホストチャネルＨＣＨを介してメモリチャネルＭＣＨの２倍の転送レートでブリッジチップＢＣに転送する。ブリッジチップＢＣでは、分割・結合回路１１２が、データＤＪ０とダミーデータＤｄｕｍｍｙとが結合されたデータを、データＤＪ０とダミーデータＤｄｕｍｍｙとに分割する。そして、コントローラ１０３は、ダミーデータＤｄｕｍｍｙを破棄し、データＤＪ０をメモリチャネルＭＣＨ０に接続されたアクセス先のメモリチップＣＰ０に転送する。
【0143】
続いて、データＤＮ１の転送を要求するアクセス要求ＣＮ１がコマンドバッファ１２０に入力されると、プロセッサ１２２は、データＤＬ０の転送を要求するアクセス要求ＣＬ０とデータＤＮ１の転送を要求するアクセス要求ＣＮ１とを対にして取得し、取得したそれぞれのアクセス要求を対応するフラッシュコントローラ１４に実行させる。
【0144】
そして、プロセッサ１２２は、データＤＭ０の転送を要求するアクセス要求ＣＭ０を非対のアクセス要求とみなす。よって、データＤＪ０の転送を要求するアクセス要求ＣＪ０のケースと同様、プロセッサ１２２は、データＤＭ０の転送を要求するアクセス要求ＣＭ０を第１フラッシュコントローラ１４－０に入力し、それと同時に、ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求Ｄｄｍを第２フラッシュコントローラ１４－１に入力する。
【0145】
このように、或るアクセス要求（第１のアクセス要求と表記する）が非対である場合、ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求（第２のアクセス要求と表記する）が生成されて、第１のアクセス要求と第２のアクセス要求とによって対が構成される。そして、第１のアクセス要求にかかるデータと、ダミーデータＤｄｕｍｍｙと、が結合されたデータが、ホストチャネルＨＣＨを介して、メモリチャネルＭＣＨの転送レートの２倍の転送レートで転送される。よって、非対のアクセスが生じたとしても、ホストチャネルＨＣＨの転送レートがメモリチャネルＭＣＨの転送レートの２倍に維持され、転送レートの変更は不要とされる。つまり、第２の実施形態によれば、非対のアクセス要求の処理を目的としたホストチャネルＨＣＨの転送レートの設定の変更に費やす時間が不要とされ、データの転送効率が向上する。
【0146】
図１４は、第２の実施形態の非対のアクセス要求にかかるデータ転送の方法の一例を説明するためのタイミングチャートである。図１４は、ライトのアクセス種別が指定された対のアクセス要求が実行され、その後、ライトのアクセス種別が指定された非対のアクセス要求が実行されるケースを示す。なお、図１４には、ホストチャネルＨＣＨ、メモリチャネルＭＣＨ０、およびメモリチャネルＭＣＨ１のそれぞれを転送される信号のうち、データ信号ＤＱ［７：０］およびデータストローブ信号ＤＱＳｎの波形が示されている。
【0147】
まず、メモリコントローラＭＣは、ホストチャネルＨＣＨを介してブリッジチップＢＣに、ライトコマンドＣＯＭ１、並列転送コマンドＣＯＭ２、第４アドレスＡｄｄｒ４、第５アドレスＡｄｄｒ５をこの順でデータ信号ＤＱ［７：０］として転送する（Ｓ３０１）。第４アドレスＡｄｄｒ４は、メモリチャネルＭＣＨ０に接続されたメモリチップＣＰ０のうちのアクセス先の位置を示す。第５アドレスＡｄｄｒ５は、メモリチャネルＭＣＨ１に接続されたメモリチップＣＰ１のうちのアクセス先の位置を示す。
【0148】
ブリッジチップＢＣは、メモリチャネルＭＣＨ０には、ライトコマンドＣＯＭ１、並列転送コマンドＣＯＭ２、第４アドレスＡｄｄｒ４、第５アドレスＡｄｄｒ５のうちの並列転送コマンドＣＯＭ２および第５アドレスＡｄｄｒ５をマスクして、ライトコマンドＣＯＭ１および第４アドレスＡｄｄｒ４を転送する（Ｓ３０２）。ブリッジチップＢＣは、メモリチャネルＭＣＨ１には、ライトコマンドＣＯＭ１、並列転送コマンドＣＯＭ２、第４アドレスＡｄｄｒ４、第５アドレスＡｄｄｒ５のうちの並列転送コマンドＣＯＭ２および第４アドレスＡｄｄｒ４をマスクして、ライトコマンドＣＯＭ１および第５アドレスＡｄｄｒ５を転送する（Ｓ３０３）。
【0149】
メモリコントローラＭＣは、ライトコマンドＣＯＭ１、並列転送コマンドＣＯＭ２、第４アドレスＡｄｄｒ４、第５アドレスＡｄｄｒ５のコマンドシーケンスの転送後、第４アドレスＡｄｄｒ４が示す位置がアクセス先（つまりライト先）であるデータＨと第５アドレスＡｄｄｒ５が示す位置がアクセス先（つまりライト先）であるデータＩとを結合したデータのブリッジチップＢＣへの転送を行う（Ｓ３０４）。なお、Ｓ３０４で転送されるデータのうち、白抜き六角形は、データＨを構成する１バイトのデータを示し、斜線ハッチングされた六角形はデータＩを構成する１バイトのデータを示す。メモリコントローラＭＣは、データＨとデータＩとを結合したデータを転送する際には、メモリチャネルＭＣＨの転送周波数の倍の周波数で、データ信号［７：０］およびデータストローブ信号ＤＱＳｎを転送する。
【0150】
ブリッジチップＢＣは、データＨとデータＩとを結合したデータをデータＨとデータＩとに分割する。そして、ブリッジチップＢＣは、データＨをメモリチャネルＭＣＨ０に転送し（Ｓ３０５）、データＩをメモリチャネルＭＣＨ１に転送する（Ｓ３０６）。
【0151】
メモリコントローラＭＣは、データＨとデータＩとを結合したデータの転送後、非対のアクセス要求を実行する。ここでは一例として、非対のアクセス要求は、メモリチャネルＭＣＨ０に接続されたメモリチップＣＰ０をライト先としてデータＪのライトを要求するライト要求であることとする。
【0152】
メモリコントローラＭＣは、ホストチャネルＨＣＨを介してブリッジチップＢＣに、ライトコマンドＣＯＭ１、ダミー転送コマンドＣＯＭ３、および第６アドレスＡｄｄｒ６をこの順でデータ信号ＤＱ［７：０］として転送する（Ｓ３０７）。ダミー転送コマンドＣＯＭ３は、ダミーデータＤｄｕｍｍｙを含むＮ個（ここでは２つ）のデータが結合されたデータを転送することを通知するコマンドである。第６アドレスＡｄｄｒ６は、結合前のＮ個（ここでは２つ）のデータのうちのダミーデータＤｄｕｍｍｙでないデータのライト先の位置を示す。ここでは、第６アドレスＡｄｄｒ６は、メモリチャネルＭＣＨ０に接続されたメモリチップＣＰ０のうちのライト先の位置を示す。なお、ダミー転送コマンドＣＯＭ３は、図１３に示したアクセス要求Ｃｄｍに対応する。
【0153】
ブリッジチップＢＣは、ライトコマンドＣＯＭ１、ダミー転送コマンドＣＯＭ３、および第６アドレスＡｄｄｒ６のうちのダミー転送コマンドＣＯＭ３をマスクして、メモリチャネルＭＣＨ０に、ライトコマンドＣＯＭ１および第６アドレスＡｄｄｒ６を転送する（Ｓ３０８）。
【0154】
メモリコントローラＭＣは、ライトコマンドＣＯＭ１、ダミー転送コマンドＣＯＭ３、および第６アドレスＡｄｄｒ６の転送後、データＪとダミーデータＤｄｕｍｍｙとを結合したデータのブリッジチップＢＣへの転送を行う（Ｓ３０９）。なお、Ｓ３０９で転送されるデータのうち、ドットハッチングされた六角形は、データＪを構成する１バイトのデータを示し、塗りつぶしハッチングされた六角形は、ダミーデータＤｄｕｍｍｙを構成する１バイトのデータを示す。Ｓ３０９では、メモリコントローラＭＣは、データＪとダミーデータＤｄｕｍｍｙとを結合したデータを転送する際には、メモリチャネルＭＣＨの転送周波数の２倍の周波数で、データ信号［７：０］およびデータストローブ信号ＤＱＳｎを転送する。
【0155】
ブリッジチップＢＣは、データＪとダミーデータＤｄｕｍｍｙとを結合したデータをデータＪとダミーデータＤｄｕｍｍｙとに分割する。そして、ブリッジチップＢＣは、データＪをメモリチャネルＭＣＨ０に転送する（Ｓ３１０）。ブリッジチップＢＣは、ダミーデータＤｄｕｍｍｙを破棄する。
【0156】
図１５は、第２の実施形態のスケジューラ１２の動作の一例を示すフローチャートである。ここでも、コマンドバッファ１２０にアクセス要求が格納される動作の説明を省略する。アクセス要求がＣＰＵ１１によって発行されると、当該アクセス要求は、図１５に示す一連の動作とは非同期に、コマンドバッファ１２０に格納されることとする。
【0157】
まず、プロセッサ１２２は、所定数のアクセス要求がコマンドバッファ１２０に存在するか否かを判定する（Ｓ４０１）。所定数は、１であってもよいし、２以上であってもよい。
【0158】
コマンドバッファ１２０に格納されているアクセス要求の数が所定数に満たない場合（Ｓ４０１：Ｎｏ）、プロセッサ１２２は、Ｓ４０１の判定処理を再び実行することで、コマンドバッファ１２０に格納されているアクセス要求の数が所定数に至るまで次の処理の実行を待つ（postpone）。
【0159】
所定数のアクセス要求がコマンドバッファ１２０に存在する場合（Ｓ４０１：Ｙｅｓ）、プロセッサ１２２は、コマンドバッファ１２０に格納されている所定数のアクセス要求のうちから１つのアクセス要求を選択する（Ｓ４０２）。例えば、プロセッサ１２２は、コマンドバッファ１２０に格納されたタイミングが最も早いアクセス要求を選択する。なお、アクセス要求の選択の方法はこれに限定されない。Ｓ４０２の処理において選択されたアクセス要求を、第１アクセス要求と表記する。
【0160】
続いて、プロセッサ１２２は、アクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが第１アクセス要求と異なり、かつ指示された転送データのサイズおよびアクセス種別が第１アクセス要求と同じアクセス要求がコマンドバッファ１２０に存在するか否かを判定する（Ｓ４０３）。メモリチャネルＭＣＨが第１アクセス要求と異なり、かつ指示された転送データのサイズおよびアクセス種別が第１アクセス要求と同じアクセス要求を、第２アクセス要求と表記する。
【0161】
第２アクセス要求がコマンドバッファ１２０に存在する場合（Ｓ４０３：Ｙｅｓ）、プロセッサ１２２は、第１アクセス要求および第２アクセス要求のそれぞれを、第１フラッシュコントローラ１４－０および第２フラッシュコントローラ１４－１のうちのアクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に同時に入力する（Ｓ４０４）。
【0162】
第２アクセス要求がコマンドバッファ１２０に存在しない場合（Ｓ４０３：Ｎｏ）、プロセッサ１２２は、ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求を生成する（Ｓ４０５）。ダミーデータＤｄｕｍｍｙの転送を要求するアクセス要求を第３アクセス要求と表記する。プロセッサ１２２は、アクセス種別および転送データのサイズは、第１アクセス要求と共通とされ、アクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨは第１アクセス要求と異なるように、第３アクセス要求を生成する。
【0163】
プロセッサ１２２は、第１アクセス要求および第３アクセス要求のそれぞれを、第１フラッシュコントローラ１４－０および第２フラッシュコントローラ１４－１のうちのアクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に同時に入力する（Ｓ４０６）。
【0164】
Ｓ４０４またはＳ４０６の後、プロセッサ１２２は、他に１以上のアクセス要求がコマンドバッファ１２０に存在するか否かを判定する（Ｓ４０７）。コマンドバッファ１２０に１以上のアクセス要求が残っている場合（Ｓ４０７：Ｙｅｓ）、プロセッサ１２２は、コマンドバッファ１２０内の１以上のアクセス要求から新たにアクセス要求を選択する（Ｓ４０８）。そして、プロセッサ１２２は、Ｓ４０８で選択したアクセス要求を第１アクセス要求としてＳ４０３から処理を再び繰り返す。
【0165】
コマンドバッファ１２０に１以上のアクセス要求が残っていない場合（Ｓ４０７：Ｎｏ）、プロセッサ１２２は、Ｓ４０１から処理を再び繰り返す。
【0166】
なお、上記の例では、第１アクセス要求が非対のアクセス要求に該当する場合、即ちプロセッサ１２２がＳ４０３の判定処理においてＮｏと判定した場合、プロセッサ１２２は、ただちに第３アクセス要求を生成した。第１アクセス要求が非対のアクセス要求に該当する場合の処理はこれに限定されない。
【0167】
例えば、プロセッサ１２２は、第１アクセス要求が非対のアクセス要求に該当する場合、Ｓ４０５の処理の実行を所定時間、待つ（postpone）。所定時間が経過しても第１アクセス要求が依然として非対のアクセス要求に該当する場合、プロセッサ１２２は、Ｓ４０５の処理を進めてもよい。所定時間が経過する前に第２アクセス要求に該当する新たなアクセス要求がコマンドバッファ１２０に格納された場合、プロセッサ１２２は、Ｓ４０５の処理を進めてもよい。プロセッサ１２２は、Ｓ４０５の処理の実行を待っている間に、他のアクセス要求を新たに第１アクセス要求として選択して、Ｓ４０３からの処理を実行してもよい。
【0168】
また、以上では、１つのホストチャネルＨＣＨによって１つの半導体記憶装置１がメモリコントローラＭＣｂに接続される例を説明した。第１の実施形態と同様、第２の実施形態の技術は、複数の半導体記憶装置１を備えたメモリシステムにも適用可能である。
【0169】
また、以上では、半導体記憶装置１は、２つのメモリチャネルＭＣＨを備える例を説明した。半導体記憶装置１は、３以上のメモリチャネルＭＣＨを備え、それぞれのメモリチャネルＭＣＨに１以上のメモリチップＣＰが接続されていてもよい。
【0170】
例えば、Ｎ（ただしＮは２以上の整数）個のメモリチャネルＭＣＨを備え、それぞれのメモリチャネルＭＣＨに１以上のメモリチップＣＰが接続された半導体記憶装置１の制御を可能とするためには、メモリコントローラＭＣには、１つのホストチャネルＨＣＨに対してＮ個またはＮ個より多いフラッシュコントローラ１４が設けられる。そして、スケジューラ１２は、コマンドバッファ１２０に格納されたアクセス要求のうちから、指示されたアクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨがそれぞれ異なるＮ個のアクセス要求のセットを順次、取得する。そして、スケジューラ１２は、取得したセットを構成する各アクセス要求をＮ個のフラッシュコントローラ１４のうちのそれぞれ異なるフラッシュコントローラ１４に入力する。Ｎ個のフラッシュコントローラ１４は、それぞれ、入力されたアクセス要求に基づき、並行してデータ転送を行う。
【0171】
そして、スケジューラ１２は、アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが異なるアクセス要求の数がＭ（Ｍは１以上Ｎ未満の整数）個しかない場合、ダミーデータＤｄｕｍｍｙの転送を要求する第３アクセス要求を（Ｎ－Ｍ）個、生成する。Ｎ個のフラッシュコントローラ１４は、Ｍ個のアクセス要求と、（Ｎ－Ｍ）の第３アクセス要求と、並列に実行する。
【0172】
以上述べたように、第２の実施形態によれば、コマンドバッファ１２０内の、アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが異なるアクセス要求の数がＮ個に満たない場合、メモリコントローラＭＣｂは、ダミーデータＤｄｕｍｍｙの転送を要求する１以上の第３アクセス要求を生成し、ダミーデータＤｄｕｍｍｙの転送を要求する１以上の第３アクセス要求を含むＮ個のアクセス要求を並行して実行する。
【0173】
よって、ホストチャネルＨＣＨの転送レートを常にメモリチャネルＭＣＨのＮ倍に維持することが可能である。ホストチャネルＨＣＨの転送レートの切り替えが不要になるので、メモリコントローラＭＣａと半導体記憶装置１との間のデータ転送の効率がさらに向上する。
【0174】
なお、ダミーデータＤｄｕｍｍｙの転送を要求する１以上の第３アクセス要求を含むＮ個のアクセス要求がライト要求である場合、ブリッジチップＢＣは、ホストチャネルＨＣＨを介して、ダミーデータＤｄｕｍｍｙを含むＮ個のデータが結合されたデータを受信する。つまり、ブリッジチップＢＣは、ホストチャネルＨＣＨを介してＮ個のデータを並行して受信する。ブリッジチップＢＣは、受信したＮ個のデータのうちのダミーデータＤｄｕｍｍｙを破棄し、残りのデータのそれぞれをアクセス先として指定されたメモリチップＣＰに転送する。また、ダミーデータＤｄｕｍｍｙの転送を要求する１以上の第３アクセス要求を含むＮ個のアクセス要求がリード要求である場合、ブリッジチップＢＣは、Ｎ個のアクセス要求のうちのダミーデータＤｄｕｍｍｙの転送を要求する１以上の第３アクセス要求以外のアクセス要求のそれぞれによってリードが要求されたリードデータを、指定されたアクセス先のメモリチップＣＰから取得する。そして、ブリッジチップＢＣは、１以上の第３アクセス要求に対応した１以上のダミーデータＤｄｕｍｍｙを生成し、リードデータと１以上のダミーデータＤｄｕｍｍｙとを結合してメモリコントローラＭＣｂに送信する。
【0175】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0176】
１ 半導体記憶装置、２ ＲＡＭ、１０ ホストＩ／Ｆコントローラ、１１ ＣＰＵ、１２ スケジューラ、１３ バス、１４ フラッシュコントローラ、１４－０ 第１フラッシュコントローラ、１４－１ 第２フラッシュコントローラ、１５，１１２ 分割・結合回路、１０１ 第１インタフェース、１０２，１０２－０，１０２－１ 第２インタフェース、１０３ コントローラ、１１１ コマンドデコーダ、１１３ レジスタ、１１４ 転送レート情報、１２０ コマンドバッファ、１２１ データバッファ、１２２ プロセッサ、１４０ ＥＣＣ、１４１ ランダマイザ、２０１ アクセス回路、２０２ メモリセルアレイ、ＳＹＳ，ＳＹＳａ，ＳＹＳｂ メモリシステム、ＭＣ，ＭＣａ，ＭＣｂ メモリコントローラ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】