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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044910
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240326BHJP
H10B 41/27 20230101ALI20240326BHJP
H01L 21/336 20060101ALI20240326BHJP
H01L 21/3205 20060101ALI20240326BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
H01L21/88 J
H01L21/88 T
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022150735
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】佐藤 聡観
(72)【発明者】
【氏名】海野 正樹
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033HH11
5F033HH21
5F033HH32
5F033HH33
5F033JJ19
5F033JJ33
5F033KK11
5F033KK21
5F033KK32
5F033KK33
5F033MM13
5F033MM30
5F033NN07
5F033VV07
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083GA09
5F083GA10
5F083JA04
5F083JA05
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA03
5F083LA04
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083ZA01
5F101BA01
5F101BA45
5F101BB05
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD35
5F101BH21
(57)【要約】 （修正有）
【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のセンスアンプ領域と、複数の半導体層に電気的に接続された複数のビット線を含む第１配線層と、複数のセンスアンプ領域及び複数のビット線をそれぞれ電気的に接続する複数の第１配線を含む第２配線層と、を備える。半導体基板は、第２方向に並ぶ第１領域及び第２領域を備える。第１方向から見て、第１領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第３方向に並ぶ第１配線が、（ｎ１）個ずつ設けられ、第１方向から見て、第２領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第３方向に並ぶ第１配線が、（ｎ２）個ずつ設けられている。
【選択図】図２５
【解決手段】半導体記憶装置は、複数のセンスアンプ領域と、複数の半導体層に電気的に接続された複数のビット線を含む第１配線層と、複数のセンスアンプ領域及び複数のビット線をそれぞれ電気的に接続する複数の第１配線を含む第２配線層と、を備える。半導体基板は、第２方向に並ぶ第１領域及び第２領域を備える。第１方向から見て、第１領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第３方向に並ぶ第１配線が、（ｎ１）個ずつ設けられ、第１方向から見て、第２領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第３方向に並ぶ第１配線が、（ｎ２）個ずつ設けられている。
【選択図】図２５
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の表面と交差する第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層と対向する複数の半導体層と、
前記半導体基板と前記複数の半導体層との間に設けられ、前記複数の半導体層に電気的に接続され、前記第１方向と交差する第２方向に並び、前記第１方向及び前記第２方向と交差する第３方向に延伸する複数のビット線を含む第１配線層と、
前記半導体基板に設けられた、複数のセンスアンプ領域と、
前記半導体基板と前記第１配線層との間に設けられ、前記複数のセンスアンプ領域及び前記複数のビット線をそれぞれ電気的に接続する複数の第１配線を含む第２配線層と
を備え、
前記半導体基板は、前記第２方向に並ぶ第１領域及び第２領域を備え、
前記第１方向から見て、前記第１領域中の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ前記第１配線が、（ｎ１）個（ｎ１は２以上の整数）ずつ設けられ、
前記第１方向から見て、前記第２領域中の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ前記第１配線が、（ｎ２）個（ｎ２は、２以上の、ｎ１と異なる整数）ずつ設けられている
半導体記憶装置。
前記半導体基板の表面と交差する第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層と対向する複数の半導体層と、
前記半導体基板と前記複数の半導体層との間に設けられ、前記複数の半導体層に電気的に接続され、前記第１方向と交差する第２方向に並び、前記第１方向及び前記第２方向と交差する第３方向に延伸する複数のビット線を含む第１配線層と、
前記半導体基板に設けられた、複数のセンスアンプ領域と、
前記半導体基板と前記第１配線層との間に設けられ、前記複数のセンスアンプ領域及び前記複数のビット線をそれぞれ電気的に接続する複数の第１配線を含む第２配線層と
を備え、
前記半導体基板は、前記第２方向に並ぶ第１領域及び第２領域を備え、
前記第１方向から見て、前記第１領域中の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ前記第１配線が、（ｎ１）個（ｎ１は２以上の整数）ずつ設けられ、
前記第１方向から見て、前記第２領域中の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ前記第１配線が、（ｎ２）個（ｎ２は、２以上の、ｎ１と異なる整数）ずつ設けられている
半導体記憶装置。
【請求項2】
前記第１領域中の前記センスアンプ領域の前記第３方向の長さは、（ｎ１）個の第１分割単位に分割され、
前記第２領域中の前記センスアンプ領域の前記第３方向の長さは、（ｎ２）個の第２分割単位に分割され、
（ｎ１）個の前記第１分割単位のそれぞれに前記第１配線が設けられ、
（ｎ２）個の前記第２分割単位のそれぞれに前記第１配線が設けられる
請求項１記載の半導体記憶装置。
前記第２領域中の前記センスアンプ領域の前記第３方向の長さは、（ｎ２）個の第２分割単位に分割され、
（ｎ１）個の前記第１分割単位のそれぞれに前記第１配線が設けられ、
（ｎ２）個の前記第２分割単位のそれぞれに前記第１配線が設けられる
請求項１記載の半導体記憶装置。
【請求項3】
前記第１領域は、前記第２方向に並ぶ（ｎ１）個の前記センスアンプ領域を含み、
前記第２領域は、前記第２方向に並ぶ（ｎ２）個の前記センスアンプ領域を含む
請求項１記載の半導体記憶装置。
前記第２領域は、前記第２方向に並ぶ（ｎ２）個の前記センスアンプ領域を含む
請求項１記載の半導体記憶装置。
【請求項4】
前記第１配線層と前記第２配線層の間に設けられ、前記複数のビット線及び前記複数の第１配線をそれぞれ電気的に接続する複数の第２配線を含む第３配線層を備え、
（ｎ１）個の前記第２配線は、前記第３方向に並び、（ｎ１）個の前記第１配線にそれぞれ電気的に接続され、
（ｎ２）個の前記第２配線は、前記第３方向に並び、（ｎ２）個の前記第１配線にそれぞれ電気的に接続される
請求項１記載の半導体記憶装置。
（ｎ１）個の前記第２配線は、前記第３方向に並び、（ｎ１）個の前記第１配線にそれぞれ電気的に接続され、
（ｎ２）個の前記第２配線は、前記第３方向に並び、（ｎ２）個の前記第１配線にそれぞれ電気的に接続される
請求項１記載の半導体記憶装置。
【請求項5】
前記複数の第２配線は、それぞれ、前記複数のビット線のうちの一つに電気的に接続された第１部分と、前記複数の第１配線の一つに電気的に接続された第２部分と、を備え、
前記複数の第２配線の少なくとも一部は、それぞれ、前記第２方向に延伸し、前記第１部分及び前記第２部分に接続された第３部分を備える
請求項４記載の半導体記憶装置。
前記複数の第２配線の少なくとも一部は、それぞれ、前記第２方向に延伸し、前記第１部分及び前記第２部分に接続された第３部分を備える
請求項４記載の半導体記憶装置。
【請求項6】
前記複数の第２配線の他の一部は、前記第１部分の前記第３方向の一端部が、前記第２部分に接続されている
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項7】
前記第２部分は、前記第１方向から見て前記第１配線と重なる位置に設けられる
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項8】
前記第２配線層は、前記第３方向に並ぶ前記複数の第１配線の列の間に設けられ、前記第３方向に延伸し、前記第２方向に並ぶ複数の通過配線を含む
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項9】
（ｎ１）は（ｎ２）よりも小さく、
前記第１領域は、前記複数の第１配線の列のうちの２つであって、前記第２方向に隣り合う第１の列及び第２の列を備え、
前記第２領域は、前記複数の第１配線の列のうちの他の２つであって、前記第２方向に隣り合う第３の列及び第４の列を備え、
前記第１の列及び前記第２の列の間に設けられる前記通過配線の数は、前記第３の列及び前記第４の列の間に設けられる前記通過配線の数よりも少ない
請求項８記載の半導体記憶装置。
前記第１領域は、前記複数の第１配線の列のうちの２つであって、前記第２方向に隣り合う第１の列及び第２の列を備え、
前記第２領域は、前記複数の第１配線の列のうちの他の２つであって、前記第２方向に隣り合う第３の列及び第４の列を備え、
前記第１の列及び前記第２の列の間に設けられる前記通過配線の数は、前記第３の列及び前記第４の列の間に設けられる前記通過配線の数よりも少ない
請求項８記載の半導体記憶装置。
【請求項10】
（ｎ１）は（ｎ２）よりも小さく、
前記第１領域に接続される前記ビット線の数は、前記第２領域に接続される前記ビット線の数よりも多い
請求項１記載の半導体記憶装置。
前記第１領域に接続される前記ビット線の数は、前記第２領域に接続される前記ビット線の数よりも多い
請求項１記載の半導体記憶装置。
【請求項11】
前記複数の半導体層の一部が設けられた、前記第２方向の一方側の第１メモリ領域と、
前記複数の半導体層の他の一部が設けられた、前記第２方向の他方側の第２メモリ領域と、
前記第１メモリ領域及び前記第２メモリ領域の間に設けられ、前記第３方向に並ぶ複数の小領域を備えたフックアップ領域と
を備え、
前記複数の小領域は、複数のビアコンタクト電極が設けられた複数の第１小領域と、前記複数のビアコンタクト電極が設けられていない複数の第２小領域とを備え、
前記第１小領域及び前記第２小領域は、前記第３方向に交互に並び、
前記複数のセンスアンプ領域は、前記第１方向から見て前記第１メモリ領域と重なる前記半導体基板の領域に設けられ、
前記第２メモリ領域における前記複数のビット線及び前記複数のセンスアンプ領域をそれぞれ電気的に接続する前記複数の第２配線は、前記複数の第２小領域を通過する
請求項１記載の半導体記憶装置。
前記複数の半導体層の他の一部が設けられた、前記第２方向の他方側の第２メモリ領域と、
前記第１メモリ領域及び前記第２メモリ領域の間に設けられ、前記第３方向に並ぶ複数の小領域を備えたフックアップ領域と
を備え、
前記複数の小領域は、複数のビアコンタクト電極が設けられた複数の第１小領域と、前記複数のビアコンタクト電極が設けられていない複数の第２小領域とを備え、
前記第１小領域及び前記第２小領域は、前記第３方向に交互に並び、
前記複数のセンスアンプ領域は、前記第１方向から見て前記第１メモリ領域と重なる前記半導体基板の領域に設けられ、
前記第２メモリ領域における前記複数のビット線及び前記複数のセンスアンプ領域をそれぞれ電気的に接続する前記複数の第２配線は、前記複数の第２小領域を通過する
請求項１記載の半導体記憶装置。
【請求項12】
前記第１メモリ領域及び前記第２メモリ領域は、それぞれ、前記第３方向に並ぶ複数のメモリブロックを備え、
前記複数のメモリブロックは、前記複数の小領域に対応する
請求項１１記載の半導体記憶装置。
前記複数のメモリブロックは、前記複数の小領域に対応する
請求項１１記載の半導体記憶装置。
【請求項13】
（２×ｎ１）個の前記小領域の前記第３方向の長さは、前記センスアンプ領域の前記第３方向の長さと同じ又は略同じである
請求項１１記載の半導体記憶装置。
請求項１１記載の半導体記憶装置。
【請求項14】
前記半導体基板に設けられた複数のスイッチトランジスタを備え、
前記複数のビアコンタクト電極は、前記複数の導電層及び前記複数のスイッチトランジスタにそれぞれ電気的に接続される
請求項１１記載の半導体記憶装置。
前記複数のビアコンタクト電極は、前記複数の導電層及び前記複数のスイッチトランジスタにそれぞれ電気的に接続される
請求項１１記載の半導体記憶装置。
【請求項15】
前記複数のスイッチトランジスタが設けられているトランジスタ領域の前記第２方向の中心位置は、前記フックアップ領域の前記第２方向の中心位置と同一又は略同一である
請求項１４記載の半導体記憶装置。
請求項１４記載の半導体記憶装置。
【請求項16】
前記トランジスタ領域の前記第２方向の長さは、前記フックアップ領域の前記第２方向の長さよりも大きい
請求項１５記載の半導体記憶装置。
請求項１５記載の半導体記憶装置。
【請求項17】
前記半導体基板は、前記第２方向に並ぶ第３領域を備え、
前記第１方向から見て、前記第３領域中の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ前記第１配線が、（ｎ３）個（ｎ３は、２以上の、ｎ１及びｎ２と異なる整数）ずつ設けられている
請求項１記載の半導体記憶装置。
前記第１方向から見て、前記第３領域中の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ前記第１配線が、（ｎ３）個（ｎ３は、２以上の、ｎ１及びｎ２と異なる整数）ずつ設けられている
請求項１記載の半導体記憶装置。
【請求項18】
前記第１領域と前記第２領域との境界部近傍において、前記第１部分と前記第２部分との前記第２方向における位置関係が切り替わる
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項19】
前記複数のセンスアンプ領域は、それぞれ、センスアンプ回路と、一端で前記センスアンプ回路に電気的に接続し、他端で前記第１配線に電気的に接続するスイッチトランジスタと、を備える
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項20】
前記半導体基板は、前記第２方向に並ぶ前記複数の第１領域と、前記第２方向に並ぶ前記複数の第２領域と、を備え、
前記第１方向から見て、前記複数の第１領域の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ第１配線群が、（ｎ１）個（ｎ１は２以上の整数）ずつ設けられ、
前記第１方向から見て、前記複数の第２領域の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ第２配線群が、（ｎ２）個（ｎ２は、２以上の、ｎ１と異なる整数）ずつ設けられ、
前記第１配線群は、（ｈ１）本（ｈ１は２以上の整数）の前記第２配線を含み、
前記第２配線群は、（ｈ２）本（ｈ２は、２以上の、ｈ１と異なる整数）の前記第２配線を含む
請求項４記載の半導体記憶装置。
前記第１方向から見て、前記複数の第１領域の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ第１配線群が、（ｎ１）個（ｎ１は２以上の整数）ずつ設けられ、
前記第１方向から見て、前記複数の第２領域の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ第２配線群が、（ｎ２）個（ｎ２は、２以上の、ｎ１と異なる整数）ずつ設けられ、
前記第１配線群は、（ｈ１）本（ｈ１は２以上の整数）の前記第２配線を含み、
前記第２配線群は、（ｈ２）本（ｈ２は、２以上の、ｈ１と異なる整数）の前記第２配線を含む
請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
基板と、この基板の表面と交差する方向に並ぶ複数の導電層と、これら複数の導電層と対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２０／０３３５５１３号明細書
【特許文献2】米国特許第１０４５３５１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する複数の半導体層と、半導体基板と複数の半導体層との間に設けられ、複数の半導体層に電気的に接続され、第１方向と交差する第２方向に並び、第１方向及び第２方向と交差する第３方向に延伸する複数のビット線を含む第１配線層と、半導体基板に設けられた、複数のセンスアンプ領域と、半導体基板と第１配線層との間に設けられ、複数のセンスアンプ領域及び複数のビット線をそれぞれ電気的に接続する複数の第１配線を含む第２配線層と、を備える。半導体基板は、第２方向に並ぶ第１領域及び第２領域を備える。第１方向から見て、第１領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第３方向に並ぶ第１配線が、（ｎ１）個（ｎ１は２以上の整数）ずつ設けられ、第１方向から見て、第２領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第３方向に並ぶ第１配線が、（ｎ２）個（ｎ２は、２以上の、ｎ１と異なる整数）ずつ設けられている。
【図面の簡単な説明】
【0006】
【図1】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図2】周辺回路ＰＣの一部の構成を示す模式的な回路図である。
【図3】周辺回路ＰＣの一部の構成を示す模式的な回路図である。
【図4】本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
【図5】チップＣＭの構成例を示す模式的な底面図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図7】メモリダイＭＤの一部の構成を示す模式的な断面図である。
【図8】チップＣＭの一部の構成を示す模式的な底面図である。
【図9】チップＣＭの一部の構成を示す模式的な断面図である。
【図10】フックアップ領域ＲＨＵ１，ＲＨＵ２の構成例を示す模式的な平面図である。
【図11】チップＣＰの構成例を示す模式的な平面図である。
【図15】配線群Ｇｍ１及び配線群Ｇｍ２について説明するための模式的な平面図である。
【図17】配線層Ｍ１中の配線ｍ１ａについて説明するための模式的な底面図である。
【図18】配線ｍ１ａについて説明するための模式的な底面図である。
【図19】配線ｍ１ｂについて説明するための模式的な底面図である。
【図20】配線群Ｇｍ１の配線パターンについて説明するための模式的な平面図である。
【図21】配線群Ｇｍ１の配線パターンについて説明するための模式的な平面図である。
【図22】配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。
【図23】配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。
【図24】異なる分割数の領域の境界部を示す模式的な平面図である。
【図25】配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。
【図26】配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。
【図27】領域Ｒ（６ｄｉｖ）における通過配線ＴＷの構成を示す模式的な平面図である。
【図28】領域Ｒ（８ｄｉｖ）における通過配線ＴＷの構成を示す模式的な平面図である。
【図29】第１領域Ｒ（ｎ１ｄｉｖ）及び第２領域Ｒ（ｎ２ｄｉｖ）を示す模式的な平面図である。
【図30】比較例に係る配線層Ｍ１中の配線群Ｇｍの配線パターンについて説明するための模式的な平面図である。
【図32】第３実施形態のカラム制御回路領域ＲＣＣの構成を示す模式的な平面図である。
【図33】領域Ｒ（４ｄｉｖ）における通過配線ＴＷの構成を示す模式的な平面図である。
【図34】第４実施形態の配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。
【図35】第４実施形態における、異なる分割数の領域の境界部を示す模式的な平面図である。
【図36】第４実施形態における、配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。
【図37】配線群Ｇｍ１の配線パターンの変形例について説明するための模式的な平面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0015】
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
【0016】
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
［メモリダイＭＤの回路構成］
図１は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0017】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0018】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0019】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。ゲート絶縁膜は電荷蓄積層を含んでいてもよい。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0020】
図２は、周辺回路ＰＣの一部の構成を示す模式的な回路図である。周辺回路ＰＣは、例えば図２に示す様に、ロウ制御回路ＲｏｗＣを備える。ロウ制御回路ＲｏｗＣは、複数のブロックデコードユニットｂｌｋｄと、ブロックデコーダＢＬＫＤと、を備える。
【0021】
複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコードユニットｂｌｋｄは、複数のワード線スイッチＷＬＳＷを備える。複数のワード線スイッチＷＬＳＷは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。ワード線スイッチＷＬＳＷは、例えば、電界効果型のＮＭＯＳトランジスタである。ワード線スイッチＷＬＳＷのドレイン電極は、ワード線ＷＬに接続される。ワード線スイッチＷＬＳＷのソース電極は、配線ＣＧに接続される。配線ＣＧは、ロウ制御回路ＲｏｗＣ中の全てのブロックデコードユニットｂｌｋｄに接続される。ワード線スイッチＷＬＳＷのゲート電極は、信号供給線ＢＬＫＳＥＬに接続される。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられる。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのワード線スイッチＷＬＳＷに接続される。
【0022】
ブロックデコーダＢＬＫＤは、読み出し動作又は書き込み動作に際して、ブロックアドレスをデコードする。また、デコードされたブロックアドレスに応じて、複数の信号供給線ＢＬＫＳＥＬのうちの一つを“Ｈ”状態とし、残りの信号供給線ＢＬＫＳＥＬを“Ｌ”状態とする。
【0023】
図３は、周辺回路ＰＣの一部の構成を示す模式的な回路図である。周辺回路ＰＣは、例えば図３に示す様に、カラム制御回路ＣｏｌＣを備える。カラム制御回路ＣｏｌＣは、ビット線ＢＬに接続されたスイッチトランジスタＢＬＳ，ＢＬＢＩＡＳと、スイッチトランジスタＢＬＳを介してビット線ＢＬに接続されたセンスアンプ回路ＳＡＤＬと、センスアンプ回路ＳＡＤＬに接続されたラッチ回路ＸＤＬと、を備える。
【0024】
スイッチトランジスタＢＬＳ，ＢＬＢＩＡＳは、例えば、電界効果型のＮＭＯＳトランジスタである。スイッチトランジスタＢＬＳ，ＢＬＢＩＡＳのドレイン電極は、ビット線ＢＬに接続される。スイッチトランジスタＢＬＳのソース電極は、センスアンプ回路ＳＡＤＬに接続される。スイッチトランジスタＢＬＢＩＡＳのソース電極は、図示しない電圧供給線に接続される。
【0025】
センスアンプ回路ＳＡＤＬは、センス回路と、ラッチ回路と、電圧転送回路と、を備える。センス回路は、センストランジスタと、データ配線と、を備える。センストランジスタのゲート電極は、ビット線ＢＬに電気的に接続されている。センストランジスタのドレイン電極は、データ配線に接続されている。センストランジスタは、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。
【0026】
ラッチ回路ＸＤＬは、配線ＤＢＵＳを介してセンスアンプ回路ＳＡＤＬ内のデータ配線に電気的に接続される。ラッチ回路ＸＤＬに含まれるデータは、順次センスアンプ回路ＳＡＤＬ又は図示しない入出力制御回路に転送される。
【0027】
［メモリダイＭＤの構造］
図４は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図４に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
図４は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図４に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣＭと、周辺回路ＰＣ側のチップＣＰと、を備える。
【0028】
チップＣＭの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
【0029】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
【0030】
尚、図４の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0031】
図５は、チップＣＭの構成例を示す模式的な底面図である。図５では、貼合電極ＰＩ１等の一部の構成を省略している。図６及び図７は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図８は、チップＣＭの一部の構成を示す模式的な底面図である。図８では、左側の領域においてワード線ＷＬの位置のＸＹ断面を示し、右側の領域においてドレイン側選択ゲート線ＳＧＤの位置のＸＹ断面を示している。尚、図８の右側の領域では、半導体層１２０とビット線ＢＬとの接続部分を表すために、ビアコンタクト電極ｃｈ，Ｖｙ、及びビット線ＢＬも示している。図８の左側の領域においても、ビアコンタクト電極ｃｈ，Ｖｙ、及びビット線ＢＬが設けられている。図９は、チップＣＭの一部の構成を示す模式的な断面図である。図９は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図９と同様の構造が観察される。図１０は、フックアップ領域ＲＨＵ１，ＲＨＵ２の構成例を示す模式的な平面図である。図１１は、チップＣＰの構成例を示す模式的な平面図である。図１１では、貼合電極ＰＩ２等の一部の構成を省略している。図１２は、図１１のカラム制御回路領域ＲＣＣを拡大して示す模式的な平面図である。図１３は、図１２のＣの部分を拡大して示す模式的な平面図である。図１３では、センスアンプＳＡの構成例を模式的に示している。
【0032】
［チップＣＭの構造］
図５の例において、チップＣＭは、Ｘ方向に並ぶ２つのメモリプレーンＭＰを備える。また、これら２つのメモリプレーンＭＰは、それぞれ、Ｘ方向に並ぶ２つの領域Ｒ１，Ｒ２を備える。領域Ｒ１は、Ｘ方向負側の領域であり、領域Ｒ２は、Ｘ方向正側の領域である。これら２つの領域Ｒ１，Ｒ２は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。
図５の例において、チップＣＭは、Ｘ方向に並ぶ２つのメモリプレーンＭＰを備える。また、これら２つのメモリプレーンＭＰは、それぞれ、Ｘ方向に並ぶ２つの領域Ｒ１，Ｒ２を備える。領域Ｒ１は、Ｘ方向負側の領域であり、領域Ｒ２は、Ｘ方向正側の領域である。これら２つの領域Ｒ１，Ｒ２は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。
【0033】
図５の例において、領域Ｒ１の複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向負側に設けられたＸ方向の幅の大きいメモリホール領域ＲＭＨ１１と、Ｘ方向正側に設けられたＸ方向の幅の小さいメモリホール領域ＲＭＨ１２と、２つのメモリホール領域ＲＭＨ１１，ＲＭＨ１２の間に設けられたフックアップ領域ＲＨＵ１と、を備える。また、領域Ｒ２の複数のメモリブロックＢＬＫは、それぞれ、Ｘ方向正側に設けられたＸ方向の幅の大きいメモリホール領域ＲＭＨ２１と、Ｘ方向負側に設けられたＸ方向の幅の小さいメモリホール領域ＲＭＨ２２と、２つのメモリホール領域ＲＭＨ２１，ＲＭＨ２２の間に設けられたフックアップ領域ＲＨＵ２と、を備える。また、チップＣＭは、２つのメモリプレーンＭＰよりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
【0034】
この様に、領域Ｒ１におけるメモリホール領域ＲＭＨ１１，ＲＭＨ１２、及びフックアップ領域ＲＨＵ１と、領域Ｒ２におけるメモリホール領域ＲＭＨ２１，ＲＭＨ２２、及びフックアップ領域ＲＨＵ２とは、領域Ｒ１及び領域Ｒ２の境界を中心とした線対称となっている。
【0035】
尚、メモリホール領域ＲＭＨ１１，ＲＭＨ１２を、“第１メモリ領域”“第２メモリ領域”と呼ぶ場合がある。
【0036】
チップＣＭは、例えば図６に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられたビアコンタクト電極層ＣＨと、ビアコンタクト電極層ＣＨの下方に設けられた複数の配線層Ｍ０，Ｍ１と、配線層Ｍ０，Ｍ１の下方に設けられたチップ貼合電極層ＭＢと、を備える。
【0037】
［チップＣＭの基体層ＬＳＢの構造］
例えば図６に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１１１と、絶縁層１１１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
例えば図６に示す様に、基体層ＬＳＢは、メモリセルアレイ層ＬＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１１１と、絶縁層１１１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。
【0038】
導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。
【0039】
導電層１００は、ソース線ＳＬ（図１）の一部として機能する。導電層１００は、２つのメモリプレーンＭＰ（図５）に対応して２つ設けられている。メモリプレーンＭＰのＸ方向及びＹ方向の端部には、導電層１００を含まない領域ＶＺが設けられている。
【0040】
絶縁層１１１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
【0041】
裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。
【0042】
複数の配線ｍａのうちの一部は、ソース線ＳＬ（図１）の一部として機能する。この配線ｍａは、２つのメモリプレーンＭＰ（図５）に対応して２つ設けられている。この配線ｍａは、それぞれ、導電層１００に電気的に接続されている。
【0043】
また、複数の配線ｍａのうちの一部は、外部パッド電極ＰＸとして機能する。この配線ｍａは、周辺領域ＲＰに設けられている。この配線ｍａは、導電層１００を含まない領域ＶＺにおいてメモリセルアレイ層ＬＭＣＡ中のビアコンタクト電極ＣＣに接続されている。また、配線ｍａの一部は、絶縁層１０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。
【0044】
絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。
【0045】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのメモリホール領域ＲＭＨにおける構造］
図５を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図６に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
図５を参照して説明した様に、メモリセルアレイ層ＬＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図６に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0046】
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図９に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。
【0047】
導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁層１１１が設けられている。
【0048】
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図１）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する（図６参照）。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0049】
また、これよりも下方に位置する複数の導電層１１０は、メモリセルＭＣ（図１）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0050】
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。例えば図８に示す様に、これら複数の導電層１１０のＹ方向の幅ＹＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅ＹＷＬよりも小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層ＳＨＥが設けられている。
【0051】
半導体層１２０は、例えば図８に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。半導体層１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。
【0052】
また、半導体層１２０の上端には、図示しない不純物領域が設けられている。この不純物領域は、上記導電層１００に接続されている（図６参照）。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
【0053】
また、半導体層１２０の下端には、図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙを介してビット線ＢＬに接続される。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物を含む。
【0054】
ゲート絶縁膜１３０は、例えば図８に示す様に、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図９に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）、窒酸化シリコン（ＳｉＯＮ）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１００との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。
【0055】
尚、図９には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0056】
［チップＣＭのメモリセルアレイ層ＬＭＣＡのフックアップ領域ＲＨＵ１における構造］
図７に示す様に、フックアップ領域ＲＨＵ１には、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０（ＷＬ，ＳＧＤ，ＳＧＳ）に接続されている。ビアコンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、ビアコンタクト電極ＣＣの外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。これにより、ビアコンタクト電極ＣＣは、その周囲の複数の導電層１１０から絶縁される。
図７に示す様に、フックアップ領域ＲＨＵ１には、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、それぞれ、Ｚ方向に延伸し、上端において導電層１１０（ＷＬ，ＳＧＤ，ＳＧＳ）に接続されている。ビアコンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、ビアコンタクト電極ＣＣの外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。これにより、ビアコンタクト電極ＣＣは、その周囲の複数の導電層１１０から絶縁される。
【0057】
図１０に示す様に、領域Ｒ１のフックアップ領域ＲＨＵ１がメモリホール領域ＲＭＨ１１，ＲＭＨ１２の間に設けられ、領域Ｒ２のフックアップ領域ＲＨＵ２がメモリホール領域ＲＭＨ２１，ＲＭＨ２２の間に設けられている。メモリホール領域ＲＭＨ１１，ＲＭＨ１２，ＲＭＨ２１，ＲＭＨ２２において、Ｙ方向負側から数えて１番目～１２番目のメモリブロックＢＬＫを、メモリブロックＢＬＫ（１）～ＢＬＫ（１２）とする。
【0058】
領域Ｒ１のフックアップ領域ＲＨＵ１は、メモリブロックＢＬＫ（１）～ＢＬＫ（１２）に対応して、小領域ＲＨＵ（Ｎ１）～ＲＨＵ（Ｎ１２）に分けられる。また、領域Ｒ２のフックアップ領域ＲＨＵ２は、メモリブロックＢＬＫ（１）～ＢＬＫ（１２）に対応して、小領域ＲＨＵ（Ｐ１）～ＲＨＵ（Ｐ１２）に分けられる。
【0059】
偶数番目の小領域ＲＨＵ（Ｎ２），ＲＨＵ（Ｎ４），ＲＨＵ（Ｎ６），ＲＨＵ（Ｎ８），ＲＨＵ（Ｎ１０），ＲＨＵ（Ｎ１２）には、Ｙ方向に並ぶ３つのビアコンタクト電極ＣＣの列がＸ方向に複数並んでいる。また、奇数番目の小領域ＲＨＵ（Ｐ１），ＲＨＵ（Ｐ３），ＲＨＵ（Ｐ５），ＲＨＵ（Ｐ７），ＲＨＵ（Ｐ９），ＲＨＵ（Ｐ１１）には、Ｙ方向に並ぶ３つのビアコンタクト電極ＣＣの列がＸ方向に複数並んでいる。
【0060】
小領域ＲＨＵ（Ｐ１）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（１）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｎ２）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（２）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｐ３）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（３）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｎ４）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（４）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｐ５）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（５）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｎ６）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（６）における各層の導電層１１０に接続される。
【0061】
小領域ＲＨＵ（Ｐ７）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（７）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｎ８）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（８）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｐ９）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（９）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｎ１０）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（１０）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｐ１１）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（１１）における各層の導電層１１０に接続される。小領域ＲＨＵ（Ｎ１２）の複数のビアコンタクト電極ＣＣは、メモリブロックＢＬＫ（１２）における各層の導電層１１０に接続される。
【0062】
尚、メモリブロックＢＬＫのＹ方向の長さを、“ＢＬＫ ｐｉｔｃｈ”と呼ぶ場合がある。
【0063】
［チップＣＭのメモリセルアレイ層ＬＭＣＡの周辺領域ＲＰにおける構造］
周辺領域ＲＰには、例えば図６に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端において外部パッド電極ＰＸに接続されている。
周辺領域ＲＰには、例えば図６に示す様に、外部パッド電極ＰＸに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端において外部パッド電極ＰＸに接続されている。
【0064】
［ビアコンタクト電極層ＣＨの構造］
ビアコンタクト電極層ＣＨに含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
ビアコンタクト電極層ＣＨに含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0065】
ビアコンタクト電極層ＣＨは、複数の配線として、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。
【0066】
［チップＣＭの配線層Ｍ０，Ｍ１の構造］
配線層Ｍ０，Ｍ１に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０，Ｍ１に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0067】
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図８に示す様に、Ｘ方向に並びＹ方向に延伸する。
【0068】
配線層Ｍ１は、例えば図６に示す様に、複数の配線ｍ１，ｍ１ａを含む。これら複数の配線ｍ１，ｍ１ａは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。尚、配線層Ｍ１中の配線パターンについては、後述する。
【0069】
［チップ貼合電極層ＭＢの構造］
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0070】
チップ貼合電極層ＭＢは、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜ｐＩ１Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ１Ｍの積層膜等を含んでいても良い。
【0071】
［チップＣＰの構造］
チップＣＰは、例えば図１１に示す様に、Ｘ方向に並ぶ２つのメモリプレーンＭＰと重なる領域ＭＰ´を備える。これら２つの領域ＭＰ´は、それぞれ、Ｘ方向に並ぶ２つの領域Ｒ１´，Ｒ２´を備える。領域Ｒ１´は、Ｚ方向から見て図５の領域Ｒ１と重なる。領域Ｒ２´は、Ｚ方向から見て図５の領域Ｒ２と重なる。
チップＣＰは、例えば図１１に示す様に、Ｘ方向に並ぶ２つのメモリプレーンＭＰと重なる領域ＭＰ´を備える。これら２つの領域ＭＰ´は、それぞれ、Ｘ方向に並ぶ２つの領域Ｒ１´，Ｒ２´を備える。領域Ｒ１´は、Ｚ方向から見て図５の領域Ｒ１と重なる。領域Ｒ２´は、Ｚ方向から見て図５の領域Ｒ２と重なる。
【0072】
領域Ｒ１´における、Ｘ方向正側の端部には、ロウ制御回路領域ＲＲＣが設けられている。領域Ｒ１´において、ブロックデコーダ領域ＲＢＤは、ロウ制御回路領域ＲＲＣのＸ方向負側に隣接して設けられている。領域Ｒ１´において、周辺回路領域ＲＰＣは、ブロックデコーダ領域ＲＢＤのＸ方向負側に隣接して設けられている。また、領域Ｒ２´における、Ｘ方向負側の端部には、ロウ制御回路領域ＲＲＣが設けられている。領域Ｒ２´において、ブロックデコーダ領域ＲＢＤは、ロウ制御回路領域ＲＲＣのＸ方向正側に隣接して設けられている。領域Ｒ２´において、周辺回路領域ＲＰＣは、ブロックデコーダ領域ＲＢＤのＸ方向正側に隣接して設けられている。
【0073】
周辺回路領域ＲＰＣには、Ｘ方向及びＹ方向に並ぶ４つのカラム制御回路領域ＲＣＣが設けられている。また、図示は省略するものの、周辺回路領域ＲＰＣ中のその他の領域にも、回路が配置されている。また、チップＣＭの周辺領域ＲＰ（図５）に対向するチップＣＰの領域には、回路領域ＲＣが設けられている。
【0074】
ロウ制御回路領域ＲＲＣには、図２を参照して説明した複数のブロックデコードユニットｂｌｋｄが設けられている。即ち、ロウ制御回路領域ＲＲＣには、複数のブロックデコードユニットｂｌｋｄを構成する、複数のワード線スイッチＷＬＳＷが設けられている。ブロックデコーダ領域ＲＢＤには、図２を参照して説明したブロックデコーダＢＬＫＤが設けられている。カラム制御回路領域ＲＣＣには、図３を参照して説明したカラム制御回路ＣｏｌＣが設けられている。回路領域ＲＣには、図示しない入出力回路が設けられている。この入出力回路は、図６を参照して説明したビアコンタクト電極ＣＣ等を介して、外部パッド電極ＰＸに接続されている。
【0075】
また、図１１には、Ｚ方向から見てフックアップ領域ＲＨＵ１，ＲＨＵ２（図５）と重なる領域を、点線で示している。図１１の例では、領域Ｒ１´のロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てフックアップ領域ＲＨＵ１（図５）と重なる領域に設けられている。また、領域Ｒ１´のロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てメモリホール領域ＲＭＨ１２（図５）と重なる領域に設けられると共に、Ｚ方向から見てメモリホール領域ＲＭＨ１１の一部（図５）と重なる領域に設けられている。また、図１１の例では、ロウ制御回路領域ＲＲＣのＸ方向における幅が、フックアップ領域ＲＨＵ１（図５）のＸ方向における幅よりも大きい。
【0076】
また、図１１の例では、領域Ｒ２´のロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てフックアップ領域ＲＨＵ２（図５）と重なる領域に設けられている。また、領域Ｒ２´のロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てメモリホール領域ＲＭＨ２２（図５）と重なる領域に設けられると共に、Ｚ方向から見てメモリホール領域ＲＭＨ２１の一部（図５）と重なる領域に設けられている。また、図１１の例では、ロウ制御回路領域ＲＲＣのＸ方向における幅が、フックアップ領域ＲＨＵ２（図５）のＸ方向における幅よりも大きい。
【0077】
この様に、領域Ｒ１´におけるロウ制御回路領域ＲＲＣ、ブロックデコーダ領域ＲＢＤ、及び周辺回路領域ＲＰＣ（４つのカラム制御回路領域ＲＣＣを含む）と、領域Ｒ２´におけるロウ制御回路領域ＲＲＣ、ブロックデコーダ領域ＲＢＤ、及び周辺回路領域ＲＰＣ（４つのカラム制御回路領域ＲＣＣを含む）とは、領域Ｒ１´及び領域Ｒ２´の境界を中心とした線対称となっている。
【0078】
複数の通過配線ＴＷは、領域ＭＰ´の周辺回路ＰＣ間を接続する。図１１に示す様に、複数の通過配線ＴＷは、Ｙ方向に延伸する。複数の通過配線ＴＷは、制御信号を含む各種信号を伝達する。複数の通過配線ＴＷは、例えばチップＣＰの配線層Ｄ４に形成される。ただし、複数の通過配線ＴＷは、配線層Ｄ４以外の配線層（例えば配線層Ｄ２，Ｄ３）に形成されても良い。尚、図１１には示していないが、Ｘ方向に延伸する複数の通過配線も設けられる。これら複数の通過配線は、例えばチップＣＰの配線層Ｄ２，Ｄ３に形成される。ただし、これら複数の通過配線は、配線層Ｄ２，Ｄ３以外の配線層（例えば配線層Ｄ４）に形成されても良い。
【0079】
複数の通過配線ＴＷは、カラム制御回路領域ＲＣＣの上方を通過する。
【0080】
［チップＣＰのカラム制御回路領域ＲＣＣの構成］
カラム制御回路領域ＲＣＣは、図１２に示す様に、Ｙ方向に並ぶ２つの領域ＲＣＣ１と、これらの間に設けられＹ方向に並ぶ２つの領域ＲＣＣ２と、これらの間に設けられた領域ＲＣＣ３と、を備える。
カラム制御回路領域ＲＣＣは、図１２に示す様に、Ｙ方向に並ぶ２つの領域ＲＣＣ１と、これらの間に設けられＹ方向に並ぶ２つの領域ＲＣＣ２と、これらの間に設けられた領域ＲＣＣ３と、を備える。
【0081】
領域ＲＣＣ１は、Ｙ方向に４つ並ぶ、４つの領域ＲＣＣ１１を備える。これら４つの領域ＲＣＣ１１は、それぞれ、Ｙ方向に並ぶ２つの領域ＲＣＣ１１１と、これらの間に設けられＹ方向に並ぶ４つの領域ＲＣＣ１１２と、を備える。領域ＲＣＣ１１１には、図３を参照して説明したセンスアンプ回路ＳＡＤＬが複数設けられている。領域ＲＣＣ１１２には、図３を参照して説明したスイッチトランジスタＢＬＳ，ＢＬＢＩＡＳが複数設けられている。尚、以下の説明では、１つの領域ＲＣＣ１１１と、これに対応する２つの領域ＲＣＣ１１２と、を含む領域を、領域ＲＣＣ１１０と呼ぶ場合がある。
【0082】
本実施形態において、領域ＲＣＣ１１０の一部（図１２のＣの部分）を、図１３に示す様に、センスアンプＳＡと呼ぶ場合がある。図１２においては、センスアンプＳＡ（Ｃの部分）のＹ方向の幅よりもＸ方向の幅を大きく示しているが、実際には、図１３に示す様に、センスアンプＳＡのＸ方向の幅よりもＹ方向の幅が大きい。センスアンプＳＡのＸ方向の幅を、“ＳＡ ｐｉｔｃｈ”と呼ぶ場合がある。また、センスアンプＳＡのＹ方向の幅を、幅又は長さ“ｄＳＡ”と呼ぶ場合がある。また、センスアンプＳＡが設けられている領域を、センスアンプ領域“ＲＳＡ”と呼ぶ場合がある。
【0083】
センスアンプＳＡには、センスアンプ回路ＳＡＤＬ（図３）、及び一組のスイッチトランジスタＢＬＳ（図３），ＢＬＢＩＡＳ（図３）が設けられている。センスアンプ回路ＳＡＤＬには、図３を参照して説明したセンスアンプ回路ＳＡＤＬが１つ設けられている。
【0084】
領域ＲＣＣ２は、図１２に示す様に、Ｙ方向に８つ並ぶ８つの領域ＲＣＣ２１を備える。これら８つの領域ＲＣＣ２１には、それぞれ、Ｘ方向に並ぶ複数のラッチ回路ＸＤＬ（図３）が設けられている。１つの領域ＲＣＣ２１においてＸ方向に並ぶラッチ回路ＸＤＬの数は、１つの領域ＲＣＣ１１１においてＸ方向に並ぶセンスアンプ回路ＳＡＤＬの数と同数である。例えば、１つの領域ＲＣＣ１１１に、Ｘ方向に並ぶ８つのセンスアンプ回路ＳＡＤＬが設けられる場合、１つの領域ＲＣＣ２１には、Ｘ方向に並ぶ８つのラッチ回路ＸＤＬが設けられる。
【0085】
また、本実施形態では、図１２に示す様に、Ｘ方向に並ぶ複数のセンスアンプ回路ＳＡＤＬに対応して、複数の配線ＤＢＵＳが設けられている。これら複数の配線ＤＢＵＳは、図１２に示す様に、それぞれＹ方向に延伸し、Ｙ方向に並ぶ８つのセンスアンプ回路ＳＡＤＬと、Ｙ方向に並ぶ８つのラッチ回路ＸＤＬとに、共通に接続されている。
【0086】
【0087】
また、チップＣＰは、例えば図６に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と、配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の上方に設けられたチップ貼合電極層ＤＢと、を備える。
【0088】
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｐ型ウェル領域２００Ｐの一部は半導体基板領域２００Ｓに設けられており、Ｐ型ウェル領域２００Ｐの一部はＮ型ウェル領域２００Ｎに設けられている。Ｎ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。Ｐ型ウェル領域２００Ｐの一部は半導体基板領域２００Ｓに設けられており、Ｐ型ウェル領域２００Ｐの一部はＮ型ウェル領域２００Ｎに設けられている。Ｎ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
【0089】
［チップＣＰの電極層ＧＣの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
【0090】
半導体基板２００のＮ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0091】
電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0092】
ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0093】
［チップＣＰの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の構造］
例えば図６に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
例えば図６に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0094】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0095】
配線層Ｄ３，Ｄ４は、それぞれ、複数の配線ｄ３，ｄ４を含む。また、配線層Ｄ４は、複数の通過配線ＴＷを含む。これら複数の配線ｄ３，ｄ４及び通過配線ＴＷは、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0096】
［チップ貼合電極層ＤＢの構造］
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
チップ貼合電極層ＤＢに含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
【0097】
チップ貼合電極層ＤＢは、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐＩ２Ｂ及び銅（Ｃｕ）等の金属膜ｐＩ２Ｍの積層膜等を含んでいても良い。
【0098】
尚、貼合電極ＰＩ１と貼合電極ＰＩ２とに銅（Ｃｕ）等の金属膜ｐＩ１Ｍ，ｐＩ２Ｍを用いると、金属膜ｐＩ１Ｍと金属膜ｐＩ２Ｍとが一体化して、互いの境界の確認が困難となる。ただし、貼り合せの位置ずれによる貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた形状の歪み、バリア導電膜ｐＩ１Ｂ，ｐＩ２Ｂの位置ずれ（側面における不連続箇所の発生）により貼り合せ構造が確認できる。また、貼合電極ＰＩ１及び貼合電極ＰＩ２をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。また、貼合電極ＰＩ１と貼合電極ＰＩ２とを貼り合せた場合、これらを形成する各Ｃｕの底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、一般的なＣｕを用いた配線層では、Ｃｕの上面にＣｕの酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合せの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0099】
【0100】
図７を参照して説明した様に、メモリセルアレイＭＣＡに設けられているワード線ＷＬ（導電層１１０）は、フックアップ領域ＲＨＵ１においてビアコンタクト電極ＣＣに接続される。図１４に示す様に、ビアコンタクト電極ＣＣは、配線層Ｍ０，Ｍ１の配線ｍ０，ｍ１を介して貼合電極ＰＩ１に接続される。貼合電極ＰＩ１は、貼合電極ＰＩ２に接続される。貼合電極ＰＩ２は、配線層Ｄ４～Ｄ０の配線ｄ４～ｄ０を介して、ロウ制御回路領域ＲＲＣに設けられているワード線スイッチＷＬＳＷに接続される。この場合、配線層Ｄ３～Ｄ０の配線ｄ３～ｄ０のいずれか一つ又は複数が、貼合電極ＰＩ２の位置からワード線スイッチＷＬＳＷの位置までＸ方向に延伸する。図１４の例では、配線層Ｄ３の配線ｄ３が、貼合電極ＰＩ２の位置からワード線スイッチＷＬＳＷの位置までＸ方向に延伸する。
【0101】
ここで、フックアップ領域ＲＨＵ１のＸ方向の中心位置とロウ制御回路領域ＲＲＣのＸ方向の中心位置とが大きくずれている場合、Ｘ方向負側に延伸する配線層Ｄ３～Ｄ０の配線ｄ３～ｄ０の本数とＸ方向正側に延伸する配線層Ｄ３～Ｄ０の配線ｄ３～ｄ０の本数との差が大きくなる。例えば、ロウ制御回路領域ＲＲＣのＸ方向の中心位置がフックアップ領域ＲＨＵ１のＸ方向の中心位置よりもＸ方向正側に大きくずれている場合、Ｘ方向負側に延伸する配線層Ｄ３～Ｄ０の配線ｄ３～ｄ０の本数がＸ方向正側に延伸する配線層Ｄ３～Ｄ０の配線ｄ３～ｄ０の本数よりも大幅に多くなる。この場合、Ｘ方向負側に延伸する配線層Ｄ３～Ｄ０の配線ｄ３～ｄ０が混雑するおそれがある。特に、ワード線ＷＬ（導電層１１０）の積層数が多くなる程、そのような懸念が生じる。
【0102】
また、ワード線ＷＬには、比較的大きい電圧が供給される場合があるため、ワード線スイッチＷＬＳＷとしては、高耐圧のトランジスタが使用される。ここで、高耐圧のトランジスタは比較的大きくなってしまう場合がある。この関係から、図１１を参照して説明したロウ制御回路領域ＲＲＣの面積は、比較的大きくなってしまう場合がある。
【0103】
そこで、本実施形態においては、フックアップ領域ＲＨＵ１のＸ方向の中心位置とロウ制御回路領域ＲＲＣのＸ方向の中心位置とが同じ又は略同じであり、ロウ制御回路領域ＲＲＣのＸ方向の幅がフックアップ領域ＲＨＵ１のＸ方向の幅よりも大きくなるように構成している。
【0104】
具体的には、メモリホール領域ＲＭＨ１１（メモリセルアレイＭＣＡ）が、フックアップ領域ＲＨＵ１のＸ方向負側に設けられると共に、メモリホール領域ＲＭＨ１２（メモリセルアレイＭＣＡ）が、フックアップ領域ＲＨＵ１のＸ方向正側に設けられている。そして、領域Ｒ１´において、ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てフックアップ領域ＲＨＵ１と重なる領域に設けられ、ロウ制御回路領域ＲＲＣの他の一部が、Ｚ方向から見てメモリホール領域ＲＭＨ１１の一部と重なる領域に設けられ、ロウ制御回路領域ＲＲＣの更に他の一部が、Ｚ方向から見てメモリホール領域ＲＭＨ１２と重なる領域に設けられている。この場合、メモリホール領域ＲＭＨ１２のＸ方向の幅Ｘ１と、ロウ制御回路領域ＲＲＣ及びメモリホール領域ＲＭＨ１１が重なる領域のＸ方向の幅Ｘ１とが同じになっている。これにより、フックアップ領域ＲＨＵ１のＸ方向の中心位置とロウ制御回路領域ＲＲＣのＸ方向の中心位置とが同じ中心位置ＣＬ２となっている。尚、図１４を参照して領域Ｒ１´（領域Ｒ１）の構成について説明したが、領域Ｒ２´（領域Ｒ２）の構成についても同様である。
【0105】
［配線層Ｍ１中の配線ｍ１ａの役割］
この様な構造を採用する場合、一部のビット線ＢＬが、Ｚ方向から見て、カラム制御回路領域ＲＣＣだけでなく、ロウ制御回路領域ＲＲＣ（フックアップ領域ＲＨＵ１を除く）、ブロックデコーダ領域ＲＢＤ及び周辺回路領域ＲＰＣと重なる位置に設けられることとなる。
この様な構造を採用する場合、一部のビット線ＢＬが、Ｚ方向から見て、カラム制御回路領域ＲＣＣだけでなく、ロウ制御回路領域ＲＲＣ（フックアップ領域ＲＨＵ１を除く）、ブロックデコーダ領域ＲＢＤ及び周辺回路領域ＲＰＣと重なる位置に設けられることとなる。
【0106】
そこで、本実施形態においては、配線層Ｍ１に、図１４に示す様なＸ方向に延伸する配線ｍ１ａを設け、この配線ｍ１ａを介して、ビット線ＢＬとカラム制御回路領域ＲＣＣ中の構成とを電気的に接続している。この様な構成によれば、ロウ制御回路領域ＲＲＣの面積の増大に伴うメモリダイＭＤの回路面積の増大を抑制して、高集積化が可能な半導体記憶装置を提供することが可能となる。また、フックアップ領域ＲＨＵ１のＸ方向の中心位置とロウ制御回路領域ＲＲＣのＸ方向の中心位置とが同じ中心位置ＣＬ２であるので、配線層Ｄ４～Ｄ０の配線ｄ４～ｄ０の混雑を緩和することができる。
【0107】
図１４において、メモリホール領域ＲＭＨ１１の中心位置を“ＣＬ１”と呼ぶ場合がある。メモリホール領域ＲＭＨ１１において、中心位置ＣＬ１よりもＸ方向負側の領域を“ＲＭＨ１１（１）”と呼び、中心位置ＣＬ１よりもＸ方向正側の領域を“ＲＭＨ１１（２）”と呼ぶ場合がある。ロウ制御回路領域ＲＲＣの一部が、Ｚ方向から見てメモリホール領域ＲＭＨ１１の一部（Ｘ１の幅の領域）と重なる領域に設けられ、かつ、ブロックデコーダ領域ＲＢＤがロウ制御回路領域ＲＲＣのＸ方向負側に設けられているので、メモリホール領域ＲＭＨ１１の中心位置ＣＬ１は、Ｘ方向負側のカラム制御回路領域ＲＣＣ（１）とＸ方向正側のカラム制御回路領域ＲＣＣ（２）との間の周辺回路領域ＲＰＣの中心位置とずれている。
【0108】
本実施形態では、メモリホール領域ＲＭＨ１１（１）の複数のビット線ＢＬは、配線ｍ１ａを介して、カラム制御回路領域ＲＣＣ（１）のカラム制御回路ＣｏｌＣのセンスアンプＳＡ（センスアンプ回路ＳＡＤＬ）に接続され、メモリホール領域ＲＭＨ１１（２）及びメモリホール領域ＲＭＨ１２の複数のビット線ＢＬは、配線ｍ１ａを介して、カラム制御回路領域ＲＣＣ（２）のカラム制御回路ＣｏｌＣのセンスアンプＳＡ（センスアンプ回路ＳＡＤＬ）に接続される。
【0109】
例えば図１４に示す様に、メモリホール領域ＲＭＨ１１（１）のＸ方向負側の端部のビット線ＢＬは、配線ｍ１ａ（１）を介して、カラム制御回路領域ＲＣＣのセンスアンプＳＡに電気的に接続される。また、モリホール領域ＲＭＨ１１（１）のＸ方向正側の端部のビット線ＢＬは、配線ｍ１ａ（２）を介して、カラム制御回路領域ＲＣＣのセンスアンプＳＡに電気的に接続される。また、モリホール領域ＲＭＨ１１（２）のＸ方向負側の端部のビット線ＢＬは、配線ｍ１ａ（３）を介して、カラム制御回路領域ＲＣＣのセンスアンプＳＡに電気的に接続される。モリホール領域ＲＭＨ１２のビット線ＢＬは、配線ｍ１ａ（４）を介して、カラム制御回路領域ＲＣＣのセンスアンプＳＡに電気的に接続される。
【0110】
［配線層Ｍ１中の配線パターン］
以下、配線層Ｍ１中の配線パターンについて説明する。
以下、配線層Ｍ１中の配線パターンについて説明する。
【0111】
図１５は、配線群Ｇｍ１及び配線群Ｇｍ２について説明するための模式的な平面図である。図１６は、図１１のＢの部分を拡大して示す模式的な平面図である。図１６では、図１１のＢの部分の領域に重ねて、配線層Ｍ１中の複数の配線群Ｇｍ１，Ｇｍ２及び複数のビアコンタクト電極ＣＣについても図示している。図１７は、配線層Ｍ１中の配線ｍ１ａについて説明するための模式的な底面図である。図１８は、配線ｍ１ａについて説明するための模式的な底面図である。図１９は、配線ｍ１ｂについて説明するための模式的な底面図である。
【0112】
図２０及び図２１は、配線群Ｇｍ１の配線パターンについて説明するための模式的な平面図である。図２０では、複数の配線群Ｇｍ１の配線パターンと、チップＣＰ中の構成と、を重ねて図示している。図２２及び図２３は、複数の配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。図２２では、複数の配線群Ｇｍ２の配線パターンと、チップＣＰ中の構成と、を重ねて図示している。図２４は、異なる分割数の領域Ｒ（６ｄｉｖ），Ｒ（８ｄｉｖ）の境界部を示す模式的な平面図である。
【0113】
図１５に示す様に、複数の配線群Ｇｍ１が、カラム制御回路領域ＲＣＣにおけるＸ方向正側の領域であって、Ｙ方向に並ぶ複数の領域ＲＣＣ１１０に設けられている。これら複数の配線群Ｇｍ１は、領域ＲＣＣ１１０よりも小さいピッチでＹ方向に並んでおり、１つの領域ＲＣＣ１１０に対応して、複数の（図示の例では６つの）配線群Ｇｍ１が設けられている。配線群Ｇｍ１は、複数の配線ｍ１ａを備える。
【0114】
また、図１５に示す様に、複数の配線群Ｇｍ２が、カラム制御回路領域ＲＣＣにおけるＸ方向負側の領域であって、Ｙ方向に並ぶ複数の領域ＲＣＣ１１０に設けられている。これら複数の配線群Ｇｍ２は、領域ＲＣＣ１１０よりも小さいピッチでＹ方向に並んでおり、１つの領域ＲＣＣ１１０に対応して、複数の（図示の例では８つの）配線群Ｇｍ２が設けられている。配線群Ｇｍ２は、複数の配線ｍ１ａを備える。
【0115】
尚、一部の配線群Ｇｍ１，Ｇｍ２に含まれる複数の配線のうちの一部は、配線ｍ１ａではなく、後述する図１９に例示する様な配線ｍ１ｂでも良い。
【0116】
図１６には、上述の通り、図１１のＢの部分に対応する領域を示している。この領域は、メモリホール領域ＲＭＨ１２、フックアップ領域ＲＨＵ１、及びメモリホール領域ＲＭＨ１１（２）（ブロックデコーダ領域ＲＢＤ、カラム制御回路領域ＲＣＣを含む。）を含む。また、この領域のＹ方向の長さは、センスアンプＳＡ（図１３）のＹ方向の長さｄＳＡに対応する。また、図１６では、この領域（図１１のＢの部分）と、配線層Ｍ１中の複数の配線群Ｇｍ１，Ｇｍ２と、を重ねて示している。
【0117】
図１６の例において、センスアンプＳＡのＹ方向の長さｄＳＡは、１２個分のメモリブロックＢＬＫ（１）～ＢＬＫ（１２）のＹ方向の長さ（図１０のＢＬＫ ｐｉｔｃｈ）に対応する。即ち、センスアンプＳＡのＹ方向の長さｄＳＡは、１２×ＢＬＫ ｐｉｔｃｈである。尚、センスアンプＳＡのＹ方向の長さｄＳＡは、１２個分のメモリブロックＢＬＫ（１）～ＢＬＫ（１２）のＹ方向の長さ（ＢＬＫ ｐｉｔｃｈ）と同じである場合に限らず、略同じでも良い。
【0118】
カラム制御回路領域ＲＣＣにおいて、６つのセンスアンプＳＡ（６つのセンスアンプ領域ＲＳＡ）がＸ方向に並ぶ領域を、領域“Ｒ（６ｄｉｖ）”と呼ぶ。Ｘ方向に並ぶ複数の領域Ｒ（６ｄｉｖ）が、カラム制御回路領域ＲＣＣのＸ方向正側に設けられている。領域Ｒ（６ｄｉｖ）において、センスアンプＳＡのＹ方向の長さｄＳＡは、仮想的に６つの分割単位ｄｉｖ１に分割される。分割単位ｄｉｖ１のＹ方向の長さを、“Ｙ１ ｐｉｔｃｈ”と呼ぶ場合がある。“Ｙ１ ｐｉｔｃｈ”は、２個分のメモリブロックＢＬＫのＹ方向の長さに対応する。即ち、“Ｙ１ ｐｉｔｃｈ”は、２×ＢＬＫ ｐｉｔｃｈである。
【0119】
また、カラム制御回路領域ＲＣＣにおいて、８つのセンスアンプＳＡ（８つのセンスアンプ領域ＲＳＡ）がＸ方向に並ぶ領域を、領域“Ｒ（８ｄｉｖ）”と呼ぶ。Ｘ方向に並ぶ複数の領域Ｒ（８ｄｉｖ）が、カラム制御回路領域ＲＣＣのＸ方向負側に設けられている。領域Ｒ（８ｄｉｖ）において、センスアンプＳＡのＹ方向の長さｄＳＡは、仮想的に８つの分割単位ｄｉｖ２に分割される。分割単位ｄｉｖ２のＹ方向の長さを、“Ｙ２ ｐｉｔｃｈ”と呼ぶ場合がある。尚、“Ｙ２ ｐｉｔｃｈ”は、メモリブロックＢＬＫのＹ方向の長さに対応していない。
【0120】
この様に、カラム制御回路領域ＲＣＣは、Ｘ方向に並ぶ複数の領域Ｒ（６ｄｉｖ）と、Ｘ方向に並ぶ複数の領域Ｒ（８ｄｉｖ）とで構成されている。
【0121】
図１６に示す様に、複数のビアコンタクト電極ＣＣが、フックアップ領域ＲＨＵ１における偶数番目のメモリブロックＢＬＫ（２），（４），（６），（８），（１０），（１２）に対応する領域（図１０の小領域ＲＨＵ（Ｎ２），（Ｎ４），（Ｎ６），（Ｎ８），（Ｎ１０），（Ｎ１２））に設けられている。このため、メモリホール領域ＲＭＨ１２のビット線ＢＬとカラム制御回路領域ＲＣＣ中のセンスアンプＳＡとを接続する配線層Ｍ１の配線ｍ１ａ（配線群Ｇｍ１）は、フックアップ領域ＲＨＵ１における偶数番目のメモリブロックＢＬＫ（２），（４），（６），（８），（１０），（１２）に対応する領域を通過することができず、フックアップ領域ＲＨＵ１における奇数番目のメモリブロックＢＬＫ（１），（３），（５），（７），（９），（１１）に対応する領域（図１０の小領域ＲＨＵ（Ｎ１），（Ｎ３），（Ｎ５），（Ｎ７），（Ｎ９），（Ｎ１１））を通過する必要がある。
【0122】
配線層Ｍ１中の配線群Ｇｍ１は、メモリホール領域ＲＭＨ１２及びメモリホール領域ＲＭＨ１１（２）のＸ方向正側の領域における複数のビット線ＢＬと、カラム制御回路領域ＲＣＣにおける複数の領域Ｒ（６ｄｉｖ）中のセンスアンプＳＡと、を接続する複数の配線ｍ１ａの集まりである（後述する図２０及び図２１参照）。配線群Ｇｍ１は、６つの分割単位ｄｉｖ１に対応して６つ設けられている。従って、配線群Ｇｍ１に含まれる複数の配線ｍ１ａの一部（メモリホール領域ＲＭＨ１２における複数のビット線ＢＬと複数の領域Ｒ（６ｄｉｖ）中のセンスアンプＳＡとを接続する複数の配線ｍ１ａ）は、フックアップ領域ＲＨＵ１における奇数番目のメモリブロックＢＬＫ（１），（３），（５），（７），（９），（１１）に対応する領域を通過することができる。
【0123】
【0124】
また、配線層Ｍ１中の配線群Ｇｍ２は、メモリホール領域ＲＭＨ１１（２）のＸ方向負側の領域における複数のビット線ＢＬと、カラム制御回路領域ＲＣＣにおける複数の領域Ｒ（８ｄｉｖ）中のセンスアンプＳＡと、を接続する複数の配線ｍ１ａの集まりである（後述する図２２及び図２３参照）。配線群Ｇｍ２は、８つの分割単位ｄｉｖ２に対応する８つの配線群Ｇｍ２が設けられている。
【0125】
尚、図１６では、配線群Ｇｍ２を模式的に表現しており、配線群Ｇｍ２の詳細な構成は、図２２及び図２３に示している。メモリホール領域ＲＭＨ１１（２）のＸ方向負側の領域においては、ビアコンタクト電極ＣＣ等の配線ｍ１ａの妨げになるものは存在しないので、制約なく複数の配線ｍ１ａを設けることができる。
【0126】
図１７に示す様に、メモリホール領域ＲＭＨ１１（２）及びメモリホール領域ＲＭＨ１２には、配線層Ｍ１の複数の配線ｍ１ａが設けられている。配線ｍ１ａは、図６、図７等を参照して説明した複数の配線ｍ１の一部である。
【0127】
配線ｍ１ａは、図１８に示す様に、Ｚ方向から見てビット線ＢＬと重なる位置に設けられた部分１５１と、Ｚ方向から見て貼合電極ＰＩ１と重なる位置に設けられた部分１５２と、これらの部分１５１，１５２に接続された部分１５３と、を備える。
【0128】
部分１５１は、Ｙ方向に延伸する。図６に示す様に、部分１５１の上面は、Ｙ方向に並ぶ２つのビアコンタクト電極Ｖ１に接続されている。これら２つのビアコンタクト電極Ｖ１は、ビット線ＢＬの下面に接続されている。また、図１８に示す様に、これら２つのビアコンタクト電極Ｖ１のＹ方向における長さは、これら２つのビアコンタクト電極Ｖ１のＸ方向における長さよりも大きい。また、部分１５１のＹ方向における長さは、これら２つのビアコンタクト電極Ｖ１の総Ｙ長よりも大きい。また、部分１５１のＸ方向における長さは、これら２つのビアコンタクト電極Ｖ１のＸ方向における長さよりも大きい。部分１５１は、これら２つのビアコンタクト電極Ｖ１の下面全体を覆っている。
【0129】
尚、図示の例では、１つの部分１５１に対応して２つのビアコンタクト電極Ｖ１が設けられているが、この様な構成はあくまでも例示である。例えば、１つの部分１５１に対応して１つのビアコンタクト電極Ｖ１が設けられていても良いし、１つの部分１５１に対応して３つ以上のビアコンタクト電極Ｖ１が設けられていても良い。
【0130】
ここで、ビット線ＢＬは、メモリホール領域ＲＭＨ１１，ＲＭＨ１２全体にわたって、Ｘ方向に並ぶ（図１４）。部分１５１も、これら複数のビット線ＢＬに対応して、メモリホール領域ＲＭＨ１１，ＲＭＨ１２全体にわたって設けられる。図１８に示す様に、Ｘ方向に並ぶビット線ＢＬのピッチを、“ＢＬ ｐｉｔｃｈ”と呼ぶ場合がある。
【0131】
部分１５２は、図１８に示す様に、略矩形状に形成されている。図６に示す様に、部分１５２の下面は、貼合電極ＰＩ１に接続されている。図１８に示す様に、部分１５２のＹ方向における長さは、貼合電極ＰＩ１のＹ方向における長さよりも大きい。また、部分１５２のＸ方向における長さは、貼合電極ＰＩ１のＸ方向における長さよりも大きい。部分１５２は、貼合電極ＰＩ１の上面全体を覆っている。
【0132】
貼合電極ＰＩ１は、図１１を参照して説明したカラム制御回路領域ＲＣＣ全体にわたって、Ｘ方向及びＹ方向に並ぶ。部分１５２も、これら複数の貼合電極ＰＩ１に対応して、カラム制御回路領域ＲＣＣ全体にわたって設けられる。尚、Ｘ方向及びＹ方向に並ぶ部分１５１及び部分１５２の位置については後述する（図２０～図２３）。
【0133】
部分１５３は、図１８に示す様に、Ｘ方向に延伸する。また、部分１５３のＸ方向における一端部は、部分１５１のＹ方向における一端部（図示の例では、Ｙ方向負側の端部）に接続されている。部分１５３のＸ方向における他端部は、部分１５２のＹ方向における一端部（図示の例では、Ｙ方向正側の端部）に接続されている。尚、部分１５３のＹ方向における中央位置は、部分１５１のＹ方向における中央位置と、部分１５２のＹ方向における中央位置と、の間である。
【0134】
尚、配線群Ｇｍ１，Ｇｍ２に含まれる複数の配線のうちの一部は、配線ｍ１ａではなく、図１９に例示する様な配線ｍ１ｂでも良い。配線ｍ１ｂは、基本的には、配線ｍ１ａと同様に構成されている。ただし、配線ｍ１ｂは部分１５３を備えていない。配線ｍ１ｂにおいては、部分１５１のＹ方向における一端部が、部分１５２に接続されている。
【0135】
例えば、カラム制御回路領域ＲＣＣのＸ方向における中央近傍の領域では、ビット線ＢＬと、このビット線ＢＬに電気的に接続される貼合電極ＰＩ１とが、Ｚ方向から見て重なる場合がある。この様なビット線ＢＬには、配線ｍ１ａではなく、配線ｍ１ｂが接続される。
【0136】
【0137】
図２０は、領域Ｒ（６ｄｉｖ）における複数の配線群Ｇｍ１の配線パターンを示している。図２０の例では、配線層Ｍ１の６つの配線群Ｇｍ１は、Ｘ方向負側に延伸する（部分１５２が、部分１５１よりも負側に設けられる。）。領域Ｒ（６ｄｉｖ）におけるセンスアンプＳＡのＹ方向の長さｄＳＡの範囲において、６つの配線群Ｇｍ１がＹ方向に並んでいる。図２０の例において、６つの配線群Ｇｍ１は、それぞれ、４本の配線ｍ１ａを備える。６つの配線群Ｇｍ１は、所定のピッチでＹ方向に並ぶ。また、４本の配線ｍ１ａは、所定のピッチでＹ方向に並ぶ。
【0138】
配線群Ｇｍ１に含まれる４本の配線ｍ１ａのうち、Ｙ方向負側から数えて１番目の配線ｍ１ａの部分１５２は、配線層Ｍ１中の、Ｘ方向正側から数えて１番目の領域Ｒ（６ｄｉｖ）の中の、Ｘ方向正側から数えて１番目のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。同様に、４本の配線ｍ１ａのうち、Ｙ方向負側から数えて２番目～４番目の配線ｍ１ａの部分１５２は、配線層Ｍ１中の、Ｘ方向正側から数えて２番目～４番目の領域Ｒ（６ｄｉｖ）の中の、Ｘ方向正側から数えて１番目のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。
【0139】
これにより、配線群Ｇｍ１に含まれる４つの部分１５２は、それぞれ、４つの領域Ｒ（６ｄｉｖ）に対応して設けられる。即ち、部分１５２は、Ｘ方向に並ぶ６個のセンスアンプＳＡ毎（６個のセンスアンプ領域ＲＳＡ毎）に設けられる。また、Ｚ方向から見て領域Ｒ（６ｄｉｖ）と重なる領域には配線群Ｇｍ１が６つ設けられているので、６つの部分１５２が、１個のセンスアンプＳＡ（１個のセンスアンプ領域ＲＳＡ）の上方に、所定のピッチでＹ方向に並ぶ。この様に、Ｚ方向から見て１つの領域Ｒ（６ｄｉｖ）と重なる領域には、６つの部分１５２が、所定のピッチでＹ方向に並ぶ様に設けられる。
【0140】
図１２及び図１３を参照して説明した例では、カラム制御回路領域ＲＣＣに、Ｙ方向に並ぶ１６個のセンスアンプＳＡが設けられる。また、図１５を参照して説明した例では、Ｚ方向から見て１個のセンスアンプＳＡ（領域ＲＣＣ１１０）と重なる領域に、６つの配線群Ｇｍ１が設けられる。従って、９６つ（１６×６つ）の部分１５２が、配線層Ｍ１中の、Ｙ方向に並ぶ１６個のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。また、図１６及び図１７を参照して説明した例では、配線群Ｇｍ１が、４本の配線ｍ１ａを備える。従って、３８４本（９６×４本）の配線ｍ１ａが、配線層Ｍ１中の、Ｙ方向に並ぶ１６個のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。
【0141】
尚、図２０の例では、配線群Ｇｍ１は４本の配線ｍ１ａを備えていたが、配線群Ｇｍ１は“ｈ１”本（ｈ１は２以上の整数）の配線ｍ１ａを備えても良い。この場合、Ｘ方向に並ぶ領域Ｒ（６ｄｉｖ）の数は、“ｈ１”となる。
【0142】
図２１に示す様に、配線群Ｇｍ１に含まれる４本の配線ｍ１ａの部分１５１は、メモリホール領域ＲＭＨ１２に形成されると共に、メモリホール領域ＲＭＨ１１（２）のＸ方向正側の領域に形成される。
【0143】
図２１の例では、配線群Ｇｍ１に含まれる４本の配線ｍ１ａのうち、Ｙ方向負側から数えて１番目及び２番目の配線ｍ１ａの部分１５１が、メモリホール領域ＲＭＨ１２に形成される。各配線群Ｇｍ１において、Ｙ方向負側から数えて１番目の配線ｍ１ａの部分１５１を部分１５１（１）と呼び、Ｙ方向負側から数えて２番目の配線ｍ１ａの部分１５１を部分１５２（２）と呼ぶ。
【0144】
配線ｍ１ａの部分１５１（１），１５１（２）は、メモリホール領域ＲＭＨ１２に形成される複数のビット線ＢＬに接続される。６つの配線群Ｇｍ１における配線ｍ１ａの部分１５１（１）のＸ方向におけるピッチは、それぞれ、１６ＢＬ ｐｉｔｃｈである。また、６つの配線群Ｇｍ１における配線ｍ１ａの部分１５１（２）のＸ方向におけるピッチも、それぞれ、１６ＢＬ ｐｉｔｃｈである。Ｙ方向負側から数えて６番目の配線群Ｇｍ１における配線ｍ１ａの部分１５１（１）と、Ｙ方向負側から数えて１番目の配線群Ｇｍ１における配線ｍ１ａの部分１５１（２）と、のピッチも、１６ＢＬ ｐｉｔｃｈである。従って、Ｙ方向負側から数えて１番目の配線群Ｇｍ１における配線ｍ１ａの部分１５１（１）と、Ｙ方向負側から数えて１番目の配線群Ｇｍ１における配線ｍ１ａの部分１５１（２）と、のピッチは、６×１６ＢＬ ｐｉｔｃｈ（９６ＢＬ ｐｉｔｃｈ）である。
【0145】
また、図２１の例では、配線群Ｇｍ１に含まれる４本の配線ｍ１ａのうち、Ｙ方向負側から数えて３番目及び４番目の配線ｍ１ａの部分１５１が、メモリホール領域ＲＭＨ１１（２）のＸ方向正側の領域に形成される。各配線群Ｇｍ１において、Ｙ方向負側から数えて３番目の配線ｍ１ａの部分１５１を部分１５１（３）と呼び、Ｙ方向負側から数えて４番目の配線ｍ１ａの部分１５１を部分１５２（４）と呼ぶ。
【0146】
配線ｍ１ａの部分１５１（３），１５１（４）は、メモリホール領域ＲＭＨ１１（２）のＸ方向正側の領域に形成される複数のビット線ＢＬに接続される。６つの配線群Ｇｍ１における配線ｍ１ａの部分１５１（３）のＸ方向におけるピッチは、それぞれ、１６ＢＬ ｐｉｔｃｈである。また、６つの配線群Ｇｍ１における配線ｍ１ａの部分１５１（４）のＸ方向におけるピッチも、それぞれ、１６ＢＬ ｐｉｔｃｈである。Ｙ方向負側から数えて６番目の配線群Ｇｍ１における配線ｍ１ａの部分１５１（３）と、Ｙ方向負側から数えて１番目の配線群Ｇｍ１における配線ｍ１ａの部分１５１（４）と、のピッチも、１６ＢＬ ｐｉｔｃｈである。従って、Ｙ方向負側から数えて１番目の配線群Ｇｍ１における配線ｍ１ａの部分１５１（３）と、Ｙ方向負側から数えて１番目の配線群Ｇｍ１における配線ｍ１ａの部分１５１（４）と、のピッチは、６×１６ＢＬ ｐｉｔｃｈ（９６ＢＬ ｐｉｔｃｈ）である。
【0147】
尚、カラム制御回路領域ＲＣＣにおける領域Ｒ（６ｄｉｖ）の数は、メモリホール領域ＲＭＨ１２に形成されたビット線ＢＬ、及びメモリホール領域ＲＭＨ１１（２）のＸ方向正側の領域に形成されたビット線ＢＬに数に応じて決定される。１つの領域Ｒ（６ｄｉｖ）には、９６個のセンスアンプＳＡ（センスアンプ回路ＳＡＤＬ）が設けられている。１個のセンスアンプＳＡには１本のビット線ＢＬが接続される。従って、９６個のセンスアンプＳＡは９６本のビット線ＢＬに接続されることとなる。
【0148】
図２２は、領域Ｒ（８ｄｉｖ）における複数の配線群Ｇｍ２の配線パターンを示している。図２２の例では、配線層Ｍ１の８つの配線群Ｇｍ２は、Ｘ方向正側に延伸する（部分１５２が、部分１５１よりも正側に設けられる。）。領域Ｒ（８ｄｉｖ）におけるセンスアンプＳＡのＹ方向の長さｄＳＡの範囲において、８つの配線群Ｇｍ２がＹ方向に並んでいる。図２２の例において、８つの配線群Ｇｍ２は、それぞれ、３本の配線ｍ１ａを備える。８つの配線群Ｇｍ２は、所定のピッチでＹ方向に並ぶ。また、３本の配線ｍ１ａは、所定のピッチでＹ方向に並ぶ。
【0149】
配線群Ｇｍ２に含まれる３本の配線ｍ１ａのうち、Ｙ方向負側から数えて１番目の配線ｍ１ａの部分１５２は、配線層Ｍ１中の、Ｘ方向負側から数えて１番目の領域Ｒ（８ｄｉｖ）の中の、Ｘ方向負側から数えて１番目のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。同様に、３本の配線ｍ１ａのうち、Ｙ方向負側から数えて２番目～３番目の配線ｍ１ａの部分１５２は、配線層Ｍ１中の、Ｘ方向負側から数えて２番目～３番目の領域Ｒ（８ｄｉｖ）の中の、Ｘ方向負側から数えて１番目のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。
【0150】
これにより、配線群Ｇｍ２に含まれる３つの部分１５２は、それぞれ、３つの領域Ｒ（８ｄｉｖ）に対応して設けられる。即ち、部分１５２は、Ｘ方向に並ぶ８個のセンスアンプＳＡ毎（８個のセンスアンプ領域ＲＳＡ毎）に設けられる。また、Ｚ方向から見て領域Ｒ（８ｄｉｖ）と重なる領域には配線群Ｇｍ２が８つ設けられているので、８つの部分１５２が、１個のセンスアンプＳＡ（１個のセンスアンプ領域ＲＳＡ）の上方に、所定のピッチでＹ方向に並ぶ。この様に、Ｚ方向から見て１つの領域Ｒ（８ｄｉｖ）と重なる領域には、８つの部分１５２が、所定のピッチでＹ方向に並ぶ様に設けられる。
【0151】
図１２及び図１３を参照して説明した例では、カラム制御回路領域ＲＣＣに、Ｙ方向に並ぶ１６個のセンスアンプＳＡが設けられる。また、図１５を参照して説明した例では、Ｚ方向から見て１個のセンスアンプＳＡ（領域ＲＣＣ１１０）と重なる領域に、８つの配線群Ｇｍ２が設けられる。従って、１２８つ（１６×８つ）の部分１５２が、配線層Ｍ１中の、Ｙ方向に並ぶ１６個のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。また、図１６及び図１７を参照して説明した例では、配線群Ｇｍ２が、３本の配線ｍ１ａを備える。従って、３８４本（１２８×３本）の配線ｍ１ａが、配線層Ｍ１中の、Ｙ方向に並ぶ１６個のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。
【0152】
尚、図２３の例では、配線群Ｇｍ２は３本の配線ｍ１ａを備えていたが、配線群Ｇｍ２は“ｈ２”本（ｈ２は２以上の整数）の配線ｍ１ａを備えても良い。この場合、Ｘ方向に並ぶ領域Ｒ（８ｄｉｖ）の数は、“ｈ２”となる。
【0153】
配線群Ｇｍ１に含まれる配線ｍ１ａの本数“ｈ１”と、配線群Ｇｍ２に含まれる配線ｍ１ａの本数“ｈ２”は、異なる数であっても良い。
【0154】
図２３に示す様に、配線群Ｇｍ２に含まれる３本の配線ｍ１ａの部分１５１は、メモリホール領域ＲＭＨ１１（２）のＸ方向負側の領域に形成される。
【0155】
各配線群Ｇｍ２において、Ｙ方向負側から数えて１番目の配線ｍ１ａの部分１５１を部分１５１（１）と呼び、Ｙ方向負側から数えて２番目の配線ｍ１ａの部分１５１を部分１５２（２）と呼び、Ｙ方向負側から数えて３番目の配線ｍ１ａの部分１５１を部分１５２（３）と呼ぶ。
【0156】
配線ｍ１ａの部分１５１（１），１５１（２），１５１（３）は、メモリホール領域ＲＭＨ１１（２）のＸ方向負側の領域に形成される複数のビット線ＢＬに接続される。８つの配線群Ｇｍ２における配線ｍ１ａの部分１５１（１）のＸ方向におけるピッチは、それぞれ、１６ＢＬ ｐｉｔｃｈである。また、８つの配線群Ｇｍ２における配線ｍ１ａの部分１５１（２）のＸ方向におけるピッチも、それぞれ、１６ＢＬ ｐｉｔｃｈである。また、８つの配線群Ｇｍ２における配線ｍ１ａの部分１５１（３）のＸ方向におけるピッチも、それぞれ、１６ＢＬ ｐｉｔｃｈである。
【0157】
Ｙ方向負側から数えて８番目の配線群Ｇｍ２における配線ｍ１ａの部分１５１（１）と、Ｙ方向負側から数えて１番目の配線群Ｇｍ２における配線ｍ１ａの部分１５１（２）と、のピッチは、１６ＢＬ ｐｉｔｃｈである。従って、Ｙ方向負側から数えて１番目の配線群Ｇｍ２における配線ｍ１ａの部分１５１（１）と、Ｙ方向負側から数えて１番目の配線群Ｇｍ２における配線ｍ１ａの部分１５１（２）と、のピッチは、８×１６ＢＬ ｐｉｔｃｈ（１２８ＢＬ ｐｉｔｃｈ）である。
【0158】
Ｙ方向負側から数えて８番目の配線群Ｇｍ２における配線ｍ１ａの部分１５１（２）と、Ｙ方向負側から数えて１番目の配線群Ｇｍ２における配線ｍ１ａの部分１５１（３）と、のピッチは、１６ＢＬ ｐｉｔｃｈである。従って、Ｙ方向負側から数えて１番目の配線群Ｇｍ２における配線ｍ１ａの部分１５１（２）と、Ｙ方向負側から数えて１番目の配線群Ｇｍ２における配線ｍ１ａの部分１５１（３）と、のピッチは、８×１６ＢＬ ｐｉｔｃｈ（１２８ＢＬ ｐｉｔｃｈ）である。
【0159】
尚、カラム制御回路領域ＲＣＣにおける領域Ｒ（８ｄｉｖ）の数は、メモリホール領域ＲＭＨ１１（２）のＸ方向負側の領域に形成されたビット線ＢＬに数に応じて決定される。１つの領域Ｒ（８ｄｉｖ）には、１２８個のセンスアンプＳＡ（センスアンプ回路ＳＡＤＬ）が設けられている。１個のセンスアンプＳＡには１本のビット線ＢＬが接続される。従って、１２８個のセンスアンプＳＡは１２８本のビット線ＢＬに接続されることとなる。
【0160】
図２４に示す様に、領域Ｒ（６ｄｉｖ）と領域Ｒ（８ｄｉｖ）の境界部においては、ビット線ＢＬから貼合電極ＰＩ１までのＸ方向の距離が小さいので、距離の小さい部分１５３の配線ｍ１ａ又は配線ｍ１ｂが形成される。領域Ｒ（６ｄｉｖ）においては、６つの配線ｍ１ａ又は配線ｍ１ｂが、１個のセンスアンプＳＡの上方の配線層Ｍ１に、所定のピッチでＹ方向に並ぶ。領域Ｒ（８ｄｉｖ）においては、８つの配線ｍ１ａ又は配線ｍ１ｂが、１個のセンスアンプＳＡの上方の配線層Ｍ１に、所定のピッチでＹ方向に並ぶ。
【0161】
尚、領域Ｒ（６ｄｉｖ）と領域Ｒ（８ｄｉｖ）の境界部には、図２０～図２３に示す配線群Ｇｍ１，Ｇｍ２が存在しない。このため、図２４に示す配線ｍ１ａ又は配線ｍ１ｂのＹ方向のピッチを、図２０～図２３に示す配線ｍ１ａのＹ方向のピッチよりも大きくすることが可能である。また、図２４に示すように、領域Ｒ（６ｄｉｖ）と領域Ｒ（８ｄｉｖ）の境界部近傍において、部分１５１と、部分１５２のＸ方向における位置関係が切り替わる。領域Ｒ（６ｄｉｖ）においては、部分１５１に対して、部分１５２はＸ方向負側に位置する配線ｍ１ａ又は配線ｍ１ｂが多く、領域Ｒ（８ｄｉｖ）においては、部分１５１に対して、部分１５２はＸ方向正側に位置する配線ｍ１ａ又は配線ｍ１ｂが多い。
【0162】
【0163】
図２５は、領域Ｒ（６ｄｉｖ）の上方における、配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。図２６は、領域Ｒ（８ｄｉｖ）の上方における、配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。尚、図２５及び図２６には、配線層Ｄ４の配線ｄ４と、貼合電極ＰＩ２と、配線層Ｄ４以外の配線層等の配線Ｗ１，Ｗ２と、チップＣＰ中の構成と、を重ねて示している。貼合電極ＰＩ２、配線Ｗ１，Ｗ２、及び配線ｄ３～ｄ０は点線で示している。
【0164】
配線層Ｄ４の配線ｄ４は、Ｚ方向から見て、配線層Ｍ１の配線ｍ１ａ（ｍ１ｂ）の部分１５２、貼合電極ＰＩ１、及び貼合電極ＰＩ２と重なる位置に設けられている。
【0165】
図２５に示す様に、Ｚ方向から見て領域Ｒ（６ｄｉｖ）と重なる領域では、各センスアンプＳＡに対応して、６個の配線ｄ４が、所定のピッチでＹ方向に並ぶ。また、これら６個の配線ｄ４が、１個のセンスアンプＳＡの上方に、Ｘ方向に並ぶ６個のセンスアンプＳＡ毎に配線層Ｄ４に形成される。尚、Ｙ方向に並ぶ６個の配線ｄ４の列を、配線の列“ｄ４Ｃ１”と呼ぶ場合がある。
【0166】
同様に、図２５に示す様に、Ｚ方向から見て領域Ｒ（６ｄｉｖ）と重なる領域では、各センスアンプＳＡに対応して、６個の貼合電極ＰＩ２が、所定のピッチでＹ方向に並ぶ。また、これら６個の貼合電極ＰＩ２が、１個のセンスアンプＳＡの上方に、Ｘ方向に並ぶ６個のセンスアンプＳＡ毎にチップ貼合電極層ＤＢに形成される。
【0167】
また、図２６に示す様に、Ｚ方向から見て領域Ｒ（８ｄｉｖ）と重なる領域では、各センスアンプＳＡに対応して、８個の配線ｄ４が、所定のピッチでＹ方向に並ぶ。また、これら８個の配線ｄ４が、１個のセンスアンプＳＡの上方に、Ｘ方向に並ぶ８個のセンスアンプＳＡ毎に配線層Ｄ４に形成される。尚、Ｙ方向に並ぶ８個の配線ｄ４の列を、配線の列“ｄ４Ｃ２”と呼ぶ場合がある。
【0168】
同様に、図２６に示す様に、Ｚ方向から見て領域Ｒ（８ｄｉｖ）と重なる領域では、各センスアンプＳＡに対応して、８個の貼合電極ＰＩ２が、所定のピッチでＹ方向に並ぶ。また、これら８個の貼合電極ＰＩ２が、１個のセンスアンプＳＡの上方に、Ｘ方向に並ぶ８個のセンスアンプＳＡ毎にチップ貼合電極層ＤＢに形成される。
【0169】
配線ｄ４～ｄ０は、それぞれ、ビアコンタクト電極を介して接続される。配線層Ｄ３～Ｄ０のいずれかには、配線Ｗ１，Ｗ２（図２５、図２６）が形成されている。配線Ｗ１，Ｗ２は、Ｘ方向に延伸し、Ｘ方向の一端がＺ方向から見て配線ｄ４と重なる位置に設けられ、Ｘ方向の他端がＺ方向から見てセンスアンプＳＡと重なる位置（図２５、図２６の配線ｄ３～ｄ０の位置）に設けられている。配線Ｗ１，Ｗ２は、それぞれ、１又は複数のビアコンタクト電極を介して、対応するセンスアンプＳＡ（センスアンプ回路ＳＡＤＬ）に接続される。
【0170】
【0171】
図２７及び図２８に示す様に、配線層Ｄ４において、Ｙ方向に延伸する複数の通過配線ＴＷが、Ｘ方向に隣り合う２つの配線ｄ４の間に形成されている。図２７の例では、５本の通過配線ＴＷが形成されている。図２８の例では、７本の通過配線ＴＷが形成されている。尚、図２７及び図２８のトランジスタＴｒはセンスアンプ回路ＳＡＤＬを構成する複数のトランジスタの一部である。この様に、領域Ｒ（６ｄｉｖ）よりも領域Ｒ（８ｄｉｖ）の方が、２つの配線ｄ４の間隔が大きいので、より多くの通過配線ＴＷを配線層Ｄ４に形成することができる。
【0172】
尚、１個のセンスアンプＳＡが分割される分割単位として、分割単位ｄｉｖ１の数が（ｎ１）であり、分割単位ｄｉｖ２の数が（ｎ２）であるとする。この場合、カラム制御回路領域ＲＣＣにおいて、センスアンプＳＡがＸ方向に少なくとも（ｎ１＋ｎ２）個並ぶ。ただし、ｎ１は２以上の整数であり、ｎ２は２以上の整数であって、ｎ１と異なる整数である。（ｎ１）本の配線ｍ１ａは、ビット線ＢＬ側からＸ方向負側に延伸し、Ｙ方向に並び、Ｘ方向正側の（ｎ１）個のセンスアンプＳＡに接続される。（ｎ２）本の配線ｍ１ａは、ビット線ＢＬ側からＸ方向正側に延伸し、Ｙ方向に並び、Ｘ方向負側の（ｎ２）個のセンスアンプＳＡに接続される。
【0173】
（ｎ１）個のセンスアンプＳＡが設けられている第１領域（Ｒ（ｎ１ｄｉｖ））のＹ方向の長さは、仮想的に（ｎ１）個の第１分割単位（ｄｉｖ１）に分割され、（ｎ２）個のセンスアンプＳＡが設けられている第２領域（Ｒ（ｎ２ｄｉｖ））のＹ方向の長さは、仮想的に（ｎ２）個の第２分割単位（ｄｉｖ２）に分割される。配線ｍ１ａは、（ｎ１）個の第１分割単位（ｄｉｖ１）にそれぞれ設けられ、また、配線ｍ１ａは、（ｎ２）個の第２分割単位（ｄｉｖ２）にそれぞれ設けられている。
【0174】
例えば図２９に示す様に、第１領域（仮想的に（ｎ１）個の第１分割単位（ｄｉｖ１）に分割された領域Ｒ（ｎ１ｄｉｖ））がＸ方向に複数並んでいる場合、複数の配線ｍ１ａを備える配線群Ｇｍ１が、（ｎ１）個の第１分割単位（ｄｉｖ１（１）～ｄｉｖ１（ｎ１））にそれぞれ設けられる。また、例えば図２９に示す様に、第２領域（仮想的に（ｎ２）個の第２分割単位（ｄｉｖ２）に分割された領域Ｒ（ｎ２ｄｉｖ））がＸ方向に複数並んでいる場合、複数の配線ｍ１ａを備える配線群Ｇｍ２が、（ｎ２）個の第２分割単位（ｄｉｖ２（１）～ｄｉｖ２（ｎ２））にそれぞれ設けられる。尚、図２９の例では、センスアンプＳＡのＹ方向の長さｄＳＡは、（２×ｎ１）個のメモリブロック（ＢＬＫ（１）～ＢＬＫ（２＊ｎ１））のＹ方向の長さに対応する。
【0175】
また、図１０に例示した（２×ｎ１）個の小領域（例えばＲＨＵ（Ｎ１）～ＲＨＵ（Ｎ１２））のＹ方向の長さ（ＢＬＫ ｐｉｔｃｈ×２×ｎ１）は、センスアンプＳＡのＹ方向の長さ（図１６のｄＳＡ）と同じ又は略同じであっても良く、異なっていても良い
【0176】
以上の説明では、メモリプレーンＭＰの領域Ｒ１（Ｒ１´）における配線ｍ１ａの配線パターンについて説明した。しかしながら、領域Ｒ１（Ｒ１´）及び領域Ｒ２（Ｒ２´）は、それらの境界を中心とした線対称となっているので、領域Ｒ２（Ｒ２´）における配線ｍ１ａの配線パターンについても、領域Ｒ１（Ｒ１´）における配線ｍ１ａの配線パターンの構成と同様である。
【0177】
【0178】
図３０に例示するカラム制御回路領域ＲＣＣにおいては、複数の領域Ｒ（８ｄｉｖ）だけがＸ方向に並んでいる。即ち、カラム制御回路領域ＲＣＣの全体が領域Ｒ（８ｄｉｖ）である。領域Ｒ（８ｄｉｖ）は、仮想的に８つの分割単位ｄｉｖ２に分割されている。８つの配線群Ｇｍが、８つの分割単位ｄｉｖ２に対応して設けられている。配線群Ｇｍに含まれる複数の配線ｍ１ａの一部が、メモリホール領域ＲＭＨ１２のビット線ＢＬと、カラム制御回路領域ＲＣＣの構成とを接続する。
【0179】
しかしながら、８つの分割単位ｄｉｖ２は、１２個のメモリブロックＢＬＫに対応して分割されていない。従って、８つの配線群Ｇｍの一部は、フックアップ領域ＲＨＵ１に設けられている複数のビアコンタクト電極ＣＣに妨げられてしまう。また、配線ｍ１ａを折り曲げて迂回させることも考えられる。しかしながら、配線ｍ１ａは、非常に細い配線であるので、折り曲げることが困難である。
【0180】
これに対して、上述した第１実施形態では、図１６を参照して説明した様に、カラム制御回路領域ＲＣＣのＸ方向正側の領域を、メモリブロックＢＬＫのＹ方向の長さ（ＢＬＫ ｐｉｔｃｈ）に応じて、仮想的に６つの分割単位ｄｉｖ１に分割された領域Ｒ（６ｄｉｖ）としている。また、６つの分割単位ｄｉｖ１に対応する６つの配線群Ｇｍ１が設けられている。従って、配線群Ｇｍ１に含まれる複数の配線ｍ１ａの一部は、複数のビアコンタクト電極ＣＣが設けられていない領域（メモリブロックＢＬＫ（１），（３），（５），（７），（９），（１１）に対応する領域）を通過することができる。その結果、配線群Ｇｍ１に含まれる複数の配線ｍ１ａの一部は、複数のビアコンタクト電極ＣＣに妨げられることがない。また、複数の配線ｍ１ａを折り曲げる必要がなく、複数の配線ｍ１ａをＸ方向に延伸させることができる。従って、半導体記憶装置（配線層Ｍ１を含む各配線層）の製造プロセスの難易度が上昇してしまうことを防止することができる。
【0181】
また、領域Ｒ（６ｄｉｖ），Ｒ（８ｄｉｖ）において、複数の配線ｍ１ａの部分１５２は、１個のセンスアンプＳＡの上方に、Ｙ方向に所定のピッチで並んでいるので、配線層Ｄ４における複数の配線ｄ４も、１個のセンスアンプＳＡの上方に、Ｙ方向に所定のピッチで並べられる。従って、配線層Ｄ４において、一又は複数の通過配線ＴＷを、Ｙ方向に並ぶ複数の配線ｄ４の列（図２５及び図２６に示す列ｄ４Ｃ１，ｄ４Ｃ２）の間に形成することができる。
【0182】
また、カラム制御回路領域ＲＣＣのＸ方向負側の領域を、仮想的に８つの分割単位ｄｉｖ２に分割された領域Ｒ（８ｄｉｖ）としている。従って、カラム制御回路領域ＲＣＣのＸ方向負側の領域においては、配線層Ｄ４において、Ｙ方向に並ぶ複数の配線ｄ４の列（図２６に示す列ｄ４Ｃ２）の間に、多くの通過配線ＴＷを設けることができる（図２８）。
【0183】
また、メモリホール領域ＲＭＨ１１の中心位置ＣＬ１は、Ｘ方向負側のカラム制御回路領域ＲＣＣ（１）とＸ方向正側のカラム制御回路領域ＲＣＣ（２）との間の周辺回路領域ＲＰＣの中心位置とずれている（図１４）。この場合、配線群Ｇｍ２に含まれる複数の配線ｍ１ａの長さは、配線群Ｇｍ１に含まれる複数の配線ｍ１ａの長さよりも短くなる傾向がある。また、領域Ｒ（８ｄｉｖ）のセンスアンプＳＡに接続されるビット線ＢＬの数は、領域Ｒ（６ｄｉｖ）のセンスアンプＳＡに接続されるビット線ＢＬの数よりも少なくなる。即ち、配線ｍ１ａの長さが小さい程、ビット線ＢＬの本数が減少し、配線ｍ１ａの本数も減少する。従って、配線ｍ１ａの長さが小さく、配線ｍ１ａの本数が少ない場合は、分割数（分割単位の数）を増やしたとしても、配線ｍ１ａが混雑することはない。図１６の例では、領域Ｒ（６ｄｉｖ）に接続されるビット線ＢＬの数は、領域Ｒ（８ｄｉｖ）に接続されるビット線ＢＬの数よりも多い。
【0184】
［第２実施形態］
図３１は、図１６のＤの部分に対応する配線層Ｍ１中の領域を拡大して示す模式的な底面図である。尚、図１６では、１つのメモリブロックＢＬＫに配線群Ｇｍ１が１つ設けられる場合を図示しているが、図３１では、１つのＢＬＫに配線群Ｇｍ１が２つ以上設けられる場合を図示している。
図３１は、図１６のＤの部分に対応する配線層Ｍ１中の領域を拡大して示す模式的な底面図である。尚、図１６では、１つのメモリブロックＢＬＫに配線群Ｇｍ１が１つ設けられる場合を図示しているが、図３１では、１つのＢＬＫに配線群Ｇｍ１が２つ以上設けられる場合を図示している。
【0185】
第１実施形態においては、図１４を参照して説明した様に、ビアコンタクト電極ＣＣは、それぞれ、配線層Ｍ０，Ｍ１の複数の配線ｍ０，ｍ１を介して、貼合電極ＰＩ１に接続される。また、貼合電極ＰＩ１は、貼合電極ＰＩ２に接続され、貼合電極ＰＩ２は、配線層Ｄ４～Ｄ０の配線ｄ４～ｄ０を介して、ロウ制御回路領域ＲＲＣに設けられているワード線スイッチＷＬＳＷに接続される。この場合、配線層Ｄ３～Ｄ０の配線ｄ３～ｄ０のいずれか一つ又は複数が、貼合電極ＰＩ２の位置からワード線スイッチＷＬＳＷの位置までＸ方向に延伸する。
【0186】
一方、第２実施形態においては、図３１に示す様に、メモリブロックＢＬＫ（図３１の例ではメモリブロックＢＬＫ（６））に対応する領域に設けられている複数の配線ｍ１（図３１の例では６つの配線ｍ１）は、それぞれ、配線層Ｍ０の複数の配線ｍ０を介して、複数のビアコンタクト電極ＣＣに接続される。ここで、複数の配線ｍ１の一部は、配線ｍ１ｃに接続される。配線ｍ１ｃは、ビアコンタクト電極ＣＣの位置から、Ｚ方向から見てワード線スイッチＷＬＳＷと重なる位置まで、Ｘ方向に延伸し、配線ｍ１に接続される。Ｚ方向から見てワード線スイッチＷＬＳＷと重なる位置に設けられた配線ｍ１は、それぞれ、複数の貼合電極ＰＩ１に接続される。複数の貼合電極ＰＩ１は、それぞれ、複数の貼合電極ＰＩ２に接続される。複数の貼合電極ＰＩ２は、それぞれ、配線層Ｄ４～Ｄ０の配線ｄ４～ｄ０を介して、ロウ制御回路領域ＲＲＣに設けられているワード線スイッチＷＬＳＷに接続される。
【0187】
この様に、配線層Ｍ１において、ビアコンタクト電極ＣＣ及びワード線スイッチＷＬＳＷを接続する配線ｍ１が設けられる領域（図３１の例では、メモリブロックＢＬＫ（６）に対応する小領域ＲＨＵ（Ｎ６））と、ビット線ＢＬ及びセンスアンプ回路ＳＡＤＬを接続する配線ｍ１ａが設けられる領域（図３１の例では、メモリブロックＢＬＫ（７）に対応する小領域ＲＨＵ（Ｎ７））とを分けている。従って、複数の配線ｍ１，ｍ１ｃが、Ｘ方向に延伸する複数の配線ｍ１ａの妨げにならない。また、複数の配線ｍ１ｃが、ビアコンタクト電極ＣＣの位置から、Ｚ方向から見てワード線スイッチＷＬＳＷと重なる位置まで、Ｘ方向に延伸する。従って、貼合電極ＰＩ２及びワード線スイッチＷＬＳＷを電気的に接続する配線層Ｄ３～Ｄ０の配線ｄ３～ｄ０の一部を、配線層Ｍ１の配線ｍ１ｃに置き換えることができる。その結果、各配線層の配線を効率よく形成することができ、半導体記憶装置の高集積化を図ることができる。
【0188】
尚、図３１の例では、配線群Ｇｍ１の間に配線が存在しないが、例えば、複数の配線ｍ１ａと略同一のピッチでダミー配線が存在してもよい。ダミー配線は、素子と電気的に接続しない。ダミー配線は、電気的に絶縁されており、フローティングである。
【0189】
【0190】
図３２に示す様に、カラム制御回路領域ＲＣＣにおいて、Ｘ方向正側の領域が領域Ｒ（６ｄｉｖ）であり、Ｘ方向負側の領域が領域Ｒ（４ｄｉｖ）であり、Ｘ方向正側の領域及びＸ方向負側の領域の間の領域が領域Ｒ（８ｄｉｖ）である。領域Ｒ（４ｄｉｖ）において、センスアンプＳＡのＹ方向の長さｄＳＡは、仮想的に４つの分割単位ｄｉｖ３に分割される。分割単位ｄｉｖ３のＹ方向の長さを、“Ｙ３ ｐｉｔｃｈ”と呼ぶ場合がある。領域Ｒ（４ｄｉｖ）において、４つの分割単位ｄｉｖ３に対応する４つの配線群Ｇｍ３が設けられている。配線群Ｇｍ３のＹ方向のピッチを“Ｙ３ ｐｉｔｃｈ”と呼ぶ場合がある。この様に、カラム制御回路領域ＲＣＣを、分割数の異なる３つの領域（Ｒ（６ｄｉｖ）、Ｒ（８ｄｉｖ）、Ｒ（４ｄｉｖ））に分けている。
【0191】
【0192】
この様な構成によれば、通過配線ＴＷの少ない領域を、領域Ｒ（４ｄｉｖ）とすることで、配線群Ｇｍ３のＹ方向のピッチ（Ｙ３ ｐｉｔｃｈ）を緩和することができる。尚、第３実施形態では、カラム制御回路領域ＲＣＣを、分割数の異なる３つの領域（Ｒ（６ｄｉｖ）、Ｒ（８ｄｉｖ）、Ｒ（４ｄｉｖ））に分けていたが、分割数の異なる４つ以上の領域に分けても良い。
【0193】
［第４実施形態］
図３４は、第４実施形態の配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。図３５は、第４実施形態における、異なる分割数の領域Ｒ（６ｄｉｖ），Ｒ（８ｄｉｖ）の境界部を示す模式的な平面図である。図３６は、第４実施形態における、配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。尚、図３４～図３６は、図２２、図２４、及び図２６に対応する図である。
図３４は、第４実施形態の配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。図３５は、第４実施形態における、異なる分割数の領域Ｒ（６ｄｉｖ），Ｒ（８ｄｉｖ）の境界部を示す模式的な平面図である。図３６は、第４実施形態における、配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。尚、図３４～図３６は、図２２、図２４、及び図２６に対応する図である。
【0194】
図３４の例では、配線群Ｇｍ２に含まれる３本の配線ｍ１ａのうち、Ｙ方向負側から数えて１番目の配線ｍ１ａの部分１５２は、配線層Ｍ１中の、Ｘ方向負側から数えて１番目の領域Ｒ（８ｄｉｖ）の中の、Ｘ方向負側から数えて８番目のセンスアンプＳＡ（Ｘ方向正側から数えて１番目のセンスアンプＳＡ）と、Ｚ方向から見て重なる領域に形成される。同様に、３本の配線ｍ１ａのうち、Ｙ方向負側から数えて２番目～３番目の配線ｍ１ａの部分１５２は、配線層Ｍ１中の、Ｘ方向負側から数えて２番目～３番目の領域Ｒ（８ｄｉｖ）の中の、Ｘ方向負側から数えて８番目のセンスアンプＳＡと、Ｚ方向から見て重なる領域に形成される。
【0195】
これにより、８つの部分１５２が、Ｘ方向負側から数えて８番目のセンスアンプＳＡ（センスアンプ領域ＲＳＡ）の上方に、所定のピッチでＹ方向に並ぶ。
【0196】
また、図３５の例では、領域Ｒ（６ｄｉｖ）においては、６つの配線ｍ１ａ又は配線ｍ１ｂが、Ｘ方向正側から数えて１番目のセンスアンプＳＡの上方の配線層Ｍ１に、所定のピッチでＹ方向に並ぶ。領域Ｒ（８ｄｉｖ）においては、８つの配線ｍ１ａ又は配線ｍ１ｂが、Ｘ方向負側から数えて８番目のセンスアンプＳＡ（Ｘ方向正側から数えて１番目のセンスアンプＳＡ）の上方の配線層Ｍ１に、所定のピッチでＹ方向に並ぶ。
【0197】
また、図３６の例では、８個の配線ｄ４が、Ｘ方向負側から数えて８番目のセンスアンプＳＡ（Ｘ方向正側から数えて１番目のセンスアンプＳＡ）の上方の配線層Ｄ４に、所定のピッチでＹ方向に並ぶ。尚、Ｙ方向に並ぶ８個の配線ｄ４の列を、配線の列“ｄ４Ｃ２”と呼ぶ場合がある。
【0198】
配線ｄ４～ｄ０は、それぞれ、ビアコンタクト電極を介して接続される。配線層Ｄ３～Ｄ０のいずれかには、配線Ｗ２（図３６）が形成されている。配線Ｗ２は、Ｘ方向に延伸し、Ｘ方向の一端がＺ方向から見て配線ｄ４と重なる位置に設けられ、Ｘ方向の他端がＺ方向から見てセンスアンプＳＡと重なる位置（図３６の配線ｄ３～ｄ０の位置）に設けられている。配線Ｗ２は、それぞれ、１又は複数のビアコンタクト電極を介して、対応するセンスアンプＳＡ（センスアンプ回路ＳＡＤＬ）に接続される。
【0199】
第１実施形態では、図２４に示す様に、領域Ｒ（６ｄｉｖ），Ｒ（８ｄｉｖ）の境界部において、配線層Ｍ１中のＹ方向に並ぶ６個の部分１５２の列と８個の部分１５２の列との間隔が大きく空き、周期性が崩れてしまう。これに対して、第４実施形態では、図３５に示す様に、領域Ｒ（６ｄｉｖ），Ｒ（８ｄｉｖ）の境界部において、配線層Ｍ１中のＹ方向に並ぶ６個の部分１５２の列と８個の部分１５２の列との間隔は略一定である。従って、複数の部分１５２の列を極力均等にＸ方向に配置することができる。
【0200】
尚、第４実施形態では、図３４～図３６に示す様に、領域Ｒ（６ｄｉｖ）及び領域Ｒ（８ｄｉｖ）のいずれも、Ｘ方向正側から数えて１番目のセンスアンプＳＡの上方に、複数の部分１５２の列（複数の貼合電極ＰＩ１，ＰＩ２の列、複数の配線ｄ４の列）が配置されている。
【0201】
［その他の実施形態］
以上、第１実施形態～第３実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
以上、第１実施形態～第３実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
【0202】
例えば、図５に例示するチップＣＭは、Ｘ方向に並ぶ２つのメモリプレーンＭＰを備えた構成であったが、１つのメモリプレーンやＸ方向に並ぶ３つ以上のメモリプレーンを備えた構成でも良い。また、Ｘ方向及びＹ方向に２×２や４×４のメモリプレーンを備えた構成でも良い。
【0203】
また、図１２に例示するカラム制御回路領域ＲＣＣは、Ｙ方向に並ぶ１６個の領域ＲＣＣ１１０を有し、図２１及び図２３に例示する配線ｍ１ａの部分１５１のＸ方向におけるピッチは、１６ＢＬ ｐｉｔｃｈであったが、これは一例である。例えば、カラム制御回路領域ＲＣＣは、Ｙ方向に並ぶ１２個の領域ＲＣＣ１１０を有し、配線ｍ１ａの部分１５１のＸ方向におけるピッチは、１２ＢＬ ｐｉｔｃｈであってもよい。例えば、カラム制御回路領域ＲＣＣは、Ｙ方向に並ぶ８個の領域ＲＣＣ１１０を有し、配線ｍ１ａの部分１５１のＸ方向におけるピッチは、８ＢＬ ｐｉｔｃｈであってもよい。カラム制御回路領域ＲＣＣが含むＹ方向に並ぶ領域ＲＣＣ１１０の数、及び配線ｍ１ａの部分１５１のＸ方向におけるピッチは、任意である。
【0204】
また、図１６を参照して説明した様に、メモリホール領域ＲＭＨ１２の複数のビット線ＢＬと複数の領域Ｒ（６ｄｉｖ）中のセンスアンプＳＡとを接続する複数の配線ｍ１ａは、フックアップ領域ＲＨＵ１における奇数番目のメモリブロックＢＬＫ（１），（３），（５），（７），（９），（１１）に対応する領域を通過する必要がある。ただし、メモリホール領域ＲＭＨ１１（２）のＸ方向正側の領域における複数のビット線ＢＬと複数の領域Ｒ（６ｄｉｖ）中のセンスアンプＳＡとを接続する複数の配線ｍ１ａは、奇数番目又は偶数番目のメモリブロックＢＬＫ（１）～（１２）に対応する領域を通過しても良い。
【0205】
例えば、図３７に示す様に、配線群Ｇｍ１に含まれる４本の配線ｍ１ａを、Ｙ方向負側から順に、配線ｍ１ａ（ａ），ｍ１ａ（ｂ），ｍ１ａ（ｃ），ｍ１ａ（ｄ）とする。ここで、配線ｍ１ａ（ａ），ｍ１ａ（ｂ）は、メモリホール領域ＲＭＨ１２の複数のビット線ＢＬと複数の領域Ｒ（６ｄｉｖ）中のセンスアンプＳＡとを接続する配線ｍ１ａである。また、配線ｍ１ａ（ｃ），ｍ１ａ（ｄ）は、メモリホール領域ＲＭＨ１１（２）のＸ方向正側の領域における複数のビット線ＢＬと複数の領域Ｒ（６ｄｉｖ）中のセンスアンプＳＡとを接続する配線ｍ１ａである。図３７の例では、配線ｍ１ａ（ａ），ｍ１ａ（ｂ），ｍ１ａ（ｃ）は、奇数番目のメモリブロックＢＬＫ（１），（３），（５），（７），（９），（１１）に対応する領域を通過する。一方、配線ｍ１ａ（ｄ）は、偶数番目のメモリブロックＢＬＫ（２），（４），（６），（８），（１０），（１２）に対応する領域を通過する。
【0206】
また、図１６を参照して説明した例では、カラム制御回路領域ＲＣＣは、複数の領域Ｒ（６ｄｉｖ）と複数の領域Ｒ（８ｄｉｖ）を備えていた。しかしながら、カラム制御回路領域ＲＣＣは、例えば、複数の領域Ｒ（８ｄｉｖ）と複数の領域Ｒ（４ｄｉｖ）を備えていても良く、複数の領域Ｒ（１０ｄｉｖ）と複数の領域Ｒ（８ｄｉｖ）を備えていても良い。これらの分割数も一例であって、適宜調整することが可能である。
【0207】
また、図１６を参照して説明した例では、１つのセンスアンプＳＡ（図１３のセンスアンプ領域ＲＳＡ）を通過する複数の配線群Ｇｍ１，Ｇｍ２に含まれる配線ｍ１ａの本数は、いずれも２４本であった。即ち、６個の配線群Ｇｍ１に含まれる配線ｍ１ａの本数は６×４本であり、８個の配線群Ｇｍ２に含まれる配線ｍ１ａの本数は８×３本であった。しかしながら、１つのセンスアンプＳＡを通過する配線ｍ１ａの本数は、配線群Ｇｍ１と配線群Ｇｍ２とで異なる本数であっても良い。例えば、（ｎ１）個の配線群Ｇｍ１に含まれる配線ｍ１ａの本数は（ｎ１）×（ｈ１）本であり、（ｎ２）個の配線群Ｇｍ２に含まれる配線ｍ１ａの本数は（ｎ２）×（ｈ２）本であっても良い。ｎ１は２以上の整数であり、ｎ２はｎ１と異なる、２以上の整数である。また、ｈ１，ｈ２は２以上の整数である。
【0208】
また、図２０及び図２２に例示する複数の配線ｍ１ａの部分１５２は、１個のセンスアンプＳＡの上方の配線層Ｍ１に、Ｙ方向に１列に並んでいた。しかしながら、通過配線ＴＷがない領域においては、複数の配線ｍ１ａの部分１５２は、Ｙ方向に１列に並んでいる必要はない。
【0209】
また、図１６に例示するカラム制御回路領域ＲＣＣでは、メモリホール領域ＲＭＨ１２に近いＸ方向正側の領域を、６つの分割単位ｄｉｖ１に分割された領域Ｒ（６ｄｉｖ）としていた。しかしながら、センスアンプＳＡのＹ方向の長さｄＳＡの分割数（分割単位の数）は、センスアンプＳＡのＹ方向の長さｄＳＡ、及びメモリブロックＢＬＫのＹ方向の長さ（ＢＬＫ ｐｉｔｃｈ）に応じて、適宜調整可能である。
【0210】
また、図１３に示す様に、センスアンプＳＡは、Ｙ方向に並ぶ２段のスイッチトランジスタＢＬＳ，ＢＬＢＩＡＳと、センスアンプ回路ＳＡＤＬとで構成され、センスアンプＳＡの領域をセンスアンプ領域ＲＳＡとしていた。しかしながら、センスアンプ回路ＳＡＤＬをセンスアンプＳＡとし、センスアンプ回路ＳＡＤＬの領域をセンスアンプ領域ＲＳＡとしても良い。
【0211】
また、図１１に示す様に、周辺回路領域ＲＰＣには、Ｘ方向及びＹ方向に並ぶ４つのカラム制御回路領域ＲＣＣが設けられていた。しかしながら、周辺回路領域ＲＰＣには、周辺回路領域ＲＰＣに設けられるカラム制御回路領域ＲＣＣの数は４つに限定されない。例えば、Ｘ方向に２つ並び、Ｙ方向に３つ並ぶ６つのカラム制御回路領域ＲＣＣ、Ｘ方向に３つ並び、Ｙ方向に２つ並ぶ６つのカラム制御回路領域ＲＣＣ、１つのカラム制御回路領域ＲＣＣ、など、周辺回路領域ＲＰＣに設けられるカラム制御回路領域ＲＣＣの数は任意の数であっても良い。
【0212】
尚、領域Ｒ（６ｄｉｖ）を“第１領域”と呼び、領域Ｒ（８ｄｉｖ）を“第２領域”と呼び、領域Ｒ（４ｄｉｖ）を“第３領域”と呼ぶ場合がある。
【0213】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0214】
１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１５１，１５２，１５３…部分、２００…半導体基板、ＣＭ，ＣＰ…チップ、Ｔｒ…トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、Ｍ０，Ｍ１，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４…配線層、ＭＢ，ＤＢ…チップ貼合電極層、Ｇｍ１，Ｇｍ２，Ｇｍ３…配線群、ｍ１，ｍ１ａ，ｍ１ｂ…配線、ＰＩ１，ＰＩ２…貼合電極、Ｒ（６ｄｉｖ），Ｒ（８ｄｉｖ），Ｒ（４ｄｉｖ）…領域（第１領域、第２領域、第３領域）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】