(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024045014
(43)【公開日】2024-04-02
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20240326BHJP
H01L 29/41 20060101ALI20240326BHJP
H01L 29/417 20060101ALI20240326BHJP
H01L 21/3205 20060101ALI20240326BHJP
【ＦＩ】
H01L29/80 U
H01L29/80 H
H01L29/44 S
H01L29/50 J
H01L21/88 J
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023126345
(22)【出願日】2023-08-02
(31)【優先権主張番号】P 2022150377
(32)【優先日】2022-09-21
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】朱 雷
【テーマコード（参考）】
4M104
5F033
5F102
【Ｆターム（参考）】
4M104AA04
4M104AA07
4M104BB04
4M104BB05
4M104BB09
4M104BB14
4M104CC01
4M104CC03
4M104FF02
4M104FF06
4M104FF17
4M104FF22
4M104FF27
4M104GG12
4M104HH20
5F033GG02
5F033HH12
5F033HH14
5F033JJ01
5F033KK18
5F033NN09
5F033NN34
5F033VV05
5F033XX22
5F102FA04
5F102GB01
5F102GB02
5F102GC01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ10
5F102GL04
5F102GL05
5F102GM04
5F102GM06
5F102GQ01
5F102GR09
5F102GS01
5F102GS09
5F102GT01
5F102HC10
(57)【要約】
【課題】トランジスタ内の温度分布を小さくする半導体装置を提供する。
【解決手段】半導体装置は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられたゲート電極１４と、前記半導体層上に設けられたドレイン電極１６と、前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極１２と、を備え、前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホール２２ａ、２２ｂが設けられ、前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホール２２ｂを有し、前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい。
【選択図】図１
【解決手段】半導体装置は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられたゲート電極１４と、前記半導体層上に設けられたドレイン電極１６と、前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極１２と、を備え、前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホール２２ａ、２２ｂが設けられ、前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホール２２ｂを有し、前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に設けられた半導体層と、
前記半導体層上に設けられたゲート電極と、
前記半導体層上に設けられたドレイン電極と、
前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極と、
を備え、
前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホールが設けられ、
前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホールを有し、
前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい半導体装置。
前記基板上に設けられた半導体層と、
前記半導体層上に設けられたゲート電極と、
前記半導体層上に設けられたドレイン電極と、
前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極と、
を備え、
前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホールが設けられ、
前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホールを有し、
前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい半導体装置。
【請求項2】
前記基板は炭化シリコン基板またはダイヤモンド基板である請求項１に記載の半導体装置。
【請求項3】
前記基板は、４Ｈ炭化シリコン基板または６Ｈ炭化シリコン基板である請求項１に記載の半導体装置。
【請求項4】
前記複数のバイアホールは、前記ゲート電極における前記第１端の反対の端である第２端に最も近く、かつ前記ソース電極に接触する第２面積を有する第２バイアホールを有し、
前記第２面積は、前記複数の面積のうち最も大きい請求項１から請求項３のいずれか一項に記載の半導体装置。
前記第２面積は、前記複数の面積のうち最も大きい請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項5】
前記複数のバイアホール内に充填され、前記基板の熱伝導率より低い熱伝導率を有する充填材を備える請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項6】
前記複数のバイアホールの内部には空洞が存在する請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項7】
前記基板下に設けられ、前記複数のバイアホールを介し前記ソース電極と電気的に接続する金属層を備える請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項8】
前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有する請求項４に記載の半導体装置。
【請求項9】
複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、
前記複数のゲート電極の第１端はゲートバスバーに電気的に接続される請求項１から請求項３のいずれか一項に記載の半導体装置。
前記複数のゲート電極の第１端はゲートバスバーに電気的に接続される請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項10】
複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、
前記複数のソース電極のうち第１ソース電極に対応する前記第１面積と、前記複数のソース電極のうち第１ソース電極に隣接する第２ソース電極に対応する前記第１面積と、は等しく、
前記第１ソース電極に対応する前記第２面積と、前記第２ソース電極に対応する前記第２面積と、は等しい請求項４に記載の半導体装置。
前記複数のソース電極のうち第１ソース電極に対応する前記第１面積と、前記複数のソース電極のうち第１ソース電極に隣接する第２ソース電極に対応する前記第１面積と、は等しく、
前記第１ソース電極に対応する前記第２面積と、前記第２ソース電極に対応する前記第２面積と、は等しい請求項４に記載の半導体装置。
【請求項11】
前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有し、
前記第１ソース電極に対応する前記第３面積と、前記第２ソース電極に対応する前記第３面積と、は等しい請求項１０に記載の半導体装置。
前記第１ソース電極に対応する前記第３面積と、前記第２ソース電極に対応する前記第３面積と、は等しい請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
ソース電極、ゲート電極およびドレイン電極を有する電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、ソース電極にバイアホールを接続することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１１－１５０１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ゲート電極の抵抗に起因し、ゲート電極の延伸方向においてゲート電圧の分布が生じる。これにより、トランジスタ内に延伸方向において温度分布が生じ、利得が低下する。
【0005】
本開示は、上記課題に鑑みなされたものであり、トランジスタ内の温度分布を小さくすることを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられたゲート電極と、前記半導体層上に設けられたドレイン電極と、前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極と、を備え、前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホールが設けられ、前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホールを有し、前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい半導体装置である。
【発明の効果】
【0007】
本開示によれば、トランジスタ内の温度分布を小さくすることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられたゲート電極と、前記半導体層上に設けられたドレイン電極と、前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極と、を備え、前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホールが設けられ、前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホールを有し、前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい半導体装置である。これにより、トランジスタ内の温度分布を小さくできる。
（２）上記（１）において、前記基板は炭化シリコン基板またはダイヤモンド基板であってもよい。
（３）上記（１）において、前記基板は、４Ｈ炭化シリコン基板または６Ｈ炭化シリコン基板であってもよい。
（４）上記（１）から（３）のいずれかにおいて、前記複数のバイアホールは、前記ゲート電極における前記第１端の反対の端である第２端に最も近く、かつ前記ソース電極に接触する第２面積を有する第２バイアホールを有し、前記第２面積は、前記複数の面積のうち最も大きくてもよい。
（５）上記（１）から（４）のいずれかにおいて、前記複数のバイアホール内に充填され、前記基板の熱伝導率より低い熱伝導率を有する充填材を備えてもよい。
（６）上記（１）から（４）のいずれかにおいて、前記複数のバイアホールの内部には空洞が存在してもよい。
（７）上記（１）から（６）のいずれかにおいて、前記基板下に設けられ、前記複数のバイアホールを介し前記ソース電極と電気的に接続する金属層を備えてもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有してもよい。
（９）上記（１）から（８）のいずれかにおいて、複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、前記複数のゲート電極の第１端はゲートバスバーに電気的に接続されてもよい。
（１０）上記（４）または（８）において、複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、前記複数のソース電極のうち第１ソース電極に対応する前記第１面積と、前記複数のソース電極のうち第１ソース電極に隣接する第２ソース電極に対応する前記第１面積と、は等しく、前記第１ソース電極に対応する前記第２面積と、前記第２ソース電極に対応する前記第２面積と、は等しくてもよい。
（１１）上記（１０）において、前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有し、前記第１ソース電極に対応する前記第３面積と、前記第２ソース電極に対応してもよい。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられたゲート電極と、前記半導体層上に設けられたドレイン電極と、前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極と、を備え、前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホールが設けられ、前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホールを有し、前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい半導体装置である。これにより、トランジスタ内の温度分布を小さくできる。
（２）上記（１）において、前記基板は炭化シリコン基板またはダイヤモンド基板であってもよい。
（３）上記（１）において、前記基板は、４Ｈ炭化シリコン基板または６Ｈ炭化シリコン基板であってもよい。
（４）上記（１）から（３）のいずれかにおいて、前記複数のバイアホールは、前記ゲート電極における前記第１端の反対の端である第２端に最も近く、かつ前記ソース電極に接触する第２面積を有する第２バイアホールを有し、前記第２面積は、前記複数の面積のうち最も大きくてもよい。
（５）上記（１）から（４）のいずれかにおいて、前記複数のバイアホール内に充填され、前記基板の熱伝導率より低い熱伝導率を有する充填材を備えてもよい。
（６）上記（１）から（４）のいずれかにおいて、前記複数のバイアホールの内部には空洞が存在してもよい。
（７）上記（１）から（６）のいずれかにおいて、前記基板下に設けられ、前記複数のバイアホールを介し前記ソース電極と電気的に接続する金属層を備えてもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有してもよい。
（９）上記（１）から（８）のいずれかにおいて、複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、前記複数のゲート電極の第１端はゲートバスバーに電気的に接続されてもよい。
（１０）上記（４）または（８）において、複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、前記複数のソース電極のうち第１ソース電極に対応する前記第１面積と、前記複数のソース電極のうち第１ソース電極に隣接する第２ソース電極に対応する前記第１面積と、は等しく、前記第１ソース電極に対応する前記第２面積と、前記第２ソース電極に対応する前記第２面積と、は等しくてもよい。
（１１）上記（１０）において、前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有し、前記第１ソース電極に対応する前記第３面積と、前記第２ソース電極に対応してもよい。
【0010】
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0011】
［実施例１］
図１は、実施例１に係る半導体装置の平面図である。図２は、図１のＡ－Ａ断面図、図３は、図１のＢ－Ｂ断面図である。基板１０の表面３０の法線方向をＺ方向、各電極（フィンガ）の配列方向をＸ方向、各電極の延伸方向をＹ方向とする。図１等の平面図では、ソース電極１２、ドレイン電極１６およびドレインバスバー２６をクロスハッチングで示している。
図１は、実施例１に係る半導体装置の平面図である。図２は、図１のＡ－Ａ断面図、図３は、図１のＢ－Ｂ断面図である。基板１０の表面３０の法線方向をＺ方向、各電極（フィンガ）の配列方向をＸ方向、各電極の延伸方向をＹ方向とする。図１等の平面図では、ソース電極１２、ドレイン電極１６およびドレインバスバー２６をクロスハッチングで示している。
【0012】
【0013】
基板１０は、基板１０ａと基板１０ａ上に設けられた半導体層１０ｂを備えている。基板１０には活性領域１１が設けられている。活性領域１１以外の領域はイオン注入等により半導体層１０ｂが不活性化された非活性領域１３である。すなわち、活性領域１１は基板１０内の半導体層１０ｂが活性化された領域であり、非活性領域は半導体層１０ｂが不活性化された領域である。ＦＥＴ３５は活性領域１１に設けられている。
【0014】
ＦＥＴ３５では、基板１０の表面３０における活性領域１１上にソース電極１２（ソースフィンガ）、ゲート電極１４（ゲートフィンガ）およびドレイン電極１６（ドレインフィンガ）がＹ方向に延伸して設けられている。ソース電極１２、ゲート電極１４およびドレイン電極１６の平面形状は略矩形であり、矩形の長辺はＹ方向に延伸する。ソース電極１２、ゲート電極１4およびドレイン電極１６はＸ方向に配列する。
【0015】
Ｘ方向にソース電極１２とドレイン電極１６とが交互に設けられている。ゲート電極１４は１つのソース電極１２と１つのドレイン電極１６とに挟まれている。ゲート電極１４を挟むソース電極１２とドレイン電極１６とは１つの単位ＦＥＴ３５を形成する。隣接する単位ＦＥＴ３５はソース電極１２またはドレイン電極１６を共有する。複数の単位ＦＥＴ３５はＸ方向に配列されている。
【0016】
基板１０の表面３０における非活性領域１３上にゲートバスバー２４およびドレインバスバー２６がＸ方向に延伸し設けられている。複数のゲート電極１４のＹ方向における－Ｙ端はゲートバスバー２４に接続されている。複数のドレイン電極１６のＹ方向における＋Ｙ端はドレインバスバー２６に接続されている。
【0017】
ソース電極１２、ドレイン電極１６、ドレインバスバー２６は、半導体層１０ｂ上に設けられたオーミック金属層１８ａと低抵抗層１８ｂとを備える。オーミック金属層１８ａは半導体層１０ｂにオーミックコンタクトする。低抵抗層１８ｂの材料はオーミック金属層１８ａの材料より抵抗率が低い。低抵抗層１８ｂはオーミック金属層１８ａより厚い。これにより、低抵抗層１８ｂのシート抵抗はオーミック金属層１８ａのシート抵抗より低い。ゲートバスバー２４は、半導体層１０ｂ上に設けられたゲート金属層１４ａと低抵抗層１８ｂとを備える。ゲート金属層１４ａはゲート電極１４と同じ金属層である。
【0018】
ソース電極１２の下に基板１０を貫通するバイアホール２２ａおよび２２ｂが設けられている。バイアホール２２ａおよび２２ｂはＹ方向に配列されている。バイアホール２２ａはドレインバスバー２６に近く、バイアホール２２ｂはゲートバスバー２４に近い。バイアホール２２ａおよび２２ｂの平面形状は例えば略楕円形または略円形である。バイアホール２２ａの長軸方向はＹ方向であり、短軸はＸ方向である。バイアホール２２ａの平面面積（ソース電極１２に接触する領域における面積）は、バイアホール２２ｂの平面面積より大きい。基板１０の厚さ方向（Ｚ方向）から見て、バイアホール２２ａおよび２２ｂはソース電極１２に重なり、ソース電極１２にバイアホール２２ａおよび２２ｂが接続する領域はソース電極１２内に収まる。すなわち、基板１０の表面３０においてソース電極１２の外にバイアホール２２ａおよび２２ｂは設けられていない。
【0019】
基板１０の裏面３１に金属層３４が設けられている。金属層３４には、例えばグランド電位等の基準電位が供給される。バイアホール２２ａおよび２２ｂの側面および上面に金属層３４ａが設けられている。金属層３４ａは、金属層３４とソース電極１２とを電気的に接続し短絡させる。金属層３４ａは金属層３４と同じ金属層であり、同時に形成されている。バイアホール２２ａおよび２２ｂ内の金属層３４ａ内に空洞３３が設けられている。空洞３３内は、空気等の気体が充満している。
【0020】
半導体装置が例えば窒化物半導体装置の場合、基板１０ａは例えば炭化シリコン（ＳｉＣ）基板、ダイヤモンド基板、シリコン基板、窒化ガリウム（ＧａＮ）基板またはサファイア基板である。半導体層１０ｂは例えばＧａＮ層、窒化アルミニウムガリウム（ＡｌＧａＮ）層および／または窒化インジウムガリウム（ＩｎＧａＮ）層等の窒化物半導体層を含む。ＧａＮ ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の場合、半導体層１０ｂは、ＧａＮ電子走行層と、ＧａＮ電子走行層上に設けられたＡｌＧａＮバリア層と、を含む。半導体装置が例えばＧａＡｓ系半導体装置の場合、基板１０ａは例えば砒化ガリウム（ＧａＡｓ）基板である。半導体層１０ｂは例えばＧａＡｓ層、砒化アルミニウムガリウム（ＡｌＧａＡｓ）層および／または砒化インジウムガリウム（ＩｎＧａＡｓ）層等の砒化物半導体層を含む。オーミック金属層１８ａは、例えば基板１０上に設けられた密着膜（例えばチタン膜）および密着膜上に設けられたアルミニウム膜である。低抵抗層１８ｂは例えば金層である。ゲート電極１４およびゲート金属層１４ａは、例えば基板１０上に設けられた密着膜（例えばニッケル膜）および密着膜上に設けられた金膜である。
【0021】
ソース電極１２のＹ方向の幅Ｓ０は、一例として３２０μｍである。ソース電極１２の＋Ｙ端とバイアホール２２ａの＋Ｙ端との距離Ｓ１は、一例として５０μｍである。バイアホール２２ａの－Ｙ端とバイアホール２２ｂの＋Ｙ端との距離Ｓ２は、一例として１５０μｍである。ソース電極１２の－Ｙ端とバイアホール２２ｂの－Ｙ端との距離Ｓ４は、一例として５０μｍである。ソース電極１２のＸ方向の幅Ｓ５は、一例として５０μｍである。ソース電極１２とドレインバスバー２６との間の距離Ｓ６は、一例として５０μｍである、ソース電極１２とゲートバスバー２４との間の距離Ｓ７は、一例として５０μｍである。バイアホール２２ａのＹ方向における幅Ｈ１は、一例として５０μｍである、バイアホール２２ｂのＹ方向における幅Ｈ２は、一例として２０μｍである。バイアホール２２ａおよび２２ｂのＸ方向における幅Ｈ４は、一例として２０μｍである。
【0022】
ゲート電極１４のＸ方向の長さはゲート長であり、例えば０．０５μｍ～５μｍである。活性領域１１のＹ方向の幅は単位ＦＥＴ３５のゲート幅であり、例えば１０μｍ～１０００μｍである。ソース電極１２のＸ方向の幅は例えば５０μｍ～２２０μｍであり、ドレイン電極１６のＸ方向の幅は例えば５μｍ～５００μｍである。ゲートバスバー２４およびドレインバスバー２６のＹ方向の幅は例えば１０μｍ～５００μｍである。基板１０の厚さは例えば１０μｍ～５００μｍである。半導体層１０ｂの厚さは、基板１０ａの厚さより小さく、基板１０ａの厚さの例えば１／５倍以下である。
【0023】
［比較例１］
図４は、比較例１に係る半導体装置の平面図である。図４に示すように、比較例１の半導体装置では、２個のバイアホール２２の平面形状は同じであり、平面面積は同じである。その他の構成は実施例１と同じであり説明を省略する。
図４は、比較例１に係る半導体装置の平面図である。図４に示すように、比較例１の半導体装置では、２個のバイアホール２２の平面形状は同じであり、平面面積は同じである。その他の構成は実施例１と同じであり説明を省略する。
【0024】
例えば、半導体装置としてＦＥＴが移動体通信システムの基地局の増幅回路に用いられる場合、用いられる高周波信号の周波数は例えば０．５ＧＨｚから１００ＧＨｚである。無線通信の性能を向上させるためには、ＦＥＴの利得を向上させることになる。利得を向上させるためにはゲート長を短縮する。また、増幅回路の高出力化のためにはゲート幅を大きくする。ＦＥＴのゲート長を短くし、ゲート幅を広くすると、ゲート電極１４の抵抗（すなわち、ゲート抵抗）が高くなる。
【0025】
単位ＦＥＴ３５のゲート電極１４にはゲートバスバー２４から高周波信号等の信号が入力する。ゲート抵抗が高い場合、図４のようにゲート電極１４内の位置をゲートバスバー２４の方からＰ１、Ｐ２、Ｐ３およびＰ４とすると、ゲート電極１４内の電圧（すなわち、高周波信号の電圧の振幅）は位置Ｐ１からＰ４に向かうに従い低くなる。すなわち、入力する信号は位置Ｐ１からＰ４に向かうにしたがい減衰する。このため、単位ＦＥＴ３５内のゲートバスバー２４から遠い領域３５ａにおいて発生する熱は、ゲートバスバー２４に近い領域３５ｂにおいて発生する熱より小さくなる。よって、領域３５ａの温度は領域３５ｂの温度より低くなる。これにより、単位ＦＥＴ３５内の領域３５ａの利得と、単位ＦＥＴ３５内の領域３５ｂ内の利得と、が異なる。１つの単位ＦＥＴ３５内で利得の分布が生じると、単位ＦＥＴ３５全体としての利得が低下してしまう。高周波信号の周波数が高くなると、ゲート抵抗の影響がより大きくなり、単位ＦＥＴ３５の利得がより低下してしまう。
【0026】
バイアホール２２は、ソースインダクタンスを抑制するために設けられている。ところが、バイアホール２２の内部の熱伝導率が基板１０ａの熱伝導率より小さい場合、バイアホール２２を介した単位ＦＥＴ３５から基板１０の裏面３１への熱抵抗は、バイアホール２２を設けない場合の単位ＦＥＴ３５から基板１０の裏面３１への熱抵抗より高くなる。
【0027】
そこで、実施例１では、図１から図３のように、バイアホール２２ｂ（第１バイアホール）は、ソース電極１２に設けられた複数のバイアホールのうち、ゲート電極１４の信号が入力する第１端（ゲートバスバー２４に接続される端）に最も近い。バイアホール２２ａ（第２バイアホール）は、ソース電極１２に設けられた複数のバイアホールのうち、ゲート電極１４の第１端の反対の第２端に最も近い。このとき、バイアホール２２ｂがソース電極１２に接触する第１面積を、バイアホール２２ａがソース電極１２に接触する第２面積より小さくする。これにより、図１における単位ＦＥＴ３５の領域３５ａと基板１０の裏面３１との間の熱抵抗は、単位ＦＥＴ３５の領域３５ｂと基板１０の裏面３１との間の熱抵抗より高くなる。このため、領域３５ｂにおいて発生した熱は、領域３５ａにおいて発生した熱より効率的に基板１０の裏面３１に伝導する。よって、領域３５ａの温度と領域３５ｂの温度との差が比較例１より小さくなり、単位ＦＥＴ内の温度分布が小さくなる。これにより、１つの単位ＦＥＴ３５内での利得の分布が比較例１より小さくなり、単位ＦＥＴ３５としての利得が比較例１より向上する。
【0028】
図２および図３のように、バイアホール２２ａおよび２２ｂの少なくとも一部は空洞３３である。このように、バイアホール２２ａおよび２２ｂ内が空洞３３の場合、空気の熱伝導率は約０．０２６Ｗ／（ｍ・Ｋ）と非常に小さく、バイアホール２２ａおよび２２ｂを介して熱が伝導しにくくなる。このため、領域３５ａの温度と領域３５ｂの温度との差がより小さくなる。これにより、１つの単位ＦＥＴ３５内での利得の分布が小さくなり、単位ＦＥＴ３５としての利得が比較例１より向上する。
【0029】
バイアホール２２ｂがソース電極１２に接触する第１面積は、例えば、バイアホール２２ａがソース電極１２に接触する第２面積の３／４以下であり、好ましくは１／２以下である。これにより、単位ＦＥＴ３５内の温度分布を小さくできる。第１面積が小さくなりすぎると、ソースインダクタンスが大きくなる。そこで、第１面積は、例えば第２面積の１／１０以上である。これにより、ソースインダクタンスを低減できる。
【0030】
ソース電極１２においてバイアホール２２ａおよび２２ｂからの距離が長い箇所へは、グランド電位が供給しにくくなるため、インダクタンス成分が大きくなる。この観点から、１つのソース電極１２に設けられるバイアホール２２ａおよび２２ｂが２個の場合、例えば距離Ｓ２は、距離Ｓ１の２倍程度かつ距離Ｓ３の約２倍程度である。さらに、単位ＦＥＴ３５内の温度分布を小さくするために、Ｓ１からＳ３の関係が設定される。これらを考慮して、距離Ｓ２は、例えば距離Ｓ１またはＳ３の１倍以上かつ１０倍以下であり、好ましくは１．５倍以上かつ５倍以下とすることができる。
【0031】
金属層３４は、基板１０の表面３０と反対の裏面３１に設けられ、バイアホール２２ａおよび２２ｂを介しソース電極１２に電気的に接続され、短絡される。これにより、ソース電極１２と金属層３４との間のインダクタンスを小さくできる。金属層３４に基準電位が供給される場合には、ソースインダクタンスを小さくできる。
【0032】
複数のゲート電極１４の－Ｙ端はゲートバスバー２４に電気的に接続される。これにより、ゲートバスバー２４からゲート電極１４に信号が入力する。よって、比較例１では、領域３５ｂの温度が領域３５ａの温度より高くなる。そこで、バイアホール２２ｂの平面面積をバイアホール２２ａの平面面積より小さくすることで、単位ＦＥＴ３５内の温度分布を小さくできる。
【0033】
複数の単位ＦＥＴ３５のうち１つの単位ＦＥＴ３５内の温度分布は、他の単位ＦＥＴ３５内の温度分布とほぼ同じである。そこで、複数のソース電極１２のうち第１ソース電極に対応するバイアホール２２ｂの第１面積と、複数のソース電極１２のうち第１ソース電極に隣接する第２ソース電極に対応する第１面積と、を等しくする。第１ソース電極に対応する第２面積と、第２ソース電極に対応する第２面積とを、を等しくする。これにより、第１単位ＦＥＴ内の温度分布と第２単位ＦＥＴ内の温度分布とを共に小さくできる。
【0034】
また、第１ソース電極における距離Ｓ１、Ｓ２およびＳ４を、第１ソース電極に隣接する第２ソース電極における距離Ｓ１、Ｓ２およびＳ４とそれぞれ等しくする。これにより、第１単位ＦＥＴ内の温度分布と第２単位ＦＥＴ内の温度分布とを共により小さくできる。なお、第１ソース電極における第１面積、第２面積、距離Ｓ１、Ｓ２およびＳ４と、第２ソース電極における第１面積、第２面積、距離Ｓ１、Ｓ２およびＳ４と、がそれぞれ等しい（略等しい）とは、第１単位ＦＥＴ内の温度分布と第２単位ＦＥＴ内の温度分布とが同程度に小さくできる範囲で等しければよい。例えば、対象となる数値の差（例えば第１ソース電極における第１面積と第２ソース電極における第１面積との差）が、対象となる平均値（例えば第１ソース電極における第１面積と第２ソース電極における第１面積との平均値）の１０％以内であればよい。
【0035】
金属層３４ａは、バイアホール２２ａおよび２２ｂの側面に設けられ、ソース電極１２と金属層３４とを電気的に接続する。バイアホール２２ａおよび２２ｂにおける金属層３４ａの内側は空洞３３である。これにより、バイアホール２２ａおよび２２ｂ内の一部を空洞３３とし、ソース電極１２と金属層３４とを電気的に接続させ、短絡させることができる。バイアホール２２ａおよび２２ｂ内に空洞３３を設けるため、バイアホール２２ａおよび２２ｂ内の金属層３４ａの厚さＴ２は、基板１０の厚さＴ１の１／２以下が好ましく、１／１０以下がより好ましい。金属層３４ａの抵抗が高くならない観点から、厚さＴ２は、例えば厚さＴ１の１／１００以上である。
【0036】
バイアホール２２ａおよび２２ｂの平面形状は、円形状および楕円形状以外に、長円形状、角丸長方形状、トラック形状または多角形状でもよい。
【0037】
図５は、実施例１において、実装基板上に半導体チップが実装された例を示す断面図である。図５に示すように、実装基板３７ａ上に実施例１の半導体装置５０がロー材３７を用い実装されている。ロー材３７は、例えば錫銀銅または金錫等の半田、銀ペースト等の金属ペーストである。バイアホール２２ａおよび２２ｂ内はロー材３７により埋め込まれている。基板１０ａとして用いられる炭化シリコン基板、ダイヤモンド基板およびシリコン基板の熱伝導率は、それぞれ２２０Ｗ／（ｍ・Ｋ）～４９０Ｗ／（ｍ・Ｋ）、２２００Ｗ／（ｍ・Ｋ）および１６２Ｗ／（ｍ・Ｋ）である。ＳｉＣの熱伝導率は結晶構造に依存し、炭化シリコンの結晶構造が４Ｈおよび６Ｈ等の六方晶のとき、単結晶炭化シリコンの熱伝導率は４９０Ｗ／（ｍ・Ｋ）である。これに対し、ロー材３７の熱伝導率としては、例えば錫銀銅半田の熱伝導率は５５Ｗ／（ｍ・Ｋ）であり、銀ペーストの熱伝導率は１００Ｗ／（ｍ・Ｋ）から２００Ｗ／（ｍ・Ｋ）である。このようにロー材の熱伝導率は基板１０ａの熱伝導率より低い。よって、バイアホール２２ａおよび２２ｂ内の空洞３３がロー材３７により埋め込まれている場合においても、バイアホール２２ａおよび２２ｂを設けることで、単位ＦＥＴ３５内の温度分布を小さくできる。なお、バイアホール２２ａおよび２２ｂの内部には一部空洞が存在する場合がある。この場合、バイアホール２２ａおよび２２ｂの熱伝導率は小さくなる。また、バイアホール２２ａおよび２２ｂの内面に対し、熱伝導率の高い金（Ａｕ）や銅（Ｃｕ）などの金属膜が設けられている場合がある。この場合でも、金属膜はバイアホール２２ａおよび２２ｂの大きさに対し十分に薄い。よって、金属膜がバイアホール２２ａおよび２２ｂの熱伝導率に与える影響は小さい。
【0038】
図６は、実施例１におけるバイアホールの別の例を示す断面図である。図６に示すように、充填材３８はバイアホール２２ａおよび２２ｂ内に、空隙が形成されないように充填されている。充填材３８を設けることで、基板１０の機械的強度を高めることができる。このようなバイアホール２２ａおよび２２ｂの構造においても、基板１０ａの熱伝導率が充填材３８の熱伝導率より高ければ、バイアホール２２ａおよび２２ｂにより、単位ＦＥＴ３５内の温度分布を小さくできる。例えば銅および金の熱伝導率は、それぞれ３８６Ｗ／（ｍ・Ｋ）および２９５Ｗ／（ｍ・Ｋ）であり、ＳｉＣの熱伝導率より低い。充填材３８の熱伝導率は基板１０ａの熱伝導率の０．９倍以下であり、好ましくは０．８倍以下であり、さらに好ましくは０．５倍以下である。
【0039】
充填材３８が導電体の場合、ソースインダクタンスをより抑制できる。充填材３８が樹脂の場合、バイアホール２２ａおよび２２ｂ内の充填材３８の充填が容易である。また、樹脂の熱伝導率は一般的に１Ｗ／（ｍ・Ｋ）以下であり、導電体より小さい。このため、単位ＦＥＴ３５内の温度分布を小さくできる。
【0040】
基板１０ａを炭化シリコン基板またはダイヤモンド基板とすることで、基板１０ａの熱伝導率を高くできる。よって、バイアホール２２ａおよび２２ｂを設けることで、単位ＦＥＴ３５内の温度分布をより小さくできる。基板１０ａを４Ｈ炭化シリコン基板または６Ｈ炭化シリコン基板とすることで、基板１０ａの熱伝導率をより高くできる。
【0041】
［実施例２］
図７は、実施例２に係る半導体装置の平面図である。図７に示すように、実施例２の半導体装置５２では、バイアホール２２ａと２２ｂとの間に、バイアホール２２ｃ（第３バイアホール）が設けられている。バイアホール２２ｃがソース電極１２に接触する第３面積は、バイアホール２２ｂがソース電極１２に接触する第１面積より大きくかつバイアホール２２ａがソース電極１２に接触する第２面積より小さい。このように、バイアホール２２ａから２２ｃの個数を増やすことで、単位ＦＥＴ３５内の温度分布をより小さくできる。その他の構成は実施例１と同じであり説明を省略する。
図７は、実施例２に係る半導体装置の平面図である。図７に示すように、実施例２の半導体装置５２では、バイアホール２２ａと２２ｂとの間に、バイアホール２２ｃ（第３バイアホール）が設けられている。バイアホール２２ｃがソース電極１２に接触する第３面積は、バイアホール２２ｂがソース電極１２に接触する第１面積より大きくかつバイアホール２２ａがソース電極１２に接触する第２面積より小さい。このように、バイアホール２２ａから２２ｃの個数を増やすことで、単位ＦＥＴ３５内の温度分布をより小さくできる。その他の構成は実施例１と同じであり説明を省略する。
【0042】
実施例２のように、１つのソース電極１２に３個以上のバイアホール２２ａから２２ｃが設けられいている場合、バイアホール２２ｂがソース電極１２に接触する第１面積を、バイアホール２２ａから２２ｃがソース電極１２にそれぞれ接触する面積のうち最も小さくする。これにより、バイアホール２２ｂ付近の基板１０の表面３０と裏面３１との間の熱抵抗を低くできる。よって、単位ＦＥＴ３５内の温度分布を小さくできる。
【0043】
また、バイアホール２２ａがソース電極１２に接触する第２面積を、バイアホール２２ａから２２ｃがソース電極１２にそれぞれ接触する面積のうち最も大きくする。これにより、バイアホール２２ａ付近の基板１０の表面３０と裏面３１との間の熱抵抗を高くできる。よって、単位ＦＥＴ３５内の温度分布をより小さくできる。
【0044】
さらに、複数のソース電極１２のうち第１ソース電極に対応するバイアホール２２ｂの第１面積と、複数のソース電極１２のうち第１ソース電極に隣接する第２ソース電極に対応する第１面積と、を等しくする。第１ソース電極に対応する第２面積と、第２ソース電極に対応する第２面積とを、を等しくする。第１ソース電極に対応する第３面積と、第２ソース電極に対応する第３面積とを、を等しくする。これにより、第１単位ＦＥＴ内の温度分布と第２単位ＦＥＴ内の温度分布とを共に小さくできる。
【0045】
ソース電極１２のＹ方向の幅Ｓ０は、一例として３２０μｍである。ソース電極１２の＋Ｙ端とバイアホール２２ａの＋Ｙ端との距離Ｓ１は、一例として５０μｍである。バイアホール２２ａの－Ｙ端とバイアホール２２ｃの＋Ｙ端との距離Ｓ２は、一例として５０μｍである。バイアホール２２ｃの－Ｙ端とバイアホール２２ｂの＋Ｙ端との距離Ｓ３は、一例として７０μｍである。ソース電極１２の－Ｙ端とバイアホール２２ｂの－Ｙ端との距離Ｓ４は、一例として５０μｍである。ソース電極１２のＸ方向の幅Ｓ５は、一例として５０μｍである。ソース電極１２とドレインバスバー２６との間の距離Ｓ６は、一例として３０μｍである、ソース電極１２とゲートバスバー２４との間の距離Ｓ７は、一例として３０μｍである。バイアホール２２ａのＹ方向における幅Ｈ１は、一例として５０μｍである。バイアホール２２ｃのＹ方向における幅Ｈ３は、一例として３０μｍである。バイアホール２２ｂのＹ方向における幅Ｈ２は、一例として２０μｍである。バイアホール２２ａから２２ｃのＸ方向における幅Ｈ４は、一例として２０μｍである。
【0046】
バイアホール２２ｃがソース電極１２に接触する第３面積は、例えば、バイアホール２２ａがソース電極１２に接触する第１面積の７／８以下であり、好ましくは３／４以下である。バイアホール２２ｂがソース電極１２に接触する第２面積は、例えば、第３面積の７／８以下であり、好ましくは３／４以下である。これにより、単位ＦＥＴ３５内の温度分布を小さくできる。第３面積は、例えば第１面積の１／２０以上である。第２面積は、例えば第３面積の１／２０以上である。これにより、ソースインダクタンスを低減できる。
【0047】
単位ＦＥＴ３５の領域３５ａと基板１０の裏面３１との熱抵抗を低くする観点から、例えば距離Ｓ３をＳ２より大きくする。これにより、領域３５ａにおいて発生した熱を効率よく裏面３１に伝導させることができる。よって、単位ＦＥＴ３５内の温度分布をより小さくできる。
【0048】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0049】
１０、１０ａ 基板
１０ｂ 半導体層
１１ 活性領域
１２ ソース電極
１３ 非活性領域
１４ ゲート電極
１４ａ ゲート金属層
１６ ドレイン電極
１８ａ オーミック金属層
１８ｂ 低抵抗層
２２ａ、２２ｂ、２２ｃ バイアホール
２４ ゲートバスバー
２６ ドレインバスバー
３０ 表面
３１ 裏面
３３ 空洞
３４、３４ａ 金属層
３５ 単位ＦＥＴ
３５ａ、３５ｂ 領域
３７ ロー材
３７ａ実装基板
３８ 充填材
１０ｂ 半導体層
１１ 活性領域
１２ ソース電極
１３ 非活性領域
１４ ゲート電極
１４ａ ゲート金属層
１６ ドレイン電極
１８ａ オーミック金属層
１８ｂ 低抵抗層
２２ａ、２２ｂ、２２ｃ バイアホール
２４ ゲートバスバー
２６ ドレインバスバー
３０ 表面
３１ 裏面
３３ 空洞
３４、３４ａ 金属層
３５ 単位ＦＥＴ
３５ａ、３５ｂ 領域
３７ ロー材
３７ａ実装基板
３８ 充填材
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2023-09-29
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【0009】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられたゲート電極と、前記半導体層上に設けられたドレイン電極と、前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極と、を備え、前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホールが設けられ、前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホールを有し、前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい半導体装置である。これにより、トランジスタ内の温度分布を小さくできる。
（２）上記（１）において、前記基板は炭化シリコン基板またはダイヤモンド基板であってもよい。
（３）上記（１）において、前記基板は、４Ｈ炭化シリコン基板または６Ｈ炭化シリコン基板であってもよい。
（４）上記（１）から（３）のいずれかにおいて、前記複数のバイアホールは、前記ゲート電極における前記第１端の反対の端である第２端に最も近く、かつ前記ソース電極に接触する第２面積を有する第２バイアホールを有し、前記第２面積は、前記複数の面積のうち最も大きくてもよい。
（５）上記（１）から（４）のいずれかにおいて、前記複数のバイアホール内に充填され、前記基板の熱伝導率より低い熱伝導率を有する充填材を備えてもよい。
（６）上記（１）から（４）のいずれかにおいて、前記複数のバイアホールの内部には空洞が存在してもよい。
（７）上記（１）から（６）のいずれかにおいて、前記基板下に設けられ、前記複数のバイアホールを介し前記ソース電極と電気的に接続する金属層を備えてもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有してもよい。
（９）上記（１）から（８）のいずれかにおいて、複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、前記複数のゲート電極の第１端はゲートバスバーに電気的に接続されてもよい。
（１０）上記（４）または（８）において、複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、前記複数のソース電極のうち第１ソース電極に対応する前記第１面積と、前記複数のソース電極のうち第１ソース電極に隣接する第２ソース電極に対応する前記第１面積と、は等しく、前記第１ソース電極に対応する前記第２面積と、前記第２ソース電極に対応する前記第２面積と、は等しくてもよい。
（１１）上記（１０）において、前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有し、前記第１ソース電極に対応する前記第３面積と、前記第２ソース電極に対応する前記第３面積と、は等しくてもよい。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられたゲート電極と、前記半導体層上に設けられたドレイン電極と、前記半導体層上に設けられ、前記ドレイン電極とで前記ゲート電極を挟むソース電極と、を備え、前記基板および前記半導体層には、前記基板の厚さ方向から見て前記ソース電極に重なり、前記半導体層および前記基板を貫通し、前記ソース電極の延伸方向に配列された複数のバイアホールが設けられ、前記複数のバイアホールは、前記ゲート電極における信号が入力する第１端に最も近く、かつ前記ソース電極に接触する第１面積を有する第１バイアホールを有し、前記第１面積は、前記複数のバイアホールが前記ソース電極にそれぞれ接触する複数の面積のうち最も小さい半導体装置である。これにより、トランジスタ内の温度分布を小さくできる。
（２）上記（１）において、前記基板は炭化シリコン基板またはダイヤモンド基板であってもよい。
（３）上記（１）において、前記基板は、４Ｈ炭化シリコン基板または６Ｈ炭化シリコン基板であってもよい。
（４）上記（１）から（３）のいずれかにおいて、前記複数のバイアホールは、前記ゲート電極における前記第１端の反対の端である第２端に最も近く、かつ前記ソース電極に接触する第２面積を有する第２バイアホールを有し、前記第２面積は、前記複数の面積のうち最も大きくてもよい。
（５）上記（１）から（４）のいずれかにおいて、前記複数のバイアホール内に充填され、前記基板の熱伝導率より低い熱伝導率を有する充填材を備えてもよい。
（６）上記（１）から（４）のいずれかにおいて、前記複数のバイアホールの内部には空洞が存在してもよい。
（７）上記（１）から（６）のいずれかにおいて、前記基板下に設けられ、前記複数のバイアホールを介し前記ソース電極と電気的に接続する金属層を備えてもよい。
（８）上記（１）から（７）のいずれかにおいて、前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有してもよい。
（９）上記（１）から（８）のいずれかにおいて、複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、前記複数のゲート電極の第１端はゲートバスバーに電気的に接続されてもよい。
（１０）上記（４）または（８）において、複数の前記ソース電極と複数の前記ドレイン電極とは互い違いに設けられ、複数の前記ゲート電極の各々は、前記複数のソース電極の１つと前記複数のドレイン電極の１つとに挟まれ、前記複数のソース電極のうち第１ソース電極に対応する前記第１面積と、前記複数のソース電極のうち第１ソース電極に隣接する第２ソース電極に対応する前記第１面積と、は等しく、前記第１ソース電極に対応する前記第２面積と、前記第２ソース電極に対応する前記第２面積と、は等しくてもよい。
（１１）上記（１０）において、前記複数のバイアホールは、前記第１バイアホールと前記第２バイアホールとの間に設けられ、前記ソース電極に接触する第３面積は、前記第１面積より大きくかつ前記第２面積より小さい第３バイアホールを有し、前記第１ソース電極に対応する前記第３面積と、前記第２ソース電極に対応する前記第３面積と、は等しくてもよい。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【0018】
ソース電極１２の下に基板１０を貫通するバイアホール２２ａおよび２２ｂが設けられている。バイアホール２２ａおよび２２ｂはＹ方向に配列されている。バイアホール２２ａはドレインバスバー２６に近く、バイアホール２２ｂはゲートバスバー２４に近い。バイアホール２２ａおよび２２ｂの平面形状は例えば略楕円形または略円形である。バイアホール２２ａの長軸方向はＹ方向であり、短軸方向はＸ方向である。バイアホール２２ａの平面面積（ソース電極１２に接触する領域における面積）は、バイアホール２２ｂの平面面積より大きい。基板１０の厚さ方向（Ｚ方向）から見て、バイアホール２２ａおよび２２ｂはソース電極１２に重なり、ソース電極１２にバイアホール２２ａおよび２２ｂが接続する領域はソース電極１２内に収まる。すなわち、基板１０の表面３０においてソース電極１２の外にバイアホール２２ａおよび２２ｂは設けられていない。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【0021】
ソース電極１２のＹ方向の幅Ｓ０は、一例として３２０μｍである。ソース電極１２の＋Ｙ端とバイアホール２２ａの＋Ｙ端との距離Ｓ１は、一例として５０μｍである。バイアホール２２ａの－Ｙ端とバイアホール２２ｂの＋Ｙ端との距離Ｓ２は、一例として１５０μｍである。ソース電極１２の－Ｙ端とバイアホール２２ｂの－Ｙ端との距離Ｓ４は、一例として５０μｍである。ソース電極１２のＸ方向の幅Ｓ５は、一例として５０μｍである。ソース電極１２とドレインバスバー２６との間の距離Ｓ６は、一例として５０μｍである。ソース電極１２とゲートバスバー２４との間の距離Ｓ７は、一例として５０μｍである。バイアホール２２ａのＹ方向における幅Ｈ１は、一例として５０μｍである。バイアホール２２ｂのＹ方向における幅Ｈ２は、一例として２０μｍである。バイアホール２２ａおよび２２ｂのＸ方向における幅Ｈ４は、一例として２０μｍである。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【0030】
ソース電極１２においてバイアホール２２ａおよび２２ｂからの距離が長い箇所へは、グランド電位が供給しにくくなるため、インダクタンス成分が大きくなる。この観点から、１つのソース電極１２に設けられるバイアホール２２ａおよび２２ｂが２個の場合、例えば距離Ｓ２は、距離Ｓ１の２倍程度かつ距離Ｓ４の約２倍程度である。さらに、単位ＦＥＴ３５内の温度分布を小さくするために、Ｓ１、Ｓ２およびＳ４の関係が設定される。これらを考慮して、距離Ｓ２は、例えば距離Ｓ１またはＳ４の１倍以上かつ１０倍以下であり、好ましくは１．５倍以上かつ５倍以下とすることができる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【0042】
実施例２のように、１つのソース電極１２に３個以上のバイアホール２２ａから２２ｃが設けられている場合、バイアホール２２ｂがソース電極１２に接触する第１面積を、バイアホール２２ａから２２ｃがソース電極１２にそれぞれ接触する面積のうち最も小さくする。これにより、バイアホール２２ｂ付近の基板１０の表面３０と裏面３１との間の熱抵抗を低くできる。よって、単位ＦＥＴ３５内の温度分布を小さくできる。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【0045】
ソース電極１２のＹ方向の幅Ｓ０は、一例として３２０μｍである。ソース電極１２の＋Ｙ端とバイアホール２２ａの＋Ｙ端との距離Ｓ１は、一例として５０μｍである。バイアホール２２ａの－Ｙ端とバイアホール２２ｃの＋Ｙ端との距離Ｓ２は、一例として５０μｍである。バイアホール２２ｃの－Ｙ端とバイアホール２２ｂの＋Ｙ端との距離Ｓ３は、一例として７０μｍである。ソース電極１２の－Ｙ端とバイアホール２２ｂの－Ｙ端との距離Ｓ４は、一例として５０μｍである。ソース電極１２のＸ方向の幅Ｓ５は、一例として５０μｍである。ソース電極１２とドレインバスバー２６との間の距離Ｓ６は、一例として３０μｍである。ソース電極１２とゲートバスバー２４との間の距離Ｓ７は、一例として３０μｍである。バイアホール２２ａのＹ方向における幅Ｈ１は、一例として５０μｍである。バイアホール２２ｃのＹ方向における幅Ｈ３は、一例として３０μｍである。バイアホール２２ｂのＹ方向における幅Ｈ２は、一例として２０μｍである。バイアホール２２ａから２２ｃのＸ方向における幅Ｈ４は、一例として２０μｍである。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【0046】
バイアホール２２ｃがソース電極１２に接触する第３面積は、例えば、バイアホール２２ａがソース電極１２に接触する第２面積の７／８以下であり、好ましくは３／４以下である。バイアホール２２ｂがソース電極１２に接触する第１面積は、例えば、第３面積の７／８以下であり、好ましくは３／４以下である。これにより、単位ＦＥＴ３５内の温度分布を小さくできる。第３面積は、例えば第２面積の１／２０以上である。第１面積は、例えば第３面積の１／２０以上である。これにより、ソースインダクタンスを低減できる。