知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024045054
(43)【公開日】2024-04-02
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H01L 21/336 20060101AFI20240326BHJP
H01L 29/423 20060101ALI20240326BHJP
H01L 29/417 20060101ALI20240326BHJP
H01L 21/768 20060101ALI20240326BHJP
H01L 21/3205 20060101ALI20240326BHJP
H01L 21/8238 20060101ALI20240326BHJP
【ＦＩ】
H01L29/78 301G
H01L29/78 301X
H01L29/58 G
H01L29/50 M
H01L29/78 301S
H01L21/90 J
H01L21/88 Z
H01L27/092 D
H01L27/092 C
H01L27/092 F
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023150714
(22)【出願日】2023-09-19
(31)【優先権主張番号】10-2022-0118265
(32)【優先日】2022-09-20
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】林 宰 賢
(72)【発明者】
【氏名】金 秀 賓
(72)【発明者】
【氏名】オ 芝 ウォン
(72)【発明者】
【氏名】朴 珍 ホ
(72)【発明者】
【氏名】全 衆 源
【テーマコード（参考）】
4M104
5F033
5F048
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA03
4M104BB14
4M104BB17
4M104BB18
4M104BB30
4M104BB32
4M104CC01
4M104CC05
4M104FF11
4M104FF17
4M104FF18
4M104GG10
4M104GG14
5F033JJ18
5F033JJ19
5F033JJ21
5F033JJ32
5F033JJ33
5F033KK03
5F033KK06
5F033QQ08
5F033QQ10
5F033RR06
5F033VV06
5F033WW01
5F033XX03
5F033XX31
5F048AA01
5F048AA04
5F048AC03
5F048BA01
5F048BB09
5F048BB11
5F048BD06
5F048BF07
5F140AA14
5F140AB03
5F140BB05
5F140BB06
5F140BC15
5F140BD11
5F140BF05
5F140BF51
5F140BG04
5F140BH06
5F140BH27
5F140BJ05
5F140BJ10
5F140BJ11
5F140BJ17
5F140BK09
5F140BK18
5F140CB04
5F140CC08
(57)【要約】
【課題】不良の発生が減少する電界効果トランジスタを含む半導体素子を提供する。
【解決手段】第１及び第２の領域を有する基板と、第１の領域の基板上に形成され第１の方向に延在する第１のアクティブピンと、第２の領域の基板上に形成され第１の方向に延在する第２のアクティブピンと、第１の領域と第２の領域との間の基板上に形成される素子分離パターンと、第１のアクティブピン上に第１のアクティブピンを横切って第１の方向と垂直である第２の方向に延在し素子分離パターンの上面まで延在する第１のゲート構造物と、第２のアクティブピン上に第２のアクティブピンを横切って第２の方向に延在し素子分離パターンの上面まで延在する第２のゲート構造物とを有し、第１のゲート構造物は、第１の幅を有する第１の部分と第１の幅よりも狭い第２の幅を有する第２の部分とを含み、第２のゲート構造物は、第１の幅を有する第３の部分と第２の幅を有する第４の部分とを含む。
【選択図】図１
【解決手段】第１及び第２の領域を有する基板と、第１の領域の基板上に形成され第１の方向に延在する第１のアクティブピンと、第２の領域の基板上に形成され第１の方向に延在する第２のアクティブピンと、第１の領域と第２の領域との間の基板上に形成される素子分離パターンと、第１のアクティブピン上に第１のアクティブピンを横切って第１の方向と垂直である第２の方向に延在し素子分離パターンの上面まで延在する第１のゲート構造物と、第２のアクティブピン上に第２のアクティブピンを横切って第２の方向に延在し素子分離パターンの上面まで延在する第２のゲート構造物とを有し、第１のゲート構造物は、第１の幅を有する第１の部分と第１の幅よりも狭い第２の幅を有する第２の部分とを含み、第２のゲート構造物は、第１の幅を有する第３の部分と第２の幅を有する第４の部分とを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の領域及び第２の領域を有する基板と、
前記第１の領域の基板上に形成され、第１の方向に延在する第１のアクティブピンと、
前記第２の領域の基板上に形成され、前記第１の方向に延在する第２のアクティブピンと、
前記第１の領域と前記第２の領域との間の基板上に形成される素子分離パターンと、
前記第１のアクティブピン上に、前記第１のアクティブピンを横切って、前記第１の方向と垂直である第２の方向に延在し、前記素子分離パターンの上面まで延在する第１のゲート構造物と、
前記第２のアクティブピン上に、前記第２のアクティブピンを横切って、前記第２の方向に延在し、前記素子分離パターンの上面まで延在する第２のゲート構造物と、を有し、
前記第１のゲート構造物は、第１の幅を有する第１の部分と、前記第１の幅よりも狭い第２の幅を有する第２の部分と、を含み、
前記第２のゲート構造物は、前記第１の幅を有する第３の部分と、前記第２の幅を有する第４の部分と、を含むことを特徴とする半導体素子。
前記第１の領域の基板上に形成され、第１の方向に延在する第１のアクティブピンと、
前記第２の領域の基板上に形成され、前記第１の方向に延在する第２のアクティブピンと、
前記第１の領域と前記第２の領域との間の基板上に形成される素子分離パターンと、
前記第１のアクティブピン上に、前記第１のアクティブピンを横切って、前記第１の方向と垂直である第２の方向に延在し、前記素子分離パターンの上面まで延在する第１のゲート構造物と、
前記第２のアクティブピン上に、前記第２のアクティブピンを横切って、前記第２の方向に延在し、前記素子分離パターンの上面まで延在する第２のゲート構造物と、を有し、
前記第１のゲート構造物は、第１の幅を有する第１の部分と、前記第１の幅よりも狭い第２の幅を有する第２の部分と、を含み、
前記第２のゲート構造物は、前記第１の幅を有する第３の部分と、前記第２の幅を有する第４の部分と、を含むことを特徴とする半導体素子。
【請求項2】
前記第１のゲート構造物の第２の部分は、前記素子分離パターン上に配置され、
前記第２のゲート構造物の第４の部分は、前記素子分離パターン上に配置されることを特徴とする請求項１に記載の半導体素子。
前記第２のゲート構造物の第４の部分は、前記素子分離パターン上に配置されることを特徴とする請求項１に記載の半導体素子。
【請求項3】
前記第１のゲート構造物の第１の部分は、前記第１のアクティブピン及び前記第１の領域と隣接する素子分離パターン上に配置され、
前記第２のゲート構造物の第３の部分は、前記第２のアクティブピン及び前記第２の領域と隣接する素子分離パターン上に配置されることを特徴とする請求項１に記載の半導体素子。
前記第２のゲート構造物の第３の部分は、前記第２のアクティブピン及び前記第２の領域と隣接する素子分離パターン上に配置されることを特徴とする請求項１に記載の半導体素子。
【請求項4】
前記第１のゲート構造物及び第２のゲート構造物は、前記第２の方向に並列して配置されることを特徴とする請求項１に記載の半導体素子。
【請求項5】
前記第１のゲート構造物の両側の前記第１のアクティブピン上に設けられる第１の半導体構造物と、
前記第１の半導体構造物と接して、前記第２の方向に延在する第１の金属パターンと、
前記第２のゲート構造物の両側の前記第２のアクティブピン上に設けられる第２の半導体構造物と、
前記第２の半導体構造物と接して、前記第２の方向に延在する第２の金属パターンと、をさらに有することを特徴とする請求項１に記載の半導体素子。
前記第１の半導体構造物と接して、前記第２の方向に延在する第１の金属パターンと、
前記第２のゲート構造物の両側の前記第２のアクティブピン上に設けられる第２の半導体構造物と、
前記第２の半導体構造物と接して、前記第２の方向に延在する第２の金属パターンと、をさらに有することを特徴とする請求項１に記載の半導体素子。
【請求項6】
前記第１のゲート構造物と第２のゲート構造物との前記第２の方向間の部位には、前記第１の方向に延在する開口部が含まれ、
前記開口部内には、前記第１の方向に延在する絶縁パターンが設けられることを特徴とする請求項１に記載の半導体素子。
前記開口部内には、前記第１の方向に延在する絶縁パターンが設けられることを特徴とする請求項１に記載の半導体素子。
【請求項7】
前記絶縁パターンの底面は、前記素子分離パターンと接することを特徴とする請求項６に記載の半導体素子。
【請求項8】
前記第２の方向に対向する前記第１のゲート構造物の一端部及び第２のゲート構造物の一端部は、前記絶縁パターンの側壁と接することを特徴とする請求項６に記載の半導体素子。
【請求項9】
前記第２の方向に対向する前記第１のゲート構造物の一端部及び第２のゲート構造物の一端部は、前記第２の幅を有することを特徴とする請求項１に記載の半導体素子。
【請求項10】
第１の領域、第２の領域、及び前記第１の領域と前記第２の領域との間の境界領域を有する基板と、
第１の領域の基板上に形成され、第１の方向に延在する第１のアクティブピンと、
第２の領域の基板上に形成され、前記第１の方向に延在する第２のアクティブピンと、
前記境界領域の基板上に形成される素子分離パターンと、
前記第１のアクティブピン上に、前記第１のアクティブピンを横切って、前記第１の方向と垂直である第２の方向に延在し、前記素子分離パターンの上面まで延在する第１のゲート構造物と、
前記第２のアクティブピン上に、前記第２のアクティブピンを横切って、前記第２の方向に延在し、前記素子分離パターンの上面まで延在する第２のゲート構造物と、
前記第１のゲート構造物の両側の前記第１のアクティブピン上に設けられる第１の半導体構造物と、
前記第１の半導体構造物と接して、前記第２の方向に延在する第１の金属パターンと、
前記第２のゲート構造物の両側の前記第２のアクティブピン上に設けられる第２の半導体構造物と、
前記第２の半導体構造物と接して、前記第２の方向に延在する第２の金属パターンと、を有し、
前記素子分離パターン上に配置される第１のゲート構造物の一部は、前記第１のゲート構造物の他の部位よりも狭い幅を有し、
前記素子分離パターン上に配置される第２のゲート構造物の一部は、前記第２のゲート構造物の他の部位よりも狭い幅を有することを特徴とする半導体素子。
第１の領域の基板上に形成され、第１の方向に延在する第１のアクティブピンと、
第２の領域の基板上に形成され、前記第１の方向に延在する第２のアクティブピンと、
前記境界領域の基板上に形成される素子分離パターンと、
前記第１のアクティブピン上に、前記第１のアクティブピンを横切って、前記第１の方向と垂直である第２の方向に延在し、前記素子分離パターンの上面まで延在する第１のゲート構造物と、
前記第２のアクティブピン上に、前記第２のアクティブピンを横切って、前記第２の方向に延在し、前記素子分離パターンの上面まで延在する第２のゲート構造物と、
前記第１のゲート構造物の両側の前記第１のアクティブピン上に設けられる第１の半導体構造物と、
前記第１の半導体構造物と接して、前記第２の方向に延在する第１の金属パターンと、
前記第２のゲート構造物の両側の前記第２のアクティブピン上に設けられる第２の半導体構造物と、
前記第２の半導体構造物と接して、前記第２の方向に延在する第２の金属パターンと、を有し、
前記素子分離パターン上に配置される第１のゲート構造物の一部は、前記第１のゲート構造物の他の部位よりも狭い幅を有し、
前記素子分離パターン上に配置される第２のゲート構造物の一部は、前記第２のゲート構造物の他の部位よりも狭い幅を有することを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に関し、特に、電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を含む半導体素子に関する。
【背景技術】
【0002】
半導体素子には、電界効果トランジスタ（ＦＥＴ）が含まれるものがある。
【0003】
半導体素子が集積化されることにつれ、上記電界効果トランジスタは、複雑な配置を有し、電界効果トランジスタの各パターンを形成する工程中に不良が発生する可能性があるという問題があった。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平９－１４８５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上記従来の半導体素子の問題点に鑑みてなされたものであって、本発明の目的は、不良の発生が減少する電界効果トランジスタを含む半導体素子を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体素子は、第１の領域及び第２の領域を有する基板と、前記第１の領域の基板上に形成され、第１の方向に延在する第１のアクティブピンと、前記第２の領域の基板上に形成され、前記第１の方向に延在する第２のアクティブピンと、前記第１の領域と前記第２の領域との間の基板上に形成される素子分離パターンと、前記第１のアクティブピン上に、前記第１のアクティブピンを横切って、前記第１の方向と垂直である第２の方向に延在し、前記素子分離パターンの上面まで延在する第１のゲート構造物と、前記第２のアクティブピン上に、前記第２のアクティブピンを横切って、前記第２の方向に延在し、前記素子分離パターンの上面まで延在する第２のゲート構造物と、を有し、前記第１のゲート構造物は、第１の幅を有する第１の部分と、前記第１の幅よりも狭い第２の幅を有する第２の部分と、を含み、前記第２のゲート構造物は、前記第１の幅を有する第３の部分と、前記第２の幅を有する第４の部分と、を含むことを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体素子は、第１の領域、第２の領域、及び前記第１の領域と前記第２の領域との間の境界領域を有する基板と、第１の領域の基板上に形成され、第１の方向に延在する第１のアクティブピンと、第２の領域の基板上に形成され、前記第１の方向に延在する第２のアクティブピンと、前記境界領域の基板上に形成される素子分離パターンと、前記第１のアクティブピン上に、前記第１のアクティブピンを横切って、前記第１の方向と垂直である第２の方向に延在し、前記素子分離パターンの上面まで延在する第１のゲート構造物と、前記第２のアクティブピン上に、前記第２のアクティブピンを横切って、前記第２の方向に延在し、前記素子分離パターンの上面まで延在する第２のゲート構造物と、前記第１のゲート構造物の両側の前記第１のアクティブピン上に設けられる第１の半導体構造物と、前記第１の半導体構造物と接して、前記第２の方向に延在する第１の金属パターンと、前記第２のゲート構造物の両側の前記第２のアクティブピン上に設けられる第２の半導体構造物と、前記第２の半導体構造物と接して、前記第２の方向に延在する第２の金属パターンと、を有し、前記素子分離パターン上に配置される第１のゲート構造物の一部は、前記第１のゲート構造物の他の部位よりも狭い幅を有し、前記素子分離パターン上に配置される第２のゲート構造物の一部は、前記第２のゲート構造物の他の部位よりも狭い幅を有することを特徴とする。
【0008】
前記した目的を達成するための本発明の一実施形態に係る半導体素子は、第１の領域、第２の領域、並びに前記第１及び第２の領域の間の境界領域を有する基板が設けられる。 前記境界領域の基板上の素子分離パターンが設けられる。前記第１の領域の基板上に第２の方向に延在し、一端部が前記第１の領域と隣接する境界領域の素子分離パターン上に配置され、前記第１のゲート構造物が設けられる。前記第２の領域の基板上に前記第２の方向に延在し、一端部が前記第２の領域と隣接する境界領域の素子分離パターン上に配置される第２のゲート構造物が設けられる。それぞれの第１のゲート構造物は、第１の幅を有する第１の部分、及び前記第１の幅よりも狭い第２の幅を有する第２の部分を含み、前記第２の部分は、前記素子分離パターン上に配置される。前記第２のゲート構造物は、前記第１の幅を有する第３の部分、及び前記第２の幅を有する第４の部分を含み、前記第４の部分は、前記素子分離パターン上に配置される。
【発明の効果】
【0009】
本発明に係る半導体素子によれば、半導体素子に含まれる電界効果トランジスタにおいて、第１及び第２のゲート構造物は、互いに第２の方向に対向する端部で相対的に狭い幅を有する。
従って、第１及び第２のゲート構造物の端部が接続されるブリッジ不良が減少される。
従って、第１及び第２のゲート構造物の端部が接続されるブリッジ不良が減少される。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態に係る半導体素子の概略構成を示す平面図である。
【図2】本発明の一実施形態に係る半導体素子の概略構成を示す斜視図である。
【図3】本発明の一実施形態に係る半導体素子の概略構成を示す断面図である。
【図4】本発明の他の実施形態に係る半導体素子の概略構成を示す斜視図である。
【図5】本発明の他の実施形態に係る半導体素子の概略構成を示す平面図である。
【図6】本発明の一実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図7】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図8】本発明の一実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図9】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図10】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図11】本発明の一実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図12】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図13】本発明の一実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図14】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図15】本発明の一実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図16】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図17】本発明の他の実施形態に係る半導体素子の概略構成を示す平面図である。
【図18】本発明の他の実施形態に係る半導体素子の概略構成を示す断面図である。
【図19】本発明の他の実施形態による半導体素子の製造方法を説明するための平面図である。
【図20】本発明の他の実施形態による半導体素子の製造方法を説明するための平面図である。
【図21】本発明の他の実施形態による半導体素子の製造方法を説明するための平面図である。
【図22】本発明の他の実施形態に係る半導体素子の概略構成を示す平面図である。
【図23】本発明の他の実施形態に係る半導体素子の概略構成を示す断面図である。
【図24】本発明の他の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図25】本発明の他の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【図26】本発明の他の実施形態に係る半導体素子の製造方法を説明するための平面図である。
【発明を実施するための形態】
【0011】
次に、本発明に係る半導体素子を実施するための形態の具体例を図面を参照しながら説明する。
【0012】
図１は、本発明の一実施形態に係る半導体素子の概略構成を示す平面図であり、図２は、本発明の一実施形態に係る半導体素子の概略構成を示す斜視図であり、図３は、本発明の一実施形態に係る半導体素子の概略構成を示す断面図である。
図２は、第１及び第２のゲート構造物を示す。
図３は、図１のＩＩ－ＩＩ’線に沿って切断した断面図である。
図３は、半導体素子にピン電界効果トランジスタを含む場合を示している。
図２は、第１及び第２のゲート構造物を示す。
図３は、図１のＩＩ－ＩＩ’線に沿って切断した断面図である。
図３は、半導体素子にピン電界効果トランジスタを含む場合を示している。
【0013】
図１～図３に示しているように、基板１００は、第１の領域（Ａ）、境界領域（Ｃ）、及び第２の領域（Ｂ）を含む。
第１の領域（Ａ）及び第２の領域（Ｂ）は、それぞれ、電界効果トランジスタを形成するための領域である。
それぞれの第１の領域（Ａ）及び第２の領域（Ｂ）には、ＮＭＯＳ ＦＥＴ又はＰＭＯＳ ＦＥＴが形成される。
一例として、第１の領域（Ａ）は、ＰＭＯＳ ＦＥＴが形成されるための領域であり、第２の領域（Ｂ）は、ＮＭＯＳ ＦＥＴが形成されるための領域である。
第１の領域（Ａ）及び第２の領域（Ｂ）は、それぞれ、電界効果トランジスタを形成するための領域である。
それぞれの第１の領域（Ａ）及び第２の領域（Ｂ）には、ＮＭＯＳ ＦＥＴ又はＰＭＯＳ ＦＥＴが形成される。
一例として、第１の領域（Ａ）は、ＰＭＯＳ ＦＥＴが形成されるための領域であり、第２の領域（Ｂ）は、ＮＭＯＳ ＦＥＴが形成されるための領域である。
【0014】
それぞれの第１の領域（Ａ）及び第２の領域（Ｂ）は、基板１００の上面に平行な第１の方向に延在する形状を有し、第１及び第２の領域（Ａ、Ｂ）の間に、境界領域（Ｃ）が配置される。
第１の領域（Ａ）、境界領域（Ｃ）、及び第２の領域（Ｂ）は、基板１００の上面に平行で、前記第１の方向に垂直な第２の方向に順次配置される。
第１の領域（Ａ）には、第１の方向に延在する第１のアクティブパターン１１０ａが設けられる。
第１のアクティブパターン１１０ａの上面から上に突出し、第１の方向に延在する第１のアクティブピン１１４が設けられる。
第１のアクティブピン１１４は、第２の方向に離隔して配置される。
第１のアクティブピン１１４の間には、第１のトレンチが形成される。
第１のトレンチ内には、第１の素子分離パターン１２０ａが設けられる。
第１の素子分離パターン１２０ａは、第１のアクティブピン１１４の側壁を部分的に覆う。
第１のアクティブピン１１４は、第１の素子分離パターン１２０ａの上面から突出している。
第１の領域（Ａ）、境界領域（Ｃ）、及び第２の領域（Ｂ）は、基板１００の上面に平行で、前記第１の方向に垂直な第２の方向に順次配置される。
第１の領域（Ａ）には、第１の方向に延在する第１のアクティブパターン１１０ａが設けられる。
第１のアクティブパターン１１０ａの上面から上に突出し、第１の方向に延在する第１のアクティブピン１１４が設けられる。
第１のアクティブピン１１４は、第２の方向に離隔して配置される。
第１のアクティブピン１１４の間には、第１のトレンチが形成される。
第１のトレンチ内には、第１の素子分離パターン１２０ａが設けられる。
第１の素子分離パターン１２０ａは、第１のアクティブピン１１４の側壁を部分的に覆う。
第１のアクティブピン１１４は、第１の素子分離パターン１２０ａの上面から突出している。
【0015】
第２の領域（Ｂ）には、第１の方向に延在する第２のアクティブパターン１１０ｂが設けられる。
第２のアクティブパターン１１０ｂの上面から突出し、第１の方向に延在する第２のアクティブピン１１６が設けられる。
第２のアクティブピン１１６は、第２の方向に離隔して配置される。
第２のアクティブピン１１６の間には、第２のトレンチが形成される。
第２のトレンチ内には、第２の素子分離パターン１２０ｂが設けられる。
第２の素子分離パターン１２０ｂは、第２のアクティブピン１１６の側壁を部分的に覆う。
第２のアクティブピン１１６は、第２の素子分離パターン１２０ｂの上面から突出している。
第２のアクティブパターン１１０ｂの上面から突出し、第１の方向に延在する第２のアクティブピン１１６が設けられる。
第２のアクティブピン１１６は、第２の方向に離隔して配置される。
第２のアクティブピン１１６の間には、第２のトレンチが形成される。
第２のトレンチ内には、第２の素子分離パターン１２０ｂが設けられる。
第２の素子分離パターン１２０ｂは、第２のアクティブピン１１６の側壁を部分的に覆う。
第２のアクティブピン１１６は、第２の素子分離パターン１２０ｂの上面から突出している。
【0016】
境界領域（Ｃ）は、第１及び第２のアクティブパターン（１１０ａ、１１０ｂ）の上面よりも低い底面を有する第３のトレンチを含む。
第３のトレンチ内には、第３の素子分離パターン１２０ｃが設けられる。
第１～第３の素子分離パターン（１２０ａ、１２０ｂ、１２０ｃ）は、例えば、シリコン酸化物を含む。
第３のトレンチ内には、第３の素子分離パターン１２０ｃが設けられる。
第１～第３の素子分離パターン（１２０ａ、１２０ｂ、１２０ｃ）は、例えば、シリコン酸化物を含む。
【0017】
第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び一部の第３の素子分離パターン１２０ｃ上には、第１のアクティブピン１１４を横切って、第２の方向に延在する第１のゲート構造物１５６が設けられる。
それぞれの第１のゲート構造物１５６の一端部は、第３の素子分離パターン１２０ｃ上に位置する。
第１のゲート構造物１５６は、第１の幅（例えば、第１の方向への幅、Ｗ１）を有する第１の部分１５６ａと、第１の幅（Ｗ１）よりも小さい第２の幅（Ｗ２）を有する第２の部分１５６ｂとを含む。
第１のゲート構造物の第１の部分１５６ａは、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置される。
それぞれの第１のゲート構造物１５６の一端部は、第３の素子分離パターン１２０ｃ上に位置する。
第１のゲート構造物１５６は、第１の幅（例えば、第１の方向への幅、Ｗ１）を有する第１の部分１５６ａと、第１の幅（Ｗ１）よりも小さい第２の幅（Ｗ２）を有する第２の部分１５６ｂとを含む。
第１のゲート構造物の第１の部分１５６ａは、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置される。
【0018】
第１のゲート構造物の第１の部分１５６ａは、第１の領域（Ａ）の第１のアクティブピン１１４を横切って、境界領域（Ｃ）の一部まで延在する。
第１のゲート構造物の第２の部分１５６ｂは、第１の部分１５６ａの一端部に接続され、例えば、連続して配置される。
第１のゲート構造物の第２の部分１５６ｂは、第３の素子分離パターン１２０ｃ上に配置される。
そこで、第１のゲート構造物の第２の部分１５６ｂは、実質的なゲートとして動作しないので、第２の部分１５６ｂの幅が減少しても、電気的特性が変化しない。
第１のゲート構造物の第１の部分１５６ａと第２の部分１５６ｂが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
第１のゲート構造物の第１の部分１５６ａの一端部は、境界領域（Ｃ）上に配置される。
このように、第１のゲート構造物１５６は、位置によって、異なる幅を有する。
第１のゲート構造物の第２の部分１５６ｂは、第１の部分１５６ａの一端部に接続され、例えば、連続して配置される。
第１のゲート構造物の第２の部分１５６ｂは、第３の素子分離パターン１２０ｃ上に配置される。
そこで、第１のゲート構造物の第２の部分１５６ｂは、実質的なゲートとして動作しないので、第２の部分１５６ｂの幅が減少しても、電気的特性が変化しない。
第１のゲート構造物の第１の部分１５６ａと第２の部分１５６ｂが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
第１のゲート構造物の第１の部分１５６ａの一端部は、境界領域（Ｃ）上に配置される。
このように、第１のゲート構造物１５６は、位置によって、異なる幅を有する。
【0019】
他の実施形態において、第１のゲート構造物の第１の部分１５６ａの第１の方向の両側は、第１のゲート構造物の第２の部分１５６ｂの第１の方向の両側とそれぞれ、第２の方向に並んでいない。
すなわち、第１のゲート構造物の第２の部分１５６ｂは、第１のゲート構造物の第１の部分１５６ａの両側からそれぞれ折り曲げられて、幅が減少する。
すなわち、第１のゲート構造物の第２の部分１５６ｂは、第１のゲート構造物の第１の部分１５６ａの両側からそれぞれ折り曲げられて、幅が減少する。
【0020】
第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び一部の第３の素子分離パターン１２０ｃ上には、第２のアクティブピン１１６を横切って、第２の方向に延在する第２のゲート構造物１５８が設けられる。
それぞれの第２のゲート構造物１５８の一端部は、第３の素子分離パターン１２０ｃ上に位置する。
第２のゲート構造物１５８は、第１の幅を有する第３の部分１５８ａと、第２の幅を有する第４の部分１５８ｂとを含む。
第２のゲート構造物の第３の部分１５８ａは、第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置される。
それぞれの第２のゲート構造物１５８の一端部は、第３の素子分離パターン１２０ｃ上に位置する。
第２のゲート構造物１５８は、第１の幅を有する第３の部分１５８ａと、第２の幅を有する第４の部分１５８ｂとを含む。
第２のゲート構造物の第３の部分１５８ａは、第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置される。
【0021】
第２のゲート構造物の第３の部分１５８ａは、第２の領域（Ｂ）の第２のアクティブピン１１６を横切って、境界領域（Ｃ）の一部まで延在する。
第２のゲート構造物の第４の部分１５８ｂは、第３の部分１５８ａの一端部に接続され、第３の素子分離パターン１２０ｃ上に配置される。
そこで、第２のゲート構造物の第４の部分１５８ｂは、実質的なゲートとして動作しないので、第４の部分１５８ｂの幅が減少しても、電気的特性が変化しない。
第２のゲート構造物の第３の部分１５８ａと第４の部分１５８ｂが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
第２のゲート構造物の第３の部分１５８ａの一端部は、境界領域（Ｃ）上に配置される。
このように、第２のゲート構造物１５８は、位置によって、異なる幅を有する。
第２のゲート構造物の第４の部分１５８ｂは、第３の部分１５８ａの一端部に接続され、第３の素子分離パターン１２０ｃ上に配置される。
そこで、第２のゲート構造物の第４の部分１５８ｂは、実質的なゲートとして動作しないので、第４の部分１５８ｂの幅が減少しても、電気的特性が変化しない。
第２のゲート構造物の第３の部分１５８ａと第４の部分１５８ｂが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
第２のゲート構造物の第３の部分１５８ａの一端部は、境界領域（Ｃ）上に配置される。
このように、第２のゲート構造物１５８は、位置によって、異なる幅を有する。
【0022】
他の実施形態において、第２のゲート構造物の第３の部分１５８ａの第１の方向の両側は、第２のゲート構造物の第４の部分１５８ｂの第１の方向の両側とそれぞれ、第２の方向に並んでいない。
すなわち、第２のゲート構造物の第４の部分１５８ｂは、第２のゲート構造物の第３の部分１５８ａの両側からそれぞれ折り曲げられて、幅が減少する。
すなわち、第２のゲート構造物の第４の部分１５８ｂは、第２のゲート構造物の第３の部分１５８ａの両側からそれぞれ折り曲げられて、幅が減少する。
【0023】
第１及び第２のゲート構造物（１５６、１５８）は、第２の方向に延在する１つのゲート構造物が、第３の素子分離パターン１２０ｃ上で切断して、２つのゲート構造物に分離したものである。
そこで、第１及び第２のゲート構造物（１５６、１５８）は、第２の方向に対して、並んで整列される。
そこで、第１及び第２のゲート構造物（１５６、１５８）は、第２の方向に対して、並んで整列される。
【0024】
第２の方向にアラインされている第１のゲート構造物１５６及び第２のゲート構造物１５８の第２の方向の間の部位には、第１の方向に延在する第１の開口部１４４が形成される。
第１の開口部１４４の底面は、第３の素子分離パターン１２０ｃを露出する。
第１の開口部１４４は、第１及び第２のゲート構造物（１５６、１５８）が形成されるために切断した部位である。
第１の開口部１４４内には、絶縁パターン１４６が設けられる。
絶縁パターン１４６は、第１の方向に延在する。
絶縁パターン１４６の底面は、第３の素子分離パターン１２０ｃと直接的に接する。
第２の方向に対向する第１のゲート構造物１５６の一端部及び第２のゲート構造物１５８の一端部は、絶縁パターン１４６の側壁と接する。
複数の第１のゲート構造物１５６は、第１の方向に離隔して配置される。
複数の第２のゲート構造物１５８は、第１の方向に離隔して配置される。
第１の開口部１４４の底面は、第３の素子分離パターン１２０ｃを露出する。
第１の開口部１４４は、第１及び第２のゲート構造物（１５６、１５８）が形成されるために切断した部位である。
第１の開口部１４４内には、絶縁パターン１４６が設けられる。
絶縁パターン１４６は、第１の方向に延在する。
絶縁パターン１４６の底面は、第３の素子分離パターン１２０ｃと直接的に接する。
第２の方向に対向する第１のゲート構造物１５６の一端部及び第２のゲート構造物１５８の一端部は、絶縁パターン１４６の側壁と接する。
複数の第１のゲート構造物１５６は、第１の方向に離隔して配置される。
複数の第２のゲート構造物１５８は、第１の方向に離隔して配置される。
【0025】
他の実施形態において、それぞれの第１及び第２のゲート構造物（１５６、１５８）は、ゲート絶縁膜１５０と、ゲートパターン１５２と、上部キャップパターン１５４とを含む。
ゲート絶縁膜１５０は、金属酸化物を含む高誘電膜である。
ゲートパターン１５２は、金属物質を含む。
上部キャップパターン１５４は、例えば、シリコン窒化物を含む。
ゲート絶縁膜１５０は、金属酸化物を含む高誘電膜である。
ゲートパターン１５２は、金属物質を含む。
上部キャップパターン１５４は、例えば、シリコン窒化物を含む。
【0026】
第１のゲート構造物１５６の両側の第１のアクティブピン１１４上には、第１の半導体パターンが設けられる。
第１の半導体パターンは、エピタキシャル工程により形成されたものである。
第１の半導体パターンは、ＦＥＴの不純物領域に提供され、第１の半導体パターンには、不純物がドーピングされる。
第１の半導体パターンは、エピタキシャル工程により形成されたものである。
第１の半導体パターンは、ＦＥＴの不純物領域に提供され、第１の半導体パターンには、不純物がドーピングされる。
【0027】
他の実施形態において、第１の半導体パターンは、ＰＭＯＳ ＦＥＴのソース／ドレーン領域に提供される。
この場合、第１の半導体パターンには、Ｐ型不純物がドープされる。
また、第１の半導体パターンは、シリコンゲルマニウムを含む。
第１の半導体パターンは、断面からすると、側壁中心部が突出する多角形状を有する。
この場合、第１の半導体パターンには、Ｐ型不純物がドープされる。
また、第１の半導体パターンは、シリコンゲルマニウムを含む。
第１の半導体パターンは、断面からすると、側壁中心部が突出する多角形状を有する。
【0028】
第２の方向に互いに隣接する第１の半導体パターンは、突出する中心部が互いに接触して、互いに接続される。
そこで、第１の半導体パターンは、１つの第１の半導体構造物１３８ａとして提供される。
第１の半導体構造物１３８ａは、下部に位置する隣接する第１のアクティブピン１１４を、互いに電気的に接続させる。
第２のゲート構造物１５８の両側の第２のアクティブピン１１６上には、第２の半導体パターンが設けられる。
第２の半導体パターンは、エピタキシャル工程により形成されたものである。
第２の半導体パターンは、ＦＥＴの不純物領域に提供され、第２の半導体パターンには、不純物がドープされる。
そこで、第１の半導体パターンは、１つの第１の半導体構造物１３８ａとして提供される。
第１の半導体構造物１３８ａは、下部に位置する隣接する第１のアクティブピン１１４を、互いに電気的に接続させる。
第２のゲート構造物１５８の両側の第２のアクティブピン１１６上には、第２の半導体パターンが設けられる。
第２の半導体パターンは、エピタキシャル工程により形成されたものである。
第２の半導体パターンは、ＦＥＴの不純物領域に提供され、第２の半導体パターンには、不純物がドープされる。
【0029】
他の実施形態において、第２の半導体パターンは、ＮＭＯＳ ＦＥＴのソース／ドレーン領域に提供される。
この場合、第２の半導体パターンには、Ｎ型不純物がドープされる。
また、第２の半導体パターンは、シリコンを含む。
第２の半導体パターンは、断面からすると、側壁中心部が突出する多角形状を有する。
この場合、第２の半導体パターンには、Ｎ型不純物がドープされる。
また、第２の半導体パターンは、シリコンを含む。
第２の半導体パターンは、断面からすると、側壁中心部が突出する多角形状を有する。
【0030】
他の実施形態において、第２の方向に互いに隣接する第２の半導体パターンは、突出する中心部が互いに接触して、互いに接続される。
そこで、第２の半導体パターンは、１つの第２の半導体構造物１３８ｂに提供される。
第２の半導体構造物１３８ｂは、下部に位置する隣接する第２のアクティブピン１１６を互いに電気的に接続する。
そこで、第２の半導体パターンは、１つの第２の半導体構造物１３８ｂに提供される。
第２の半導体構造物１３８ｂは、下部に位置する隣接する第２のアクティブピン１１６を互いに電気的に接続する。
【0031】
第１の半導体構造物１３８ａ及び第２の半導体構造物１３８ｂを覆う第１の層間絶縁膜１４８が設けられる。
第１の層間絶縁膜１４８上には、第１及び第２のゲート構造物（１５６、１５８）を覆う第２の層間絶縁膜１６０が設けられる。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第１の半導体構造物１３８ａの上面に隣接する第１の金属パターン１６４が設けられる。
他の実施形態において、第１の金属パターン１６４の最上面は、第２の層間絶縁膜１６０の上面と同一の平面を有する。
第１の層間絶縁膜１４８上には、第１及び第２のゲート構造物（１５６、１５８）を覆う第２の層間絶縁膜１６０が設けられる。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第１の半導体構造物１３８ａの上面に隣接する第１の金属パターン１６４が設けられる。
他の実施形態において、第１の金属パターン１６４の最上面は、第２の層間絶縁膜１６０の上面と同一の平面を有する。
【0032】
第１の金属パターン１６４は、第１の半導体構造物１３８ａの少なくとも一部と接して、第２の方向に延在する。
他の実施形態において、第１の金属パターン１６４は、第１の領域（Ａ）内に位置する。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第２の半導体構造物１３８ｂの上面と接する第２の金属パターン１６６が設けられる。
他の実施形態において、第２の金属パターン１６６の最上面は、第２の層間絶縁膜１６０の上面と同一の平面を有する。
他の実施形態において、第１の金属パターン１６４は、第１の領域（Ａ）内に位置する。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第２の半導体構造物１３８ｂの上面と接する第２の金属パターン１６６が設けられる。
他の実施形態において、第２の金属パターン１６６の最上面は、第２の層間絶縁膜１６０の上面と同一の平面を有する。
【0033】
第２の金属パターン１６６は、第２の半導体構造物１３８ｂの少なくとも一部と接して、第２の方向に延在する。
他の実施形態において、第２の金属パターン１６６は、第２の領域（Ｂ）内に位置する。
第１及び第２の金属パターン（１６４、１６６）は、第２の方向に対して並んで整列される。
他の実施形態において、第２の金属パターン１６６は、第２の領域（Ｂ）内に位置する。
第１及び第２の金属パターン（１６４、１６６）は、第２の方向に対して並んで整列される。
【0034】
他の実施形態において、第１及び第２の金属パターン（１６４、１６６）は、タングステンを含む。
図に示していないが、それぞれの第１及び第２の金属パターン（１６４、１６６）の側壁及び底面に沿って、バリア金属パターンがさらに含まれる。
バリア金属パターンは、チタン、チタン窒化物、タンタル、又は、タンタル窒化物を含む。
ここで使用される「又は」という用語は、排他的な用語ではなく、例えば、「Ａ又はＢ」は、Ａ、Ｂ、又は、ＡとＢを含む。
図に示していないが、それぞれの第１及び第２の金属パターン（１６４、１６６）の側壁及び底面に沿って、バリア金属パターンがさらに含まれる。
バリア金属パターンは、チタン、チタン窒化物、タンタル、又は、タンタル窒化物を含む。
ここで使用される「又は」という用語は、排他的な用語ではなく、例えば、「Ａ又はＢ」は、Ａ、Ｂ、又は、ＡとＢを含む。
【0035】
図に示していないが、第２の層間絶縁膜１６０、第１及び第２の金属パターン（１６４、１６６）上に、第３の層間絶縁膜が設けられる。
第３の層間絶縁膜、第２の層間絶縁膜１６０、及び上部キャップパターン１５４を貫通して、第１のゲート構造物１５６のゲートパターンと接する第１のコンタクトプラグが設けられる。
また、第３の層間絶縁膜、第２の層間絶縁膜１６０、及び上部キャップパターン１５４を貫通して、第２のゲート構造物１５８のゲートパターンと接する第２のコンタクトプラグが設けられる。
また、それぞれの第１及び第２の金属パターン（１６４、１６６）に接続される上部配線、及びそれぞれの第１及び第２のコンタクトプラグに接続される上部配線が更に含まれる。
第３の層間絶縁膜、第２の層間絶縁膜１６０、及び上部キャップパターン１５４を貫通して、第１のゲート構造物１５６のゲートパターンと接する第１のコンタクトプラグが設けられる。
また、第３の層間絶縁膜、第２の層間絶縁膜１６０、及び上部キャップパターン１５４を貫通して、第２のゲート構造物１５８のゲートパターンと接する第２のコンタクトプラグが設けられる。
また、それぞれの第１及び第２の金属パターン（１６４、１６６）に接続される上部配線、及びそれぞれの第１及び第２のコンタクトプラグに接続される上部配線が更に含まれる。
【0036】
前述したように、第１のゲート構造物の第２の部位１５６ｂの第２の幅は、第１のゲート構造物の第１の部位１５６ａの第１の幅よりも小さい。
第２のゲート構造物の第４の部位１５８ｂの第２の幅は、第２のゲート構造物の第３の部位１５８ａの第１の幅よりも小さい。
このように、第１及び第２のゲート構造物（１５６、１５８）の第２の方向の間に該当する切断部位の幅が、第１の領域（Ａ）上の第１のゲート構造物の第１の幅及び第２の領域（Ｂ）上の第２のゲート構造物の第２の幅よりも小さい。
そのため、第１及び第２のゲート構造物の各端部が切断することなく、互いに接続される不良が減少する。
半導体素子は、ピン電界効果トランジスタを含むものとして説明したが、これに限定されるものではない。
例えば、半導体素子は、マルチブリッジチャンネル電界効果トランジスタでもあり得る。
第２のゲート構造物の第４の部位１５８ｂの第２の幅は、第２のゲート構造物の第３の部位１５８ａの第１の幅よりも小さい。
このように、第１及び第２のゲート構造物（１５６、１５８）の第２の方向の間に該当する切断部位の幅が、第１の領域（Ａ）上の第１のゲート構造物の第１の幅及び第２の領域（Ｂ）上の第２のゲート構造物の第２の幅よりも小さい。
そのため、第１及び第２のゲート構造物の各端部が切断することなく、互いに接続される不良が減少する。
半導体素子は、ピン電界効果トランジスタを含むものとして説明したが、これに限定されるものではない。
例えば、半導体素子は、マルチブリッジチャンネル電界効果トランジスタでもあり得る。
【0037】
図４は、本発明の他の実施形態に係る半導体素子の一部の概略構成を示す斜視図である。
図４は、半導体素子に、マルチブリッジチャンネル電界効果トランジスタを含む場合を示す。
図４は、第１及び第２のゲート構造物を示す。
図４における半導体素子は、チャンネル部位構造がナノシート構造であることを除き、図１～図３で説明した半導体素子と同一である。
そこで、図１～図３の説明と重複する説明は、省略する。
図４に示しているように、第１の領域（Ａ）には、第１のナノシート構造物が設けられ、第２の領域（Ｂ）には、第２のナノシート構造物が形成される。
図４は、半導体素子に、マルチブリッジチャンネル電界効果トランジスタを含む場合を示す。
図４は、第１及び第２のゲート構造物を示す。
図４における半導体素子は、チャンネル部位構造がナノシート構造であることを除き、図１～図３で説明した半導体素子と同一である。
そこで、図１～図３の説明と重複する説明は、省略する。
図４に示しているように、第１の領域（Ａ）には、第１のナノシート構造物が設けられ、第２の領域（Ｂ）には、第２のナノシート構造物が形成される。
【0038】
第１のナノシート構造物は、第１のゲート構造物１５６と重なる部位で、基板表面から垂直な垂直方向に互いに離隔して積層される第１のナノシート１８０を含む。
すなわち、第１のゲート構造物１５６は、第１のナノシート１８０内のギャップ内を満たして、第１のナノシート構造物上に形成される。
第１のゲート構造物１５６は、第１の幅（Ｗ１）を有する第１の部分１５６ａと、第１の幅（Ｗ１）よりも小さい第２の幅（Ｗ２）を有する第２の部分１５６ｂとを含む。
第１のゲート構造物の第１の部分１５６ａは、第１のナノシート構造物、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第１のゲート構造物の第１の部分１５６ａは、第１の領域（Ａ）の第１のナノシート構造物を覆って、境界領域（Ｃ）の一部まで延在する。
第１のゲート構造物の第２の部分１５６ｂは、第１の部分１５６ａの一端部に接続され、第３の素子分離パターン１２０ｃ上に配置される。
すなわち、第１のゲート構造物の第１の部分と第２の部分（１５６ａ、１５６ｂ）が接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
すなわち、第１のゲート構造物１５６は、第１のナノシート１８０内のギャップ内を満たして、第１のナノシート構造物上に形成される。
第１のゲート構造物１５６は、第１の幅（Ｗ１）を有する第１の部分１５６ａと、第１の幅（Ｗ１）よりも小さい第２の幅（Ｗ２）を有する第２の部分１５６ｂとを含む。
第１のゲート構造物の第１の部分１５６ａは、第１のナノシート構造物、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第１のゲート構造物の第１の部分１５６ａは、第１の領域（Ａ）の第１のナノシート構造物を覆って、境界領域（Ｃ）の一部まで延在する。
第１のゲート構造物の第２の部分１５６ｂは、第１の部分１５６ａの一端部に接続され、第３の素子分離パターン１２０ｃ上に配置される。
すなわち、第１のゲート構造物の第１の部分と第２の部分（１５６ａ、１５６ｂ）が接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
【0039】
第２のナノシート構造物において、第２のゲート構造物１５８と重なる部位は、垂直方向に互いに離隔して積層される第２のナノシート１８２を含む。
すなわち、第２のゲート構造物１５８は、第２のナノシート１８２の間のギャップ内を満たして、第２のナノシート構造物上に形成される。
第２のゲート構造物１５８は、第１の幅を有する第３の部分１５８ａと、第２の幅を有する第４の部分１５８ｂとを含む。
第２のゲート構造物の第３の部分１５８ａは、第２のナノシート構造物、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第２のゲート構造物の第３の部分１５８ａは、第２の領域（Ｂ）の第２のナノシート構造物を覆って、境界領域（Ｃ）の一部まで延在する。
第２のゲート構造物の第４の部分１５８ｂは、第３の部分１５８ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
すなわち、第２のゲート構造物の第３の部分と第４の部分（１５８ａ、１５８ｂ）が接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
すなわち、第２のゲート構造物１５８は、第２のナノシート１８２の間のギャップ内を満たして、第２のナノシート構造物上に形成される。
第２のゲート構造物１５８は、第１の幅を有する第３の部分１５８ａと、第２の幅を有する第４の部分１５８ｂとを含む。
第２のゲート構造物の第３の部分１５８ａは、第２のナノシート構造物、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第２のゲート構造物の第３の部分１５８ａは、第２の領域（Ｂ）の第２のナノシート構造物を覆って、境界領域（Ｃ）の一部まで延在する。
第２のゲート構造物の第４の部分１５８ｂは、第３の部分１５８ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
すなわち、第２のゲート構造物の第３の部分と第４の部分（１５８ａ、１５８ｂ）が接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
【0040】
図５は、本発明の他の実施形態に係る半導体素子の概略構成を示す平面図である。
図５における半導体素子は、第１及び第２のゲート構造物の形状を除き、図１及び図３で説明した半導体素子と同一である。
そのため、図１～図３の説明と重複する説明は、省略する。
図５における半導体素子は、第１及び第２のゲート構造物の形状を除き、図１及び図３で説明した半導体素子と同一である。
そのため、図１～図３の説明と重複する説明は、省略する。
【0041】
図５に示しているように、第１のゲート構造物の第１の部分１５６ａの第１の側は、第１のゲート構造物の第２の部分１５６ｂの第１の側と第２の方向に並んでいない。
第１のゲート構造物の第１の部分１５６ａの第１の側に対向する第２の側は、第１のゲート構造物の第２の部分１５６ｂの第１の側と対向する第２の側と第２の方向に並んで配置される。
例えば、第１のゲート構造物１５６の一側は、第１の部分１５６ａから第２の部分１５６ｂまで連続的で平たい表面を有する。
すなわち、第１のゲート構造物の第２の部分１５６ｂの第１の側は、第１のゲート構造物の第１の部分１５６ａの第１の側から折り曲げられ、例えば、階段のような形状に凹んでいる。
そこで、第１のゲート構造物の第２の部分１５６ｂの幅が減少される。
第１のゲート構造物の第１の部分１５６ａの第１の側に対向する第２の側は、第１のゲート構造物の第２の部分１５６ｂの第１の側と対向する第２の側と第２の方向に並んで配置される。
例えば、第１のゲート構造物１５６の一側は、第１の部分１５６ａから第２の部分１５６ｂまで連続的で平たい表面を有する。
すなわち、第１のゲート構造物の第２の部分１５６ｂの第１の側は、第１のゲート構造物の第１の部分１５６ａの第１の側から折り曲げられ、例えば、階段のような形状に凹んでいる。
そこで、第１のゲート構造物の第２の部分１５６ｂの幅が減少される。
【0042】
第２のゲート構造物の第３の部分１５８ａの第１の側は、第２のゲート構造物の第４の部分１５８ｂの第１の側と第２の方向に平行に並んでいない。
第２のゲート構造物の第３の部分１５８ａの第１の側と対向する第２の側は、第２のゲート構造物の第４の部分１５８ｂの第１の側と対向する第２の側と前記第２の方向に並んで配置される。
すなわち、第２のゲート構造物の第４の部分１５８ｂの第１の側は、第２のゲート構造物の第３の部分１５８ａの第１の側から折り曲げられて、幅が減少する。
第２のゲート構造物の第３の部分１５８ａの第１の側と対向する第２の側は、第２のゲート構造物の第４の部分１５８ｂの第１の側と対向する第２の側と前記第２の方向に並んで配置される。
すなわち、第２のゲート構造物の第４の部分１５８ｂの第１の側は、第２のゲート構造物の第３の部分１５８ａの第１の側から折り曲げられて、幅が減少する。
【0043】
図６～図１６は、本発明の一実施形態に係る半導体素子の製造方法を説明するための平面図及び断面図である。
図６、図８、図１１、図１３、及び図１５は、平面図であり、図７、図９、図１０、図１２、図１４及び図１６は、断面図である。
図７、図９、図１２、及び図１４は、図１のＩ－Ｉ’線に沿って切断した断面図であり、図１０及び図１６は、図１のＩＩ－ＩＩ’線に沿って切断した断面図である。
図６、図８、図１１、図１３、及び図１５は、平面図であり、図７、図９、図１０、図１２、図１４及び図１６は、断面図である。
図７、図９、図１２、及び図１４は、図１のＩ－Ｉ’線に沿って切断した断面図であり、図１０及び図１６は、図１のＩＩ－ＩＩ’線に沿って切断した断面図である。
【0044】
図６及び図７に示しているように、第１の領域（Ａ）、境界領域（Ｃ）、及び第２の領域（Ｂ）の基板１００の一部をエッチングして、第１の方向に延在する予備アクティブピンを形成する。
境界領域（Ｃ）の予備アクティブピン及び基板１００をエッチングして、第３の素子分離トレンチ１０２を形成する。
そこで、第１の領域（Ａ）の基板１００には、第１の方向に延在する第１のアクティブパターン１１０ａを形成する。
第１のアクティブパターン１１０ａ上には、第１のアクティブパターン１１０ａの上面から突出し、第１の方向に延在する第１のアクティブピン１１４を形成する。
第１のアクティブピン１１４の間には、第１の素子分離トレンチを形成する。
境界領域（Ｃ）の予備アクティブピン及び基板１００をエッチングして、第３の素子分離トレンチ１０２を形成する。
そこで、第１の領域（Ａ）の基板１００には、第１の方向に延在する第１のアクティブパターン１１０ａを形成する。
第１のアクティブパターン１１０ａ上には、第１のアクティブパターン１１０ａの上面から突出し、第１の方向に延在する第１のアクティブピン１１４を形成する。
第１のアクティブピン１１４の間には、第１の素子分離トレンチを形成する。
【0045】
第２の領域（Ｂ）の基板１００には、第１の方向に延在する第２のアクティブパターン１１０ｂが形成する。
第２のアクティブパターン１１０ｂ上には、第２のアクティブパターン１１０ｂの上面から上に突出し、第１の方向に延在する第２のアクティブピン１１６を形成する。
第２のアクティブピン１１６の間には、第２の素子分離トレンチを形成する。
第２のアクティブパターン１１０ｂ上には、第２のアクティブパターン１１０ｂの上面から上に突出し、第１の方向に延在する第２のアクティブピン１１６を形成する。
第２のアクティブピン１１６の間には、第２の素子分離トレンチを形成する。
【0046】
第１～第３の素子分離トレンチ内にそれぞれ、第１～第３の素子分離パターン（１２０ａ、１２０ｂ、１２０ｃ）を形成する。
第１の素子分離パターン１２０ａは、第１のアクティブピン１１４の側壁を部分的に覆う。
第２の素子分離パターン１２０ｂは、第２のアクティブピン１１６の側壁を部分的に覆う。
第３の素子分離パターン１２０ｃは、第３の素子分離トレンチ１０２を満たす。
第１及び第２のアクティブピン（１１４、１１６）は、第１及び第２の素子分離パターン（１２０ａ、１２０ｂ）の上面からそれぞれ突出させる。
第１～第３の素子分離パターン（１２０ａ、１２０ｂ、１２０ｃ）は、例えば、シリコン酸化物を含む。
第１の素子分離パターン１２０ａは、第１のアクティブピン１１４の側壁を部分的に覆う。
第２の素子分離パターン１２０ｂは、第２のアクティブピン１１６の側壁を部分的に覆う。
第３の素子分離パターン１２０ｃは、第３の素子分離トレンチ１０２を満たす。
第１及び第２のアクティブピン（１１４、１１６）は、第１及び第２の素子分離パターン（１２０ａ、１２０ｂ）の上面からそれぞれ突出させる。
第１～第３の素子分離パターン（１２０ａ、１２０ｂ、１２０ｃ）は、例えば、シリコン酸化物を含む。
【0047】
図８及び図９に示しているように、第１及び第２のアクティブピン（１１４、１１６）と、第１～第３の素子分離パターン（１２０ａ、１２０ｂ、１２０ｃ）上に、予備ダミーゲート構造物１３６を形成する。
予備ダミーゲート構造物１３６は、第１及び第２のアクティブピン（１１４、１１６）を横切って、第２の方向に延在する。
予備ダミーゲート構造物１３６は、第１の方向に同一の間隔で離隔して配置する。
予備ダミーゲート構造物１３６の側壁上に、スペーサ（図示せず）を形成する。
予備ダミーゲート構造物１３６は、第１及び第２のアクティブピン（１１４、１１６）を横切って、第２の方向に延在する。
予備ダミーゲート構造物１３６は、第１の方向に同一の間隔で離隔して配置する。
予備ダミーゲート構造物１３６の側壁上に、スペーサ（図示せず）を形成する。
【0048】
他の実施形態において、予備ダミーゲート構造物１３６は、第１の幅（Ｗ１）を有する第１の部分１３６ａと、第１の幅（Ｗ１）より小さい第２の幅（Ｗ２）を有する第２の部分１３６ｂと、第１の幅（Ｗ１）を有する第３の部分１３６ｃとを含む。
予備ダミーゲート構造物の第１の部分１３６ａは、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置する。
予備ダミーゲート構造物の第３の部分１３６ｃは、第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置する。
予備ダミーゲート構造物の第２の部分１３６ｂは、第１の部分１３６ａ及び第３の部分１３６ｃに接続され、第３の素子分離パターン１２０ｃ上に配置する。
予備ダミーゲート構造物の第１の部分１３６ａは、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置する。
予備ダミーゲート構造物の第３の部分１３６ｃは、第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置する。
予備ダミーゲート構造物の第２の部分１３６ｂは、第１の部分１３６ａ及び第３の部分１３６ｃに接続され、第３の素子分離パターン１２０ｃ上に配置する。
【0049】
すなわち、予備ダミーゲート構造物の第１の部分１３６ａと第２の部分１３６ｂが接する部位、及び第２の部分１３６ｂと第３の部分１３６ｃが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
予備ダミーゲート構造物の第１の部分１３６ａの一端部、及び予備ダミーゲート構造物の第３の部分１３６ｃの一端部はそれぞれ、第３の素子分離パターン１２０ｃ上に位置する。
このように、予備ダミーゲート構造物１３６は、位置によって、異なる幅を有する。
予備ダミーゲート構造物の第１の部分１３６ａの一端部、及び予備ダミーゲート構造物の第３の部分１３６ｃの一端部はそれぞれ、第３の素子分離パターン１２０ｃ上に位置する。
このように、予備ダミーゲート構造物１３６は、位置によって、異なる幅を有する。
【0050】
他の実施形態において、予備ダミーゲート構造物１３６は、ダミーゲート絶縁膜１３０と、ダミーゲートパターン１３２と、ダミーキャップパターン１３４とを含む。
ダミーゲート絶縁膜１３０は、例えば、シリコン酸化物を含み、ダミーゲートパターン１３２は、例えば、ポリシリコンを含み、ダミーキャップパターン１３４は、例えば、シリコン窒化物を含む。
ダミーゲート絶縁膜１３０は、例えば、シリコン酸化物を含み、ダミーゲートパターン１３２は、例えば、ポリシリコンを含み、ダミーキャップパターン１３４は、例えば、シリコン窒化物を含む。
【0051】
図１０に示しているように、予備ダミーゲート構造物１３６の両側の第１のアクティブピン１１４を一部除去して、第１のリセス（図示せず）を形成する。
第１のリセス内に選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）工程を用いて、第１の半導体パターンを形成する。
他の実施形態において、第１の半導体パターンは、シリコンゲルマニウムを含む。
第１の半導体パターン内には、Ｐ型不純物がドープされる。
第１のリセス内に選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）工程を用いて、第１の半導体パターンを形成する。
他の実施形態において、第１の半導体パターンは、シリコンゲルマニウムを含む。
第１の半導体パターン内には、Ｐ型不純物がドープされる。
【0052】
第１の半導体パターンは、断面からすると、側壁中心部が突出する多角形状を有する。
第２の方向に互いに隣接する第１の半導体パターンは、突出する中心部が互いに接触する。
そこで、第１の半導体パターンは、１つの第１の半導体構造物１３８ａとして提供される。
また、予備ダミーゲート構造物１３６の両側の第２のアクティブピン１１６を一部除去して、第２のリセス（図示せず）を形成する。
第２のリセス内に選択エピタキシャル成長（ＳＥＧ）工程を用いて、第２の半導体パターンを形成する。
他の実施形態において、第２の半導体パターンは、シリコンを含む。
第２の半導体パターン内には、Ｎ型不純物がドープされる。
第２の方向に互いに隣接する第１の半導体パターンは、突出する中心部が互いに接触する。
そこで、第１の半導体パターンは、１つの第１の半導体構造物１３８ａとして提供される。
また、予備ダミーゲート構造物１３６の両側の第２のアクティブピン１１６を一部除去して、第２のリセス（図示せず）を形成する。
第２のリセス内に選択エピタキシャル成長（ＳＥＧ）工程を用いて、第２の半導体パターンを形成する。
他の実施形態において、第２の半導体パターンは、シリコンを含む。
第２の半導体パターン内には、Ｎ型不純物がドープされる。
【0053】
第２の半導体パターンは、断面からすると、側壁中心部が突出する多角形状を有する。
第２の方向に互いに隣接する第２の半導体パターンは、突出する中心部が互いに接触する。
そこで、第２の半導体パターンは、１つの第２の半導体構造物１３８ｂとして提供される。
第２の方向に互いに隣接する第２の半導体パターンは、突出する中心部が互いに接触する。
そこで、第２の半導体パターンは、１つの第２の半導体構造物１３８ｂとして提供される。
【0054】
図１１及び図１２に示しているように、予備ダミーゲート構造物１３６、第１及び第２の半導体構造物（１３８ａ、１３８ｂ）を覆う第１の層間絶縁膜（図示せず）を形成する。
この後、予備ダミーゲート構造物１３６の上面が露出するように、第１の層間絶縁膜を平坦化する。
境界領域（Ｃ）上に位置する予備ダミーゲート構造物１３６を切断することで、第１のダミーゲート構造物１４０、及び第２のダミーゲート構造物１４２をそれぞれ形成する。
予備ダミーゲート構造物１３６が切断した部位には、第１の開口部１４４が形成され、第１の開口部１４４は、前記第１の方向に延在する。
この後、予備ダミーゲート構造物１３６の上面が露出するように、第１の層間絶縁膜を平坦化する。
境界領域（Ｃ）上に位置する予備ダミーゲート構造物１３６を切断することで、第１のダミーゲート構造物１４０、及び第２のダミーゲート構造物１４２をそれぞれ形成する。
予備ダミーゲート構造物１３６が切断した部位には、第１の開口部１４４が形成され、第１の開口部１４４は、前記第１の方向に延在する。
【0055】
第１のダミーゲート構造物１４０は、第１の幅（Ｗ１）を有する第１の部分１４０ａと、第２の幅（Ｗ２）を有する第２の部分１４０ｂとを含む。
第１のダミーゲート構造物の第１の部分１４０ａは、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第１のダミーゲート構造物の第２の部分１４０ｂは、第１の部分１４０ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
第１のダミーゲート構造物の第１の部分１４０ａは、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第１のダミーゲート構造物の第２の部分１４０ｂは、第１の部分１４０ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
【0056】
第２のダミーゲート構造物１４２は、第１の幅（Ｗ１）を有する第３の部分１４２ａと、第２の幅（Ｗ２）を有する第４の部分１４２ｂとを含む。
第２のダミーゲート構造物の第３の部分１４２ａは、第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第２のダミーゲート構造物の第４の部分１４２ｂは、第３の部分１４２ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
第２のダミーゲート構造物の第３の部分１４２ａは、第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第２のダミーゲート構造物の第４の部分１４２ｂは、第３の部分１４２ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
【0057】
第１の開口部１４４を形成するためのエッチング工程において、予備ダミーゲート構造物１３６を完全に切断しなければならない。
ところで、予備ダミーゲート構造物１３６の第１の方向の幅が広い場合、予備ダミーゲート構造物１３６が完全にエッチングされ難い。
予備ダミーゲート構造物１３６が完全にエッチングされない場合、後工程で形成される第１及び第２のゲート構造物が互いに電気的に接続されるブリッジ不良が発生する可能性がある。
ところで、予備ダミーゲート構造物１３６の第１の方向の幅が広い場合、予備ダミーゲート構造物１３６が完全にエッチングされ難い。
予備ダミーゲート構造物１３６が完全にエッチングされない場合、後工程で形成される第１及び第２のゲート構造物が互いに電気的に接続されるブリッジ不良が発生する可能性がある。
【0058】
本実施形態の場合、第１及び第２の領域（Ａ、Ｂ）とそれぞれ離隔する前記境界領域（Ｃ）上の予備ダミーゲート構造物１３６の幅は、第１及び第２の領域（Ａ、Ｂ）上の予備ダミーゲート構造物１３６の幅よりも小さい。
このように、予備ダミーゲート構造物１３６で切断されるべき位置の幅が相対的に小さく形成することで、予備ダミーゲート構造物１３６が切断されない不良を減少することができる。
このように、予備ダミーゲート構造物１３６で切断されるべき位置の幅が相対的に小さく形成することで、予備ダミーゲート構造物１３６が切断されない不良を減少することができる。
【0059】
図１３及び図１４に示しているように、第１の開口部１４４内を満たすように絶縁膜を形成し、第１及び第２のダミーゲート構造物（１４０、１４２）が露出するように、絶縁膜を平坦化して、第１の開口部１４４内に絶縁パターン１４６を形成する。
第１及び第２のダミーゲート構造物（１４０、１４２）を除去して、第１及び第２のトレンチを形成し、第１及び第２のトレンチ内にそれぞれ、第１及び第２のゲート構造物（１５６、１５８）を形成する。
第１及び第２のゲート構造物（１５６、１５８）は、それぞれ、第１及び第２のダミーゲート構造物（１４０、１４２）と同一の形状を有する。
第１及び第２のダミーゲート構造物（１４０、１４２）を除去して、第１及び第２のトレンチを形成し、第１及び第２のトレンチ内にそれぞれ、第１及び第２のゲート構造物（１５６、１５８）を形成する。
第１及び第２のゲート構造物（１５６、１５８）は、それぞれ、第１及び第２のダミーゲート構造物（１４０、１４２）と同一の形状を有する。
【0060】
第１のゲート構造物１５６は、第１の幅（Ｗ１）を有する第１の部分１５６ａと、第２の幅（Ｗ２）を有する第２の部分１５６ｂとを含む。
第１のゲート構造物の第１の部分１５６ａは、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第１のゲート構造物の第２の部分１５６ｂは、第１の部分１５６ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
すなわち、第１のゲート構造物の第１の部分１５６ａと第２の部分１５６ｂが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
このように、第１のゲート構造物１５６は、位置によって、異なる幅を有する。
第１のゲート構造物の第１の部分１５６ａは、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、及び第１の素子分離パターン１２０ａと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第１のゲート構造物の第２の部分１５６ｂは、第１の部分１５６ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
すなわち、第１のゲート構造物の第１の部分１５６ａと第２の部分１５６ｂが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
このように、第１のゲート構造物１５６は、位置によって、異なる幅を有する。
【0061】
第２のゲート構造物１５８は、第１の幅（Ｗ１）を有する第３の部分１５８ａと、第２の幅（Ｗ２）を有する第４の部分１５８ｂとを含む。
第２のゲート構造物の第３の部分１５８ａは、第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第２のゲート構造物の第４の部分１５８ｂは、第３の部分１５８ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
すなわち、第２のゲート構造物の第３の部分１５８ａと第４の部分１５８ｂが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
このように、第２のゲート構造物１５８は、位置によって、異なる幅を有する。
第２のゲート構造物の第３の部分１５８ａは、第２のアクティブピン１１６、第２の素子分離パターン１２０ｂ、及び第２の素子分離パターン１２０ｂと隣接する第３の素子分離パターン１２０ｃ上に配置される。
第２のゲート構造物の第４の部分１５８ｂは、第３の部分１５８ａに接続され、第３の素子分離パターン１２０ｃ上に配置される。
すなわち、第２のゲート構造物の第３の部分１５８ａと第４の部分１５８ｂが接する部位は、第３の素子分離パターン１２０ｃ上に位置する。
このように、第２のゲート構造物１５８は、位置によって、異なる幅を有する。
【0062】
図１５及び図１６に示しているように、第１のゲート構造物１５６、第２のゲート構造物１５８、及び第１の層間絶縁膜１４８上に、第２の層間絶縁膜１６０を形成する。
第２の層間絶縁膜１６０及び第１の層間絶縁膜１４８をエッチングして、第２の開口部１６２ａ及び第３の開口部１６２ｂをそれぞれ形成する。
第２の層間絶縁膜１６０及び第１の層間絶縁膜１４８をエッチングして、第２の開口部１６２ａ及び第３の開口部１６２ｂをそれぞれ形成する。
【0063】
第２の開口部１６２ａは、第１の領域（Ａ）上の第１の半導体構造物１３８ａを露出する。
第２の開口部１６２ａは、第２の方向が長手方向となるように配置される。
他の実施形態において、前記第２の開口部１６２ａは、前記第１の領域（Ａ）上に位置する。
第３の開口部１６２ｂは、第２の領域（Ｂ）上の第２の半導体構造物１３８ｂを露出する。
第３の開口部１６２ｂは、第２の開口部１６２ａと第２の方向に互いに並んで配置される。
第３の開口部１６２ｂは、第２の方向が長手方向となるように配置される。
他の実施形態において、第３の開口部１６２ｂは、第２の領域（Ｂ）上に位置する。
第２の開口部１６２ａは、第２の方向が長手方向となるように配置される。
他の実施形態において、前記第２の開口部１６２ａは、前記第１の領域（Ａ）上に位置する。
第３の開口部１６２ｂは、第２の領域（Ｂ）上の第２の半導体構造物１３８ｂを露出する。
第３の開口部１６２ｂは、第２の開口部１６２ａと第２の方向に互いに並んで配置される。
第３の開口部１６２ｂは、第２の方向が長手方向となるように配置される。
他の実施形態において、第３の開口部１６２ｂは、第２の領域（Ｂ）上に位置する。
【0064】
第２及び第３の開口部（１６２ａ、１６２ｂ）内を満たして、第２の層間絶縁膜１６０上に、第１の金属膜を形成する。
第１の金属膜は、例えば、タングステンを含む。
この後、第２の層間絶縁膜１６０の上面が露出するように、第１の金属膜を平坦化することで、第２の開口部１６２ａ内に第１の金属パターン１６４を、第３の開口部１６２ｂ内に第２の金属パターン１６６をそれぞれ形成する。
第１及び第２の金属パターン（１６４、１６６）は、同一の上面高さを有する。
第１の金属膜は、例えば、タングステンを含む。
この後、第２の層間絶縁膜１６０の上面が露出するように、第１の金属膜を平坦化することで、第２の開口部１６２ａ内に第１の金属パターン１６４を、第３の開口部１６２ｂ内に第２の金属パターン１６６をそれぞれ形成する。
第１及び第２の金属パターン（１６４、１６６）は、同一の上面高さを有する。
【0065】
この後、図に示していないが、第２の層間絶縁膜、第１及び第２の金属パターンを覆う第３の層間絶縁膜が設けられる。
また、第１のゲート構造物のゲートパターンと電気的に接続される第１のコンタクトプラグ、及び第２のゲート構造物のゲートパターンと電気的に接続される第２のコンタクトプラグが設けられる。
また、第１及び第２の金属パターン、及び第１及び第２のコンタクトプラグにそれぞれ接続される上部配線を更に形成する。
上記工程を行うことによって、図１～図３における半導体素子が製造される。
また、第１のゲート構造物のゲートパターンと電気的に接続される第１のコンタクトプラグ、及び第２のゲート構造物のゲートパターンと電気的に接続される第２のコンタクトプラグが設けられる。
また、第１及び第２の金属パターン、及び第１及び第２のコンタクトプラグにそれぞれ接続される上部配線を更に形成する。
上記工程を行うことによって、図１～図３における半導体素子が製造される。
【0066】
図１７は、本発明の他の実施形態に係る半導体素子の概略構成を示す平面図であり、図１８は、本発明の他の実施形態に係る半導体素子の概略構成を示す断面図である。
図１８は、図１７のＩＩＩ－ＩＩＩ’線に沿って切断した断面図である。
図１８は、図１７のＩＩＩ－ＩＩＩ’線に沿って切断した断面図である。
【0067】
図１７及び図１８に示しているように、基板１００は、第１の領域（Ａ）、境界領域（Ｃ）、及び第２の領域（Ｂ）を含む。
第１の領域（Ａ）には、第１のアクティブパターン１１０ａが設けられ、第１のアクティブパターン１１０ａ上に、第１のアクティブピン１１４、及び第１の素子分離パターン１２０ａが設けられる。
第１の領域（Ａ）には、第１のアクティブパターン１１０ａが設けられ、第１のアクティブパターン１１０ａ上に、第１のアクティブピン１１４、及び第１の素子分離パターン１２０ａが設けられる。
【0068】
第２の領域（Ｂ）には、第２のアクティブパターン１１０ｂが設けられ、第２のアクティブパターン１１０ｂ上に、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂが設けられる。
第３の領域（Ｃ）は、第１及び第２のアクティブパターン（１１０ａ、１１０ｂ）の上面よりも低い底面を有する第３のトレンチを含む。
第３のトレンチ内には、第３の素子分離パターン１２０ｃが設けられる。
第３の領域（Ｃ）は、第１及び第２のアクティブパターン（１１０ａ、１１０ｂ）の上面よりも低い底面を有する第３のトレンチを含む。
第３のトレンチ内には、第３の素子分離パターン１２０ｃが設けられる。
【0069】
第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂ上に、ゲート構造物２００が設けられる。
ゲート構造物２００は、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂを横切って、第２の方向に延在する。
ゲート構造物２００は、ゲート絶縁膜１９０と、ゲートパターン１９２と、上部キャップパターン１９４とを含む。
ゲート構造物２００は、第１の幅（Ｗ１）を有する。
ゲート構造物２００は、位置によって、異なる幅を有する。
ゲート構造物２００は、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂを横切って、第２の方向に延在する。
ゲート構造物２００は、ゲート絶縁膜１９０と、ゲートパターン１９２と、上部キャップパターン１９４とを含む。
ゲート構造物２００は、第１の幅（Ｗ１）を有する。
ゲート構造物２００は、位置によって、異なる幅を有する。
【0070】
一部の隣接するゲート構造物２００の第１の方向の間に、拡散ブレーキパターン２１０が配置される。
拡散ブレーキパターン２１０は、第１のアクティブピン１１４及び第２のアクティブピン１１６を切断して、第２の方向に延在するトレンチ内に形成され、絶縁パターンを含む。
絶縁パターンは、シリコン酸化物又はシリコン窒化物を含む。
拡散ブレーキパターン２１０は、最初に予備ゲート構造物が形成された部位の１つが絶縁パターンに取り替えられることで形成される。
そこで、拡散ブレーキパターン２１０は、一部の隣接するゲート構造物２００の間に配置される。
拡散ブレーキパターン２１０は、第１の幅（Ｗ１）よりも小さい第２の幅を有する。
拡散ブレーキパターン２１０は、位置によって、同一の幅を有する。
拡散ブレーキパターン２１０は、第１のアクティブピン１１４及び第２のアクティブピン１１６を切断して、第２の方向に延在するトレンチ内に形成され、絶縁パターンを含む。
絶縁パターンは、シリコン酸化物又はシリコン窒化物を含む。
拡散ブレーキパターン２１０は、最初に予備ゲート構造物が形成された部位の１つが絶縁パターンに取り替えられることで形成される。
そこで、拡散ブレーキパターン２１０は、一部の隣接するゲート構造物２００の間に配置される。
拡散ブレーキパターン２１０は、第１の幅（Ｗ１）よりも小さい第２の幅を有する。
拡散ブレーキパターン２１０は、位置によって、同一の幅を有する。
【0071】
第１の領域（Ａ）のゲート構造物２００の両側には、第１の半導体構造物１３８ａが設けられる。
第２の領域（Ｂ）のゲート構造物２００の両側には、第２の半導体構造物１３８ｂが設けられる。
第１及び第２の半導体構造物（１３８ａ、１３８ｂ）を覆う第１の層間絶縁膜１４８が設けられる。
第１の層間絶縁膜１４８上には、ゲート構造物２００を覆う第２の層間絶縁膜１６０が設けられる。
第２の領域（Ｂ）のゲート構造物２００の両側には、第２の半導体構造物１３８ｂが設けられる。
第１及び第２の半導体構造物（１３８ａ、１３８ｂ）を覆う第１の層間絶縁膜１４８が設けられる。
第１の層間絶縁膜１４８上には、ゲート構造物２００を覆う第２の層間絶縁膜１６０が設けられる。
【0072】
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第１の半導体構造物１３８ａ及び第２の半導体構造物１３８ｂの上面と接する第３の金属パターン２２４が設けられる。
第３の金属パターン２２４は、第１の領域（Ａ）、第２の領域（Ｂ）、及び境界領域（Ｃ）上から第２の方向に延在する。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第１の半導体構造物１３８ａと接する第１の金属パターン２２０が設けられる。
第１の金属パターン２２０は、第１の領域（Ａ）内から第２の方向に延在する。
第３の金属パターン２２４は、第１の領域（Ａ）、第２の領域（Ｂ）、及び境界領域（Ｃ）上から第２の方向に延在する。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第１の半導体構造物１３８ａと接する第１の金属パターン２２０が設けられる。
第１の金属パターン２２０は、第１の領域（Ａ）内から第２の方向に延在する。
【0073】
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第２の半導体構造物１３８ｂと接する第２の金属パターン２２２が設けられる。
第２の金属パターン２２２は、第２の領域（Ｂ）内から第２の方向に延在する。
第１及び第２の金属パターン（２２０、２２２）は、第２の方向に対して並んで整列される。
図に示していないが、第２の層間絶縁膜１６０、第１～第３の金属パターン（２２０、２２２、２２４）上に、第３の層間絶縁膜が設けられる。
第３の層間絶縁膜、第２の層間絶縁膜１６０、第１の層間絶縁膜１４８、及び上部キャップパターン１９４を貫通して、ゲートパターン１５２と接するコンタクトプラグが設けられる。
第２の金属パターン２２２は、第２の領域（Ｂ）内から第２の方向に延在する。
第１及び第２の金属パターン（２２０、２２２）は、第２の方向に対して並んで整列される。
図に示していないが、第２の層間絶縁膜１６０、第１～第３の金属パターン（２２０、２２２、２２４）上に、第３の層間絶縁膜が設けられる。
第３の層間絶縁膜、第２の層間絶縁膜１６０、第１の層間絶縁膜１４８、及び上部キャップパターン１９４を貫通して、ゲートパターン１５２と接するコンタクトプラグが設けられる。
【0074】
半導体素子は、ピン電界効果トランジスタを含むものとして説明したが、これに限定されない。
例えば、半導体素子は、マルチブリッジ電界効果トランジスタを含み得る。
例えば、半導体素子は、マルチブリッジ電界効果トランジスタを含み得る。
【0075】
【0076】
図１９に示しているように、第１及び第２のアクティブピン（１１４、１１６）、及び第１～第３の素子分離パターン（１２０ａ、１２０ｂ、１２０ｃ）上に、第１の予備ダミーゲート構造物１９６ａ、及び第２の予備ダミーゲート構造物１９６ｂを形成する。
第１の予備ダミーゲート構造物１９６ａは、後工程により、てゲート構造物として提供される。
第２の予備ダミーゲート構造物１９６ｂは、後工程により、拡散ブレーキパターンとして提供される。
第１の予備ダミーゲート構造物１９６ａの間に、第２の予備ダミーゲート構造物１９６ｂが配置される。
第１の予備ダミーゲート構造物１９６ａは、後工程により、てゲート構造物として提供される。
第２の予備ダミーゲート構造物１９６ｂは、後工程により、拡散ブレーキパターンとして提供される。
第１の予備ダミーゲート構造物１９６ａの間に、第２の予備ダミーゲート構造物１９６ｂが配置される。
【0077】
第１の予備ダミーゲート構造物１９６ａは、第１の幅（Ｗ１）を有する。
第２の予備ダミーゲート構造物１９６ｂは、第１の幅（Ｗ１）よりも狭い第２の幅（Ｗ２）を有する。
第１の予備ダミーゲート構造物１９６ａは、位置によって、同一の幅を有する。
第２の予備ダミーゲート構造物１９６ｂは、位置によって、同一の幅を有する。
第２の予備ダミーゲート構造物１９６ｂは、第１の幅（Ｗ１）よりも狭い第２の幅（Ｗ２）を有する。
第１の予備ダミーゲート構造物１９６ａは、位置によって、同一の幅を有する。
第２の予備ダミーゲート構造物１９６ｂは、位置によって、同一の幅を有する。
【0078】
この後、図１０で説明した工程を行って、第１の領域の前記第１及び第２の予備ダミーゲート構造物（１９６ａ、１９６ｂ｝の両側に、第１の半導体構造物を形成し、第２の領域の第１及び第２の予備ダミーゲート構造物（１９６ａ、１９６ｂ）の両側に、第２の半導体構造物を形成する。
【0079】
図２０に示しているように、第１の予備ダミーゲート構造物１９６ａを除去して、第１のトレンチを形成し、第１のトレンチ内に、ゲート構造物２００を形成する。
ゲート構造物２００は、前記第１の幅を有する。
ゲート構造物２００は、前記第１の幅を有する。
【0080】
図２１に示しているように、第２の予備ダミーゲート構造物１９６ｂを除去して、第２のトレンチを形成する。
除去工程を行うことに当たり、第２のトレンチ内の第１及び第２のアクティブピン（１１４、１１６）も、共に除去することができる。
この後、第２のトレンチ内に絶縁物質を形成することで、拡散ブレーキパターン２１０を形成する。
拡散ブレーキパターン２１０は、第２の幅（Ｗ２）を有する。
他の実施形態において、拡散ブレーキパターン２１０は、シリコン酸化物又はシリコン窒化物を含む。
除去工程を行うことに当たり、第２のトレンチ内の第１及び第２のアクティブピン（１１４、１１６）も、共に除去することができる。
この後、第２のトレンチ内に絶縁物質を形成することで、拡散ブレーキパターン２１０を形成する。
拡散ブレーキパターン２１０は、第２の幅（Ｗ２）を有する。
他の実施形態において、拡散ブレーキパターン２１０は、シリコン酸化物又はシリコン窒化物を含む。
【0081】
このように、一部の隣接するゲート構造物２００の間には、拡散ブレーキパターン２１０が形成される。
拡散ブレーキパターン２１０の両側の電界効果トランジスタは、電気的に分離される。
拡散ブレーキパターン２１０の両側の電界効果トランジスタは、電気的に分離される。
【0082】
再度、図１７及び図１８を参照すると、ゲート構造物２００、拡散ブレーキパターン２１０、及び第１の層間絶縁膜１４８上に、第２の層間絶縁膜１６０を形成する。
第２の層間絶縁膜１６０及び第１の層間絶縁膜１４８をエッチングして、第２の開口部１６２ａ、第３の開口部１６２ｂ、及び第４の開口部１６２ｃをそれぞれ形成する。
第２の層間絶縁膜１６０及び第１の層間絶縁膜１４８をエッチングして、第２の開口部１６２ａ、第３の開口部１６２ｂ、及び第４の開口部１６２ｃをそれぞれ形成する。
【0083】
第２の開口部１６２ａは、第１の領域（Ａ）上の第１の半導体構造物を露出する。
第２の開口部１６２ａは、第２の方向が長手方向となるように配置される。
第３の開口部１６２ｂは、第２の領域（Ｂ）上の第２の半導体構造物を露出する。
第３の開口部１６２ｂは、第２の開口部１６２ａと第２の方向に互いに並んで配置される。
第４の開口部１６２ｃは、第１及び第２の領域（Ｂ）上の第１及び第２の半導体構造物を共に露出する。
第４の開口部１６２ｃは、第２の方向に延在する。
第２の開口部１６２ａは、第２の方向が長手方向となるように配置される。
第３の開口部１６２ｂは、第２の領域（Ｂ）上の第２の半導体構造物を露出する。
第３の開口部１６２ｂは、第２の開口部１６２ａと第２の方向に互いに並んで配置される。
第４の開口部１６２ｃは、第１及び第２の領域（Ｂ）上の第１及び第２の半導体構造物を共に露出する。
第４の開口部１６２ｃは、第２の方向に延在する。
【0084】
第２～第４の開口部（１６２ａ、１６２ｂ、１６２ｃ）内を満たして、第２の層間絶縁膜１６０上に、第１の金属膜を形成する。
第１の金属膜は、例えば、タングステンを含む。
この後、第２の層間絶縁膜１６０の上面が露出するように、第１の金属膜を平坦化することで、第２の開口部１６２ａ内に第１の金属パターン２２０を、第３の開口部１６２ｂ内に第２の金属パターン２２２を、第４の開口部１６２ｃ内に第３の金属パターン２２４を、それぞれ形成する。
第３の金属パターン２２４は、ゲート構造物２００及び拡散ブレーキパターン２１０の間に配置される。
第１の金属膜は、例えば、タングステンを含む。
この後、第２の層間絶縁膜１６０の上面が露出するように、第１の金属膜を平坦化することで、第２の開口部１６２ａ内に第１の金属パターン２２０を、第３の開口部１６２ｂ内に第２の金属パターン２２２を、第４の開口部１６２ｃ内に第３の金属パターン２２４を、それぞれ形成する。
第３の金属パターン２２４は、ゲート構造物２００及び拡散ブレーキパターン２１０の間に配置される。
【0085】
ゲート構造物２００は、金属物質を含み、拡散ブレーキパターン２１０は、絶縁物質を含む。
このように、ゲート構造物２００及び拡散ブレーキパターン２１０が互いに異なる物質を含んでいるので、その間の領域には、ストレス（応力）が大きく発生する。
そこで、ゲート構造物２００及び拡散ブレーキパターン２１０の間に形成される第３の金属パターン２２４には、金属物質が切れるか、金属物質が開口部内に完全に満たさないという不都合が発生する可能性がある。
しかし、前述したように、拡散ブレーキパターン２１０の幅が減少されることにつれ、ゲート構造物２００及び拡散ブレーキパターン２１０の間に発生する応力減少される。
そのため、ゲート構造物２００及び拡散ブレーキパターン２１０の間に形成される第３の金属パターン２２４の不良を減少することができる。
拡散ブレーキパターン２１０は、電界効果トランジスタとして提供されないので、回路動作特性に影響しない。
このように、ゲート構造物２００及び拡散ブレーキパターン２１０が互いに異なる物質を含んでいるので、その間の領域には、ストレス（応力）が大きく発生する。
そこで、ゲート構造物２００及び拡散ブレーキパターン２１０の間に形成される第３の金属パターン２２４には、金属物質が切れるか、金属物質が開口部内に完全に満たさないという不都合が発生する可能性がある。
しかし、前述したように、拡散ブレーキパターン２１０の幅が減少されることにつれ、ゲート構造物２００及び拡散ブレーキパターン２１０の間に発生する応力減少される。
そのため、ゲート構造物２００及び拡散ブレーキパターン２１０の間に形成される第３の金属パターン２２４の不良を減少することができる。
拡散ブレーキパターン２１０は、電界効果トランジスタとして提供されないので、回路動作特性に影響しない。
【0086】
図２２は、本発明の他の実施形態に係る半導体素子の概略構成を示す平面図であり、図２３は、本発明の他の実施形態に係る半導体素子の概略構成を示す断面図である。
図２３は、図２２のＶＩ－ＶＩ’線に沿う断面図である。
図２２及び図２３に示しているように、基板１００は、第１の領域（Ａ）、境界領域（Ｃ）、及び第２の領域（Ｂ）を含む。
図２３は、図２２のＶＩ－ＶＩ’線に沿う断面図である。
図２２及び図２３に示しているように、基板１００は、第１の領域（Ａ）、境界領域（Ｃ）、及び第２の領域（Ｂ）を含む。
【0087】
第１の領域（Ａ）には、第１のアクティブパターン１１０ａが設けられ、第１のアクティブパターン１１０ａ上に、第１のアクティブピン１１４、及び第１の素子分離パターン１２０ａが設けられる。
第２の領域（Ｂ）には、第２のアクティブパターン１１０ｂが設けられ、第２のアクティブパターン１１０ｂ上に、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂが設けられる。
第３の領域（Ｃ）は、第１及び第２のアクティブパターン（１１０ａ、１１０ｂ）の上面よりも低い底面を有する第３のトレンチを含む。
第３のトレンチ内には、第３の素子分離パターン１２０ｃが設けられる。
第２の領域（Ｂ）には、第２のアクティブパターン１１０ｂが設けられ、第２のアクティブパターン１１０ｂ上に、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂが設けられる。
第３の領域（Ｃ）は、第１及び第２のアクティブパターン（１１０ａ、１１０ｂ）の上面よりも低い底面を有する第３のトレンチを含む。
第３のトレンチ内には、第３の素子分離パターン１２０ｃが設けられる。
【0088】
第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂ上に、ゲート構造物２００が設けられる。
ゲート構造物２００は、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂを横切って、第２の方向に延在する。
ゲート構造物２００は、ゲート絶縁膜１９０、ゲートパターン１９２、及び上部キャップパターン１９４を含む。
ゲート構造物２００は、第１の幅（Ｗ１）を有する。
ゲート構造物２００は、位置によって、同一の幅を有する。
ゲート構造物２００は、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂを横切って、第２の方向に延在する。
ゲート構造物２００は、ゲート絶縁膜１９０、ゲートパターン１９２、及び上部キャップパターン１９４を含む。
ゲート構造物２００は、第１の幅（Ｗ１）を有する。
ゲート構造物２００は、位置によって、同一の幅を有する。
【0089】
一部の隣接するゲート構造物２００の第１の方向の間に、ダミーゲート構造物２０２が配置される。
他の実施形態において、ダミーゲート構造物２０２は、ゲート構造物２００と同一の積層構造を有する。
また、他の実施形態において、ダミーゲート構造物２０２は、ゲート構造物と異なる積層構造を有する。
他の実施形態において、ダミーゲート構造物２０２は、ゲート構造物２００と同一の積層構造を有する。
また、他の実施形態において、ダミーゲート構造物２０２は、ゲート構造物と異なる積層構造を有する。
【0090】
ダミーゲート構造物２０２は、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂ上に形成される。
ダミーゲート構造物２０２は、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂを横切って、第２の方向に延在する。
ダミーゲート構造物２０２は、第１の幅（Ｗ１）よりも小さい第２の幅（Ｗ２）を有する。
ダミーゲート構造物２０２は、位置によって、同一の幅を有する。
ダミーゲート構造物２０２は、第１のアクティブピン１１４、第１の素子分離パターン１２０ａ、第３の素子分離パターン１２０ｃ、第２のアクティブピン１１６、及び第２の素子分離パターン１２０ｂを横切って、第２の方向に延在する。
ダミーゲート構造物２０２は、第１の幅（Ｗ１）よりも小さい第２の幅（Ｗ２）を有する。
ダミーゲート構造物２０２は、位置によって、同一の幅を有する。
【0091】
第１の領域（Ａ）のゲート構造物２００の両側には、第１の半導体構造物１３８ａが設けられる。
第２の領域（Ｂ）のゲート構造物２００の両側には、第２の半導体構造物１３８ｂが設けられる。
第１の半導体構造物１３８ａ及び第２の半導体構造物１３８ｂを覆う第１の層間絶縁膜１４８が設けられる。
第１の層間絶縁膜１４８上には、ゲート構造物２００及びダミーゲート構造物２０２を覆う第２の層間絶縁膜１６０が設けられる。
第２の領域（Ｂ）のゲート構造物２００の両側には、第２の半導体構造物１３８ｂが設けられる。
第１の半導体構造物１３８ａ及び第２の半導体構造物１３８ｂを覆う第１の層間絶縁膜１４８が設けられる。
第１の層間絶縁膜１４８上には、ゲート構造物２００及びダミーゲート構造物２０２を覆う第２の層間絶縁膜１６０が設けられる。
【0092】
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第１の半導体構造物１３８ａ及び第２の半導体構造物の上面と接する第３の金属パターン２２４が設けられる。
第３の金属パターン２２４は、第１の領域（Ａ）、第２の領域（Ｂ）、及び境界領域（Ｃ）上から第２の方向に延在する。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第１の半導体構造物１３８ａと接する第１の金属パターン２２０が設けられる。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第２の半導体構造物と接する第２の金属パターン２２２が設けられる。
第１及び第２の金属パターン（２２０、２２２）は、第２の方向に対して並んで整列される。
第３の金属パターン２２４は、第１の領域（Ａ）、第２の領域（Ｂ）、及び境界領域（Ｃ）上から第２の方向に延在する。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第１の半導体構造物１３８ａと接する第１の金属パターン２２０が設けられる。
第１及び第２の層間絶縁膜（１４８、１６０）を貫通して、第２の半導体構造物と接する第２の金属パターン２２２が設けられる。
第１及び第２の金属パターン（２２０、２２２）は、第２の方向に対して並んで整列される。
【0093】
第２の層間絶縁膜１６０、第１～第３の金属パターン（２２０、２２２、２２４）上に、第３の層間絶縁膜２２８が設けられる。
第３の層間絶縁膜２２８、第２の層間絶縁膜１６０、第１の層間絶縁膜１４８、及び上部キャップパターンを貫通して、ゲートパターン１９２と接するコンタクトプラグ２３０が設けられる。
それぞれのゲート構造物２００上には、少なくとも１つのコンタクトプラグ２３０が設けられる。
しかし、ダミーゲート構造物２０２上には、コンタクトプラグ２３０が設けられない。
１つの半導体素子には、図１、図１７及び図２２におけるレイアウトを有する電界効果トランジスタの内の少なくとも１つを含む。
第３の層間絶縁膜２２８、第２の層間絶縁膜１６０、第１の層間絶縁膜１４８、及び上部キャップパターンを貫通して、ゲートパターン１９２と接するコンタクトプラグ２３０が設けられる。
それぞれのゲート構造物２００上には、少なくとも１つのコンタクトプラグ２３０が設けられる。
しかし、ダミーゲート構造物２０２上には、コンタクトプラグ２３０が設けられない。
１つの半導体素子には、図１、図１７及び図２２におけるレイアウトを有する電界効果トランジスタの内の少なくとも１つを含む。
【0094】
【0095】
図２４に示しているように、第１及び第２のアクティブピン（１１４、１１６）と、第１～第３の素子分離パターン（１２０ａ、１２０ｂ、１２０ｃ）上に、第１の予備ダミーゲート構造物１９８ａ、及び第２の予備ダミーゲート構造物１９８ｂを形成する。
第１の予備ダミーゲート構造物１９８ａは、後工程により、ゲート構造物として提供される。
第２の予備ダミーゲート構造物１９８ｂは、後工程により、ダミーゲート構造物として提供される。
第１の予備ダミーゲート構造物１９８ａの間に、第２の予備ダミーゲート構造物１９８ｂが配置される。
第１の予備ダミーゲート構造物１９８ａは、第１の幅（Ｗ１）を有する。
第２の予備ダミーゲート構造物１９８ｂは、第１の幅（Ｗ１）よりも狭い第２の幅（Ｗ２）を有する。
第１の予備ダミーゲート構造物１９８ａは、位置によって、同一の幅を有する。
第２の予備ダミーゲート構造物１９８ｂは、位置によって、同一の幅を有する。
第１の予備ダミーゲート構造物１９８ａは、後工程により、ゲート構造物として提供される。
第２の予備ダミーゲート構造物１９８ｂは、後工程により、ダミーゲート構造物として提供される。
第１の予備ダミーゲート構造物１９８ａの間に、第２の予備ダミーゲート構造物１９８ｂが配置される。
第１の予備ダミーゲート構造物１９８ａは、第１の幅（Ｗ１）を有する。
第２の予備ダミーゲート構造物１９８ｂは、第１の幅（Ｗ１）よりも狭い第２の幅（Ｗ２）を有する。
第１の予備ダミーゲート構造物１９８ａは、位置によって、同一の幅を有する。
第２の予備ダミーゲート構造物１９８ｂは、位置によって、同一の幅を有する。
【0096】
この後、図１０で説明した工程を行い、第１の領域（Ａ）の前記第１及び第２の予備ダミーゲート構造物（１９８ａ、１９８ｂ）の両側に、第１の半導体構造物を形成し、前記第２の領域（Ｂ）の第１及び第２の予備ダミーゲート構造物（１９８ａ、１９８ｂ）の両側に、第２の半導体構造物を形成する。
【0097】
図２５に示しているように、第１及び第２の予備ダミーゲート構造物（１９８ａ、１９８ｂ）を除去して、第１のトレンチ及び第２のトレンチをそれぞれ形成する。
第１のトレンチ内に、ゲート構造物２００を形成し、第２のトレンチ内に、ダミーゲート構造物２０２を形成する。
ゲート構造物２００は、第１の幅（Ｗ１）を有する。
ダミーゲート構造物２０２は、前記第２の幅（Ｗ２）を有する。
ゲート構造物２００及びダミーゲート構造物２０２は、同一の積層構造を有する。
それぞれのゲート構造物２００及びダミーゲート構造物２０２は、ゲート絶縁膜１９０、ゲートパターン１９２、及び上部キャップパターン１９４を含む。
このように、一部の隣接するゲート構造物２００の間には、ダミーゲート構造物２０２が形成される。
ダミーゲート構造物２０２は、実際には、電界効果トランジスタとして動作しない。
第１のトレンチ内に、ゲート構造物２００を形成し、第２のトレンチ内に、ダミーゲート構造物２０２を形成する。
ゲート構造物２００は、第１の幅（Ｗ１）を有する。
ダミーゲート構造物２０２は、前記第２の幅（Ｗ２）を有する。
ゲート構造物２００及びダミーゲート構造物２０２は、同一の積層構造を有する。
それぞれのゲート構造物２００及びダミーゲート構造物２０２は、ゲート絶縁膜１９０、ゲートパターン１９２、及び上部キャップパターン１９４を含む。
このように、一部の隣接するゲート構造物２００の間には、ダミーゲート構造物２０２が形成される。
ダミーゲート構造物２０２は、実際には、電界効果トランジスタとして動作しない。
【0098】
図２６に示しているように、ゲート構造物２００、ダミーゲート構造物２０２、及び第１の層間絶縁膜１４８上に、第２の層間絶縁膜１６０を形成する。
第２の層間絶縁膜１６０及び第１の層間絶縁膜１４８をエッチングして、第２の開口部１６２ａ、第３の開口部１６２ｂ、及び第４の開口部１６２ｃをそれぞれ形成する。
第２の層間絶縁膜１６０及び第１の層間絶縁膜１４８をエッチングして、第２の開口部１６２ａ、第３の開口部１６２ｂ、及び第４の開口部１６２ｃをそれぞれ形成する。
【0099】
第２の開口部１６２ａは、第１の領域（Ａ）上の第１の半導体構造物１３８ａを露出する。
第２の開口部１６２ａは、第２の方向が長手方向となるように配置される。
第３の開口部１６２ｂは、第２の領域（Ｂ）上の第２の半導体構造物１３８ｂを露出する。
第３の開口部１６２ｂは、第２の開口部１６２ａと第２の方向に互いに並んで配置される。
第４の開口部１６２ｃは、第１及び第２の領域（Ｂ）上の第１及び第２の半導体構造物１３８ｂを共に露出させる。
第４の開口部は、第２の方向に延在する。
第２の開口部１６２ａは、第２の方向が長手方向となるように配置される。
第３の開口部１６２ｂは、第２の領域（Ｂ）上の第２の半導体構造物１３８ｂを露出する。
第３の開口部１６２ｂは、第２の開口部１６２ａと第２の方向に互いに並んで配置される。
第４の開口部１６２ｃは、第１及び第２の領域（Ｂ）上の第１及び第２の半導体構造物１３８ｂを共に露出させる。
第４の開口部は、第２の方向に延在する。
【0100】
第２～第４の開口部（１６２ａ、１６２ｂ、１６２ｃ）内を満たして、第２の層間絶縁膜１６０上に、第１の金属膜を形成する。
第１の金属膜は、例えば、タングステンを含む。
この後、第２の層間絶縁膜１６０の上面が露出するように、第１の金属膜を平坦化することで、第２の開口部１６２ａ内に第１の金属パターン２２０を、第３の開口部１６２ｂ内に第２の金属パターン２２２を、第４の開口部１６２ｃ内に第３の金属パターン２２４を、それぞれ形成する。
第３の金属パターン２２４は、ゲート構造物２００及びダミーゲート構造物２０２の間に配置される。
第１の金属膜は、例えば、タングステンを含む。
この後、第２の層間絶縁膜１６０の上面が露出するように、第１の金属膜を平坦化することで、第２の開口部１６２ａ内に第１の金属パターン２２０を、第３の開口部１６２ｂ内に第２の金属パターン２２２を、第４の開口部１６２ｃ内に第３の金属パターン２２４を、それぞれ形成する。
第３の金属パターン２２４は、ゲート構造物２００及びダミーゲート構造物２０２の間に配置される。
【0101】
ゲート構造物２００及びダミーゲート構造物２０２が相対的に広い第１の幅（Ｗ１）を有する場合、その間の離隔する領域の幅が減少する。
この場合、ゲート構造物２００及びダミーゲート構造物２０２の間に第３の金属パターン２２４を形成することが容易でない。
すなわち、ゲート構造物２００及びダミーゲート構造物２０２の間の領域の幅が狭くなり、第３の金属パターン２２４の金属物質が切れるか、金属物質が開口部内に完全に満たさない不良が発生する可能性がある。
しかし、前述したように、ダミーゲート構造物２０２の第１の幅（Ｗ１）よりも狭い第２の幅（Ｗ２）を有することによって、ゲート構造物２００及びダミーゲート構造物２０２の間の領域の幅が増加する。
そのため、ゲート構造物２００及びダミーゲート構造物２０２の間に形成される第３の金属パターン２２４の不良が減少される。
ダミーゲート構造物２０２は、実際には、電界効果トランジスタに提供されないので、回路動作特性に影響しない。
この場合、ゲート構造物２００及びダミーゲート構造物２０２の間に第３の金属パターン２２４を形成することが容易でない。
すなわち、ゲート構造物２００及びダミーゲート構造物２０２の間の領域の幅が狭くなり、第３の金属パターン２２４の金属物質が切れるか、金属物質が開口部内に完全に満たさない不良が発生する可能性がある。
しかし、前述したように、ダミーゲート構造物２０２の第１の幅（Ｗ１）よりも狭い第２の幅（Ｗ２）を有することによって、ゲート構造物２００及びダミーゲート構造物２０２の間の領域の幅が増加する。
そのため、ゲート構造物２００及びダミーゲート構造物２０２の間に形成される第３の金属パターン２２４の不良が減少される。
ダミーゲート構造物２０２は、実際には、電界効果トランジスタに提供されないので、回路動作特性に影響しない。
【0102】
図２２及び図２３を再度参照すると、第１～第３の金属パターン（２２０、２２２、２２４）及び第２の層間絶縁膜１６０上に、第３の層間絶縁膜２２８を形成する。
第３の層間絶縁膜２２８、第２の層間絶縁膜１６０、及びゲート構造物２００の上部キャップパターン１９４をエッチングして、ゲートパターン１９２を露出するコンタクトホールを形成する。
コンタクトホール内を満たして、第３の層間絶縁膜２２８上に金属膜を形成する。
金属膜は、例えば、タングステンを含む。
第３の層間絶縁膜２２８、第２の層間絶縁膜１６０、及びゲート構造物２００の上部キャップパターン１９４をエッチングして、ゲートパターン１９２を露出するコンタクトホールを形成する。
コンタクトホール内を満たして、第３の層間絶縁膜２２８上に金属膜を形成する。
金属膜は、例えば、タングステンを含む。
【0103】
この後、第３の層間絶縁膜２２８の上面が露出するように、金属膜を平坦化して、コンタクトプラグ２３０を形成する。
コンタクトプラグ２３０は、ゲート構造物２００のゲートパターン１９２と接触される。
ダミーゲート構造物２０２には、コンタクトプラグ２３０が形成されない。
そこで、ダミーゲート構造物２０２には、電気的信号が与えられない。
そのため、ダミーゲート構造物２０２は、実際には、動作しない。
前述したように、半導体素子は、接続不良が減少する。
これにより、半導体素子は、目標とした電気的特性を有することができる。
コンタクトプラグ２３０は、ゲート構造物２００のゲートパターン１９２と接触される。
ダミーゲート構造物２０２には、コンタクトプラグ２３０が形成されない。
そこで、ダミーゲート構造物２０２には、電気的信号が与えられない。
そのため、ダミーゲート構造物２０２は、実際には、動作しない。
前述したように、半導体素子は、接続不良が減少する。
これにより、半導体素子は、目標とした電気的特性を有することができる。
【0104】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0105】
１００ 基板
１１０ａ 第１のアクティブパターン
１１０ｂ 第２のアクティブパターン
１１４ 第１のアクティブピン
１１６ 第２のアクティブピン
１２０ａ 第１の素子分離パターン
１２０ｂ 第２の素子分離パターン
１２０ｃ 第３の素子分離パターン
１３８ａ 第１の半導体構造物
１３８ｂ 第２の半導体構造物
１４４ 第１の開口部
１４６ 絶縁パターン
１４８ 第１の層間絶縁膜
１５０、１９０ ゲート絶縁膜
１５２、１９２ ゲートパターン
１５４、１９４ 上部キャップパターン
１５６ 第１のゲート構造物
１５８ 第２のゲート構造物
１６０ 第２の層間絶縁膜
１６２ａ 第２の開口部
１６２ｂ 第３の開口部
１６４ 第１の金属パターン
１６６ 第２の金属パターン
１８０ 第１のナノシート
１８２ 第２のナノシート
１９８ａ 第１の予備ダミーゲート構造物
１９８ｂ 第２の予備ダミーゲート構造物
２００ ゲート構造物
２０２ ダミーゲート構造物
２１０ 拡散ブレーキパターン
２２０ 第１の金属パターン
２２２ 第２の金属パターン
２２４ 第３の金属パターン
２３０ コンタクトプラグ
１１０ａ 第１のアクティブパターン
１１０ｂ 第２のアクティブパターン
１１４ 第１のアクティブピン
１１６ 第２のアクティブピン
１２０ａ 第１の素子分離パターン
１２０ｂ 第２の素子分離パターン
１２０ｃ 第３の素子分離パターン
１３８ａ 第１の半導体構造物
１３８ｂ 第２の半導体構造物
１４４ 第１の開口部
１４６ 絶縁パターン
１４８ 第１の層間絶縁膜
１５０、１９０ ゲート絶縁膜
１５２、１９２ ゲートパターン
１５４、１９４ 上部キャップパターン
１５６ 第１のゲート構造物
１５８ 第２のゲート構造物
１６０ 第２の層間絶縁膜
１６２ａ 第２の開口部
１６２ｂ 第３の開口部
１６４ 第１の金属パターン
１６６ 第２の金属パターン
１８０ 第１のナノシート
１８２ 第２のナノシート
１９８ａ 第１の予備ダミーゲート構造物
１９８ｂ 第２の予備ダミーゲート構造物
２００ ゲート構造物
２０２ ダミーゲート構造物
２１０ 拡散ブレーキパターン
２２０ 第１の金属パターン
２２２ 第２の金属パターン
２２４ 第３の金属パターン
２３０ コンタクトプラグ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】