(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024045058
(43)【公開日】2024-04-02
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240326BHJP
H10K 59/12 20230101ALI20240326BHJP
H10K 59/124 20230101ALI20240326BHJP
H05B 33/14 20060101ALN20240326BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 365
G09F9/30 348A
H10K59/12
H10K59/124
H05B33/14 Z
【審査請求】未請求
【請求項の数】24
【出願形態】ＯＬ
(21)【出願番号】P 2023151077
(22)【出願日】2023-09-19
(31)【優先権主張番号】10-2022-0119315
(32)【優先日】2022-09-21
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110002619
【氏名又は名称】弁理士法人ＰＯＲＴ
(72)【発明者】
【氏名】キム，ヘミン
(72)【発明者】
【氏名】ソ，ヨンワン
(72)【発明者】
【氏名】イ，ユンホ
(72)【発明者】
【氏名】チャン，ギョンフン
【テーマコード（参考）】
3K107
5C094
【Ｆターム（参考）】
3K107AA01
3K107AA05
3K107DD39
3K107DD90
3K107EE04
3K107HH05
5C094AA02
5C094BA03
5C094BA27
5C094CA19
5C094DA13
5C094DA15
5C094DB01
5C094DB04
5C094FA01
5C094FA02
5C094FB02
5C094FB14
5C094JA08
(57)【要約】 （修正有）
【課題】表示品質が向上された表示装置を提供する。
【解決手段】本発明の一実施例による表示装置は、ベース層と、ベース層の上に配置される第１導電層と、第１導電層の上に配置される無機層と、酸化物半導体を含み、無機層の上に配置される第１半導体層と、第１半導体層の上に配置される第１絶縁層と、酸化物半導体を含み、第１絶縁層の上に配置される第２半導体層と、を含むが、第１導電層は第１キャパシタの第１電極を定義し、第１半導体層は第１キャパシタの第２電源及び第２キャパシタの第１電極を定義し、第２半導体層は第２キャパシタの第２電極を定義することで、表示装置の品質が向上される。
【選択図】図４
【解決手段】本発明の一実施例による表示装置は、ベース層と、ベース層の上に配置される第１導電層と、第１導電層の上に配置される無機層と、酸化物半導体を含み、無機層の上に配置される第１半導体層と、第１半導体層の上に配置される第１絶縁層と、酸化物半導体を含み、第１絶縁層の上に配置される第２半導体層と、を含むが、第１導電層は第１キャパシタの第１電極を定義し、第１半導体層は第１キャパシタの第２電源及び第２キャパシタの第１電極を定義し、第２半導体層は第２キャパシタの第２電極を定義することで、表示装置の品質が向上される。
【選択図】図４
【特許請求の範囲】
【請求項1】
ベース層と、
前記ベース層の上に配置される第１導電層と、
前記第１導電層の上に配置される無機層と、
前記無機層の上に配置され、酸化物半導体を含む第１半導体層と、
前記第１半導体層の上に配置される第１絶縁層と、
前記酸化物半導体を含み、前記第１絶縁層の上に配置される第２半導体層と、を含むが、
前記第１導電層は第１キャパシタの第１電極を定義し、
前記第１半導体層は前記第１キャパシタの第２電極及び第２キャパシタの第１電極を定義し、
前記第２半導体層は前記第２キャパシタの第２電極を定義する表示装置。
前記ベース層の上に配置される第１導電層と、
前記第１導電層の上に配置される無機層と、
前記無機層の上に配置され、酸化物半導体を含む第１半導体層と、
前記第１半導体層の上に配置される第１絶縁層と、
前記酸化物半導体を含み、前記第１絶縁層の上に配置される第２半導体層と、を含むが、
前記第１導電層は第１キャパシタの第１電極を定義し、
前記第１半導体層は前記第１キャパシタの第２電極及び第２キャパシタの第１電極を定義し、
前記第２半導体層は前記第２キャパシタの第２電極を定義する表示装置。
【請求項2】
平面上において、前記第１導電層は互いに離隔される第１－１導電性パターンと第１－２導電性パターンとを含み、
平面上において、前記第１半導体層は互いに離隔される第１－１半導体パターンと第１－２半導体パターンとを含み、
平面上において、前記第２半導体層は互いに離隔される第２－１半導体パターンと第２－２半導体パターンとを含み、
平面上において、前記第１－１半導体パターン、前記第１－２半導体パターン、及び前記第２－２半導体パターンはそれぞれ前記第１－１導電性パターンに重畳し、
平面上において、前記第２－１半導体パターンは第１－２導電性パターンに重畳する、請求項１に記載の表示装置。
平面上において、前記第１半導体層は互いに離隔される第１－１半導体パターンと第１－２半導体パターンとを含み、
平面上において、前記第２半導体層は互いに離隔される第２－１半導体パターンと第２－２半導体パターンとを含み、
平面上において、前記第１－１半導体パターン、前記第１－２半導体パターン、及び前記第２－２半導体パターンはそれぞれ前記第１－１導電性パターンに重畳し、
平面上において、前記第２－１半導体パターンは第１－２導電性パターンに重畳する、請求項１に記載の表示装置。
【請求項3】
前記第１－１導電性パターンは第１キャパシタの前記第１電極を定義し、
前記第１－２半導体パターンは前記第１キャパシタの前記第２電極及び第２キャパシタの前記第１電極を定義し、
前記第２－２半導体パターンは前記第２キャパシタの前記第２電極を定義する、請求項２に記載の表示装置。
前記第１－２半導体パターンは前記第１キャパシタの前記第２電極及び第２キャパシタの前記第１電極を定義し、
前記第２－２半導体パターンは前記第２キャパシタの前記第２電極を定義する、請求項２に記載の表示装置。
【請求項4】
前記第１－１半導体パターンはソース領域と、ドレイン領域と、チャネル領域とを含み、
平面上において、前記第１絶縁層は前記第１－２半導体パターンの前面及び前記第１－１半導体パターンの前記チャネル領域に重畳し、前記第１－１半導体パターンのソース領域及びドレイン領域に重畳しない、請求項２に記載の表示装置。
平面上において、前記第１絶縁層は前記第１－２半導体パターンの前面及び前記第１－１半導体パターンの前記チャネル領域に重畳し、前記第１－１半導体パターンのソース領域及びドレイン領域に重畳しない、請求項２に記載の表示装置。
【請求項5】
前記第２半導体層の上に配置される第２絶縁層と、前記第２絶縁層の上に配置される第２導電層と、前記第２導電層の上に配置される第３絶縁層と、を更に含む、請求項４に記載の表示装置。
【請求項6】
前記第２－１半導体パターンは、ソース領域と、ドレイン領域と、チャネル領域とを含み、
前記第２絶縁層は、前記第１－１半導体パターンの前記チャネル領域に重畳する前記第２－１絶縁パターンと、前記第２－１半導体パターンの前記チャネル領域に重畳する第２－２絶縁パターンとを含む、請求項５に記載の表示装置。
前記第２絶縁層は、前記第１－１半導体パターンの前記チャネル領域に重畳する前記第２－１絶縁パターンと、前記第２－１半導体パターンの前記チャネル領域に重畳する第２－２絶縁パターンとを含む、請求項５に記載の表示装置。
【請求項7】
前記第２導電層は、
平面上において、前記第１－１半導体パターンの前記チャネル領域に重畳する第２－１導電性パターンと、
平面上において、前記第２－１半導体パターンの前記チャネル領域に重畳する第２－２導電性パターンと、を含む請求項６に記載の表示装置。
平面上において、前記第１－１半導体パターンの前記チャネル領域に重畳する第２－１導電性パターンと、
平面上において、前記第２－１半導体パターンの前記チャネル領域に重畳する第２－２導電性パターンと、を含む請求項６に記載の表示装置。
【請求項8】
前記第１絶縁層の厚さは前記第３絶縁層の厚さより小さい、請求項５に記載の表示装置。
【請求項9】
前記第３絶縁層の上に配置される第４絶縁層と、前記第４絶縁層の上に配置される発光素子とを更に含むが、
前記発光素子は前記第４絶縁層の上に配置される第１電極と、発光層と、第２電極とを含み、
前記発光素子の前記第１電極は前記第１－１半導体パターンに電気的に接続される、請求項５に記載の表示装置。
前記発光素子は前記第４絶縁層の上に配置される第１電極と、発光層と、第２電極とを含み、
前記発光素子の前記第１電極は前記第１－１半導体パターンに電気的に接続される、請求項５に記載の表示装置。
【請求項10】
前記第３絶縁層の上に配置される第３導電層を更に含み、
前記第２－２半導体パターンは第３キャパシタの第１電極を定義し、
前記第３導電層は前記第３キャパシタの第２電極を定義する、請求項５に記載の表示装置。
前記第２－２半導体パターンは第３キャパシタの第１電極を定義し、
前記第３導電層は前記第３キャパシタの第２電極を定義する、請求項５に記載の表示装置。
【請求項11】
平面上において、前記第１導電層は互いに離隔される第１－１導電性パターンと第１－２導電性パターンとを含み、
平面上において、前記第１半導体層は互いに離隔される第１－１半導体パターンと第１－２導電性パターンとを含み、
平面上において、前記第１－１半導体パターンと前記第１－２半導体パターンそれぞれは前記第１－１導電性パターンに重畳し、
平面上において、前記第２半導体層は前記第１－２導電性パターンに重畳する、請求項１に記載の表示装置。
平面上において、前記第１半導体層は互いに離隔される第１－１半導体パターンと第１－２導電性パターンとを含み、
平面上において、前記第１－１半導体パターンと前記第１－２半導体パターンそれぞれは前記第１－１導電性パターンに重畳し、
平面上において、前記第２半導体層は前記第１－２導電性パターンに重畳する、請求項１に記載の表示装置。
【請求項12】
前記第１－１半導体パターンは、ソース領域と、ドレイン領域と、チャネル領域とを含み、
平面上において、前記第１絶縁層は前記第１－２半導体パターンの前面及び前記第１－１半導体パターンの前記チャネル領域に重畳し、前記第１－１導電性パターンの前記ソース領域及び前記ドレイン領域に重畳しない、請求項１１に記載の表示装置。
平面上において、前記第１絶縁層は前記第１－２半導体パターンの前面及び前記第１－１半導体パターンの前記チャネル領域に重畳し、前記第１－１導電性パターンの前記ソース領域及び前記ドレイン領域に重畳しない、請求項１１に記載の表示装置。
【請求項13】
前記第２半導体層の上に配置される第２絶縁層と、前記第２絶縁層の上に配置される第２導電層とを更に含み、
平面上において、前記第２絶縁層は、前記第１－２半導体パターンと、前記第１－１半導体パターンと、前記第２半導体層にそれぞれ重畳する第２－１絶縁パターン、前記第２－２絶縁パターン、及び前記第２－３絶縁パターンとを含み、
平面上において、前記第２導電層は、前記第２－１絶縁パターン、前記第２－２絶縁パターン、及び前記第２－３絶縁パターンにそれぞれ重畳する第２－３導電性パターンと、前記第２－１導電性パターンと、前記第２－２導電性パターンとを含む、請求項１１に記載の表示装置。
平面上において、前記第２絶縁層は、前記第１－２半導体パターンと、前記第１－１半導体パターンと、前記第２半導体層にそれぞれ重畳する第２－１絶縁パターン、前記第２－２絶縁パターン、及び前記第２－３絶縁パターンとを含み、
平面上において、前記第２導電層は、前記第２－１絶縁パターン、前記第２－２絶縁パターン、及び前記第２－３絶縁パターンにそれぞれ重畳する第２－３導電性パターンと、前記第２－１導電性パターンと、前記第２－２導電性パターンとを含む、請求項１１に記載の表示装置。
【請求項14】
前記第１－１導電性パターンは前記第１キャパシタの前記第１電極を定義し、
前記第１－２半導体パターンは前記第１キャパシタの前記第２電極及び第２キャパシタの前記第１電極を定義し、
前記第２－３導電性パターンは前記第２キャパシタの前記第２電極を定義する、請求項１３に記載の表示装置。
前記第１－２半導体パターンは前記第１キャパシタの前記第２電極及び第２キャパシタの前記第１電極を定義し、
前記第２－３導電性パターンは前記第２キャパシタの前記第２電極を定義する、請求項１３に記載の表示装置。
【請求項15】
前記第２導電層の上に配置される第３絶縁層と、前記第３絶縁層の上に配置される第３導電層とを更に含み、
前記第２－３導電性パターンは第３キャパシタの第１電極を定義し、
前記第３導電層は前記第３キャパシタの第２電極を定義する、請求項１４に記載の表示装置。
前記第２－３導電性パターンは第３キャパシタの第１電極を定義し、
前記第３導電層は前記第３キャパシタの第２電極を定義する、請求項１４に記載の表示装置。
【請求項16】
複数の絶縁層と、第１方向に延長される第１データラインと、前記第１方向に交差する第２方向に延長される第１スキャンラインとに電気的に接続される画素を含む表示パネルを含むが、
前記画素は、
第１ノードと第２ノードとの間に電気的に接続される第１キャパシタと、
前記第２ノードに電気的に接続される第１電極と、第１電源電圧を受信する第１電圧ラインに電気的に接続される第２電極と、前記第１電極と前記第２電極との間の配置される発光層とを含む発光ダイオードと、
ソースと、ドレインと、チャネル領域と、前記第１ノードに電気的に接続されるゲートとを含み、第２電源電圧を受信する第２電圧ラインと前記第２ノードのとの間に電気的に接続される第１トランジスタと、
前記第１データラインと前記第１ノードとの間に電気的に接続される第２トランジスタと、
前記第１ノードと前記第１電源電圧を受信する第３電圧ラインとの間に電気的に接続される第３トランジスタと、
第２電圧を受信する第４電圧ラインと前記第２ノードとの間に電気的に接続される第４トランジスタと、
前記第２電圧ラインと前記第１トランジスタの前記ドレインまたは前記ソースとの間に電気的に接続される第５トランジスタと、
前記第２電圧ラインと前記第２ノードとの間に電気的に接続される第２キャパシタと、を含み、
前記複数の絶縁層は、無機層と、前記無機層の上に配置される第１絶縁層と、前記第１絶縁層の上に配置される第２絶縁層とを含み、
前記表示パネルは、第１導電層と、第１半導体層と、第２半導体層とを更に含み、
前記第１導電層は前記第１キャパシタの第１電極を定義し、前記無機層の下側に配置され、
前記第１半導体層は前記第１キャパシタの第２電極及び前記第２キャパシタの第１電極を定義し、前記無機層と前記第１絶縁層との間に配置され、
前記第２半導体層は前記第２キャパシタの第２電極を定義し、前記第２絶縁層の上側に配置され、
前記第１半導体層及び前記第２半導体層それぞれは酸化物半導体を含む表示装置。
前記画素は、
第１ノードと第２ノードとの間に電気的に接続される第１キャパシタと、
前記第２ノードに電気的に接続される第１電極と、第１電源電圧を受信する第１電圧ラインに電気的に接続される第２電極と、前記第１電極と前記第２電極との間の配置される発光層とを含む発光ダイオードと、
ソースと、ドレインと、チャネル領域と、前記第１ノードに電気的に接続されるゲートとを含み、第２電源電圧を受信する第２電圧ラインと前記第２ノードのとの間に電気的に接続される第１トランジスタと、
前記第１データラインと前記第１ノードとの間に電気的に接続される第２トランジスタと、
前記第１ノードと前記第１電源電圧を受信する第３電圧ラインとの間に電気的に接続される第３トランジスタと、
第２電圧を受信する第４電圧ラインと前記第２ノードとの間に電気的に接続される第４トランジスタと、
前記第２電圧ラインと前記第１トランジスタの前記ドレインまたは前記ソースとの間に電気的に接続される第５トランジスタと、
前記第２電圧ラインと前記第２ノードとの間に電気的に接続される第２キャパシタと、を含み、
前記複数の絶縁層は、無機層と、前記無機層の上に配置される第１絶縁層と、前記第１絶縁層の上に配置される第２絶縁層とを含み、
前記表示パネルは、第１導電層と、第１半導体層と、第２半導体層とを更に含み、
前記第１導電層は前記第１キャパシタの第１電極を定義し、前記無機層の下側に配置され、
前記第１半導体層は前記第１キャパシタの第２電極及び前記第２キャパシタの第１電極を定義し、前記無機層と前記第１絶縁層との間に配置され、
前記第２半導体層は前記第２キャパシタの第２電極を定義し、前記第２絶縁層の上側に配置され、
前記第１半導体層及び前記第２半導体層それぞれは酸化物半導体を含む表示装置。
【請求項17】
前記第１半導体層は、
前記第１トランジスタの前記ソース、前記ドレイン、及び前記チャネル領域を定義する第１－１半導体パターンと、
前記第１キャパシタの前記第２電極及び前記第２キャパシタの第１電極を定義する第１－２半導体パターンと、を含む、請求項１６に記載の表示装置。
前記第１トランジスタの前記ソース、前記ドレイン、及び前記チャネル領域を定義する第１－１半導体パターンと、
前記第１キャパシタの前記第２電極及び前記第２キャパシタの第１電極を定義する第１－２半導体パターンと、を含む、請求項１６に記載の表示装置。
【請求項18】
前記表示パネルは、前記第２絶縁層の上に配置される第３絶縁層と、前記第３絶縁層の上に配置される第２導電層とを更に含み、
前記第２導電層は前記第１キャパシタの前記ゲートを定義する、請求項１７に記載の表示装置。
前記第２導電層は前記第１キャパシタの前記ゲートを定義する、請求項１７に記載の表示装置。
【請求項19】
前記表示パネルは、前記第２導電層の上に配置される第４絶縁層と、前記第４絶縁層の上に配置される第３導電層とを更に含み、
前記画素は第３キャパシタを更に含み、
前記第２半導体層は前記第３キャパシタの第１電極を定義し、前記第３導電層は前記第３キャパシタの第２電極を定義する、請求項１８に記載の表示装置。
前記画素は第３キャパシタを更に含み、
前記第２半導体層は前記第３キャパシタの第１電極を定義し、前記第３導電層は前記第３キャパシタの第２電極を定義する、請求項１８に記載の表示装置。
【請求項20】
複数の絶縁層と、第１方向に延長される第１データラインと、前記第１方向に交差する第２方向に延長される第１スキャンラインとに電気的に接続される画素とを含む表示パネルを含むが、
前記画素は、
第１ノードと第２ノードとの間に電気的に接続される第１キャパシタと、
前記第２ノードに電気的に接続される第１電極と、第１電源電圧を受信する第１電圧ラインに電気的に接続される第２電極と、前記第１電極と前記第２電極との間の配置される発光層とを含む発光ダイオードと、
ソースと、ドレインと、チャネル領域と、前記第１ノードに電気的に接続されるゲートとを含み、第２電源電圧を受信する第２電圧ラインと前記第２ノードのとの間に電気的に接続される第１トランジスタと、
前記第１データラインと前記第１ノードとの間に電気的に接続される第２トランジスタと、
前記第１ノードと前記第１電源電圧を受信する第３電圧ラインとの間に電気的に接続される第３トランジスタと、
第２電圧を受信する第４電圧ラインと前記第２ノードとの間に電気的に接続される第４トランジスタと、
前記第２電圧ラインと前記第１トランジスタの前記ドレインまたは前記ソースとの間に電気的に接続される第５トランジスタと、
前記第２電圧ラインと前記第２ノードとの間に電気的に接続される第２キャパシタと、を含み、
前記複数の絶縁層は、無機層と、前記無機層の上に配置される第１絶縁層と、前記第１絶縁層の上に配置される第２絶縁層とを含み、
前記表示パネルは、第１導電層と、第１半導体層と、第２半導体層と、第２導電層とを更に含み、
前記第１キャパシタの第１電極を定義する前記第１導電層は前記無機層の下側に配置され、
前記第１キャパシタの第２電極及び前記第２キャパシタの第１電極を定義する前記第１半導体層は前記無機層と前記第１絶縁層との間に配置され、
前記第２半導体層は前記第１絶縁層と前記第２絶縁層との間に配置されながら平面上において前記第１半導体層と離隔されて配置され、
前記第２キャパシタの第２電極を定義する前記第２導電層は前記第２絶縁層の上側に配置され、
前記第１半導体層及び前記第２半導体層それぞれは酸化物半導体を含む表示装置。
前記画素は、
第１ノードと第２ノードとの間に電気的に接続される第１キャパシタと、
前記第２ノードに電気的に接続される第１電極と、第１電源電圧を受信する第１電圧ラインに電気的に接続される第２電極と、前記第１電極と前記第２電極との間の配置される発光層とを含む発光ダイオードと、
ソースと、ドレインと、チャネル領域と、前記第１ノードに電気的に接続されるゲートとを含み、第２電源電圧を受信する第２電圧ラインと前記第２ノードのとの間に電気的に接続される第１トランジスタと、
前記第１データラインと前記第１ノードとの間に電気的に接続される第２トランジスタと、
前記第１ノードと前記第１電源電圧を受信する第３電圧ラインとの間に電気的に接続される第３トランジスタと、
第２電圧を受信する第４電圧ラインと前記第２ノードとの間に電気的に接続される第４トランジスタと、
前記第２電圧ラインと前記第１トランジスタの前記ドレインまたは前記ソースとの間に電気的に接続される第５トランジスタと、
前記第２電圧ラインと前記第２ノードとの間に電気的に接続される第２キャパシタと、を含み、
前記複数の絶縁層は、無機層と、前記無機層の上に配置される第１絶縁層と、前記第１絶縁層の上に配置される第２絶縁層とを含み、
前記表示パネルは、第１導電層と、第１半導体層と、第２半導体層と、第２導電層とを更に含み、
前記第１キャパシタの第１電極を定義する前記第１導電層は前記無機層の下側に配置され、
前記第１キャパシタの第２電極及び前記第２キャパシタの第１電極を定義する前記第１半導体層は前記無機層と前記第１絶縁層との間に配置され、
前記第２半導体層は前記第１絶縁層と前記第２絶縁層との間に配置されながら平面上において前記第１半導体層と離隔されて配置され、
前記第２キャパシタの第２電極を定義する前記第２導電層は前記第２絶縁層の上側に配置され、
前記第１半導体層及び前記第２半導体層それぞれは酸化物半導体を含む表示装置。
【請求項21】
前記第１半導体層は、
前記第１トランジスタの前記ソース、前記ドレイン、及び前記チャネル領域を定義する第１－１半導体パターンと、
前記第１キャパシタの前記第２電極及び前記第２キャパシタの第１電極を定義する第１－２半導体パターンと、を含む、請求項２０に記載の表示装置。
前記第１トランジスタの前記ソース、前記ドレイン、及び前記チャネル領域を定義する第１－１半導体パターンと、
前記第１キャパシタの前記第２電極及び前記第２キャパシタの第１電極を定義する第１－２半導体パターンと、を含む、請求項２０に記載の表示装置。
【請求項22】
前記第２導電層は、
平面上において、前記第１－２半導体パターンに重畳し、前記第２キャパシタの前記第２電極を定義する第２－３導電性パターンと、
平面上において、前記第１トランジスタの前記チャネル領域に重畳し、前記第１トランジスタの前記ゲートを定義する第２－１導電性パターンと、を含む、請求項２１に記載の表示装置。
平面上において、前記第１－２半導体パターンに重畳し、前記第２キャパシタの前記第２電極を定義する第２－３導電性パターンと、
平面上において、前記第１トランジスタの前記チャネル領域に重畳し、前記第１トランジスタの前記ゲートを定義する第２－１導電性パターンと、を含む、請求項２１に記載の表示装置。
【請求項23】
前記第２半導体層は前記第２トランジスタのソース、ドレイン、及びチャネル領域を定義し、
前記第２導電層は平面上において第２半導体パターンの前記チャネル領域に重畳し、前記第２キャパシタのゲートを定義する第２－２導電性パターンを更に含む、請求項２２に記載の表示装置。
前記第２導電層は平面上において第２半導体パターンの前記チャネル領域に重畳し、前記第２キャパシタのゲートを定義する第２－２導電性パターンを更に含む、請求項２２に記載の表示装置。
【請求項24】
前記表示パネルは、前記第２導電層の上に配置される第４絶縁層と、前記第４絶縁層の上に配置される第３導電層とを更に含み、
前記画素は第３キャパシタを更に含み、
前記第２－３導電性パターンは第３キャパシタの第１電極を定義し、前記第３導電層は前記第３キャパシタの第２電極を定義する、請求項２２に記載の表示装置。
前記画素は第３キャパシタを更に含み、
前記第２－３導電性パターンは第３キャパシタの第１電極を定義し、前記第３導電層は前記第３キャパシタの第２電極を定義する、請求項２２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示装置に関し、酸化物トランジスタを備える表示装置に関する。
【背景技術】
【0002】
表示装置は、複数の画素と、複数の画素を制御する駆動回路（例えば、スキャン駆動回路及びデータ駆動回路）とを含む。複数の画素それぞれは、表示素子と、表示素子を制御する画素の駆動回路とを含む。画素の駆動回路は有機的に接続される複数のトランジスタを含む。
【0003】
スキャン駆動回路及び／またはデータ駆動回路は複数の画素と同じ工程によって形成される。スキャン駆動回路及び／またはデータ駆動回路はは有機的に接続される複数のトランジスタを含む。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、表示品質が向上された表示装置を提供することである。
【課題を解決するための手段】
【0005】
本発明の一実施例による表示装置は、ベース層と、前記ベース層の上に配置される第１導電層と、前記第１導電層の上に配置される無機層と、前記無機層の上に配置され、酸化物半導体を含む第１半導体層と、前記第１半導体層の上に配置される第１絶縁層と、前記酸化物半導体を含み、前記第１絶縁層の上に配置される第２半導体層と、を含む。前記第１導電層は第１キャパシタの第１電極を定義し、前記第１半導体層は前記第１キャパシタの第２電源及び第２キャパシタの第１電極を定義し、前記第２半導体層は前記第２キャパシタの第２電極を定義する。
【0006】
平面上において、前記第１導電層は互いに離隔される第１－１導電性パターンと第１－２導電性パターンとを含み、平面上において、前記第１半導体層は互いに離隔される第１－１半導体パターンと第１－２半導体パターンとを含む。平面上において、前記第２半導体層は互いに離隔される第２－１半導体パターンと第２－２半導体パターンとを含む。平面上において、前記１－１半導体パターン、前記第１－２半導体パターン、及び前記第２－１半導体パターンはそれぞれ前記第１－１導電性パターンに重畳し、平面上において、前記第２－１半導体パターンは第１－２導電性パターンに重畳する。
【0007】
前記第１－１導電性パターンは第１キャパシタの前記第１電極を定義し、前記第１－１半導体パターンは前記第１キャパシタの前記第２電極及び第２キャパシタの前記第１電極を定義し、前記第２－１半導体パターンは前記第２キャパシタの前記第２電極を定義する。
【0008】
前記第１－２半導体パターンはソース領域と、ドレイン領域と、チャネル領域とを含み、平面上において、前記第１絶縁層は前記第１－１半導体パターンの前面及び前記第１－２半導体パターンの前記チャネル領域に重畳し、前記第１－１半導体パターンのソース領域及びドレイン領域に重畳しない。
【0009】
前記第２半導体層の上に配置される第２絶縁層と、前記第２絶縁層の上に配置される第２導電層と、前記第２導電層の上に配置される第３絶縁層とを更に含む。
【0010】
前記第２－１半導体パターンは、ソース領域と、ドレイン領域と、チャネル領域とを含み、前記第２絶縁層は、前記第１－１半導体パターンの前記チャネル領域に重畳する前記第２－１絶縁パターンと、前記第２－１半導体パターンの前記チャネル領域に重畳する第２－２絶縁パターンとを含む。
【0011】
前記第２導電層は、平面上において、前記第１－１半導体パターンの前記チャネル領域に重畳する第２－１導電性パターンと、平面上において、前記第２－１半導体パターンの前記チャネル領域に重畳する第２－２導電性パターンとを含む。
【0012】
前記第１絶縁層の厚さは前記第３絶縁層の厚さより小さい。
【0013】
前記第３絶縁層の上に配置される第４絶縁層と、前記第４絶縁層の上に配置される発光素子とを更に含むが、前記発光素子は前記第４絶縁層の上に配置される第１電極と、発光層と、第２電極とを含み、前記発光素子の前記第１電極は前記第１－１半導体パターンに電気的に接続される。
【0014】
前記第３絶縁層の上に配置される第３導電層を更に含み、前記第２－２半導体パターンは第３キャパシタの第１電極を定義し、前記第３導電層は前記第３キャパシタの第２電極を定義する。
【0015】
平面上において、前記第１導電層は互いに離隔される第１－１導電性パターンと第１－２導電性パターンとを含み、平面上において、前記第１半導体層は互いに離隔される第１－１半導体パターンと第１－２導電性パターンとを含み、平面上において、前記第１－１半導体パターンと前記第１－２半導体パターンそれぞれは前記第１－１導電性パターンに重畳し、平面上において、前記第２半導体層は前記第１－２導電性パターンに重畳する。
【0016】
前記第１－１半導体パターンは、ソース領域と、ドレイン領域と、チャネル領域とを含み、平面上において、前記第１絶縁層は前記第１－２半導体パターンの前面及び前記第１－１半導体パターンの前記チャネル領域に重畳し、前記第１－１導電性パターンの前記ソース領域及び前記ドレイン領域に重畳しない。
【0017】
前記第２半導体層の上に配置される第２絶縁層と、前記第２絶縁層の上に配置される第２導電層とを更に含み、平面上において、前記第２絶縁層は、前記第１－２半導体パターンと、前記第１－１半導体パターンと、前記第２半導体層にそれぞれ重畳する第２－１絶縁パターン、前記第２－２絶縁パターン、及び前記第２－３絶縁パターンとを含み、平面上において、前記第２導電層は、前記第２－１絶縁パターン、前記第２－２絶縁パターン、及び前記第２－３絶縁パターンにそれぞれ重畳する第２－１導電性パターンと、前記第２－２導電性パターンと、前記第２－３導電性パターンと、を含む。
【0018】
前記第１－１導電性パターンは前記第１キャパシタの前記第１電極を定義し、前記第１－２半導体パターンは前記第１キャパシタの前記第２電極及び第２キャパシタの前記第１電極を定義し、前記第２－１導電性パターンは前記第２キャパシタの前記第２電極を定義する。
【0019】
前記第２導電層の上に配置される第３絶縁層と、前記第３絶縁層の上に配置される第３導電層とを更に含む。前記第２－１導電性パターンは第３キャパシタの第１電極を定義し、前記第３導電層は前記第３キャパシタの第２電極を定義する。
【0020】
本発明の一実施例による表示装置は、複数の絶縁層と、第１方向に延長される第１データラインと、前記第１方向に交差する第２方向に延長される第１スキャンラインとに電気的に接続される画素を含む表示パネルを含む。前記画素は、第１ノードと第２ノードとの間に電気的に接続される第１キャパシタと、前記第２ノードに電気的に接続される第１電極と、第１電源電圧を受信する第１電圧ラインに電気的に接続される第２電極と、前記第１電極と前記第２電極との間の配置される発光層とを含む発光ダイオードと、ソースと、ドレインと、チャネル領域と、前記第１ノードに電気的に接続されるゲートとを含み、第２電源電圧を受信する第２電圧ラインと前記第２ノードのとの間に電気的に接続される第１トランジスタと、前記第１データラインと前記第１ノードとの間に電気的に接続される第２トランジスタと、前記第１ノードと前記第１電圧を受信する第３電圧ラインとの間に電気的に接続される第３トランジスタと、第２電圧を受信する第４電圧ラインと前記第２ノードとの間に電気的に接続される第４トランジスタと、前記第２電圧ラインと前記第１トランジスタの前記ドレインまたは前記ソースとの間に電気的に接続される第５トランジスタと、前記第２電圧ラインと前記第２ノードとの間に電気的に接続される第２キャパシタと、を含む。前記複数の絶縁層は、無機層と、前記無機層の上に配置される第１絶縁層と、前記第１絶縁層の上に配置される第２絶縁層とを含む、前記表示パネルは、第１導電層と、第１半導体層と、第２半導体層とを更に含み、前記第１キャパシタの第１電極を定義する前記第１導電層は前記無機層の下側に配置され、前記第１キャパシタの第２電極及び前記第２キャパシタの第１電極を定義する前記第１半導体層は前記無機層と前記第１絶縁層との間に配置され、前記第２キャパシタの第２電極を定義する前記第２半導体層は前記第２絶縁層の上側に配置され、前記第１半導体層及び前記第２半導体層それぞれは酸化物半導体を含む。
【0021】
前記第１半導体層は、前記第１トランジスタの前記ソース、前記ドレイン、及び前記チャネル領域を定義する第１－１半導体パターンと、前記第１キャパシタの前記第２電極及び前記第２キャパシタの第１電極を定義する第１－２半導体パターンとを含む。
【0022】
前記表示パネルは、前記第２絶縁層の上に配置される第３絶縁層と、前記第３絶縁層の上に配置される第２導電層とを更に含み、前記第２導電層は前記第１キャパシタの前記ゲートを定義する。
【0023】
前記表示パネルは、前記第２導電層の上に配置される第４絶縁層と、前記第４絶縁層の上に配置される第３導電層とを更に含み、前記画素は第３キャパシタを更に含み、前記第２半導体層は前記第３キャパシタの第１電極を定義し、前記第３導電層は前記第３キャパシタの第２電極を定義する。
【0024】
本発明の一実施例による表示装置は、複数の絶縁層と、第１方向に延長される第１データラインと、前記第１方向に交差する第２方向に延長される第１スキャンラインとに電気的に接続される画素を含む表示パネルを含む。前記画素は、第１ノードと第２ノードとの間に電気的に接続される第１キャパシタと、前記第２ノードに電気的に接続される第１電極と、第１電源電圧を受信する第１電圧ラインに電気的に接続される第２電極と、前記第１電極と前記第２電極との間の配置される発光層とを含む発光ダイオードと、ソースと、ドレインと、チャネル領域と、前記第１ノードに電気的に接続されるゲートとを含み、第２電源電圧を受信する第２電圧ラインと前記第２ノードのとの間に電気的に接続される第１トランジスタと、前記第１データラインと前記第１ノードとの間に電気的に接続される第２トランジスタと、前記第１ノードと前記第１電圧を受信する第３電圧ラインとの間に電気的に接続される第３トランジスタと、第２電圧を受信する第４電圧ラインと前記第２ノードとの間に電気的に接続される第４トランジスタと、前記第２電圧ラインと前記第１トランジスタの前記ドレインまたは前記ソースとの間に電気的に接続される第５トランジスタと、前記第２電圧ラインと前記第２ノードとの間に電気的に接続される第２キャパシタと、を含む。
【0025】
前記複数の絶縁層は、無機層と、前記無機層の上に配置される第１絶縁層と、前記第１絶縁層の上に配置される第２絶縁層とを含む、前記表示パネルは、第１導電層と、第１半導体層と、第２半導体層と、前記第２導電層とを更に含み、前記第１キャパシタの第１電極を定義する前記第１導電層は前記無機層の下側に配置され、前記第１キャパシタの第２電極及び前記第２キャパシタの第１電極を定義する前記第１半導体層は前記無機層と前記第１絶縁層との間に配置され、前記第２半導体層は前記第１絶縁層と前記第２絶縁層との間に配置されながら平面上において前記第１半導体層と離隔されて配置され、前記第２キャパシタの第２電極を定義する前記第２導電層は前記第２絶縁層の上側に配置され、前記第１半導体層及び前記第２半導体層それぞれは酸化物半導体を含む。
【0026】
前記第１半導体層は、前記第１トランジスタの前記ソース、前記ドレイン、及び前記チャネル領域を定義する第１－１半導体パターンと、前記第１キャパシタの前記第２電極及び前記第２キャパシタの第１電極を定義する第１－２半導体パターンとを含む。
【0027】
前記第２導電層は、平面上において、前記第１－２半導体パターンに重畳し、前記第２キャパシタの前記第２電極を定義する第２－１導電性パターンと、平面上において、前記第１半導体パターンの前記チャネル領域に重畳し、前記第１トランジスタの前記ゲートを定義する第２－２導電性パターンとを含む。
【0028】
前記第２導電層は前記第２トランジスタのソース、ドレイン、及びチャネル領域を定義し、前記第３導電層は平面上において第２半導体パターンの前記チャネル領域に重畳し、前記第２キャパシタのゲートを定義する第２－３導電性パターンを更に含む。
【0029】
前記表示パネルは、前記第２導電層の上に配置される第４絶縁層と、前記第４絶縁層の上に配置される第３導電層とを更に含む。前記画素は第３キャパシタを更に含み、前記第２－１導電性パターンは第３キャパシタの第１電極を定義し、前記第３導電層は前記第３キャパシタの第２電極を定義する。
【発明の効果】
【0030】
一実施例の表示装置において、酸化物半導体をそれぞれ含む導電層が絶縁層を間に挟んで多層に積層されてキャパシタを形成する。絶縁層の厚さは他の絶縁層に比べ相対的に小さい。それによって、多層に積層される導電層の間に十分なキャパシタンスを確保し、表示装置の表示品質が向上される。
【図面の簡単な説明】
【0031】
【図1】本発明の一実施例による表示装置のブロック図である。
【図2】本発明の一実施例による画素の等価回路図である。
【図4】本発明の一実施例による表示パネルの断面図である。
【図5】本発明の一実施例による画素の平面図である。
【図6A】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図6B】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図6C】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図6D】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図6E】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図6F】本発明の一実施例による画素に含まれるパターンの積層順による平面図である。
【図7】本発明の一実施例による表示パネルの断面図である。
【図8】本発明の一実施例による表示パネルの断面図である。
【図9】本発明の一実施例による表示パネルの断面図である。
【発明を実施するための形態】
【0032】
本明細書において、ある構成要素（または領域、層、部分など）が他の構成要素の「上にある」、「結合される」、または「結合される」と言及されれば、それは他の構成要素の上に直接配置・接続・結合され得るか、またはそれらの間に第３の構成要素が配置され得ることを意味する。
【0033】
同じ図面符号は同じ構成要素を指す。また、図面において、構成要素の厚さ、割合、及び寸法は技術的内容の効果的な説明のために誇張されている。「及び／または」は、関連する構成要素が定義する一つ以上の組み合わせを全て含む。
【0034】
第１、第２などの用語は多様な構成要素を説明するのに使用されるが、前記構成要素は前記用語に限らない。前記用語は、一つの構成要素を他の構成要素から区別する目的にのみ使用される。例えば、本発明の権利範囲を逸脱しないながらも第１構成要素は第２構成要素と命名されてもよく、類似して第２構成要素も第１構成要素と命名されてもよい。単数の表面は、文脈上明白に異なるように意味しない限り複数の表現を含む。
【0035】
また、「下に」、「下側に」、「上に」、「上側に」などの用語は、図面に示した構成要素の連関関係を説明するために使用される。前記用語は相対的な概念であって、図面に示した方向を基準に説明される。
【0036】
「含む」または「有する」などの用語は明細書の上に記載された特徴、数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたものが存在することを指定するものであって、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加の可能性を予め排除しないと理解すべきである。
【0037】
異なるように定義されない限り、本明細書で使用された全ての用語（技術的及び科学的用語を含む）は、本発明の属する技術分野の当業者によって一般的に理解されるようなものと同じ意味を有する。また、一般的に使用される辞書で定義された用語などの用語は、関連技術の文脈での意味と一致する意味を有すると解釈すべきであって、ここで明示的に定義されない限り、過度に理想的であるか形式的な意味で解釈してはならない。
【0038】
以下、図面を参照して本発明の実施例を説明する。
【0039】
図１は、本発明の一実施例による表示装置ＤＤのブロック図である。表示装置ＤＤは、タイミング制御部ＴＣと、スキャン駆動回路ＳＤＣと、データ駆動回路ＤＤＣと、表示パネルＤＰとを含む。本実施例において、表示パネルＤＰは、発光型示パネルと説明される。発光型表示パネルは、有機発光表示パネルまたは無機発光発光表示パネルを含む。発光型表示パネルは、マイクロＬＥＤ表示パネル及びマイクロＯＬＥＤ表示パネル、またはナノＬＥＤ表示パネルを含む。
【0040】
タイミング制御部ＴＣは入力映像信号を受信し、データ駆動回路ＤＤＣとのインターフェースの仕様に合うように入力映像信号のタイミングフォーマットを変換して映像データＤ－ＲＧＢを生成する。タイミング制御部ＴＣは、映像データＤ－ＲＧＢと各種制御信号ＤＣＳ、ＳＣＳを出力する。
【0041】
スキャン駆動回路ＳＤＣは、タイミング制御部ＴＣからスキャン制御信号ＳＣＳを受信する。スキャン制御信号ＳＣＳは、スキャン駆動回路ＳＤＣの動作を開始する垂直開始信号と、信号の出力時期を決定するクロック信号などを含む。スキャン駆動回路ＳＤＣは複数のスキャン信号を生成し、対応するスキャンラインＳＬ１１～ＳＬ１ｎに順次に出力する。また、スキャン駆動回路ＳＤＣはスキャン制御信号ＳＣＳに応答して複数の発光制御信号を生成し、対応する発光信号ラインＥＬ１～ＥＬｎに複数の発光制御信号を出力する。
【0042】
図１では、複数のスキャン信号と複数の発光制御信号が一つのスキャン駆動回路ＳＤＣから出力されると示したが、本発明はこれに限らない。本発明の一実施例において、表示装置ＤＤは複数のスキャン駆動回路を含む。また、本発明の一実施例において、複数のスキャン信号を生成して出力する駆動回路と複数の発光制御信号を生成して出力する駆動回路とは別に形成される。
【0043】
データ駆動回路ＤＤＣは、タイミング制御部ＴＣからデータ制御信号ＤＣＳ及び映像データＤ－ＲＧＢを受信する。データ駆動回路ＤＤＣは映像データＤ－ＲＧＢをデータ信号に変換し、データ信号を後述する複数のデータラインＤＬ１～ＤＬｍに出力する。データ信号は映像データＤ－ＲＧＢの階調値に対応するアナログ電圧である。
【0044】
表示パネルＤＰは、複数のグループのスキャンラインを含む。図１には、第１グループのスキャンラインＳＬ１１～ＳＬ１ｎを例示的に示している。表示パネルＤＰは、発光信号ラインＥＬ１～ＥＬｎと、データラインＤＬ１～ＤＬｍと、第１電圧ラインＶＬ１と、第２電圧ラインＶＬ２と、第３電圧ラインＶＬ３と、第４電圧ラインＶＬ４と、複数の画素ＰＸとを含む。
【0045】
第１グループのスキャンラインＳＬ１～ＳＬｎは第１方向ＤＲ１に延長され、第２方向ＤＲ２に並べられる。データラインＤＬ１～ＤＬｍは第１グループのスキャンラインＳＬ１１～ＳＬ１ｎと交差する。
【0046】
第１電圧ラインＶＬ１は、第１電源電圧ＥＬＶＳＳを受信する。第２電圧ラインＶＬ２は、第２電源電圧ＥＬＶＤＤを受信する。第２電源電圧ＥＬＶＤＤは、第１電源電圧ＥＬＶＳＳより高いレベルを有する。第３電圧ラインＶＬ３は、基準電圧Ｖｒｅｆ（以下、第１電圧）を受信する。第４電圧ラインＶＬ４は、初期化電圧Ｖｉｎｔ（以下、第２電圧）を受信する。第１電圧Ｖｒｅｆは、第２電源電圧ＥＬＶＤＤより低いレベルを有する。第２電圧Ｖｉｎｔは、第２電源電圧ＥＬＶＤＤより低いレベルを有する。本実施例において、第２電圧Ｖｉｎｔは、第１電圧Ｖｒｅｆ及び第１電源電圧ＥＬＶＳＳより低いレベルを有する。
【0047】
第１電圧ラインＶＬ１、第２電圧ラインＶＬ２、第３電圧ラインＶＬ３、及び第４電圧ラインＶＬ４のうち少なくともいずれか一つは第１方向ＤＲ１に延長されるラインと第２方向ＤＲ２に延長されるラインのうち少なくとも一つを含む。電圧ラインの第１方向ＤＲ１に延長されるラインと第２方向ＤＲ２に延長されるラインは、図４に示した複数の絶縁層１０～４０のうち互いに異なる層の上に配置されても互いに電気的に接続される。
【0048】
これまで図１を参照して一実施例による表示装置ＤＤを説明したが、本発明の表示装置ＤＤはこれに限らない。画素駆動回路の構成によって信号ラインが更に追加されるか省略されてもよい。また、一つの画素ＰＸと信号ラインの電気的接続関係も変更されてもよい。
【0049】
複数の画素ＰＸは、互いに異なるカラーの光を生成する複数のグループを含む。例えば、複数の画素ＰＸは、赤色光を生成する赤画素と、緑色光を生成する緑画素と、青色光を生成する青画素とを含む。赤色画素の発光ダイオード、緑色画素の発光ダイオード、及び青色画素の発光ダイオードは互いに異なる物質の発光層を含む。
【0050】
画素駆動回路は、複数のトランジスタと少なくとも一つのトランジスタとを含む。スキャン駆動回路ＳＤＣとデータ駆動回路ＤＤＣのうち少なくともいずれか一つは、画素駆動回路と同じ工程によって形成される複数のトランジスタを含む。
【0051】
フォトリソグラフィ工程とエッチング工程を複数回行い、ベース基板の上に上述した信号ライン、複数の画素ＰＸ、スキャン駆動回路ＳＤＣ、及びデータ駆動回路ＤＤＣを形成する。
【0052】
複数の蒸着工程またはコーティング工程によってベース基板の上に複数の絶縁層を形成する。複数の絶縁層は、有機層及び／または無機層を含む。複数個の絶縁層のうちいずれか一つは、複数の絶縁パターンを含む。複数の絶縁層のそれぞれは、複数個の画素ＰＸに重畳する。複数の絶縁層のそれぞれには、コンタクト孔が形成される。複数のコンタクト孔は、複数の画素ＰＸそれぞれに対して所定の規則で並べられる。
【0053】
【0054】
図２には、第１グループのスキャンラインＳＬ１１～ＳＬ１ｎ（図１を参照）のうちｉ番目のスキャンラインＳＬ１ｉ（または第１スキャンライン）に接続され、複数のデータラインＤＬ１～ＤＬｍ（図１を参照）のうちｊ番目のデータラインＤＬｊ（または第１データライン）に接続される画素ＰＸを代表的に示している。画素ＰＸは第２グループのスキャンラインのうちｉ番目のスキャンラインＳＬ２ｉに接続され、第３グループのスキャンラインのうちｉ番目のスキャンラインＳＬ３ｉに接続される。
【0055】
本実施例において、画素駆動回路は、第１トランジスタＴ１～第５トランジスタＴ５と、ストレージキャパシタＣｓｔと、ホールドキャパシタンスＣｈｏｌｄと、発光ダイオードＯＬＥＤとを含む。本実施例において、第１トランジスタＴ１～第５トランジスタＴ５はＮ型と説明される。但し、これに限らず、第１トランジスタＴ１～第５トランジスタＴ５のうち少なくとも一つ以上は、Ｐ型のトランジスタであってもよい。また、本発明の一実施例において、第１トランジスタＴ１～第５トランジスタＴ５のうち少なくとも一つは省略されるか、追加のトランジスタが画素ＰＸに更に含まれてもよい。
【0056】
本実施例において、第１トランジスタＴ１～第５トランジスタＴ５のそれぞれは２つのゲートを含むと図示したが、少なくともいずれか一つのトランジスタは一つのゲートのみを含む。第２トランジスタＴ２～第５トランジスタＴ５のそれぞれの上部ゲートＧ２－１、Ｇ３－１、Ｇ４－１、Ｇ５－１と下部ゲートＧ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２は互いに電気的に接続されていると示したが、これに限らない。第２トランジスタＴ２～第５トランジスタＴ５それぞれの下部ゲートＧ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２はフローティングされた電極であってもよい。
【0057】
本実施例において、第１トランジスタＴ１は駆動トランジスタであり、第２トランジスタＴ２はスイッチングトランジスタである。第１トランジスタＴ１のゲートＧ１－２が接続されるノードは第１ノードＮＤ１と定義され、第１トランジスタＴ１のソースＳ１が接続されるノードは第２ノードＮＤ２と定義される。
【0058】
発光ダイオードＯＬＥＤは、第２ノードＮＤ２に電気的に接続される第１電極と、第１電源電圧ＥＬＶＳＳを受信する第２電極と、第１電極と第２電極との間に配置される発光層とを含む。発光ダイオードＯＬＥＤに関する具体的な説明は後述する。
【0059】
第１トランジスタＴ１は、第２電源電圧ＥＬＶＤＤを受信する第２電源ラインＶＬ２と第２ノードＮＤ２との間に電気的に接続される。第１トランジスタＴ１は、第２ノードＮＤ２に接続されるソースＳ１（以下、第１ソース）と、ドレインＤ１（以下、第１ドレイン）と、チャネルと、第２ノードＮＤ２に電気的に接続されるゲートＧ１－１（以下、第１上部ゲート）とを含む。第１トランジスタＴ１は、第１ノードＮＤ１に接続されるゲートＧ１－２（以下、第１下部ゲート）を更に含む。
【0060】
第２トランジスタＴ２は、ｊ番目のデータラインＤＬｊと第１ノードＮＤ１との間に電気的に接続される。第２トランジスタＴ２は、第１ノードＮＤ１に接続されるソースＳ２（以下第２ソース）と、ｊ番目のデータラインＤＬｊに接続されるドレイン（以下、第２ドレイン）と、チャネルと、第１グループのｉ番目のスキャンラインＳＬ１ｉに接続されるゲートＧ２－１（以下、第２上部ゲート）とを含む。第２トランジスタＴ２は第２上部ゲートＧ２－１に電気的に接続されるゲートＧ２－２（以下、第２下部ゲート）を更に含む。後述する第３トランジスタＴ３～第５トランジスタＴ５は、第２上部ゲートＧ２－１と第２下部ゲートＧ２－２にそれぞれ対応する上部ゲートＧ３－１、Ｇ４－１、Ｇ５－１と下部ゲートＧ３－２、Ｇ４－２、Ｇ５－２とを含む。
【0061】
第３トランジスタＴ３は、第１ノードＮＤ１と第１電圧Ｖｒｅｆを受信する第３電圧ラインＶＬ３との間に電気的に接続される。第３トランジスタＴ３は、第１ノードＮＤ１に接続されるドレインＤ３（以下、第３ドレイン）と、第３電圧ラインＶＬ３に接続されるソースＳ３（以下、第３ソース）と、チャネルと、第２グループのｉ番目のスキャンラインＳＬ２ｉに接続される第３上部ゲートＧ３－１とを含む。
【0062】
第４トランジスタＴ４は、第２電圧Ｖｉｎｔを受信する第４電圧ラインＶＬ４と第２ノードＮＤ２との間に電気的に接続される。第４トランジスタＴ４は、第２ノードＮＤ２に接続されるドレイン（以下、第４ドレイン）と、第４電圧ラインＶＬ４に接続されるソースＳ４（以下、第４ソース）と、チャネルと、第３グループのｉ番目のスキャンラインＳＬ３ｉに接続される第４上部ゲートＧ４－２とを含む。
【0063】
第５トランジスタＴ５は、第２電圧ラインＶＬ２と第１ドレインＤ１または第１ソースＳ１との間に電気的に接続される。本実施例において、第５トランジスタＴ５は、第２電源ラインＶＬ２に接続されるソースＳ５（以下、第５ソース）と、第１ドレインＤ１に接続されるドレインＤ５（以下、第５ドレイン）と、チャネルと、ｉ番目の発光信号ラインＥＬｉに接続される第５上部ゲートＧ５－１とを含む。
【0064】
ストレージキャパシタＣｓｔは、第１ノードＮＤ１と第２ノードＮＤ２との間に電気的に接続される。ストレージキャパシタＣｓｔは、第１ノードＮＤ１に接続する第１電極Ｅ１－１と第２ノードＮＤ２に接続する第２電極Ｅ１－２とを含む。
【0065】
ホールドキャパシタＣｈｏｌｄは、第２電圧ラインＶＬ２と第２ノードＮＤ２との間に電気的に接続される。ホールドキャパシタＣｈｏｌｄは、第２電圧ラインＶＬ２に接続する第１電極Ｅ２－１と第２ノードＮＤ２に接続する第２電極Ｅ２－２とを含む。
【0066】
図２及び図３を共に参照して、画素ＰＸの動作をより詳細に説明する。表示装置ＤＤ（図１を参照）は、フレーム区間ごとに映像を表示する。第１グループのスキャンライン、第２グループのスキャンライン、第３グループのスキャンライン、及び発光信号ラインのそれぞれは、フレーム区間の間に順次にスキャニングされる。図３はフレーム区間のうち一部を示している。
【0067】
図３を参照すると、信号Ｅｉ、ＧＲｉ、ＧＷｉ、ＧＩｉそれぞれは一部区間の間に高レベル（Ｖ－ＨＩＧＨ）を有し、一部区間の間に低レベルＶ－ＬＯＷを有する。上述したＮタイプの第１トランジスタＴ１～第５トランジスタＴ５は対応する制御信号が高レベルＶ－ＨＩＧＨを有する際にターンオンされる。
【0068】
初期化区間ＩＰの間、第３トランジスタＴ３と第４トランジスタＴ４がターンオンされる。第１ノードＮＤ１は第１電圧Ｖｒｅｆに初期化される。第２ノードＮＤ２は、第２電圧Ｖｉｎｔに初期化される。ストレージキャパシタＣｓｔが第１電圧Ｖｒｅｆと第２電圧Ｖｉｎｔとの差の値に初期化される。ホールドキャパシタＣｈｏｌｄが第２電源電圧ＥＬＶＤＤと第２電圧Ｖｉｎｔとの差の値に初期化される。
【0069】
補償区間ＣＰの間、第３トランジスタＴ３と第５トランジスタＴ５がターンオンされる。ストレージキャパシタＣｓｔには第１トランジスタＴ１の閾値に当たる電圧が補償される。
【0070】
書き込み区間ＷＰの間、第２トランジスタＴ２がターンオンされる。第２トランジスタＴ２は、データ信号ＤＳに対応する電圧を出力する。結果的にストレージキャパシタＣｓｔには、データ信号ＤＳに対応する電圧値が充電される。ストレージキャパシタＣｓｔには、第１トランジスタＴ１の閾値電圧が補償されたデータ信号ＤＳが充電される。画素ＰＸ（図１を参照）ごとに駆動トランジスタの閾値電圧が異なるが、図２及び図３に示した画素ＰＸは駆動トランジスタの閾値電圧の偏差にかかわらずにデータ信号ＤＳに比例する大きさの電流を発光ダイオードＯＬＥＤに供給する。
【0071】
次に、発光区間の間、第５トランジスタＴ５がターンオンされる。第１トランジスタＴ１は、ストレージキャパシタＣｓｔに保存されている電圧値に対応する電流を発光ダイオードＯＬＥＤに提供する。発光ダイオードＯＬＥＤは、データ信号ＤＳに対応する輝度で発光される。
【0072】
図４は、本発明の一実施例による表示パネルＤＰを簡略に示す図である。図４は、図２に示した画素ＰＸの等価回路を有する表示パネルＤＰにおいて、第１トランジスタＴ１、第２トランジスタＴ２、第１キャパシタＣ１、第２キャパシタＣ２、及び発光ダイオードＯＬＥＤに対応する部分の断面を示している。
【0073】
図４を参照すると、表示パネルＤＰは、ベース層ＢＳと、回路素子層ＤＰ－ＣＬと、表示素子層ＤＰ－ＯＬＥＤと、薄膜封止層ＴＦＥとを含む。表示パネルＤＰは、反射防止層または屈折率調節層などのような機能性層を更に含む。回路素子層ＤＰ－ＣＬは、少なくとも複数の絶縁層と回路素子を含む。以下で説明される絶縁層は有気層及び／または無機層を含む。
【0074】
コーティング、蒸着などの工程によって絶縁層、半導体層、及び導電層を形成する。次に、フォトリソグラフィ及びエッチング工程によって絶縁層、半導体層、及び導電層を選択的にパターニングする。このような工程によって半導体パターン、導電パターン、信号ラインなどを形成する。同じ層の上に配置されるパターンは同じ工程によって形成される。
【0075】
ベース層ＢＳは、合成樹脂を含む合成樹脂層である。合成樹脂フィルムは、熱硬化性樹脂を含む。特に、合成樹脂層は、ポリイミド系樹脂層であってもよいが、その材料は特に限らない。合成樹脂層は、アクリル系樹脂、メタクリル系樹脂、ポリイソプレン系樹脂、ビニル系樹脂、エポキシ系樹脂、ウレタン系樹脂、セルロース系樹脂、シロキサン系樹脂、ポリアミド系樹脂、及びフェリレン系樹脂のうち少なくともいずれか一つを含む。その他、ベース層ＢＳはガラス基板、金属基板、または有／無機複合材料基板などを含む。
【0076】
ベース層ＢＳの上面に、少なくとも一つの無機層が配置される。無機層は、酸化アルミニウム、酸化チタン、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ジルコニウム、及び酸化ハフニウムのうち少なくとも一つを含む。無機層は多層からなる。多層の無機層は、後述するバリア層ＢＲＬ及び／またはバッファ層ＢＦＬ（または無機層）を構成する。バリア層ＢＲＬとバッファ層ＢＦＬは、選択的に配置される。
【0077】
バリア層ＢＲＬは、外部から異物が流入されることを防止する。バリアＢＲＬＬは、酸化シリコン層と窒化シリコン層とを含む。これらそれぞれは複数で提供され、酸化シリコン層と窒化シリコン層は交互に積層される。
【0078】
バリア層ＢＲＬの上に、第１導電層ＭＰ１が配置される。第１導電層ＭＰ１は、複数の導電パターンを含む。図４は、第１導電層ＭＰ１の一部の導電パターンを示している。第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２が第１導電層の導電パターンの一例として示されている。第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２は、それぞれ第１－１導電性パターン及び第１－２導電性パターンである。
【0079】
第１下部ゲートＧ１－２は、第１キャパシタＧ１の第１電極を定義する。第１キャパシタＣ１は、図２に示したストレージキャパシタＣｓｔであり、第１キャパシタＣ１の第１電極は、図２に示したストレージキャパシタＣｓｔの第１電極Ｅ１－１である。
【0080】
言い換えれば、第１－１導電性パターンの一部領域が第１下部ゲートＧ１－２に当たり、他の一部の領域が図２に示したストレージキャパシタＣｓｔの第１電極Ｅ１－１に当たる。ストレージキャパシタＣｓｔの第１電極Ｅ１－１と第１下部ゲートＧ１－２が一体の形状を有する。
【0081】
上述した第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２は、遮光パターンの機能を有する。第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２は、後述する第１トランジスタＴ１のチャネル領域Ａ１及び第２トランジスタＴ２のチャネル領域Ａ２の下側にそれぞれ配置され、外部からこれらに入射する光をブロッキングする。遮光パターンは、外部の光が第１トランジスタＴ１及び第２トランジスタＴ２のそれぞれの電圧－電流特性を変化させることを防止する。
【0082】
バッファ層ＢＦＬは、第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２をカバーするようにバリア層ＢＲＬの上に配置される。バッファ層ＢＦＬは、ベース層ＢＳと半導体パターン及び／または導電パターンとの間の結合力を向上させる。バッファ層ＢＦＬは、無機層である。一実施例において、バッファ層ＢＦＬは、酸化シリコン層と窒化シリコン層とを含む。酸化シリコン層及び窒化シリコン層は、交互に積層される。
【0083】
バッファ層ＢＦＬの上に、第１半導体層ＳＣＬ１が配置される。第１半導体層ＳＣＬ１は、複数の導電パターンを含む。図４には、２つの半導体パターンＳＣＰ１、Ｐ１が第１半導体層ＳＣＬ１の一例として示されている。
【0084】
半導体パターンは、金属酸化物を含む。金属酸化物半導体は結晶質または非晶質酸化物半導体を含む。例えば、酸化物半導体は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、チタン（Ｔｉ）などを含む金属酸化物、または亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、チタン（Ｔｉ）などの金属とこれらの酸化物の混合物を含む。酸化物半導体は、インジウム－錫酸化物（ＩＴＯ）、インジウム－ガリウム－亜鉛酸化物（ＩＧＺＯ）、亜鉛酸化物（ＺｎＯ）、インジウム－亜鉛酸化物（ＩＺｎＯ）、亜鉛－インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウム－亜鉛－錫酸化物（ＩＺＴＯ）、亜鉛－錫酸化物（ＺＴＯ）などを含む。
【0085】
半導体パターンは、金属酸化物の還元可否によって区分される複数の領域を含む。金属酸化物が還元された領域（以下、還元領域）は、そうではない領域（以下、非還元領域）に比べ大きい伝導性を有する。還元領域は、実質的にトランジスタのソース／ドレインまたは信号ラインまたは電極の役割を有する。非還元領域が実質的にトランジスタのチャネル領域（またはチャネル）に当たる。図４に示したように、第１半導体層ＳＣＬ１の第１パターンＳＣＰ１は、第１トランジスタＴ１のソース領域Ｓ１と、チャネル領域Ａ１と、ドレイン領域Ｄ１とを含む。第１トランジスタＴ１のソース領域Ｓ１とドレイン領域Ｄ１は、機能的に図２を参照して説明した第１トランジスタＴ１のソースＳ１とドレインＤ１に当たるため、同じ図面符号を参照する。
【0086】
第１トランジスタＴ１のソース領域Ｓ１及びドレイン領域Ｄ１は、チャネル領域Ａ１から互いに反対方向に延長される。第１半導体層ＳＣＬ１の第１パターンＳＣＰ１は、還元されて相対的に導電性の高いソース領域Ｓ１とドレイン領域Ｄ１を含み、還元されずに相対的に導電性の低いチャネル領域Ａ１を含む。
【0087】
図４に示したように、第１半導体層ＳＣＬ１の第２パターンＰ１は還元されずに相対的に導電性が低いか、還元されて相対的に導電性が高い。トーピング工程を行うか否かで第１半導体層ＳＣＬ１の第２パターンＰ１は導電性が決定される。第１半導体層ＳＣＬ１の第１パターンＳＣＰ１及び第２パターンＰ１は第１－１半導体パターン及び第２半導体パターンにそれぞれ定義される。
【0088】
第１半導体層ＳＣＬ１の第２パターンＰ１は、第１キャパシタＣ１の第２電極及び第２キャパシタＣ２の第１電極を定義する。つまり、第１半導体層ＳＣＬ１の第２パターンＰ１は、第１キャパシタＣ１の第２電極でありながら、第２キャパシタＣ２の第１電極である。第１キャパシタＣ１の第２電極は、図２に示したストレージキャパシタＣｓｔの第２電極Ｅ１－２である。
【0089】
【0090】
本実施例において、断面上で第１半導体層ＳＣＬ１の第１パターンＳＣＰ１は、第１半導体層ＳＣＰ１の第２パターンＰ１と離隔されるように示されているが、これに限らない。第１半導体層ＳＣＰ１の第１パターンＳＣＰ１と第１半導体層ＳＣＬ１の第２パターンＰ１は、平面上において一体の形状を有してもよい。つまり、いずれか一つの半導体パターンの第１部分は第１パターンＳＣＰ１に当たり、第２部分は第２パターンＰ１に当たる。
【0091】
バッファ層ＢＦＬの上に第、１絶縁層１０が配置される。第１絶縁層１０は、無機層及び／または有機層であり、単層または多層構造を有する。
【0092】
本実施例において、第１絶縁層１０は、表示パネルＤＰに全面的に形成されず、特定導電パターンに重畳しない。詳しくは、第１絶縁層１０は、第１トランジスタＴ１のチャネル領域Ａ１に重畳しながら、第１トランジスタＴ１のソース領域Ｓ１及びドレイン領域Ｄ１のそれぞれの少なくとも一部を露出させる。それによって、後続工程で第１絶縁層１０から露出された第１トランジスタＴ１のソース領域Ｓ１及びドレイン領域Ｄ１が還元されてソース及びドレインの役割をする。第１トランジスタＴ１のソース領域Ｓ１及びドレイン領域Ｄ１は、相対的に高い導電性を有する。
【0093】
第１絶縁層１０の上に、第２半導体層ＳＣＬ２が配置される。第２半導体層ＳＣＬ２は、複数の導電パターンを含む。図４には、２つの半導体パターンＳＣＰ２、Ｐ２が第２半導体層ＳＣＬ２の一例として示されている。第２半導体層ＳＣＬ２の第１パターンＳＣＰ２は、第２トランジスタＴ２のソース領域Ｓ２と、チャネル領域Ａ２と、ドレイン領域Ｄ２とを含む。第２トランジスタＴ２のソース領域Ｓ２とドレイン領域Ｄ２は、機能的に図２を参照して説明した第２トランジスタＴ２のソースＳ２とドレインＤ２に当たるため、同じ図面符号を参照する。
【0094】
図４に示したように、第２半導体層ＳＣＬ２の第２パターンＰ２は還元されずに相対的に導電性が低いか、還元されて相対的に導電性が高い。トーピング工程を行うか否かで第２半導体層ＳＣＬ２の第２パターンＰ２は導電性が決定される。第２半導体層ＳＣＬ２の第１パターンＳＣＰ２及び第２パターンＰ２は、第２－１半導体パターン及び第２－２半導体パターンにそれぞれ定義される。
【0095】
第２半導体層ＳＣＬ２の第２パターンＰ２は、第２キャパシタＣ２の第２電極を定義する。第２キャパシタＣ２の第２電極は、図２に示したホールドキャパシタＣｈｏｌｄの第１電極Ｅ２－１である。
【0096】
本実施例において、第１半導体層ＳＣＬ１及び第２半導体層ＳＣＬ２のそれぞれは、酸化物半導体を含む。シリコン半導体の場合とは異なって、酸化物半導体である第１半導体層ＳＣＬ１及び第２半導体層ＳＣＬ２は、絶縁層を間に挟んで互いに重畳するように積層される。それによって第１半導体層ＳＣＬ１と第２半導体層ＳＣＬ２との間に、第２キャパシタＣ２を形成する。また、第１絶縁層１０の厚さがバッファ層ＢＦＬや後述する第３絶縁層３０及び第４絶縁層４０より相対的に薄いため、第２キャパシタＣ２のキャパシタンスを十分に確保することができる。例えば、第１絶縁層１０の厚さは約１００ｎｍ以上２００ｎｍ以下である。例えば、第１絶縁層１０の厚さは、約１４０ｎｍであってもよいが、実施例はこれに限らない。
【0097】
第１絶縁層１０の上に、第２絶縁層２０が配置される。第２絶縁層２０は、無機層及び／または有機層であり、単層または多層構造を有する。第２絶縁層２０の厚さは、第１絶縁層１０の厚さと実質的に同じである。
【0098】
本実施例において、第２絶縁層２０は表示パネルＤＰに全面的に形成されず、後述する特定の導電パターンにのみ重畳する。詳しくは、第２絶縁層２０は複数の絶縁パターンを含む。図４には、第２絶縁層２０が第２－１絶縁パターン２０－１及び第２－２絶縁パターン２０－２を含むと示されている。第２－１絶縁パターン２０－１は、第１トランジスタＴ１のチャネル領域Ａ１に重畳する。第２－２絶縁パターン２０－２は、第２トランジスタＴ２のチャネル領域Ａ２に重畳する。一実施例において、第２－１絶縁パターン２０－１と第１トランジスタＴ１のチャネル領域Ａ１との間には、第１絶縁層１０が配置される。但し、実施例はこれに限らず、第２－１絶縁パターン２０－１と第１トランジスタＴ１のチャネル領域Ａ１との間に配置される第１絶縁層１０は、省略されてもよい。この場合、第２－１絶縁パターン２０－１は、第１トランジスタＴ１のチャネル領域Ａ１に接触する。
【0099】
第２絶縁層２０から露出された第２トランジスタT２のソース領域Ｓ２とドレイン領域Ｄ２は、後続工程還元されて第２トランジスタＴ２のソース及びドレインの役割をする。第２トランジスタＴ２のソース領域Ｓ２及びドレイン領域Ｄ２は、相対的に高い導電性を有する。
【0100】
第２絶縁層２０の上に、第２導電層ＭＰ２が配置される。第２導電層ＭＰ２は、複数の導電パターンを含む。図４には第１トランジスタＴ１の第１上部ゲートＧ１－１及び第２トランジスタＴ２の第２上部ゲートＧ２－１が、第２導電層ＭＰ２の一例として示されている。第１トランジスタＴ１の第１上部ゲートＧ１－１及び第２トランジスタＴ２の第２上部ゲートＧ２－１は、それぞれ第２－１導電性パターン及び第２－２導電性パターンと定義される。
【0101】
第１トランジスタＴ１の第１上部ゲートＧ１－１及び第２トランジスタＴ２の第２上部ゲートＧ２－１は、第１トランジスタＴ１のチャネル領域Ａ１及び第２トランジスタＴ２のチャネル領域Ａ２にそれぞれ重畳する。
【0102】
第２絶縁層２０の上に、第２導電層ＭＰ２をカバーする第３絶縁層３０が配置される。本実施例において、第３絶縁層３０は有機層であり、単層構造を有してもよいが、特に限らない。一実施例において、第３絶縁層３０の厚さは、第１絶縁層１０の厚さより大きい。例えば、第３絶縁層３０の厚さは約３００ｎｍ以上７００ｎｍ以下である。例えば、第３絶縁層３０の厚さは約５００ｎｍであってもよいが、実施例はこれに限らない。
【0103】
第３絶縁層３０は、第１及び第２トランジスタＴ１、Ｔ２のソース領域Ｓ１、Ｓ２及びドレイン領域Ｄ１、Ｄ２をカバーする。第３絶縁層３０形成する過程において、第１及び第２トランジスタＴ１、Ｔ２のソース領域Ｓ１、Ｓ２及びドレイン領域Ｄ１、Ｄ２に水素が注入されてソース領域Ｓ１、Ｓ２及びドレイン領域Ｄ１、Ｄ２が還元される。第１及び第２トランジスタＴ１、Ｔ２のチャネル領域Ａ１、Ａ２は、上部ゲートＧ１－１、Ｇ２－１がマスクとして動作し水素の注入が遮断されるため還元されない。
【0104】
第３絶縁層３０の上に第３導電層ＭＰ３が配置される。第３導電層ＭＰ３は、複数の導電パターンを含む。図４には第１接続電極ＣＮＥ１～第９接続電極ＣＮＥ９が第３導電層ＭＰ３の一例として示されている。図４において、第３接続電極ＣＮＥ３と第５接続電極ＣＮＥ５は、平面上において互いに接続される。つまり、第３接続電極ＣＮＥ３と第５接続電極ＣＮＥ５は電気的に接続されるが、このような意味で前記接続をＳｙｎと示した。以下の図面においてもＳｙｎは「電気的接続」と理解される。
【0105】
後述するアノード電極ＡＥは、第３接続電極ＣＮＥ３を介して第１半導体層ＳＣＬ１の第２パターンＰ１に電気的に接続され、第５接続電極ＣＮＥ５を介して第１トランジスタＴ１のソース領域Ｓ１及び第１上部ゲートＧ１－１に電気的に接続される。
【0106】
第３絶縁層３０の上には、第３導電層ＭＰ３をカバーする第４絶縁層４０が配置される。本実施例において、第４絶縁層４０は有機層であり、単層構造を有してもよいが、特に限らない。
【0107】
一実施例において、表示素子層ＤＰ－ＯＬＥＤは、第４絶縁層４０の上に配置される。表示素子層ＤＰ－ＯＬＥＤは、発光ダイオードＯＬＥＤと、画素定義膜ＰＤＬと、薄膜封止層ＴＦＥとを含む。
【0108】
発光ダイオードＯＬＥＤのアノード電極ＡＥは、第４絶縁層４０の上に配置される。アノード電極ＡＥは、第４絶縁層４０を貫通して第３接続電極ＣＮＥ３に接続される。第４絶縁層４０の上に画素定義膜ＰＤＬは、配置される。
【0109】
一実施例において、発光ダイオードＯＬＥＤは、アノード電極ＡＥと、正孔制御層ＨＣＬと、発光層ＥＭＬと、電子制御層ＥＣＬと、カソード電極ＣＥとを含む。
【0110】
画素定義膜ＰＤＬは、アノード電極ＡＥの少なくとも一部を露出させて発光領域ＰＸＡを定義する。非表示領域ＮＰＸＡは、平面上において発光領域ＰＸＡを囲む。
【0111】
正孔制御層ＨＣＬは、発光領域ＰＸＡと発光素領域ＮＰＸＡに共通に配置される。正孔制御層ＨＣＬは、正孔輸送層及び正孔注入層を含む。
【0112】
正孔制御層ＨＣＬの上に、発光層ＥＭＬが配置される。発光層ＥＭＬは、画素定義膜ＰＤＬによって露出されたアノード電極ＡＥの上にのみ配置される。発光層ＥＭＬは発光領域ＰＸＡごとに分離されて形成される。本実施例において、パターニングされた発光層ＥＭＬを例示的に示したが、発光層ＥＭＬは、発光領域ＰＸＡと非発光領域ＮＰＸＡに共通に配置される。共通に配置される発光層ＥＭＬは、白色光または青色光を生成する。また、発光層ＥＭＬは多層構造を有する。
【0113】
発光層ＥＭＬの上に、電子制御層ＥＣＬが配置される。一実施例において、電子制御層ＥＣＬは電子輸送層及び電子注入層を含む。電子制御層ＥＣＬの上にカソード電極ＣＥが配置される。電子制御層ＥＣＬ及びカソード電極ＣＥそれぞれは発光領域ＰＸＡと非発光領域ＮＰＸＡに共通に配置される。
【0114】
カソード電極ＣＥの上に、薄膜封止層ＴＦＥが配置される。薄膜封止層ＴＦＥは、発光領域ＰＸＡと発光素領域ＮＰＸＡに共通に配置される。本実施例において、薄膜封止層ＴＦＥは、カソード電極ＣＥを直接カバーする。本発明の一実施例において、カソード電極ＣＥを直接カバーするキャッピング層が、更に配置される。本発明の一実施例において、発光ダイオードＯＬＥＤの積層構造は、図４に示した構造から上下反転された構造を有してもよい。
【0115】
薄膜封止層ＴＦＥは、少なくとも無機層または有機層を含む。本発明の一実施例において、薄膜封止層ＴＦＥは、２つの無機層と、その間に配置される有機層とを含む。本発明の一実施例において、薄膜封止層ＴＦＥは、交互に積層される複数の無機層と、複数の有機層とを含む。
【0116】
【0117】
図５及び図６Ａ～図６Ｆは、図２の等価回路図を具現する画素ＰＸのレイアウトを示す。図５及び図６Ａ～図６Ｆは、図４の表示パネルＤＰを具現する画素ＰＸの実施例であるが、図４に示した表示パネルＤＰの実施例は、図５及び図６Ａ～図６Ｆに示した実施例に限らない。図６Ａ～図６Ｆは、図５に示した画素ＰＸに含まれるパターンの積層順による平面図である。以下、図１～図４を参照して説明した構成と同じ構成に関する詳細な説明は省略する。
【0118】
図５は、一行に配置される画素ＰＸの平面図を示している。画素ＰＸは、画素行の一側及び／または他側に配置されるか、画素行のうち複数の画素を間に挟んで一定間隔で配置される導電パターンを含む。
【0119】
図５及び図６Ａを参照すると、ベース層ＢＳ（図４を参照）の上に第１導電層ＭＰ１の導電パターンが配置される。第１導電層ＭＰ１の導電パターンは、第１電圧ラインＶＬ１と、第２横電圧ラインＶＬ２－Ｈと、第３横電圧ラインＶＬ３－Ｈと、第４電圧ラインＶＬ４と、第１グループのｉ番目のスキャンラインＳＬ１ｉと、第２グループのｉ番目のスキャンラインＳＬ２ｉと、第３グループのｉ番目のスキャンラインＳＬ３ｉと、ｉ番目の発光信号ラインＥＬｉと、第１ダミーパターンＤＵＭ１と、第２ダミーパターンＤＵＭ２とを含む。
【0120】
第２横電圧ラインＶＬ２－Ｈ及び第３横電圧ラインＶＬ３－Ｈは、第２電圧ラインＶＬ２（図２を参照）及び第３電圧ラインＶＬ３（図２を参照）をそれぞれ形成する横ダミーパターンである。図６Ｆで後述する第２縦電圧ラインＶＬ２－Ｖ及び第３縦電圧ラインＶＬ３－Ｖは、第２電圧ラインＶＬ２（図２を参照）及び第３電圧ラインＶＬ３（図２を参照）をそれぞれ形成する縦ダミーパターンである。第２横電圧ラインＶＬ２－Ｈ及び第３横電圧ラインＶＬ３－Ｈは、図６Ｆで後述する第２縦電圧ラインＶＬ２－Ｖ及び第３縦電圧ラインＶＬ３－Ｖにそれぞれ電気的に接続される。
【0121】
一方、図２で上述したように、第１電圧ラインＶＬ１は第１電源電圧ＥＬＶＳＳを受信し、第２電圧ラインＶＬ２は第２電源電圧ＥＬＶＤＤを受信し、第２電圧ラインＶＬ３は第１電圧Ｖｒｅｆを受信し、第４電圧ラインＶＬ４は第２電圧Ｖｉｎｔを受信する。
【0122】
第１グループのｉ番目のスキャンラインＳＬ１ｉと、第２グループのｉ番目のスキャンラインＳＬ２ｉと、第３グループのｉ番目のスキャンラインＳＬ３ｉと、ｉ番目の発光信号ラインＥＬｉは図２で対応するような信号Ｅｉ、ＧＲｉ、ＧＷｉ、ＧＩｉを受信する。
【0123】
第１導電層ＭＰ１の導電パターンは第１トランジスタＴ１～第５トランジスタＴ５の下部ゲートＧ１－２、Ｇ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２を更に含む。
【0124】
第２トランジスタＴ２～第５トランジスタＴ５の下部ゲートＧ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２は、第１グループのｉ番目のスキャンラインＳＬ１ｉと、第２グループのｉ番目のスキャンラインＳＬ２ｉと、第３グループのｉ番目のスキャンラインＳＬ３ｉと、ｉ番目の発光信号ラインＥＬｉと、からそれぞれ延長される。図６Ａでは第１ダミーパターンＤＵＭ１及び第１トランジスタＴ１の下部ゲートＧ１－２が互いに離隔されると示したが、これに限らず、第１ダミーパターンＤＵＭ１及び第１トランジスタＴ１の下部ゲートＧ１－２は、一体の形状を有してもよい。第１ダミーパターンＤＵＭ１は、図２で上述したストレージキャパシタＣｓｔの第１電極Ｅ１－１を定義する。第２ダミーパターンＤＵＭ２は遮蔽電極の役割をする。
【0125】
【0126】
第１半導体層ＳＣＬ１は、第１半導体パターンＳＣＰ１０を含む。第１半導体パターンＳＣＰ１０は、第１部分ＳＣＰ１－１及び第２部分Ｐ１－１を含む。第１部分ＳＣＰ１－１は第１トランジスタＴ１のソース領域Ｓ１と、チャネル領域Ａ１と、ドレイン領域Ｄ１とを含む。実質的に図６Ｂに示したステップで第１部分ＳＣＰ１－１は、ソース領域／ドレイン領域／チャネル領域が互いに区別されない。図６Ｄを参照して説明される上部ゲートＧ１－１をマスクとして利用して還元工程を行った後、ソース領域／ドレイン領域／チャネル領域が互いに区別される。
【0127】
第１部分ＳＣＰ１－１及び第２部分Ｐ１－１は、互いに一体の形状を有する。第１部分ＳＣＰ１－１及び第２部分Ｐ１－１は、図４の第１パターンＳＣＰ１及び第２パターンＰ１－１にそれぞれ当たる。第２部分Ｐ１－１には、開口部Ｐ１－ＯＰが定義される。第２部分Ｐ１－１は、図２で上述したストレージキャパシタＣｓｔの第２電極Ｅ１－２を定義する。
【0128】
【0129】
第２半導体層ＳＣＬ２は、第２半導体パターンＳＣＰ２０と、第３半導体パターンＳＣＰ３０と、第４半導体パターンＳＣＰ４０とを含む。第２半導体層ＳＣＰ２０は、第２及び第３トランジスタＴ２及びＴ３のソース領域Ｓ２、Ｓ３と、チャネル領域Ａ２、Ａ３と、ドレイン領域Ｄ２と、ドレイン領域Ｄ３とを含む。第３半導体パターンＳＣＰ３０は第４トランジスタＴ４のソース領域Ｓ４と、チャネル領域Ａ４と、ドレイン領域Ｄ４とを含む。第４半導体パターンＳＣＰ４０は、第５トランジスタＴ５のソース領域Ｓ５と、チャネル領域Ａ５と、ドレイン領域Ｄ５とを含む。第４半導体パターンＳＣＰ４０は、図４に示した第２パターンＰ２に対応する部分Ｐ２－１を含む。
【0130】
実質的に図６Ｃに示したステップで第２半導体パターンＳＣＰ２０～第４半導体パターンＳＣＰ４０のそれぞれは、ソース領域／ドレイン領域／チャネル領域が互いに区別されない。図６Ｄを参照して説明される上部ゲートＧ２－１、Ｇ３－１、Ｇ４-１、Ｇ５-１をマスクとして利用して還元工程を行った後、ソース領域／ドレイン領域／チャネル領域が互いに区別される。図６Ｄを参照すると、第2絶縁層２０（図４を参照）の上に第２導電層ＭＰ２が配置される。第２導電層ＭＰ２の導電パターンは第１、第２、第３、第４、及び第５トランジスタＴ１～Ｔ５の上部ゲートＧ１－１、Ｇ２－１、Ｇ３－１、Ｇ４－１、Ｇ５－１を含む。上部ゲートＧ１－１、Ｇ２－１、Ｇ３－１、Ｇ４－１、Ｇ５－１をマスクとして利用して還元工程を行ったら、第１半導体パターンＳＣＰ１～第４半導体パターンＳＣＰ４（図６Ｂ及び図６Ｃを参照）のそれぞれのソース領域／ドレイン領域は、チャネル領域に比べより大きい導電性を有する。還元工程を経たら、スイッチ機能を有する第１トランジスタＴ１～第５トランジスタＴ５が完成される。
【0131】
図５及び図６Ｅを参照すると、第２絶縁層２０（図４を参照）の上に第３絶縁層３０（図４を参照）が配置される。図６Ｅは第３絶縁層３０に定義される複数のコンタクト孔１０１～１２５を示している。複数のコンタクト孔１０１～１２５のうち一部はバッファ層ＢＦＬ、第１絶縁層１０、及び第２絶縁層２０のうち少なくとも一部を更に貫通し、他の一部は第３絶縁層３０のみを貫通する。図６Ａ～図６Ｄを参照して説明した導電パターンと半導体パターン及び後述する図６Ｆに示す導電パターンが図２の等価回路を構成するようにコンタクト孔１０１～１２５を介して電気的に接続される。
【0132】
図５、図６Ｅ及び図６Ｆを参照すると、第３絶縁層３０（図４を参照）の上に第３導電層ＭＰ３が、配置される。第３導電層ＭＰ３の導電パターンは、第２縦電圧ラインＶＬ２－Ｖと、第３縦電圧ラインＶＬ３－Ｖと、ｊ番目のデータラインＤＬｊと、を含む。ｊ番目のデータラインＤＬｊはコンタクト孔１０３を介して第２トランジスタＴ２のドレイン領域Ｄ２に接続される。第２縦電圧ラインＶＬ２－Ｖはコンタクト孔１０９を介して第５トランジスタＴ５のドレイン領域Ｄ５に接続される。また、第２縦電圧ラインＶＬ２－Ｖは、コンタクト孔１２３を介しても図６Ａで上述した第２横電圧ラインＶＬ２－Ｈに接続される。また、第２縦電圧ラインＶＬ２－Ｖは、コンタクト孔１１８を介しても図６Ａで上述した第２ダミーパターンＤＵＭ２に連される。第３縦電圧ラインＶＬ３－Ｖは、コンタクト孔１０１、１０２を介しても図６Ａで上述した第３横電圧ラインＶＬ３－Ｈ及び第３トランジスタＴ３のソース領域Ｓ３を接続する。
【0133】
第３導電層ＭＰ３の導電パターンは、第１パターンＣＮＰ１～第９接続パターンＣＮＰ９を更に含む。図６Ａ～図６Ｆを共に参照すると、第１接続パターンＣＮＰ１は、コンタクト孔１０４、１０５を介して第２グループのｉ番目のスキャンラインＳＬ２ｉと第３トランジスタＴ３の上部ゲートＧ３－１を接続する。第２接続パターンＣＮＰ２はコンタクト孔１０６、１０７を介して第２グループのｉ番目のスキャンラインＳＬ２ｉと第３トランジスタＴ３の上部ゲートＧ３－１を接続する。第２接続パターンＣＮＰ２はコンタクト孔１０６、１０７を介して第２グループのｉ番目のスキャンラインＳＬ２ｉと第３トランジスタＴ３の上部ゲートＧ３－１を接続する。第３接続パターンＣＮＰ３は、コンタクト孔１０８、１１０、１１３を介して第１トランジスタＴ１の上部ゲートＧ１－１と、第１半導体パターンＳＣＰ１０の第２部分Ｐ１－１（図６Ｂを参照）と、第２トランジスタＴ２のソース領域Ｓ２とを接続する。第４接続パターンＣＮＰ４は、コンタクト孔１１１、１１２を介してした第１トランジスタＴ１のソース領域Ｓ１と第４トランジスタＴ４のドレイン領域Ｄ４を接続する。第５接続パターンＣＮＰ５はコンタクト孔１１４、１１５を介してした第１半導体パターンＳＣＰ１０の第２部分Ｐ１－１と第１トランジスタＴ１の下部ゲートＧ１－２を接続する。第６接続パターンＣＮＰ６はコンタクト孔１１６、１１７を介して第１トランジスタＴ１のドレイン領域Ｄ１と第５トランジスタＴ５のソース領域Ｓ５を接続する。第７接続パターンＣＮＯ７はコンタクト孔１１９、１２０を介してｉ番目の発光信号ラインＥＬｉと第５トランジスタＴ５の下部ゲートＧ５－２を接続する。第８接続パターンＣＮＰ８はコンタクト孔１２１、１２２を介して第４電圧ラインＶＬ４と第４トランジスタＴ４のソース領域Ｓ４を接続する。第９接続パターンＣＮＰ９は、コンタクト孔１２４、１２５を介して第３グループのｉ番目のスキャンラインＳＬ３ｉと第４トランジスタＴ４の上部ゲートＧ４－１を接続する。
【0134】
【0135】
図７の表示パネルＤＰ－１は、図４の表示パネルＤＰに比べ第３キャパシタＣ３を更に含む。詳しくは、第２接続電極ＣＮＥ２と第２半導体層ＳＣＬ２の第２パターンＰ２との間に第３キャパシタＣ３が形成される。第１接続電極ＣＮＥ１は、第２半導体層ＳＣＬ２の第２パターンＰ２に接続されて、第２半導体層ＳＣＬ２の第２パターンＰ２に第２電源電圧ＥＬＶＤＤを提供する。
【0136】
第２半導体層ＳＣＬ２の第２パターンＰ２は、第２キャパシタＣ２の第２電極を定義しながら、第３キャパシタＣ３の第２電極を定義する。第２接続電極ＣＮＥ２は、第３キャパシタＣ３の第１電極を定義する。第３キャパシタＣ３及び第２キャパシタＣ２は、並列に接続され、ホールドキャパシタＣｈｏｌｄ（図２を参照）を形成する。それによって、本発明の表示パネルＤＰ－１は、ホールドキャパシタＣｈｏｌｄ（図２を参照）のキャパシタンスを増加させる。
【0137】
図８及び図９のそれぞれは、本発明の一実施例による表示パネルＤＰ－２、ＤＰ－３の断面図である。図８及び図９のそれぞれは図４に対応する断面を示している。以下、図１～図７を参考して説明した構成と同じ構成に関する詳細な説明は省略する。
【0138】
図８を参照すると、一実施例の表示パネルＤＰ－２は、ベース層ＢＳと、回路素子層ＤＰ－ＣＬと、表示素子層ＤＰ－ＯＬＥＤと、薄膜封止層ＴＦＥとを含む。回路素子層ＤＰ－ＣＬは、バリア層ＢＲＬと、バッファ層ＢＦＬと、第１絶縁層１０～第４絶縁層４０と、第１導電層ＭＰ１と、第１半導体層ＳＣＬ１と、第２半導体層ＳＣＬ２と、第２導電層ＭＰ２と、第３導電層ＭＰ３とを含む。
【0139】
バリア層ＢＲＬの上に、第１導電層ＭＰ１が配置される。第１導電層ＭＰ１は、複数の導電パターンを含む。図８には、第１下部ゲートＧ１－２及び第２下部ゲートＧ２－２が第１導電層ＭＰ１の導電パターンの一例として示されている。第１下部ゲートＧ１－２は第１－１導電性パターンであり、第２下部ゲートＧ２－２は第１－２導電性パターンである。
【0140】
バッファ層ＢＦＬの上に、第１半導体層ＳＣＬ１が配置される。第１半導体層ＳＣＬ１は、複数の導電パターンを含む。図８には、第１パターンＳＣＰ１及び第２パターンＰ１が、第１半導体層ＳＣＬ１の一例として示されている。第１半導体層ＳＣＬ１の第１パターンＳＣＰ１及び第２パターンＰ１は、第１－１半導体パターン及び第１－２半導体パターンとそれぞれ定義される。
【0141】
第１半導体層ＳＣＬ１の第２パターンＰ１は、第１下部ゲートＧ１－２に重畳する。互いに重畳する第１下部ゲートＧ１－２及び第１半導体層ＳＣＬ１の第２パターンＰ１は、第１キャパシタＣ１を形成する。第１下部ゲートＧ１－２は、第１キャパシタＣ１の第２電極を定義し、第１半導体層ＳＣＬ１の第２パターンＰ１は、第１キャパシタＣ１の第２電極を定義する。図２を共に参照すると、第１下部ゲートＧ１－２は、ストレージキャパシタＣｓｔの第１電極Ｅ１－１を定義し、第１半導体層ＳＣＬ１の第２パターンＰ１は、ストレージキャパシタＣｓｔの第２電極Ｅ１－２を定義する。
【0142】
また、第１半導体層ＳＣＬ１の第２パターンＰ１は、第２キャパシタＣ２の第１電極を定義する。図２を共に参照すると、第１半導体層ＳＣＬ１の第２パターンＰ２は、ホールドキャパシタＣｈｏｌｄの第２電極Ｅ２－２を定義する。
【0143】
バッファ層ＢＦＬの上に第、１絶縁層１０が配置される。本実施例において、第１絶縁層１０は、表示パネルＤＰ－２に全面的に形成されず、特定導電パターンに重畳しない。詳しくは、第１絶縁層１０は、第１トランジスタＴ１のチャネル領域Ａ１に重畳しながら、第１トランジスタＴ１のソース領域Ｓ１及びドレイン領域Ｄ１のそれぞれの少なくとも一部を露出させる。
【0144】
第１絶縁層１０の上に、第２半導体層ＳＣＬ２が配置される。２半導体層ＳＣＬ２、一つ以上の半導体パターンを含む。図８には、第１パターンＳＣＰ２が第２半導体層ＳＣＬ２の一例として示されている。第１パターンＳＣＰ２は、第２トランジスタＴ２のソース領域Ｓ２と、チャネル領域Ａ２と、ドレイン領域Ｄ２とを含む。
【0145】
第１絶縁層１０の上に、第２絶縁層２０が配置される。本実施例において、第２絶縁層２０は、表示パネルＤＰ－２に全面的に形成されず、後述する特定の導電パターンにのみ重畳する。詳しくは、第２絶縁層２０は複数の絶縁パターンを含む。図８には、第２絶縁層２０が第２－１絶縁パターン２０－１、第２－２絶縁パターン２０－２、及び第２－３絶縁パターン２０－３を含むことが示されている。第２－１絶縁パターン２０－１は、第１半導体層ＳＣＬ１の第２パターンＰ１に重畳する。第２－２絶縁パターン２０－２は、第１トランジスタＴ１のチャネル領域Ａ１に重畳する。第２－３絶縁パターン２０－３は、第２トランジスタＴ２のチャネル領域Ａ２に重畳する。一実施例において、第２－２絶縁パターン２０－２と第１トランジスタＴ１のチャネル領域Ａ１との間に配置される第１絶縁層１０は、省略されてもよい。この場合、第２－２絶縁パターン２０－２は、第１トランジスタＴ１のチャネル領域Ａ１に接触する。
【0146】
第２絶縁層２０の上に、第２導電層ＭＰ２が配置される。第２導電層ＭＰ２は、複数の導電パターンを含む。図８には、電極パターンＰ３、第１トランジスタＴ１の第１上部ゲートＧ１－１、及び第２トランジスタＴ２の第２上部ゲートＧ２－１が第２導電層ＭＰ２の一例として示されている。電極パターンＰ３、第１トランジスタＴ１の第１上部ゲートＧ１－１、及び第２トランジスタＴ２の第２上部ゲートＧ２－１は、それぞれ第２－１導電性パターン、第２－２導電性パターン及び第２－３導電性パターンと定義される。
【0147】
電極パターンＰ３、第１半導体層ＳＣＬ１の第２パターンＰ１に重畳する。互いに重畳する電極パターンＰ３及び第１半導体層ＳＣＬ１の第２パターンＰ１は、第２キャパシタＣ２を形成する。第１半導体層ＳＣＬ１の第２パターンＰ１は、第２キャパシタＣ２の第１電極を定義し、電極パターンＰ３は、第２キャパシタＣ２の第２電極を定義する。図２を共に参照すると、第１半導体層ＳＣＬ１の第２パターンＰ１は、ホールドキャパシタＣｈｏｌｄの第２電極Ｅ２－２を定義し、電極パターンＰ３は、ホールドキャパシタＣｈｏｌｄの第１電極Ｅ２－１を定義する。
【0148】
第２導電層ＭＰ２の上に、第３絶縁層３０が配置される。第２導電層ＭＰ２の上には、第３導電層ＭＰ３が配置される。第３導電層ＭＰ３は、複数個の導電パターンを含む。図８には、第１接続電極ＣＮＥ１～第９接続電極ＣＮＥ９が第３導電層ＭＰ３の一例として示されている。第３接続電極ＣＮＥ３及び第５接続電極ＣＮＥ５は互いに電気的に接続される。後述するアノード電極ＡＥは、第３接続電極ＣＮＥ３を介して第１半導体層ＳＣＬ１の第２パターンＰ１に電気的に接続され、第５接続電極ＣＮＥ５を介して第１トランジスタＴ１のソース領域Ｓ１及び第１上部ゲートＧ１－１に電気的に接続される。
【0149】
第３絶縁層３０の上には、第３導電層ＭＰ３をカバーする第４絶縁層４０が配置される。本実施例において、第４絶縁層４０は有機層であり、単層構造を有してもよいが、特に限らない。
【0150】
第４絶縁層４０の上には、発光素子層ＤＰ－ＯＬＥＤが配置される。表示素子層ＤＰ－ＯＬＥＤに関する説明は、図４で上述した内容が同じく適用される。
【0151】
一実施例の表示パネルＤＰ－２は、第１下部ゲートＧ１－２と第１半導体層ＳＣＬ１の第２パターンＰ１との間に形成される第１キャパシタＣ１と、第１半導体層ＳＣＬ１の第２パターンＰ１と電極パターンＰ３との間に形成される第２キャパシタＣ２とを含む。第１キャパシタＣ１はストレージキャパシタＣｓｔ（図２を参照）であり、第２キャパシタＣ２はホールドキャパシタＣｈｏｌｄ（図２を参照）に対応する。一実施例において、第１半導体層ＳＣＬ１の第２パターンＰ１は酸化物半導体を含み、電極パターンＰ３は金属物質を含む。それによって、本発明の表示パネルＤＰ－３は、第２キャパシタＣ２のキャパシタンスを十分に確保することができる。
【0152】
図９の表示パネルＤＰ－３は、図８の表示パネルＤＰ－２に比べると、第３キャパシタＣ３を更に含む。詳しくは、第２接続電極ＣＮＥ２と電極パターンＰ３との間に第３キャパシタＣ３が形成される。第１接続電極ＣＮＥ１は、電極パターンＰ３に接続されて電極パターンＰ３に第２電源電圧ＥＬＶＤＤを提供する。
【0153】
電極パターンＰ３は、第２キャパシタＣ２の第２電極を定義しながら、第３キャパシタＣ３の第２電極を定義する。第２接続電極ＣＮＥ２は、第３キャパシタＣ３の第１電極を定義する。第３キャパシタＣ３及び第２キャパシタＣ２は、並列に接続され、ホールドキャパシタＣｈｏｌｄ（図２を参照）を形成する。それによって、本発明の表示パネルＤＰ－３は、ホールドキャパシタＣｈｏｌｄ（図２を参照）のキャパシタンスを増加させる。
【0154】
本発明の表示装置は、酸化物半導体を含む導電層が多層で積層されてキャパシタを形成する。前記酸化物半導体をそれぞれ含む導電層の間には絶縁層が配置されるが、前記絶縁層の厚さは、表示装置に含まれる他の絶縁層の厚さより相対的に小さい。それによって、酸化物半導体をそれぞれ含む導電層の間に十分なキャパシタンスを確保することができ、表示装置の表示品質が向上される。
【0155】
これまで本発明の好ましい実施例を参照して説明したが、該当技術分野における熟練した当業者または該当技術分野における通常の知識を有する者であれば、後述する特許請求の範囲に記載された本発明の思想及び技術領域から逸脱しない範囲内で本発明を多様に修正及び変更し得ることを理解できるはずである。
【0156】
よって、本発明の技術的範囲は明細書の詳細な説明に記載されている内容に限らず、特許請求の範囲によって決められるべきである。
【符号の説明】
【0157】
ＤＤ：表示装置 ＭＰ１～ＭＰ５：第１～第５導電層
ＢＳ：ベース層 ＢＦＬ：無機層、バッファ層
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５：第１～第５トランジスタ
Ｇ１－１、Ｇ２－１、Ｇ３－１、Ｇ４－１、Ｇ５－１：第１～第５上部ゲート
Ｇ１－２、Ｇ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２：第１～第５下部ゲート
Ｐ１：第１半導体層の第２パターン
Ｐ２：第２半導体層の第２パターン
Ｐ３：電極パターン
Ｃｓｔ、Ｃ１：第１キャパシタ、ストレージキャパシタ
Ｃｈｏｌｄ、Ｃ２、Ｃ３：第２キャパシタ、第３キャパシタ、ホールドキャパシタ
ＢＳ：ベース層 ＢＦＬ：無機層、バッファ層
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５：第１～第５トランジスタ
Ｇ１－１、Ｇ２－１、Ｇ３－１、Ｇ４－１、Ｇ５－１：第１～第５上部ゲート
Ｇ１－２、Ｇ２－２、Ｇ３－２、Ｇ４－２、Ｇ５－２：第１～第５下部ゲート
Ｐ１：第１半導体層の第２パターン
Ｐ２：第２半導体層の第２パターン
Ｐ３：電極パターン
Ｃｓｔ、Ｃ１：第１キャパシタ、ストレージキャパシタ
Ｃｈｏｌｄ、Ｃ２、Ｃ３：第２キャパシタ、第３キャパシタ、ホールドキャパシタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図7】
【図8】
【図9】