知財求人 - 知財ポータルサイト「IP Force」
▶ アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024045073
(43)【公開日】2024-04-02
(54)【発明の名称】閉ループＤＡＣグリッチ緩和
(51)【国際特許分類】
H03F 3/68 20060101AFI20240326BHJP
【ＦＩ】
H03F3/68 220
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023152245
(22)【出願日】2023-09-20
(31)【優先権主張番号】63/376,467
(32)【優先日】2022-09-21
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/227,027
(32)【優先日】2023-07-27
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】519383544
【氏名又は名称】アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ムラット・デミルカン
(72)【発明者】
【氏名】マイケル・イー・ハーレル
(72)【発明者】
【氏名】デニス・エー・デンプシー
(72)【発明者】
【氏名】ザヒト・エヴレン・カヤ
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA21
5J500AA51
5J500AC41
5J500AH38
5J500AK26
5J500AK34
5J500AM11
(57)【要約】
【課題】デジタルアナログ変換器を使用して、大きなダイナミックレンジにわたって制御された出力を提供する増幅器システムを提供する。
【解決手段】増幅器システムのフィードバック制御の方法は、少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路を使用して複数の増幅器回路を駆動し、増幅器システムのシステム出力を設定することと、第１のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させて、システム出力を定常状態目標出力に設定することと、指定された閾値遷移よりも大きい第１のセットのＤＡＣコードの高グリッチ遷移を検出することと、第２のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させて、システム出力を実質的に同一の定常状態目標出力に設定するように変更することと、を含むみ、第２のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させることが、少なくとも１つのＤＡＣ回路の出力でのグリッチエネルギーを低減させる。
【選択図】図４
【解決手段】増幅器システムのフィードバック制御の方法は、少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路を使用して複数の増幅器回路を駆動し、増幅器システムのシステム出力を設定することと、第１のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させて、システム出力を定常状態目標出力に設定することと、指定された閾値遷移よりも大きい第１のセットのＤＡＣコードの高グリッチ遷移を検出することと、第２のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させて、システム出力を実質的に同一の定常状態目標出力に設定するように変更することと、を含むみ、第２のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させることが、少なくとも１つのＤＡＣ回路の出力でのグリッチエネルギーを低減させる。
【選択図】図４
【特許請求の範囲】
【請求項1】
増幅器システムのフィードバック制御の方法であって、前記方法が、
少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路を使用して複数の増幅器回路を駆動し、前記増幅器システムのシステム出力を設定することと、
第１のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させて、前記システム出力を定常状態目標出力に設定することと、
前記第１のセットのＤＡＣコードを使用するときに、前記少なくとも１つのＤＡＣ回路の出力において高グリッチコンディションを検出することと、
第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させるように変更して、前記システム出力を実質的に同一の定常状態目標出力に設定することと、を含み、前記第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させることが、前記少なくとも１つのＤＡＣ回路の前記出力におけるグリッチエネルギーを低減させる、方法。
少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路を使用して複数の増幅器回路を駆動し、前記増幅器システムのシステム出力を設定することと、
第１のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させて、前記システム出力を定常状態目標出力に設定することと、
前記第１のセットのＤＡＣコードを使用するときに、前記少なくとも１つのＤＡＣ回路の出力において高グリッチコンディションを検出することと、
第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させるように変更して、前記システム出力を実質的に同一の定常状態目標出力に設定することと、を含み、前記第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させることが、前記少なくとも１つのＤＡＣ回路の前記出力におけるグリッチエネルギーを低減させる、方法。
【請求項2】
前記高グリッチコンディションを検出することが、前記第１のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させるときに、閾値グリッチ遷移よりも大きい高エネルギーグリッチ遷移を検出することを含む、請求項１に記載の方法。
【請求項3】
前記高グリッチコンディションを検出することが、前記システム出力を前記定常状態目標出力に設定するときに、前記高グリッチコンディションに関連付けられたＤＡＣコード遷移を前記第１のセットのＤＡＣコードが含んでいることを識別することを含む、請求項１に記載の方法。
【請求項4】
フィードバック回路経路を含む制御ループを使用して前記システム出力を前記定常状態目標出力に設定することを含み、
第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させるように前記変更することが、前記制御ループにオフセットを追加して、前記第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させることを含む、請求項１に記載の方法。
第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させるように前記変更することが、前記制御ループにオフセットを追加して、前記第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させることを含む、請求項１に記載の方法。
【請求項5】
前記制御ループに前記オフセットを前記追加することが、別のＤＡＣ回路を使用して前記制御ループにプログラム可能なオフセットを追加することを含む、請求項４に記載の方法。
【請求項6】
前記増幅器システムを第１のモードで動作させるときには、前記少なくとも１つのＤＡＣ回路の出力を、前記複数の増幅器回路うちの第１の増幅器回路の入力及び第２の増幅器回路の入力に与えることと、
第２のモードでは、前記少なくとも１つのＤＡＣ回路の前記出力を前記第１の増幅器回路の前記入力に与え、かつ、別のＤＡＣ回路の出力を前記第２の増幅器回路の前記入力に与えることと、を含み、前記第２のモードが、前記第１のモードよりも低い電圧出力を有する、請求項１に記載の方法。
第２のモードでは、前記少なくとも１つのＤＡＣ回路の前記出力を前記第１の増幅器回路の前記入力に与え、かつ、別のＤＡＣ回路の出力を前記第２の増幅器回路の前記入力に与えることと、を含み、前記第２のモードが、前記第１のモードよりも低い電圧出力を有する、請求項１に記載の方法。
【請求項7】
前記複数の増幅器回路を前記駆動することが、
複数のＤＡＣチャネルを駆動することであって、各ＤＡＣチャネルがメインＤＡＣと増幅器回路とを含み、前記ＤＡＣチャネルの前記増幅器回路が異なる信号ゲインを有する、駆動することと、
前記第１のセットのＤＡＣコードを使用して前記ＤＡＣチャネルの前記メインＤＡＣ回路を動作させ、前記ＤＡＣチャネルの出力を合計して前記システム出力を設定することと、
制御ループを使用して、前記システム出力を前記定常状態目標出力に設定し、かつ、前記第２のセットのＤＡＣコードを使用して前記メインＤＡＣ回路を動作させるように変更して、前記複数のＤＡＣチャネルによって引き起こされる前記システム出力のリップルを低減させることと、を含む、請求項１に記載の方法。
複数のＤＡＣチャネルを駆動することであって、各ＤＡＣチャネルがメインＤＡＣと増幅器回路とを含み、前記ＤＡＣチャネルの前記増幅器回路が異なる信号ゲインを有する、駆動することと、
前記第１のセットのＤＡＣコードを使用して前記ＤＡＣチャネルの前記メインＤＡＣ回路を動作させ、前記ＤＡＣチャネルの出力を合計して前記システム出力を設定することと、
制御ループを使用して、前記システム出力を前記定常状態目標出力に設定し、かつ、前記第２のセットのＤＡＣコードを使用して前記メインＤＡＣ回路を動作させるように変更して、前記複数のＤＡＣチャネルによって引き起こされる前記システム出力のリップルを低減させることと、を含む、請求項１に記載の方法。
【請求項8】
前記第１のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させるときに、閾値グリッチ遷移よりも大きい高エネルギーグリッチ遷移を検出することと、
前記高エネルギーグリッチ遷移の大きさ及び現在のＤＡＣコードを使用してオフセットを決定することと、
前記決定されたオフセットを使用して、１つのセットのＤＡＣコードを前記第２のセットのＤＡＣコードとして選択することと、を含む、請求項７に記載の方法。
前記高エネルギーグリッチ遷移の大きさ及び現在のＤＡＣコードを使用してオフセットを決定することと、
前記決定されたオフセットを使用して、１つのセットのＤＡＣコードを前記第２のセットのＤＡＣコードとして選択することと、を含む、請求項７に記載の方法。
【請求項9】
前記第１のセットのＤＡＣコードから選択されたＤＡＣコード値を使用して前記少なくとも１つのＤＡＣ回路のＤＡＣコードを更新して、前記システム出力を前記定常状態目標出力に設定することと、
前記システム出力を前記定常状態目標出力に設定するときに、前記少なくとも１つのＤＡＣ回路の前記ＤＡＣコードが高グリッチＤＡＣコード遷移の近傍に落ち着くときを検出することと、
前記検出することに応答して、前記第２のセットのＤＡＣコードから選択されたＤＡＣコード値を使用して、前記少なくとも１つのＤＡＣ回路の前記ＤＡＣコードを更新することと、を含む、請求項１に記載の方法。
前記システム出力を前記定常状態目標出力に設定するときに、前記少なくとも１つのＤＡＣ回路の前記ＤＡＣコードが高グリッチＤＡＣコード遷移の近傍に落ち着くときを検出することと、
前記検出することに応答して、前記第２のセットのＤＡＣコードから選択されたＤＡＣコード値を使用して、前記少なくとも１つのＤＡＣ回路の前記ＤＡＣコードを更新することと、を含む、請求項１に記載の方法。
【請求項10】
増幅器システムであって、
少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路であって、前記少なくとも１つのＤＡＣ回路内のＤＡＣコードを設定することが、前記少なくとも１つのＤＡＣ回路の出力を設定する、ＤＡＣ回路と、
前記少なくとも１つのＤＡＣ回路の前記出力に接続された入力を含む複数の増幅器回路と
前記増幅器システムのシステム出力に接続されたフィードバック回路経路と、
前記少なくとも１つのＤＡＣ回路及び前記フィードバック回路経路に接続された制御回路と、を含み、前記制御回路が、
第１のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させて、前記システム出力を定常状態出力目標に設定するように構成されており、
第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作するように変更して、同一の定常状態出力目標を維持し、かつ、前記少なくとも１つのＤＡＣ回路によって引き起こされる前記システム出力でのリップルを低減させるように構成されている、増幅器システム。
少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路であって、前記少なくとも１つのＤＡＣ回路内のＤＡＣコードを設定することが、前記少なくとも１つのＤＡＣ回路の出力を設定する、ＤＡＣ回路と、
前記少なくとも１つのＤＡＣ回路の前記出力に接続された入力を含む複数の増幅器回路と
前記増幅器システムのシステム出力に接続されたフィードバック回路経路と、
前記少なくとも１つのＤＡＣ回路及び前記フィードバック回路経路に接続された制御回路と、を含み、前記制御回路が、
第１のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させて、前記システム出力を定常状態出力目標に設定するように構成されており、
第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作するように変更して、同一の定常状態出力目標を維持し、かつ、前記少なくとも１つのＤＡＣ回路によって引き起こされる前記システム出力でのリップルを低減させるように構成されている、増幅器システム。
【請求項11】
前記フィードバック回路と前記制御回路とを含む制御ループを含み、
前記制御回路が、
閾値グリッチ遷移よりも大きい前記第１のセットのＤＡＣコードの高グリッチ遷移を検出するように構成されており、
前記制御ループにオフセットを加えて、前記第２のセットのＤＡＣコードから前記ＤＡＣコードを選択するように変更するように構成された、請求項１０に記載の増幅器システム。
前記制御回路が、
閾値グリッチ遷移よりも大きい前記第１のセットのＤＡＣコードの高グリッチ遷移を検出するように構成されており、
前記制御ループにオフセットを加えて、前記第２のセットのＤＡＣコードから前記ＤＡＣコードを選択するように変更するように構成された、請求項１０に記載の増幅器システム。
【請求項12】
前記制御ループに前記オフセットを加えるための別のＤＡＣ回路を含み、
前記制御回路が、前記高グリッチ遷移の大きさと、前記高グリッチ遷移に対応する１つ以上のＤＡＣコード値と、に従って前記オフセットを設定するように構成されている、請求項１１に記載の増幅器システム。
前記制御回路が、前記高グリッチ遷移の大きさと、前記高グリッチ遷移に対応する１つ以上のＤＡＣコード値と、に従って前記オフセットを設定するように構成されている、請求項１１に記載の増幅器システム。
【請求項13】
前記複数の増幅器回路の出力に接続された加算ノードを含み、
前記少なくとも１つのＤＡＣ回路が、複数のＤＡＣ回路を含み、
前記複数の増幅器回路の前記入力が、前記複数のＤＡＣ回路の前記出力に接続されて複数のＤＡＣチャネルを形成し、前記複数の増幅器回路の前記出力が、前記加算ノードに接続されており、
前記制御回路が、
前記複数のＤＡＣ回路のＤＡＣコードを更新して、前記定常状態出力目標を維持するように構成されており、
前記オフセットを前記加算ノードに加えて、前記第２のセットのＤＡＣコードから前記ＤＡＣコードを選択するように変更するように構成されている、請求項１１に記載の増幅器システム。
前記少なくとも１つのＤＡＣ回路が、複数のＤＡＣ回路を含み、
前記複数の増幅器回路の前記入力が、前記複数のＤＡＣ回路の前記出力に接続されて複数のＤＡＣチャネルを形成し、前記複数の増幅器回路の前記出力が、前記加算ノードに接続されており、
前記制御回路が、
前記複数のＤＡＣ回路のＤＡＣコードを更新して、前記定常状態出力目標を維持するように構成されており、
前記オフセットを前記加算ノードに加えて、前記第２のセットのＤＡＣコードから前記ＤＡＣコードを選択するように変更するように構成されている、請求項１１に記載の増幅器システム。
【請求項14】
前記複数の増幅器回路が、第１の増幅器回路と第２の増幅器回路とを含み、前記少なくとも１つのＤＡＣ回路が、前記第１の増幅器回路の入力に接続された第１のＤＡＣ回路と、前記第２の増幅器回路の入力に接続された第２のＤＡＣ回路とを含み、
前記制御回路が、
第１のモードでは、前記第１のＤＡＣ回路及び前記第２のＤＡＣ回路の双方の前記ＤＡＣコードを更新して、等しいＤＡＣ出力を前記第１の増幅器回路及び前記第２の増幅器回路に与えて、前記システム出力を前記定常状態出力目標に設定するように構成されており、
第２のモードでは、前記第１のＤＡＣ回路の前記ＤＡＣコードのみを更新して、前記システム出力を前記定常状態出力目標に設定するように構成されており、前記第２のモードが、前記第１のモードよりも低い出力電圧範囲を有する、請求項１１に記載の増幅器システム。
前記制御回路が、
第１のモードでは、前記第１のＤＡＣ回路及び前記第２のＤＡＣ回路の双方の前記ＤＡＣコードを更新して、等しいＤＡＣ出力を前記第１の増幅器回路及び前記第２の増幅器回路に与えて、前記システム出力を前記定常状態出力目標に設定するように構成されており、
第２のモードでは、前記第１のＤＡＣ回路の前記ＤＡＣコードのみを更新して、前記システム出力を前記定常状態出力目標に設定するように構成されており、前記第２のモードが、前記第１のモードよりも低い出力電圧範囲を有する、請求項１１に記載の増幅器システム。
【請求項15】
スイッチ回路を含み、
前記複数の増幅器回路が、第１の増幅器回路と第２の増幅器回路とを含み、前記少なくとも１つのＤＡＣ回路が、第１のＤＡＣ回路と第２のＤＡＣ回路とを含み、前記第１のＤＡＣ回路の出力が、前記第１の増幅器回路の入力に接続されており、
前記スイッチ回路が、
第１のモードでは、前記第１のＤＡＣ回路の前記出力を前記第２の増幅器回路の入力に接続するように構成されており、
第２のモードでは、前記第２のＤＡＣ回路の前記出力を前記第２の増幅器回路の前記入力に接続するように構成されており、前記第２のモードが、前記第１のモードよりも低い電圧出力範囲を有する、請求項１０に記載の増幅器システム。
前記複数の増幅器回路が、第１の増幅器回路と第２の増幅器回路とを含み、前記少なくとも１つのＤＡＣ回路が、第１のＤＡＣ回路と第２のＤＡＣ回路とを含み、前記第１のＤＡＣ回路の出力が、前記第１の増幅器回路の入力に接続されており、
前記スイッチ回路が、
第１のモードでは、前記第１のＤＡＣ回路の前記出力を前記第２の増幅器回路の入力に接続するように構成されており、
第２のモードでは、前記第２のＤＡＣ回路の前記出力を前記第２の増幅器回路の前記入力に接続するように構成されており、前記第２のモードが、前記第１のモードよりも低い電圧出力範囲を有する、請求項１０に記載の増幅器システム。
【請求項16】
システムメモリを含み、
前記制御回路が、
ＤＡＣコード値の指定された範囲にわたって、前記少なくとも１つのＤＡＣコードのＤＡＣコードを掃引するように構成されており、
ＤＡＣコード遷移に対するＤＡＣグリッチ特性データを前記システムメモリに格納するように構成されており、
前記ＤＡＣコード遷移に対する前記格納されたＤＡＣグリッチの大きさを使用して、前記高グリッチ遷移を検出するように構成されている、請求項１０に記載の増幅器システム。
前記制御回路が、
ＤＡＣコード値の指定された範囲にわたって、前記少なくとも１つのＤＡＣコードのＤＡＣコードを掃引するように構成されており、
ＤＡＣコード遷移に対するＤＡＣグリッチ特性データを前記システムメモリに格納するように構成されており、
前記ＤＡＣコード遷移に対する前記格納されたＤＡＣグリッチの大きさを使用して、前記高グリッチ遷移を検出するように構成されている、請求項１０に記載の増幅器システム。
【請求項17】
前記フィードバック回路経路が、前記システム出力に動作可能に結合されたアナログデジタル変換器（ＡＤＣ）回路を含み、
前記制御回路が、前記少なくとも１つのＤＡＣ回路の前記ＤＡＣコードを設定して、システム出力電圧を定常状態出力目標電圧に設定するように構成されている、請求項１０に記載の増幅器システム。
前記制御回路が、前記少なくとも１つのＤＡＣ回路の前記ＤＡＣコードを設定して、システム出力電圧を定常状態出力目標電圧に設定するように構成されている、請求項１０に記載の増幅器システム。
【請求項18】
前記システム出力に検知インピーダンスを含み、
前記フィードバック回路経路が、前記検知インピーダンスに動作可能に結合されたアナログデジタル変換器（ＡＤＣ）回路を含み、
前記制御回路が、前記少なくとも１つのＤＡＣ回路の前記ＤＡＣコードを設定して、システム出力電流を定常状態目標出力電流に設定するように構成されている、請求項１０に記載の増幅器システム。
前記フィードバック回路経路が、前記検知インピーダンスに動作可能に結合されたアナログデジタル変換器（ＡＤＣ）回路を含み、
前記制御回路が、前記少なくとも１つのＤＡＣ回路の前記ＤＡＣコードを設定して、システム出力電流を定常状態目標出力電流に設定するように構成されている、請求項１０に記載の増幅器システム。
【請求項19】
閉ループ制御を有する電源システムであって、前記電源システムが、
複数のデジタルアナログ変換器（ＤＡＣ）チャネルであって、各ＤＡＣチャネルは、増幅器回路の入力に接続されたＤＡＣ回路を含む、複数のＤＡＣチャネルと、
前記ＤＡＣチャネルの前記増幅器回路の出力に接続されて、システム出力を与える加算ノードと、
前記ＤＡＣチャネル及び前記システム出力に動作可能に結合された制御回路と、を備え、前記制御回路が、
前記ＤＡＣチャネルの前記ＤＡＣ回路をＤＡＣコードで更新して、前記システム出力を定常状態での定常状態目標出力に調整するように構成されており、前記ＤＡＣコードが、第１のセットのＤＡＣコードから選択され、
前記第１のセットのＤＡＣコードから選択された前記ＤＡＣコードが、前記定常状態にある前記ＤＡＣ回路の出力においてグリッチコンディションをもたらすときを検出するように構成されており、
同一の定常状態目標出力を維持し、かつ、前記ＤＡＣ回路の前記出力におけるグリッチを低減する前記ＤＡＣコードを、第２のセットのＤＡＣコードから選択するように変更するように構成されている、電源システム。
複数のデジタルアナログ変換器（ＤＡＣ）チャネルであって、各ＤＡＣチャネルは、増幅器回路の入力に接続されたＤＡＣ回路を含む、複数のＤＡＣチャネルと、
前記ＤＡＣチャネルの前記増幅器回路の出力に接続されて、システム出力を与える加算ノードと、
前記ＤＡＣチャネル及び前記システム出力に動作可能に結合された制御回路と、を備え、前記制御回路が、
前記ＤＡＣチャネルの前記ＤＡＣ回路をＤＡＣコードで更新して、前記システム出力を定常状態での定常状態目標出力に調整するように構成されており、前記ＤＡＣコードが、第１のセットのＤＡＣコードから選択され、
前記第１のセットのＤＡＣコードから選択された前記ＤＡＣコードが、前記定常状態にある前記ＤＡＣ回路の出力においてグリッチコンディションをもたらすときを検出するように構成されており、
同一の定常状態目標出力を維持し、かつ、前記ＤＡＣ回路の前記出力におけるグリッチを低減する前記ＤＡＣコードを、第２のセットのＤＡＣコードから選択するように変更するように構成されている、電源システム。
【請求項20】
前記制御回路が、
前記高グリッチＤＡＣコード遷移のグリッチ大きさに従って、制御ループオフセットを決定するように構成されており、
前記制御ループオフセットを前記加算ノードに加えて、前記第２のセットのＤＡＣコードから前記ＤＡＣコードを選択するように変更するように構成されている、請求項１９に記載の電源システム。
前記高グリッチＤＡＣコード遷移のグリッチ大きさに従って、制御ループオフセットを決定するように構成されており、
前記制御ループオフセットを前記加算ノードに加えて、前記第２のセットのＤＡＣコードから前記ＤＡＣコードを選択するように変更するように構成されている、請求項１９に記載の電源システム。
【発明の詳細な説明】
【技術分野】
【0001】
優先権主張
本出願は、その全体が参照により本明細書に援用される、２０２２年９月２１日に出願された米国仮出願第６３／３７６，４６７号の優先権を主張する。
本出願は、その全体が参照により本明細書に援用される、２０２２年９月２１日に出願された米国仮出願第６３／３７６，４６７号の優先権を主張する。
【0002】
本発明は、限定するものではないが、制御された出力を提供する回路供給システムに関し、より具体的には、デジタルアナログ変換器を使用して、大きなダイナミックレンジにわたって制御された出力を提供する増幅器システムに関する。
【背景技術】
【0003】
増幅器システムは、直流（ＤＣ）出力を提供するための回路供給として使用され得る。これらのシステムは、例えば、自動試験装置（ＡＴＥ）で有用になり得る。試験環境における回路供給は、大きなダイナミックレンジを有することが望まれ得る。ＡＴＥのダイナミックレンジを増加させる１つのアプローチは、デジタルアナログ変換器（ＤＡＣ）を使用して、複数の動作モード間でＡＴＥを遷移させることである。しかしながら、閉ループ制御供給でＤＡＣを使用すると、グリッチが発生する可能性があり、これは望ましくない。
【発明の概要】
【課題を解決するための手段】
【0004】
本発明は、増幅器システムのフィードバック制御の方法であって、前記方法が、少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路を使用して複数の増幅器回路を駆動し、前記増幅器システムのシステム出力を設定することと、第１のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させて、前記システム出力を定常状態目標出力に設定することと、前記第１のセットのＤＡＣコードを使用するときに、前記少なくとも１つのＤＡＣ回路の出力において高グリッチコンディションを検出することと、第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させるように変更して、前記システム出力を実質的に同一の定常状態目標出力に設定することと、を含み、前記第２のセットのＤＡＣコードを使用して前記少なくとも１つのＤＡＣ回路を動作させることが、前記少なくとも１つのＤＡＣ回路の前記出力におけるグリッチエネルギーを低減させる、方法を提供するものである。
【0005】
図面において、必ずしも縮尺通りに描かれていないが、同様の数字は、異なる図面において同様の構成要素を記述する場合がある。異なる文字の添字を有する同様の数字は、同様の構成要素の異なる例を表す場合がある。図面は、概して、本文書に記載された様々な実施形態を限定としてではなく、例として示す。
【図面の簡単な説明】
【0006】
【図1】増幅器システムを含む電子回路の一例の図である。
【図4】増幅器システムを含む電子回路の別の例の図である。
【図6】複数のデジタルアナログ変換器（ＤＡＣ）を有する増幅器システムを含む電子回路の一例の図である。
【図7】複数のＤＡＣを有する増幅器システムを含む電子回路の別の例の図である。
【図8】ＤＡＣコード遷移の一例のグラフを示す。
【図10】１０ミリボルトのピーク振幅を有するグリッチ波形の一例である。
【図11】セグメント化されたＤＡＣに対する出力電圧グリッチ振幅対ＤＡＣコード変化の一例のグラフである。
【図14】１つ以上の補助ＤＡＣが主ＤＡＣの基準レベルを生成するために使用される閉ループ回路である。
【図15】増幅器システムの別の例の回路図である。
【図18】増幅器システムの別の例の回路図である。
【図24】遷移のグリッチ大きさに対する定常状態でのピークコード遷移の一例のプロットである。
【図25】複数のＤＡＣを有する増幅器システムを含む電子回路の別の例の図である。
【図27A】１つ以上のＤＡＣを有する増幅器システムを動作させる方法の一例のフロー図を示す。
【図27B】１つ以上のＤＡＣを有する増幅器システムを動作させる方法の一例のフロー図を示す。
【図28A】１つ以上のＤＡＣを有する増幅器システムに対する前景較正の方法の一例のフロー図を示す。
【図28B】１つ以上のＤＡＣを有する増幅器システムに対する前景較正の方法の一例のフロー図を示す。
【図29】増幅器システムのフィードバック制御の方法の一例のフロー図である。
【発明を実施するための形態】
【0007】
図１は、より低い解像度であるが高電圧（ＨＶ）範囲、及びより高い解像度であるが低電圧（ＬＶ）範囲を提供するために入力信号（ＶＩＮ）を与えるためのスイッチ選択可能な伝達関数ゲインを有する増幅器システムを備えた電子回路の一例の図である。増幅器システムは、入力信号により高い信号ゲイン（ＧＨＶ）を提供する回路経路と、入力信号により低い信号ゲイン（ＧＬＶ）を提供する回路経路とを含む。ＨＶレンジ回路経路又はＬＶレンジ回路経路は、所望の回路経路を有効にするスイッチ機構（ＳＷ）を使用して選択される。
【0008】
入力（ＶＩＮ）から出力（ＶＯＵＴ）までの信号ゲインは、それぞれ、低解像度ＨＶ範囲回路経路及び高解像度ＬＶ範囲回路経路に対して、ＧＨＶ及びＧＬＶとして指定され、ここで、ＧＨＶ＞ＧＬＶである。出力伝達関数への入力は、ゲイン選択スイッチの状態に依存し、かつ順方向ゲインＧＦが実質的に単一であると仮定して、以下の式のうちの１つによって決定される。
【0009】
ＶＯＵＴ（ＨＶ Ｒａｎｇｅ）＝ＶＩＮＧＨＶ
【0010】
ＶＯＵＴ（ＬＶ Ｒａｎｇｅ）＝ＶＩＮＧＬＶ
【0011】
入力ＶＩＮは、以下のように正規化され得る。０Ｖ≦ＶＩＮ≦１Ｖ
【0012】
図２は、ＨＶ範囲及びＬＶ範囲に対するＶＩＮの関数としての出力電圧ＶＯＵＴの図である。ＨＶ範囲グラフがスロープＧＨＶを有し、ＬＶ範囲グラフがスロープＧＬＶを有する。ＨＶ及びＬＶ範囲の双方のスパンに共通の出力電圧で動作する場合、出力において電圧擾乱（例えば、信号グリッチ）又は逸脱を誘発することなく、２つの範囲設定を切り替えることが望ましい場合がある。このグリッチ緩和は、ＨＶ及びＬＶの双方の範囲に共通の動作電圧ＶＯＵＴの範囲でのみ可能である。
【0013】
しかしながら、ＨＶ及びＬＶの範囲の双方に共通のそれらの出力電圧のみについても、回路経路間でスイッチが変更されるときに、一定の入力電圧（ＶＡ）に対して出力に逸脱が存在してしまう。これは、２つのグラフが交差する点（図２の例ではＶＩＮ＝０Ｖ）を除く全ての動作点に当てはまる。これは、交点にない全ての点について、上記に定義された異なる伝達関数に従って、出力が対応する入力ＶＡに対して異なる電圧をとるためである。
【0014】
図３は、ＨＶ範囲及びＬＶ範囲に対するＶＩＮの関数としてのＶＯＵＴのグラフを示す。グラフは、２つの出力グラフが交差しない動作点ＶＩＮ＝ＶＡの逸脱（ＶＡ＞０Ｖ）を示す。図３のグラフに示されるように、逸脱は、図１のスイッチの位置がＨＶ範囲回路経路とＬＶ範囲回路経路との間で変更されるときの入力ＶＡの差ＶＡ［ＧＨＶ－ＧＬＶ］である。
【0015】
図４は、ＨＶ範囲とＬＶ範囲との間で切り替えるための増幅器システムの一例の回路概略図である。ＧＨＶ増幅器が取り除かれ、スイッチＳＷがＧＬＶとＧＸ増幅器の入力側に位置する。
【0016】
ＬＶ範囲全体の伝達関数は以下になる。
【0017】
ＶＯＵＴ＝ＶＩＮＧＬＶ＋ＶＸＧＸ
【0018】
式中、ゲインＧＸは任意に選択されてよい。
【0019】
フィードバック増幅器（ＦＡ）は、出力（ＶＯＵＴ）が所望の目標信号ＶＴＡＲＧＥＴに向かって移行するように、入力電圧ＶＩＮを適切な電圧に自動的に調整する。出力（ＶＯＵＴ）が所望の目標信号ＶＴＡＲＧＥＴ、又はその付近（例えば、誤差マージン内）に保持されるとき、増幅器システムは定常状態にある。スイッチＳＷにより、増幅器システムがＧＨＶ増幅器を用いずにゲインＧＨＶを実現することが可能になる。上の設定（図４に示すように）のスイッチでは、ＶＩＮからＶＯＵＴへのゲインはＧＬＶ＋ＧＸ＝ＧＨＶであり、スイッチを下の設定に変更することにより、総ゲインはＧＬＶであるが、ＶＸ及びＧＸによって決定される静的オフセットを有する。ＶＸを変更することによって、ＬＶ範囲グラフに示されるＬＶ範囲伝達関数が１つの共通モードスパンから別の共通モードスパンにゆっくりと変換される場合であっても、フィードバック機構は、この目標で出力を保持するように作用する。論理回路４０２は、プロセッサ、状態機械、書き込み可能ゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、又はＶＩＮ及びＶＸの値を変更する他の論理回路のうちの１つ以上を含むことができる。
【0020】
図５は、図４の回路の動作を図示するＨＶ範囲及びＬＶ範囲のグラフであり、ここで、ＬＶ範囲は交差コンディションから好ましいコモンモードスパンに戻るまで遷移する。図５に示す例では、ＶＸ電圧はＶＡから０Ｖに減少される。フィードバック機構は、（例えば、デジタルアナログ変換器（ＤＡＣ）又は他の論理回路を使用して）ＶＸが調整されている間であっても、出力でＶＴＡＲＧＥＴを維持するように（ＶＡからＶＢへ）ＶＩＮを自動的かつ動的に調整し、それによって出力を妨害することなくＬＶグラフをシフトさせる。スイッチ設定を変更する前にＶＸがＶＩＮと一致するようにすることで、出力の逸脱が排除され得る。
【0021】
図６は、入力電圧ＶＩＮ、ＶＸがデジタルアナログ変換器（ＤＡＣＩＮ及びＤＡＣＸ）によって作成される増幅器システムの別の例の回路概略図である。更に、フィードバック増幅器（ＦＡ）が、ＤＡＣ及びＡＤＣ６０６の適切な制御を提供する制御回路６０２と組み合わされたアナログデジタル変換器（ＡＤＣ）６０６で置き換えられる。制御回路６０２は、プロセッサ（例えば、マイクロプロセッサ）、状態機械、書き込み可能ゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、又は他の論理回路を使用して実装されてよい。増幅器システムは、システムオンチップ（ＳｏＣ）ＩＣ、システムインパッケージ（ＳｉＰ）に含まれてもよく、又は複数の構成部品から作られてもよい。
【0022】
ＧＸ及びＧＬＶ増幅器回路の補助信号ゲインＧＸ及びＬＶ信号ゲインＧＬＶは、調整可能であってよい。（図６に示すように）スイッチＳＷがＨＶ低解像度モードの場合、ＶＩＮからＶＯＵＴへのゲインはＧＬＶ＋ＧＸ＝ＧＨＶであり、スイッチをＬＶ高解像度モードに変更することにより、合計ゲインはＧＬＶであるが、図４の例のようにＶＸ及びＧＸによって決定される静的オフセットを有する。順方向ゲインＧＦは、出力への前方経路で、又はフィードバック経路での逆ゲインＧＲに加えられ得る。第２のＡＤＣ６０８は、検知インピーダンスＲＳを使用して出力電流を監視するために任意選択で使用されてよい。検知インピーダンスＲＳは、抵抗器又はアクティブデバイスインピーダンスなどのインピーダンス回路素子を含むことができる。検知インピーダンスは、特定の特性（例えば、バランス温度係数）を達成するために、異なるタイプ及びサイズのインピーダンスの組み合わせで構成することができる単位抵抗又は単位インピーダンスを含むことができる。そのようなインピーダンスは、較正、トリミング、又はチューニングされてよい。出力電流を監視するためのゲインＧＭも調整可能であってよい。
【0023】
図７は、範囲制御スイッチ（ＳＷ）が取り除かれた増幅器システムの別の例の回路概略図である。スイッチＳＷの動作は、制御回路７０２によるＤＡＣの適切な制御によって置き換えられる。例えば、ＨＶ低解像度モードでの動作が必要な場合、制御回路７０２は、ＤＡＣがＧＩＮ増幅器及びＧＸ増幅器の入力に等しい電圧を提示するように、ＤＡＣを同時に駆動する。したがって、複合ゲインは、ＧＬＶ＋ＧＸ＝ＧＨＶである。ＬＶ高解像度モードでの動作が必要な場合、制御回路７０２は、ＶＸの現在の動作コンディションでＤＡＣＸ経路をフリーズさせ、ＤＡＣＩＮ経路を介して排他的に任意の後続の制御を行うことに進み、それによってゲインＧＬＶをもたらす。ＧＬＶ及びＧＸ増幅器への入力は、ＤＡＣＩＮ経路を通る排他的制御が開始されるときに等しいため、任意の不連続性又はグリッチは、範囲切り替え動作中に緩和される。逆範囲切り替え（ＬＶモードからＨＶモードに戻る）は、ＶＴＡＲＧＥＴが出力で維持されるように、デジタルフィードバックをサーボＤＡＣＩＮに継続させながら、ＤＡＣＸをＤＡＣＩＮに向かってランプさせることによって達成される。ＤＡＣＩＮ及びＤＡＣＸの内容が再び一致するとき、その時点からの任意の後続のフィードバック制御は、ＶＸ＝ＶＩＮのコンディションが維持されるようにＤＡＣを再び同時に駆動することによって達成される。これにより、システムが効果的にＨＶ範囲に戻り、その一方で、出力の不連続性、グリッチ、又は逸脱が軽減される。
【0024】
図６及び図７の例では、フィードバック経路（ＧＲ）のゲインは、所与のＡＤＣのフルスケール範囲の限界内でＡＤＣ１００６の入力で電圧が揺れるように出力電圧をスケーリングするように設定され得る。更に、ゲイン（又は減衰）ＧＲは、２つ以上のレベルの間で切り替えられて、ＨＶ及びＬＶモードのそれぞれについて別個にＡＤＣ入力範囲を最適化してもよい。実際には、ＬＶモードでは、ＤＡＣＸによって導入されたオフセットは、ＡＤＣ１００６の入力範囲を更に最適化するために、戻り経路内で除去されてもよい。また、ゲインＧＲを有する増幅器の入力は、ゲインＧＦを有する増幅器の入力に接続されてもよく、又はそれと組み合わされてもよい。
【0025】
ＤＡＣを使用して入力電圧（例えば、ＶＩＮ、ＶＸなど）が生成される図６及び７の閉ループアーキテクチャは、ＨＶモードとＬＶモードとの間の電圧範囲の変化によって引き起こされる出力のグリッチを緩和する。しかしながら、ループがＶＯＵＴ＝ＶＴＡＲＧＥＴの付近で定常状態を維持するように動作している間は、出力のグリッチはＤＡＣコード遷移中にＤＡＣから生じる可能性がある。例えば、制御回路７０２は、ＤＡＣのアナログ出力を調整して定常状態を維持するために、ＤＡＣ入力コードを１つ又は２つのＬＳＢだけ変更してよい。デジタル入力を変更することにより、アナログ出力にグリッチが発生する可能性がある。グリッチの振幅が十分に高い場合、制御回路ループ補償が循環的になる可能性があり、グリッチの補償によってグリッチが再び生成され、補償が繰り返される状態にＤＡＣコードが戻される。これにより、ＶＯＵＴにおいて望ましくないリップルが引き起こされる可能性がある。電源用途では、出力リップル又は定常状態での持続的な発振が特に懸念される。
【0026】
図８は、比較的大きな遷移（例では＋／－１０ＬＳＢ）を有するＤＡＣコード領域の近傍で定常状態を維持するために機能する制御ループのＤＡＣコード遷移の一例のグラフを示す。出力に生じる可能性のあるリップルのグラフを図９に示す。制御ループは２０．１５Ｖ付近に落ち着くように機能しており、ＤＡＣコードの遷移により出力にグリッチが発生し、出力に５０ｍＶのリップルが発生している。
【0027】
ＤＡＣによって生成されたグリッチのグリッチエネルギーは、最悪の場合のグリッチ電圧波形の経時的な正味積分面積から、ＤＡＣのエンドポイント調整されたステップ遷移を差し引いたものとして定義され得る。図１０は、１０ミリボルト（１０ｍＶ）のピーク振幅を有するグリッチ波形の一例である。ＤＡＣのグリッチエネルギーは、回路アーキテクチャ、マイクロアーキテクチャ、設計、及び実装のレイアウトに依存する。ナイキストＤＡＣ（単一重み付け、バイナリ重み付け、温度計符号化、セグメント化ＤＡＣなどを含む）として知られるＤＡＣのカテゴリは、複数の要素の同期スイッチングを必要とし、したがって、アナログ出力に望ましくないグリッチを生成する傾向がある。例えば、バイナリ重み付けＤＡＣは、２つの基準レベル間で切り替えられるコンデンサ又は抵抗のアレイを利用する。異なるアレイ要素のそれぞれの論理回路間のクロックスキューは、不完全なスイッチングをもたらし、遷移中にグリッチを引き起こす。そのような不備を減少させるために、回路及びレイアウト設計に注意を払う必要がある。バイナリ重み付けＤＡＣは、他のＤＡＣアーキテクチャ（例えば、単一スケーリングされたアーキテクチャ）よりも高いグリッチエネルギーを示す可能性がある。グリッチは、一般に、全てのビットが切り替えられている最高有効ビット（ＭＳＢ）遷移においてより深刻である。主要なキャリー遷移中に生成されたグリッチは、他のＤＡＣコード遷移中に生成されたグリッチが良性であるにもかかわらず、いくつかの最小有効ビット（ＬＳＢ）を超える振幅をもたらす可能性がある。
【0028】
セグメント化されたＤＡＣは、より良い直線性特性を得るために、複数のＤＡＣアーキテクチャの組み合わせとして実装される。セグメント化されたＤＡＣは、通常、バイナリ重み付け（ＬＳＢ）セグメント及び単一重み付け（ＭＳＢ）セグメントの双方を含み、また、複数の分岐の同期スイッチングを必要とし、したがって、通常、特にＭＳＢセグメント遷移中にグリッチを生じる傾向にある。セグメント化されたＤＡＣにおいて、高エネルギーグリッチは、典型的には、存在するＭＳＢセグメントの数に依存して、ＤＡＣコード範囲にわたって周期的に繰り返される。
【0029】
図１１は、１８ビットでセグメント化されたＤＡＣの出力電圧グリッチ振幅対ＤＡＣコード変更の一例のプロットである。プロットは、ＭＳＢセグメントコード遷移に対応するＤＡＣコード空間にわたって存在する６４個の高エネルギーグリッチスパイクを示す。また、例えば、セグメント化されたＤＡＣのＬＳＢサブＤＡＣにおけるミッドスケールコード遷移中に、ＤＡＣコード範囲の他の部分における他のＤＡＣコード遷移で観察されるより高いグリッチスパイクが存在し得る。このグリッチングは、ＤＡＣ回路アーキテクチャ及びマイクロアーキテクチャの詳細に依存する。
【0030】
図１２は、複数のＤＡＣ又は複数のＤＡＣチャネルを有する図６の閉ループ増幅器システムの拡大版である。図１２のシステムは、マルチプレクサ（ＭＵＸ）１２１０の状態に依存して、回路経路Ａ～Ｄのいずれかを使用して出力電圧及び出力電流を監視するために任意選択で使用され得る１つのＡＤＣ６０６を示す。いくつかの例では、システムが複数のＡＤＣを含み、ＭＵＸ１２１０がＡＤＣの出力に配置される。ＭＵＸ１２１０は、制御回路１２０２にフィードバックするためのＡＤＣ出力を選択する。特定の例では、電流情報及び電圧情報の双方を同時に処理することができ、又は４つの回路経路Ａ～Ｄの全てからの電流と電圧を同時に処理することができる。いくつかの回路経路は、制御回路ループに含まれてもよく、いくつかの回路経路は、障害検出などの他の目的のために監視されてもよい。ＤＡＣは、スイッチと組み合わせて、ＤＡＣが並列、直列、又は並列及び直列接続のハイブリッドで接続されたマルチＤＡＣシステムを形成することができる。
【0031】
図１３は、図１２のマルチＤＡＣシステムのスイッチレス版である。これらのマルチＤＡＣマルチ増幅器システムでは、各ＤＡＣチャネル経路の電圧（又は電流）範囲は、各チャネル内のＤＡＣの範囲及び後続の増幅段階のゲインに基づく。図１２及び１３では、各ＤＡＣ（ＶＲＥＦＰｉ、ＶＲＥＦＮｉ）に対する上限及び下限基準レベルがＤＡＣの範囲を決定する。これらの基準レベルは、固定又は（例えば、追加のＤＡＣ又はＤＡＣを使用して）プログラム可能であり得る電圧である。基準電圧は、ゲイン又は減衰ネットワークを使用して提供されてもよい。
【0032】
図１４は、１つ以上の補助ＤＡＣが主ＤＡＣの基準レベルを生成するために使用される、図１２の閉ループ回路である。電流モードＤＡＣの場合、フィードバックＡＤＣは、検知インピーダンスＲＳの端子を監視することによって電流を測定する微分ＡＤＣ６０８であってよい。
【0033】
図１２～１４のマルチＤＡＣシステムでは、異なるゲイン（Ｇｉ）又は基準レベル（ＶＲＥＦＰｉ）を有する異なるＤＡＣチャネルが、完全に又は部分的に重複する転写曲線を有するようにすることができる。結果として、ＤＡＣコードから出力電圧（又は出力電流）へのマッピングは、意図的に多対一にすることができる。換言すると、定常状態で正確に同一の出力電圧（又は電流）をもたらすＤＡＣコードの複数の異なる組み合わせが存在し得る。したがって、各目標出力レベル（電圧又は電流）について、制御回路は、高グリッチコード遷移から十分に遠いＤＡＣコードの組み合わせを決定することができる。ＤＡＣコードは、反復的に又はアルゴリズム的に、閉形式の解に基づいて決定され得る。範囲及び解像度の要件に依存して、制御回路１４０２が他のＤＡＣコード（例えば、補助ＤＡＣ）を固定した状態で、ＤＡＣのうちの１つ以上（例えば、メインＤＡＣ）を継続的に更新してよい。
【0034】
全ての異なるコード遷移に対するＤＡＣ（例えば、メインＤＡＣ）のグリッチエネルギー特性が、以前の測定値から既知の場合、ＤＡＣコードのそれらのグリッチ特性がメモリに格納され得る。制御回路は、増幅器システムの現在の定常状態を知っているため、定常状態に近い高グリッチコード遷移を有するＤＡＣコードのロードを回避することができる。このグリッチ特性データのいくつかの例は、グリッチの大きさ（例えば、ピークからピークの大きさ）と、正のグリッチの大きさと、負のグリッチの大きさと、総又は正味のグリッチエネルギーと、正のグリッチエネルギーと、負のグリッチエネルギーと、を含む。システムの応答は、これらのメトリックの組み合わせを使用して最適化されてよい。このグリッチ特性データは、メモリ要件を低減し、適切なＤＡＣコードをロードする際のデータ処理時間又は電力を低減するために変換又は圧縮されてもよい。
【0035】
この多対一のＤＡＣコードアプローチは、高グリッチコード遷移が知られていない場合や、特徴的なグリッチデータが利用できない場合がある「ブラックボックス」ＤＡＣのグリッチを回避するためにも使用することができる。例えば、制御回路によって与えられるＤＡＣコード補正の大きさ及び符号は、増幅器システムの制御ループが定常状態目標又はその近傍に出力を落ち着かせようとしている間に監視されてよい。制御ループがＶＯＵＴ～ＶＴＡＲＧＥＴの近傍で定常状態に達すると、通常のコンディション下で、制御回路は、例えばノイズ、ドリフトなどによる漸進的な変化を補償するために、小さなインクリメント分又はデクリメント分（例えば、１つ又は２つのＬＳＢ）でＤＡＣＩＮコードを更新されてよい。新規セットのＤＡＣコードをロードすることが、ＤＡＣアナログ出力におけるグリッチエネルギーの低減をもたらさない場合、別のセットのＤＡＣコードを（例えば、メモリから）ロードすることができ、ＤＡＣアナログ出力におけるグリッチエネルギーを再チェックすることができる。
【0036】
この監視は、デジタルドメイン（又はソフトウェアドメイン）で実行され得、コード調整アルゴリズムの一部として制御回路を使用して実行され得、又は監視は、ＡＳＩＣ、ＦＰＧＡ、マイクロコントローラ、又はプロセッサ（例えば、マイクロプロセッサ）に含まれる別個の監視回路を使用して実行され得る。定常状態で所定の閾値（例えば、ＬＳＢの閾値数ＮＴＨＲＥＳＨＯＬＤ）を超えて更新するコード更新が検出されるとき、デジタルドメインで高グリッチフラグ信号を上昇させることができる。例えば、図８において、１０ＬＳＢ（ＮＴＨＲＥＳＨＯＬＤ＝１０ＬＳＢ）のＤＡＣコード更新のための高グリッチフラグ信号。
【0037】
高グリッチ遷移コンディションを検出するための他の方法が使用されてよい。いくつかの例では、グリッチを検出するためにＤＡＣ又はシステム出力のアナログ出力が監視されてよい。高グリッチコンディションは、（ボルト又はアンペアのいずれかでの）指定されたグリッチピーク閾値を超えるグリッチによって検出されてよい。他の例では、高グリッチコンディションは、（例えば、ボルト秒又はアンペア秒での）指定されたグリッチエネルギーを超えるグリッチによって検出することができる。制御回路が指定された閾値遷移を超える高グリッチ遷移を検出すると、高グリッチフラグ信号が上昇され得る。高グリッチ閾値遷移は、ＬＳＢの数として、又はボルト又はアンペアで指定され得る。いくつかの例では、集団ベースの分析が使用され得る。ＤＡＣコード及び目標値の組み合わせが追跡され得る。最悪の場合の組み合わせを（例えば、機械学習を介して）追跡して、どのＤＡＣコードバージョンが所与の目標値に対して高いグリッチ遷移コンディションをもたらす可能性が高いかを識別することができる。高グリッチ閾値遷移は、システムの設計又はシステムの機械学習アルゴリズムに基づいて適応可能であってよい。
【0038】
グリッチ緩和が使用できるＤＡＣコードのセットのサイズ（緩和されるサブ集団）は、コードの回避を可能にするために設計に組み込まれた冗長性又は偶発性によって制限される。したがって、分析が通常では最悪の場合のコードに対して緩和されるコードを特定することができるが、ＤＡＣ設計では、予想される最悪の場合のニーズに対処するのに十分な不測の事態があることを確認する必要がある。いくつかの用途では、最終的なユースケースにおいてより重要である伝達関数の特定のコード又はコード領域が存在し得る。したがって、グリッチ緩和は、この前述の分析の一部としてそのような領域から優先され得る。
【0039】
高グリッチフラグが上昇すると、ＤＡＣのコードは、定常状態で高グリッチが発生しないように、定常状態のＤＡＣコードが高グリッチ遷移から十分に離れている異なるコードに変更され得る。コード更新を引き起こすこの所定の閾値ＮＴＨＲＥＳＨＯＬＤは、変更され得る。いくつかの例では、高グリッチフラグが上昇すると、制御回路によってループ内のメインＤＡＣ又はＤＡＣが高グリッチ遷移から十分に離れた１つ以上のＤＡＣコードに落ち着くことが可能になるように、オフセット電圧がループに導入される。オフセットは、アナログ手段（例えば、オペ増幅器ベースの加算器回路）を使用してループ内の任意の点で導入されてもよく、又はデジタルドメイン内のＤＡＣコードに直接導入されてもよい。更に、オフセット効果を作成するため、又はゲインを変更するために１つ以上のメインＤＡＣの基準レベルが調整されてよい。
【0040】
グリッチ特性データは、メモリに記憶されてよく、所定の関数、最適化、近似、又は機械学習アルゴリズムに従って、所与の高グリッチＤＡＣコード遷移に必要なオフセットの量を計算するために使用されてよい。グリッチ特徴付け技術は、システムがアイドル状態であるときの前景較正として、又はシステムが動作しているときの背景較正として実装されてよい。前景較正は、システム製造中に行われてもよい。前景較正は、ユーザによって（例えば、システムリセット又は較正手順の一部として）行われてもよい。増幅器システムは、動作中に新しい高グリッチコード遷移に遭遇すると、オフセット量を適応的に調整してよい。グリッチ特性評価技術は、高いグリッチ遷移に近傍の新しい定常状態をもたらす増幅器システムの負荷の変化に応答するために使用されてよい。
【0041】
図１５は、増幅器システムの別の例の回路図である。例は、図を単純化するために、１つのＡＤＣ６０６と、１つのメインＤＡＣ（ＤＡＣＩＮ）と、１つの補助ＤＡＣ（ＤＡＣＸ）と、を示す。図１５の例は、図６の増幅器システムの範囲制御スイッチＳＷを有する２つのＤＡＣアーキテクチャの制御ループに電圧オフセットＶＯＦＦＳＥＴを導入する。ＡＤＣ６０６は、出力電圧又は出力電流のいずれかを監視してもよく、又は出力電圧及び出力電流の双方を監視するために２つのＡＤＣが含まれてよい。図１５の例では、電圧オフセットがＧＬＶ及びＧＸ増幅器の出力で合計ノードに加えられるが、電圧オフセットが増幅器システムの制御ループ内の任意の他の回路ノードに導入されてよい。スイッチＳＷは、ＨＶモードとＬＶモードとの間でシステムの動作を変更する。
【0042】
図１６は、ＨＶ低解像度モードで動作する図１５の増幅器システムを示す。ＨＶモード中では、ＤＡＣＸが冗長化し、増幅器システムは図１６に示すように効果的に単一のＤＡＣシステムになる。電圧オフセットは、ループ内の任意の点に導入され得るか、又は制御回路１５０２によってＤＡＣＩＮのコードにデジタル的に導入され得る。図１７は、ＬＶ高解像度モードで動作する図１５の増幅器システムを示す。ＬＶモード中では、ＤＡＣＸをＧＸ増幅器の入力に接続するためにスイッチＳＷがＬＶモード位置にあるため、ＤＡＣＸはＬＶ範囲の最小及び最大範囲を設定するために使用され得る。
【0043】
図１８は、増幅器システムの別の例の回路概略図である。図１８の例では、別のスイッチＳＷＡがＤＡＣＸの出力に加えられ、ＧＬＶ及びＧＸ増幅器の出力における加算ノードに電圧オフセットＶＯＦＦＳＥＴが導入される。任意選択で、ＤＡＣＸフルスケール範囲に対して適用される必要があるオフセットの大きさに依存して、増幅器提供ゲインＧＹを有するゲインステージがスイッチＳＷＡの後に含まれてよい。
【0044】
ＨＶモードでの図１８の増幅器システムを図１９に示す。ＨＶモードでは、スイッチＳＷがＧＬＶ及びＧＸ増幅器にＶＩＮを印加し、制御回路１８０２がスイッチＳＷＡを閉じて、ＶＸ又はＧＹＶＸの出力を加算ノードに印加する。制御回路１８０２は、ＨＶモードでＤＡＣコードをＤＡＣＸにロードして、加算ノードに提供されるオフセットの値を生成してよい。図２０は、ＬＶモードにおける図１８の増幅器システムを示す。ＬＶモードでは、スイッチＳＷがＧＸ増幅器にＶＸを印加し、スイッチＳＷＡが開放されており、ＤＡＣＸがＬＶ範囲の最小限及び最大限の範囲を設定するために使用される。
【0045】
図２１は、高電圧低分解能（ＨＶ）モードで動作する図１５の増幅器システムに対するＶＯＵＴ対ＶＩＮ伝達曲線のグラフである。伝達曲線は、スイッチＳＷがＨＶモードにあるとき、加えられたオフセット（±ΔＶ）が、ＶＯＵＴ対ＶＩＮ伝達曲線を上下にシフトさせる効果を有することを示している。垂直破線は、ＤＡＣ出力で高いグリッチをもたらす例示的なＤＡＣＩＮコード遷移境界に対応する。図２１の例では、図１５の増幅器システムの制御ループは、入力ＶＩＮ≒ＶＡを高グリッチコード遷移境界でもたらすＶＯＵＴ≒ＶＴＡＲＧＥＴに収束しようとしている。この高グリッチＤＡＣコード境界を回避するために、システムは、ＶＯＵＴ≒ＶＴＡＲＧＥＴも網羅するが、ＤＡＣ高グリッチ境界近傍のＶＩＮ値ではないオフセット（高又は低）ＨＶ範囲で動作することを望む。
【0046】
例えば、ＶＯＦＦＳＥＴ＝＋ΔＶが適用される場合、伝達関数は上部ＶＯＦＦＳＥＴ＝＋ΔＶ線にシフトする。制御ループは、ＶＩＮの値を
【0047】
【数1】
【0048】
に減少させて、ＶＯＵＴ≒ＶＴＡＲＧＥＴを維持する。図２１に示すように、オフセットによって、制御ループがＶＩＮのより低い値に対応するグリッチのないＤＡＣコード領域にシフトし、ループがコード空間内の高グリッチ遷移から離れたメインＤＡＣ（ＤＡＣＩＮ）コードと収束する。図２２及び２３は、新しいＤＡＣコード領域へのシフトの結果を示す。図２２は、ＤＡＣコード遷移が図８のＮＴＨＲＥＳＨＯＬＤ未満であることを示し、図２３は、出力リップルが図９から減少していることを示す。オフセットを伴う定常状態での出力電圧は、オフセットを伴わない定常状態での出力電圧よりもグリッチ及びリップルが大幅に低減される。
【0049】
図２４は、コード遷移のグリッチ大きさに対する定常状態での（ＬＳＢにおける）ピークコード遷移の一例のプロットである。プロットは、符号付きグリッチの大きさとコード遷移との関係が実質的に線形であることを示している。プロットは、必要なＤＡＣコードの更新が符号付きのグリッチの大きさに反比例することも示している。システムレベルでは、高グリッチフラグが上昇するとき、グリッチサイン及び大きさに関するこのグリッチエネルギー特性情報は、メモリに（例えば、制御回路又は別個の監視回路を使用して）記録され得、所与のコード遷移を達成するための適切な量のオフセットを決定するために使用され得る。
【0050】
グリッチのピーク振幅は、増幅器システムの制御ループの周波数応答に従って、グリッチ波形又は出力（ＶＯＵＴ）でのリップルとして直接現れる可能性があるため、閉ループ用途に関連する。更に、出力のグリッチ波形がＡＤＣによってサンプリングされる場合、制御ループが不安定になり、出力で望ましくないリンギング又は振動応答を更に引き起こす可能性もある。
【0051】
本明細書で前述したように、グリッチエネルギーは、グリッチ波形の正味の積分面積として定義することができる。いくつかの用途では、フィードバックＡＤＣの開口ウィンドウに依存して、グリッチエネルギーがグリッチピーク大きさよりも制御回路の応答の点でより重要であり得る。換言すれば、制御回路は、平均化効果に起因して、ＡＤＣが十分に広い開口ウィンドウを有する場合、低エネルギーではあるが大きい規模（例えば、狭いグリッチ）のグリッチ波形に有意に応答しない場合がある。したがって、システムに依存して、所与の用途に対してグリッチの大きさ、グリッチのエネルギー、又はその双方を低減することが好ましい場合がある。本明細書で説明されるグリッチ自己特徴付け及び較正技術の利点は、特徴付けに使用されるＤＡＣコードの更新が、閉ループ制御におけるＡＤＣ（例えば、図１５のＡＤＣ６０６）のＤＡＣグリッチへの応答に依存し、したがって、グリッチ波形の正確な形状への依存性を取り除くことである。
【0052】
図２４は、ＤＡＣグリッチの大きさが更に（例えば、垂直破線内の±１ｍＶ未満のピークまで）低減されるとき、ＶＯＵＴ≒ＶＴＡＲＧＥＴの保持に必要なコード更新の量が１ＬＳＢ未満になり、制御回路がコードを一定に保つことを示している。したがって、遷移におけるグリッチエネルギーが閾値より小さい場合、ループが所与のグリッチエネルギーでコード遷移の近傍に落ち着こうとしているにもかかわらず、ＶＯＵＴには、ＤＡＣコード更新に起因するリップルが実質的に存在しない。閾値グリッチの大きさ又はグリッチエネルギーは、グリッチ波形の形状、システムパラメータ、及び制御ループのダイナミクスに依存してよい。
【0053】
図２５は、増幅器システムの別の例の回路概略図である。図２５の例では、図１５の増幅器システムの範囲制御スイッチＳＷを用いずに、２つのＤＡＣアーキテクチャの制御ループに電圧オフセットＶＯＦＦＳＥＴが導入されている。ＨＶモード中では、実効総ゲインがＧＬＶ＋ＧＸ＝ＧＨＶになるように、制御回路２５０２がＤＡＣＩＮ及びＤＡＣＸの双方を同時に駆動する。例示的な実施形態では、所与のＶＴＡＲＧＥＴについて、ＤＡＣＩＮ及びＤＡＣＸの一方又は双方で高エネルギーグリッチを生成することが知られているコード遷移の近傍に制御ループが落ち着いてよい。代替的には、コード遷移のグリッチプロファイルが不明である場合、本明細書で先に説明したブロックボックス例のように、システムレベルでグリッチイベントを検出することができる。いずれのシナリオにおいても、ＶＴＡＲＧＥＴ値が高グリッチコード境界に対応する場合、制御回路２５０２は、ＶＯＵＴ≒ＶＴＡＲＧＥＴを保持しながら、ＤＡＣコードに任意のオフセットを導入することができる。
【0054】
例えば、ＤＡＣＸコードをインクリメントして、ＶＸをオフセットΔＶＸだけ増加させることができ、ＤＡＣＩＮコードをデクリメントして、ＶＩＮをΔＶＸ＊ＧＸ／ＧＬＶだけ減少させることができ、これにより、ＶＯＵＴ＝ＧＸ＊ＶＸ＋ＧＬＶ＊ＶＩＮが維持される。オフセットの量は、（例えば、別のＤＡＣを使用して調節可能なオフセット（ＶＯＦＦＳＥＴ）を加算ノードに加えて）制御されてもよい。また、オフセット値は、双方のＤＡＣがグリッチのないコード空間に快適になるまで、徐々に、又は連続近似若しくは他のより複雑な検索アルゴリズムを使用して増加されてよい。コード空間内のオフセットが２つのＤＡＣの間に導入された後、制御回路２５０２によって、制御ループが固定オフセットを維持しながら、双方のＤＡＣを制御することが可能になり得る。このようにして、双方のＤＡＣは、出力におけるリップルを最小限に抑えるために、高グリッチ境界から遠く離れたコード領域に落ち着く。システムがＶＴＡＲＧＥＴへの更新を受信すると、制御回路２５０２は、ループが新しい目標ＶＯＵＴ値に落ち着く前に、最初にＤＡＣコードを１つにしてよい。
【0055】
図１７に示す図１５の増幅器システムのＬＶ高分解能モード動作に関して、レンジスイッチＳＷは、補助ＤＡＣＸの出力をＧＸ増幅器の入力に接続し、メインＤＡＣＩＮの出力をＧＬＶ増幅器に接続する。結果として、図１５及び２５の増幅器システムは、ＬＶ高解像度モードで実質的に同一になり得る。
【0056】
図１５の増幅器システムに関して前述したように、ＤＡＣＸの入力はフリーズされ、制御回路１５０２は、ＶＯＵＴ≒ＶＴＡＲＧＥＴを定常状態に維持しようとしている間に、ＤＡＣＩＮのＤＡＣコードを更新する。ＤＡＣＩＮの定常状態入力が、高グリッチ境界が存在するＤＡＣコードの近傍にある場合、制御回路は、本明細書において先に記載された環状補償を実行して、出力において望ましくないリップルを引き起こす可能性がある。同一のことが、図２５の増幅器システムにも当てはまる。
【0057】
複数のＤＡＣを有する図１５、１８、及び２５のシステムアーキテクチャに対して、定常状態ＶＯＵＴ≒ＶＴＡＲＧＥＴコンディションは、補助ＤＡＣ（例におけるＤＡＣＸ）が十分な解像度を有すると仮定した場合に、ＤＡＣコード空間内の複数の点で満たらせ得る。高グリッチ定常状態コンディションが検出された場合、１つ以上のＤＡＣコードを、高グリッチＤＡＣコード境界から十分に離れた別のＤＡＣコード値に移動させて、ＤＡＣコード遷移による出力のリップルを最小限に抑えることができる。
【0058】
図２６は、低電圧高分解能（ＬＶ）モードにおける異なるＶＩＮ及びＶＸ値に対する図１５及び図２５の増幅器システムのＶＯＵＴ対ＶＩＮ伝達曲線のグラフである。垂直の破線は、高いグリッチを伴うＤＡＣＩＮコード遷移点を示す。垂直の破線の間の領域にはグリッチが存在しない。ループが高グリッチ境界の近傍にある点ＶＩＮ＝ＶＡの近くで収束しようとしていると仮定する。増幅器システムは、ＤＡＣコードを観察することによって、収束点が高グリッチコード境界に近いことを推測し得る。この高グリッチコンディション態を回避するために、増幅器システムは、ＶＯＵＴ＝ＶＴＡＲＧＥＴも網羅するが、高グリッチコード境界に近傍ではないＶＩＮ値でＬＶ範囲内を動作する必要がある。
【0059】
図１５及び２５の例における複数のＤＡＣアーキテクチャは、ＤＡＣＸコードを上下にインクリメントさせることによって、又はオフセット（±ΔＶ）を加えることによって、ＬＶ範囲伝達曲線の上下にシフトすることが可能になる。図２６は、定数ＶＸの異なる値の転送ラインを示す。ＤＡＣＸコードを±ΔＸで調整することによって、又は、オフセット（±ΔＶ）を加算することによって、ＬＶ転送ラインを得ることができる。例えば、電圧出力が＋ΔＶ（曲線ＶＸ＝ＶＡ＋ΔＶ）だけ増加するようにＤＡＣＸコードがインクリメントされる場合、ループはＶＩＮの値を以下に減少させる。
【0060】
【数2】
【0061】
その結果、ＶＯＵＴ＝ＶＴＡＲＧＥＴを維持され得る。したがって、制御ループは、高いグリッチコード境界から遠く離れたＤＡＣＩＮコードで収束する。
【0062】
図２７Ａ及び２７Ｂは、増幅器システムにおける閉ループグリッチ緩和の方法２７００の一例のフロー図を示す。方法２７００は、オフセットを使用して、ＤＡＣコードを高グリッチＤＡＣコードコンディションから離して遷移させる。制御回路は、システムのグリッチコンディションに基づいて、何にオフセットを与えるかを決定することができる。
【0063】
図２７Ａは、初期化段階を示す。ブロック２７１０において、オフセットリストがメモリに記憶されているか、又はそうでなければ利用可能であるかを判定する。オフセットリストが利用可能である場合、オフセットリスト及びグリッチコードリストは、メモリから制御回路又は専用監視回路にロードされる。ブロック２７２０において、目標（ＶＴＡＲＧＥＴ）及びグリッチ閾値（ＮＴＨＲＥＳＨＯＬＤ値）が設定されるまでシステムが待機する。
【0064】
図２７Ｂのブロック２７３０では、オフセットリストが利用できない場合、制御回路が、目標（例えば、ＶＯＵＴ＝ＶＴＡＲＧＥＴ）を満たすように、メインＤＡＣ（ＤＡＣＩＮ）及び補助ＤＡＣ（ＤＡＣＸ）のＤＡＣコードを設定する。オフセットは与えられない。メインＤＡＣ及び補助ＤＡＣの範囲を決定するように基準レベル（例えば、ＶＲＥＦＳ）が設定されてもよい。
【0065】
ブロック２７４０において、オフセットリストが利用可能である場合、制御回路は、制御ループにオフセットを与える。オフセットは、異なる方法で与えられ得る。例えば、システムは、図１５の例のように、システムの加算ノードにオフセット（電圧オフセット又は電流オフセット）を与えるためのアナログ加算器又は減算器回路を含むことができる。特定の例では、図１８の例のように１つ以上の補助ＤＡＣを使用してオフセットが与えられる。特定の例では、オフセットがＤＡＣコードに含まれ、制御回路がオフセットを組み込むＤＡＣコードをロードする。他の例では、ＤＡＣへの参照がオフセットを含むように（例えば、アナログ手段によって、又は補助ＤＡＣを使用して）調整され得る。
【0066】
ＤＡＣコードが設定されると、システムの制御ループは、システムの出力を定常状態出力目標（例えば、ＶＯＵＴ≒ＶＴＡＲＧＥＴ）に向かって誘導する。制御回路は、コンディションの小さな変化を補償するために、閾値より小さい小さな変更（例えば、１つ又は２つのＬＳＢ）をＤＡＣＩＮコードに行ってもよい。コード更新が監視され、ブロック２７５０において、変更が閾値（ＮＴＨＲＥＳＨＯＬＤＬＳＢ）より小さい場合、制御回路は、システム安定性を監視し続け、グリッチフラグは、上昇又は作動しない。
【0067】
ＮＴＨＲＥＳＨＯＬＤＬＳＢよりも大きいメインＤＡＣコード変更が必要な場合、高グリッチフラグ信号がアサートされるか、又はアクティブ化される。２７６０において、ハイグリックコード遷移に遭遇したとき、ＤＡＣコードをメモリに記録することができる。制御回路（又は専用監視回路）は、定常状態で観察されるピーク又は平均コード更新に基づいて、所与の遷移におけるグリッチの符号の大きさを記録してもよい。続いて、事前に記録された高グリッチ遷移コンディションが予想されるとき、所定のオフセット値が制御回路によって与えられてよい。所定のオフセット値は、システムの新しい定常状態を見つけるための開始近似の一部として使用されてよい。
【0068】
ブロック２７７０において、所与の遷移に与えられるオフセットの量は、最適化アルゴリズム又は機械学習（ＭＬ）アルゴリズムに基づいて固定されていてもよく、又は継続的に更新されてもよい。例えば、増幅器システムは、ＤＡＣコードを観察することができ、ＤＡＣコード及び検出されたグリッチングから、グリッチがＤＡＣコードのどこにあるか、及びグリッチがどのくらいのエネルギーを有するかをシステムが判定することができる。システムは、現在のＤＡＣコード空間が高グリッチコンディションにあると推定することができ、ＤＡＣコードの変更及びオフセットの一方又は双方を与えて、メインＤＡＣ又はＤＡＣを不安定性から離れて落ち着かせることができる。したがって、増幅器システムは、現在のシステム条件を自己特徴付けることができる。
【0069】
ブロック２７８０で、システムは、グリッチの大きさ、グリッチサイン、及びＤＡＣコードの関数として必要とされるオフセットの量を計算し、オフセットリストを更新してもよい。プロセスは、ブロック２７４０に戻り、計算されたオフセットを与えて、システム安定性の監視に戻る。
【0070】
この時点までに本明細書に記載されるグリッチ緩和方法は、システムの通常の動作を長時間中断することなくバックグラウンドで動作することができる。グリッチ緩和方法は、制御ループが高グリッチＤＡＣコード遷移の近傍に落ち着くときを検出することができ、定常状態で制御回路によって行われたＤＡＣコード更新に基づいて、グリッチの符号及び相対的な大きさに関する情報を取り込むことができる。次いで、制御回路は、特徴付けられたグリッチパラメータの関数として、増幅器システムによって計算された固定振幅又は変化振幅のオフセットを与えてよい。
【0071】
書き込み可能なメモリが増幅器システムで利用可能である場合、制御回路又は専用監視回路は、符号情報と共に相対的な大きさで高エネルギーグリッチコードを記録してよい。他の主要なアーチファクトは、効率的なグリッチ緩和を可能にするために記録されてよい。所与のコード遷移に与えられるオフセットの量は、相対的な大きさ及びグリッチの符号に比例又は反比例することができ、オフセットは、システムが高いグリッチを伴う新しいコード遷移に遭遇するにつれて継続的に更新されてよい。
【0072】
代替的には、システムレベルの前景較正を考案され得る。この較正は、電源投入時、システムがアイドル状態で動作していないとき、又はシステム動作中（例えば、温度、電力損失、負荷などの動作コンディションが大きく変化したとき）に定期的に実行され得る。較正の結果は、メモリに格納され、増幅器システムを構成するときに読み込まれ得るオフセットリストである。
【0073】
図２８Ａ及び２８Ｂは、閉ループ増幅器システムにおけるグリッチ特性評価及びオフセット計算のための前景較正の方法２８００の一例のフロー図を示す。目標電圧がＶＭＩＮからＶＭＡＸまでの範囲であると仮定すると、単一のＤＡＣシステム又はマルチＤＡＣシステムの所与のＤＡＣに対する較正の間、ＶＴＡＲＧＥＴ値の値は、ＶＭＩＮからＶＭＡＸへ、次いでＶＭＡＸからＶＭＩＮへ（又はその逆）掃引される。
【0074】
２８１０において、対応する目標測定ＡＤＣコードは、ＶＴＡＲＧＥＴ値に対して設定される）。２８２０において、定常状態で必要とされるＤＡＣコード更新の大きさ及び方向に基づいて、各コード遷移において、ＤＡＣグリッチの大きさ及び符号情報をシステムがメモリに記録する。メモリ空間を節約するために、設定された閾値（ＮＴＨＲＥＳＨＯＬＤ値）を超える大きさ（又はエネルギー）を有するグリッチのみが記録され得る。
【0075】
符号及び大きさ情報を有する高エネルギーＤＡＣコードが遷移すると、ブロック２８３０で、システムは、通常動作中に各ケースに与えられるべきオフセットの量を計算してよい。オフセットの量は、グリッチコード、グリッチの大きさ、及びグリッチの記号の関数として計算され得る。このようにして、全ての関連するグリッチ特性は、事前に利用可能なグリッチ特性化データを使用せずに、複数のＤＡＣを有するシステムに対して決定され得る。システムは、通常の動作中に、かつ／又はより高速なシステム特性評価を完了するために、以前の特性評価データを利用してもよい。
【0076】
ブロック２８４０において、計算されたオフセットは、メモリに記憶される。次いで、このオフセットリストは、ＤＡＣコードを高グリッチト遷移から離れるようにシフトするために、システムの制御回路又は別個の監視回路にロードすることができる。システム前景較正の利点は、メモリに格納されたグリッチ情報（例えば、グリッチ特性データ）に基づく所定のオフセットを与えることによって、システムが通常の動作中に高グリッチコード遷移を体系的に回避できることである。
【0077】
グリッチ緩和プロセスは、高グリッチ遷移コンディションが検出されたときにＤＡＣコードの変更を識別するプロセスの一部として機械学習を含むことができる。ＤＡＣコード遷移からのグリッチは、システムの負の属性であり、最小化が望ましい。グリッチ最適化は、最小化演習とすることができる。機械学習において、グリッチを最小限に抑えることは、損失関数又はコスト関数を最適化することによって決定され得る。損失関数は、グリッチ属性の組み合わせであり得、機械学習の目標は、属性を最小化することである。
【0078】
どのＤＡＣコードセットが所望され、どのＤＡＣコードセットがＤＡＣコード変更において回避されるべきであるかを決定するために、集団ベースの分析を使用され得る。増幅器システムのグリッチ性能は、高グリッチコードとは異なってグループ化されたローグリッチコードを有するマルチモーダル分布を有することができる。分布は、ＤＡＣアーキテクチャ依存であっても、システム設計依存であってもよい。例えば、マルチステージＤＡＣは、マルチモーダルパターンを有する傾向があり得るが、ラダーＤＡＣは、別個のサブステージを有する傾向がなく、したがって、異なるコード分布を有し得て、明確なマルチモーダル分布を示し得ない。最適化アルゴリズムは、グリッチング性能を分析して、回避すべきグリッチ遷移を決定することができる。ＤＡＣグリッチのエネルギー又は大きさを特徴付け又は定量化され得る。安定した出力を維持するために、システムによって特徴付けられる最悪のグリッチに対してコードコンティンジェンシーが実行され得る。特徴付けられたグリッチデータは記憶され得る。偶発的なＤＡＣコードセットは、以前に記録されたＤＡＣグリッチデータに従って選択され得る。コード遷移は、システムに利用可能なコードに限定されてよい。グリッチデータ分析は、グリッチが緩和されるＤＡＣコードセットを決定するために使用することができ、したがって、影響が重大でないコード変更に対する潜在的な緩和を回避する。
【0079】
図２９は、増幅器システムのフィードバック制御の方法２９００の一例のフロー図である。増幅器システムは、本明細書に記載のＤＡＣ制御増幅器システムのいずれかであってもよい。ブロック２９０５において、増幅器システムの増幅器回路は、１つ以上のＤＡＣ回路によって駆動され、増幅器システムの出力を設定する。ブロック２９１０において、ＤＡＣ回路は、第１のセットのＤＡＣコードを使用して動作し、システム出力を定常状態目標出力に設定する。
【0080】
ブロック２９１５で、増幅器システムの制御回路は、第１のセットのＤＡＣコードが、高グリッチコンディションに関連付けられたＤＡＣコード遷移（又は複数のＤＡＣコード遷移）を含み、高グリッチＤＡＣコード遷移が、システム出力を目標出力に設定するために使用される、又は使用されるであろうことを識別する。ブロック２９２０において、制御回路は、第２のセットのＤＡＣコードを使用してＤＡＣ回路を動作させるように変化する。第２のＤＡＣコードのセットは、出力を第１のセットのＤＡＣコードと同一の目標出力、又は実質的に同一の目標出力に設定する。しかしながら、第２のセットのＤＡＣコードは、高グリッチコンディションに関連付けられたＤＡＣコード遷移を含まない。したがって、出力におけるグリッチエネルギーが低減される。
【0081】
最終的なコードセットの選択は、ハードウェア制約され得る。最適化アルゴリズムは、分析におけるＤＡＣアーキテクチャの知識を使用してよい（例えば、特定のコード又はビット遷移は、コードセット全体にわたって反復可能なパターンを有する）。偶発的なＤＡＣコードセットは、システムの設計の知識に基づいて決定され得る。コンティンジェントコードセットは、システム内で発生し得る（例えば、寄生による）未知のアーチファクトに対処するために含まれてよい。
【0082】
本明細書に記載のグリッチ緩和技術は、閉ループ設定を利用して、それにより、ＤＡＣが目標出力電圧又は電流を維持しながら異なるＤＡＣコードで落ち着くことが可能になる。この技術は、閉ループＤＡＣグリッチ緩和のためのグリッチ自己特性評価、並びにバックグラウンド及びフォアグラウンドキャリブレーションを提供する。
追加の説明及び実施例
追加の説明及び実施例
【0083】
実施例１は、主題（増幅器システムのフィードバック制御の方法など）を含み、少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路を使用して複数の増幅器回路を駆動し、増幅器システムのシステム出力を設定することと、第１のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させて、システム出力を定常状態目標出力に設定することと、第１のセットのＤＡＣコードを使用するときに、少なくとも１つのＤＡＣ回路の出力において高グリッチコンディションを検出することと、第２のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させるように変更して、システム出力を実質的に同一の定常状態目標出力に設定することと、を含み、第２のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させることが、少なくとも１つのＤＡＣ回路の出力におけるグリッチエネルギーを低減させる。
【0084】
実施例２において、実施例１の主題が、第１のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させるときに、閾値グリッチ遷移よりも大きい高エネルギーグリッチ遷移を検出することを任意選択で含む。
【0085】
実施例３において、実施例１及び２の一方又は双方の主題が、システム出力を定常状態目標出力に設定するときに、高グリッチ条件に関連付けられたＤＡＣコード遷移を第１のセットのＤＡＣコードが含むことを識別することを任意選択で含む。
【0086】
実施例４において、実施例１～３のうちの１つ又は任意の組み合わせの主題が、フィードバック回路経路を含む制御ループを使用して、システム出力を定常状態目標出力に設定することと、制御ループにオフセットを追加させて、第２のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させることと、を任意選択で含む。
【0087】
実施例５において、実施例４の主題が、別のＤＡＣ回路を使用して制御ループにプログラム可能なオフセットを追加することを任意選択で含む。
【0088】
実施例６において、実施例１～５の１つ又は任意の組み合わせの主題が、を第１のモードで増幅器システム動作させるときには、少なくとも１つのＤＡＣ回路の出力を第１の増幅器回路の入力及び複数の増幅器回路の第２の増幅器回路の入力に与えることと、第２のモードでは、少なくとも１つのＤＡＣ回路の出力を第１の増幅器回路の入力に与え、かつ、別のＤＡＣ回路の出力を第２の増幅器回路の入力に与えることと、を任意選択で含み、第２のモードが第１のモードよりも低い電圧出力を有する。
【0089】
実施例７において、実施例１～６のうちの１つ又は反対の組み合わせの主題が、複数のＤＡＣチャネルを駆動することであって、各ＤＡＣチャネルがメインＤＡＣと増幅器回路とを含み、ＤＡＣチャネルの増幅器回路が異なる信号ゲインを有する、駆動することと、第１のセットのＤＡＣコードを使用してＤＡＣチャネルのメインＤＡＣ回路を動作させ、ＤＡＣチャネルの出力を合計してシステム出力を設定することと、制御ループを使用して、システム出力を定常状態目標出力に設定し、かつ、第２のセットのＤＡＣコードを使用してメインＤＡＣ回路を動作させるように変更して、複数のＤＡＣチャネルによって引き起こされるシステム出力のリップルを低減させることと、を任意選択で含む。
【0090】
実施例８において、実施例７の主題が、第１のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させるときに、閾値グリッチ遷移よりも大きい高エネルギーグリッチ遷移を検出することと、高エネルギーグリッチ遷移の大きさ及び現在のＤＡＣコードを使用してオフセットを決定することと、決定されたオフセットを使用して、１つのセットのＤＡＣコードを第２のセットのＤＡＣコードとして選択することと、を任意選択で含む。
【0091】
実施例９において、実施例１～８のうちの１つ又は任意の組み合わせの主題が、第１のセットのＤＡＣコードから選択されるＤＡＣコード値を使用して少なくとも１つのＤＡＣ回路のＤＡＣコードを更新して、システム出力を定常状態目標出力に設定することと、システム出力を定常状態目標出力に設定するときに、少なくとも１つのＤＡＣ回路のＤＡＣコードが高グリッチＤＡＣコード遷移の近傍に落ち着くときを検出することと、検出に応答して、第２のＤＡＣコードセットから選択されたＤＡＣコード値を使用して、少なくとも１つのＤＡＣ回路のＤＡＣコードを更新することと、を任意選択で含む。
【0092】
実施例１０は、主題（増幅器システムなど）を含むか、又は、実施例１～９のうちの１つ又は任意の組み合わせと任意選択で組み合わされて、少なくとも１つのデジタルアナログ変換器（ＤＡＣ）回路であって、少なくとも１つのＤＡＣ回路内のＤＡＣコードを設定することが、少なくとも１つのＤＡＣ回路の出力を設定する、ＤＡＣ回路と、少なくとも１つのＤＡＣ回路の出力に接続された入力を含む複数の増幅器回路と、増幅器システムのシステム出力に接続されたフィードバック回路経路と、少なくとも１つのＤＡＣ回路及びフィードバック回路経路に接続された制御回路と、を備えたそのような主題を含む。制御回路が、第１のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作させて、システム出力を定常状態出力目標に設定するように構成されており、第２のセットのＤＡＣコードを使用して少なくとも１つのＤＡＣ回路を動作するように変更して、同一の定常状態出力目標を維持し、かつ、少なくとも１つのＤＡＣ回路によって引き起こされるシステム出力でのリップルを低減させるように構成されている。
【0093】
実施例１１において、実施例１０の主題が、フィードバック回路と制御回路とを含む制御ループと、閾値グリッチ遷移よりも大きい第１のセットのＤＡＣコードの高グリッチ遷移を検出するように構成され、制御ループにオフセットを加えて、第２のセットのＤＡＣコードからＤＡＣコードを選択するように変更するように構成された制御回路と、を任意選択で含む。
【0094】
実施例１２において、実施例１１の主題が、オフセットを制御ループに加えるための別のＤＡＣ回路と、高グリッチ遷移の大きさ及び高グリッチ遷移に対応する１つ以上のＤＡＣコード値に従ってオフセットを設定するように構成された制御回路と、を任意選択で含む。
【0095】
実施例１３において、実施例１１及び１２の一方又は双方の主題が、複数の増幅器回路の出力に接続された加算ノードと、複数のＤＡＣ回路と、を任意選択で含み、複数の増幅器回路の入力が、複数のＤＡＣ回路の出力に接続されて、複数のＤＡＣチャネルを形成し、複数の増幅器回路の出力が、加算ノードに接続されている。制御回路は、複数のＤＡＣ回路のＤＡＣコードを更新して、定常状態出力目標を維持し、かつ、オフセットを加算ノードに追加して、第２のＤＡＣコードのセットからＤＡＣコードを選択するように変更するように任意選択で構成される。
【0096】
実施例１４において、実施例１１～１３のうちの１つ又は任意の組み合わせの主題が、第１の増幅器回路と第２の増幅器回路とを任意選択で含み、少なくとも１つのＤＡＣ回路が、第１の増幅器回路の入力に接続された第１のＤＡＣ回路と、第２の増幅器回路の入力に接続された第２のＤＡＣ回路と、を含む。制御回路が、第１のモードでは、第１のＤＡＣ回路及び第２のＤＡＣ回路の双方のＤＡＣコードを更新して、等しいＤＡＣ出力を第１の増幅器回路及び第２の増幅器回路に与えて、システム出力を定常状態出力目標に設定し、かつ、第２のモードでは、第１のＤＡＣ回路のＤＡＣコードのみを更新して、システム出力を定常状態出力目標に設定するように任意選択で構成され、第２のモードが、第１のモードよりも低い出力電圧範囲を有する。
【0097】
実施例１５において、実施例１０～１４のうちの１つ又は任意の組み合わせの主題が、スイッチ回路と、第１の増幅器回路と第２の増幅器回路とを含む複数の増幅器回路と、を任意選択で含み、少なくとも１つのＤＡＣ回路が、第１のＤＡＣ回路と第２のＤＡＣ回路とを含む。第１のＤＡＣ回路の出力が、第１の増幅器回路の入力に接続されている。スイッチ回路が、第１のモードで第１のＤＡＣ回路の出力を第２の増幅器回路の入力に接続し、第２のモードで第２のＤＡＣ回路の出力を第２の増幅器回路の入力に接続するように構成され、第２のモードが、第１のモードよりも低い電圧出力範囲を有する。
【0098】
実施例１６において、実施例１０～１５のうちの１つ又は任意の組み合わせの主題が、システムメモリと、ＤＡＣコード値の指定された範囲にわたって少なくとも１つのＤＡＣコードのＤＡＣコードを掃引し、ＤＡＣコード遷移に対するＤＡＣグリッチ特性データをシステムメモリに格納し、ＤＡＣコード遷移に対する格納されたＤＡＣグリッチ大きさを使用して、高グリッチ遷移を検出するように構成されている制御回路と、を任意選択で含む。
【0099】
実施例１７において、実施例１０～１６のうちの１つ又は任意の組み合わせの主題が、システム出力に動作可能に連結されたアナログデジタル変換器（ＡＤＣ）回路を含むフィードバック回路経路と、システム出力電流を定常状態目標出力電流に設定するように少なくとも１つのＤＡＣ回路のＤＡＣコードを設定するように構成された制御回路と、を任意選択で含む。
【0100】
実施例１８において、実施例１０～１７のうちの１つ又は任意の組み合わせの主題が、システム出力における検知インピーダンスと、検知インピーダンスに動作可能に連結されたアナログデジタル変換器（ＡＤＣ）回路を含むフィードバック回路経路と、少なくとも１つのＤＡＣ回路のＤＡＣコードを設定して、システム出力電流を定常状態目標出力電流に設定するように構成された制御回路と、任意選択で含む。
【0101】
実施例１９は、主題（閉ループ制御を有する電源システムなど）を含むか、又は任意選択で、実施例１～１８の１つ又は任意の組み合わせと任意選択で組み合わされ、複数のデジタルアナログ変換器（ＤＡＣ）チャネルであって、各ＤＡＣチャネルは、増幅器回路の入力に接続されたＤＡＣ回路を含む、複数のＤＡＣチャネルと、ＤＡＣチャネルの増幅器回路の出力に接続されてシステム出力を与える加算ノードと、ＤＡＣチャネル及びシステム出力に動作可能に結合された制御回路と、を備えたそのような主題を含むことができる。制御回路が、ＤＡＣチャネルのＤＡＣ回路をＤＡＣコードで更新して、システム出力を定常状態での定常状態目標出力に調整するように構成され、ＤＡＣコードが、第１のセットのＤＡＣコードから選択され、第１のセットのＤＡＣコードから選択されたＤＡＣコードが、定常状態にあるＤＡＣ回路の出力においてグリッチコンディションをもたらすときを検出するように構成され、同一の定常状態目標出力を維持し、かつ、ＤＡＣ回路の出力におけるグリッチを低減するＤＡＣコードを、第２のセットのＤＡＣコードから選択するように変更するように構成されている。
【0102】
実施例２０では、実施例１９の主題が、高グリッチＤＡＣコード遷移のグリッチ大きさに従って制御ループオフセットを決定し、かつ、制御ループオフセットを加算ノードに追加して、第２のセットのＤＡＣコードからＤＡＣコードを選択することに変更するように構成された制御回路を任意選択で含む。
【0103】
これらの非限定的な例は、任意の置換又は組み合わせで組み合わされ得る。上記の詳細な説明は、詳細な説明の一部を構成する添付図面への参照を含む。図面は、例示によって、本発明が実施され得る具体的な実施形態を示す。これらの実施形態は、本明細書では「実施例」とも称される。本明細書で言及される全ての刊行物、特許、及び特許文書は、参照により個々に組み込まれるかのように、その全体が参照により本明細書に援用される。この文書とこれまで参照によって組み込まれたそれらの文書との間に不整合な使用法がある場合には、組み込まれた参照における使用法は、この文書の使用法を補完するものとみなすべきである。相容れない矛盾については、この文書における使用法が制御する。
【0104】
この文書では、「ａ」又は「ａｎ」という用語は、特許文書で一般的であるように、「少なくとも１つ」又は「１つ以上」の他の例又は使用法とは関係なく、１つ又は１つ以上を含むように使用される。この文書では、「又は」という用語は、特に指定のない限り、「Ａ又はＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」、及び「Ａ及びＢ」を含むように、非排他的な「又は」を指すために使用される。添付の特許請求の範囲では、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「で（ｉｎ ｗｈｉｃｈ）」という用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」及び「そこで（ｗｈｅｒｅｉｎ））」というそれぞれの用語の平易な英語の同等語として使用される。また、以下の特許請求の範囲において、「含む」及び「備える」という用語は制限のないものであり、すなわち、請求項でそのような用語の後に列挙されたものに加えて、要素を含むシステム、装置、物品、又はプロセスは、依然としてその特許請求の範囲内にあると考えられる。更に、以下の特許請求の範囲において、「第１」、「第２」及び「第３」等は、単に符号として使用され、それらの対象に対する数値的要件を強いることを意図しない。本明細書に説明される方法の実施例は、少なくとも部分的に機械又はコンピュータ実装され得る。
【符号の説明】
【0105】
４０２ 論理回路
６０２ 制御回路
６０６ アナログデジタル変換器（ＡＤＣ）
６０８ 第２のＡＤＣ
７０２ 制御回路
１００６ ＡＤＣ
１２０２ 制御回路
１２１０ マルチプレクサ（ＭＵＸ）
１４０２ 制御回路
１５０２ 制御回路
１８０２ 制御回路
２５０２ 制御回路
２７００ 方法
２７１０ ブロック
２７２０ ブロック
２７３０ ブロック
２７４０ ブロック
２７５０ ブロック
２７７０ ブロック
２７８０ ブロック
２８００ 方法
２８３０ ブロック
２８４０ ブロック
２９００ 方法
２９０５ ブロック
２９１０ ブロック
２９１５ ブロック
２９２０ ブロック
６０２ 制御回路
６０６ アナログデジタル変換器（ＡＤＣ）
６０８ 第２のＡＤＣ
７０２ 制御回路
１００６ ＡＤＣ
１２０２ 制御回路
１２１０ マルチプレクサ（ＭＵＸ）
１４０２ 制御回路
１５０２ 制御回路
１８０２ 制御回路
２５０２ 制御回路
２７００ 方法
２７１０ ブロック
２７２０ ブロック
２７３０ ブロック
２７４０ ブロック
２７５０ ブロック
２７７０ ブロック
２７８０ ブロック
２８００ 方法
２８３０ ブロック
２８４０ ブロック
２９００ 方法
２９０５ ブロック
２９１０ ブロック
２９１５ ブロック
２９２０ ブロック
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27A】
【図27B】
【図28A】
【図28B】
【図29】
【外国語明細書】