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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024004510
(43)【公開日】2024-01-17
(54)【発明の名称】撮像装置及び電子機器
(51)【国際特許分類】
H04N 25/78 20230101AFI20240110BHJP
H04N 25/67 20230101ALI20240110BHJP
H04N 25/616 20230101ALI20240110BHJP
【ＦＩ】
H04N5/378
H04N5/365
H04N5/357 500
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2020199475
(22)【出願日】2020-12-01
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【氏名又は名称】山本 孝久
(74)【代理人】
【氏名又は名称】吉井 正明
(72)【発明者】
【氏名】朝倉 ルォンフォン
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CX06
5C024CX07
5C024CY27
5C024HX13
5C024HX50
(57)【要約】
【課題】サンプルホールド時のチャージインジェクションのバラツキを軽減する。
【解決手段】本開示の撮像装置は、画素アレイ部、及び、画素アレイ部の画素列に対応して設けられた複数のサンプルホールド回路を備える。サンプルホールド回路は、画素から出力されるリセット信号及びデータ信号を書き込む書き込み回路、書き込まれたリセット信号を保持する第１の容量素子、書き込まれたデータ信号を保持する第２の容量素子、並びに、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路を備える。書き込み回路は、入力端子と第１／第２の容量素子との間に接続された第１／第２の充電トランジスタ、リセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、サンプリングトランジスタと第１／第２の容量素子との間に接続された第１／第２の書込トランジスタを有する。
【選択図】 図８
【解決手段】本開示の撮像装置は、画素アレイ部、及び、画素アレイ部の画素列に対応して設けられた複数のサンプルホールド回路を備える。サンプルホールド回路は、画素から出力されるリセット信号及びデータ信号を書き込む書き込み回路、書き込まれたリセット信号を保持する第１の容量素子、書き込まれたデータ信号を保持する第２の容量素子、並びに、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路を備える。書き込み回路は、入力端子と第１／第２の容量素子との間に接続された第１／第２の充電トランジスタ、リセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、サンプリングトランジスタと第１／第２の容量素子との間に接続された第１／第２の書込トランジスタを有する。
【選択図】 図８
【特許請求の範囲】
【請求項1】
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する、
撮像装置。
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する、
撮像装置。
【請求項2】
第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、
しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える、
請求項１に記載の撮像装置。
しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える、
請求項１に記載の撮像装置。
【請求項3】
サンプリングトランジスタ及び第１の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第１の書込トランジスタを介して第１の容量素子にホールドし、
サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする、
請求項２に記載の撮像装置。
サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする、
請求項２に記載の撮像装置。
【請求項4】
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
撮像装置。
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
撮像装置。
【請求項5】
第１の出力回路及び第２の出力回路において、
書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、
しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする、
請求項４に記載の撮像装置。
書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、
しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする、
請求項４に記載の撮像装置。
【請求項6】
第１の出力回路及び第２の出力回路において、
出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする、
請求項５に記載の撮像装置。
出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする、
請求項５に記載の撮像装置。
【請求項7】
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有し、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
撮像装置。
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有し、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
撮像装置。
【請求項8】
第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、
しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える、
請求項７に記載の撮像装置。
しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える、
請求項７に記載の撮像装置。
【請求項9】
サンプリングトランジスタ及び第１の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第１の書込トランジスタを介して第１の容量素子にホールドし、
サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする、
請求項８に記載の撮像装置。
サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする、
請求項８に記載の撮像装置。
【請求項10】
第１の出力回路及び第２の出力回路において、
書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、
しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする、
請求項７に記載の撮像装置。
書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、
しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする、
請求項７に記載の撮像装置。
【請求項11】
第１の出力回路及び第２の出力回路において、
出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする、
請求項１０に記載の撮像装置。
出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする、
請求項１０に記載の撮像装置。
【請求項12】
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する、
撮像装置を備える電子機器。
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する、
撮像装置を備える電子機器。
【請求項13】
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
請求項１２に記載の電子機器。
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
請求項１２に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置及び電子機器に関する。
【背景技術】
【0002】
撮像装置には、画素から読み出されるアナログの画素信号をデジタル化するアナログ－デジタル変換部が搭載されている。撮像装置に搭載されるアナログ－デジタル変換部は、画素列に対応して配置された複数のアナログ－デジタル変換器から成る、所謂、列並列型のアナログ－デジタル変換部である。
【0003】
アナログ－デジタル変換処理に当たって、画素からの信号読み出し動作とアナログ－デジタル変換動作とをパイプライン処理（パイプライン化）することにより、アナログ－デジタル変換処理を含めた実質的な画素信号の読み出し動作を高速化できるため、フレームレートの向上を図ることができる。信号読み出し動作とアナログ－デジタル変換動作とのパイプライン処理を実現するためには、アナログ－デジタル変換器の前にサンプルホールド回路を搭載する必要がある。
【0004】
ところで、画素から出力される信号は、リセット時に画素から出力されるリセットレベルであるリセット信号（所謂、Ｐ相信号）、及び、光電変換時に画素から出力される信号レベルであるデータ信号（所謂、Ｄ相信号）を含んでいる。リセット信号及びデータ信号を含む画素信号をサンプルホールドするサンプルホールド回路として、リセット信号をサンプルホールドする経路と、データ信号をサンプルホールドする経路とを別々に備えるサンプルホールド回路がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００９－２５３９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述したように、特許文献１に記載のサンプルホールド回路は、リセット信号をサンプルホールドする経路と、データ信号をサンプルホールドする経路とが別々に設けられている。そのため、各経路のスイッチング動作に伴うチャージインジェクションのバラツキがサンプリング誤差のバラツキの原因となり、撮像画像上に縦筋として現れ、画質低下の一因となる。
【0007】
本開示は、サンプルホールド回路のサンプルホールド時のスイッチング動作に伴うチャージインジェクションのバラツキを軽減できるサンプルホールド回路を備える撮像装置、及び、当該撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記の目的を達成するための本開示の第１の態様に係る撮像装置は、
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する。
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する。
【0009】
上記の目的を達成するための本開示の第２の態様に係る撮像装置は、
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する。
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する。
【0010】
上記の目的を達成するための本開示の第３の態様に係る撮像装置は、
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有し、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する。
光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有し、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する。
【0011】
上記の目的を達成するための本開示の電子機器は、上記の第１の態様に係る撮像装置、第２の態様に係る撮像装置、あるいは、第３の態様に係る撮像装置を有する。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示に係る技術が適用される撮像装置
２－１．ＣＭＯＳイメージセンサの構成例
２－２．画素の回路構成例
２－３．半導体チップ構造
２－３－１．平置型の半導体チップ構造
２－３－２．積層型の半導体チップ構造
２－４．アナログ－デジタル変換部の構成例
２－５．パイプライン処理について
２－６．サンプルホールド回路の従来技術について
３．本開示の実施形態
３－１．実施例１（書き込み回路の作用により、固定パターンノイズを抑制する例）
３－１－１．回路構成例
３－１－２．回路動作例
３－１－３．書き込み時のサンプリング誤差について
３－２．実施例２（読み出し回路の作用により、固定パターンノイズを抑制する例）
３－２－１．回路構成例
３－２－２．回路動作例
３－２－３．Ｐ相読み出し時の出力電圧の誤差について
３－３．実施例３（書き込み回路及び読み出し回路により、固定パターンノイズを抑制する例）
３－３－１．回路構成例
３－３－２．回路動作例
３－３－３．Ｐ相のサンプル／ホールド動作の様子
４．変形例
５．応用例
６．本開示に係る技術の適用例
６－１．本開示の電子機器（撮像装置の例）
６－２．移動体への応用例
７．本開示がとることができる構成
１．本開示の撮像装置及び電子機器、全般に関する説明
２．本開示に係る技術が適用される撮像装置
２－１．ＣＭＯＳイメージセンサの構成例
２－２．画素の回路構成例
２－３．半導体チップ構造
２－３－１．平置型の半導体チップ構造
２－３－２．積層型の半導体チップ構造
２－４．アナログ－デジタル変換部の構成例
２－５．パイプライン処理について
２－６．サンプルホールド回路の従来技術について
３．本開示の実施形態
３－１．実施例１（書き込み回路の作用により、固定パターンノイズを抑制する例）
３－１－１．回路構成例
３－１－２．回路動作例
３－１－３．書き込み時のサンプリング誤差について
３－２．実施例２（読み出し回路の作用により、固定パターンノイズを抑制する例）
３－２－１．回路構成例
３－２－２．回路動作例
３－２－３．Ｐ相読み出し時の出力電圧の誤差について
３－３．実施例３（書き込み回路及び読み出し回路により、固定パターンノイズを抑制する例）
３－３－１．回路構成例
３－３－２．回路動作例
３－３－３．Ｐ相のサンプル／ホールド動作の様子
４．変形例
５．応用例
６．本開示に係る技術の適用例
６－１．本開示の電子機器（撮像装置の例）
６－２．移動体への応用例
７．本開示がとることができる構成
【0014】
＜本開示の撮像装置及び電子機器、全般に関する説明＞
本開示の第１の態様に係る撮像装置及び電子機器にあっては、第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える構成とすることができる。
本開示の第１の態様に係る撮像装置及び電子機器にあっては、第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える構成とすることができる。
【0015】
上述した好ましい構成を含む本開示の第１の態様に係る撮像装置及び電子機器にあっては、サンプリングトランジスタ及び第１の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第１の書込トランジスタを介して第１の容量素子にホールドし、サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする構成とすることができる。
【0016】
本開示の第２の態様に係る撮像装置及び電子機器にあっては、第１の出力回路及び第２の出力回路において、書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする構成とすることができる。
【0017】
上述した好ましい構成を含む本開示の第２の態様に係る撮像装置及び電子機器にあっては、第１の出力回路及び第２の出力回路において、出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする構成とすることができる。
【0018】
本開示の第３の態様に係る撮像装置及び電子機器にあっては、第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える構成とすることができる。
【0019】
上述した好ましい構成を含む本開示の第３の態様に係る撮像装置及び電子機器にあっては、サンプリングトランジスタ及び第１の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第１の書込トランジスタを介して第１の容量素子にホールドし、サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする構成とすることができる。
【0020】
また、上述した好ましい構成を含む本開示の第３の態様に係る撮像装置及び電子機器にあっては、第１の出力回路及び第２の出力回路において、書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする構成とすることができる。
【0021】
また、上述した好ましい構成を含む本開示の第３の態様に係る撮像装置及び電子機器にあっては、第１の出力回路及び第２の出力回路において、出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする構成とすることができる。
【0022】
＜本開示に係る技術が適用される撮像装置＞
本開示に係る技術が適用される撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
本開示に係る技術が適用される撮像装置として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
【0023】
［ＣＭＯＳイメージセンサの構成例］
図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
図１は、本開示に係る技術が適用される撮像装置の一例であるＣＭＯＳイメージセンサのシステム構成の概略を模式的に示すブロック図である。
【0024】
本適用例に係るＣＭＯＳイメージセンサ１は、画素アレイ部１１及び当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１は、光電変換部（光電変換素子／受光素子）を含む画素（画素回路）２０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは、画素行の画素２０の配列方向を言い、列方向とは、画素列の画素２０の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
【0025】
画素アレイ部１１の周辺回路部は、例えば、行選択部１２、負荷ＭＯＳ部１３、サンプルホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、出力部１８、及び、タイミング制御部１９等によって構成されている。
【0026】
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素駆動線３１（３１1～３１m）が行方向に沿って配線され、画素列毎に垂直信号線３２（３２1～３２n）が列方向に沿って配線されている。画素駆動線３１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。画素駆動線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
【0027】
以下に、画素アレイ部１１の周辺回路部の各回路部、即ち、行選択部１２、負荷ＭＯＳ部１３、サンプルホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、出力部１８、及び、タイミング制御部１９について説明する。
【0028】
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読み出し走査系と掃き出し走査系の２つの走査系を有する構成となっている。
【0029】
読み出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃き出し走査系は、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査を行う。
【0030】
この掃き出し走査系による掃き出し走査により、読み出し行の画素２０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃き出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【0031】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作又は電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミング又は電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、画素２０における光電荷の露光期間となる。
【0032】
負荷ＭＯＳ部１３は、画素列毎に垂直信号線３２（３２1～３２n）の各々に接続されたＭＯＳトランジスタから成る電流源Ｉの集合から成り（図２参照）、行選択部１２によって選択走査された画素行の各画素２０に対し、垂直信号線３２の各々を通してバイアス電流を供給する。
【0033】
サンプルホールド部１４は、垂直信号線３２（３２1～３２n）を通して供給される画素信号をサンプリングし、保持（サンプルホールド）する。このサンプルホールド部１４に対して本開示に係る技術が適用される。本開示に係る技術が適用されるサンプルホールド部１４の詳細については後述する。
【0034】
アナログ－デジタル（Ａ／Ｄ）変換部１５は、垂直信号線３２（３２1～３２n）に対応して設けられた複数のアナログ－デジタル変換器の集合から成り、サンプルホールド部１４から画素列毎に出力されるアナログの画素信号をデジタル信号に変換する。アナログ－デジタル変換器は、周知のアナログ－デジタル変換器とすることができる。具体的には、アナログ－デジタル変換器として、シングルスロープ型アナログ－デジタル変換器、逐次比較型アナログ－デジタル変換器、又は、デルタ－シグマ型（ΔΣ型）アナログ－デジタル変換器を例示することができる。但し、アナログ－デジタル変換器は、これらに限定されるものではない。
【0035】
メモリ部１６は、データ処理部１７による処理の下に、アナログ－デジタル変換部１５でのアナログ－デジタル変換結果を記憶する。
【0036】
データ処理部１７は、アナログ－デジタル変換部１５から出力されるデジタル信号を処理するデジタル信号処理部であり、アナログ－デジタル変換結果をメモリ部１６に対する書き込み／読み出しの処理を行ったり、当該アナログ－デジタル変換結果に対して種々の処理を行ったりする。
【0037】
出力部１８は、データ処理部１７での処理後の信号を出力する。タイミング制御部１９は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、サンプルホールド部１４、アナログ－デジタル変換部１５、及び、データ処理部１７等の駆動制御を行う。
【0038】
［画素の回路構成例］
図２は、画素２０の回路構成の一例を示す回路図である。画素２０は、光電変換部（光電変換素子）として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
図２は、画素２０の回路構成の一例を示す回路図である。画素２０は、光電変換部（光電変換素子）として、例えば、フォトダイオード２１を有している。画素２０は、フォトダイオード２１の他に、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
【0039】
尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【0040】
この画素２０に対して、先述した画素駆動線３１（３１1～３１m）として、複数の画素駆動線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素駆動線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素駆動線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【0041】
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
【0042】
転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
【0043】
リセットトランジスタ２３は、高電位側電源ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
【0044】
増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
【0045】
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線３２にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
【0046】
尚、上記の回路例では、画素２０として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
【0047】
上記の回路構成例の画素２０からは、リセットトランジスタ２３によるフローティングディフュージョンＦＤのリセット時のリセットレベルであるリセット信号（所謂、Ｐ相信号）と、フォトダイオード２１での光電変換に基づく信号レベルであるデータ信号（所謂、Ｄ相信号）とが順に出力される。すなわち、画素２０から出力される画素信号は、リセット時のリセット信号、及び、フォトダイオード２１での光電変換時のデータ信号を含んでいる。
【0048】
［半導体チップ構造］
上記の構成のＣＭＯＳイメージセンサ１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
上記の構成のＣＭＯＳイメージセンサ１の半導体チップ構造としては、平置型の半導体チップ構造及び積層型の半導体チップ構造を例示することができる。また、画素構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることもできるし、表面側から照射される光を取り込む表面照射型の画素構造とすることもできる。
【0049】
以下に、平置型の半導体チップ構造及び積層型の半導体チップ構造の概略について説明する。
【0050】
（平置型の半導体チップ構造）
図３Ａは、ＣＭＯＳイメージセンサ１の平置型のチップ構造を模式的に示す斜視図である。図３Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、負荷ＭＯＳ部１３、サンプルホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、及び、タイミング制御部１９等が形成されている。１層目の半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
図３Ａは、ＣＭＯＳイメージセンサ１の平置型のチップ構造を模式的に示す斜視図である。図３Ａに示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺回路部の各構成要素を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、負荷ＭＯＳ部１３、サンプルホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、及び、タイミング制御部１９等が形成されている。１層目の半導体チップ４１の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
【0051】
（積層型の半導体チップ構造）
図３Ｂは、ＣＭＯＳイメージセンサ１の積層型の半導体チップ構造を模式的に示す分解斜視図である。図３Ｂに示すように、積層型の半導体チップ構造は、１層目の半導体チップ４３及び２層目の半導体チップ４４の少なくとも２つの半導体チップが積層された構造となっている。
図３Ｂは、ＣＭＯＳイメージセンサ１の積層型の半導体チップ構造を模式的に示す分解斜視図である。図３Ｂに示すように、積層型の半導体チップ構造は、１層目の半導体チップ４３及び２層目の半導体チップ４４の少なくとも２つの半導体チップが積層された構造となっている。
【0052】
この積層型の半導体チップ構造において、１層目の半導体チップ４３は、光電変換素子（例えば、フォトダイオード２１）を含む画素２０が行列状に２次元配置されて成る画素アレイ部１１が形成された画素チップである。１層目の半導体チップ４３の例えば左右両端部には、外部接続用や電源用のパッド４２が設けられている。
【0053】
２層目の半導体チップ４４は、画素アレイ部１１の周辺回路部、即ち、行選択部１２、負荷ＭＯＳ部１３、サンプルホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、及び、タイミング制御部１９等が形成された回路チップである。尚、行選択部１２、負荷ＭＯＳ部１３、サンプルホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、及び、タイミング制御部１９等の配置については、一例であって、この配置例に限られるものではない。
【0054】
１層目の半導体チップ４３上の画素アレイ部１１と、２層目の半導体チップ４４上の周辺回路部とは、Ｃｕ－Ｃｕ接合を含む金属－金属接合、シリコン貫通電極（Through Silicon Via：ＴＳＶ）、マイクロバンプ等から成る接合部（図示を省略）を介して電気的に接続される。
【0055】
上述した積層型の半導体チップ構造によれば、１層目の半導体チップ４３には画素アレイ部１１の作製に適したプロセスを適用でき、２層目の半導体チップ４４には回路部分の作製に適したプロセスを適用できる。これにより、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができる。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
【0056】
［アナログ－デジタル変換部の構成例］
続いて、アナログ－デジタル変換部１５の構成の一例について説明する。アナログ－デジタル変換部１５の構成の一例を図４に示す。
続いて、アナログ－デジタル変換部１５の構成の一例について説明する。アナログ－デジタル変換部１５の構成の一例を図４に示す。
【0057】
ＣＭＯＳイメージセンサ１において、アナログ－デジタル変換部１５は、画素アレイ部１１の各画素列に対応して設けられた複数のアナログ－デジタル変換器の集合から成る。ここでは、アナログ－デジタル変換器として、シングルスロープ型のアナログ－デジタル変換器を例示する。但し、アナログ－デジタル変換器としては、シングルスロープ型のアナログ－デジタル変換器に限られるものではない。
【0058】
ｎ列目のシングルスロープ型のアナログ－デジタル変換器１５０を例に挙げて説明するに、アナログ－デジタル変換器１５０は、比較器１５１及びカウンタ１５２を有する回路構成となっている。シングルスロープ型のアナログ－デジタル変換器１５０では、参照信号生成部１６０で生成される参照信号ＶRAMPが用いられる。参照信号生成部１６０は、例えば、デジタル－アナログ変換器（ＤＡＣ）によって構成され、時間の経過に応じてレベル（電圧）が単調減少する傾斜状波形（所謂、ランプ波）の参照信号ＶRAMPを生成し、画素列毎に設けられた比較器１５１に基準信号として与える。
【0059】
比較器１５１は、画素２０から読み出されるアナログの画素信号ＶVSLを比較入力とし、参照信号生成部１６０で生成されるランプ波の参照信号ＶRAMPを基準入力とし、両信号を比較する。そして、比較器１５１は、例えば、参照信号ＶRAMPが画素信号ＶVSLよりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号ＶRAMPが画素信号ＶVSL以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１５１は、画素信号ＶVSLの信号レベルに応じたパルス幅、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
【0060】
カウンタ１５２には、比較器１５１に対する参照信号ＶRAMPの供給開始タイミングと同じタイミングで、タイミング制御部１９からクロック信号ＣＬＫが与えられる。そして、カウンタ１５２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１５１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。カウンタ１５２のカウント結果（カウント値）は、アナログの画素信号ＶVSLをデジタル化したデジタル値として、ロジック回路部１４へ供給される。
【0061】
カウンタ１５２としては、例えば、アップ／ダウンカウンタを用いることができる。アップ／ダウンカウンタから成るカウンタ１５２では、クロック信号ＣＬＫに同期してダウン（ＤＯＷＮ）カウント、又は、アップ（ＵＰ）カウントが行われる。具体的には、画素２０から出力される、フローティングディフュージョンＦＤのリセット時のリセットレベルであるリセット信号（Ｐ相信号）、及び、光電変換に基づく信号レベルであるデータ信号（Ｄ相信号）について、例えば、リセット信号に対してはダウンカウントを行い、データ信号に対してはアップカウントを行う。
【0062】
このダウンカウント／アップカウントの動作により、データ信号とリセット信号との差分をとることができる。その結果、アナログ－デジタル変換部１５では、アナログ－デジタル変換処理に加えてＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理が行われる。ここで、「ＣＤＳ処理」とは、光電変換に基づく信号レベルであるデータ信号（Ｄ相信号）と、フローティングディフュージョンＦＤのリセット時のリセットレベルであるリセット信号（Ｐ相信号）との差分をとることにより、画素２０のリセットノイズや増幅トランジスタ２４の閾値ばらつき等の画素固有の固定パターンノイズを除去する処理である。
【0063】
上述したシングルスロープ型のアナログ－デジタル変換器１５０の集合から成るアナログ－デジタル変換部１５によれば、参照信号生成部１６０で生成されるランプ波の参照信号ＶRAMPと、画素２０から垂直信号線３２を通して読み出されるアナログの画素信号ＶVSLとの大小関係が変化するまでの時間情報からデジタル値を得ることができる。
【0064】
尚、上記の例では、アナログ－デジタル変換部１５として、画素アレイ部１１の画素列に対して１対１の対応関係でアナログ－デジタル変換器１５０が配置されて成る構成を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１５０が配置されて成る構成とすることも可能である。
【0065】
［パイプライン処理について］
以上説明した本開示に係る技術が適用されるＣＭＯＳイメージセンサ１、即ち、列並列型のアナログ－デジタル変換部１５を搭載したＣＭＯＳイメージセンサ１では、アナログ－デジタル変換部１５の前段にサンプルホールド部１４を備えることで、画素２０からの信号読み出し動作とアナログ－デジタル変換動作とのパイプライン処理を実現できる。サンプルホールド部１４は、画素アレイ部１１の各画素列に対応して設けられた複数のサンプルホールド回路の集合から成る。
以上説明した本開示に係る技術が適用されるＣＭＯＳイメージセンサ１、即ち、列並列型のアナログ－デジタル変換部１５を搭載したＣＭＯＳイメージセンサ１では、アナログ－デジタル変換部１５の前段にサンプルホールド部１４を備えることで、画素２０からの信号読み出し動作とアナログ－デジタル変換動作とのパイプライン処理を実現できる。サンプルホールド部１４は、画素アレイ部１１の各画素列に対応して設けられた複数のサンプルホールド回路の集合から成る。
【0066】
信号読み出し動作とアナログ－デジタル変換動作とのパイプライン処理（パイプライン化）により、アナログ－デジタル変換処理を含めた実質的な画素信号の読み出し動作を高速化できるため、フレームレートの向上を図ることができる。逆に、フレームレートの向上を図らない場合（即ち、フレームレートを従来と同じとした場合）には、信号読み出し及びアナログ－デジタル変換を行わないブランキング期間を増やすことがてきるため、ＣＭＯＳイメージセンサ１の消費電力の低減を図ることができる。
【0067】
［サンプルホールド回路の従来技術について］
ここで、信号読み出し動作とアナログ－デジタル変換動作とのパイプライン処理を実現するために必要なサンプルホールド回路の従来技術について説明する。従来技術に係るサンプルホールド回路の構成例を図５Ａに示し、回路動作の説明に供するタイミングチャートを図５Ｂに示す。
ここで、信号読み出し動作とアナログ－デジタル変換動作とのパイプライン処理を実現するために必要なサンプルホールド回路の従来技術について説明する。従来技術に係るサンプルホールド回路の構成例を図５Ａに示し、回路動作の説明に供するタイミングチャートを図５Ｂに示す。
【0068】
図５Ａに示すように、従来技術に係るサンプルホールド回路は、フローティングディフュージョンＦＤをリセットしたときのリセットレベルであるリセット信号（Ｐ相信号）をサンプルホールドするＰ相の経路６０pと、光電変換に基づく信号レベルであるデータ信号（Ｄ相信号）をサンプルホールドするＤ相の経路６０dとを有する回路構成となっている。
【0069】
Ｐ相の経路６０pは、リセット信号をサンプリングするサンプリングトランジスタ６１p、サンプリングトランジスタ６１pによってサンプリングされたリセット信号をホールドする容量素子６２p、及び、出力トランジスタ６３pから構成されている。サンプリングトランジスタ６１pは、制御信号ｐ_ｓｐｌに基づいて、リセット信号をサンプリングし、容量素子６２pに保持させる。出力トランジスタ６３pは、容量素子６２pに保持されているリセット信号を、制御信号ｐ_ｏｕｔに応じて出力する。
【0070】
Ｄ相の経路６０dは、データ信号をサンプリングするサンプリングトランジスタ６１d、サンプリングトランジスタ６１dによってサンプリングされたデータ信号をホールドする容量素子６２d、及び、出力トランジスタ６３dから構成されている。サンプリングトランジスタ６１dは、制御信号ｄ_ｓｐｌに基づいて、データ信号をサンプリングし、容量素子６２dに保持させる。出力トランジスタ６３dは、容量素子６２dに保持されているデータ信号を、制御信号ｄ_ｏｕｔに応じて出力する。
【0071】
上述したように、従来技術に係るサンプルホールド回路は、リセット信号をサンプルホールドするＰ相の経路６０pと、データ信号をサンプルホールドするＤ相の経路６０dとが別々に設けられた構成となっている。そのため、各経路６０p，６０dにおけるトランジスタの閾値電圧Ｖthやゲート面積等の製造バラツキにより、サンプリングトランジスタ６１p及び出力トランジスタ６３pのチャネル電荷がばらつくことがある。このチャージインジェクションのバラツキがサンプリング誤差、即ち、画素列の固定パターンノイズとなり、撮像画像上に縦筋として現れることになる。
【0072】
上記のチャージインジェクションのバラツキがサンプリング誤差となるメカニズムについて、図６Ａ及び図６Ｂを用いて説明する。図６Ａには、説明の都合上、図５ＡにおけるＰ相の経路６０pを取り出して図示しているが、Ｄ相の経路６０dについても、Ｐ相の経路６０pと同様のことが起きる。
【0073】
Ｐ相の経路６０pにおいて、容量素子６２pの容量値をＣpとし、出力トランジスタ６３pの出力側につく寄生容量の容量値ｃxとするとき、一般的に、Ｃp≫ｃxである。従って、ノードＳのインピーダンス（∝１／Ｃp）がノードＯＵＴのインピーダンス（∝１／ｃx）よりも低い。
【0074】
図６Ｂに示すように、サンプリングトランジスタ６１pにおいて、制御信号ｐ_ｓｐｌが高レベル（Ｈｉ）から低レベル（Ｌｏ）に遷移するとき、チャネル電荷の大部分が低インピーダンスの入力ノードＩＮ側に吐き出される。このとき、一部のチャネル電荷が中インピーダンスのノードＳ側に入り、これがサンプリング誤差となる。また、出力トランジスタ６３pにおいて、制御信号ｐ_ｏｕｔが低レベルから高レベルに遷移するとき、チャネル電荷の大部分が中インピーダンスのノードＳから供給され、ノードＳに溜まっている電荷の一部が消費され、これもサンプリング誤差となる。
【0075】
＜本開示の実施形態＞
本開示の実施形態に係るサンプルホールド回路は、列並列型のアナログ－デジタル変換部１５を備えるＣＭＯＳイメージセンサ１において、サンプルホールド時のスイッチング動作に伴うチャージインジェクションのバラツキを軽減するためになされたものである。サンプルホールド時のスイッチング動作に伴うチャージインジェクションのバラツキを軽減することで、画素列の固定パターンノイズを抑制することができるため、画素列の固定パターンノイズに起因する縦筋が撮像画像上に現れることがなく、画質の向上を図ることができる。
本開示の実施形態に係るサンプルホールド回路は、列並列型のアナログ－デジタル変換部１５を備えるＣＭＯＳイメージセンサ１において、サンプルホールド時のスイッチング動作に伴うチャージインジェクションのバラツキを軽減するためになされたものである。サンプルホールド時のスイッチング動作に伴うチャージインジェクションのバラツキを軽減することで、画素列の固定パターンノイズを抑制することができるため、画素列の固定パターンノイズに起因する縦筋が撮像画像上に現れることがなく、画質の向上を図ることができる。
【0076】
本開示の実施形態（以下、「本実施形態」と略記する）に係るサンプルホールド回路の基本的な構成を図７に示す。本実施形態に係るサンプルホールド回路５０は、入力端子５１、書き込み回路５２、第１の容量素子５３p、第２の容量素子５３d、読み出し回路５４、及び、出力端子５５を備えている。
【0077】
入力端子５１は、画素アレイ部１１の各画素２０から出力されるリセット信号及びデータ信号を入力する。リセット信号は、フローティングディフュージョンＦＤをリセットしたときのリセットレベルであるＰ相信号である。データ信号は、フォトダイオード２１での光電変換に基づく信号レベルであるＤ相信号である。
【0078】
書き込み回路５２は、入力端子５１から入力されるリセット信号及びデータ信号をサンプリングし、書き込む。第１の容量素子５３pは、Ｐ相用の容量素子であり、書き込み回路５２によって書き込まれたリセット信号を保持する。第２の容量素子５３dは、Ｄ相用の容量素子であり、書き込み回路５２によって書き込まれたデータ信号を保持する。読み出し回路５４は、第１の容量素子５３pに保持されたリセット信号、及び、第２の容量素子５３dに保持されたデータ信号を読み出す。出力端子５５は、読み出し回路５４によって読み出されたリセット信号及びデータ信号を出力する。
【0079】
上記の基本的な構成を有する本実施形態に係るサンプルホールド回路５０において、書き込み回路５２の作用、読み出し回路５４の作用、あるいは、書き込み回路５２及び読み出し回路５４の組み合わせよる作用によって、サンプルホールド時のスイッチング動作に伴うチャージインジェクションに起因する画素列の固定パターンノイズを抑制する効果を得ることができる。以下に、具体的な実施例について説明する。
【0080】
［実施例１］
実施例１は、書き込み回路５２の作用により、サンプルホールド時のスイッチング動作に伴うチャージインジェクションに起因する固定パターンノイズを抑制する例である。実施例１に係る書き込み回路５２の回路構成例を図８に示す。
実施例１は、書き込み回路５２の作用により、サンプルホールド時のスイッチング動作に伴うチャージインジェクションに起因する固定パターンノイズを抑制する例である。実施例１に係る書き込み回路５２の回路構成例を図８に示す。
【0081】
（回路構成例）
実施例１に係る書き込み回路５２は、入力端子５１と第１の容量素子５３pとの間に接続された第１の充電トランジスタ５２１p、及び、入力端子５１と第２の容量素子５３dとの間に接続された第２の充電トランジスタ５２１dを有している。書き込み回路５２は更に、入力端子５１から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ５２２、サンプリングトランジスタ５２２と第１の容量素子５３pとの間に接続された第１の書込トランジスタ５２３p、及び、サンプリングトランジスタ５２２と第２の容量素子５３dとの間に接続された第２の書込トランジスタ５２３dを有している。
実施例１に係る書き込み回路５２は、入力端子５１と第１の容量素子５３pとの間に接続された第１の充電トランジスタ５２１p、及び、入力端子５１と第２の容量素子５３dとの間に接続された第２の充電トランジスタ５２１dを有している。書き込み回路５２は更に、入力端子５１から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ５２２、サンプリングトランジスタ５２２と第１の容量素子５３pとの間に接続された第１の書込トランジスタ５２３p、及び、サンプリングトランジスタ５２２と第２の容量素子５３dとの間に接続された第２の書込トランジスタ５２３dを有している。
【0082】
上記の回路構成の書き込み回路５２において、第１の充電トランジスタ５２１p、サンプリングトランジスタ５２２、第１の書込トランジスタ５２３p、及び、第１の容量素子５３pによって、リセット信号をサンプルホールドするＰ相の経路が構成されている。また、第２の充電トランジスタ５２１d、サンプリングトランジスタ５２２、第２の書込トランジスタ５２３d、及び、第２の容量素子５３dによって、データ信号をサンプルホールドするＤ相の経路が構成されている。すなわち、実施例１に係る書き込み回路５２では、サンプリングトランジスタ５２２が、Ｐ相の経路とＤ相の経路とで共通化された構成となっている。
【0083】
第１の充電トランジスタ５２１pは、制御信号ｐ_ｃｈａｒｇｅに応答してオン状態になることで、入力端子５１から入力されるリセット信号に基づいて第１の容量素子５３pを充電する。第２の充電トランジスタ５２１dは、制御信号ｄ_ｃｈａｒｇｅに応答してオン状態になることで、入力端子５１から入力されるデータ信号に基づいて第２の容量素子５３dを充電する。サンプリングトランジスタ５２２は、制御信号ｓｐｌに基づいて、リセット信号及びデータ信号をサンプリングする。第１の書込トランジスタ５２３pは、制御信号ｐ_ｓｐｌｅｎに応答してオン状態になることで、サンプリングトランジスタ５２２によってサンプリングされたリセット信号を第１の容量素子５３pに書き込み、保持させる。第２の書込トランジスタ５２３dは、制御信号ｄ_ｓｐｌｅｎに応答してオン状態になることで、サンプリングトランジスタ５２２によってサンプリングされたデータ信号を第２の容量素子５３dに書き込み、保持させる。
【0084】
（回路動作例）
続いて、実施例１に係る書き込み回路５２の回路動作について、図９のタイミングチャートを用いて説明する。
続いて、実施例１に係る書き込み回路５２の回路動作について、図９のタイミングチャートを用いて説明する。
【0085】
入力端子５１からリセット信号が入力される時刻ｔ11で、制御信号ｐ_ｃｈａｒｇｅが低レベルから高レベルに遷移することで、第１の充電トランジスタ５２１pがオン状態となり、入力端子５１から入力されるリセット信号に基づいて第１の容量素子５３pを充電させる。
【0086】
次に、時刻ｔ12で、制御信号ｐ_ｃｈａｒｇｅが高レベルから低レベルに遷移することで、第１の充電トランジスタ５２１pがオフ状態となる。同時に、制御信号ｓｐｌ及び制御信号ｐ_ｓｐｌｅｎが低レベルから高レベルに遷移することで、サンプリングトランジスタ５２２及び第１の書込トランジスタ５２３pがオン状態となる。これにより、サンプリングトランジスタ５２２によってサンプリングされたリセット信号が、第１の書込トランジスタ５２３pを通して第１の容量素子５３pにホールドされる。
【0087】
次に、時刻ｔ13で、制御信号ｓｐｌが高レベルから低レベルに遷移し、サンプリングトランジスタ５２２がオフ状態となることで、第１の容量素子５３pにホールドされる電荷量が確定される。時刻ｔ13から時刻ｔ15までは、第１の容量素子５３pは、ホールド状態にある。この時刻ｔ13～時刻ｔ15の期間に、第１の容量素子５３pにホールドされた電荷量に応じた電位レベルを、後段の読み出し回路５４によって読み出すことができる。
【0088】
Ｄ相の経路についても、Ｐ相の経路と同様の動作が行われる。すなわち、入力端子５１からデータ信号が入力される時刻ｔ14で制御信号ｄ_ｃｈａｒｇｅが低レベルから高レベルに遷移することで、第２の充電トランジスタ５２１dがオン状態となり、入力端子５１から入力されるデータ信号に基づいて第２の容量素子５３dを充電させる。
【0089】
次に、時刻ｔ16で、制御信号ｄ_ｃｈａｒｇｅが高レベルから低レベルに遷移することで、第２の充電トランジスタ５２１dがオフ状態となる。同時に、制御信号ｓｐｌ及び制御信号ｄ_ｓｐｌｅｎが低レベルから高レベルに遷移することで、サンプリングトランジスタ５２２及び第２の書込トランジスタ５２３dがオン状態となる。これにより、サンプリングトランジスタ５２２によってサンプリングされたデータ信号が、第２の書込トランジスタ５２３dを通して第２の容量素子５３dにホールドされる。
【0090】
次に、時刻ｔ17で、制御信号ｓｐｌが高レベルから低レベルに遷移し、サンプリングトランジスタ５２２がオフ状態となることで、第２の容量素子５３dにホールドされる電荷量が確定される。時刻ｔ17から時刻ｔ18までは、第２の容量素子５３dは、ホールド状態にある。この時刻ｔ17～時刻ｔ18の期間に、第２の容量素子５３dにホールドされた電荷量に応じた電位レベルを、後段の読み出し回路５４によって読み出すことができる。
【0091】
上述したように、実施例１に係る書き込み回路５２では、時刻ｔ11～時刻ｔ12の期間において、制御信号ｐ_ｃｈａｒｇｅによる制御の下に、第１の充電トランジスタ５２１pを介して、第１の容量素子５３pを入力端子５１から入力される信号レベルに充電させておく。これにより、時刻ｔ12～時刻ｔ13の短い期間で、サンプリングトランジスタ５２２及び第１の書込トランジスタ５２３pによる経路に高速に切り替えて、第１の容量素子５３pのサンプルホールド電圧を確定することができる（Ｄ相の経路についても、Ｐ相の経路と同じである）。その結果、Ｄ相の経路／Ｐ相の経路が共通に使うサンプリングトランジスタ５２２によるサンプリング期間の占有する時間が短いため、時間のオーバーヘッドが少なくて済むことになる。
【0092】
（信号書き込み時のサンプリング誤差について）
こごて、実施例１に係る書き込み回路５２における信号書き込み時のサンプリング誤差について、図１０を用いて説明する。図１０には、サンプリングトランジスタ５２２の制御信号ｓｐｌが高レベルから低レベルに遷移するタイミング（時刻ｔ13）の直前及び直後のサンプリングトランジスタ５２２のチャネル電荷について模式的に示している。ここでは、Ｐ相の経路について図示しているが、Ｄ相の経路についても、Ｐ相の経路の場合と同じである。
こごて、実施例１に係る書き込み回路５２における信号書き込み時のサンプリング誤差について、図１０を用いて説明する。図１０には、サンプリングトランジスタ５２２の制御信号ｓｐｌが高レベルから低レベルに遷移するタイミング（時刻ｔ13）の直前及び直後のサンプリングトランジスタ５２２のチャネル電荷について模式的に示している。ここでは、Ｐ相の経路について図示しているが、Ｄ相の経路についても、Ｐ相の経路の場合と同じである。
【0093】
サンプリングトランジスタ５２２がオン状態からオフ状態に切り替わる際に、サンプリングトランジスタ５２２のチャネル電荷の一部ｑ1が、サンプリングトランジスタ５２２と第１の書込トランジスタ５２３pとの接続ノードａ（図８参照）に流れる。ここで、第１の容量素子５３pの容量値をＣpとすると、第１の容量素子５３pへの書き込みの際のサンプリング誤差は、ｑ1／Ｃpとなる。また、第２の容量素子５３dの容量値をＣdとすると、第２の容量素子５３dへの書き込みの際のサンプリング誤差は、ｑ1／Ｃdとなる。そして、Ｃp＝Ｃdと仮定すると、相関二重サンプリング（ＣＤＳ）処理後の書き込み誤差はほぼ０となる。
【0094】
このように、第１の容量素子５３p／第２の容量素子５３dのサンプリング確定動作後は、いずれもサンプリングトランジスタ５２２のオン⇒オフ状態で決まる。そして、サンプリングトランジスタ５２２のフィードスルー／チャージインジェクションによるサンプリング誤差は、第１の容量素子５３p／第２の容量素子５３dに共通に発生する。従って、第１の容量素子５３p／第２の容量素子５３dに共通に発生するサンプリング誤差を、例えば、列並列型のアナログ－デジタル変換部１５において実行されるＣＤＳ処理で除去することができる。
【0095】
［実施例２］
実施例２は、読み出し回路５４の作用により、サンプルホールド時のスイッチング動作に伴うチャージインジェクションに起因する固定パターンノイズを抑制する例である。実施例２に係る読み出し回路５４の回路構成例を図１１に示す。
実施例２は、読み出し回路５４の作用により、サンプルホールド時のスイッチング動作に伴うチャージインジェクションに起因する固定パターンノイズを抑制する例である。実施例２に係る読み出し回路５４の回路構成例を図１１に示す。
【0096】
（回路構成例）
実施例２に係る読み出し回路５４は、第１の容量素子５３pと出力端子５５との間に接続された第１の出力回路５４０p、第２の容量素子５３dと出力端子５５との間に接続された第２の出力回路５４０d、及び、第１，第２の出力回路５４０p，５４０dの各出力ノードＮoutの電位をリセットするリセットトランジスタ５４３を有している。第１，第２の出力回路５４０p，５４０dの各出力ノードＮoutは、出力端子５５に電気的に接続されている。
実施例２に係る読み出し回路５４は、第１の容量素子５３pと出力端子５５との間に接続された第１の出力回路５４０p、第２の容量素子５３dと出力端子５５との間に接続された第２の出力回路５４０d、及び、第１，第２の出力回路５４０p，５４０dの各出力ノードＮoutの電位をリセットするリセットトランジスタ５４３を有している。第１，第２の出力回路５４０p，５４０dの各出力ノードＮoutは、出力端子５５に電気的に接続されている。
【0097】
第１の出力回路５４０pは、Ｐ相の出力経路であり、第１の容量素子５３pと出力ノードＮoutとの間に直列に接続された前段出力トランジスタ５４１p及び後段出力トランジスタ５４２pを有している。第２の出力回路５４０dは、Ｄ相の出力経路であり、第２の容量素子５３dと出力ノードＮoutとの間に直列に接続された前段出力トランジスタ５４１d及び後段出力トランジスタ５４２dを有している。リセットトランジスタ５４３は、所定の基準電位Ｖrefのノードと、出力端子５５に繋がる出力ノードＮoutとの間に接続されている。
【0098】
第１の出力回路５４０pにおいて、前段出力トランジスタ５４１pは、制御信号ｐ＿ｏｕｔ１に応じてオン／オフ動作を行い、後段出力トランジスタ５４２pは、制御信号ｐ＿ｏｕｔ２に応じてオン／オフ動作を行う。第２の出力回路５４０dにおいて、前段出力トランジスタ５４１dは、制御信号ｄ＿ｏｕｔ１に応じてオン／オフ動作を行い、後段出力トランジスタ５４２dは、制御信号ｄ＿ｏｕｔ２に応じてオン／オフ動作を行う。リセットトランジスタ５４３は、ノードリセット信号ｒｓｔに応じてオン／オフ動作を行う。
【0099】
読み出し回路５４は、容量値Ｃpの第１の容量素子５３pや容量値Ｃdの第２の容量素子５３dにホールドされた電荷量に応じた電位レベルを、出力端子５５を通して後段の列並列型のアナログ－デジタル変換部１５に出力させる。出力端子５５に繋がる出力ノードＮoutには、寄生容量ｃxが存在する。この寄生容量ｃxに、以前の読み出しの電位履歴が残る状態で、第１の容量素子５３pや第２の容量素子５３dからの読み出しを行うと、その読み出す履歴に依存する読み出し誤差が発生してしまう、という不具合が生ずる。
【0100】
そこで、実施例２に係る読み出し回路５４では、出力ノードＮoutの電位をリセットするリセットトランジスタ５４３を設けて、第１の容量素子５３pや第２の容量素子５３dからの読み出しを行う直前に、出力ノードＮoutの電位を所定の基準電位Ｖrefにリセットさせる構成をとっている。この構成をとることにより、上記の不具合を未然に防止することができる。
【0101】
（回路動作例）
続いて、実施例２に係る読み出し回路５４の回路動作について、図１２のタイミングチャートを用いて説明する。
続いて、実施例２に係る読み出し回路５４の回路動作について、図１２のタイミングチャートを用いて説明する。
【0102】
時刻ｔ21～時刻ｔ22の期間において、容量値Ｃpの第１の容量素子５３pを含むＰ相の経路において、Ｐ相（リセット信号）のサンプリング（書き込み）が行われる。このサンプリング期間中に、第１の出力回路５４０pの前段出力トランジスタ５４１pの制御信号ｐ＿ｏｕｔ１が高レベルの状態にあり、前段出力トランジスタ５４１pはオン状態となる。
【0103】
次に、時刻ｔ22～時刻ｔ26の期間において、第１の容量素子５３pにホールドされた電荷量に応じた電位レベルの読み出しが行われる。具体的には、先ず、時刻ｔ22で制御信号ｐ＿ｏｕｔ１が高レベルから低レベルに遷移することで、前段出力トランジスタ５４１pはオフ状態となる。
【0104】
次に、時刻ｔ23で、制御信号ｐ＿ｏｕｔ２及びノードリセット信号ｒｓｔが低レベルから高レベルに遷移することで、後段出力トランジスタ５４２p及びリセットトランジスタ５４３が共にオン状態となる。これにより、読み出し回路５４の出力ノードＮoutの電位が所定の基準電位Ｖrefにリセットされる。そして、時刻ｔ24で、ノードリセット信号ｒｓｔが低レベルから高レベルに遷移し、リセットトランジスタ５４３がオフ状態となることで、出力ノードＮoutのリセット動作が完了する。
【0105】
次に、時刻ｔ25で、制御信号ｐ＿ｏｕｔ１が低レベルから高レベルに遷移し、前段出力トランジスタ５４１pが再びオン状態になることで、第１の容量素子５３pにホールドされた電荷量に応じた電位レベルが、前段出力トランジスタ５４１p及び後段出力トランジスタ５４２pを通して出力端子５５に読み出される。そして、制御信号ｐ＿ｏｕｔ２が高レベルから低レベルに遷移し、後段出力トランジスタ５４２pがオフ状態になることで、Ｐ相（リセット信号）の読み出し動作が完了する。
【0106】
Ｄ相の経路についても、Ｐ相の経路と同様の動作が行われる。すなわち、時刻ｔ22～時刻ｔ26の期間において、容量値Ｃdの第２の容量素子５３dを含むＤ相の経路において、Ｄ相（データ信号）のサンプリング（書き込み）が行われる。このサンプリング期間中に、第２の出力回路５４０dの前段出力トランジスタ５４１dの制御信号ｄ＿ｏｕｔ１が高レベルの状態にあり、前段出力トランジスタ５４１dはオン状態となる。
【0107】
次に、時刻ｔ26～時刻ｔ30の期間において、第２の容量素子５３dにホールドされた電荷量に応じた電位レベルの読み出しが行われる。具体的には、先ず、時刻ｔ26で制御信号ｄ＿ｏｕｔ１が高レベルから低レベルに遷移することで、前段出力トランジスタ５４１dはオフ状態となる。
【0108】
次に、時刻ｔ27で、制御信号ｄ＿ｏｕｔ２及びノードリセット信号ｒｓｔが低レベルから高レベルに遷移することで、後段出力トランジスタ５４２d及びリセットトランジスタ５４３が共にオン状態となる。これにより、読み出し回路５４の出力ノードＮoutの電位が所定の基準電位Ｖrefにリセットされる。そして、時刻ｔ28で、ノードリセット信号ｒｓｔが低レベルから高レベルに遷移し、リセットトランジスタ５４３がオフ状態となることで、出力ノードＮoutのリセットが完了する。
【0109】
次に、時刻ｔ29で、制御信号ｄ＿ｏｕｔ１が低レベルから高レベルに遷移し、前段出力トランジスタ５４１dが再びオン状態になることで、第２の容量素子５３dにホールドされた電荷量に応じた電位レベルが、前段出力トランジスタ５４１d及び後段出力トランジスタ５４２dを通して出力端子５５に読み出される。そして、制御信号ｄ＿ｏｕｔ２が高レベルから低レベルに遷移し、後段出力トランジスタ５４２dがオフ状態になることで、Ｄ相（データ信号）の読み出し動作が完了する。
【0110】
（チャネル電荷読み出し時の出力電圧の誤差について）
こごて、実施例２に係る読み出し回路５４におけるチャネル読み出し時の出力電圧の誤差について、図１２のタイミングチャートに基づいて、図１３及び図１４の動作説明図を用いて説明する。
こごて、実施例２に係る読み出し回路５４におけるチャネル読み出し時の出力電圧の誤差について、図１２のタイミングチャートに基づいて、図１３及び図１４の動作説明図を用いて説明する。
【0111】
・図１３Ａは、時刻ｔ21～時刻ｔ22間のＰ相読み出し時の動作説明図である。図１３Ａにおいて、ｑsは、信号電荷であり、ｑcは、制御信号ｐ＿ｏｕｔ１が印加される前段出力トランジスタ５４１pのチャネル電荷である。この点については、後述する動作説明においても同様である。
【0112】
・図１３Ｂは、時刻ｔ22で、制御信号ｐ＿ｏｕｔ１に応じてＰ相の前段出力トランジスタ５４１pがオン状態からオフ状態に切り替わる際のチャネル電荷の移動についての動作説明図である。図１１において、ノードｂのインピーダンスがノードｃのインピーダンスよりも低いため、Ｐ相の前段出力トランジスタ５４１pのチャネル電荷ｑ2のほとんどがノードｂに流れ、その一部ｑ2’がノードｃに流れる（ｑ2≫ｑ2’）。
【0113】
・図１３Ｃは、時刻ｔ23～時刻ｔ24間の動作説明図である。
【0114】
・図１４Ａは、時刻ｔ24でノードリセット信号ｒｓｔに応じてリセットトランジスタ５４３がオン状態からオフ状態に切り替わる際のチャネル電荷の移動についての動作説明図である。リセットトランジスタ５４３がオフ状態に移行する際、そのチャネル電荷の一部ｑ3’が出力ノードＮoutに流れる。
【0115】
・図１４Ｂは、時刻ｔ25～時刻ｔ26間の動作説明図である。制御信号ｐ＿ｏｕｔ１に応じてＰ相の前段出力トランジスタ５４１pが再びオン状態になり、そのチャネル電荷ｑcがノードｂ／ノードｃ／出力ノードＮoutから供給される。
【0116】
上述したＰ相読み出し時の動作において、第１の容量素子５３pの容量値をＣpとするとき、Ｐ相読み出し時の出力電圧の誤差ΔＶpは、
ΔＶp＝（ｑ3’－ｑ2’）／Ｃp
となる。
ΔＶp＝（ｑ3’－ｑ2’）／Ｃp
となる。
【0117】
・図１４Ｃは、時刻ｔ26で、制御信号ｄ＿ｏｕｔ１に応じてＤ相の前段出力トランジスタ５４１dがオン状態からオフ状態に切り替わる際のチャネル電荷の移動についての動作説明図である。図１１において、ノードｄのインピーダンスがノードｅのインピーダンスよりも低いため、Ｄ相の前段出力トランジスタ５４１dのチャネル電荷ｑ4のほとんどがノードｄに流れ、その一部ｑ4’がノードｅに流れる（ｑ4≫ｑ4’）。
【0118】
以下、Ｐ相読み出し時と同様にして、Ｄ相の電荷の読み出し動作が行われる。第２の容量素子５３dの容量値をＣdとするとき、Ｄ相読み出し時の出力電圧の誤差ΔＶは、
ΔＶd＝（ｑ3’－ｑ4’）／Ｃd
となる。
ΔＶd＝（ｑ3’－ｑ4’）／Ｃd
となる。
【0119】
そして、Ｃp＝Ｃd＝Ｃと仮定すると、相関二重サンプリング（ＣＤＳ）処理後の出力電圧の誤差ΔＶは、
ΔＶ＝（ｑ2’－ｑ4’）／Ｃ
となる。すなわち、ＣＤＳ処理でｑ3’が除去される。ｑ2’，ｑ4’については、前段出力トランジスタ５４１p，５４１dのチャネル全電荷に対して小さい割合であるため、そのバラツキの絶対量は小さい。従って、ＣＤＳ処理後の出力電圧誤差のバラツキを抑制することができる。
ΔＶ＝（ｑ2’－ｑ4’）／Ｃ
となる。すなわち、ＣＤＳ処理でｑ3’が除去される。ｑ2’，ｑ4’については、前段出力トランジスタ５４１p，５４１dのチャネル全電荷に対して小さい割合であるため、そのバラツキの絶対量は小さい。従って、ＣＤＳ処理後の出力電圧誤差のバラツキを抑制することができる。
【0120】
［実施例３］
実施例３は、書き込み回路５２及び読み出し回路５４の作用により、サンプルホールド時のスイッチング動作に伴うチャージインジェクションに起因する固定パターンノイズを抑制する例である。実施例３に係るサンプルホールド回路５０の回路構成例を図１５に示す。
実施例３は、書き込み回路５２及び読み出し回路５４の作用により、サンプルホールド時のスイッチング動作に伴うチャージインジェクションに起因する固定パターンノイズを抑制する例である。実施例３に係るサンプルホールド回路５０の回路構成例を図１５に示す。
【0121】
（回路構成例）
実施例３に係るサンプルホールド回路５０は、図７に示すサンプルホールド回路５０の具体的な回路構成例、即ち、図８に示す書き込み回路５２の具体的な回路構成例と、図１１に示す読み出し回路５４の具体的な回路構成例の組み合わせから成る回路構成となっている。
実施例３に係るサンプルホールド回路５０は、図７に示すサンプルホールド回路５０の具体的な回路構成例、即ち、図８に示す書き込み回路５２の具体的な回路構成例と、図１１に示す読み出し回路５４の具体的な回路構成例の組み合わせから成る回路構成となっている。
【0122】
（回路動作例）
続いて、実施例３に係るサンプルホールド回路５０の回路動作について、図１６のタイミングチャートを用いて説明する。
続いて、実施例３に係るサンプルホールド回路５０の回路動作について、図１６のタイミングチャートを用いて説明する。
【0123】
・Ｐ相のサンプリング動作
時刻ｔ31で制御信号ｐ_ｃｈａｒｇｅが低レベルから高レベルに遷移することで、Ｐ相の第１の充電トランジスタ５２１pがオン状態になる。これにより、入力端子５１から入力されるリセット信号に基づいて第１の容量素子５３pが充電される。その際、Ｐ相の前段出力トランジスタ５４１pがオン状態にあり、後段出力トランジスタ５４２pがオフ状態にある。
時刻ｔ31で制御信号ｐ_ｃｈａｒｇｅが低レベルから高レベルに遷移することで、Ｐ相の第１の充電トランジスタ５２１pがオン状態になる。これにより、入力端子５１から入力されるリセット信号に基づいて第１の容量素子５３pが充電される。その際、Ｐ相の前段出力トランジスタ５４１pがオン状態にあり、後段出力トランジスタ５４２pがオフ状態にある。
【0124】
時刻ｔ32で、Ｐ相の第１の充電トランジスタ５２１pがオフ状態になり、同時に、制御信号ｓｐｌ及び制御信号ｐ_ｓｐｌｅｎが低レベルから高レベルに遷移し、サンプリングトランジスタ５２２及び第１の書込トランジスタ５２３pがオン状態となることで、充電経路がサンプリングトランジスタ５２２及び第１の書込トランジスタ５２３pの経路に切り替えられる。
【0125】
次に、時刻ｔ33で、制御信号ｓｐｌが高レベルから低レベルに遷移することで、サンプリングトランジスタ５２２がオフ状態となる。これにより、第１の容量素子５３pにホールドされる電荷量が確定される。時刻ｔ13から時刻ｔ15までは、第１の容量素子５３pは、ホールド状態にある。この時刻ｔ13～時刻ｔ15の期間に、第１の容量素子５３pのホールドされた電荷量に応じた電位レベルを、後段の読み出し回路５４によって読み出すことができる。
【0126】
そして、時刻ｔ33から、Ｐ相の第１の容量素子５３pでのホールド、及び、後段のアナログ－デジタル変換部１５への出力動作が行われる。
【0127】
時刻ｔ34では、それまで高レベルにあった制御信号ｐ＿ｏｕｔ１が高レベルから低レベルに遷移することで、前段出力トランジスタ５４１pはオフ状態となる。
【0128】
次に、時刻ｔ35では、制御信号ｐ＿ｏｕｔ２及びノードリセット信号ｒｓｔが低レベルから高レベルに遷移する。これにより、後段出力トランジスタ５４２p及びリセットトランジスタ５４３が共にオン状態となり、読み出し回路５４の出力ノードＮoutの電位のリセット動作が行われる。
【0129】
このリセット動作により、前のデータの履歴が消去される。そして、時刻ｔ36で、ノードリセット信号ｒｓｔが低レベルから高レベルに遷移し、リセットトランジスタ５４３がオフ状態となることで、出力ノードＮoutのリセット動作が完了する。
【0130】
次に、時刻ｔ37では、制御信号ｐ＿ｏｕｔ１が低レベルから高レベルに遷移することで、前段出力トランジスタ５４１pはオン状態となる。これにより、第１の容量素子５３pにホールドされたＰ相の信号が、オン状態にある後段出力トランジスタ５４２pを通して出力端子５５に読み出される。
【0131】
以降、出力端子５５に接続されるアナログ－デジタル変換部１５において、Ｐ相の信号のアナログ－デジタル変換が行われる
【0132】
時刻ｔ38で、第１の書込トランジスタ５２３pの制御信号ｐ_ｓｐｌｅｎが高レベルから低レベルに遷移することで、第１の書込トランジスタ５２３pがオフ状態となる。この時点でＰ相の信号のアナログ－デジタル変換は完了する必要がある。そして、時刻ｔ39で、制御信号ｐ＿ｏｕｔ２が高レベルから低レベルに遷移することで、後段出力トランジスタ５４２pがオフ状態となる。
【0133】
・Ｄ相のサンプリング動作
時刻ｔ34から、Ｄ相のサンプリング動作が開始される。Ｄ相のサンプリング動作は、Ｐ相のサンプリング動作と同様にして行われる。そして、時刻ｔ40から、Ｄ相の第２の容量素子５３dでのホールド、及び、後段のアナログ－デジタル変換部１５への出力動作が、Ｐ相の場合と同様にして行われる。
時刻ｔ34から、Ｄ相のサンプリング動作が開始される。Ｄ相のサンプリング動作は、Ｐ相のサンプリング動作と同様にして行われる。そして、時刻ｔ40から、Ｄ相の第２の容量素子５３dでのホールド、及び、後段のアナログ－デジタル変換部１５への出力動作が、Ｐ相の場合と同様にして行われる。
【0134】
（Ｐ相のサンプル／ホールド動作の様子）
続いて、実施例３に係るサンプルホールド回路５０におけるＰ相のサンプル／ホールド動作の様子について、図１７の動作説明図を用いて説明する。
続いて、実施例３に係るサンプルホールド回路５０におけるＰ相のサンプル／ホールド動作の様子について、図１７の動作説明図を用いて説明する。
【0135】
・図１７Ａは、時刻ｔ33の動作説明図である。サンプリングトランジスタ５２２がオン状態からオフ状態に切り替わる際に、サンプリングトランジスタ５２２のチャネル電荷の一部ｑ1が、サンプリングトランジスタ５２２と第１の書込トランジスタ５２３pとの接続ノードａに流れる。
【0136】
・図１７Ｂは、時刻ｔ34の動作説明図である。出力ノードＮoutと導通状態にあるノードｃのインピーダンスは、ノードｂのインピーダンスよりも高いため、Ｐ相の前段出力トランジスタ５４１pのチャネル電荷ｑ2のほとんどがノードｂに逃げ、その一部ｑ2’がノードｃに流れる（ｑ2’≪ｑ2）。
【0137】
・図１７Ｃは、時刻ｔ34の後（時刻ｔ37の前）の動作説明図である。
【0138】
・図１７Ｄは、時刻ｔ37の動作説明図である。時刻ｔ37で制御信号ｐ＿ｏｕｔ１が低レベルから高レベルに遷移し、前段出力トランジスタ５４１pはオン状態となることで、再び前段出力トランジスタ５４１pにチャネルが形成される。
【0139】
上述したサンプル／ホールド動作において、第１の容量素子５３pの容量値をＣpとするとき、Ｐ相の出力電圧の誤差ΔＶpは、
ΔＶp＝（ｑ1－ｑ2’）／Ｃp
となる。同様に、Ｄ相の出力電圧の誤差ΔＶdは、
ΔＶd＝（ｑ1－ｑ4’）／Ｃp
となる。ここで、ｑ4’は、Ｄ相の前段出力トランジスタ５４１dがオフ状態のときに出力ノードＮout側に逃げる電荷量である。
ΔＶp＝（ｑ1－ｑ2’）／Ｃp
となる。同様に、Ｄ相の出力電圧の誤差ΔＶdは、
ΔＶd＝（ｑ1－ｑ4’）／Ｃp
となる。ここで、ｑ4’は、Ｄ相の前段出力トランジスタ５４１dがオフ状態のときに出力ノードＮout側に逃げる電荷量である。
【0140】
そして、Ｃp＝Ｃd＝Ｃと仮定すると、相関二重サンプリング（ＣＤＳ）処理後の出力電圧の誤差ΔＶは、
ΔＶ＝（ｑ2’－ｑ4’）／Ｃ
となる。すなわち、ＣＤＳ処理でｑ3’が除去される。ｑ2’，ｑ4’については、前段出力トランジスタ５４１p，５４１dのチャネル全電荷に対して小さい割合であるため、チャネル電荷がばらついても、ＣＤＳ処理後の出力電圧誤差を小さく抑えることができる。
ΔＶ＝（ｑ2’－ｑ4’）／Ｃ
となる。すなわち、ＣＤＳ処理でｑ3’が除去される。ｑ2’，ｑ4’については、前段出力トランジスタ５４１p，５４１dのチャネル全電荷に対して小さい割合であるため、チャネル電荷がばらついても、ＣＤＳ処理後の出力電圧誤差を小さく抑えることができる。
【0141】
上述したように、実施例３に係るサンプルホールド回路５０によれば、サンプリングトランジスタ５２２をＰ相とＤ相で共通化したことにより、当該サンプリングトランジスタ５２２のチャージインジェクション成分を後段のＣＤＳ処理で除去することができる。また、サンプリングトランジスタ５２２のサンプリング時と、前段出力トランジスタ５４１p／５４１dの状態を同じ（共にオン状態）にすることで、当該サンプリングトランジスタ５２２のチャージインジェクションの影響を小さく抑えることができる。
【0142】
また、第１の充電トランジスタ５２１p／第２の充電トランジスタ５２１d、及び、後段出力トランジスタ５４２p／後段出力トランジスタ５４２dのチャージインジェクションは、サンプル/ホールド信号に対して誤差を与えないし、リセットトランジスタ５４３のチャージインジェクションについてもＣＤＳ処理で除去することができる。
【0143】
更に、第１の充電トランジスタ５２１p／第２の充電トランジスタ５２１dの充電経路を通してあらかじめ、第１の容量素子５３p／第２の容量素子５３dを入力ＩＮの電圧変化に追従させておくことにより、当該充電経路からＰ相／Ｄ相共通のサンプリングトランジスタ５２２の充電経路に切り替えても、第１の容量素子５３p／第２の容量素子５３dや入力ＩＮへの電圧変動を引き起こさず済む。これにより、サンプリングトランジスタ５２２の制御信号ｓｐｌが高レベルの短い期間でＰ相もしくはＤ相の信号をサンプリングできる。
【0144】
更に、Ｐ相とＤ相で、第１の書込トランジスタ５２３p／第２の書込トランジスタ５２３dを別々設けた回路構成となっているため、所定のタイミング制御によって、Ｐ相のサンプル＆ホールドとＤ相のホールド（サンプル）との間での信号干渉を防止することができる。
【0145】
＜変形例＞
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
以上、本開示に係る技術について、好ましい実施形態に基づき説明したが、本開示に係る技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像装置の構成、構造は例示であり、適宜、変更することができる。
【0146】
＜応用例＞
以上説明した本実施形態に係る撮像装置は、例えば図１８に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
以上説明した本実施形態に係る撮像装置は、例えば図１８に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
【0147】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【0148】
＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
【0149】
［本開示の電子機器］
ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
【0150】
（撮像システムの例）
図１９は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。
図１９は、本開示の電子機器の一例である撮像システムの構成例を示すブロック図である。
【0151】
図１９に示すように、本例に係る撮像システム１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【0152】
撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
【0153】
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
【0154】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0155】
上記の構成の撮像システム１００において、撮像部１０２として、先述した実施形態に係る列並列型アナログ－デジタル変換部を備える撮像装置を用いることができる。当該撮像装置によれば、サンプルホールド時のスイッチング動作に伴うチャージインジェクションのバラツキを軽減することで、画素列の固定パターンノイズを抑制することができる。従って、画素列の固定パターンノイズに起因する縦筋が撮像画像上に現れることがないため、高画質の撮像画像を得ることができる。
【0156】
［移動体への応用例］
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像装置として実現されてもよい。
【0157】
図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0158】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0159】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0160】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0161】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0162】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0163】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0164】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0165】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0166】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0167】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0168】
図２１は、撮像部１２０３１の設置位置の例を示す図である。
【0169】
図２１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0170】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0171】
なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0172】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0173】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0174】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0175】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0176】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。そして、撮像部１２０３１等が列並列型アナログ－デジタル変換部を備える場合に、当該列並列型アナログ－デジタル変換部に本開示に係る技術を適用することにより、サンプルホールド時のスイッチング動作に伴うチャージインジェクションのバラツキを軽減することで、画素列の固定パターンノイズを抑制することができる。従って、画素列の固定パターンノイズに起因する縦筋が撮像画像上に現れることがないため、高画質の撮像画像を得ることができる。
【0177】
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
尚、本開示は、以下のような構成をとることもできる。
【0178】
≪Ａ．第１の態様に係る撮像装置≫
［Ａ－０１］光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する、
撮像装置。
［Ａ－０２］第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、
しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える、
上記［Ａ－０１］に記載の撮像装置。
［Ａ－０３］サンプリングトランジスタ及び第１の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第１の書込トランジスタを介して第１の容量素子にホールドし、
サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする、
上記［Ａ－０２］に記載の撮像装置。
［Ａ－０１］光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する、
撮像装置。
［Ａ－０２］第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、
しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える、
上記［Ａ－０１］に記載の撮像装置。
［Ａ－０３］サンプリングトランジスタ及び第１の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第１の書込トランジスタを介して第１の容量素子にホールドし、
サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする、
上記［Ａ－０２］に記載の撮像装置。
【0179】
≪Ｂ．第２の態様に係る撮像装置≫
［Ｂ－０１］光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
撮像装置。
［Ｂ－０２］第１の出力回路及び第２の出力回路において、
書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、
しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする、
上記［Ｂ－０１］に記載の撮像装置。
［Ｂ－０３］第１の出力回路及び第２の出力回路において、
出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする、
上記［Ｂ－０２］に記載の撮像装置。
［Ｂ－０１］光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
撮像装置。
［Ｂ－０２］第１の出力回路及び第２の出力回路において、
書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、
しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする、
上記［Ｂ－０１］に記載の撮像装置。
［Ｂ－０３］第１の出力回路及び第２の出力回路において、
出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする、
上記［Ｂ－０２］に記載の撮像装置。
【0180】
≪Ｃ．第３の態様に係る撮像装置≫
［Ｃ－０１］光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有し、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
撮像装置。
［Ｃ－０２］第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、
しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える、
上記［Ｃ－０１］に記載の撮像装置。
［Ｃ－０３］サンプリングトランジスタ及び第１の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第１の書込トランジスタを介して第１の容量素子にホールドし、
サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする、
上記［Ｃ－０２］に記載の撮像装置。
［Ｃ－０４］第１の出力回路及び第２の出力回路において、
書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、
しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする、
上記［Ｃ－０１］に記載の撮像装置。
［Ｃ－０５］第１の出力回路及び第２の出力回路において、
出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする、
上記［Ｃ－０４］に記載の撮像装置。
［Ｃ－０１］光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有し、
読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
撮像装置。
［Ｃ－０２］第１の充電トランジスタをオン状態にしてリセット信号に基づいて第１の容量素子を充電し、第１の充電トランジスタをオフ状態にした後、第１の容量素子の充電経路を、サンプリングトランジスタ及び第１の書込トランジスタの経路に切り替え、
しかる後、第２の充電トランジスタをオン状態にしてリセット信号に基づいて第２の容量素子を充電し、第２の充電トランジスタをオフ状態にした後、第２の容量素子の充電経路を、サンプリングトランジスタ及び第２の書込トランジスタの経路に切り替える、
上記［Ｃ－０１］に記載の撮像装置。
［Ｃ－０３］サンプリングトランジスタ及び第１の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第１の書込トランジスタを介して第１の容量素子にホールドし、
サンプリングトランジスタ及び第２の書込トランジスタの経路において、サンプリングトランジスタによってリセット信号をサンプリングし、第２の書込トランジスタを介して第２の容量素子にホールドする、
上記［Ｃ－０２］に記載の撮像装置。
［Ｃ－０４］第１の出力回路及び第２の出力回路において、
書き込み回路によるリセット信号及びデータ信号のサンプルホールド期間中にオン状態にある前段出力トランジスタをオフ状態にし、
しかる後、リセットトランジスタ及び後段出力トランジスタをオン状態にし、出力ノードの電位をリセットする、
上記［Ｃ－０１］に記載の撮像装置。
［Ｃ－０５］第１の出力回路及び第２の出力回路において、
出力ノードの電位をリセットした後前段出力トランジスタをオン状態にし、第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出し、しかる後、後段出力トランジスタをオフ状態にする、
上記［Ｃ－０４］に記載の撮像装置。
【0181】
≪Ｄ．電子機器≫
［Ｄ－０１］光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する、
撮像装置を備える電子機器。
［Ｄ－０２］読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
上記［Ｄ－０１］に記載の電子機器。
［Ｄ－０１］光電変換部を含む複数の画素が行列状に配置された画素アレイ部、及び、
画素アレイ部の画素列に対応して設けられ、信号線を通して画素から出力される画素信号をサンプルホールドする複数のサンプルホールド回路を備え、
サンプルホールド回路は、
画素から出力されるリセット信号及びデータ信号を入力する入力端子、
入力端子から入力されるリセット信号及びデータ信号を書き込む書き込み回路、
書き込み回路によって書き込まれたリセット信号を保持する第１の容量素子、
書き込み回路によって書き込まれたデータ信号を保持する第２の容量素子、
第１の容量素子に保持されたリセット信号、及び、第２の容量素子に保持されたデータ信号を読み出す読み出し回路、並びに、
読み出し回路によって読み出されたリセット信号及びデータ信号を出力する出力端子を備え、
書き込み回路は、
入力端子と第１の容量素子との間に接続された第１の充電トランジスタ、
入力端子と第２の容量素子との間に接続された第２の充電トランジスタ、
入力端子から入力されるリセット信号及びデータ信号をサンプリングするサンプリングトランジスタ、
サンプリングトランジスタと第１の容量素子との間に接続された第１の書込トランジスタ、並びに、
サンプリングトランジスタと第２の容量素子との間に接続された第２の書込トランジスタを有する、
撮像装置を備える電子機器。
［Ｄ－０２］読み出し回路は、
第１の容量素子と出力端子との間に接続された第１の出力回路、
第２の容量素子と出力端子との間に接続された第２の出力回路、並びに、
第１の出力回路及び第２の出力回路の各出力ノードの電位をリセットするリセットトランジスタを有し、
第１の出力回路及び第２の出力回路はそれぞれ、第１の容量素子と出力ノードとの間、及び、第２の容量素子と出力ノードとの間に直列に接続された前段出力トランジスタ及び後段出力トランジスタを有する、
上記［Ｄ－０１］に記載の電子機器。
【符号の説明】
【0182】
１・・・ＣＭＯＳイメージセンサ（撮像装置）、２０・・・画素（画素回路）、１１・・・画素アレイ部、１２・・・行選択部、１３・・・負荷ＭＯＳ部、１４・・・サンプルホールド部、１５・・・アナログ－デジタル変換部、１６・・・メモリ部、１７・・・データ処理部、１８・・・出力部、１９・・・タイミング制御部、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素駆動線、３２（３２1～３２n）・・・垂直信号線、５０・・・サンプルホールド回路、５１・・・入力端子、５２・・・書き込み回路、５３p・・・第１の容量素子、５３d・・・第２の容量素子、５４・・・読み出し回路、５５・・・出力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】