特開 2024-4518 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024004518

(43)【公開日】2024-01-17

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03B 5/32 20060101AFI20240110BHJP

【ＦＩ】

H03B5/32 D

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022104105

(22)【出願日】2022-06-29

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＢＬＵＥＴＯＯＴＨ

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】西岡 草志郎

【テーマコード（参考）】

5J079

【Ｆターム（参考）】

5J079AA04

5J079BA22

5J079EA06

5J079FA05

5J079FA14

5J079FA21

5J079FB03

5J079FB09

5J079FB22

5J079FB23

5J079FB31

5J079GA09

5J079JA06

(57)【要約】

【課題】回路規模を低減しつつ、水晶発振回路の起動時間を短縮することが可能な技術を提供することにある。
【解決手段】半導体装置は、水晶発振回路１０と、第１ノイズ印加回路ＮＩＣ１と、第２ノイズ印加回路ＮＩＣ２と、を有する。第１ノイズ印加回路ＮＩＣ１は、水晶発振回路１０に接続され、第１外部端子Ｘ１および第２外部端子Ｘ２に互いに逆相の初期ノイズを選択的に印加して、水晶振動子ＸＴＡＬを駆動するように構成されている。第２ノイズ印加回路ＮＩＣ２は、外部端子Ｘ１の信号を増幅し、外部端子Ｘ１に増幅した信号を戻すことにより第２ノイズを外部端子Ｘ１に印加して、水晶発振回路１０の発振アンプＡＭＰと水晶振動子ＸＴＡＬとを駆動し、水晶発振回路１０の起動時間を短縮する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１外部端子と、
第２外部端子と、
前記第１外部端子および前記第２外部端子に接続された水晶発振回路と、
前記水晶発振回路に接続された第１ノイズ印加回路と、
前記水晶発振回路に接続された第２ノイズ印加回路と、含み、
前記水晶発振回路は、前記第１外部端子と前記第２外部端子との間に接続された発振アンプと、前記第１外部端子と前記第２外部端子との間に接続された帰還抵抗素子と、前記第１外部端子と外部接地電位線との間に接続された外付けの第１容量素子と、前記第２外部端子と前記外部接地電位線との間に接続された外付けの第２容量素子と、前記第１外部端子と前記第２外部端子との間に接続された外付けの水晶振動子と、を含み、
前記第１ノイズ印加回路は、前記第１外部端子および前記第２外部端子に互いに逆相の初期ノイズを選択的に印加して、前記水晶振動子を駆動するように構成され、
前記第２ノイズ印加回路は、第３スイッチと、第１容量結合回路と、増幅回路と、第２容量結合回路と、を有し、
前記第３スイッチは、前記第１外部端子と前記第１容量結合回路との間に設けられ、
前記増幅回路は、前記第１容量結合回路と前記第２容量結合回路との間に設けられ、
前記第２容量結合回路は、前記第３スイッチを介して、前記第１外部端子に接続され、
前記第１容量結合回路は、前記第１外部端子の直流電圧と前記増幅回路の入力端子の直流電圧とを分離し、前記第１外部端子の上の信号の交流成分を取り込むためにもけられ、
前記第２容量結合回路は、前記増幅回路の出力端子の直流電圧と前記第１外部端子の直流電圧とを分離し、前記増幅回路の交流成分を出力するために設けられ、
前記増幅回路は、前記第１容量結合回路により取り込んだ前記交流成分を増幅してクロック信号に変換し、その変換したクロック信号によって前記第１外部端子を駆動するために設けられ、
前記第３スイッチは、前記水晶発振回路の起動完了後、前記増幅回路を前記第１外部端子から切り離し、前記第１容量結合回路と前記第２容量結合回路の容量値が発振に影響を与えないようにするために設けられ、
前記第２ノイズ印加回路により、前記第１外部端子の信号を増幅し、前記第１外部端子に増幅した信号を戻すことにより第２ノイズを第１外部端子に印加して、前記発振アンプと前記水晶振動子を駆動し、前記水晶発振回路の起動時間を短縮する、半導体装置。

【請求項2】

請求項１の半導体装置において、
前記増幅回路は、電源ノイズによる高調波成分を除去し、信号成分だけを増幅出来るようノイズ除去機能を有する、半導体装置。

【請求項3】

請求項１の半導体装置において、
前記第１ノイズ印加回路は、
発振器と、
前記発振器の出力端子と前記第１外部端子との間に設けられた第１スイッチと、
前記発振器の出力端子と前記第２外部端子との間に設けられたインバータ回路および第２スイッチと、を有し、
前記発振器は、前記初期ノイズを生成し、
前記第１スイッチおよび前記第２スイッチは、前記第１外部端子および前記第２外部端子に前記初期ノイズを印加した後、オフ状態にされる、半導体装置。

【請求項4】

請求項３の半導体装置において、
前記発振器は、電圧制御発振器を含み、
前記電圧制御発振器の周波数をゆっくりと上昇させ、前記水晶振動子の共振周波数と前記電圧制御発振器の周波数を交差させる、半導体装置。

【請求項5】

請求項１の半導体装置において、
前記第２容量結合回路は、
１つの容量素子と１つのスイッチ素子との組の複数が並列に接続された構成とされ、
前記増幅回路の出力クロックをカウントするカウンタ回路を含み、
前記カウンタ回路は、決められた時間ごとに前記複数の組の内の複数のスイッチ素子を順番にオンさせることで、前記増幅回路の出力端子と前記第１外部端子の間の容量値を、時間と共に大きくする、半導体装置。

【請求項6】

請求項５の半導体装置において、
前記複数のスイッチ素子および前記第３スイッチは、前記水晶発振回路の起動完了後、オフ状態にされる、半導体装置。

【請求項7】

請求項５の半導体装置において、
前記増幅回路の入力端子を所定のバイアス電位に設定するバイアス設定回路を含み、
前記カウンタ回路が生成する制御信号は、一定の時間の経過の後、前記増幅回路および前記バイアス設定回路の動作を停止させる、半導体装置。

【請求項8】

請求項１の半導体装置において、
前記第２容量結合回路は、
前記増幅回路の出力クロックをカウントするカウンタ回路と、
前記増幅回路の入力端子を所定のバイアス電位に設定するバイアス設定回路と、を含む、半導体装置。

【請求項9】

請求項８の半導体装置において、
前記カウンタ回路が生成する制御信号は、一定の時間の経過の後、前記増幅回路および前記バイアス設定回路の動作を停止させる、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、特に水晶振動子と結合して、発振を行う発振回路を有する半導体装置に適用して有効な技術である。

【背景技術】

【0002】

半導体装置に利用される発振回路として、水晶振動子と、インバータ等の１段のアンプと、帰還抵抗と、２つの外付け負荷容量とから構成される水晶発振回路がある。この水晶発振回路は、周波数精度が良いが、起動時間が長い。水晶発振回路の起動時間を短縮する技術の提案として、非特許文献１および非特許文献２がある。

【0003】

非特許文献１は、VCO（電圧制御発振器）の出力CLKを初期ノイズとして水晶振動子に印加し、水晶発振回路の起動時間を短縮するChirp Injection方式である。非特許文献２は、ノイズを２段階に分けて水晶振動子に印加し、起動時間を短縮する方式である。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】Shunta Iguchi, “92% Start-up Time Reduction by Variation-Tolerant Chirp Injection (CI) and Negative Resistance Booster (NRB) in 39MHz Crystal Oscillator”, IEEE Symposium. VLSI Circuits Digest of Technical Papers, Jun. 2014, pp.236-237

【非特許文献2】Karim M. Megawer, “A 54MHz Crystal Oscillator with 30× Start-Up TimeReduction Using 2-Step Injection in 65nm CMOS”, IEEE International Solid-State Circuits Conference(ISSCC) , Feb. 2019, pp.302-304

【発明の概要】

【発明が解決しようとする課題】

【0005】

非特許文献１は、VCOによるノイズ印加だけでは、VCOの周波数と水晶の共振周波数の交差が一回のみのため、起動時間短縮の効果が小さいと考えられる。

【0006】

非特許文献２は、２段階目に水晶周波数とほぼ同じノイズ周波数を印加しているため、起動時間の短縮効果が大きいが、ＰＬＬ(位相ロックドループ回路）と高精度にトリミングされた内蔵オシレータ(DCRO)とが必要である。非特許文献２は、また、内蔵オシレータは１段階目のノイズ印加時に、０．５％の周波数精度が必要だが、これを達成することは技術的に難易度が高く、必然的に回路規模が大きくなると考えられる。つまり、非特許文献２は、起動時間の短縮の効果は大きいが、回路規模が大きいので、半導体装置の量産製品への適用は難しいと考えられる。

【0007】

本開示の課題は、回路規模を低減しつつ、水晶発振回路の起動時間を短縮することが可能な技術を提供することにある。

【0008】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0010】

一実施の形態によれば、半導体装置は、
第１外部端子と、
第２外部端子と、
前記第１外部端子および前記第２外部端子に接続された水晶発振回路と、
前記水晶発振回路に接続された第１ノイズ印加回路と、
前記水晶発振回路に接続された第２ノイズ印加回路と、含み、
前記水晶発振回路は、前記第１外部端子と前記第２外部端子との間に接続された発振アンプと、前記第１外部端子と前記第２外部端子との間に接続された帰還抵抗素子と、前記第１外部端子と外部接地電位線との間に接続された外付けの第１容量素子と、前記第２外部端子と前記外部接地電位線との間に接続された外付けの第２容量素子と、前記第１外部端子と前記第２外部端子との間に接続された外付けの水晶振動子と、を含み、
前記第１ノイズ印加回路は、前記第１外部端子および前記第２外部端子に互いに逆相の初期ノイズを選択的に印加して、前記水晶振動子を駆動するように構成され、
前記第２ノイズ印加回路は、第３スイッチと、第１容量結合回路と、増幅回路と、第２容量結合回路と、を有し、
前記第３スイッチは、前記第１外部端子と前記第１容量結合回路との間に設けられ、
前記増幅回路は、前記第１容量結合回路と前記第２容量結合回路との間に設けられ、
前記第２容量結合回路は、前記第３スイッチを介して、前記第１外部端子に接続され、
前記第１容量結合回路は、前記第１外部端子の直流電圧と前記増幅回路の入力端子の直流電圧とを分離し、前記第１外部端子の上の信号の交流成分を取り込むためにもけられ、
前記第２容量結合回路は、前記増幅回路の出力端子の直流電圧と前記第１外部端子の直流電圧とを分離し、前記増幅回路の交流成分を出力するために設けられ、
前記増幅回路は、前記第１容量結合回路により取り込んだ前記交流成分を増幅してクロック信号に変換し、その変換したクロック信号によって前記第１外部端子を駆動するために設けられ、
前記第３スイッチは、前記水晶発振回路の起動完了後、前記増幅回路を前記第１外部端子から切り離し、前記第１容量結合回路と前記第２容量結合回路の容量値が発振に影響を与えないようにするために設けられ、
前記第２ノイズ印加回路により、前記第１外部端子の信号を増幅し、前記第１外部端子に増幅した信号を戻すことにより第２ノイズを第１外部端子に印加して、前記発振アンプと前記水晶振動子を駆動し、前記水晶発振回路の起動時間を短縮する。

【発明の効果】

【0011】

上記一実施の形態に係る半導体装置によれば、回路規模を低減しつつ、水晶発振回路の起動時間を短縮することが可能である。

【図面の簡単な説明】

【0012】

【図1】図１は、実施例1に係る水晶発振回路を含む半導体装置の概略構成図である。

【図2】図２は、図１の第１ノイズ印加回路ＮＩＣ１の動作を説明する波形図である。

【図3】図３は、発振開始直後、振幅が小さいときの水晶発振回路１０の動作を説明する図である。

【図4】図４は、発振安定後、振幅が大きい時の水晶発振回路１０の動作を説明する図である。

【図5】図５は、ノイズ印加回路ＮＩＣ２の動作波形を説明する図である。

【図6】図６は、実施例１の発振回路ＯＳＣの等価回路図である。

【図7】図７は、実施例１の発振回路ＯＳＣの動作を説明する波形図である。

【図8】図８は、実施例２に係る水晶発振回路を含む半導体装置の概略構成図である。

【図9】図９は、図８のノイズ印加回路ＮＩＣ２の動作波形を説明する図である。

【発明を実施するための形態】

【0013】

以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

【実施例0014】

図１は、実施例１に係る水晶発振回路を含む半導体装置の概略構成図である。

【0015】

図１に示すように、半導体装置１は、半導体チップＩＣに形成された発振回路ＯＳＣを有する。発振回路ＯＳＣから生成されたクロック号ＧＣＬＫが、半導体チップＩＣに形成された処理装置１１へ動作クロックとして供給されるように構成されている。処理装置１１は、例えば、中央処理装置ＣＰＵ等のデータ処理装置、ＵＳＢ（ユニバーサルシリアルバス：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）通信装置、ＢＬＥ（Ｂｌｕｅｔｏｏｔｈ Ｌｏｗ Ｅｎｅｒｇｙ）通信用のＢｌｕｅｔｏｏｔｈ通信装置とすることができる。

【0016】

発振回路ＯＳＣは、水晶発振回路１０と、第１段目のノイズ印加回路（第１ノイズ印加回路ともいう）ＮＩＣ１と、第２段目のノイズ印加回路（第２ノイズ印加回路ともいう）ＮＩＣ２と、を有する。第１ノイズ印加回路ＮＩＣ１と第２ノイズ印加回路ＮＩＣ２とは、水晶発振回路１０に接続されている。

【0017】

水晶発振回路１０は、外付け水晶振動子ＸＴＡＬと、第１外付け負荷容量素子（第１容量素子）Ｃｘ１と、第２外付け負荷容量素子（第２容量素子）Ｃｘ２と、インバータ等の１段の発振アンプＡＭＰと、帰還抵抗素子ＲＦと、を有する。

【0018】

水晶振動子ＸＴＡＬは、半導体チップＩＣの外部において、半導体装置１の第１外部端子Ｘ１と第２外部端子Ｘ２との間に接続される。負荷容量素子Ｃｘ１は外部端子Ｘ１と半導体チップＩＣの外部に設けられた接地電位線（外部接地電位線）ＬＧＮＤとの間に接続される。同様に、負荷容量素子Ｃｘ２は外部端子Ｘ２と接地電位線ＬＧＮＤとの間に接続される。

【0019】

発振アンプＡＭＰと帰還抵抗素子ＲＦとは、半導体チップＩＣの内部において、第１外部端子Ｘ１と第２外部端子Ｘ２との間に接続される。発振アンプＡＭＰは、一段の反転増幅器とすることができる。帰還抵抗素子ＲＦは、発振アンプＡＭＰのＤＣ（直流）動作点を決定するために発振アンプＡＭＰに並列に接続されている。発振アンプＡＭＰと帰還抵抗素子ＲＦによって、外付け容量素子Ｃｘ１とＣｘ２及び外付け水晶振動子ＸＴＡＬを駆動することで、水晶振動子ＸＴＡＬを発振させる。水晶発振回路１０の生成するクロック号ＧＣＬＫは、第２外部端子Ｘ２側に接続されている発振アンプＡＭＰの出力端子から出力されて、処理装置１１へ供給される。

【0020】

第１ノイズ印加回路ＮＩＣ１は、水晶発振回路１０に接続され、第１外部端子Ｘ１および第２外部端子Ｘ２に互いに逆相の初期ノイズを選択的に印加して、水晶振動子ＸＴＡＬを駆動するように構成されている。第１ノイズ印加回路ＮＩＣ１は、第１スイッチＳＷ１と、第２スイッチＳＷ２と、インバータ回路ＩＶ１、電圧制御発振器ＶＣＯと、第１カウンタ（第１カウンタ回路）ＣＮＴ１と、容量素子Ｃｃｎｔと、定電流回路ＣＳＣと、電流スイッチＣＳＷと、ＮＡＮＤ回路ＮＡ１と、を有する。

【0021】

電圧制御発振器ＶＣＯの出力端子は、第１スイッチＳＷ１を介して第１外部端子Ｘ１に接続された第１配線ＬＸ１に接続され、電圧制御発振器ＶＣＯの出力クロックが第１外部端子Ｘ１に接続された第１配線ＬＸ１へ供給されるように構成されている。また、電圧制御発振器ＶＣＯの出力端子は、インバータ回路ＩＶ１および第２スイッチＳＷ２を介して、第２外部端子Ｘ２に接続された第２配線ＬＸ２に接続され、電圧制御発振器ＶＣＯの出力クロックは、インバータ回路ＩＶ１によって反転されて、第２外部端子Ｘ２に接続された第２配線ＬＸ２へ供給されるように構成されている。第１スイッチＳＷ１および第２スイッチＳＷ２は、第１イネーブル信号ＥＮ１が供給され、イネーブル信号ＥＮ１のハイレベルに基づいて、第１スイッチＳＷ１および第２スイッチＳＷ２は選択的にオン状態とされ、イネーブル信号ＥＮ１のロウレベルに基づいて第１スイッチＳＷ１および第２スイッチＳＷ２は選択的にオフ状態とされるように構成されている。

【0022】

電圧制御発振器ＶＣＯの入力端子は、容量素子Ｃｃｎｔに接続され、容量素子Ｃｃｎｔに蓄積された電圧Ｖｃｎｔに基づく周波数で発振するクロック信号を電圧制御発振器ＶＣＯの出力から生成する。クロック信号は、第１スイッチＳＷ１、第２スイッチＳＷ２、および、カウンタＣＮＴ１に供給される。

【0023】

カウンタＣＮＴ１は、電圧制御発振器ＶＣＯの出力するクロック信号をカウントする。カウンタＣＮＴ１はクロック信号の数をカウントする。カウント数が所定の数に達すると、カウンタＣＮＴ１の出力信号はハイレベルからロウレベルへ変化するように構成されている。

【0024】

ＮＡＮＤ回路ＮＡ１は、カウンタＣＮＴ１の出ロ信号を受ける第１入力と、イネーブル信号ＥＮ１を受ける第２入力と、を有する。ＮＡＮＤ回路ＮＡ１の出力からは、第２イネーブル信号ＥＮ２が出力されるように構成されている。

【0025】

定電流回路ＣＳＣは、一対のＰチャネル型ＭＯＳＦＥＴＭ１，Ｍ２と、第１抵抗素子Ｒｃｎｔと、インバータ形態の電流スイッチＣＳＷと、を有する。ＭＯＳＦＥＴＭ１のソースドレイン経路と、抵抗素子Ｒｃｎｔとは、半導体装置ＩＣの第１参照電位とされる電源電位ＶＤＤが供給される電源配線と第１参照電位より小さい第２参照電位とされる接地電位ＧＮＤが供給される接地配線との間に、直列に接続されている。ＭＯＳＦＥＴＭ１のゲートは、ＭＯＳＦＥＴＭ２のゲートおよびＭＯＳＦＥＴＭ１のドレインに接続されて、ＭＯＳＦＥＴＭ２のソースは電源電位ＶＤＤが供給される電源配線に接続される。つまり、一対のＭＯＳＦＥＴＭ１，Ｍ２は、カレントミラ形態に接続されており、ＭＯＳＦＥＴＭ１，Ｍ２のミラー比(ソース領域の面積比）は、Ｍ：１とされている。ＭＯＳＦＥＴＭ２のドレインから出力される電流Ｉは、電流スイッチＣＳＷに供給される。なお、抵抗素子Ｒｃｎｔは、電流源へ変更されてもよい。

【0026】

電流スイッチＣＳＷは、インバータ構成の充電および放電の切り替えスイッチであり、Ｐチャネル型ＭＯＳＦＥＴＭ３とＮチャネル型ＭＯＳＦＥＴＭ４とを含む。ＭＯＳＦＥＴＭ３のソースドレイン経路とＭＯＳＦＥＴＭ４のソースドレイン経路とは、ＭＯＳＦＥＴＭ２のドレインと接地電位ＧＮＤが供給される接地配線との間に直列に接続されている。ＭＯＳＦＥＴＭ３のゲートとＮチャネル型ＭＯＳＦＥＴＭ４のゲートとは、第２イネーブル信号ＥＮ２を受けるように接続される。ＭＯＳＦＥＴＭ３のソースドレイン経路とＭＯＳＦＥＴＭ４のソースドレイン経路との接続点は、容量素子Ｃｃｎｔおよび電圧制御発振器ＶＣＯの入力に接続されている。電流スイッチＣＳＷは、容量素子Ｃｃｎｔに対する充電および放電を切替えるためのスイッチの機能を有する。

【0027】

第２ノイズ印加回路ＮＩＣ２は、第１容量結合回路ＣＣ１、クロック変換回路ＣＣＣ、インバータの閾値生成回路ＩＶ２、第２抵抗素子Ｒｂｉａｓ、バッファ回路ＢＡＦ１、第２容量結合回路ＣＣ２、第２カウンタ（第２カウンタ回路）ＣＮＴ２、第３スイッチＳＷ３を含むように構成されている。

【0028】

第３スイッチＳＷ３は、第１配線ＬＸ１と容量結合回路ＣＣ２との間に接続されており、カウンタＣＮＴ２の出力により、第３スイッチＳＷ３のオン動作およびオフ動作が制御される様に構成されている。

【0029】

容量結合回路ＣＣ１の一端は第３スイッチＳＷ３と容量結合回路ＣＣ２との間に接続され、容量結合回路ＣＣ１の他端はクロック変換回路ＣＣＣの入力端子に接続される。

【0030】

閾値生成回路ＩＶ２は、インバータの閾値を生成するバイアス設定回路である。バイアス設定回路は、クロック変換回路ＣＣＣの入力端子のバイアス電位を設定するために設けられる。閾値生成回路ＩＶ２は、インバータを含み、そのインバータの入力端子と出力端子とが接続されている。また、インバータの入力が第２抵抗素子Ｒｂｉａｓを介してクロック変換回路ＣＣＣの入力端子に接続されている。第２抵抗素子Ｒｂｉａｓは、閾値生成回路ＩＶ２からＤＣ電圧（直流電圧）のみを取り出すための高抵抗素子とされている。閾値生成回路ＩＶ２は、クロック変換回路ＣＣＣの入力端子を所定のバイアス電位、つまり、高いゲインが得られるようなバイアス電圧に設定し、小振幅の信号を増幅できるようにするために、クロック変換回路ＣＣＣの入力端子に接続されている。

【0031】

クロック変換回路ＣＣＣは、シュミットトリガ機能（ノイズ除去機能）を有する増幅回路として構成されており、その出力端子がバッファ回路ＢＡＦ１の入力端子に接続されている。バッファ回路ＢＡＦ１の出力端子は、容量結合回路ＣＣ２に接続され、また、第２カウンタＣＮＴ２の入力端子に接続されている。

【0032】

第２カウンタＣＮＴ２は、バッファ回路ＢＡＦ１の出力端子からクロック信号ＣＬＫ１を受けてクロック信号ＣＬＫ１のクロック数をカウントする。カウント数が所定の数に達すると、カウンタＣＮＴ２の出力信号はハイレベルからロウレベルへ変化するように構成されている。カウンタＣＮＴ２の出力信号のハイレベルのより第３スイッチＳＷ３がオン状態とされ、カウンタＣＮＴ２の出力信号のロウレベルにより第３スイッチＳＷ３がオフ状態とされる様に構成されている。

【0033】

第１容量結合回路ＣＣ１は、水晶発振回路１０の外部端子Ｘ１のＤＣ（直流）電圧と増幅回路であるクロック変換回路ＣＣＣの入力端子のＤＣ電圧とを分離し、外部端子Ｘ１（配線Ｌｘ１）の上の信号のＡＣ（交流）成分のみを取り込むために設けられている。

【0034】

第２容量結合回路ＣＣ２は、クロック変換回路ＣＣＣの出力端子のＤＣ（直流）電圧と外部端子Ｘ１のＤＣ（直流）電圧とを分離し、クロック変換回路ＣＣＣのＡＣ（交流）成分のみを出力するために設けられている。

【0035】

クロック変換回路ＣＣＣは、第１容量結合回路ＣＣ１により取り込んだＡＣ成分だけを増幅してクロック信号に変換し、その変換したクロック信号によって外部端子Ｘ１を駆動するためにもうけられている。変換したクロック信号は、第２容量結合回路ＣＣ２を介して外部端子Ｘ１に供給されて、外部端子Ｘ１を駆動する。クロック変換回路ＣＣＣのノイズ除去機能は、電源ノイズによる高調波成分を除去し、信号成分だけを増幅出来るように設けられている。

【0036】

第３スイッチは、水晶発振回路１０の起動完了後、クロック変換回路ＣＣＣを外部端子Ｘ１から切り離し、第１容量結合回路ＣＣ１と第２容量結合回路ＣＣ２の容量値が発振に影響を与えないようにするために設けられている。第３スイッチＳＷ３を制御する制御信号はクロック変換回路ＣＣＣおよびバッファ回路ＢＡＦ１にも接続され、起動完了後にクロック変換回路ＣＣＣおよびバッファ回路ＢＡＦ１も停止させるように構成されている。

【0037】

第２ノイズ印加回路ＮＩＣ２により、外部端子Ｘ１の信号を増幅し、外部端子Ｘ１に増幅した信号を戻すことにより第２ノイズを外部端子Ｘ１に印加して、発振アンプＡＭＰと水晶振動子ＸＴＡＬを駆動し、水晶発振回路１０の起動時間を短縮する。

【0038】

本実施例の発振回路ＯＳＣは、１段目のノイズ印加回路ＮＩＣ１および２段目のノイズ印加回路ＮＩＣ２により、水晶発振回路１０の起動時間を短縮させることができる。以下、ノイズ印加回路ＮＩＣ１とノイズ印加回路ＮＩＣ２の動作を説明する。

【0039】

（第１ノイズ印加回路ＮＩＣ１の説明）
図１および図２を参照しながら、ノイズ印加回路ＮＩＣ１の動作を説明する。図２は、図１の第１ノイズ印加回路ＮＩＣ１の動作を説明する波形図である。図２には、ＥＮ１、ＥＮ２、電圧Ｖｃｎｔ、カウンタＣＮＴ１の出力、および、外部端子Ｘ１とＸ２の波形が示されている。

【0040】

ノイズ印加回路ＮＩＣ１は、発振アンプＡＭＰと２段目のノイズ印加回路ＮＩＣ２がＯＦＦ（オフ）している状態で使用する。この時、ＥＮ１＝Ｈ（ハイレベル）、ＳＷ１＝ＳＷ２＝ＯＮ(オン状態）、ＳＷ３＝ＯＦＦ（オフ状態）である。スイッチＳＷ１とスイッチＳＷ２はノイズ印加回路ＮＩＣ１が動作している時は電圧制御発振器ＶＣＯの出力を外部端子Ｘ１とＸ２に印加し、ノイズ印加回路ＮＩＣ１がＯＦＦした時には、電圧制御発振器ＶＣＯの出力を外部端子Ｘ１とＸ２から切り離すためのものである。

【0041】

ノイズ印加回路ＮＩＣ１は、定電流回路ＣＳＣと、電流スイッチＣＳＷと、容量素子Ｃｃｎｔと、Ｖｃｎｔの電圧によって出力の周波数を可変できる電圧制御発振器ＶＣＯと、その出力が接続されたカウンタＣＮＴ１で構成されている。また、電圧制御発振器ＶＣＯの出力は発振アンプＡＭＰの入力（配線Ｌｘ１側）と出力（配線Ｌｘ２側）に接続されており、外部端子Ｘ１とＸ２に印加される電圧制御発振器ＶＣＯの出力クロックは互いに位相が反転している。

【0042】

スタンバイ時（ＥＮ１=Ｌ（ロウレベル））は、電流スイッチＣＳＷにより、電圧ＶｃｎｔはＧＮＤレベル(接地電位レベル）になっている．ノイズ印加回路ＮＩＣ１が動作し始めると、電圧Ｖｃｎｔは容量素子Ｃｃｎｔと電流Ｉによる時定数でＶＤＤ側にゆっくりと充電され、電圧制御発振器ＶＣＯの出力周波数をゆっくりと上昇させ、水晶振動子ＸＴＡＬの共振周波数と電圧制御発振器ＶＣＯの周波数を交差させる。

【0043】

電圧制御発振器ＶＣＯの出力はカウンタＣＮＴ１にも接続されており、その周波数をカウントすることで、ある一定の時間が経過した後、ノイズ印加回路ＮＩＣ１を自らＯＦＦする役目をしている。

【0044】

（第２ノイズ印加回路ＮＩＣ２の説明）
ノイズ印加回路ＮＩＣ２は、ノイズ印加回路ＮＩＣ１の動作が完了した後、動作を開始する。またこの時、ノイズ印加回路ＮＩＣ２と発振アンプＡＭＰは同時にＯＮ（オン）させ、ＳＷ１＝ＳＷ２＝ＯＦＦ、ＳＷ３＝ＯＮである。

【0045】

ノイズ印加回路ＮＩＣ２は、外部端子Ｘ１(配線Ｌｘ１）に接続されなければならない。ノイズ印加回路ＮＩＣ２を外部端子Ｘ１に接続している理由は、外部端子Ｘ１にノイズを印加したほうが水晶発振回路１０の起動時間の短縮の効果が大きいためである。また、ノイズ印加回路ＮＩＣ１の動作後に、外部端子Ｘ１とＸ２には水晶振動子ＸＴＡＬの発振振幅が生じていて、外部端子Ｘ２(配線Ｌｘ２）側の振幅の方が速く成長する。しかし、その時の外部端子Ｘ１とＸ２の位相は完全な逆相ではなく、１８０度からさらに９０度程度の位相がずれている。そのため、外部端子Ｘ２の信号を反転して外部端子Ｘ１に戻す、ということはできない（後述する図３、図４で説明する。）。これらの理由から、外部端子Ｘ１の信号を増幅して、そのまま外部端子Ｘ１に戻す必要がある。ここで、起動時間短縮の効果を得るためには、容量結合回路ＣＣ１から第３スイッチＳＷ３までの遅延時間は、発振周波数の周期の１／４以下に抑える必要がある（後述する図５で説明する。）。

【0046】

ノイズ印加回路ＮＩＣ２が動作を開始すると、外部端子Ｘ１(配線Ｌｘ１）の発振振幅を容量結合回路ＣＣ１を通して取り込み、クロック変換回路ＣＣＣとバッファ回路ＢＡＦ１で増幅してクロックに変換し、容量結合回路ＣＣ２を通して外部端子Ｘ１(配線Ｌｘ１）に戻す動作をする。ノイズ印加回路ＮＩＣ２の動作開始時は、外部端子Ｘ１(配線Ｌｘ１）の発振振幅は、図１に示すように、１０ｍＶｐｐ程度と非常に小さく、そのままではクロックに変換することができない。そこで、発振アンプＡＭＰの外部端子Ｘ１のＤＣ（直流）電圧とクロック変換回路ＣＣＣのＤＣ電圧を容量結合回路ＣＣ１により分離する。この時、クロック変換回路ＣＣＣのＤＣ電圧の閾値は、インバータの入出力をショートした閾値生成回路ＩＶ２と、そこからＤＣ信号のみを取り出すための高抵抗の抵抗素子Ｒｂｉａｓにより設定されている。また、小振幅（１０ｍＶｐｐ程度）の外部端子Ｘ１の発振振幅には電源ノイズなどのノイズが重畳されるため、このノイズを取り除くために、クロック変換回路ＣＣＣにはシュミットトリガ回路（ノイズ除去機能を有する）を持たせる必要がある。シュミットトリガ回路は、ノイズ除去機能を有する帰路の例である。

【0047】

クロック変換回路ＣＣＣの出力をさらに増幅し、理想的なクロックに近づけるために、クロック変換回路ＣＣＣの出力にはバッファ回路ＢＡＦ１が接続される。

【0048】

容量結合回路ＣＣ２は、バッファ回路ＢＡＦ１の出力のＤＣ電圧と外部端子Ｘ１のＤＣバイアス電圧を分離するための容量である。もし、バッファ回路ＢＡＦ１により生成したクロックを、容量結合回路ＣＣ２を介さずに、外部端子Ｘ１に直接入力してしまうと、外部端子Ｘ１に繋がる水晶振動子ＸＴＡＬの発振が停止してしまうため、この容量結合回路ＣＣ２が必要である。

【0049】

ノイズ印加回路ＮＩＣ２は、そのままでは動作し続けるため、停止させる必要がある。バッファ回路ＢＡＦ１の出力をカウンタＣＮＴ２でカウントすることにより、ある一定の時間を経過した後、第３スイッチＳＷ３をＯＦＦにし、また、必要に応じてノイズ印加回路ＮＩＣ２自体もＯＦＦさせる。

【0050】

（外部端子Ｘ１とＸ２の位相の説明）
まず、発振開始直後、振幅が小さい時の水晶発振回路１０の動作について、図３を用いて説明する。図３は、発振開始直後、振幅が小さいときの水晶発振回路１０の動作を説明する図である。図３において、（Ａ）は水晶発振回路１０の構成であり、×印の部分で発振アンプＡＭＰと水晶振動子ＸＴＡＬとで構成されたループをカットして、（Ｂ）で示す等価的な回路構成としてシミュレーションを実施して、ｖ１点（Ｘ１）、ｖ２点（Ｘ２）、ｖ１’点の位相を考える。図３の（Ｃ）は、シミュレーションの結果を示すグラフである。

【0051】

発振開始直後、振幅が小さい時、外部端子Ｘ１とＸ２の位相差は270°である。図３の（Ｃ）に示すように、外部端子Ｘ２の振幅は速く成長するため、外部端子Ｘ２の振幅をクロック変換したほうが良さそうだが、発振開始直後の小振幅では、外部端子Ｘ１とＸ２の間の位相差が180°ではなく、270°である。そのため、外部端子Ｘ２の振幅をクロック（ＣＬＫＸ２）に変換後、反転して反転クロック（／ＣＬＫＸ２）を生成して、遅延差ゼロで外部端子Ｘ１に戻しても、発振周波数の周期（Ｔ３とする）の１／４周期以内（＞（１／４）・Ｔ３）という制約が守れないことになる。つまり、外部端子Ｘ２（ｖ２点）でクロック生成後（ＣＬＫＸ２）、外部端子Ｘ１（ｖ１点）に戻す場合、必ず１／４周期以上ずれることになる。よって、外部端子Ｘ１からクロックを生成し、外部端子Ｘ１に戻す必要がある。

【0052】

次に、まず、発振安定後、振幅が大きい時の水晶発振回路１０の動作について、図４を用いて説明する。図４は、発振安定後、振幅が大きい時の水晶発振回路１０の動作を説明する図である。図４において、（Ａ）は水晶発振回路１０の等価的な回路構成であり、この回路構成としてシミュレーションを実施して、ｖ１点（Ｘ１）、ｖ２点（Ｘ２）、ｖ１’点の位相を考える。図４の（Ｂ）は、シミュレーションの結果を示すグラフである。発振安定後、振幅が大きい時、外部端子Ｘ１とＸ２の位相差は180°である。

【0053】

（ノイズ印加回路ＮＩＣ２の内部の波形の説明）
次に、ノイズ印加回路ＮＩＣ２の内部の波形の説明について、図５を用いて説明する。図５は、ノイズ印加回路ＮＩＣ２の動作波形を説明する図である。

【0054】

図５において、（Ａ）は、第１容量結合回路ＣＣ１の波形を示しており、波形のピーク間の差電位(最高値と最低値との間の差電位）は約１０ｍＶｐｐである。（Ｂ）は、バッファ回路ＢＡＦ１の出力の波形を示す。バッファ回路ＢＡＦ１の出力の波形（Ｂ）は、容量結合回路ＣＣ１の波形（Ａ）からクロックを生成したものである。（Ｃ）は、バッファ回路ＢＡＦ１と第２容量結合回路ＣＣ２通過後の第３スイッチＳＷ３の波形を示す。バッファ回路ＢＡＦ１の出力と第２容量結合回路ＣＣ２により、電荷がチャージされる。容量結合回路ＣＣ１とバッファ回路ＢＡＦ１の出力の遅延時間ｔｄは１／４周期以下とする。（Ｄ）は、第３スイッチＳＷ３から容量結合回路ＣＣ１へ戻った信号のバッファ回路ＢＡＦ１の出力の波形を示し、クロックの生成が繰り返えされる。（Ｅ）は、バッファ回路ＢＡＦ１と第２容量結合回路ＣＣ２を再度通過した後の第３スイッチＳＷ３の波形を示し、電荷チャージの動作が繰り返される。

【0055】

つぎに、図６、図７を用いて本実施例についてまとめる。図６は、実施例１の発振回路ＯＳＣの等価回路図である。図７は、実施例１の発振回路ＯＳＣの動作を説明する波形図である。

【0056】

図６に示すように、実施例１の発振回路ＯＳＣは、水晶発振回路１０に１段階目のノイズ印加回路ＮＩＣ１と２段階目のノイズ印加回路ＮＩＣ２を接続することにより、発振回路ＯＳＣの起動時間が短縮されている。図６では、ノイズ印加回路ＮＩＣ１は、発振回路（ＯＳ）である電圧制御発振器ＶＣＯと、電圧制御発振器ＶＣＯの発振出力（ｆｖｃｏ）を外部端子Ｘ１へ選択的に供給する第１スイッチＳＷ１と、電圧制御発振器ＶＣＯの発振出力（ｆｖｃｏ）を反転させるインバータIＶ1と、インバータで反転された発振出力を外部端子Ｘ２へ選択的に供給するＳＷ２と、を含むように等価的に記載している。ノイズ印加回路ＮＩＣ２は、増幅回路であるクロック変換回路ＣＣＣと、外部端子Ｘ１とクロック変換回路ＣＣＣの入力端子との間に接続された第１容量結合回路ＣＣ１と、クロック変換回路ＣＣＣの出力端子と外部端子Ｘ１との間に接続された第２容量結合回路ＣＣ２と、を有する。

【0057】

起動時間短縮用のノイズは、１段階目のノイズ印加回路ＮＩＣ１から発生した第１ノイズと、２段階目のノイズ印加回路ＮＩＣ２から発生した第２ノイズとに分けて、水晶発振回路１０へ印加される。

【0058】

２段階目のノイズ印加回路ＮＩＣ２のノイズ印加は、水晶振動子ＸＴＡＬの共振周波数（ｆｘｔａｌ）と全く同じ周波数の信号を増幅して、水晶振動子ＸＴＡＬに印加することが特徴である。

【0059】

１段階目のノイズ印加回路ＮＩＣ１がＯＦＦした後、２段階目のノイズ印加回路ＮＩＣ２と発振アンプＡＭＰとを一緒にＯＮさせて使用する。ノイズ印加回路ＮＩＣ２において、容量結合回路ＣＣ１、増幅回路であるクロック変換回路ＣＣＣ、容量結合回路ＣＣ２により、１段階目のノイズ印可回路ＮＩＣ１で外部端子Ｘ１に発生させた小振幅の水晶発振信号を、増幅して、ノイズ印加回路ＮＩＣ２自分自身の入力である外部端子Ｘ１に戻す。

【0060】

図７に示すように、まず、ノイズ印加回路ＮＩＣ１がＯＮし（この時、ノイズ印加回路ＮＩＣ２と発振アンプＡＭＰとはＯＦＦである）する。これにより、電圧制御発振器ＶＣＯが電圧Ｖｃｎｔに基づいて発振する。そして、電圧制御発振器ＶＣＯの発振出力（ｆｖｃｏ）とその反転発振信号とが、第１ノイズとして、外部端子Ｘ１とＸ２へ印加される。

【0061】

次に、ノイズ印加回路ＮＩＣ１がＯＦＦし、ノイズ印加回路ＮＩＣ２と発振アンプＡＭＰとがＯＮする。ノイズ印加回路ＮＩＣ２内でクロック信号ＣＬＫ１が生成され、クロック信号ＣＬＫ１が容量結合回路ＣＣ２を通過した信号が第２ノイズとして、外部端子Ｘ１へ印加される。第２ノイズは、水晶振動子ＸＴＡＬの共振周波数（ｆｘｔａｌ）と全く同じ周波数の信号である。これにより、水晶発振回路１０が発振を開始し始める。

【0062】

その後、ノイズ印加回路ＮＩＣ２がＯＦＦし、水晶発振回路１０が周波数精度の良い発振を行う（ｆｘｔａｌで発振する状態）。したがって、水晶発振回路１０の起動時間Ｔｓｔａｒｔは短くできる。ここで、起動時間Ｔｓｔａｒｔは、ノイズ印加回路ＮＩＣ１がＯＮしてから水晶発振回路１０が周波数精度の良い発振を行うまでの時間である。

【0063】

実施例１によれば、以下の効果を得ることができる。

【0064】

１）水晶発振回路の起動時間を大幅に短縮できる。実施例１では、１６ＭＨｚの水晶振動子を用いた場合において、水晶発振回路の起動時間を０．１４ｍｓから０．３８ｍｓの範囲に短縮できる。実施例１の以前の水晶発振回路の起動時間は、０．９８ｍｓから１．４０ｍｓの範囲であった。

【0065】

２）水晶振動子の周波数精度が必要かつ、低電力が求められる半導体装置のアプリケーションでは、半導体装置の間欠動作により半導体装置の低電力化を行うおこなうことができる。

【0066】

３）水晶発振回路の起動時間が短縮でき、かつ、発振回路ＯＳＣの全体的な回路規模が小さくできる。発振回路ＯＳＣの全体的な回路規模が小さいので、半導体装置のチップ面積の増加を防ぐことができ、半導体装置の量産製品への適用が容易である。

【実施例0067】

次に、図８を用いて実施例２の発振回路ＯＳＣを説明する。図８は、実施例２に係る水晶発振回路を含む半導体装置の概略構成図である。図９は、図８のノイズ印加回路ＮＩＣ２の動作波形を説明する図である。

【0068】

実施例２の発振回路ＯＳＣは、実施例１の発振回路ＯＳＣに対して、例として、容量結合回路ＣＣ２が５個の容量素子Ｃ０１－Ｃ０５と５個のスイッチ素子（容量選択スイッチ素子）ＳＷ３１－ＳＷ３５とで構成されている。バッファ回路ＢＡＦ１の出力端子と第３スイッチＳＷ３（外部端子Ｘ１）の間に、５個の容量素子Ｃ０１－Ｃ０５の５個のスイッチ素子ＳＷ３１－ＳＷ５が接続されている。つまり、「１つの容量素子と１つのスイッチ素子との組の複数がバッファ回路ＢＡＦ１の出力端子と第３スイッチＳＷ３の間に、並列に接続されている。容量素子Ｃ０１－Ｃ０５のそれぞれの容量値は、例えば、０．２ｐＦ，０．２ｐＦ、０．４ｐＦ，０．６ｐＦ、０．６ｐＦの様に重み付けされた容量値に設定されている。第２カウンタ回路ＣＮＴ２の出力を新に追加したスイッチ素子ＳＷ３１－ＳＷ３５に接続する（１つの容量素子に１つのスイッチ素子が設けられている）。スイッチ素子ＳＷ３１－ＳＷ３５により、容量結合回路ＣＣ２の全体的なの容量値を切り換えることができるように構成されている。カウンタ回路ＣＮＴ２のカウント数に応じて、時間とともに容量結合回路ＣＣ２の全体的な容量値が段階的に増えていくように、スイッチ素子ＳＷ３１－ＳＷ３５のオンおよびオフを第２カウンタ回路ＣＮＴ２の出力によって制御する。つまり、最初に、スイッチ素子ＳＷ３１がオンし、その後、スイッチ素子ＳＷ３２がオンし、スイッチ素子ＳＷ３３がオンし、スイッチ素子ＳＷ３４がオンし、最後に、スイッチ素子ＳＷ３５がオンする。それにより、容量結合回路ＣＣ２の全体的なの容量値（Ｃｔｏｔａｌ）が、０．２ｐＦ－＞０．４ｐＦ－＞０．８ｐＦ－＞１．４ｐＦ－＞２．０ｐＦへと変化していく。これにより、起動時間短縮の効果が大きくなる。

【0069】

第２カウンタ回路ＣＮＴ２は、クロック変換回路ＣＣＣの出力クロックをカウントし、決められた時間ごとに容量素子Ｃ０１－容量素子Ｃ０５のスイッチ素子ＳＷ３１－ＳＷ３５を順番にオンさせることで、クロック変換回路ＣＣＣの出力端子と第３スイッチＳＷ３の間の容量値を、時間と共に大きくするために設けられている。第２カウンタ回路ＣＮＴ２のカウンタ出力の５本の制御信号ＣＴ１は５個のスイッチ素子ＳＷ３１－ＳＷ３５のそれぞれに接続されている。起動完了後、これら５個のスイッチ素子ＳＷ３１－ＳＷ３５と第３スイッチ素子ＳＷ３は第２カウンタ回路ＣＮＴ２のカウンタ出力に基づいてオフ状態にされる。第２カウンタ回路ＣＮＴ２の出力信号である制御信号ＣＴ２は、一定の時間の経過の後、第２ノイズ印加回路ＮＩＣ２の全体（増幅回路であるクロック変換回路ＣＣＣ、バイアス設定回路である閾値生成回路ＩＶ２）を停止させるように構成されている。図１には図示されていないが、制御信号ＣＴ２による、クロック変換回路ＣＣＣおよび閾値生成回路ＩＶ２の停止は、実施例１でも利用する事が可能である。

【0070】

図９において、（Ａ）は、第１容量結合回路ＣＣ１の波形を示しており、波形のピーク間の差電位(最高値と最低値との間の差電位）は約１０ｍＶｐｐである。（Ｂ）は、バッファ回路ＢＡＦ１の出力の波形を示す。バッファ回路ＢＡＦ１の出力の波形（Ｂ）は、容量結合回路ＣＣ１の波形（Ａ）からクロックを生成したものである。（Ｃ）は、バッファ回路ＢＡＦ１と第２容量結合回路ＣＣ２通過後の第３スイッチＳＷ３の波形を示す。バッファ回路ＢＡＦ１の出力と第２容量結合回路ＣＣ２により、電荷がチャージされる。容量結合回路ＣＣ１とバッファ回路ＢＡＦ１の出力の遅延時間ｔｄは１／４周期以下とする。容量結合回路ＣＣ２によりチャージするが、（Ｃ）のサイン波の振幅に対して、容量結合回路ＣＣ２の容量値が小さすぎると効果が小さく、大きすぎるとサイン波形が歪んでしまい、位相がずれてしまう。そのため、容量結合回路ＣＣ２の容量値は振幅に応じて、最適な値にする必要がある。そのため、図８の容量結合回路ＣＣ２に示すように、５個の容量素子Ｃ０１－Ｃ０５と５個のスイッチＳＷ３１－ＳＷ３５とで容量結合回路ＣＣ２を構成することで、容量結合回路ＣＣ２の全体的な容量値を振幅に応じて、最適な値に調整できる。これにより、水晶発振回路１０の起動時間を短縮される。

【0071】

実施例２においても、実施例１と同様な効果を得ることができる。

【0072】

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。