2024-4543 メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024004543

(43)【公開日】2024-01-17

(54)【発明の名称】メモリシステム

(51)【国際特許分類】

   G06F 12/06 20060101AFI20240110BHJP

【ＦＩ】

G06F12/06 523A

G06F12/06 550B

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2022104160

(22)【出願日】2022-06-29

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000028

【氏名又は名称】弁理士法人明成国際特許事務所

(72)【発明者】

【氏名】羅 炯竣

(72)【発明者】

【氏名】滝澤 哲郎

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CA04

5B160CA12

(57)【要約】

【課題】メモリシステムにおいて、半導体メモリ装置へのメモリアクセス性能の低下を抑制する。
【解決手段】メモリシステム１００は、複数のバンクグループＢＧ０～ＢＧ１５を備える半導体メモリ装置１２０と、半導体メモリ装置にアクセスする演算装置２００から半導体メモリ装置へのアクセス要求に応じてコマンドを発行するメモリコントローラ１１０と、を備え、メモリコントローラは、アクセス要求のデータのデータ長に応じて、かかるデータへのアクセス時のバースト長であるアクセスバースト長ＢＬａを設定し、複数のバンクグループのうちの互いに異なる複数のバンクグループであって、アクセスバースト長に応じた数の複数のバンクグループであるアクセス先バンクグループに対して並列してアクセスを行う。
【選択図】図１

【特許請求の範囲】

【請求項1】

メモリシステム（１００）であって、
複数のバンクグループ（ＢＧ０～ＢＧ１５）を備える半導体メモリ装置（１２０）と、
前記半導体メモリ装置にアクセスする演算装置（２００）から前記半導体メモリ装置へのアクセス要求に応じてコマンドを発行するメモリコントローラ（１１０）と、
を備え、
前記メモリコントローラは、
前記アクセス要求のデータのデータ長に応じて、かかるデータへのアクセス時のバースト長であるアクセスバースト長（ＢＬａ）を設定し、
前記複数のバンクグループのうちの互いに異なる複数のバンクグループであって、前記アクセスバースト長に応じた数の複数のバンクグループであるアクセス先バンクグループに対して並列してアクセスを行う、
メモリシステム。

【請求項2】

請求項１に記載のメモリシステムであって、
前記半導体メモリ装置は、ｎ（ｎは、２の累乗である整数）個のバンクグループと、ｎ本のデータバス（ＤＢ０～ＤＢ１５）と、を備え、
前記メモリコントローラは、前記アクセスバースト長を、前記半導体メモリ装置の最小アクセス単位のバースト長の１／ｍ（ｍは、ｍ≦ｎを満たす２の累乗である整数）の長さに設定する、
メモリシステム。

【請求項3】

請求項１または請求項２に記載のメモリシステムであって、
前記メモリコントローラは、連続する論理アドレスに対応するデータが、前記アクセス先バンクグループのうちの互いに異なるバンクグループへ格納されるように、論理アドレスから物理アドレスへの変換を行う、
メモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、メモリシステムに関する。

【背景技術】

【0002】

例えば画像処理等を行うＳｏＣ（System on Chip）において、演算を実行するデータ量を抑制する技術の開発が進められている。他方、半導体メモリ装置として用いられるＤＲＡＭ（Dynamic Random Access Memory）においては最小アクセス単位が存在し、その大きさは、ＳｏＣから要求されるデータ量を大幅に上回る。一般的に、半導体メモリ装置に対しては、最小アクセス単位ごとにデータの読み書きが行われる。したがって、要求されたデータともに、アクセスが必要ないデータへのアクセスが発生し、メモリシステムのメモリアクセス性能が低下することが起こり得る。特許文献１に記載のメモリシステムでは、最小アクセス単位のバースト長の半分の長さのデータ長ごとに、半導体メモリ装置が備える２つのバンクグループに対して交互にアクセスすることにより、メモリシステムのメモリアクセス性能の低下を抑制している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開２００９／１３０８８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、近年、最小アクセス単位がより大きな６４ｂｙｔｅである半導体メモリ装置が存在する。このような半導体メモリ装置については、最小アクセス単位の半分の長さのバースト長ごとにアクセスしてもＳｏＣからアクセスを要求されるデータ量を大幅に上回るため、アクセスが必要ないデータへのアクセスが発生し、メモリアクセス性能が低下するという問題が十分に解決され得ない。

【課題を解決するための手段】

【0005】

本開示は、以下の形態として実現することが可能である。

【0006】

本開示の一形態によれば、メモリシステム（１００）が提供される。このメモリシステムは、複数のバンクグループ（ＢＧ０～ＢＧ１５）を備える半導体メモリ装置（１２０）と、 前記半導体メモリ装置にアクセスする演算装置（２００）から前記半導体メモリ装置へのアクセス要求に応じてコマンドを発行するメモリコントローラ（１１０）と、を備え、前記メモリコントローラは、前記アクセス要求のデータのデータ長に応じて、かかるデータへのアクセス時のバースト長であるアクセスバースト長（ＢＬａ）を設定し、前記複数のバンクグループのうちの互いに異なる複数のバンクグループであって、前記アクセスバースト長に応じた数の複数のバンクグループであるアクセス先バンクグループに対して並列してアクセスを行う。

【0007】

この形態のメモリシステムによれば、アクセス要求のデータのデータ長に応じてアクセスバースト長を設定し、アクセスバースト長に応じた数の互いに異なるバンクグループに対して並列してアクセスを行うので、データごとに適切なバースト長で適切な数のバンクグループに対して並列にアクセスを実行でき、不要なデータへのアクセスを抑制して、メモリシステムのメモリアクセス性能の低下を抑制できる。

【図面の簡単な説明】

【0008】

【図1】本実施形態のメモリシステムの概略構成を示す説明図である。

【図2】本実施形態のメモリアクセス処理の手順を示すフローチャートである。

【図3】本実施形態のアクセスバースト長決定処理の手順を示すフローチャートである。

【図4】本実施形態のメモリシステムの動作の一例の前半部分を表すタイミングチャートである。

【図5】本実施形態のメモリシステムの動作の一例の後半部分を表すタイミングチャートである。

【図6】比較例のメモリシステムの動作の一例を表すタイミングチャートである。

【発明を実施するための形態】

【0009】

Ａ．実施形態：
Ａ－１．システム構成：
図１に示すように、本実施形態のメモリシステム１００は、メモリコントローラ１１０と半導体メモリ装置１２０とを備える。メモリシステム１００は、演算装置２００から発行されるアクセス要求に応じて、データの読み書きを実行する。演算装置２００は、例えば、ＣＰＵやＧＰＵ（Graphics Processing Unit）が該当する。本実施形態では、演算装置２００とメモリコントローラ１１０とは、ＳｏＣの一部として同一のチップに実装されている。また、半導体メモリ装置１２０は、演算装置２００とメモリコントローラ１１０とが実装されたチップとは異なる他のチップに実装されている。なお、メモリシステム１００は、演算装置２００に限らず、複数の演算装置２００からアクセス要求を受信してもよい。

【0010】

メモリコントローラ１１０は、バス１０を介して演算装置２００と接続し、演算装置２００から発行される半導体メモリ装置１２０へのアクセス要求を受信する。また、メモリコントローラ１１０は、バス２０を介して半導体メモリ装置１２０と接続し、アクセス要求に応じて、半導体メモリ装置１２０に対してコマンドの発行を行う。メモリコントローラ１１０は、メモリシステム１００の動作の基準となるクロック周期に従って、上述したコマンドの発行を行う。

【0011】

メモリコントローラ１１０は、アクセス要求に含まれるアクセス対象データのデータ長に応じて、アクセスバースト長ＢＬａを設定する。アクセスバースト長ＢＬａは、アクセス対象データへのアクセス時のバースト長を意味する。アクセスバースト長ＢＬａの設定方法については、後述するアクセスバースト長決定処理において説明する。なお、本実施形態では、アクセス対象データのデータ長に応じてアクセスバースト長ＢＬａを設定するか、予め固定長のバースト長を設定するかは、メモリシステム１００の起動時に設定することができる。

【0012】

メモリコントローラ１１０は、アクセス対象データの論理アドレスから、当該データが格納された半導体メモリ装置１２０上の格納領域を示す物理アドレスへの変換を行う。論理アドレスから物理アドレスへの変換方法については、後述するメモリアクセス処理において説明する。

【0013】

アクセス要求が、半導体メモリ装置１２０へのデータの書き込みを要求するライトアクセス要求である場合、メモリコントローラ１１０は、半導体メモリ装置１２０に対して、アクセス要求で指定されたアドレス（以下、「アクセス対象アドレス」とも呼ぶ）へのデータの書き込みを指示するライトコマンドを発行する。また、アクセス要求が、半導体メモリ装置１２０からのデータの読み出しを要求するリードアクセス要求である場合、メモリコントローラ１１０は、半導体メモリ装置１２０に対して、アクセス対象アドレスからのデータの読み出しを指示するリードコマンドを発行する。以下、ライトコマンドとリードコマンドとを総称して、「アクセスコマンド」とも呼ぶ。なお、メモリコントローラ１１０は、少なくとも互いに間隔ｔＣＣＤ＿Ｓのクロック間隔を空けて、複数のアクセスコマンドを順に発行する。間隔ｔＣＣＤ＿Ｓは、半導体メモリ装置１２０の規格により定められている、互いに異なるバンクグループに属する２つのバンクに対して、２つのリードコマンドまたは２つのライトコマンドを続けて発行できる最短のクロック間隔を意味する。

【0014】

半導体メモリ装置１２０は、ライトコマンドを受けて、アクセス対象アドレスにデータを格納し保持する。また、半導体メモリ装置１２０は、リードコマンドを受けて、アクセス対象アドレスに保持していたデータを読み出す。また、半導体メモリ装置１２０は、アクセスコマンドによりアドレスとともにバースト長が指定された場合には、指定されたアドレスを起点として指定されたバースト長の範囲に属するデータを連続して入出力することができる。半導体メモリ装置１２０は、データ記憶部１２１と、データバスＤＢ０～ＤＢ１５と、パラレル－シリアル変換部１２２（以下、「Ｐ－Ｓ変換部１２２」とも呼ぶ）とを備える。本実施形態の半導体メモリ装置１２０はＬＰＤＤＲ５であり、半導体メモリ装置１２０の最小アクセス単位は６４ｂｙｔｅである。

【0015】

データ記憶部１２１は、バンクグループＢＧ０～ＢＧ１５を備える。データ記憶部１２１が備えるバンクグループの数は２の累乗個であることが好ましい。各バンクグループＢＧ０～ＢＧ１５は複数のバンクからなり、各バンクは、記憶素子であるメモリセルがマトリクス状に配置されて形成されている。各メモリセルは、メモリコントローラ１１０から発行されるアクセスコマンドに応じて、データの書き込みおよび読み出しが可能に構成されている。

【0016】

Ｐ－Ｓ変換部１２２は、メモリコントローラ１１０から半導体メモリ装置１２０へのデータの書き込み時には、バス２０を介して、メモリコントローラ１１０から発行された複数のライトコマンドに含まれるデータをシリアルに受信する。Ｐ－Ｓ変換部１２２は、互いに異なる複数のデータバスを介して、互いに異なる複数のバンクグループに対して、受信したデータをパラレルに出力することができる。

【0017】

他方、Ｐ－Ｓ変換部１２２は、半導体メモリ装置１２０からメモリコントローラ１１０へのデータの読み出し時には、互いに異なる複数のデータバスを介して、リードコマンドによりデータの読み出しを指示された複数のバンクグループから読み出されたデータをパラレルに受信することができる。Ｐ－Ｓ変換部１２２は、バス２０を介して、メモリコントローラ１１０に対して、受信したデータをシリアルに出力する。このように、本実施形態では、互いに異なる複数のバンクグループに対するアクセスは、互いに異なる複数のデータバスを用いて、データの書き込みと読み込みとのいずれか一方の同じ種類である複数のアクセスを並列して実行することが可能である。

【0018】

Ａ－２．メモリアクセス処理：
メモリシステム１００は、演算装置２００からアクセス要求を受けて、データの読み出しと書き込みとのいずれかを行うメモリアクセス処理を実行する。図２のステップＳ５に示すように、演算装置２００から受けたアクセス要求がライトアクセス要求である場合、メモリシステム１００は、ステップＳ１０、Ｓ２０、Ｓ３０、Ｓ４０およびＳ５０に示すデータ書込処理を実行する。他方、演算装置２００から受けたアクセス要求がリードアクセス要求である場合、メモリシステム１００は、ステップＳ１２、Ｓ２２、Ｓ３２、Ｓ４２およびＳ５２に示すデータ読出処理を実行する。

【0019】

データ書込処理において、メモリコントローラ１１０は、ライトアクセス要求によるアクセス対象データの要求データ長ＲＬと、アクセス対象データの書き込み先を指示する論理アドレスとを取得する（ステップＳ１０）。

【0020】

ステップＳ２０において、メモリコントローラ１１０は、図３に示す、アクセスバースト長決定処理を実行する。本処理において、メモリコントローラ１１０は、アクセスバースト長ＢＬａを、半導体メモリ装置１２０の最小アクセス単位のバースト長（以下、「基本バースト長ＢＬ」とも呼ぶ）の１／ｍ（ｍは、ｍ≦ｎを満たす２の累乗である整数）の長さに設定する。ｎは、データ記憶部１２１が備えるバンクグループの数を意味する。本処理において設定されたアクセスバースト長ＢＬａは、アクセス対象データの論理アドレスに紐づいてメモリコントローラ１１０に記憶され、後述するデータ読出処理においても、アクセス対象データが書き込まれた際に設定されたアクセスバースト長ＢＬａが用いられる。

【0021】

要求データ長ＲＬの長さが基本バースト長ＢＬの半分以上である場合（ステップＳ２１０：Ｙｅｓ）、メモリコントローラ１１０は、アクセスバースト長ＢＬａを基本バースト長ＢＬの長さに設定する（ステップＳ２１２）。

【0022】

要求データ長ＲＬの長さが基本バースト長ＢＬの半分未満（ステップＳ２１０：Ｎｏ）、かつ、要求データ長ＲＬの長さが基本バースト長ＢＬの１／４以上である場合（ステップＳ２２０：Ｙｅｓ）、メモリコントローラ１１０は、アクセスバースト長ＢＬａを基本バースト長ＢＬの半分の長さに設定する（ステップＳ２２２）。

【0023】

要求データ長ＲＬの長さが基本バースト長ＢＬの１／４未満（ステップＳ２２０：Ｎｏ）、かつ、要求データ長ＲＬの長さが基本バースト長ＢＬの１／８以上である場合（ステップＳ２３０：Ｙｅｓ）、メモリコントローラ１１０は、アクセスバースト長ＢＬａを基本バースト長ＢＬの１／４の長さに設定する（ステップＳ２３２）。

【0024】

要求データ長ＲＬの長さが基本バースト長ＢＬの１／８未満（ステップＳ２３０：Ｎｏ）、かつ、要求データ長ＲＬの長さが基本バースト長ＢＬの１／１６以上である場合（ステップＳ２４０：Ｙｅｓ）、メモリコントローラ１１０は、アクセスバースト長ＢＬａを基本バースト長ＢＬの１／８の長さに設定する（ステップＳ２４２）。

【0025】

要求データ長ＲＬの長さが基本バースト長ＢＬの１／１６未満である場合（ステップＳ２４０：Ｎｏ）、メモリコントローラ１１０は、アクセスバースト長ＢＬａを基本バースト長ＢＬの１／１６の長さに設定する（ステップＳ２５０）。メモリコントローラ１１０は、アクセスバースト長ＢＬａの設定後、アクセスバースト長決定処理を終了する。

【0026】

図２のステップＳ３０において、メモリコントローラ１１０は、設定されたアクセスバースト長ＢＬａに応じて、取得した論理アドレスを物理アドレスへ変換する。変換後に得られる物理アドレスは、上述のアクセス対象アドレスに相当する。本実施形態では、メモリコントローラ１１０は、予め設定された変換規則に従って、論理アドレスを物理アドレスへ変換する。変換規則はアクセスバースト長ＢＬａによって異なる。例えば、各データのアクセスバースト長ＢＬａの長さが基本バースト長ＢＬの半分であって、各データに割り当てられた論理アドレスが連続する複数のデータは、バンクグループＢＧ０とバンクグループＢＧ１とに交互に格納されるように物理アドレスが定められる。また、各データのアクセスバースト長ＢＬａの長さが基本バースト長ＢＬの１／１６であって、各データに割り当てられた論理アドレスが連続する複数のデータは、バンクグループＢＧ０～ＢＧ１５に順に格納されるように物理アドレスを定められる。このように、本実施形態では、メモリコントローラ１１０は、アクセスバースト長ＢＬａが基本バースト長ＢＬの１／ｐ（ｐは、２の累乗である整数）の長さである場合、互いに異なるｐ個のバンクグループ（以下、「アクセス先バンクグループ」とも呼ぶ）に順にデータが格納されるように、論理アドレスから物理アドレスへの変換を行う。

【0027】

ステップＳ４０において、メモリコントローラ１１０はライトコマンドを生成し、半導体メモリ装置１２０へライトコマンドを発行する。ライトコマンドは、アクセス対象データと、アクセス対象アドレスとアクセスバースト長ＢＬａとを少なくとも含む。

【0028】

ステップＳ５０において、半導体メモリ装置１２０は、ライトコマンドを受信して、アクセス対象アドレスに対応するメモリセルにアクセス対象データを書き込む。以上で、メモリシステム１００は、データ書込処理を終了しメモリアクセス処理を終了する。

【0029】

データ読出処理において、メモリコントローラ１１０は、リードアクセス要求によるアクセス対象データの読み出し元を指示する論理アドレスを取得する（ステップＳ１２）。上述のように、アクセス対象データのアクセスバースト長ＢＬａは、アクセス対象データの論理アドレスに紐づいて記憶されており、以下の処理において、アクセス対象データが書き込まれた際に設定されたアクセスバースト長ＢＬａが用いられる。

【0030】

ステップＳ３２において、メモリコントローラ１１０は、アクセスバースト長ＢＬａに応じて、取得した論理アドレスを物理アドレスへ変換する。上述のステップＳ３０における処理と同様に、メモリコントローラ１１０は、予め設定された変換規則に従って、論理アドレスを物理アドレスへ変換する。

【0031】

ステップＳ４２において、メモリコントローラ１１０はリードコマンドを生成し、半導体メモリ装置１２０に対してリードコマンドを発行する。リードコマンドは、アクセス対象アドレスとアクセスバースト長ＢＬａとを少なくとも含む。

【0032】

ステップＳ５２において、半導体メモリ装置１２０は、リードコマンドを受信して、アクセス対象アドレスに対応するメモリセルからアクセス対象データを読み出す。以上で、メモリシステム１００は、データ読出処理を終了しメモリアクセス処理を終了する。

【0033】

一般に、演算装置２００からメモリシステム１００へのアクセスでは、連続する論理アドレスに対して、データの書き込みと読み込みとのいずれか一方である同じ種類のアクセスが連続して行われる。本実施形態では、上述のように、連続する論理アドレスに対応するデータは、互いに異なるバンクグループへ格納されるように物理アドレスが定められる。また、上述のように、半導体メモリ装置１２０は、互いに異なる複数のバンクグループに対してアクセスする場合、互いに異なる複数のデータバスを用いて、各バンクグループへのアクセスを並列して実行可能に構成されている。したがって、メモリシステム１００は、演算装置２００から連続して発行される複数のアクセス要求に対応するメモリアクセス処理を並列して実行することができ、効率よくメモリアクセスを実行できる。

【0034】

複数のアクセスの並列処理について、図４および図５を用いてより具体的に説明する。図４および図５は、上述のようにＬＰＤＤＲ５として構成された半導体メモリ装置１２０が、基本バースト長ＢＬを３２としてデータの読み出しを実行する場合の動作の一例を示す。図４および図５に示す例において、リードコマンドＲ０～Ｒ３はそれぞれ、データＤ０～Ｄ３の読み出しを指示するコマンドである。データＤ０～Ｄ３のアクセスバースト長ＢＬａはそれぞれ、基本バースト長ＢＬの１／４の長さである。データＤ０～Ｄ３はそれぞれ、バンクグループＢＧ０～ＢＧ３に格納されている。半導体メモリ装置１２０は、リードコマンドＲ０～Ｒ３を受信して、バンクグループＢＧ０～ＢＧ３それぞれにおいて、データ出力準備を並列して行う。バンクグループＢＧ０～ＢＧ３それぞれにおいてデータ出力準備が完了した後、データＤ０～Ｄ３は、クロック間隔を空けることなく連続して演算装置２００へ出力される。

【0035】

他方、同一のバンク、または、同一のバンクグループの互いに異なるページに属する複数のデータを連続して読み出す場合には、ページごとに一連のデータ出力準備が終了しないと他のページについてのデータ出力準備を開始できない。そのため、図６に示すように、ともにバンクグループＢＧ０に属するデータＤ４およびデータＤ５に連続してアクセスする場合には、これらのアクセスを並列して実行できず、２つのデータ出力の間にクロック間隔の空きが生じる。

【0036】

以上のように、メモリシステム１００は、バンクグループＢＧ０～ＢＧ３へアクセスを並列して実行することにより、クロック間隔を空けずに連続してデータＤ０～Ｄ３を読み出すことができるので、メモリアクセス性能の低下を抑制できる。

【0037】

以上説明した実施形態のメモリシステム１００によれば、アクセス対象データのデータ長に応じてアクセスバースト長ＢＬａを設定し、アクセスバースト長ＢＬａに応じた数のアクセス先バンクグループに対して並列してアクセスを行うので、アクセス対象データごとに適切なバースト長で並列してアクセスを実行でき、不要なデータへのアクセスを抑制して、メモリシステム１００のメモリアクセス性能の低下を抑制できる。

【0038】

また、メモリコントローラ１１０は、連続する論理アドレスに対応するデータが、アクセス先バンクグループのうちの互いに異なるバンクグループへ格納されるように、論理アドレスから物理アドレスへの変換を行うので、連続する論理アドレスに対応するデータへのアクセス要求を並列して処理できる確率が高まり、メモリシステム１００のメモリアクセス性能の低下をより抑制できる。

【0039】

Ｂ．他の実施形態：
（Ｂ１）上記実施形態において、半導体メモリ装置１２０は、演算装置２００とメモリコントローラ１１０とが実装されたチップとは異なる他のチップに実装されているが、本開示はこれに限定されない。メモリコントローラ１１０と半導体メモリ装置１２０とが同一のチップに実装され、演算装置２００は、メモリコントローラ１１０と半導体メモリ装置１２０とが実装されたチップとは異なる他のチップに実装されていてもよい。また、メモリコントローラ１１０と半導体メモリ装置１２０と演算装置２００とが、同一のチップに実装されていてもよい。

【0040】

（Ｂ２）上記実施形態において、半導体メモリ装置１２０は、バンクグループの数と同数のデータバスを備えるが、本開示はこれに限定されない。半導体メモリ装置１２０のデータ処理速度によっては、半導体メモリ装置１２０が備えるバンクグループすべてに対して並列してアクセスを実行できないことがある。このような場合には、半導体メモリ装置１２０のデータ処理速度に応じて、データバスの数は、２以上であってバンクグループの数よりも少ない数であってもよい。かかる形態においても、メモリシステム１００は、上記実施形態と同様の効果を奏する。

【0041】

（Ｂ３）上記実施形態において、メモリコントローラ１１０は、例えば、連続する論理アドレスが割り当てられ、各データのアクセスバースト長ＢＬａが基本バースト長ＢＬの１／１６である複数のデータが、バンクグループＢＧ０～ＢＧ１５に順に格納されるように物理アドレスを定めるが、本開示はこれに限定されない。メモリコントローラ１１０は、連続する論理アドレスが割り当てられ、各データのアクセスバースト長ＢＬａが基本バースト長ＢＬの１／１６である複数のデータが、バンクグループＢＧ０～ＢＧ７に順に格納されるように物理アドレスを定めてもよい。このように物理アドレスを定めても、メモリシステム１００は、上記実施形態と同様の効果を奏する。

【0042】

本開示は、上述の実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した形態中の技術的特徴に対応する各実施形態中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

【符号の説明】

【0043】

１００…メモリシステム、１１０…メモリコントローラ、１２０…半導体メモリ装置、２００…演算装置、ＢＧ０～ＢＧ１５…バンクグループ、ＢＬａ…アクセスバースト長、
ＤＢ０～ＤＢ１５…データバス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】