特開 2024-45650 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024045650

(43)【公開日】2024-04-02

(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240326BHJP

   H01L 29/12 20060101ALI20240326BHJP

   H01L 29/861 20060101ALI20240326BHJP

   H01L 21/336 20060101ALI20240326BHJP

   H01L 21/822 20060101ALI20240326BHJP

【ＦＩ】

H01L29/78 652F

H01L29/78 652T

H01L29/78 657C

H01L29/78 657F

H01L29/78 652Q

H01L29/78 653A

H01L29/78 652J

H01L29/78 652D

H01L29/78 652M

H01L29/91 C

H01L29/78 658A

H01L29/78 658E

H01L27/04 H

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2024023820

(22)【出願日】2024-02-20

(62)【分割の表示】P 2020085491の分割

【原出願日】2020-05-14

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】星 保幸

(57)【要約】

【課題】オン抵抗を低減させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。
【解決手段】メイン半導体素子１１は、トレンチゲート構造の縦型ＭＯＳＦＥＴであり、トレンチ３７ａの底面の電界緩和用の第１，２ｐ⁺型領域６１ａ，６２ａを有する。第１ｐ⁺型領域６１ａは、深さ方向Ｚにトレンチ３７ａの底面に対向し、ゲート電極３９ａが延在する方向と同じ第１方向Ｘに点在する。第２ｐ⁺型領域６２ａは、互いに隣り合うトレンチ３７ａ間において第１方向Ｘに、トレンチ３７ａと略同じ長さで直線状に延在する。ｐ⁺⁺型コンタクト領域３６ａは、前記第１方向に点在する。メイン半導体素子１１は、第１方向Ｘに隣接する２つのｐ⁺⁺型コンタクト領域３６ａ間のｎ⁺型ソース領域３５ａと、第１方向Ｘに隣接する２つの第１ｐ⁺型領域６１ａ間のｎ型電流拡散領域３３ａと、が設けられた、第１方向Ｘに垂直な第１断面を含む。
【選択図】図５Ｂ

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板と、
前記半導体基板のおもて面において前記半導体基板のおもて面に平行な第１方向に延在してトレンチゲート構造をなすトレンチと、
前記半導体基板のおもて面の上に設けられたソース電極と、
前記半導体基板のおもて面側に前記トレンチの側壁に隣接して設けられ、前記ソース電極に接続された第１導電型のソース領域と、
前記半導体基板のおもて面側に前記第１方向において選択的に設けられ、前記ソース電極に接続された第２導電型のコンタクト領域と、
前記第１方向において所定の間隔で設けられ、前記トレンチの底面と深さ方向において対向する、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向に前記トレンチの底面よりも幅が広い第２導電型の底面領域と、
を備え、
前記第１方向に隣接する２つの前記コンタクト領域間の第１領域と、前記第１方向に隣接する２つの前記底面領域間の第２領域と、が設けられた、前記第１方向に垂直な第１断面を含むことを特徴とする炭化珪素半導体装置。

【請求項2】

前記コンタクト領域と前記底面領域とが設けられた、前記第１方向に垂直な第２断面を含むことを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記半導体基板の内部に前記第１方向において選択的に設けられ、前記底面領域を電気的に前記コンタクト領域に接続する第２導電型の連結領域を備えることを特徴とする請求項２に記載の炭化珪素半導体装置。

【請求項4】

前記第１断面におけるＪＦＥＴ抵抗は、前記第２断面におけるＪＦＥＴ抵抗よりも低いことを特徴とする請求項２または３に記載の炭化珪素半導体装置。

【請求項5】

前記トレンチに沿った部分にチャネルが形成される第２導電型のベース領域と、
前記ベース領域の、前記ソース電極側に対して反対側に設けられ、前記チャネルを通って流れる主電流の電流経路を構成する第１導電型の電流経路領域と、
を備え、
前記底面領域は、前記第２断面において、前記電流経路を前記第１断面よりも狭めていることを特徴とする請求項２から４のいずれか１項に記載の炭化珪素半導体装置。

【請求項6】

前記第２領域には、前記電流経路領域が設けられることを特徴とする請求項５に記載の炭化珪素半導体装置。

【請求項7】

前記第１領域には、前記ソース領域が設けられることを特徴とする請求項１から６のいずれか１項に記載の炭化珪素半導体装置。

【請求項8】

前記ソース領域は、前記コンタクト領域の周囲を囲む梯子状の平面形状をなすことを特徴とする請求項１から７のいずれか１項に記載の炭化珪素半導体装置。

【請求項9】

前記コンタクト領域の前記第１方向の幅は、前記底面領域の前記第１方向の幅よりも広いことを特徴とする請求項１から８のいずれか１項に記載の炭化珪素半導体装置。

【請求項10】

炭化珪素からなる半導体基板と、前記半導体基板のおもて面において前記半導体基板のおもて面に平行な第１方向に延在してトレンチゲート構造をなすトレンチと、前記半導体基板のおもて面の上に設けられたソース電極と、前記半導体基板のおもて面側に前記トレンチの側壁に隣接して設けられ、前記ソース電極に接続された第１導電型のソース領域と、前記ソース電極に接続された第２導電型のコンタクト領域と、前記トレンチの底面と深さ方向において対向する、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向に前記トレンチの底面よりも幅が広い第２導電型の底面領域と、を備える炭化珪素半導体装置の製造方法であって、
前記半導体基板に第２導電型の不純物をイオン注入し、前記半導体基板の内部に前記第１方向において所定の間隔で前記底面領域を形成する工程と、
前記第１方向に隣接する２つの前記コンタクト領域間の第１領域と、前記第１方向に隣接する２つの前記底面領域間の第２領域と、が設けられた、前記第１方向に垂直な第１断面を含むように前記半導体基板に第２導電型の不純物をイオン注入し、前記半導体基板のおもて面側に前記第１方向において選択的に前記コンタクト領域を形成する工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、半導体基板（半導体チップ）の内部にｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵しており、自身を保護するための還流ダイオードとしてこの寄生ダイオードを使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく使用することができ、経済性の面でも注目されている。

【0005】

パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

【0006】

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

【0007】

また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、トレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

【0008】

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。

【0009】

従来の半導体装置の構造について説明する。図１３は、従来の半導体装置の構造を示す断面図である。図１３には、図１４の切断線ＡＡ－ＡＡ’における断面構造を示す。図１４は、従来の半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１４には、メイン半導体素子のトレンチ２３７の底面にかかる電界を緩和させる第１，２ｐ⁺型領域２６１，２６２（ハッチング部分）のレイアウトを示す。

【0010】

図１３，１４に示す従来の半導体装置２２０は、メイン半導体素子として、炭化珪素からなる半導体基板（半導体チップ）２１０のおもて面側に一般的なトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴを備える。半導体基板２１０は、炭化珪素からなるｎ⁺型出発基板２７１のおもて面上にｎ^-型ドリフト領域２３２およびｐ型ベース領域２３４となる各炭化珪素層２７２，２７３を順にエピタキシャル成長させてなる。

【0011】

半導体基板２１０の、ｐ型炭化珪素層２７３側の主面をおもて面とし、ｎ⁺型出発基板２７１側の主面を裏面とする。ＭＯＳゲートは、ｐ型ベース領域２３４、ｎ⁺型ソース領域２３５、ｐ⁺⁺型コンタクト領域２３６、トレンチ２３７、ゲート絶縁膜２３８およびゲート電極２３９で構成される。トレンチ２３７は、半導体基板２１０のおもて面に平行な第１方向Ｘ（図１４の縦方向）に延在するストライプ状に配置されている。

【0012】

半導体基板２１０の内部において、ｐ型ベース領域２３４よりもｎ⁺型ドレイン領域２３１に近い位置に、トレンチ２３７の底面にかかる電界を緩和させる第１，２ｐ⁺型領域２６１，２６２が設けられている。第１ｐ⁺型領域２６１は、ｐ型ベース領域２３４と離れて設けられ、トレンチ２３７が延在する方向と同じ第１方向Ｘに直線状に延在して、深さ方向Ｚにトレンチ２３７の底面全体に対向する。

【0013】

第２ｐ⁺型領域２６２は、互いに隣り合うトレンチ２３７間に、第１ｐ⁺型領域２６１およびトレンチ２３７と離れて設けられ、かつｐ型ベース領域２３４に接する。第２ｐ⁺型領域２６２は、トレンチ２３７が延在する方向と同じ第１方向Ｘに直線状に延在する。ソース電極として機能する金属シリサイド膜２４１、バリアメタル２４６およびソースパッド２２１は半導体基板２１０のおもて面に順に積層されている。

【0014】

ソースパッド２２１上の配線構造と、半導体基板２１０の裏面のドレイン電極２５１に接合された冷却フィン（不図示）と、で両面冷却構造が構成される。符号２３３，２４０，２４０ａはそれぞれｎ型電流拡散領域、層間絶縁膜およびコンタクトホールである。符号２４２～２４５は、バリアメタル２４６を構成する金属膜である。符号２４７～２５０は、ソースパッド２２１上の配線構造を構成する各部である。

【0015】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、トレンチ（ゲートトレンチ）の深さをｐ型ベース領域の深さよりも浅くし、トレンチの底面にｎ型ドリフト領域に達するｎ型領域を設けた装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、トレンチよりも深い位置にｐ型ベース領域とｎ型ドリフト領域とのｐｎ接合を形成して、当該ｐｎ接合に電界を集中させ、トレンチの底面コーナー部に電界を集中させないことで、ゲート絶縁膜の破壊耐量を向上させて高耐圧化を図っている。

【0016】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、ｐ型ベース領域を、低不純物濃度で幅が狭い第１領域と、高不純物濃度で幅が広い第２領域と、で構成した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、ｐ型ベース領域を、第１領域で幅を狭くし、かつ不純物濃度を低くすることで低オン抵抗化し、さらに第１領域で幅を狭くし、かつ第２領域で幅を広くすることでパンチスルーを防止して耐圧を維持し、高不純物濃度で幅が広い第２領域でソース電極とオーミック接触させている。

【0017】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、短いピッチで配置された一部の互いに隣り合うトレンチ（ゲートトレンチ）間を、寄生トランジスタが存在しない領域とした装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、一部の互いに隣り合うトレンチ間のピッチを短くして、当該トレンチの底面のｐ型フローティング領域にアバランシェ発生時に流れる正孔電流を集中させ、この電流集中箇所を寄生トランジスタが存在しない領域とすることで、アバランシェ耐量を向上させている。

【0018】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、ｎ^-型ドリフト領域とｐ型ベース領域との間に設けられた、トレンチ（ゲートトレンチ）底面にかかる電界を緩和させる複数のｐ⁺型領域間にｎ型領域を有する装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、ｐ⁺型領域間のｎ型領域を当該ｐ⁺型領域よりもドレイン側に深くし、互いに隣り合うｐ⁺型領域間を通ってチャネルを流れる電流の経路を狭くなりにくくすることで、耐圧を維持したまま、オン抵抗を低減させている。

【0019】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、ｎ^-型ドリフト領域とｐ型ベース領域との間に、トレンチ（ゲートトレンチ）底面にかかる電界を緩和させる複数のｐ⁺型領域を有し、互いに隣り合うトレンチ間のｐ⁺型領域の一部をｐ型ベース領域側へ延在させてｐ型ベース領域に接続した装置が提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、互いに隣り合うトレンチ間のｐ⁺型領域を部分的に間引くことで、アバランシェ発生時に流れる正孔電流をソース電極へ吐き出しやすくしている。

【0020】

従来のトレンチゲート構造の縦型ＭＯＳＦＥＴとして、ｎ^-型ドリフト領域とｐ型ベース領域との間に、トレンチ（ゲートトレンチ）底面にかかる電界を緩和させる複数のｐ⁺型領域を有し、これらｐ⁺型領域のうち、互いに隣り合うトレンチ間のｐ⁺型領域がすべてトレンチと同じ方向に直線状に延在し、トレンチの底面よりもドレイン側に深い位置に、トレンチと直交する方向に延在するストライプ状にｐ⁺型領域が配置された装置が提案されている（例えば、下記特許文献６参照。）。

【0021】

下記特許文献６では、半導体基板のおもて面に平行な方向に隣り合うトレンチとｐ⁺型領域との間、および、トレンチの底面よりもドレイン側に深い位置にトレンチと離れて配置され互いに隣り合うｐ⁺型領域間に、ｎ^-型ドリフト領域よりも高不純物濃度のｎ型領域が配置されている。このｎ型領域によって、ｎ^-型ドリフト領域とｐ型ベース領域との間にｐ⁺型領域を部分的に配置したとしても、チャネルを流れる電流の経路を狭くなりにくく、耐圧を維持したまま、オン抵抗が低減される。

【先行技術文献】

【特許文献】

【0022】

【特許文献1】特許第４６７８９０２号公報

【特許文献2】特開２０１１－０２３６７５号公報

【特許文献3】特開２０１７－０９８４０３号公報

【特許文献4】国際公開第２０１７／０６４９４８号

【特許文献5】特開２０１９－１０２５５５号公報

【特許文献6】特開２０１９－０４６９０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0023】

しかしながら、従来の半導体装置２２０のメイン半導体素子（図１３，１４参照）では、単位セルの微細化とともに、ｎ^-型ドリフト領域２３２の、第１，２ｐ⁺型領域２６１，２６２間の幅ｗ１０１が狭くなる。この幅ｗ１０１が狭くなった部分でＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗が高くなり、オン抵抗が高くなるため、動作損失（電力損失）が大きくなる。特に、半導体装置２２０を高機能構造とする場合、メイン半導体素子を低オン抵抗化して、半導体装置２２０の総動作損失を低下させることが必要となる。

【0024】

半導体装置２２０を高機能構造とした場合、メイン半導体素子は、短絡耐量等を超えないように、電流センス部や温度センス部等の高機能部（不図示）の出力信号に基づいて外部回路により動作制御される。メイン半導体素子単体では、メイン半導体素子の定格電流の４倍程度の電流が流れる印加電圧を許容印加電圧（実力値）とすれば十分である。このため、半導体装置２２０の総動作損失が大きくなると、メイン半導体素子に実力値を超える電圧が印加され、メイン半導体素子が破壊や誤作動するからである。

【0025】

この発明は、上述した従来技術による課題を解消するため、オン抵抗を低減させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0026】

上述した課題を解決し、本発明の目的を達成するため、この発明は、次の特徴を有する。炭化珪素からなる半導体基板のおもて面において前記半導体基板のおもて面に平行な第１方向に延在してトレンチゲート構造をなすトレンチと、前記半導体基板のおもて面の上に設けられたソース電極と、前記半導体基板のおもて面側に前記トレンチの側壁に隣接して設けられ、前記ソース電極に接続された第１導電型のソース領域と、前記半導体基板のおもて面側に前記第１方向において選択的に設けられ、前記ソース電極に接続された第２導電型のコンタクト領域と、前記第１方向において所定の間隔で設けられ、前記トレンチの底面と深さ方向において対向する、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向に前記トレンチの底面よりも幅が広い第２導電型の底面領域と、を備え、前記第１方向に隣接する２つの前記コンタクト領域間の第１領域と、前記第１方向に隣接する２つの前記底面領域間の第２領域と、が設けられた、前記第１方向に垂直な第１断面を含む。

【0027】

または、炭化珪素からなる半導体基板のおもて面において前記半導体基板のおもて面に平行な第１方向に延在してトレンチゲート構造をなすトレンチと、前記半導体基板のおもて面の上に設けられたソース電極と、前記ソース電極に接続された第１導電型のソース領域と、前記ソース電極に接続された第２導電型のコンタクト領域と、前記トレンチの底面と深さ方向において対向する、前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向に前記トレンチの底面よりも第２導電型の底面領域と、を備える炭化珪素半導体装置の製造方法であって、次の特徴を有する。前記半導体基板に第２導電型の不純物をイオン注入し、前記半導体基板の内部に前記第１方向において所定の間隔で前記底面領域を形成する工程と、前記第１方向に隣接する２つの前記コンタクト領域間の第１領域と、前記第１方向に隣接する２つの前記底面領域間の第２領域と、が設けられた、前記第１方向に垂直な第１断面を含むように前記半導体基板に第２導電型の不純物をイオン注入し、前記半導体基板のおもて面側に前記第１方向において選択的に前記コンタクト領域を形成する工程と、を含む。

【発明の効果】

【0028】

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、オン抵抗を低減させることができるという効果を奏する。

【図面の簡単な説明】

【0029】

【図1】実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の活性領域の断面構造を示す断面図である。

【図3】図１の活性領域の断面構造を示す断面図である。

【図4】図１の活性領域の断面構造を示す断面図である。

【図5A】図１の活性領域の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図5B】図１の活性領域の一部を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。

【図5C】図１の活性領域の一部を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。

【図6】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図7】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図8】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図9】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図10】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図11】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図12】実施例の耐圧特性およびオン抵抗特性を示す特性図である。

【図13】従来の半導体装置の構造を示す断面図である。

【図14】従来の半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【発明を実施するための形態】

【0030】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0031】

（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。ここでは、実施の形態にかかる半導体装置を構成するワイドバンドギャップ半導体材料として炭化珪素（ＳｉＣ）を用いた場合を例に、実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【0032】

図１に示す実施の形態にかかる半導体装置２０は、炭化珪素からなる同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する。活性領域１は、半導体基板１０の略中央（チップ中央）に設けられている。メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。

【0033】

メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時に、半導体基板１０の裏面からおもて面に向かう方向（深さ方向Ｚに対して反対方向）にメイン半導体素子１１の主電流（ドリフト電流）が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。略矩形状の平面形状のメイン有効領域１ａの３辺が後述するエッジ終端領域２に隣接する。

【0034】

メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域１ａの残りの１辺とエッジ終端領域２との間に配置される。

【0035】

エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、活性領域１に隣接して、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造（不図示）が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。

【0036】

メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。

【0037】

ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド）２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。

【0038】

ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン４８ｂ～４８ｄ（図３，４参照）やワイヤー（不図示）の接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿った第１方向Ｘに１列に配置された場合を示す。図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する。

【0039】

電流センス部１２は、メイン半導体素子１１に並列接続され、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。

【0040】

電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする）１２ａに配置されている。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。

【0041】

また、半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａを除く領域のほぼ全域において、半導体基板１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図２，３参照）が延在している。

【0042】

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１（半導体基板１０）の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体基板１０のおもて面の層間絶縁膜４０上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されたポリシリコンダイオードであってもよいし、半導体基板１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。

【0043】

過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１を制御する。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。

【0044】

次に、実施の形態にかかる半導体装置２０の断面構造について説明する。図２～４は、図１の活性領域の断面構造を示す断面図である。図５Ａは、図１の活性領域の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図５Ｂ，５Ｃは、図１の活性領域の一部を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。図２には、メイン有効領域１ａおよび電流センス部１２の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４における断面構造）を示す。図３には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１－Ｘ２、切断線Ｘ３－Ｘ４および切断線Ｙ１－Ｙ２における断面構造）を示す。

【0045】

図２，３のメイン有効領域１ａおよびセンス有効領域１２ａにはそれぞれ一部の単位セルを示す。図２，３のメイン有効領域１ａの断面構造は、図５Ａの切断線Ａ－Ａ’における断面構造に相当する。図２，３には、メイン有効領域１ａの最も第２方向Ｙ側の単位セルを示しており、メイン有効領域１ａの外周部分である最外周のトレンチ３７ａの外側にはｎ⁺型ソース領域３５ａを有していない構成としている。また、図５Ａに示すように、メイン有効領域１ａにおける断面構造は互いに隣り合うすべてのトレンチ３７ａ間にｎ⁺型ソース領域３５ａを有する。

【0046】

図４には、図５Ａの切断線Ｂ－Ｂ’における断面構造を示す。図５Ａ～５Ｃには、メイン半導体素子１１のトレンチ３７ａの底面にかかる電界を緩和させる第１ｐ⁺型領域６１ａ（第１高濃度領域：破線の矩形で囲むハッチング部分）および第２ｐ⁺型領域６２ａ（第２高濃度領域：破線の縦線間のハッチング部分）のレイアウトを示す。図５Ａ～５Ｃには、第１，２ｐ⁺型領域６１ａ，６２ａの平面的な配置が明確になるように、第１，２ｐ⁺型領域６１ａ，６２ａの他に、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａおよびトレンチ３７ａ等を図示している。

【0047】

メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成されたトレンチゲート構造のＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を有する。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域（第１半導体領域）３２およびｐ型ベース領域（第２半導体領域）３４ａとなる各炭化珪素層７２，７３を順にエピタキシャル成長させてなる。

【0048】

ｎ⁺型出発基板７１は、メイン半導体素子１１および電流センス部１２のｎ⁺型ドレイン領域３１となる。半導体基板１０の、ｐ型炭化珪素層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面（ｎ⁺型出発基板７１の裏面）を裏面とする。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ～４８ｄ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。

【0049】

トレンチ３７ａは、半導体基板１０のおもて面から深さ方向Ｚにｐ型炭化珪素層７３を貫通してｎ^-型炭化珪素層７２に達する。トレンチ３７ａは、半導体基板１０のおもて面に平行な方向（ここでは第１方向Ｘ）に延在するストライプ状に配置される。トレンチ３７ａの短手方向（ここでは第２方向Ｙ）の幅は、例えば１．０μｍ程度である。トレンチ３７ａの内部に、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。ゲート電極３９ａは、トレンチ３７ａの内部において、トレンチ３７ａが延在する第１方向Ｘに直線状に延在する。

【0050】

互いに隣り合うトレンチ３７ａ間において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域（第３半導体領域）３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に、ｐ型ベース領域３４ａに接してそれぞれ選択的に設けられている。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面に露出されている。

【0051】

ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが半導体基板１０のおもて面に露出とは、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが後述する層間絶縁膜４０の第１コンタクトホール４０ａの内部で後述するＮｉＳｉ膜４１ａに接することである。ｎ⁺型ソース領域３５ａとｐ⁺⁺型コンタクト領域３６ａとは、互いに隣り合うトレンチ３７ａ間において、ゲート電極３９ａが延在する方向と同じ第１方向Ｘに交互に繰り返し配置されている。

【0052】

ｎ⁺型ソース領域３５ａはトレンチ３７ａの側壁においてゲート絶縁膜３８ａに接し、ｐ⁺⁺型コンタクト領域３６ａはトレンチ３７ａから離れた位置においてｎ⁺型ソース領域３５ａに接する。ｎ⁺型ソース領域３５ａは、互いに隣り合うトレンチ３７ａ間においてｐ⁺⁺型コンタクト領域３６ａの周囲を囲む梯子状の平面形状をなす。このため、ｎ⁺型ソース領域３５ａは、トレンチ３７ａの側壁に沿って第１方向Ｘに延在する部分と、第１方向Ｘに互いに隣り合うｐ⁺⁺型コンタクト領域３６ａ間に挟まれた部分と、を有する。

【0053】

ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体基板１０のおもて面に達して露出され、ｐ型ベース領域３４ａの、半導体基板１０のおもて面に露出された表面領域の周囲をｎ⁺型ソース領域３５ａが囲む。半導体基板１０の内部において、ｐ型ベース領域３４ａとｎ⁺型ドレイン領域３１（ｎ⁺型出発基板７１）との間に、ｐ型ベース領域３４ａおよびｎ⁺型ドレイン領域３１に接して、ｎ^-型ドリフト領域３２が設けられている。

【0054】

ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域（電流経路領域）３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。また、半導体基板１０の内部において、トレンチ３７ａの底面よりもｎ⁺型ドレイン領域３１に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ⁺型領域６１ａ，６２ａが設けられている。

【0055】

第１，２ｐ⁺型領域６１ａ，６２ａはｎ型電流拡散領域３３ａの内部で終端し、ｎ型電流拡散領域３３ａに周囲を囲まれていてもよい（不図示）。第１，２ｐ⁺型領域６１ａ，６２ａは、ドレイン側にｎ型電流拡散領域３３ａと同じ位置で終端して、ｎ^-型ドリフト領域３２に接していてもよい（不図示）。または、第１，２ｐ⁺型領域６１ａ，６２ａは、ｎ型電流拡散領域３３ａよりもドレイン側に延在して、ｎ^-型ドリフト領域３２の内部で終端していてもよい（図２～４参照）。言い換えれば、ｎ型電流拡散領域３３ａは、第１，２ｐ⁺型領域６１ａ，６２ａよりも深く形成しても浅く形成してもよい。

【0056】

第１ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第１ｐ⁺型領域６１ａは、トレンチ３７ａの底面と接していてもよいし、接していなくてもよい。第１ｐ⁺型領域６１ａは、ゲート電極３９ａが延在する方向と同じ第１方向Ｘに点在する（図５Ａ参照）。深さ方向Ｚにトレンチ３７ａの底面に対向する部分で、第１方向Ｘに、第１ｐ⁺型領域６１ａとｎ型電流拡散領域３３ａとが交互に繰り返し配置されている。これにより、第１ｐ⁺型領域６１ａによるトレンチ３７ａの底面での電界緩和効果を得るとともに、低オン抵抗化を図ることができる。

【0057】

第１ｐ⁺型領域６１ａは、例えば略矩形状の平面形状を有する。第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２は、例えば１．０μｍ以下程度である。第１ｐ⁺型領域６１ａの第１方向Ｘの幅ｗ１２は、例えばイオン注入による加工限界値以上で１．０μｍ以下程度であり、好ましくは第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２と略同じ寸法であることがよい。また、第１ｐ⁺型領域６１ａの第１方向Ｘの幅ｗ１２は、例えば第１ｐ⁺型領域６１ａの第２方向Ｙの幅ｗ２１よりも狭いことがよい。

【0058】

このように、第１ｐ⁺型領域６１ａの配置および寸法を設定することで、後述するように所定耐圧と所定の低オン抵抗とを満たすことができる（図１２参照）。所定耐圧を維持するためには、第１ｐ⁺型領域６１ａの第２方向Ｙの幅ｗ２１は、トレンチ３７ａの短手方向の幅に対して最低限５０％以上が必要であり、１００％以上とすることがより好ましい。また、低オン抵抗とするためには、第１ｐ⁺型領域６１ａの第２方向Ｙの幅ｗ２１は、トレンチ３７ａの短手方向の幅に対して１５０％以下であることが好ましい。第１，２ｐ⁺型領域６１ａ，６２ａの第２方向Ｙの幅ｗ２１，ｗ２２は略同じである。幅が略同じとは、プロセスのばらつきによる許容誤差を含む範囲で同じ幅であることを意味する。

【0059】

第２ｐ⁺型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ⁺型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。第２ｐ⁺型領域６２ａは、トレンチ３７ａが延在する方向と同じ第１方向Ｘに、トレンチ３７ａと略同じ長さで直線状に延在する（図５Ａ参照）。第２ｐ⁺型領域６２ａは、第２方向Ｙに、ｎ型電流拡散領域３３ａを介して第１ｐ⁺型領域６１ａに対向し、第１ｐ⁺型領域６１ａに対向しない部分でｎ型電流拡散領域３３ａを介してトレンチ３７ａに対向する。

【0060】

したがって、ｎ型電流拡散領域３３ａは、第１，２ｐ⁺型領域６１ａ，６２ａと同じ深さ位置において、第２ｐ⁺型領域６２ａと第１ｐ⁺型領域６１ａとの間の第１部分６３ａよりも、第２ｐ⁺型領域６２ａとトレンチ３７ａとの間の第２部分６４ａで第２方向Ｙの幅ｗ１１が広くなっている（ｗ１１＞ｗ１）。これにより、メイン半導体素子１１のオン時に、ｎ型電流拡散領域３３ａの第１部分６３ａよりも第２部分６４ａで、メイン半導体素子１１のＪＦＥＴ抵抗を低くすることができる。

【0061】

また、上述したように第２ｐ⁺型領域６２ａは、互いに隣り合うトレンチ３７ａ間に第１方向Ｘにトレンチ３７ａと略同じ長さで延在している。このため、トレンチ３７ａの底面に対向する第１ｐ⁺型領域６１ａが部分的に間引かれて配置されていても、当該第１ｐ⁺型領域６１ａが存在しない部分においては、第２ｐ⁺型領域６２ａによってトレンチ３７ａの底面にかかる電界を緩和することができる。これにより、トレンチ３７ａの底面に部分的に高電界がかかることを抑制することができる。

【0062】

図５Ａでは第１ｐ⁺型領域６１ａはすべてフローティング電位となっているが、第２ｐ⁺型領域６２ａに電気的に接続することで、第１ｐ⁺型領域６１ａをソースパッド２１ａの電位に固定してもよい。第１ｐ⁺型領域６１ａをソースパッド２１ａの電位に固定にすることで、確実にトレンチ３７ａの底面にかかる電界を緩和させることができる。このような変形例を図５Ｂ，５Ｃに示す。例えば、図５Ｂに示すように、互いに隣り合う第１，２ｐ⁺型領域６１ａ，６２ａ同士を連結するｐ⁺型領域６５（第１，２ｐ⁺型領域６１ａ，６２ａと異なるハッチング部分：連結領域）が選択的に設けられていてもよい。図５Ｂでは、第１ｐ⁺型領域６１ａが３本あるごとに、第１ｐ⁺型領域６１ａと第２ｐ⁺型領域６２ａとを電気的に接続するｐ⁺型領域６５を設けた構成となっている。

【0063】

また、図５Ｃに示すように、第１ｐ⁺型領域６１ａを第２方向Ｙに延在させて、第１ｐ⁺型領域６１ａの端部を第２ｐ⁺型領域６２ａとつなげることで、第１，２ｐ⁺型領域６１ａ，６２ａが格子状に配置されてもよい。このような構成にすることで、安全動作領域が広いというメリットがある。ここで、第１ｐ⁺型領域６１ａをすべてソースパッド２１ａの電位に固定しているので、第１ｐ⁺型領域６１ａがフローティング電位の場合（図５Ａ参照）よりも第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２を広げて、ＪＦＥＴ抵抗を低減する領域を広くしてもよい。第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２は、例えば０．５μｍ以上１．５μｍ以下程度である。

【0064】

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、メイン有効領域１ａにおいてゲート電極３９ａを覆う。すべての単位セルのゲート電極３９ａがゲートパッド２１ｂ（図１参照）に電気的に接続されている。メイン有効領域１ａにおいて深さ方向Ｚに層間絶縁膜４０を貫通する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが露出されている。

【0065】

ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする）膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。

【0066】

メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。

【0067】

第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体基板１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。第２Ｔｉ膜４５ａの表面全面にソースパッド２１ａが設けられている。

【0068】

ソースパッド２１ａは、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａはメイン半導体素子１１のソース電極として機能する。

【0069】

ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。

【0070】

端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材であり、外部の接地電位（最低電位）に接続される。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子である。第１，２保護膜４９ａ，５０ａは例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）膜である。第１保護膜４９ａは、ソースパッド２１ａの表面のめっき膜４７ａ以外の部分を覆う。第２保護膜５０ａは、めっき膜４７ａと第１保護膜４９ａとの境界を覆う。

【0071】

ドレイン電極５１は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板の例えば銅（Ｃｕ）箔等で形成された金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。

【0072】

このように半導体基板１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。

【0073】

電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。ｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。

【0074】

ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、ｎ型電流拡散領域３３ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂを有していてもよい。この場合、ｎ型電流拡散領域３３ｂおよび第２ｐ⁺型領域６２ｂは、メイン半導体素子１１と同様に配置される。第１ｐ⁺型領域６１ｂは、メイン半導体素子１１と同様に第１方向Ｘに点在していてもよいし、従来構造（図１４の符号２６１参照）と同様に第１方向Ｘに直線状に延在していてもよい。

【0075】

第１ｐ⁺型領域６１ｂを第１方向Ｘに点在させる場合、第１ｐ⁺型領域６１ｂの配置および寸法は、メイン半導体素子１１と同様であってもよい。ｐ⁺⁺型コンタクト領域３６ｂは、設けられていなくてもよい。この場合、メイン半導体素子１１と同様に、ｐ⁺⁺型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが半導体基板１０のおもて面に露出される。すべての単位セルのゲート電極３９ｂは、ゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。

【0076】

センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられ、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂが露出されている。センス有効領域１２ａにおいて半導体基板１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

【0077】

ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ｂが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。

【0078】

バリアメタル４６ｂの表面全面に、ソースパッド２１ａと離れて、ＯＣパッド２２が設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ⁺型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。

【0079】

ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体（不図示）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。

【0080】

メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体基板１０の表面領域の図示省略するｎ^-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ^-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。

【0081】

温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである（図３）。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン無効領域１ｂにおいて、層間絶縁膜４０上に設けられている。温度センス部１３は、層間絶縁膜４０により、半導体基板１０、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。

【0082】

アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、これらを覆う層間絶縁膜８３の第３，４コンタクトホール８３ａ，８３ｂにおいてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。

【0083】

端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子であり、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。温度センス部１３にバリアメタルは設けられていない。

【0084】

また、メイン無効領域１ｂには、メイン半導体素子１１のゲートパッド２１ｂを配置したゲートパッド部１４が設けられている（図１参照）。ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂ上には、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン（不図示）が接合されている。

【0085】

実施の形態にかかる半導体装置２０の動作について説明する。メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにゲート閾値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａのトレンチ３７ａに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、メイン半導体素子１１のｎ⁺型ドレイン領域３１からチャネルを通ってｎ⁺型ソース領域３５ａへ向かう電流が流れ、メイン半導体素子１１がオンする。

【0086】

ｎ型電流拡散領域３３ａの第１，２部分６３ａ，６４ａ（ＪＦＥＴ領域）は、メイン半導体素子１１のオン時にチャネルを通って流れる電流の経路となる。メイン半導体素子１１のオン時、第１，２ｐ⁺型領域６１ａ，６２ａとｎ型電流拡散領域３３ａとのｐｎ接合からｎ型電流拡散領域３３ａの第１，２部分６３ａ，６４ａに空乏層が広がるが、ｎ型電流拡散領域３３ａの第１部分６３ａよりも第２部分６４ａで電流の経路となる部分（ｎ型電流拡散領域３３ａの空乏層が広がっていない部分）を広く残すことができる。

【0087】

その理由は、第１ｐ⁺型領域６１ａがない領域においてｎ型電流拡散領域３３ａの第１，２部分６３ａ，６４ａのうちの一部（第２部分６４ａ）の第２方向Ｙの幅ｗ１１が広いからである。このｎ型電流拡散領域３３ａの第２部分６４ａの第２方向Ｙの幅ｗ１１が広がった分だけ電流が流れる領域が広がるので、ｎ型電流拡散領域３３ａの第２部分６４ａを通って電流が流れやすくなる。さらには、メイン半導体素子１１の単位セルの微細化とともに、互いに隣り合う第１，２ｐ⁺型領域６１ａ，６２ａ間の幅（ｎ型電流拡散領域３３ａの第１部分６３ａの第２方向Ｙの幅ｗ１）が加工限界（例えば０．２μｍ程度）まで狭くなったとしても、メイン半導体素子１１のＪＦＥＴ抵抗を低減させることができる。また、第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２を１．０μｍ以内に抑えているので、スイッチング時に正孔がゲート絶縁膜３８ａに達することはない。このため、トレンチ３７ａの底面にかかる電界を緩和させる能力は維持することができる。

【0088】

メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート閾値電圧以上の電圧が印加されると、電流センス部１２のｐ型ベース領域３４ｂのトレンチ３７ｂに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、電流センス部１２のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ｂへ向かって電流（以下、センス電流とする）が流れ、電流センス部１２がオンする。

【0089】

メイン半導体素子１１のオン時に、電流センス部１２をオンさせた状態とする。電流センス部１２にセンス電流が流れることで、電流センス部１２のｎ⁺型ソース領域３５ｂと接地点との間に接続された抵抗体（不図示）で電圧降下が生じる。メイン半導体素子１１に流れる電流の大きさに応じて電流センス部１２のセンス電流が大きくなるため、当該抵抗体での電圧降下も大きくなる。したがって、この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。

【0090】

一方、メイン半導体素子１１は、ゲート電極３９ａにゲート閾値電圧未満の電圧が印加されたときに、第１，２ｐ⁺型領域６１ａ，６２ａおよびｐ型ベース領域３４ａと、ｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。電流センス部１２のゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２は、第１，２ｐ⁺型領域６１ｂ，６２ｂおよびｐ型ベース領域３４ｂと、ｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。

【0091】

第１，２ｐ⁺型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２とのｐｎ接合がトレンチ３７ａの底面よりもドレイン側に位置することで、メイン半導体素子１１のオフ時にトレンチ３７ａの底面にかかる電界が緩和される。第１，２ｐ⁺型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２とのｐｎ接合がトレンチ３７ｂの底面よりもドレイン側に位置することで、電流センス部１２のオフ時にトレンチ３７ｂの底面にかかる電界が緩和される。

【0092】

また、メイン半導体素子１１のオフ時に、ソース電極（ソースパッド２１ａ）に対して負の電圧をドレイン電極５１に印加することで、第１，２ｐ⁺型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２とのｐｎ接合で形成される寄生のダイオードに順方向に電流を流すことができる。例えば、メイン半導体素子１１自身を保護するための還流ダイオードとして、この半導体基板１０の内部に内蔵される寄生のダイオードを使用可能である。

【0093】

メイン半導体素子１１の動作時、温度センス部１３には、常時、アノードパッド２３ａから、アノード領域（ｐ型ポリシリコン層８１）とカソード領域（ｎ型ポリシリコン層８２）とのｐｎ接合を経てカソードパッド２３ｂへ向かって順方向電流を流し続ける。温度センス部１３の順方向電流Ｉｆと順方向電圧Ｖｆとの関係を示す曲線（順方向電圧特性）は温度に依存し、高温度になるほど順方向電圧Ｖｆが小さくなる。そこで、温度センス部１３の順方向電圧特性を予め取得して例えば記憶部（不図示）に保存しておく。

【0094】

メイン半導体素子１１の動作時、例えば、演算回路部によって、常温（例えば２５℃程度）での温度センス部１３のアノードパッド２３ａとカソードパッド２３ｂとの間で生じる順方向電圧Ｖｆ（温度センス部１３での電圧降下）を監視し続ける。温度センス部１３の順方向電圧Ｖｆが低下したときに、メイン半導体素子１１（半導体基板１０）に高温度の部分が生じているとして、演算回路部によってメイン半導体素子１１へのゲート電圧の供給を停止して、メイン半導体素子１１の動作を停止する。

【0095】

次に、実施の形態にかかる半導体装置２０の製造方法について説明する。図６～１１は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図６～１１には、メイン半導体素子１１の図５Ａの切断線Ａ－Ａ’における断面構造の製造途中の状態のみを示すが、同一の半導体基板１０に作製される半導体素子（図１～３を参照）の各部はメイン半導体素子１１の各部と同じ不純物濃度および深さの各部と同時に形成される。

【0096】

まず、図６に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）７１として、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７２をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７２の厚さｔ１は、例えば３０μｍ程度であってもよい。

【0097】

次に、図７に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ^-型炭化珪素層７２の表面領域に、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１をそれぞれ選択的に形成する。第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１は、第２方向Ｙ（図５Ａ参照）に交互に繰り返し配置する。第１ｐ⁺型領域６１ａは、第１方向Ｘ（図５Ａ参照）に所定の間隔ｗ２で点在して配置する。

【0098】

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ^-型炭化珪素層７２の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、第１ｐ⁺型領域６１ａとｐ⁺型領域９１との間に、これらｐ⁺型領域６１ａ，９１に接して形成する。ｎ型領域９２と、ｐ⁺型領域６１ａ，９１と、の形成順序を入れ替えてもよい。

【0099】

互いに隣り合うｐ⁺型領域６１ａ，９１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１ａ，９１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度である。ｎ型領域９２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度である。ｎ^-型炭化珪素層７２の、イオン注入されていない部分がｎ^-型ドリフト領域３２となる。

【0100】

次に、図８に示すように、ｎ^-型炭化珪素層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ^-型炭化珪素層７２の厚さを厚くする。これによって、ｎ^-型炭化珪素層７２の厚さが所定厚さになる。ｎ^-型炭化珪素層７２の厚さを増した部分７２ａの不純物濃度は、例えば３×１０¹⁵／ｃｍ³であってもよい。

【0101】

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｐ⁺型領域９１に達するｐ⁺型領域９３を選択的に形成する。次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｎ型領域９２に達するｎ型領域９４を選択的に形成する。

【0102】

これによって、深さ方向Ｚに隣接するｐ⁺型領域９１，９３同士が連結されて第２ｐ⁺型領域６２ａが形成される。深さ方向Ｚに隣接するｎ型領域９２，９４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域９３およびｎ型領域９４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域９１およびｎ型領域９２と同様である。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。

【0103】

次に、図９に示すように、ｎ^-型炭化珪素層７２上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７３をエピタキシャル成長させる。ｐ型炭化珪素層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度である。ここまでの工程により、ｎ⁺型出発基板７１上にｎ^-型炭化珪素層７２およびｐ型炭化珪素層７３を順に積層した半導体基板１０（半導体ウエハ）が作製される。

【0104】

次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域に、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａをそれぞれ選択的に形成する。メイン有効領域１ａのｐ型炭化珪素層７３の、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａと、ｎ^-型炭化珪素層７２と、の間の部分がｐ型ベース領域３４ａとなる。

【0105】

次に、イオン注入で形成した拡散領域（第１，２ｐ⁺型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）について、例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）により不純物活性化を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

【0106】

次に、図１０に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（図２，３参照）に第１ｐ⁺型領域６１ａに対向するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、第１ｐ⁺型領域６１ａに達して、第１ｐ⁺型領域６１ａの内部で終端してもよい。

【0107】

次に、図１１に示すように、半導体基板１０のおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。

【0108】

次に、トレンチ３７ａの内部に埋め込むように、半導体基板１０のおもて面に例えばリン（Ｐ）ドープのポリシリコン層を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、当該ポリシリコン層の、ゲート電極３９ａとなる部分のみをトレンチ３７ａの内部に残す。

【0109】

また、上述したようにメイン半導体素子１１のＭＯＳゲートの各部を形成する際に、同一の半導体基板１０に作製される半導体素子（電流センス部１２、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部：図２，３参照）の各部について、メイン半導体素子１１の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。

【0110】

メイン半導体素子１１は、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置することで、ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２とのｐｎ接合分離により、同一の半導体基板１０に作製される他の半導体素子と分離される。電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。

【0111】

次に、ゲート電極３９ａを覆うように、半導体基板１０のおもて面全面に、例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等やＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜４０を例えば１μｍの厚さで形成する。温度センス部１３は、層間絶縁膜４０上にｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２（図３参照）を形成し、層間絶縁膜８３で覆えばよい。

【0112】

次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８ａを貫通する第１，２コンタクトホール４０ａ，４０ｂを形成する。深さ方向Ｚに層間絶縁膜８３を貫通する第３，４コンタクトホール８３ａ，８３ｂを形成する。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出させる。

【0113】

第２コンタクトホール４０ｂには、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出させる。第３，４コンタクトホール８３ａ，８３ｂには、それぞれ温度センス部１３のｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させる。次に、熱処理により層間絶縁膜４０，８３を平坦化（リフロー）する。

【0114】

次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体基板１０のおもて面の、第１コンタクトホール４０ａに露出される部分にＮｉＳｉ膜４１ａを形成する。次に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積する。

【0115】

また、第２コンタクトホール４０ｂ内にも、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時に、これらの金属膜と同じ構成で、それぞれＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。第２～４コンタクトホール４０ｂ，８３ａ，８３ｂ内にも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、それぞれ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを形成する。

【0116】

また、半導体基板１０の裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。

【0117】

次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜４９ａ～４９ｃを選択的に形成し、これら第１保護膜４９ａ～４９ｃの開口部にそれぞれ異なる各電極パッド２１ａ，２２，２３ａ，２３ｂを露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２２，２３ａ，２３ｂの、第１保護膜４９ａ～４９ｃの開口部に露出する部分にめっき膜４７ａ～４７ｄを形成する。

【0118】

次に、熱処理（ベーク）によりめっき膜４７ａ～４７ｄを乾燥させる。次に、ポリイミドからなる第２保護膜５０ａ～５０ｃを形成し、めっき膜４７ａ～４７ｄと第１保護膜４９ａ～４９ｃとの各境界を覆う。次に、熱処理（キュア）によりポリイミド膜（第１保護膜４９ａ～４９ｃおよび第２保護膜５０ａ～５０ｃ）の強度を向上させる。次に、めっき膜４７ａ～４７ｄ上に、それぞれはんだ層により端子ピン４８ａ～４８ｄを接合する。

【0119】

図示省略するが、ゲートパッド２１ｂの上にも、電極パッド２１ａ，２２，２３ａ，２３ｂ上の配線構造と同時に、第１保護膜、めっき膜および第２保護膜を順に形成し、はんだ層により端子ピンを接合した配線構造を形成する。その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１～５に示す半導体装置２０が完成する。

【0120】

以上、説明したように、実施の形態によれば、トレンチの底面にかかる電界を緩和させる第１，２ｐ⁺型領域のうち、深さ方向にトレンチの底面に対向する第１ｐ⁺型領域を第１方向に点在して配置することで、第１ｐ⁺型領域を従来構造と比べて部分的に間引いている。これにより、メイン半導体素子のオン時に流れる電流の経路がＪＦＥＴ領域において部分的に広くなるため、メイン半導体素子の単位セルの微細化とともに、互いに隣り合う第１，２ｐ⁺型領域間の幅が狭くなったとしても、メイン半導体素子のＪＦＥＴ抵抗が低減され、オン抵抗が低減される。

【0121】

また、実施の形態によれば、トレンチの底面にかかる電界を緩和させる第１，２ｐ⁺型領域のうち、互いに隣り合うトレンチ間に配置された第２ｐ⁺型領域を第１方向にトレンチと略同じ長さで延在させる。また、トレンチの底面に対向する部分に第１ｐ⁺型領域が存在しない部分の幅を１．０μｍ以下に制限している。これにより、トレンチの底面に対向する部分に第１ｐ⁺型領域が部分的に存在しなくても、当該第１ｐ⁺型領域が存在しない部分において、第２ｐ⁺型領域によってトレンチの底面にかかる電界が緩和される。このため、トレンチの底面に部分的に高電界がかかることを抑制することができる。

【0122】

したがって、第１，２ｐ⁺型領域によってトレンチの底面全体を保護して所定耐圧を得ることができるとともに、第１ｐ⁺型領域を部分的に間引いて配置することによってメイン半導体素子のオン抵抗を低減し、メイン半導体素子の電流能力を向上させることができる。また、トレンチ底面に高電界がかかることを抑制することで、ターンオフ時にｎ^-型ドリフト領域３２中をソース電極へ向かって流れる正孔電流がソース電極に吐き出される電流量（遮断電流量）が低下することを抑制することができる。

【0123】

また、シリコンを半導体材料としたＭＯＳＦＥＴでは、単位セルの微細化、かつＪＦＥＴ抵抗をなくして、オン抵抗を低減させるために、トレンチゲート構造が適用されている。トレンチゲート構造としたとしても、ｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で電界を負担することができ、トレンチ底面のゲート絶縁膜に高電界がかからない。このため、従来構造（図１３，１４参照）のように、トレンチ底面にかかる電界を緩和する第１，２ｐ⁺型領域を設ける必要がない。

【0124】

一方、炭化珪素を半導体材料としたＭＯＳＦＥＴでは、トレンチゲート構造とすることで、単位セルが微細化され、かつチャネル移動度が大きくなり、オン抵抗が低減される。また、チャネル移動度が大きくなることで、半導体基板に積層するエピタキシャル層の厚さを薄くすることができる。その反面、シリコンよりもバンドギャップが３ｅＶと広いことで、ｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で電界を負担することができず、トレンチ底面のゲート絶縁膜に高電界がかかる。

【0125】

そこで、従来構造のようにトレンチ底面にかかる電界を緩和する第１，２ｐ⁺型領域を半導体基板のおもて面に延在するストライプ状に設けた構成が提案されているが、第１，２ｐ⁺型領域とｎ型電流拡散領域とのｐｎ接合によりＪＦＥＴ抵抗が生じ、単位セルを微細化するほどＪＦＥＴ抵抗が高くなる。実施の形態によれば、上述したように第１，２ｐ⁺型領域を設けたとしてもＪＦＥＴ抵抗が低減され、低オン抵抗化を実現するとともに、炭化珪素の特長による諸特性（低オン電圧、高速特性、高温特性）を得ることができる。

【0126】

また、実施の形態によれば、トレンチ底面にかかる電界を緩和する第１，２ｐ⁺型領域を形成するためのイオン注入用マスクのパターンを変えるだけで、従来構造と同様の製造工程を用いることができるため、メイン半導体素子の作製が容易である。

【0127】

（実施例）
メイン半導体素子１１の耐圧特性およびオン抵抗特性について検証した。図１２は、実施例の耐圧特性およびオン抵抗特性を示す特性図である。図１２の横軸には、第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２を示す。図１２の縦軸には、左側にオン抵抗を示し、右側に耐圧を示す。

【0128】

上述した実施の形態にかかる半導体装置２０のメイン半導体素子１１（図２～５参照）の構造を有する複数の試料（以下、実施例とする）について耐圧およびオン抵抗を測定した結果を図１２に示す。実施例は耐圧１２００Ｖクラスとした。実施例の複数の試料は、第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２がそれぞれ異なる。

【0129】

比較として、従来の半導体装置２２０のメイン半導体素子（以下、従来例とする：図１３，１４参照）の耐圧およびオン抵抗を測定した結果も図１２に示す。従来例が実施例と異なる点は、第１ｐ⁺型領域２６１がトレンチ２３７と同じ長さで第１方向Ｘに直線状に延在する点である。従来例の耐圧クラスは実施例と同様である。図１２の横軸の間隔＝０μｍの試料が従来例である。

【0130】

図１２に示す結果から、実施例は、従来例と比べて、オン抵抗を低減することができることが確認された。その理由は、深さ方向Ｚにトレンチ３７ａに対向する第１ｐ⁺型領域６１ａが部分的に間引かれていることで、第１ｐ⁺型領域６１ａの存在しない部分でオン時に流れる電流の経路が広くなり、チャネル抵抗を低減することができるからである。

【0131】

また、実施例は、第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２を広くするほど、オン抵抗を低減することができることが確認された。その一方で、実施例は、第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２を広くするほど、従来例よりも耐圧が低下することが確認された。

【0132】

その理由は、第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２を広くするほど、第１ｐ⁺型領域６１ａの存在しない部分でトレンチ３７ａの底面に高電界がかかりやすいからである。また、トレンチ３７ａの底面の高電界が集中した箇所に、ターンオフ時にｎ^-型ドリフト領域３２中をソース電極へ向かって流れる正孔電流が集中する。

【0133】

これによって当該正孔電流がソース電極に吐き出される電流量（遮断電流量）が低下してしまう。このため、第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２は、第１ｐ⁺型領域６１ａの存在しない部分でトレンチ３７ａの底面に高電界がかかることを抑制し、かつ所定のオン抵抗を確保可能な間隔に設定することがよい。

【0134】

具体的には、逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）を広めに取り、第１方向Ｘに互いに隣り合う第１ｐ⁺型領域６１ａ間の間隔ｗ２を１．０μｍ以下程度（破線の縦線よりも左側）として、耐圧クラスの１．２倍以上程度の耐圧（例えば１５００Ｖ程度）を確保することがよい。

【0135】

図示省略するが、実施例の所定の耐圧クラスを種々変更した場合においても図１２に示す結果を同様に得ることができる。

【0136】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0137】

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、高電圧や大電流を制御するパワー半導体装置に有用である。

【符号の説明】

【0138】

１ 活性領域
１ａ メイン有効領域
１ｂ メイン無効領域
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
２０ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３２ａ ｎ^-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ｂ ｎ⁺型ソース領域
３６ａ，３６ｂ ｐ⁺⁺型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，８３ 層間絶縁膜
４０ａ，４０ｂ，８３ａ，８３ｂ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ，４２ｂ 第１ＴｉＮ膜
４３ａ，４３ｂ 第１Ｔｉ膜
４４ａ，４４ｂ 第２ＴｉＮ膜
４５ａ，４５ｂ 第２Ｔｉ膜
４６ａ，４６ｂ バリアメタル
４７ａ～４７ｄ めっき膜
４８ａ～４８ｄ 端子ピン
４９ａ～４９ｃ 第１保護膜
５０ａ～５０ｃ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ トレンチ底面の電界を緩和する第１ｐ⁺型領域
６２ａ，６２ｂ トレンチ底面の電界を緩和する第２ｐ⁺型領域
６３ａ ｎ型電流拡散領域の、第２ｐ⁺型領域と第１ｐ⁺型領域との間の第１部分
６４ａ ｎ型電流拡散領域の、第２ｐ⁺型領域とトレンチとの間の第２部分
６５ 第１，２ｐ⁺型領域をつなぐｐ⁺型領域
７１ ｎ⁺型出発基板
７２ ｎ^-型炭化珪素層
７２ａ ｎ^-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
９１，９３ ｐ⁺型領域
９２，９４ ｎ型領域
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
ｗ１ ｎ型電流拡散領域の第１部分の第２方向Ｙの幅
ｗ２ 第１方向に互いに隣り合う第１ｐ⁺型領域間の間隔
ｗ１１ ｎ型電流拡散領域の第２部分の第２方向Ｙの幅
ｗ１２ 第１ｐ⁺型領域の第１方向の幅
ｗ２１ 第１ｐ⁺型領域の第２方向の幅
ｗ２２ 第２ｐ⁺型領域の第２方向の幅
Ｘ，Ｙ 半導体基板のおもて面に平行な一方向
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】