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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024046176
(43)【公開日】2024-04-03
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240327BHJP
H01L 29/12 20060101ALI20240327BHJP
H01L 29/739 20060101ALI20240327BHJP
H01L 29/861 20060101ALI20240327BHJP
H01L 23/34 20060101ALI20240327BHJP
【ＦＩ】
H01L29/78 652S
H01L29/78 652Q
H01L29/78 652F
H01L29/78 653A
H01L29/78 652J
H01L29/78 652T
H01L29/78 655A
H01L29/78 655G
H01L29/91 C
H01L29/91 F
H01L23/34 A
【審査請求】未請求
【請求項の数】24
【出願形態】ＯＬ
(21)【出願番号】P 2022151409
(22)【出願日】2022-09-22
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】日吉 透
【テーマコード（参考）】
5F136
【Ｆターム（参考）】
5F136BA30
5F136BB04
5F136DA41
(57)【要約】
【課題】半導体装置のサイズを大きくすることなく、複数の半導体素子間の特性のばらつきを小さくできる半導体装置を提供する。
【解決手段】半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、前記複数の半導体素子は、前記矩形領域の重心から最も近くに位置する第１半導体素子と、前記矩形領域の重心から最も遠くに位置する第２半導体素子と、を含み、前記第１半導体素子の前記ドリフト領域における第１キャリア寿命は、前記第２半導体素子の前記ドリフト領域における第２キャリア寿命よりも長い。
【選択図】図１
【解決手段】半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、前記複数の半導体素子は、前記矩形領域の重心から最も近くに位置する第１半導体素子と、前記矩形領域の重心から最も遠くに位置する第２半導体素子と、を含み、前記第１半導体素子の前記ドリフト領域における第１キャリア寿命は、前記第２半導体素子の前記ドリフト領域における第２キャリア寿命よりも長い。
【選択図】図１
【特許請求の範囲】
【請求項1】
絶縁基板と、
前記絶縁基板の上に形成された導電パターンと、
前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
を有し、
前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、
前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、
前記複数の半導体素子は、
前記矩形領域の重心から最も近くに位置する第１半導体素子と、
前記矩形領域の重心から最も遠くに位置する第２半導体素子と、
を含み、
前記第１半導体素子の前記ドリフト領域における第１キャリア寿命は、前記第２半導体素子の前記ドリフト領域における第２キャリア寿命よりも長い、
半導体装置。
前記絶縁基板の上に形成された導電パターンと、
前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
を有し、
前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、
前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、
前記複数の半導体素子は、
前記矩形領域の重心から最も近くに位置する第１半導体素子と、
前記矩形領域の重心から最も遠くに位置する第２半導体素子と、
を含み、
前記第１半導体素子の前記ドリフト領域における第１キャリア寿命は、前記第２半導体素子の前記ドリフト領域における第２キャリア寿命よりも長い、
半導体装置。
【請求項2】
前記複数の半導体素子のうちで前記第１キャリア寿命が最も長い、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記複数の半導体素子のうちで前記第２キャリア寿命が最も短い、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記複数の半導体素子のうちで前記第１キャリア寿命が最も長く、
前記複数の半導体素子のうちで前記第２キャリア寿命が最も短い、
請求項１に記載の半導体装置。
前記複数の半導体素子のうちで前記第２キャリア寿命が最も短い、
請求項１に記載の半導体装置。
【請求項5】
前記複数の半導体素子は、前記矩形領域の重心からの距離が前記第１半導体素子よりも遠くかつ前記第２半導体素子よりも近い第３半導体素子を含み、
前記第３半導体素子の前記ドリフト領域における第３キャリア寿命は、前記第２キャリア寿命よりも長く、かつ前記第１キャリア寿命よりも短い、
請求項１から請求項４のいずれか１項に記載の半導体装置。
前記第３半導体素子の前記ドリフト領域における第３キャリア寿命は、前記第２キャリア寿命よりも長く、かつ前記第１キャリア寿命よりも短い、
請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項6】
絶縁基板と、
前記絶縁基板の上に形成された導電パターンと、
前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
を有し、
前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、
前記複数の半導体素子は、
隣り合う前記半導体素子の数が最も多い第４半導体素子と、
隣り合う前記半導体素子の数が最も少ない第５半導体素子と、
を含み、
前記第４半導体素子の前記ドリフト領域における第４キャリア寿命は、前記第５半導体素子の前記ドリフト領域における第５キャリア寿命よりも長い、
半導体装置。
前記絶縁基板の上に形成された導電パターンと、
前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
を有し、
前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、
前記複数の半導体素子は、
隣り合う前記半導体素子の数が最も多い第４半導体素子と、
隣り合う前記半導体素子の数が最も少ない第５半導体素子と、
を含み、
前記第４半導体素子の前記ドリフト領域における第４キャリア寿命は、前記第５半導体素子の前記ドリフト領域における第５キャリア寿命よりも長い、
半導体装置。
【請求項7】
前記複数の半導体素子のうちで前記第４キャリア寿命が最も長い、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項8】
前記複数の半導体素子のうちで前記第５キャリア寿命が最も短い、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項9】
前記複数の半導体素子のうちで前記第４キャリア寿命が最も長く、
前記複数の半導体素子のうちで前記第５キャリア寿命が最も短い、
請求項６に記載の半導体装置。
前記複数の半導体素子のうちで前記第５キャリア寿命が最も短い、
請求項６に記載の半導体装置。
【請求項10】
前記複数の半導体素子は、隣り合う前記半導体素子の数が前記第４半導体素子よりも少なくかつ前記第５半導体素子よりも多い第６半導体素子を含み、
前記第６半導体素子の前記ドリフト領域における第６キャリア寿命は、前記第５キャリア寿命よりも長く、かつ前記第４キャリア寿命よりも短い、
請求項６から請求項９のいずれか１項に記載の半導体装置。
前記第６半導体素子の前記ドリフト領域における第６キャリア寿命は、前記第５キャリア寿命よりも長く、かつ前記第４キャリア寿命よりも短い、
請求項６から請求項９のいずれか１項に記載の半導体装置。
【請求項11】
絶縁基板と、
前記絶縁基板の上に形成された導電パターンと、
前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
を有し、
前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、
前記複数の半導体素子は、
動作時の温度が最も高い第７半導体素子と、
動作時の温度が最も低い第８半導体素子と、
を含み、
前記第７半導体素子の前記ドリフト領域における第７キャリア寿命は、前記第８半導体素子の前記ドリフト領域における第８キャリア寿命よりも長い、
半導体装置。
前記絶縁基板の上に形成された導電パターンと、
前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、
を有し、
前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、
前記複数の半導体素子は、
動作時の温度が最も高い第７半導体素子と、
動作時の温度が最も低い第８半導体素子と、
を含み、
前記第７半導体素子の前記ドリフト領域における第７キャリア寿命は、前記第８半導体素子の前記ドリフト領域における第８キャリア寿命よりも長い、
半導体装置。
【請求項12】
前記複数の半導体素子のうちで前記第７キャリア寿命が最も長い、
請求項１１に記載の半導体装置。
請求項１１に記載の半導体装置。
【請求項13】
前記複数の半導体素子のうちで前記第８キャリア寿命が最も短い、
請求項１１に記載の半導体装置。
請求項１１に記載の半導体装置。
【請求項14】
前記複数の半導体素子のうちで前記第７キャリア寿命が最も長く、
前記複数の半導体素子のうちで前記第８キャリア寿命が最も短い、
請求項１１に記載の半導体装置。
前記複数の半導体素子のうちで前記第８キャリア寿命が最も短い、
請求項１１に記載の半導体装置。
【請求項15】
前記複数の半導体素子は、動作時の温度が前記第７半導体素子よりも低くかつ前記第８半導体素子よりも高い第９半導体素子を含み、
前記第９半導体素子の前記ドリフト領域における第９キャリア寿命は、前記第８キャリア寿命よりも長く、かつ前記第７キャリア寿命よりも短い、
請求項１１から請求項１４のいずれか１項に記載の半導体装置。
前記第９半導体素子の前記ドリフト領域における第９キャリア寿命は、前記第８キャリア寿命よりも長く、かつ前記第７キャリア寿命よりも短い、
請求項１１から請求項１４のいずれか１項に記載の半導体装置。
【請求項16】
前記複数の半導体素子は一列に配置され、
前記第７半導体素子は、中央に配置される半導体素子であり、
前記第８半導体素子は、端部に配置される半導体素子である、
請求項１１から請求項１４のいずれか１項に記載の半導体装置。
前記第７半導体素子は、中央に配置される半導体素子であり、
前記第８半導体素子は、端部に配置される半導体素子である、
請求項１１から請求項１４のいずれか１項に記載の半導体装置。
【請求項17】
前記ドリフト領域は、炭化珪素、窒化ガリウムまたは酸化ガリウムにより形成されている、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
【請求項18】
前記絶縁基板を複数有し、
前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、
前記導電パターンの上に前記複数の半導体素子が設けられる、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、
前記導電パターンの上に前記複数の半導体素子が設けられる、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
【請求項19】
前記導電パターンを複数有し、
前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられる、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられる、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
【請求項20】
前記絶縁基板を複数有し、
前記複数の絶縁基板の上のそれぞれに前記導電パターンが複数形成され、
前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられる、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
前記複数の絶縁基板の上のそれぞれに前記導電パターンが複数形成され、
前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられる、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
【請求項21】
前記絶縁基板を複数有し、
前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、
前記導電パターンの上に前記複数の半導体素子が設けられる、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、
前記導電パターンの上に前記複数の半導体素子が設けられる、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
【請求項22】
前記複数の半導体素子は、電界効果トランジスタを含む、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
【請求項23】
前記複数の半導体素子は、絶縁ゲートバイポーラトランジスタを含む、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
【請求項24】
前記複数の半導体素子は、ｐｎ接合ダイオードを含む、
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
請求項１、請求項２、請求項３、請求項４、請求項６、請求項７、請求項８、請求項９、請求項１１、請求項１２、請求項１３または請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
同一の放熱板の上に並列に接続された複数の半導体素子に関し、放熱板の中心部における半導体素子の放熱性を向上させることを目的として、複数の半導体素子の間隔を放熱板の端部より中心部において大きくした構成が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００５－１３６２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来の半導体装置では、複数の半導体素子の間隔が広がり、半導体装置のサイズが大きくなる。
【0005】
本開示は、半導体装置のサイズを大きくすることなく、複数の半導体素子間の特性のばらつきを小さくできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、前記複数の半導体素子は、前記矩形領域の重心から最も近くに位置する第１半導体素子と、前記矩形領域の重心から最も遠くに位置する第２半導体素子と、を含み、前記第１半導体素子の前記ドリフト領域における第１キャリア寿命は、前記第２半導体素子の前記ドリフト領域における第２キャリア寿命よりも長い。
【発明の効果】
【0007】
本開示によれば、半導体装置のサイズを大きくすることなく、複数の半導体素子間の特性のばらつきを小さくできる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
実施するための形態について、以下に説明する。
【0010】
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、"－"（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、"－"（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【0011】
〔１〕 本開示の一態様に係る半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記導電パターンは、平面視で前記複数の半導体素子を囲む最小の矩形領域を有し、前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、前記複数の半導体素子は、前記矩形領域の重心から最も近くに位置する第１半導体素子と、前記矩形領域の重心から最も遠くに位置する第２半導体素子と、を含み、前記第１半導体素子の前記ドリフト領域における第１キャリア寿命は、前記第２半導体素子の前記ドリフト領域における第２キャリア寿命よりも長い。
【0012】
半導体装置の動作時には第１半導体素子の温度が第２半導体素子の温度よりも高くなり、第１半導体素子において第２半導体素子よりもドリフト領域の温度が高くなる。このため、第１半導体素子において第２半導体素子よりも温度上昇による電気抵抗の上昇量が大きくなる。その一方で、第１キャリア寿命が第２キャリア寿命よりも長いため、半導体装置の動作時には、第１半導体素子において第２半導体素子よりも伝導度変調による電気抵抗の低下量が大きくなる。このため、温度上昇による電気抵抗の上昇量の相違と伝導度変調による電気抵抗の低下量の相違とが打ち消し合い、第１半導体素子と第２半導体素子との間における高温環境下での電気抵抗のばらつきが抑制される。従って、半導体素子間の間隔を広げることなく、すなわち半導体装置のサイズを大きくすることなく、複数の半導体素子間の特性のばらつきを小さくできる。
【0013】
〔２〕 〔１〕において、前記複数の半導体素子のうちで前記第１キャリア寿命が最も長くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0014】
〔３〕 〔１〕において、前記複数の半導体素子のうちで前記第２キャリア寿命が最も短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0015】
〔４〕 〔１〕において、前記複数の半導体素子のうちで前記第１キャリア寿命が最も長く、前記複数の半導体素子のうちで前記第２キャリア寿命が最も短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0016】
〔５〕 〔１〕から〔４〕のいずれかにおいて、前記複数の半導体素子は、前記矩形領域の重心からの距離が前記第１半導体素子よりも遠くかつ前記第２半導体素子よりも近い第３半導体素子を含み、前記第３半導体素子の前記ドリフト領域における第３キャリア寿命は、前記第２キャリア寿命よりも長く、かつ前記第１キャリア寿命よりも短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0017】
〔６〕 本開示の他の一態様に係る半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、前記複数の半導体素子は、隣り合う前記半導体素子の数が最も多い第４半導体素子と、隣り合う前記半導体素子の数が最も少ない第５半導体素子と、を含み、前記第４半導体素子の前記ドリフト領域における第４キャリア寿命は、前記第５半導体素子の前記ドリフト領域における第５キャリア寿命よりも長い。
【0018】
半導体装置の動作時には第４半導体素子の温度が第５半導体素子の温度よりも高くなり、第４半導体素子において第５半導体素子よりもドリフト領域の温度が高くなる。このため、第４半導体素子において第５半導体素子よりも温度上昇による電気抵抗の上昇量が大きくなる。その一方で、第４キャリア寿命が第５キャリア寿命よりも長いため、半導体装置の動作時には、第４半導体素子において第５半導体素子よりも伝導度変調による電気抵抗の低下量が大きくなる。このため、温度上昇による電気抵抗の上昇量の相違と伝導度変調による電気抵抗の低下量の相違とが打ち消し合い、第４半導体素子と第５半導体素子との間における高温環境下での電気抵抗のばらつきが抑制される。従って、半導体素子間の間隔を広げることなく、すなわち半導体装置のサイズを大きくすることなく、複数の半導体素子間の特性のばらつきを小さくできる。
【0019】
〔７〕 〔６〕において、前記複数の半導体素子のうちで前記第４キャリア寿命が最も長くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0020】
〔８〕 〔６〕において、前記複数の半導体素子のうちで前記第５キャリア寿命が最も短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0021】
〔９〕 〔６〕において、前記複数の半導体素子のうちで前記第４キャリア寿命が最も長く、前記複数の半導体素子のうちで前記第５キャリア寿命が最も短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0022】
〔１０〕 〔６〕から〔９〕のいずれかにおいて、前記複数の半導体素子は、隣り合う前記半導体素子の数が前記第４半導体素子よりも少なくかつ前記第５半導体素子よりも多い第６半導体素子を含み、前記第６半導体素子の前記ドリフト領域における第６キャリア寿命は、前記第５キャリア寿命よりも長く、かつ前記第４キャリア寿命よりも短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0023】
〔１１〕 本開示の他の一態様に係る半導体装置は、絶縁基板と、前記絶縁基板の上に形成された導電パターンと、前記導電パターンの上に設けられ、かつ電気的に並列に接続された複数の半導体素子と、を有し、前記複数の半導体素子は、それぞれ第１導電型のドリフト領域を有し、前記複数の半導体素子は、動作時の温度が最も高い第７半導体素子と、動作時の温度が最も低い第８半導体素子と、を含み、前記第７半導体素子の前記ドリフト領域における第７キャリア寿命は、前記第８半導体素子の前記ドリフト領域における第８キャリア寿命よりも長い。
【0024】
半導体装置の動作時には第７半導体素子の温度が第８半導体素子の温度よりも高くなり、第７半導体素子において第８半導体素子よりもドリフト領域の温度が高くなる。このため、第７半導体素子において第８半導体素子よりも温度上昇による電気抵抗の上昇量が大きくなる。その一方で、第７キャリア寿命が第８キャリア寿命よりも長いため、半導体装置の動作時には、第７半導体素子において第８半導体素子よりも伝導度変調による電気抵抗の低下量が大きくなる。このため、温度上昇による電気抵抗の上昇量の相違と伝導度変調による電気抵抗の低下量の相違とが打ち消し合い、第７半導体素子と第８半導体素子との間における高温環境下での電気抵抗のばらつきが抑制される。従って、半導体素子間の間隔を広げることなく、すなわち半導体装置のサイズを大きくすることなく、複数の半導体素子間の特性のばらつきを小さくできる。
【0025】
〔１２〕 〔１１〕において、前記複数の半導体素子のうちで前記第７キャリア寿命が最も長くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0026】
〔１３〕 〔１１〕において、前記複数の半導体素子のうちで前記第８キャリア寿命が最も短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0027】
〔１４〕 〔１１〕において、前記複数の半導体素子のうちで前記第７キャリア寿命が最も長く、前記複数の半導体素子のうちで前記第８キャリア寿命が最も短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0028】
〔１５〕 〔１１〕から〔１４〕のいずれかにおいて、前記複数の半導体素子は、動作時の温度が前記第７半導体素子よりも低くかつ前記第８半導体素子よりも高い第９半導体素子を含み、前記第９半導体素子の前記ドリフト領域における第９キャリア寿命は、前記第８キャリア寿命よりも長く、かつ前記第７キャリア寿命よりも短くてもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0029】
〔１６〕 〔１１〕から〔１５〕のいずれかにおいて、前記複数の半導体素子は一列に配置され、前記第７半導体素子は、中央に配置される半導体素子であり、前記第８半導体素子は、端部に配置される半導体素子であってもよい。この場合、複数の半導体素子間の特性のばらつきを特に小さくできる。
【0030】
〔１７〕 〔１〕から〔１６〕のいずれかにおいて、前記ドリフト領域は、炭化珪素、窒化ガリウムまたは酸化ガリウムにより形成されていてもよい。炭化珪素、窒化ガリウムおよび酸化ガリウムは、シリコンに比べバンドギャップが広く、ドリフト領域が炭化珪素、窒化ガリウムまたは酸化ガリウムにより形成されている場合、より低抵抗で電力損失の少ない半導体装置が得られる。また、半導体装置の小型化の観点でも有利である。
【0031】
〔１８〕 〔１〕から〔１７〕のいずれかにおいて、前記絶縁基板を複数有し、前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、前記導電パターンの上に前記複数の半導体素子が設けられてもよい。この場合、半導体装置のサイズを大きくすることなく、複数の導電パターンごとに複数の半導体素子間の特性のばらつきを小さくできる。
【0032】
〔１９〕 〔１〕から〔１７〕のいずれかにおいて、前記導電パターンを複数有し、前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられてもよい。この場合、半導体装置のサイズを大きくすることなく、複数の導電パターンごとに複数の半導体素子間の特性のばらつきを小さくできる。
【0033】
〔２０〕 〔１〕から〔１７〕のいずれかにおいて、前記絶縁基板を複数有し、前記複数の絶縁基板の上のそれぞれに前記導電パターンが複数形成され、前記複数の導電パターンの上のそれぞれに前記複数の半導体素子が設けられてもよい。この場合、半導体装置のサイズを大きくすることなく、複数の導電パターンごとに複数の半導体素子間の特性のばらつきを小さくできる。
【0034】
〔２１〕 〔１〕から〔１７〕のいずれかにおいて、前記絶縁基板を複数有し、前記複数の絶縁基板の上のそれぞれに前記導電パターンが形成され、前記導電パターンの上に前記複数の半導体素子が設けられてもよい。この場合、半導体装置のサイズを大きくすることなく、複数の導電パターンごとに複数の半導体素子間の特性のばらつきを小さくできる。
【0035】
〔２２〕 〔１〕から〔２１〕のいずれかにおいて、前記複数の半導体素子は、電界効果トランジスタを含んでもよい。この場合、特性のばらつきが抑制された複数の電界効果トランジスタを含む半導体装置が得られる。
【0036】
〔２３〕 〔１〕から〔２２〕のいずれかにおいて、前記複数の半導体素子は、絶縁ゲートバイポーラトランジスタを含んでもよい。この場合、特性のばらつきが抑制された複数の絶縁ゲートバイポーラトランジスタを含む半導体装置が得られる。
【0037】
〔２４〕 〔１〕から〔２３〕のいずれかにおいて、前記複数の半導体素子は、ｐｎ接合ダイオードを含んでもよい。この場合、特性のばらつきが抑制された複数のｐｎ接合ダイオードを含む半導体装置が得られる。
【0038】
［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。
【0039】
（第１実施形態）
図１および図２を参照し、第１実施形態に係る半導体装置１について説明する。図１は第１実施形態に係る半導体装置１を示す平面図である。図２は第１実施形態に係る半導体装置１を示す断面図であり、図１におけるII－II線矢視断面図である。
図１および図２を参照し、第１実施形態に係る半導体装置１について説明する。図１は第１実施形態に係る半導体装置１を示す平面図である。図２は第１実施形態に係る半導体装置１を示す断面図であり、図１におけるII－II線矢視断面図である。
【0040】
第１実施形態に係る半導体装置１は、主として、放熱板１１０と、筐体１２０と、絶縁基板１３０と、複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅとを有する。
【0041】
放熱板１１０は、例えば平面視で矩形状の厚さが一様の板状体である。放熱板１１０は、熱伝導率の高い素材、例えば銅（Ｃｕ）、銅合金、アルミニウム（Ａｌ）等の金属により形成される。放熱板１１０は、熱界面材料（thermal interface material：ＴＩＭ）等を用いて冷却器等に固定される。
【0042】
筐体１２０は、例えば平面視において枠状に形成されており、筐体１２０の外形は放熱板１１０の外形と同等である。筐体１２０は、樹脂等の絶縁体により形成される。
【0043】
絶縁基板１３０は、筐体１２０の内側において、放熱板１１０の上に配置されている。絶縁基板１３０は、窒化珪素等の絶縁体により形成される。絶縁基板１３０の下面には、導電層１３１が設けられている。導電層１３１は、銅等の金属により形成される。導電層１３１は、はんだ等の接合材１５１により放熱板１１０の上面に接合されている。絶縁基板１３０の上面には、導電パターン１３２が設けられている。導電パターン１３２は、銅等の金属により形成される。導電パターン１３２は、平面視で複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅを囲む最小の矩形領域Ａ１１を有する。ここで、最小の矩形領域Ａ１１とは、導電パターン１３２の中にあり、平面視で複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅの全てを囲む矩形状の領域のうちで最も面積が小さい領域を意味する。なお、後述する最小の矩形領域Ａ２１、Ａ２２、Ａ３１、Ａ３２、Ａ３３、Ａ３４、Ａ３５およびＡ３６においても同じである。
【0044】
複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅは、導電パターン１３２の上に設けられている。複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅは、はんだ等の接合材１５２により導電パターン１３２の上面に接合されている。複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅは、導電パターン１３２の長手方向に沿って一列に配置されている。半導体素子１４０ａおよび１４０ｅは、矩形領域Ａ１１の端部に配置され、半導体素子１４０ｃは矩形領域Ａ１１の中央に配置されている。複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅは、電気的に並列に接続されている。各半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅは、後述するドリフト領域１１（図４参照）を有する。各半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅは、電界効果トランジスタ（ＦＥＴ：Field-Effect Transistor）である。ＦＥＴは、例えばＭＯＳ（Metal-Oxide-Semiconductor）ＦＥＴである。ＭＯＳＦＥＴにはｐｎ接合ダイオードが寄生している。つまり、ＭＯＳＦＥＴはｐｎ接合ダイオードを含んでいる。
【0045】
半導体素子１４０ａおよび１４０ｅは、矩形領域Ａ１１の重心Ｇ１１から最も遠くに位置する。半導体素子１４０ｃは、矩形領域Ａ１１の重心Ｇ１１から最も近くに位置する。半導体素子１４０ｂおよび１４０ｄは、半導体素子１４０ｃよりも矩形領域Ａ１１の重心Ｇ１１から遠くに位置し、かつ半導体素子１４０ａおよび１４０ｅよりも矩形領域Ａ１１の重心Ｇ１１の近くに位置する。半導体素子１４０ｃのドリフト領域１１におけるキャリア寿命は、半導体素子１４０ｂおよび１４０ｄのドリフト領域１１におけるキャリア寿命よりも長くてよい。半導体素子１４０ｂおよび１４０ｄのドリフト領域１１におけるキャリア寿命は、半導体素子１４０ａおよび１４０ｅのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、半導体装置１の動作時に複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。詳細な理由については後述する。
【0046】
半導体素子１４０ａは、１つの半導体素子１４０ｂと隣り合う。半導体素子１４０ｅは、１つの半導体素子１４０ｄと隣り合う。すなわち、半導体素子１４０ａおよび１４０ｅは、隣り合う半導体素子の数が１つである。半導体素子１４０ｂは、２つの半導体素子１４０ａおよび１４０ｃと隣り合う。半導体素子１４０ｃは、２つの半導体素子１４０ｂおよび１４０ｄと隣り合う。半導体素子１４０ｄは、２つの半導体素子１４０ｃおよび１４０ｅと隣り合う。すなわち、半導体素子１４０ｂ、１４０ｃおよび１４０ｄは、隣り合う半導体素子の数が２つである。半導体素子１４０ｂ、１４０ｃおよび１４０ｄのドリフト領域１１におけるキャリア寿命は、半導体素子１４０ａおよび１４０ｅのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、半導体装置１の動作時に複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。詳細な理由については後述する。
【0047】
図３および図４を参照し、半導体装置１が備える半導体素子１４０ａの一例について説明する。図３は、半導体素子１４０ａの単位セルを示す図である。図４は、半導体素子１４０ａを示す断面図であり、図３におけるIV－IV線矢視断面図である。なお、半導体素子１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅについても半導体素子１４０ａと同じ構成であってよい。
【0048】
半導体素子１４０ａは、トランジスタである。半導体素子１４０ａは、主として、炭化珪素基板１０と、ゲート電極３１と、ソース電極３２と、ドレイン電極３３と、ゲートパッド３８と、パッシベーション膜３９とを有する。パッシベーション膜３９には、ソース電極３２を露出する第１開口部３９Ａと、ゲートパッド３８を露出する第２開口部３９Ｂとが形成されている。ゲートパッド３８は、ゲート電極３１と電気的に接続される。
【0049】
炭化珪素基板１０は、炭化珪素単結晶基板６と、炭化珪素単結晶基板６の上の炭化珪素エピタキシャル成長層７とを含む。炭化珪素基板１０は、主面１０Ａと、主面１０Ａとは反対の主面１０Ｂとを有する。炭化珪素エピタキシャル成長層７が主面１０Ａを構成し、炭化珪素単結晶基板６が主面１０Ｂを構成する。炭化珪素基板１０の形状は、例えば直方体状である。主面１０ＡはＺ１－Ｚ２方向に垂直な面である。＜１－１００＞はＹ１－Ｙ２方向に平行な方向である。炭化珪素単結晶基板６および炭化珪素エピタキシャル成長層７は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板６は、例えば窒素（Ｎ）等のｎ型不純物を含みｎ型を有する。炭化珪素エピタキシャル成長層７は、窒素等のｎ型不純物を添加したエピタキシャル成長により形成できる。
【0050】
主面１０Ａは、（０００１）がオフ方向に傾斜した面である。例えば、オフ方向は［１１－２０］である。例えば、主面１０Ａは（０００１）がオフ方向（［１１－２０］）に８°以下のオフ角だけ傾斜した面である。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
【0051】
半導体素子１４０ａは、活性領域１４１と、活性領域１４１の周囲に設けられた終端領域１４２とを有する。
【0052】
活性領域１４１において、炭化珪素エピタキシャル成長層７は、主として、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、コンタクト領域１４と、電界緩和領域１５とを有する。
【0053】
ドリフト領域１１は、例えば窒素（Ｎ）等のｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１は、主面１０Ｂを構成する。ボディ領域１２は、ドリフト領域１１に接している。ボディ領域１２は、例えばアルミニウム（Ａｌ）等のｐ型不純物を含み、ｐ型の導電型を有する。ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、例えば窒素又はリン（Ｐ）等のｎ型不純物を含み、ｎ型の導電型を有する。ソース領域１３は、主面１０Ａの一部を構成する。炭化珪素エピタキシャル成長層７がドリフト領域１１の下にバッファ層を有してもよい。
【0054】
主面１０Ａに、複数のゲートトレンチ２０が設けられている。複数のゲートトレンチ２０は、Ｙ１－Ｙ２方向に平行に延び、Ｘ１－Ｘ２方向に並んで配置されている。ゲートトレンチ２０は、側面２１と、底面２２とにより規定されている。底面２２は、側面２１に連なっている。側面２１は、ソース領域１３およびボディ領域１２を貫通している。側面２１は、ドリフト領域１１に至っている。底面２２は、ドリフト領域１１に位置している。底面２２は、主面１０Ａとほぼ平行である。側面２１は、ソース領域１３、ボディ領域１２およびドリフト領域１１により構成されている。底面２２は、ドリフト領域１１により構成されている。
【0055】
ゲートトレンチ２０内に、側面２１および底面２２に接するゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、底面２２においてドリフト領域１１に接している。ゲート絶縁膜１７は、側面２１においてソース領域１３、ボディ領域１２およびドリフト領域１１に接している。
【0056】
ゲート電極３１は、ゲート絶縁膜１７上に設けられている。ゲート電極３１は、例えば導電性不純物を含むポリシリコンから構成されている。ゲート電極３１は、ゲートトレンチ２０の内部に配置されている。ゲート電極３１は、ソース領域１３、ボディ領域１２およびドリフト領域１１に対面している。複数のゲート電極３１は、Ｙ１－Ｙ２方向に平行に延び、Ｘ１－Ｘ２方向に並んで配置されている。複数のゲート電極３１は、＜１－１００＞に沿って延びる。
【0057】
コンタクト領域１４は、Ｘ１－Ｘ２方向で隣り合うゲートトレンチ２０の間に、各ゲートトレンチ２０の側面２１から離れて、ソース領域１３を貫通し、ボディ領域１２に接するように設けられている。コンタクト領域１４は、主面１０Ａの一部を構成する。コンタクト領域１４は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。
【0058】
電界緩和領域１５は、Ｘ１－Ｘ２方向で隣り合うゲートトレンチ２０の間に、各ゲートトレンチ２０の側面２１から離れて、ボディ領域１２から主面１０Ｂに向けて延びるように設けられている。電界緩和領域１５は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。電界緩和領域１５は、下端面１５Ｃと、第１側端面１５Ａと、第２側端面１５Ｂとを有する。下端面１５Ｃは、ＸＹ平面にほぼ平行である。第１側端面１５Ａおよび第２側端面１５Ｂは、ＹＺ平面にほぼ平行である。第１側端面１５Ａが第２側端面１５ＢのＸ１側にある。下端面１５Ｃ、第１側端面１５Ａおよび第２側端面１５Ｂは、ドリフト領域１１に接する。
【0059】
ゲートトレンチ２０およびゲート電極３１を覆うように層間絶縁膜３５が設けられている。層間絶縁膜３５に、ソース領域１３の一部およびコンタクト領域１４を露出するコンタクトホール３６が形成されている。
【0060】
ソース電極３２は、層間絶縁膜３５の上に設けられており、コンタクトホール３６を通じて主面１０Ａに接する。ソース電極３２は、ソース領域１３およびコンタクト領域１４に電気的に接続されている。層間絶縁膜３５は、ゲート電極３１とソース電極３２とを電気的に絶縁している。
【0061】
ドレイン電極３３は、主面１０Ｂに接する。ドレイン電極３３は、ドリフト領域１１に電気的に接続されている。
【0062】
半導体素子１４０ａには、ｐ型のボディ領域１２およびｎ型のドリフト領域１１を含むｐｎ接合ダイオードが寄生している。つまり、半導体素子１４０ａはボディダイオードとしてｐｎ接合ダイオードを含む。ｐｎ接合ダイオードはバイポーラ半導体素子の一例である。
【0063】
半導体素子１４０ａは、ゲートトレンチ２０の周期パターンの単位となる複数の単位セル１４３を活性領域１４１内に含む。複数の単位セル１４３は、Ｙ１－Ｙ２方向を長手方向とし、Ｘ１－Ｘ２方向に並ぶ。複数の単位セル１４３は、＜１－１００＞に沿って延びる。
【0064】
終端領域１４２は、例えば平面形状が環状の領域であり、主面１０Ａの一部を構成する。終端領域１４２は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。
【0065】
次に、図５～図８を参照し、半導体装置１の動作時に複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる理由について説明する。
【0066】
半導体装置は、動作時に半導体素子の温度が上昇する。第１実施形態に係る半導体装置１では、動作時に矩形領域Ａ１１の重心Ｇ１１に近いほど熱がこもる。そのため、矩形領域Ａ１１の重心Ｇ１１から最も近くに位置する半導体素子１４０ｃは、矩形領域Ａ１１の重心Ｇ１１から最も遠くに位置する半導体素子１４０ａおよび１４０ｅよりも温度が上昇しやすい。また、半導体装置１の動作時には、隣り合う半導体素子の数が多いほど隣り合う半導体素子からの発熱の影響を受ける。そのため、隣り合う半導体素子の数が最も多い半導体素子１４０ｂ、１４０ｃおよび１４０ｄは、隣り合う半導体素子の数が最も少ない半導体素子１４０ａおよび１４０ｅよりも温度が上昇しやすい。そして、ドリフト領域１１の電気抵抗は、ドリフト領域１１の温度が上昇するほど高くなる。
【0067】
一般に、バイポーラ半導体素子に含まれるドリフト領域の電気抵抗は、伝導度変調によりオン時に低下する。また、ドリフト領域のオン時の電気抵抗の低下量は、ドリフト領域におけるキャリア寿命が長いほど大きい。このため、ボディダイオードを含む半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅにおいては、ドリフト領域１１におけるキャリア寿命が長いほどボディダイオードのオン時の電気抵抗の低下量が大きくなる。例えば、半導体素子１４０ｃのドリフト領域１１におけるキャリア寿命が半導体素子１４０ｂおよび１４０ｄのドリフト領域１１におけるキャリア寿命よりも長い場合、半導体素子１４０ｃにおいて、半導体素子１４０ｂおよび１４０ｄよりもボディダイオードの伝導度変調による電気抵抗の低下量が大きくなる。また、例えば、半導体素子１４０ｂおよび１４０ｄのドリフト領域１１におけるキャリア寿命が半導体素子１４０ａおよび１４０ｅのドリフト領域１１におけるキャリア寿命よりも長い場合、半導体素子１４０ｂおよび１４０ｄにおいて、半導体素子１４０ａおよび１４０ｅよりもボディダイオードの伝導度変調による電気抵抗の低下量が大きくなる。図５に、半導体素子１４０ａ、１４０ｃ、１４０ｅに含まれるボディダイオードのＩＶ特性の例を示す。図５中の横軸は順方向電圧（ＶＦ）を示し、縦軸は順方向電流（ＩＦ）を示す。
【0068】
本実施形態では、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅの間で、ドリフト領域１１の厚さおよび不純物濃度が等しい。このため、ドリフト領域１１の電気抵抗は、伝導度変調を無視すれば、同じ温度下で等しい。例えば、半導体装置１の動作前で、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅの温度が等しい場合、図６に示されるように、ドリフト領域１１の電気抵抗も等しい。図６は、半導体素子における動作前のドリフト領域の電気抵抗を示す図である。
【0069】
また、半導体装置１が動作し、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅの温度が上昇すると、ドリフト領域１１の温度も上昇する。この時、上述のように、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅの間で、温度の上昇の程度が相違する。このため、半導体素子１４０ｃにおいて、半導体素子１４０ｂおよび１４０ｄよりもドリフト領域１１の温度が高くなりやすく、半導体素子１４０ｂおよび１４０ｄにおいて、半導体素子１４０ａおよび１４０ｅよりもドリフト領域１１の温度が高くなりやすい。そして、伝導度変調を無視した場合のドリフト領域１１の電気抵抗は、ドリフト領域１１の温度に応じて相違する。具体的には、伝導度変調を無視すると、図７に示されるように、半導体素子１４０ｃにおいて、半導体素子１４０ｂおよび１４０ｄよりもドリフト領域１１の電気抵抗が高くなり、半導体素子１４０ｂおよび１４０ｄにおいて、半導体素子１４０ａおよび１４０ｅよりもドリフト領域１１の電気抵抗が高くなる。図７は、伝導度変調を無視した場合の半導体素子における動作時のドリフト領域の電気抵抗を示す図である。
【0070】
その一方で、上述のように、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅには伝導度変調が生じるため、各半導体素子におけるドリフト領域１１のキャリア寿命に応じてオン時の電気抵抗が低下する。このため、半導体素子１４０ｃにおいて、半導体素子１４０ｂおよび１４０ｄよりもドリフト領域１１の電気抵抗の低下量が大きくなる。また、半導体素子１４０ｂおよび１４０ｄにおいて、半導体素子１４０ａおよび１４０ｅよりもドリフト領域１１の電気抵抗の低下量が大きくなる。従って、伝導度変調を考慮すると、図８に示されるように、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅにおいて、ドリフト領域１１の電気抵抗の相違が縮小される。図８は、伝導度変調を考慮した場合の半導体素子における動作時のドリフト領域の電気抵抗を示す図である。図８には、比較のために、伝導度変調を無視した場合の電気抵抗を二点鎖線で示してある。
【0071】
このように、本実施形態によれば、高温環境下での半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅに含まれるボディダイオードの電気抵抗のばらつきを小さくできる。従って、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅ間の間隔を広げることなく、すなわち半導体装置１のサイズを大きくすることなく、複数の半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅ間の特性のばらつきを小さくできる。
【0072】
【0073】
第２実施形態の半導体装置２は、主として、放熱板２１０と、筐体２２０と、２つの絶縁基板２３０ａおよび２３０ｂと、複数の半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ、２４０ｅ、２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊとを有する。放熱板２１０および筐体２２０の構成は、それぞれ放熱板１１０および筐体１２０の構成と同じである。
【0074】
２つの絶縁基板２３０ａおよび２３０ｂは、筐体２２０の内側において、同一の放熱板２１０の上に配置されている。絶縁基板２３０ａおよび２３０ｂは、平面視で間隔をあけて並んで配置されている。各絶縁基板２３０ａおよび２３０ｂの下面には、導電層（図示せず）が設けられている。導電層は、導電層１３１と同様に、はんだ等の絶合材（図示せず）により放熱板２１０の上面に接合されている。絶縁基板２３０ａの上面には、導電パターン２３２ａが設けられている。導電パターン２３２ａは、平面視で複数の半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅを囲む最小の矩形領域Ａ２１を有する。絶縁基板２３０ｂの上面には、導電パターン２３２ｂが設けられている。導電パターン２３２ｂは、平面視で複数の半導体素子２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊを囲む最小の矩形領域Ａ２２を有する。導電パターン２３２ａおよび２３２ｂは、銅等の金属により形成される。
【0075】
複数の半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅは、導電パターン２３２ａの上に設けられている。複数の半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅは、はんだ等の接合材（図示せず）により導電パターン２３２ａの上面に接合されている。複数の半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅは、導電パターン２３２ａの長手方向に沿って一列に配置されている。半導体素子２４０ａおよび２４０ｅは矩形領域Ａ２１の端部に配置され、半導体素子２４０ｃは矩形領域Ａ２１の中央に配置されている。複数の半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅは、電気的に並列に接続されている。各半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅの構成は、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅの構成と同じである。
【0076】
半導体素子２４０ａおよび２４０ｅは、矩形領域Ａ２１の重心Ｇ２１から最も遠くに位置する。半導体素子２４０ｃは、矩形領域Ａ２１の重心Ｇ２１から最も近くに位置する。半導体素子２４０ｂおよび２４０ｄは、半導体素子２４０ｃよりも矩形領域Ａ２１の重心Ｇ２１から遠くに位置し、かつ半導体素子２４０ａおよび２４０ｅよりも矩形領域Ａ２１の重心Ｇ２１の近くに位置する。半導体素子２４０ｃのドリフト領域１１におけるキャリア寿命は、半導体素子２４０ｂおよび２４０ｄのドリフト領域１１におけるキャリア寿命よりも長くてよい。半導体素子２４０ｂおよび２４０ｄのドリフト領域１１におけるキャリア寿命は、半導体素子２４０ａおよび２４０ｅのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置２の動作時に複数の半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0077】
半導体素子２４０ａは、導電パターン２３２ａ上の１つの半導体素子２４０ｂと隣り合う。半導体素子２４０ｅは、導電パターン２３２ａ上の１つの半導体素子２４０ｄと隣り合う。すなわち、半導体素子２４０ａおよび２４０ｅは、導電パターン２３２ａ上に設けられた隣り合う半導体素子の数が１つである。半導体素子２４０ｂは、導電パターン２３２ａ上の２つの半導体素子２４０ａおよび２４０ｃと隣り合う。半導体素子２４０ｃは、導電パターン２３２ａ上の２つの半導体素子２４０ｂおよび２４０ｄと隣り合う。半導体素子２４０ｄは、導電パターン２３２ａ上の２つの半導体素子２４０ｃおよび２４０ｅと隣り合う。すなわち、半導体素子２４０ｂ、２４０ｃおよび２４０ｄは、導電パターン２３２ａ上に設けられた隣り合う半導体素子の数が２つである。半導体素子２４０ｂ、２４０ｃおよび２４０ｄのドリフト領域１１におけるキャリア寿命は、半導体素子２４０ａおよび２４０ｅのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置２の動作時に複数の半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0078】
複数の半導体素子２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊは、導電パターン２３２ｂの上に設けられている。複数の半導体素子２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊは、はんだ等の接合材（図示せず）により導電パターン２３２ｂの上面に接合されている。複数の半導体素子２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊは、導電パターン２３２ｂの長手方向に沿って一列に配置されている。半導体素子２４０ａおよび２４０ｅは矩形領域Ａ２２の端部に配置され、半導体素子２４０ｃは矩形領域Ａ２２の中央に配置されている。複数の半導体素子２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊは、電気的に並列に接続されている。各半導体素子２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊの構成は、半導体素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄおよび２４０ｅの構成と同じである。
【0079】
半導体素子２４０ｆおよび２４０ｊは、矩形領域Ａ２２の重心Ｇ２２から最も遠くに位置する。半導体素子２４０ｈは、矩形領域Ａ２２の重心Ｇ２２から最も近くに位置する。半導体素子２４０ｇおよび２４０ｉは、半導体素子２４０ｈよりも矩形領域Ａ２２の重心Ｇ２２から遠くに位置し、かつ半導体素子２４０ｆおよび２４０ｊよりも矩形領域Ａ２２の重心Ｇ２２の近くに位置する。半導体素子２４０ｈのドリフト領域１１におけるキャリア寿命は、半導体素子２４０ｇおよび２４０ｉのドリフト領域１１におけるキャリア寿命よりも長くてよい。半導体素子２４０ｇおよび２４０ｉのドリフト領域１１におけるキャリア寿命は、半導体素子２４０ｆおよび２４０ｊのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置２の動作時に複数の半導体素子２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0080】
半導体素子２４０ｆは、導電パターン２３２ｂ上の１つの半導体素子２４０ｇと隣り合う。半導体素子２４０ｊは、導電パターン２３２ｂ上の１つの半導体素子２４０ｉと隣り合う。すなわち、半導体素子２４０ｆおよび２４０ｆは、導電パターン２３２ｂ上に設けられた隣り合う半導体素子の数が１つである。半導体素子２４０ｇは、導電パターン２３２ｂ上の２つの半導体素子２４０ｆおよび２４０ｈと隣り合う。半導体素子２４０ｈは、導電パターン２３２ｂ上の２つの半導体素子２４０ｇおよび２４０ｉと隣り合う。半導体素子２４０ｉは、導電パターン２３２ｂ上の２つの半導体素子２４０ｈおよび２４０ｊと隣り合う。すなわち、半導体素子２４０ｇ、２４０ｈおよび２４０ｉは、導電パターン２３２ｂ上に設けられた隣り合う半導体素子の数が２つである。半導体素子２４０ｇ、２４０ｈおよび２４０ｉのドリフト領域１１におけるキャリア寿命は、半導体素子２４０ｆおよび２４０ｊのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置２の動作時に複数の半導体素子２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉおよび２４０ｊ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0081】
【0082】
図１０に示されるように、第２実施形態の変形例に係る半導体装置２Ａにおいては、放熱板２１０の上に１つの絶縁基板２３０が配置されている。絶縁基板２３０の上面には、導電パターン２３２ａおよび２３２ｂが設けられている。導電パターン２３２ａおよび２３２ｂは、平面視で間隔をあけて並んで配置されている。他の構成は第２実施形態と同じである。
【0083】
このような変形例によっても、第２実施形態と同じ効果を得ることができる。
【0084】
【0085】
第３実施形態の半導体装置３は、主として、放熱板３１０と、筐体３２０と、２つの絶縁基板３３０ａおよび３３０ｂと、複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄ、３４０ｅ、３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉ、３４０ｊ、３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎ、３４０ｏ、３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔとを有する。放熱板３１０および筐体３２０の構成は、それぞれ放熱板１１０および筐体１２０の構成と同じである。
【0086】
２つの絶縁基板３３０ａおよび３３０ｂは、筐体３２０の内側において、同一の放熱板３１０の上に配置されている。絶縁基板３３０ａおよび３３０ｂは、平面視で間隔をあけて並んで配置されている。各絶縁基板３３０ａおよび３３０ｂの下面には、導電層（図示せず）が設けられている。導電層は、導電層１３１と同様に、はんだ等の絶合材（図示せず）により放熱板３１０の上面に接合されている。
【0087】
絶縁基板３３０ａの上面には、導電パターン３３２ａおよび３３２ｂが設けられている。導電パターン３３２ａは、平面視で複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅを囲む最小の矩形領域Ａ３１を有する。導電パターン３３２ｂは、平面視で複数の半導体素子３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊを囲む最小の矩形領域Ａ３２を有する。
【0088】
絶縁基板３３０ｂの上面には、導電パターン３３２ｃおよび３３２ｄが設けられている。導電パターン３３２ｃは、平面視で複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎおよび３４０ｏを囲む最小の矩形領域Ａ３３を有する。導電パターン３３２ｄは、平面視で複数の半導体素子３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔを囲む最小の矩形領域Ａ３４を有する。
【0089】
導電パターン３３２ａ、３３２ｂ、３３２ｃおよび３３２ｄは、銅等の金属により形成される。
【0090】
複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅは、導電パターン３３２ａの上に設けられている。複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅは、はんだ等の接合材（図示せず）により導電パターン３３２ａの上面に接合されている。複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅは、導電パターン３３２ａの長手方向に沿って一列に配置されている。半導体素子３４０ａおよび３４０ｅは矩形領域Ａ３１の端部に配置され、半導体素子３４０ｃは矩形領域Ａ３１の中央に配置されている。複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅは、電気的に並列に接続されている。各半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅの構成は、半導体素子１４０ａ、１４０ｂ、１４０ｃ、１４０ｄおよび１４０ｅの構成と同じである。
【0091】
半導体素子３４０ａおよび３４０ｅは、矩形領域Ａ３１の重心Ｇ３１から最も遠くに位置する。半導体素子３４０ｃは、矩形領域Ａ３１の重心Ｇ３１から最も近くに位置する。半導体素子３４０ｂおよび３４０ｄは、半導体素子３４０ｃよりも矩形領域Ａ３１の重心Ｇ３１から遠くに位置し、かつ半導体素子３４０ａおよび３４０ｅよりも矩形領域Ａ３１の重心Ｇ３１の近くに位置する。半導体素子３４０ｃのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｂおよび３４０ｄのドリフト領域１１におけるキャリア寿命よりも長くてよい。半導体素子３４０ｂおよび３４０ｄのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ａおよび３４０ｅのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0092】
半導体素子３４０ａは、導電パターン３３２ａ上の１つの半導体素子３４０ｂと隣り合う。半導体素子３４０ｅは、導電パターン３３２ａ上の１つの半導体素子３４０ｄと隣り合う。すなわち、半導体素子３４０ａおよび３４０ｅは、導電パターン３３２ａ上に設けられた隣り合う半導体素子の数が１つである。半導体素子３４０ｂは、導電パターン３３２ａ上の２つの半導体素子３４０ａおよび３４０ｃと隣り合う。半導体素子３４０ｃは、導電パターン３３２ａ上の２つの半導体素子３４０ｂおよび３４０ｄと隣り合う。半導体素子３４０ｄは、導電パターン３３２ａ上の２つの半導体素子３４０ｃおよび３４０ｅと隣り合う。すなわち、半導体素子３４０ｂ、３４０ｃおよび３４０ｄは、導電パターン３３２ａ上に設けられた隣り合う半導体素子の数が２つである。半導体素子３４０ｂ、３４０ｃおよび３４０ｄのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ａおよび３４０ｅのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0093】
複数の半導体素子３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊは、導電パターン３３２ｂの上に設けられている。複数の半導体素子３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊは、はんだ等の接合材（図示せず）により導電パターン３３２ｂの上面に接合されている。複数の半導体素子３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊは、導電パターン３３２ｂの長手方向に沿って一列に配置されている。半導体素子３４０ｆおよび３４０ｊは矩形領域Ａ３２の端部に配置され、半導体素子３４０ｈは矩形領域Ａ３２の中央に配置されている。複数の半導体素子３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊは、電気的に並列に接続されている。各半導体素子３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊの構成は、半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅの構成と同じである。
【0094】
半導体素子３４０ｆおよび３４０ｊは、矩形領域Ａ３２の重心Ｇ３２から最も遠くに位置する。半導体素子３４０ｈは、矩形領域Ａ３２の重心Ｇ３２から最も近くに位置する。半導体素子３４０ｇおよび３４０ｉは、半導体素子３４０ｈよりも矩形領域Ａ３２の重心Ｇ３２から遠くに位置し、かつ半導体素子３４０ｆおよび３４０ｊよりも矩形領域Ａ３２の重心Ｇ３２の近くに位置する。半導体素子３４０ｈのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｇおよび３４０ｉのドリフト領域１１におけるキャリア寿命よりも長くてよい。半導体素子３４０ｇおよび３４０ｉのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｆおよび３４０ｊのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0095】
半導体素子３４０ｆは、導電パターン３３２ｂ上の１つの半導体素子３４０ｇと隣り合う。半導体素子３４０ｊは、導電パターン３３２ｂ上の１つの半導体素子３４０ｉと隣り合う。すなわち、半導体素子３４０ｆおよび３４０ｆは、導電パターン３３２ｂ上に設けられた隣り合う半導体素子の数が１つである。半導体素子３４０ｇは、導電パターン３３２ｂ上の２つの半導体素子３４０ｆおよび３４０ｈと隣り合う。半導体素子３４０ｈは、導電パターン３３２ｂ上の２つの半導体素子３４０ｇおよび３４０ｉと隣り合う。半導体素子３４０ｉは、導電パターン３３２ｂ上の２つの半導体素子３４０ｈおよび３４０ｊと隣り合う。すなわち、半導体素子３４０ｇ、３４０ｈおよび３４０ｉは、導電パターン３３２ｂ上に設けられた隣り合う半導体素子の数が２つである。半導体素子３４０ｇ、３４０ｈおよび３４０ｉのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｆおよび３４０ｊのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0096】
複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎおよび３４０ｏは、導電パターン３３２ｃの上に設けられている。複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎおよび３４０ｏは、はんだ等の接合材（図示せず）により導電パターン３３２ｃの上面に接合されている。複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎおよび３４０ｏは、導電パターン３３２ｃの長手方向に沿って一列に配置されている。半導体素子３４０ｋおよび３４０ｏは矩形領域Ａ３３の端部に配置され、半導体素子３４０ｍは矩形領域Ａ３３の中央に配置されている。複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎおよび３４０ｏは、電気的に並列に接続されている。各半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎおよび３４０ｏの構成は、半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅの構成と同じである。
【0097】
半導体素子３４０ｋおよび３４０ｏは、矩形領域Ａ３３の重心Ｇ３３から最も遠くに位置する。半導体素子３４０ｍは、矩形領域Ａ３３の重心Ｇ３３から最も近くに位置する。半導体素子３４０ｌおよび３４０ｎは、半導体素子３４０ｍよりも矩形領域Ａ３３の重心Ｇ３３から遠くに位置し、かつ半導体素子３４０ｋおよび３４０ｏよりも矩形領域Ａ３３の重心Ｇ３３の近くに位置する。半導体素子３４０ｍのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｌおよび３４０ｎのドリフト領域１１におけるキャリア寿命よりも長くてよい。半導体素子３４０ｌおよび３４０ｎのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｋおよび３４０ｏのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎおよび３４０ｏ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0098】
半導体素子３４０ｋは、導電パターン３３２ｃ上の１つの半導体素子３４０ｌと隣り合う。半導体素子３４０ｏは、導電パターン３３２ｃ上の１つの半導体素子３４０ｎと隣り合う。すなわち、半導体素子３４０ｋおよび３４０ｏは、導電パターン３３２ｃ上に設けられた隣り合う半導体素子の数が１つである。半導体素子３４０ｌは、導電パターン３３２ｃ上の２つの半導体素子３４０ｋおよび３４０ｍと隣り合う。半導体素子３４０ｍは、導電パターン３３２ｃ上の２つの半導体素子３４０ｌおよび３４０ｏと隣り合う。半導体素子３４０ｎは、導電パターン３３２ｃ上の２つの半導体素子３４０ｍおよび３４０ｏと隣り合う。すなわち、半導体素子３４０ｌ、３４０ｍおよび３４０ｎは、導電パターン３３２ｃ上に設けられた隣り合う半導体素子の数が２つである。半導体素子３４０ｌ、３４０ｍおよび３４０ｎのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｋおよび３４０ｏのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎおよび３４０ｏ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0099】
複数の半導体素子３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔは、導電パターン３３２ｄの上に設けられている。複数の半導体素子３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔは、はんだ等の接合材（図示せず）により導電パターン３３２ｄの上面に接合されている。複数の半導体素子３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔは、導電パターン３３２ｄの長手方向に沿って一列に配置されている。半導体素子３４０ｐおよび３４０ｔは矩形領域Ａ３４の端部に配置され、半導体素子３４０ｒは矩形領域Ａ３４の中央に配置されている。複数の半導体素子３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔは、電気的に並列に接続されている。各半導体素子３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔの構成は、半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄおよび３４０ｅの構成と同じである。
【0100】
半導体素子３４０ｐおよび３４０ｔは、矩形領域Ａ３４の重心Ｇ３４から最も遠くに位置する。半導体素子３４０ｒは、矩形領域Ａ３４の重心Ｇ３４から最も近くに位置する。半導体素子３４０ｑおよび３４０ｓは、半導体素子３４０ｒよりも矩形領域Ａ３４の重心Ｇ３４から遠くに位置し、かつ半導体素子３４０ｐおよび３４０ｔよりも矩形領域Ａ３４の重心Ｇ３４の近くに位置する。半導体素子３４０ｒのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｑおよび３４０ｓのドリフト領域１１におけるキャリア寿命よりも長くてよい。半導体素子３４０ｑおよび３４０ｓのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｐおよび３４０ｔのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0101】
半導体素子３４０ｐは、導電パターン３３２ｄ上の１つの半導体素子３４０ｑと隣り合う。半導体素子３４０ｔは、導電パターン３３２ｄ上の１つの半導体素子３４０ｓと隣り合う。すなわち、半導体素子３４０ｐおよび３４０ｔは、導電パターン３３２ｄ上に設けられた隣り合う半導体素子の数が１つである。半導体素子３４０ｑは、導電パターン３３２ｄ上の２つの半導体素子３４０ｐおよび３４０ｒと隣り合う。半導体素子３４０ｒは、導電パターン３３２ｄ上の２つの半導体素子３４０ｑおよび３４０ｓと隣り合う。半導体素子３４０ｓは、導電パターン３３２ｄ上の２つの半導体素子３４０ｒおよび３４０ｔと隣り合う。すなわち、半導体素子３４０ｑ、３４０ｒおよび３４０ｓは、導電パターン３３２ｄ上に設けられた隣り合う半導体素子の数が２つである。半導体素子３４０ｑ、３４０ｒおよび３４０ｓのドリフト領域１１におけるキャリア寿命は、半導体素子３４０ｐおよび３４０ｔのドリフト領域１１におけるキャリア寿命よりも長くてよい。この場合、第１実施形態と同様に、半導体装置３の動作時に複数の半導体素子３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔ間における高温環境下での電気抵抗等の特性のばらつきを小さくできる。
【0102】
【0103】
図１２に示されるように、第３実施形態の変形例に係る半導体装置３Ａにおいては、絶縁基板３３０ａの上に１つの導電パターン３３２ｅが配置され、かつ絶縁基板３３０ｂの上に１つの導電パターン３３２ｆが配置されている。導電パターン３３２ｅは、平面視で複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄ、３４０ｅ、３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊを囲む最小の矩形領域Ａ３５を有する。導電パターン３３２ｆは、平面視で複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎ、３４０ｏ、３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔを囲む最小の矩形領域Ａ３６を有する。矩形領域Ａ３５は重心Ｇ３５を有し、矩形領域Ａ３６は重心Ｇ３６を有する。導電パターン３３２ｅの上には、複数の半導体素子３４０ａ、３４０ｂ、３４０ｃ、３４０ｄ、３４０ｅ、３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉおよび３４０ｊが設けられている。導電パターン３３２ｆの上には、複数の半導体素子３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎ、３４０ｏ、３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓおよび３４０ｔが設けられている。他の構成は第３実施形態と同じである。
【0104】
このような変形例によっても、第３実施形態と同じ効果を得ることができる。
【0105】
なお、半導体装置の製造に際しては、個片化前のウェハの段階でドリフト領域のキャリア寿命を測定できる。ドリフト領域のキャリア寿命は、マイクロ波光導電減衰（Microwave PhotoConductivity Decay：μ－ＰＣＤ）法により測定できる。μ－ＰＣＤ法では、レーザ光を試料に照射することで試料の内部に電子正孔対を生成し、レーザ光の照射を止めたタイミングから試料のマイクロ波の反射率を計測し、マイクロ波の反射率の減衰曲線を取得する。マイクロ波の反射率と、試料の内部の電子正孔対の数との間に相関があり、キャリア寿命が長い試料ほど、減衰が遅くなる。
【0106】
また、完成した半導体装置に含まれる半導体素子については、次のような方法によりキャリア寿命を比較できる。まず、半導体装置を分解し、半導体素子の特性を個別に測定できるようにする。次いで、各半導体素子に含まれるボディダイオードのスイッチング特性を取得する。スイッチング特性と、ドリフト領域のキャリア寿命との間には相関があり、図１３に示すように、キャリア寿命が長いドリフト領域を備えたボディダイオードほど、スイッチングの反応が遅くなる。これは、キャリア寿命が長いドリフト領域を備えたボディダイオードほど、電子正孔対が再結合しにくいためである。従って、スイッチング特性の波形を比較することで、複数の半導体素子の間でキャリア寿命を比較できる。図１３はスイッチング特性の例を示す図である。図１３中の横軸は時間を示し、縦軸は電流を示す。
【0107】
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。
【0108】
上記の実施形態では、ドリフト領域が炭化珪素により形成される場合を説明したが、本開示はこれに限定されない。例えば、ドリフト領域はワイドバンドギャップ半導体材料により形成されることが好ましい。ワイドバンドギャップ半導体材料としては、炭化珪素以外に、窒化ガリウム、酸化ガリウム等が挙げられる。炭化珪素、窒化ガリウムおよび酸化ガリウムは入手が容易である。炭化珪素、窒化ガリウムおよび酸化ガリウムは、シリコンに比べバンドギャップが広く、ドリフト領域が炭化珪素、窒化ガリウムまたは酸化ガリウムにより形成されている場合、より低抵抗で電力損失の少ない半導体装置が得られる。また、半導体装置の小型化の観点でも有利である。ドリフト領域は、例えば半導体層のエピタキシャル成長を経て形成されるが、ウェハの面内において半導体層のキャリア寿命にばらつきが生じることがある。そのため、導電パターンの上に無作為に半導体素子を配置すると複数の半導体素子間の特性のばらつきが大きくなる。このように、ドリフト領域がワイドバンドギャップ半導体材料により形成される場合には、複数の半導体素子間の特性のばらつきが大きい。このため、本開示の複数の半導体素子間の特性のばらつきの低減の効果が顕著である。
【0109】
上記の実施形態では、複数の半導体素子がＭＯＳＥＴである場合を説明したが、本開示はこれに限定されない。例えば、複数の半導体素子は、ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）およびｐｎ接合ダイオードの少なくともいずれかを含んでいてよい。この場合、特性のばらつきが抑制された複数のＭＯＳＦＥＴ、ＩＧＢＴおよびｐｎ接合ダイオードの少なくともいずれかを含む半導体装置が得られる。
【0110】
上記の実施形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型として説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。
【符号の説明】
【0111】
１ 半導体装置
６ 炭化珪素単結晶基板
７ 炭化珪素エピタキシャル成長層
１０ 炭化珪素基板
１０Ａ 主面
１０Ｂ 主面
１１ ドリフト領域
１２ ボディ領域
１３ ソース領域
１４ コンタクト領域
１５ 電界緩和領域
１５Ａ 第１側端面
１５Ｂ 第２側端面
１５Ｃ 下端面
１７ ゲート絶縁膜
２０ ゲートトレンチ
２１ 側面
２２ 底面
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
３５ 層間絶縁膜
３６ コンタクトホール
３８ ゲートパッド
３９ パッシベーション膜
３９Ａ 第１開口部
３９Ｂ 第２開口部
１１０ 放熱板
１２０ 筐体
１３０ 絶縁基板
１３１ 導電層
１３２ 導電パターン
１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ 半導体素子
１４１ 活性領域
１４２ 終端領域
１４３ 単位セル
１５１、１５２ 接合材
２、２Ａ 半導体装置
２１０ 放熱板
２２０ 筐体
２３０、２３０ａ、２３０ｂ 絶縁基板
２３２ａ、２３２ｂ 導電パターン
２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ、２４０ｅ、２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉ、２４０ｊ 半導体素子
３、３Ａ 半導体装置
３１０ 放熱板
３２０ 筐体
３３０ａ、３３０ｂ 絶縁基板
３３２ａ、３３２ｂ、３３２ｃ、３３２ｄ、３３２ｅ、３３２ｆ 導電パターン
３４０ａ、３４０ｂ、３４０ｃ、３４０ｄ、３４０ｅ、３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉ、３４０ｊ、３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎ、３４０ｏ、３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓ、３４０ｔ 半導体素子
Ａ１１、Ａ２１、Ａ２２、Ａ３１、Ａ３２、Ａ３３、Ａ３４、Ａ３５、Ａ３６ 矩形領域
Ｇ１１、Ｇ２１、Ｇ２２、Ｇ３１、Ｇ３２、Ｇ３３、Ｇ３４、Ｇ３５、Ｇ３６ 重心
６ 炭化珪素単結晶基板
７ 炭化珪素エピタキシャル成長層
１０ 炭化珪素基板
１０Ａ 主面
１０Ｂ 主面
１１ ドリフト領域
１２ ボディ領域
１３ ソース領域
１４ コンタクト領域
１５ 電界緩和領域
１５Ａ 第１側端面
１５Ｂ 第２側端面
１５Ｃ 下端面
１７ ゲート絶縁膜
２０ ゲートトレンチ
２１ 側面
２２ 底面
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
３５ 層間絶縁膜
３６ コンタクトホール
３８ ゲートパッド
３９ パッシベーション膜
３９Ａ 第１開口部
３９Ｂ 第２開口部
１１０ 放熱板
１２０ 筐体
１３０ 絶縁基板
１３１ 導電層
１３２ 導電パターン
１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ 半導体素子
１４１ 活性領域
１４２ 終端領域
１４３ 単位セル
１５１、１５２ 接合材
２、２Ａ 半導体装置
２１０ 放熱板
２２０ 筐体
２３０、２３０ａ、２３０ｂ 絶縁基板
２３２ａ、２３２ｂ 導電パターン
２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ、２４０ｅ、２４０ｆ、２４０ｇ、２４０ｈ、２４０ｉ、２４０ｊ 半導体素子
３、３Ａ 半導体装置
３１０ 放熱板
３２０ 筐体
３３０ａ、３３０ｂ 絶縁基板
３３２ａ、３３２ｂ、３３２ｃ、３３２ｄ、３３２ｅ、３３２ｆ 導電パターン
３４０ａ、３４０ｂ、３４０ｃ、３４０ｄ、３４０ｅ、３４０ｆ、３４０ｇ、３４０ｈ、３４０ｉ、３４０ｊ、３４０ｋ、３４０ｌ、３４０ｍ、３４０ｎ、３４０ｏ、３４０ｐ、３４０ｑ、３４０ｒ、３４０ｓ、３４０ｔ 半導体素子
Ａ１１、Ａ２１、Ａ２２、Ａ３１、Ａ３２、Ａ３３、Ａ３４、Ａ３５、Ａ３６ 矩形領域
Ｇ１１、Ｇ２１、Ｇ２２、Ｇ３１、Ｇ３２、Ｇ３３、Ｇ３４、Ｇ３５、Ｇ３６ 重心
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】