知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024046447
(43)【公開日】2024-04-03
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240327BHJP
H10B 43/50 20230101ALI20240327BHJP
H01L 21/336 20060101ALI20240327BHJP
H01L 21/8234 20060101ALI20240327BHJP
H01L 21/822 20060101ALI20240327BHJP
H10B 43/40 20230101ALI20240327BHJP
H01L 27/00 20060101ALI20240327BHJP
H01L 21/3205 20060101ALI20240327BHJP
H01L 21/768 20060101ALI20240327BHJP
【ＦＩ】
H01L27/11582
H01L27/11575
H01L29/78 371
H01L27/088 E
H01L27/06 102A
H01L27/04 C
H01L27/11573
H01L27/00 301B
H01L27/00 301C
H01L21/88 S
H01L21/90 B
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022151846
(22)【出願日】2022-09-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】藤瀬 晋也
【テーマコード（参考）】
5F033
5F038
5F048
5F083
5F101
【Ｆターム（参考）】
5F033HH04
5F033HH28
5F033KK08
5F033KK11
5F033MM30
5F033QQ38
5F033VV07
5F033VV10
5F033VV16
5F038AC05
5F038AC07
5F038AC15
5F038BE07
5F038CA10
5F038CA16
5F038CD02
5F038CD14
5F038CD18
5F038DF05
5F038EZ01
5F038EZ07
5F038EZ14
5F038EZ15
5F038EZ20
5F048AA01
5F048AB01
5F048AC01
5F048AC10
5F048BA19
5F048BA20
5F048BB09
5F048BB11
5F048BC03
5F048BC18
5F048BD07
5F048BF04
5F048BF06
5F048BF07
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F048DA24
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083GA10
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083ZA28
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BH21
(57)【要約】
【課題】使用されていない導電層を有効に活用することができる半導体記憶装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、複数の導電層および複数の絶縁層と、第１コンタクトプラグと、第２コンタクトプラグと、を有する。複数の導電層および複数の絶縁層は、第１方向に交互に積層される。第１コンタクトプラグは、複数の導電層に含まれる第１導電層に接し、第１方向に延びる。第２コンタクトプラグは、複数の導電層のうちの第１導電層の直上の導電層である第２導電層に対して接し、第１導電層を貫通して第１方向に延びる。第２コンタクトプラグは、第２導電体層と、第２導電体層と第１導電層との間に設けられ、第２導電体層と第１導電層とを絶縁する絶縁層とを含む。
【選択図】図５
【解決手段】本実施形態の半導体記憶装置は、複数の導電層および複数の絶縁層と、第１コンタクトプラグと、第２コンタクトプラグと、を有する。複数の導電層および複数の絶縁層は、第１方向に交互に積層される。第１コンタクトプラグは、複数の導電層に含まれる第１導電層に接し、第１方向に延びる。第２コンタクトプラグは、複数の導電層のうちの第１導電層の直上の導電層である第２導電層に対して接し、第１導電層を貫通して第１方向に延びる。第２コンタクトプラグは、第２導電体層と、第２導電体層と第１導電層との間に設けられ、第２導電体層と第１導電層とを絶縁する絶縁層とを含む。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１方向（Ｚ方向）に交互に積層された複数の導電層および複数の絶縁層と、
前記複数の導電層に含まれる第１導電層に接し、前記第１方向に延びる第１コンタクトプラグと、
前記複数の導電層のうちの前記第１導電層の直上の導電層である第２導電層に対して接し、前記第１導電層を貫通して前記第１方向に延びる第２コンタクトプラグと、
を有し、
前記第２コンタクトプラグは、第２導電体層と、前記第２導電体層と前記第１導電層との間に設けられ、前記第２導電体層と前記第１導電層とを絶縁する絶縁層とを含む半導体記憶装置。
前記複数の導電層に含まれる第１導電層に接し、前記第１方向に延びる第１コンタクトプラグと、
前記複数の導電層のうちの前記第１導電層の直上の導電層である第２導電層に対して接し、前記第１導電層を貫通して前記第１方向に延びる第２コンタクトプラグと、
を有し、
前記第２コンタクトプラグは、第２導電体層と、前記第２導電体層と前記第１導電層との間に設けられ、前記第２導電体層と前記第１導電層とを絶縁する絶縁層とを含む半導体記憶装置。
【請求項2】
前記第１コンタクトプラグは、第１導電体層と、前記第１導電体層の外側に配置された絶縁層とにより形成される請求項１に記載の半導体記憶装置。
【請求項3】
前記第１導電層と前記第２導電層は、容量素子として機能する請求項１に記載の半導体記憶装置。
【請求項4】
前記複数の導電層に対して階段状に接するように形成された複数の第３コンタクトプラグを有する請求項１に記載の半導体記憶装置。
【請求項5】
前記第１コンタクトプラグ、前記第２コンタクトプラグ及び前記複数の第３コンタクトプラグの高さは同じである請求項４に記載の半導体記憶装置。
【請求項6】
少なくとも１つ以上のプレーンを有し、
前記第１コンタクトプラグは、前記プレーンを電気的に分離する絶縁層の外側に形成された前記第１導電層に接し、
前記第２コンタクトプラグは、前記プレーンを電気的に分離する絶縁層の外側に形成された前記第２導電層に接する請求項１に記載の半導体記憶装置。
前記第１コンタクトプラグは、前記プレーンを電気的に分離する絶縁層の外側に形成された前記第１導電層に接し、
前記第２コンタクトプラグは、前記プレーンを電気的に分離する絶縁層の外側に形成された前記第２導電層に接する請求項１に記載の半導体記憶装置。
【請求項7】
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、前記プレーンを電気的に分離する絶縁層の外側と前記半導体記憶装置の外周との間に形成される請求項６に記載の半導体記憶装置。
【請求項8】
前記プレーンを電気的に分離する絶縁層は、第２方向（Ｘ方向）に延伸する第１絶縁層と、前記第２方向に直交する第３方向（Ｙ方向）に延伸する第２絶縁層と、を有し、
前記第２絶縁層の端部から前記第２方向に延伸する複数の第３絶縁層を更に有し、
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、前記第２絶縁層と前記半導体記憶装置の外周と複数の第３絶縁層とに囲まれた複数の領域にそれぞれ形成される請求項６に記載の半導体記憶装置。
前記第２絶縁層の端部から前記第２方向に延伸する複数の第３絶縁層を更に有し、
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、前記第２絶縁層と前記半導体記憶装置の外周と複数の第３絶縁層とに囲まれた複数の領域にそれぞれ形成される請求項６に記載の半導体記憶装置。
【請求項9】
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、前記半導体記憶装置が前記プレーンを２つ以上有する際に、前記２つ以上のプレーン間のいずれか１つの領域に形成される請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の一種として、３次元のフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９３３７２０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、使用されていない導電層を有効に活用することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
本実施形態の半導体記憶装置は、複数の導電層および複数の絶縁層と、第１コンタクトプラグと、第２コンタクトプラグと、を有する。複数の導電層および複数の絶縁層は、第１方向に交互に積層される。第１コンタクトプラグは、複数の導電層に含まれる第１導電層に接し、第１方向に延びる。第２コンタクトプラグは、複数の導電層のうちの第１導電層の直上の導電層である第２導電層に対して接し、第１導電層を貫通して第１方向に延びる。第２コンタクトプラグは、第２導電体層と、第２導電体層と第１導電層との間に設けられ、第２導電体層と第１導電層とを絶縁する絶縁層とを含む。
【図面の簡単な説明】
【0006】
【図1】一実施形態の半導体記憶装置の構造を示す断面図である。
【図1A】一実施形態の半導体記憶装置の構造の他の例を示す断面図である。
【図1B】コンタクトプラグＣＣと導電層ＷＬ'の接続関係を示す図である。
【図2】本実施形態のアレイチップの一例を平面図である。
【図4A】メモリピラーＭＰのＺ方向に垂直な平面での断面図である。
【図6A】本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
【図6B】本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
【図6C】本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
【図6D】本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
【図6E】本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
【図6F】本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
【図7】変形例１に係るプレーンＰＢ３の端部を拡大した拡大図である。
【図9】変形例２に係るアレイチップの一例を平面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態を説明する。
【0008】
図１は、一実施形態の半導体記憶装置の構造を示す断面図である。図１の半導体記憶装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。より具体的には、例えば、半導体記憶装置は、３次元フラッシュメモリである。なお、アレイチップ１は、１つの積層体へのメモリホール加工を１回で行う構造であるが、それに限られない。例えば、メモリホール加工を上下２つの積層体毎に分けて行う構造、従って、例えば、上下のメモリホールを接続する接続部を有する構造、あるいは、メモリホール加工を上中下の３つの積層体毎に分けて行う構造などであってもよい。
【0009】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備える。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
【0010】
回路チップ２は、アレイチップ１下に設けられる。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備える。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
【0011】
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示す。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【0012】
アレイチップ１は、図１に示すように、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備える。複数のワード線ＷＬは、層間絶縁膜を介してＺ方向に積層される。メモリセルアレイ１１は、階段構造部２１を含み、階段構造部２１において、各ワード線ＷＬは、コンタクトプラグＣＣａを介してワード配線層２３と電気的に接続される。セル領域で複数のワード線ＷＬを貫通する各メモリピラーＭＰは、ビアプラグ２４を介してビット線ＢＬと電気的に接続され、かつソース線ＳＬと電気的に接続される。ソース線ＳＬは、これらのワード線ＷＬの上方に設けられる。ソース線ＳＬは、その上面側で後述するソース配線層４６と電気的に接続される。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含む。第２層ＳＬ２は、第１層ＳＬ１上に設けられ、ソース線ＳＬの電気抵抗低減のために設けられる。第１層ＳＬ１は例えば、ｎ＋型ポリシリコン層である。第２層ＳＬ２は例えば、タングステンシリサイドなどである。
【0013】
この実施形態では、ワード線ＷＬと同層にワード線ＷＬと同じ材料で構成される導電層ＷＬ'が形成される。複数の導電層ＷＬ'が、層間絶縁膜を介してＺ方向に積層される。複数の導電層ＷＬ'は、メモリセルアレイ１１の外側に設けられる。
【0014】
各導電層ＷＬ'は、絶縁層ＳＴにより各ワード線ＷＬと電気的に分離される。絶縁層ＳＴの外側には、複数のコンタクトプラグＣＣが形成され、それぞれ異なる導電層ＷＬ'と電気的に接続される。各導電層ＷＬ'は、コンタクトプラグＣＣを介して配線層２５と電気的に接続される。配線層２５は、ワード配線層２３と同じ高さの層であっても良い。
【0015】
回路チップ２は、複数のトランジスタ３１を備える。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備える。また、回路チップ２は、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、各々が複数の配線を含む複数の配線層３５とを備える。
【0016】
回路チップ２はさらに、配線層３５上に設けられた複数のビアプラグ３６と、これらのビアプラグ３６上に設けられた複数の金属パッド３７とを備える。金属パッド３７は例えば、銅（Ｃｕ）層またはアルミニウム（Ａｌ）層である。本実施形態の回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３７に電気的に接続される。この制御回路は例えば、メモリセルアレイ１１の周辺回路を含んでいる。
【0017】
アレイチップ１は、金属パッド３７上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、各々が複数の配線を含む複数の配線層４３とを備える。金属パッド４１は例えば、銅層またはアルミニウム層である。また、アレイチップ１は、配線層４３上に設けられた複数のビアプラグ４４を備え、これらのビアプラグ４４は、複数のビアプラグ４４ａと、複数のビアプラグ４４ｂとを含んでいる。これらのビアプラグ４４は、メモリセルアレイ１１の外部にてメモリセルアレイ１１の側方に設けられる。
【0018】
アレイチップ１はさらに、金属パッド４５と、ソース配線層４６と、パッシベーション膜４７とを備える。
【0019】
金属パッド４５は、ビアプラグ４４ａおよび絶縁膜１２上に設けられており、ビアプラグ４４ａと接することでビアプラグ４４ａに電気的に接続される。本実施形態の金属パッド４５は、半導体記憶装置の外部接続パッド（ボンディングパッド）として機能する。
【0020】
ソース配線層４６は、ビアプラグ４４ｂ、メモリセルアレイ１１、および絶縁膜１２上に設けられており、ビアプラグ４４ｂと接することでビアプラグ４４ｂに電気的に接続される。ソース配線層４６は、メモリセルアレイ１１上に絶縁膜１２を介して設けられた第１部分Ｒ１と、絶縁膜１２内にてメモリセルアレイ１１上に設けられた第２部分Ｒ２とを含んでいる。その結果、ソース配線層４６は、ソース線ＳＬに接するようにソース線ＳＬ上に設けられており、ソース線ＳＬに電気的に接続される。
【0021】
本実施形態の金属パッド４５とソース配線層４６は、１つの同一の配線層内に設けられており、バリアメタル層４５ａ、４６ａと、バリアメタル層４５ａ、４６ａ上の配線材層４５ｂ、４６ｂとをそれぞれ含んでいる。バリアメタル層４５ａ、４６ａは例えば、チタン窒化膜などの金属層である。配線材層４５ｂ、４６ｂは例えば、アルミニウム層などの金属層である。
【0022】
本実施形態の金属パッド４５とソース配線層４６はそれぞれ、絶縁膜１２を貫通するように設けられたビアプラグ４４ａ、４４ｂ上に設けられる。よって、ビアプラグ４４ａの上端やビアプラグ４４ｂの上端は、ソース線ＳＬの上面よりも高い位置に設けられる。同様に、金属パッド４５の下面や、ソース配線層４６の第１部分Ｒ１の下面は、ソース線ＳＬの上面よりも高い位置に設けられる。一方、ソース配線層４６の第２部分Ｒ２の下面は、ソース線ＳＬの上面に接する。具体的には、ソース配線層４６のバリアメタル層４６ａが、ソース線ＳＬの第２層ＳＬ２に接する。
【0023】
パッシベーション膜４７は、金属パッド４５、ソース配線層４６、および絶縁膜１２上に設けられる。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４５の上面を露出させる開口部Ｐを有する。金属パッド４５は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
【0024】
図１に示すように、メモリセルアレイ１１は、メモリセルアレイ１１の下の金属パッド４１、３７などを介して回路チップ２と電気的に接続されており、例えば、論理回路を構成するトランジスタ３１などと電気的に接続される。これは、金属パッド４５やソース配線層４６についても同様である。金属パッド４５は、ビアプラグ４４ａやその下の金属パッド４１、３７などを介して回路チップ２と電気的に接続されており、ソース配線層４６は、ビアプラグ４４ｂやその下の金属パッド４１、３７などを介して回路チップ２と電気的に接続される。本実施形態では、図１の断面でメモリセルアレイ１１がトランジスタ３１と電気的に接続される。図１と別の断面で、金属パッド４５が他のトランジスタ３１と電気的に接続され、ソース配線層４６が、さらに他のトランジスタ３１と電気的に接続される。
【0025】
【0026】
図１Ａに示すアレイチップ１Ａでは、メモリセルアレイ１１に階段構造部は設けられず、メモリセルアレイ１１の中央部に、複数のコンタクトプラグＣＣａが形成される。この実施形態では、コンタクトプラグＣＣａは、コンタクトプラグＣＣとともに一括して形成することができ、このように形成されたコンタクトプラグＣＣａおよびコンタクトプラグＣＣの高さ、具体的には、－Ｚ方向の下端の高さは同じである。
【0027】
なお、コンタクトプラグＣＣａは、メモリセルアレイ１１の中央部に形成されているが、メモリセルアレイ１１の端部に形成されてもよい。
【0028】
図１Ｂは、コンタクトプラグＣＣと導電層ＷＬ'の接続関係を示す図である。
【0029】
図１Ｂに示すように、コンタクトプラグＣＣ－１、ＣＣ－２、・・・、ＣＣ－ｎは、それぞれ、導電層ＷＬ１'、ＷＬ２'、ＷＬ３'、・・・、ＷＬｎ'に電気的に接続される。コンタクトプラグＣＣ－１、ＣＣ－２、・・・、ＣＣ－ｎのそれぞれを区別する必要がない場合は、以下、適宜、コンタクトプラグＣＣと称する。各コンタクトプラグＣＣでは、中心に導電体層１０６が形成され、導電体層１０６の外側に絶縁層１０３が形成される。絶縁層１０３は、貫通した導電層ＷＬ'と導電体層１０６との間を電気的に絶縁し、絶縁破壊を防ぐ程度に厚く設けられる。
【0030】
このような構成により、導電層ＷＬ１'及びＷＬ２'間、導電層ＷＬ２及びＷＬ３間、・・・、導電層ＷＬｎ－１及びＷＬｎ間に、それぞれ、層間容量Ｃ１、Ｃ２、・・・、Ｃｎ－１が形成される。層間容量Ｃ１、Ｃ２、・・・、Ｃｎ－１のそれぞれを区別する必要がないときは、以下、適宜、層間容量Ｃと称する。
【0031】
層間容量Ｃを並列に接続すれば、より大きな容量の容量素子を形成することができる。例えば、ｎが偶数であれば、コンタクトプラグＣＣ－１、ＣＣ－３、・・・ＣＣ－（ｎ－１）同士を配線で電気的に接続し、コンタクトプラグＣＣ－２、ＣＣ－４、・・・ＣＣ－ｎ同士を配線で電気的に接続すると、コンタクトプラグＣＣ－１と、コンタクトプラグＣＣ－２の間には、層間容量Ｃ１＋Ｃ２＋・・・＋Ｃｎ－１の容量素子を形成することができる。
【0032】
【0033】
図２は、本実施形態のアレイチップの一例を平面図である。図３は、図２の一部の部分Ａ１を拡大して示した説明図である。図４は、図３の一部の部分Ａ２を拡大して示した説明図である。図５は、図４のＩＶ－ＩＶ線に沿った断面図である。
【0034】
アレイチップ１は、複数のプレーンＰＢ０、ＰＢ１、ＰＢ２及びＰＢ３を有する。なお、以下の説明において、複数のプレーンＰＢ０～ＰＢ３を区別する必要がない場合には単にプレーンＰＢという。また、図２ではプレーンＰＢのプレーン数が４の例を示しているが、アレイチップ１が備えるプレーンの数は、２、８、１６等であってもよい。
【0035】
各プレーンＰＢは、セル領域ＣＡを備える。セル領域ＣＡの外周には、Ｘ方向に延伸する２つの絶縁層ＳＴ１と、Ｙ方向に延伸する２つの絶縁層ＳＴ２とが形成される。絶縁層ＳＴ１及びＳＴ２は、Ｚ方向に複数のワード線ＷＬを貫通するように形成される。これにより、各プレーンＰＢは、絶縁層ＳＴ１及びＳＴ２によって電気的に分離される。絶縁層ＳＴ１及びＳＴ２は、それぞれ第１絶縁層及び第２絶縁層の一例である。
【0036】
さらに、図３に示すように、プレーンＰＢのセル領域ＣＡは、複数のブロックＢＬＫ１、ＢＬＫ２、・・・、を備える。複数のブロックＢＬＫ１、ＢＬＫ２、・・・、を区別する必要がない場合には単にブロックＢＬＫという。各ブロックＢＬＫは、Ｚ方向に複数のワード線ＷＬを貫通するように形成され、Ｘ方向に延伸する複数の絶縁層ＳＴ３によって電気的に分離される。
【0037】
セル領域ＣＡのうち絶縁層ＳＴ１及びＳＴ２に隣接する領域は、メモリセルトランジスタＭＴが形成されないダミー領域となる。そのため、ブロックＢＬＫ１は、全体にダミー領域ＤＭ１が形成されるダミーブロックとなる。
【0038】
また、ブロックＢＬＫ２は、絶縁層ＳＴ２に隣接する領域がダミー領域ＤＭ２となる。そして、ブロックＢＬＫ２は、ダミー領域ＤＭ２の内側にメモリセルトランジスタＭＴが形成されるメモリセルアレイ領域ＭＡを有する。
【0039】
絶縁層ＳＴ１及びＳＴ２の外側とアレイチップ１の外周との間の領域ＯＡには、後述リプレースによってワード線ＷＬと同層にワード線ＷＬと同じ材料で構成される導電層ＷＬ'が形成されるが、この領域ＯＡに形成された導電層ＷＬ'はワード線ＷＬとしては使用されない。この導電層ＷＬ'が形成される領域ＯＡに、複数のコンタクトプラグＣＣ１及びＣＣ２を形成する。コンタクトプラグＣＣ１及びＣＣ２は、それぞれ第１コンタクトプラグ及び第２コンタクトプラグの一例である。なお、以下の説明において、複数のコンタクトプラグＣＣ１及びＣＣ２を区別する必要がない場合には単にコンタクトプラグＣＣという。
【0040】
複数のコンタクトプラグＣＣは、絶縁層ＳＴ１及びＳＴ２の外側の領域ＯＡにおいて、Ｚ方向に複数のワード線ＷＬを貫通するように形成され、それぞれが異なるワード線ＷＬに接続される。各コンタクトプラグＣＣは、中心に導電体層１０６が形成され、導電体層１０６の外側に絶縁層１０３が形成される。絶縁層１０３は、貫通した導電層ＷＬ'と電気的に絶縁し、絶縁破壊を防ぐ程度に厚く設けられる。
【0041】
図４に示すように、ダミー領域ＤＭ１及びＤＭ２には、Ｚ方向に延伸する複数の支持ピラーＨＲが形成される。各支持ピラーＨＲは、Ｚ方向に複数のワード線ＷＬを貫通するように形成される。支持ピラーＨＲは、アレイチップ１を製造する際に、後述するリプレース時に複数の絶縁層１０１（図６Ａ参照）を補強する目的で設けられる。支持ピラーＨＲは、例えば酸化シリコンによって構成される。
【0042】
メモリセルアレイ領域ＭＡには、Ｚ方向に延伸する複数のメモリピラーＭＰが形成される。各メモリピラーＭＰは、Ｚ方向に複数のワード線ＷＬを貫通するように形成される。
【0043】
図４Ａは、メモリピラーＭＰのＺ方向に垂直な平面での断面図である。
【0044】
図４Ａに示すように、メモリピラーＭＰは、例えば、中心側にピラー状の半導体層（半導体ピラー）５１と、半導体層５１の外側に形成されるトンネル絶縁膜５２と、トンネル絶縁膜５２の外側に形成される電荷蓄積膜５３と、電荷蓄積膜５３の外側に形成されるブロック絶縁膜５４とを含む。例えば、メモリピラーＭＰと複数のワード線ＷＬのそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。
【0045】
これらの複数のワード線ＷＬのビット線ＢＬ側とソース線側とには、それぞれ、不図示の選択ゲートＳＧＤが設けられ、メモリピラーＭＰとそれらの選択ゲートＳＧＤとの交点には、選択トランジスタが形成される。
【0046】
Ｙ方向に隣接する絶縁層ＳＴ３の間には、複数の絶縁層ＳＨＥが形成される。絶縁層ＳＨＥは、Ｘ方向およびＺ方向に延び、選択ゲート線ＳＧＤをＹ方向に分離する。
【0047】
絶縁層ＳＴ１及びＳＴ２の外側の例えば数μｍはリプレースされる領域となっており、金属の導電層ＷＬ'が存在する。この金属は、例えば、タングステンやモリブデンである。また、この導電層ＷＬ'には、例えば、チタンや窒化チタンといったバリアメタルを設ける場合には、それらが含まれる。本実施形態では、絶縁層ＳＴ１及びＳＴ２の外側の導電層ＷＬ'が存在する領域に複数のコンタクトプラグＣＣを形成して層間容量を形成する。
【0048】
絶縁層ＳＴ１及びＳＴ２の外側の領域ＯＡには、Ｚ方向に延伸する複数の支持ピラーＨＲが形成される。複数の支持ピラーＨＲが形成された後、絶縁層ＳＴ１及びＳＴ２の外側の領域ＯＡにコンタクトプラグＣＣが形成される。なお、本実施形態とは異なるが、支持ピラーＨＲより先にコンタクトプラグＣＣを形成しても良い。
【0049】
図５に示すように、コンタクトプラグＣＣ１の導電体層１０６は、導電層ＷＬ１'上に接して設けられる。また、コンタクトプラグＣＣ２の導電体層１０６は、導電層ＷＬ１'をＺ方向に貫通し、導電層ＷＬ２'に接して設けられる。
【0050】
コンタクトプラグＣＣ１及びＣＣ２の導電体層１０６の外側には絶縁層１０６が形成される。このため、設けられた導電層ＷＬ'以外の導電層ＷＬ'には電気的に接続されない。導電層ＷＬ１'とＷＬ２'との間の層間容量Ｃは、コンタクトプラグＣＣ１とコンタクトプラグＣＣ２とを両端の端子として利用することで、容量素子として機能させることができる。
【0051】
【0052】
以下、導電層ＷＬ'（ワード線ＷＬ）の形成方法として、導電層ＷＬ'（ワード線ＷＬ）に相当する構造を犠牲層で形成した後、犠牲層を除去して導電材料に置き換える方法（以下、「リプレース」と表記する）を用いた場合について説明する。
【0053】
まず、半導体基板１００上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、絶縁層１０１と、ワード線ＷＬ'（ワード線ＷＬ）となる導電層に対応する犠牲層１０２とを交互に積層する。犠牲層１０２には、絶縁層１０１に対応するウェットエッチングとの選択比が高い材料が用いられる。例えば、絶縁層１０１がシリコン酸化膜で形成される場合、犠牲層１０２にはシリコン窒化膜が用いられる。
【0054】
次に、コンタクトプラグＣＣを形成する。具体的には、まず、最上層の絶縁層１０１の上面にハードマスクを形成し、コンタクトプラグＣＣの形成領域のハードマスクを除去する。すなわち、コンタクトプラグＣＣの形成領域のみ絶縁層１０１が露出するように、ハードマスクをパターニングする。次に、異方性エッチングを用いて、絶縁層１０１と犠牲層１０２と絶縁層とを貫通し、深孔（ホール）を形成する。このとき、ハードマスクの形成を変更しながら異方性エッチングを用いることで深さの異なる複数のホールを形成することにより、図６Ａに示す構造が形成される。
【0055】
続いて、ＣＶＤなどにより、ホールに二酸化シリコン等の絶縁層１０３を形成することにより、図６Ｂに示す構造が形成される。
【0056】
続いて、ＣＶＤなどにより、ホールにアモルファスシリコン等の半導体層１０４を埋め込む。そして、エッチバック（ハードマスクを用いず、上面に露出している部分を、異方性エッチングにより全面エッチングすること）を行い、絶縁層１０３の上面の半導体層１０４を除去することにより、図６Ｃに示す構造が形成される。
【0057】
続いて、リプレースを行う。具体的には、異方性エッチングにより、底面が半導体基板１００に達するスリットＳＬを所定の場所に加工する。次に、ウェットエッチングにより、スリットＳＬから犠牲層１０２を除去し、空隙を形成する。空隙に導電体膜（例えば、タングステン）を埋め込んだ後、スリットＳＬ内及び最上層の絶縁層１０１上に形成された導電体膜を除去し、導電層１０５を形成する。そして、スリットＳＬに絶縁層を埋め込む。これにより、リプレースが完了し、導電層ＷＬ'（ワード線ＷＬ）となる導電層１０５の形成が完了し、図６Ｄに示す構造が形成される。
【0058】
続いて、異方性エッチングなどを用いて、最上層の絶縁層１０３及び絶縁層１０１と、ホール底面の絶縁層１０３及び絶縁層１０１とを除去し、ホールの底面において導電層１０５及び基板１００を露出させることにより、図６Ｅに示す構造が形成される。
【0059】
続いて、ＣＶＤなどにより、露出させたホールに例えばタングステン等の導電体層１０６を埋め込む。最後に、最上層の絶縁層１０１上に形成された導電体層１０６をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により除去し、コンタクトプラグＣＣを形成する。以上の手順を実行することにより、図６Ｆに示す構造が形成される。
【0060】
なお、本実施形態では、積層体を構成する導電層ＷＬ'全てにコンタクトプラグＣＣを形成したが、これに限らず、例えば、積層体を構成する導電層ＷＬ'のうちの一部のみにコンタクトプラグＣＣを形成するようにしても良い。
【0061】
本実施形態（階段構造部を設けない実施形態）におけるコンタクトプラグＣＣａの形成方法は、ワード線ＷＬの代わりに、導電層ＷＬ'にコンタクトプラグを形成すること以外は、上述したコンタクトプラグＣＣの形成方法と同じである。このため、コンタクトプラグＣＣａの形成方法の説明は省略する。
【0062】
以上のように、アレイチップ１は、プレーンＰＢの外側（絶縁層ＳＴ１及びＳＴ２の外側）の導電層ＷＬ'が形成される領域に複数のコンタクトプラグＣＣを形成する。プレーンＰＢの外側に形成される導電層ＷＬ'は、特に利用されていない。
【0063】
本実施形態のアレイチップ１は、上記のようにプレーンＰＢの外側の導電層ＷＬ'が形成される領域に複数のコンタクトプラグＣＣを端子として形成することで、導電層ＷＬ'間の層間容量Ｃを容量素子として利用することができる。
【0064】
特に、本実施形態のコンタクトプラグＣＣは、貫通した導電層ＷＬ'と電気的に絶縁し、絶縁破壊を防ぐ程度に厚く設けられる。このような構造により、コンタクトプラグＣＣは、貫通した導電層ＷＬ'に電気的に接続されることがなく、導電層ＷＬ'間の層間容量Ｃを適切に利用することができる。
【0065】
以上により、本実施形態のアレイチップ１は、プレーンの外側の使用されていない導電層が形成される領域を有効に活用することができる。
【0066】
（変形例１）
次に、変形例１について説明する。
図７は、変形例１に係るプレーンＰＢ３の端部を拡大した拡大図である。図８は、図７の一部の部分Ａ３の積層構造の一例を示す斜視図である。なお、図７において、図３と同様の構成については、同一の符号を付して説明を省略する。
次に、変形例１について説明する。
図７は、変形例１に係るプレーンＰＢ３の端部を拡大した拡大図である。図８は、図７の一部の部分Ａ３の積層構造の一例を示す斜視図である。なお、図７において、図３と同様の構成については、同一の符号を付して説明を省略する。
【0067】
図７に示すように、プレーンＰＢ３の端部は、絶縁層ＳＴ２からＸ方向に延伸する複数の絶縁層ＳＴ４を有する。複数の絶縁層ＳＴ４は、絶縁層ＳＴ２からＸ方向にアレイチップ１の外周まで形成される。複数の絶縁層ＳＴ４は、それぞれＺ方向に複数の導電層ＷＬ'を貫通するように形成される。絶縁層ＳＴ４は、第３絶縁層の一例である。
【0068】
絶縁層ＳＴ２、ＳＴ４及びアレイチップ１の外周に囲まれた各領域ＯＡａ及びＯＡｂには、それぞれ、例えば４つのコンタクトプラグＣＣ１、ＣＣ２、ＣＣ３及びＣＣ４が形成される。
【0069】
図８に示すように、領域ＯＡａにおいて、コンタクトプラグＣＣ１は、導電層ＷＬ１'上に接して設けられる。コンタクトプラグＣＣ２は、導電層ＷＬ１'、導電層ＷＬ２'、および導電層ＷＬ３'を貫通し、導電層ＷＬ４'に上に接して設けられる。コンタクトプラグＣＣ３は、導電層ＷＬ１'および導電層ＷＬ２'を貫通し、導電層ＷＬ３'に接して設けられる。コンタクトプラグＣＣ４は、導電層ＷＬ１'を貫通し、導電層ＷＬ２'に接して設けられる。
【0070】
このような構成により、導電層ＷＬ１'とＷＬ２'との間の層間容量Ｃ１を有する容量素子がコンタクトプラグＣＣ１とコンタクトプラグＣＣ４との間に設けられる。導電層ＷＬ２'とＷＬ３'との間の層間容量Ｃ２を有する容量素子がコンタクトプラグＣＣ３とコンタクトプラグＣＣ４との間に設けられる。導電層ＷＬ３'とＷＬ４'との間の層間容量Ｃ３を有する容量素子がコンタクトプラグＣＣ２とコンタクトプラグＣＣ３との間に設けられる。
【0071】
そして、領域ＯＡｂにおいて、４つのコンタクトプラグＣＣと導電層ＷＬ１'～ＷＬ４'との接続を図８に示す接続と同じ構成にする。このように、複数の絶縁層ＳＴ４を追加し、各領域ＯＡａ及びＯＡｂに形成されるコンタクトプラグの個数を同じにし、さらに、導電層同士の接続も同じ構成とすることにより、各領域ＯＡａ及びＯＡｂにおいて、層間容量Ｃ１～Ｃ３を揃えることができる。
【0072】
（変形例２）
次に、変形例２について説明する。
図９は、変形例２に係るアレイチップの一例を平面図である。
上述した実施形態では、絶縁層ＳＴ１及びＳＴ２の外側とアレイチップ１の外周との間の領域ＯＡに複数のコンタクトプラグＣＣが形成される。
次に、変形例２について説明する。
図９は、変形例２に係るアレイチップの一例を平面図である。
上述した実施形態では、絶縁層ＳＴ１及びＳＴ２の外側とアレイチップ１の外周との間の領域ＯＡに複数のコンタクトプラグＣＣが形成される。
【0073】
これに対し、変形例２では、各プレーンＰＢ間の領域にコンタクトプラグＣＣを形成する。具体的には、プレーンＰＢ０とＰＢ１との間の領域ＯＡ１、プレーンＰＢ１とＰＢ２との間の領域ＯＡ２、及び、プレーンＰＢ２とＰＢ３との間の領域ＯＡ３の少なくとも１つの領域に複数のコンタクトプラグＣＣを形成する。そして、コンタクトプラグＣＣを形成した導電層ＷＬ'同士の間の層間容量Ｃを用いた容量素子を構成する。
【0074】
各プレーンＰＢ間の領域では、導電層ＷＬ'の形状保証がされないため、これらの導電層ＷＬ'同士の間の層間容量Ｃを用いた容量素子は、容量保証の必要がない電源安定用の容量素子として用いることが望ましい。電源安定用の容量素子とは、例えば、電圧Ｖｄｄなどの電源線とグランドＧＮＤとの間に設けられる容量素子のことである。
【0075】
電源安定用の容量素子は、一般的に回路チップ２のＭＯＳトランジスタを形成する領域に設けられる。電源安定用の容量素子は、この領域で、素子の形成されるアクティブ領域とアクティブ領域の上方に薄い絶縁膜を介して設けられたゲートとの間の容量を用いた容量素子として構成される。これらの容量素子を各プレーンＰＢ間に形成される容量素子に置き換えることで、回路チップ２の回路面積を削減することが可能となり、製造コストを低下させることができる。
【0076】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0077】
１…アレイチップ、２…回路チップ、１１…メモリセルアレイ、１２…絶縁膜、１３…層間絶縁膜、１５、１００…基板、１０１…絶縁層、１０２…犠牲層、１０３…絶縁層、１０４…半導体層、１０５…導電層、１０６…絶縁層、ＰＢ０～ＰＢ３…プレーン、ＣＣ，ＣＣａ…コンタクトプラグ、ＳＴ１～ＳＴ４…絶縁層、ＢＬＫ１，ＢＬＫ２…ブロック、ＭＰ…メモリピラー、ＨＲ…支持ピラー、ＳＨＥ…絶縁層。
【図1】
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図4A】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図7】
【図8】
【図9】