特開 2024-46499 演算処理装置及び演算処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024046499

(43)【公開日】2024-04-03

(54)【発明の名称】演算処理装置及び演算処理方法

(51)【国際特許分類】

   G06F 12/0862 20160101AFI20240327BHJP

   G06F 9/345 20180101ALI20240327BHJP

   G06F 9/38 20180101ALI20240327BHJP

【ＦＩ】

G06F12/0862 105

G06F9/345 S

G06F9/38 350Y

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022151924

(22)【出願日】2022-09-22

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】上窪 勇貴

【テーマコード（参考）】

5B013

5B033

5B205

【Ｆターム（参考）】

5B013CC20

5B033DA00

5B033DB06

5B033DB09

5B205JJ13

5B205NN92

5B205VV02

(57)【要約】

【課題】演算性能を向上させる演算処理装置及び演算処理方法を提供する。
【解決手段】ステート管理部１３４は、所定のプログラムカウンタで示される２つのメモリアクセス命令のそれぞれの要求アドレスを基にストライド幅を算出し、所定のプログラムカウンタで示される複数のメモリアクセス命令の要求アドレス及び算出したストライド幅を基にストライドアクセスの発生を検出する。プリフェッチ要求生成部１３３は、ステート管理部１３４によりストライドアクセスが検出された場合、ストライド幅に基づくプリフェッチ要求を発行する。
【選択図】図２

【特許請求の範囲】

【請求項1】

所定のプログラムカウンタで示される２つのメモリアクセス命令のそれぞれの要求アドレスを基にストライド幅を算出し、前記所定のプログラムカウンタで示される複数のメモリアクセス命令の要求アドレス及び算出した前記ストライド幅を基にストライドアクセスの発生を検出する管理部と、
前記管理部により前記ストライドアクセスが検出された場合、前記ストライド幅に基づくプリフェッチ要求を発行するプリフェッチ要求生成部と
を備えたことを特徴とする演算処理装置。

【請求項2】

プリフェッチキューと、
前記所定のプログラムカウンタで示される第１メモリアクセス命令でキャッシュミスが発生し、且つ、前記所定のプログラムカウンタの情報を含む所定エントリが前記プリフェッチキューに存在しない場合、前記所定のプログラムカウンタの情報を含む前記所定エントリを前記プリフェッチキューに登録する監視部とをさらに備え、
前記管理部は、前記第１メモリアクセス命令の要求アドレス及び前記所定エントリの後続の前記所定のプログラムカウンタで示される複数の第２メモリアクセス命令のそれぞれの要求アドレスを基に前記ストライド幅を算出して前記所定エントリに登録し、且つ、前記第２メモリアクセス命令の前記要求アドレスに前記ストライド幅を加算して算出した予測アドレスを前記所定エントリに登録し、前記第２メモリアクセス命令の後続の前記所定のプログラムカウンタで示される複数の第３メモリアクセス命令のそれぞれの要求アドレスに前記ストライド幅を加算して算出した値で前記予測アドレスを順次更新し、前記第３メモリアクセス命令のそれぞれの要求アドレスと前記所定エントリに登録された前記予測アドレスとを比較してストライドアクセスの発生を検出する
ことを特徴とする請求項１に記載の演算処理装置。

【請求項3】

前記管理部は、前記第３メモリアクセス命令の要求アドレスと前記所定エントリに登録された前記予測アドレスとが一致する場合に信頼度カウンタを増加させ、且つ、前記第３メモリアクセス命令の要求アドレスと前記所定エントリに登録された前記予測アドレスとが一致しない場合に信頼度カウンタを減少させ、前記信頼度カウンタが上限値を超えた場合に前記所定エントリに登録された前記ストライド幅による前記ストライドアクセスを検出することを特徴とする請求項２に記載の演算処理装置。

【請求項4】

前記プリフェッチ要求生成部は、前記管理部により前記ストライドアクセスの発生が検出された場合、前記所定のプログラムカウンタで示されるメモリアクセス命令の要求アドレスに前記ストライド幅を所定数倍した値を加算したアドレスでプリフェッチ要求を発行することを特徴とする請求項１に記載の演算処理装置。

【請求項5】

前記監視部は、前記プリフェッチキューに前記所定エントリを登録する空きが存在しない場合、前記プリフェッチキューに格納された複数のエントリから１つエントリを選択して無効にして、前記所定エントリを登録することを特徴とする請求項２に記載の演算処理装置。

【請求項6】

前記監視部は、前記プリフェッチキューに格納された各前記エントリのそれぞれに含まれるプログラムカウンタで示されるメモリアクセス命令の発行頻度を基に、無効にするエントリを選択することを特徴とする請求項５に記載の演算処理装置。

【請求項7】

所定のプログラムカウンタで示される２つのメモリアクセス命令のそれぞれの要求アドレスを基にストライド幅を算出し、
前記所定のプログラムカウンタで示される複数のメモリアクセス命令の要求アドレス及び算出した前記ストライド幅を基にストライドアクセスの発生を検出し、
前記ストライドアクセスを検出した場合、前記ストライド幅に基づくプリフェッチ要求を発行する
処理を演算処理装置が実行することを特徴とする演算処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、演算処理装置及び演算処理方法に関する。

【背景技術】

【0002】

コンピュータはＣＰＵ(Central Processing Unit)コアと主記憶装置との間に複数階層のキャッシュメモリを有し、主記憶装置や下位階層キャッシュメモリへのアクセスレイテンシ隠蔽やスループット不足の改善を図っている。さらに、近年ＣＰＵにおけるコアの高速化やメニーコア化が進んでおり、キャッシュメモリのヒット率向上やキャッシュミスレイテンシの隠蔽が重要となっている。

【0003】

キャッシュメモリのヒット率向上やキャッシュミスレイテンシの隠蔽のための方法の１つとして、近い将来の使用が予測されるデータを予めキャッシュメモリに読み込んでおくことでキャッシュミスの発生を減らすプリフェッチ手法の導入が進んでいる。プリフェッチの実現方法としては、ソフトウェアプリフェッチと呼ばれるソフトウェアによる手法とハードウェアプリフェッチと呼ばれるハードウェアによる手法とがある。

【0004】

従来、ハードウェアプリフェッチ手法としては、ストリームプリフェッチと呼ばれる手法やストライドプリフェッチと呼ばれる手法が多く採用されている。ストリームプリフェッチは、キャッシュライン単位での連続アクセスであるストリームアクセスに対するプリフェッチを行うハードウェアプリフェッチ手法である。ストライドプリフェッチは、一定間隔での定型ストライドアクセスに対するプリフェッチを行うハードウェアプリフェッチ手法である。

【0005】

ここで、アクセスＡ１、アクセスＡ２、・・・といったロード命令やストア命令などのメモリアクセス命令が、追番の順にメインメモリの所定の位置にアクセスする場合で説明する。例えば、アクセスＡ１、アクセスＡ２、・・・がキャッシュライン(Cache Line)単位で連続アクセスする場合、ＣＰＵは、ストリームプリフェッチで対応することが可能である。例えば、ＣＰＵは、アクセスＡ１、アクセスＡ２、アクセスＡ３でアクセスしたキャッシュメモリアドレスからストリームアクセスであることを検出する。そして、ＣＰＵは、アクセスＡ３のキャッシュメモリアドレスの次のキャッシュラインにアクセスが来ることを予測し、アクセスＡ４がアクセスする領域をプリフェッチによって予めキャッシュメモリに読み込んでおく。その結果、アクセスＡ４の命令実行時にはキャッシュメモリにすでにデータが登録されているため、ＣＰＵは、キャッシュミスの発生を抑えることができ演算性能が向上する。

【0006】

一方、アクセスＡ１、アクセスＡ２、・・・がキャッシュラインを一定間隔でアクセスする場合、ＣＰＵは、ストライドプリフェッチで対応することが可能である。例えば、ＣＰＵは、アクセスＡ１、アクセスＡ２、アクセスＡ３のアクセスしたキャッシュメモリアドレス(アドレス)から１個跳びでアクセスしていることを検出する。そして、ＣＰＵは、アクセスＡ３の次も１個跳びでアクセスが発生すると予測して、アクセスＡ４がアクセスする領域をプリフェッチによって予めキャッシュメモリに読み込んでおく。この場合も、アクセスＡ４の命令実行時にはキャッシュメモリにすでにデータが登録されているため、ＣＰＵは、キャッシュミスの発生を抑えることができ演算性能が向上する。この一定間隔のキャッシュラインの幅を、ストライド幅と呼ぶ。

【0007】

ここで、ストライドアクセスには単一ストライドと複数ストライドに分けることができる。単一ストライドは、常に一定のストライド幅でアクセスが発生する場合である。これに対して、複数ストライドは、複数のストライド幅が混在するようにアクセスが発生する場合である。複数ストライドは、例えば、第１のストライド幅でのアクセスが一定回数発生した後に、異なる第２のストライド幅でのアクセスが発生するような場合である。ただし、複数ストライドであっても、キャッシュラインサイズ内のストライド幅とキャッシュラインサイズを超えるストライド幅との２種類の混在のような場合は、キャッシュライン単位では単一ストライドと見ることも可能である。

【0008】

このようなプリフェッチの技術として、前後のアドレスの差分によりストライド幅を決定し、メモリアクセス毎にストライド幅の数をカウントし、カウンタが上限値以上となった場合にプリフェッチを行う技術が提案されている。また、ストライド幅が所定のレンジに含まれるか否かによりカウンタを増減させ、カウンタの値を基にストライド幅を計算してプリフェッチを行う技術が提案されている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特表２００６－５１００８２号公報

【特許文献2】特表２０１３－５３９１１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、従来のストライドプリフェッチが対象とするストライドアクセスは、単一ストライドである。従来のストライドプリフェッチでは、複数ストライドと単一ストライドとのアクセスパターンの区別は行われず、複数ストライドのアクセスに対しても単一ストライドのプリフェッチを起動してしまう。複数ストライドに対して単一ストライドのプリフェッチを起動してしまうと、誤ったアドレスでプリフェッチが行われる場合がある。その場合、不要なデータをキャッシュに格納することによるキャッシュ汚染やメモリバンド幅の圧迫が原因となり、ＣＰＵの性能低下を引き起こすおそれがある。

【0011】

例えば、多くのストライド幅が１２８バイトであるため、従来技術では１２８バイトでプリフェッチを起動することが多い。しかし、ストライド幅が１９２バイトなど他のストライド幅に変化するとプリフェッチ先のアドレスが、不適切なデータを指してしまい、誤ったプリフェッチが発生する。これは、キャッシュライン単位では単一ストライドと見ることも可能な複数ストライドであっても同様である。

【0012】

また、ストライド幅の数をカウントが上限値以上となった場合にプリフェッチを行う技術では、ストライド幅の変化に十分に追従できず、誤ったプリフェッチが発生するおそれがある。また、ストライド幅が所定のレンジに含まれるか否かにより増減させたカウンタを基にストライド幅を計算してプリフェッチを行う技術では、確実なストライド幅の決定が難しく、誤ったプリフェッチが発生するおそれがある。したがって、いずれの技術を用いても、ＣＰＵの演算性能を向上させることは困難である。

【0013】

開示の技術は、上記に鑑みてなされたものであって、演算性能を向上させる演算処理装置及び演算処理方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

本願の開示する演算処理装置及び演算処理方法の一つの態様において、管理部は、所定のプログラムカウンタで示される２つのメモリアクセス命令のそれぞれの要求アドレスを基にストライド幅を算出し、前記所定のプログラムカウンタで示される複数のメモリアクセス命令の要求アドレス及び算出した前記ストライド幅を基にストライドアクセスの発生を検出する。プリフェッチ要求生成部は、前記管理部により前記ストライドアクセスが検出された場合、前記ストライド幅に基づくプリフェッチ要求を発行する。

【発明の効果】

【0015】

１つの側面では、本発明は、演算性能を向上させることができる。

【図面の簡単な説明】

【0016】

【図1】図１は、情報処理装置の全体構成を示す概略図である。

【図2】図２は、実施例に係るＣＰＵの詳細を示すブロック図である。

【図3】図３は、実施例１に係るプリフェッチキューに格納されるエントリのフォーマットの一例を示す図である。

【図4】図４は、プリフェッチキューのエントリのステートを管理するステートマシンを示す図である。

【図5】図５は、ステート遷移時に各エントリで更新される情報の一覧を示す図である。

【図6】図６は、単一ストライドの場合のエントリの遷移の一例を示す図である。

【図7】図７は、単一ストライドの場合のアクセス及びプリフェッチの一例を示す図である。

【図8】図８は、複数ストライドの場合のエントリの遷移の一例を示す図である。

【図9】図９は、複数ストライドの場合のアクセスの一例を示す図である。

【図10】図１０は、複数ストライドであるがキャッシュライン単位で見て単一ストライドとなる場合のエントリの遷移の一例を示す図である。

【図11】図１１は、複数ストライドであるがキャッシュライン単位で見て単一ストライドとなる場合のアクセス及びプリフェッチの一例を示す図である。

【図12】図１２は、実施例１に係るＣＰＵによるプリフェッチ処理のフローチャートである。

【図13】図１３は、ステート管理部によるステート更新処理のフローチャートである。

【図14】図１４は、ステート＃２におけるステート更新処理実行のフローチャートである。

【図15】図１５は、ステート＃３におけるステート更新処理実行のフローチャートである。

【図16】図１６は、ステート＃４におけるステート更新処理実行のフローチャートである。

【図17】図１７は、実施例２に係るプリフェッチキューに格納されるエントリのフォーマットの一例を示す図である。

【図18】図１８は、リプレース制御のためのステートマシンの一例を示す図である。

【図19】図１９は、実施例２に係るＣＰＵによるプリフェッチ処理のフローチャートである。

【発明を実施するための形態】

【0017】

以下に、本願の開示する演算処理装置及び演算処理方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する演算処理装置及び演算処理方法が限定されるものではない。

【実施例0018】

図１は、情報処理装置の全体構成を示す概略図である。図１に示すように、情報処理装置１は、演算部１１、Ｌ１キャッシュ１２、下位キャッシュ１３、メインメモリ１４、補助記憶装置１５、表示装置１６及び入力装置１７を有する。演算部１１は、Ｌ１キャッシュ１２、下位キャッシュ１３、メインメモリ１４、補助記憶装置１５、表示装置１６及び入力装置１７のそれぞれとバスで接続される。演算部１１、Ｌ１キャッシュ１２及び下位キャッシュ１３は、例えば、演算処理装置であるＣＰＵ１０に搭載される。

【0019】

演算部１１は、例えば、ＣＰＵ（Central Processing Unit）コアである。演算部１１は、補助記憶装置１５に格納された各種プログラムなどを読み出してメインメモリ１４に展開して、Ｌ１キャッシュ１２、下位キャッシュ１３及びメインメモリ１４に格納されたデータを用いて演算を実行する。

【0020】

Ｌ１キャッシュ１２は、動作速度が速く且つ下位キャッシュ１３と比べて容量の小さいキャッシュメモリであり、演算部１１によるデータアクセス時に最初に読み込まれるキャッシュメモリである。Ｌ１キャッシュ１２は、例えば、ＳＲＡＭ（Static Random Access Memory）である。

【0021】

下位キャッシュ１３は、動作速度が速く且つ一般的にＬ１キャッシュ１２よりも容量の大きいキャッシュメモリであり、演算部１１によるデータアクセス時に、Ｌ１キャッシュ１２でキャッシュミスが発生した場合に次に読み込まれるキャッシュメモリである。下位キャッシュ１３は、Ｌ２キャッシュやＬ３キャッシュである。下位キャッシュ１３も、例えば、ＳＲＡＭである。

【0022】

ここで、下位キャッシュ１３の階層の数は特に制限はない。例えば、情報処理装置１は、キャッシュの階層として２つの階層や、４つ以上の階層を有してもよい。

【0023】

メインメモリ１４は、Ｌ１キャッシュ１２及び下位キャッシュ１３に比べて動作速度が遅く且つ大容量の主記憶装置である。メインメモリ１４は、演算部１１が演算に用いるデータが格納される。メインメモリ１４は、Ｌ１キャッシュ１２及び下位キャッシュ１３のいずれにもアクセス対象のデータが存在しない場合に演算部１１からのアクセスを受ける。メインメモリ１４は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。

【0024】

補助記憶装置１５は、例えば、ＨＤＤ（Hard Disk Drive）やＳＳＤ（Solid State Drive）などである。補助記憶装置１５には、ＯＳ（Operating System）や演算を行うための各種プログラムが格納される。

【0025】

表示装置１６は、例えば、モニタやディスプレイなどである。表示装置１６は、演算部１１による演算結果の利用者への提示などを行う。入力装置１７は、例えば、キーボードやマウスなどである。利用者は、表示装置１６に表示された画面を参照しつつ、入力装置１７を用いて情報処理装置１へのデータや命令の入力を行う。表示装置１６及び入力装置１７は、１つのハードウェアとして構成されてもよい。

【0026】

図２は、実施例に係るＣＰＵの詳細を示すブロック図である。ＣＰＵ１０は、演算部１１が有する命令発行部１０１、Ｌ１キャッシュ制御部１０２、ストライドプリフェッチ制御部１０３、Ｌ１キャッシュ１２及び下位キャッシュ１３を有する。

【0027】

命令発行部１０１は、演算部１１による演算等に応じてリード命令などのメモリアクセス命令をＬ１キャッシュ制御部１０２へ発行する。また、命令発行部１０１は、メモリアクセス命令の要求アドレス及びプログラムカウンタをストライドプリフェッチ制御部１０３に通知する。

【0028】

Ｌ１キャッシュ制御部１０２は、メモリアクセス命令を命令発行部１０１から受信する。そして、Ｌ１キャッシュ制御部１０２は、ストライドプリフェッチ制御部１０３が有するプリフェッチキュー１３１にデータが存在しなかった旨を通知するＰＣ（Program Counter）ミスの通知をパターン監視部１３２から受ける。そして、Ｌ１キャッシュ制御部１０２は、メモリアクセス命令で指定されたデータがＬ１キャッシュ１２に格納されているか否かを判定する。以下では、メモリアクセス命令で指定されたデータがＬ１キャッシュ１２に格納されていない場合を、Ｌ１キャッシュミスと呼ぶ。逆に、メモリアクセス命令で指定されたデータがＬ１キャッシュ１２に格納されていた場合を、Ｌ１キャッシュヒットと呼ぶ。

【0029】

Ｌ１キャッシュヒットの場合、Ｌ１キャッシュ制御部１０２は、メモリアクセス命令で指定されたデータをＬ１キャッシュ１２から取得して演算部１１へ出力する。また、Ｌ１キャッシュ制御部１０２は、Ｌ１キャッシュヒットをパターン監視部１３２に通知する。

【0030】

これに対して、Ｌ１キャッシュミスの場合、Ｌ１キャッシュ制御部１０２は、メモリアクセス命令で指定されたデータの取得要求を下位キャッシュ１３へ出力する。その後、Ｌ１キャッシュ制御部１０２は、メモリアクセス命令で指定されたデータを下位キャッシュ１３から取得して、演算部１１へ出力するとともにＬ１キャッシュ１２に格納する。また、Ｌ１キャッシュ制御部１０２は、Ｌ１キャッシュミスをパターン監視部１３２に通知する。

【0031】

ストライドプリフェッチ制御部１０３は、プリフェッチキュー１３１、パターン監視部１３２、プリフェッチ要求生成部１３３及びステート管理部１３４を有する。

【0032】

プリフェッチキュー１３１は、例えば、Ｎ＋１個のエントリを有する。図３は、実施例１に係るプリフェッチキューに格納されるエントリのフォーマットの一例を示す図である。プリフェッチキュー１３１の各エントリには、フォーマット２０１に示すように、プログラムカウンタ、ステート情報、ストライド情報、信頼度カウンタ及びアドレス情報が登録される。

【0033】

プログラムカウンタは、プリフェッチキュー１３１に格納されたプリフェッチしたデータに対するメモリアクセス命令のプログラムカウンタを表す。ステート情報は、プリフェッチキュー１３１におけるエントリがどの状態であるかを示すステートの情報である。本実施例では、ステートには、ステート＃１～＃４の５つの状態が存在する。ステート＃０は、無効状態すなわち空きエントリであることを表す。ステート＃１は、初期登録状態を表す。ステート＃２は、ストライド幅登録状態を表す。ステート＃３は、前回アクセスでアドレスがヒットした状態を表す。ステート＃４は、前回アクセスでアドレスミスした状態を表す。信頼度カウンタは、ストライドアクセスの信頼性を示す情報である。

【0034】

図２に戻って説明を続ける。パターン監視部１３２は、命令発行部１０１からのメモリアクセス命令の発行時に、メモリアクセス命令の要求アドレス及びプログラムカウンタの通知を命令発行部１０１から受ける。そして、パターン監視部１３２は、メモリアクセス命令のプログラムカウンタでプリフェッチキュー１３１を検索する。以下では、この検索において、一致するプログラムカウンタを有するエントリがプリフェッチキュー１３１に登録されている場合を、「ＰＣ（Program Counter）ヒット」と呼ぶ。逆に、一致するプログラムカウンタを有するエントリがプリフェッチキュー１３１に登録されていない場合を、「ＰＣミス」と呼ぶ。

【0035】

ＰＣヒットの場合、パターン監視部１３２は、ＰＣヒットの通知とともに、エントリのプログラムカウンタの値をステート管理部１３４に通知する。

【0036】

ＰＣミスの場合、パターン監視部１３２は、ＰＣミスをパターン監視部１３２に通知する。その後、Ｌ１キャッシュミスの場合、パターン監視部１３２は、Ｌ１キャッシュミスの通知をＬ１キャッシュ制御部１０２から受ける。そして、パターン監視部１３２は、プリフェッチキュー１３１に新たなエントリを格納する空きがあるか否かを判定する。

【0037】

プリフェッチキュー１３１に空きがあれば、パターン監視部１３２は、Ｌ１キャッシュミスが発生したメモリアクセス命令についての新たに登録するエントリのステート情報をステート＃１とする。また、パターン監視部１３２は、新たに登録するエントリのプログラムカウンタをメモリアクセス命令のプログラムカウンタとする。また、パターン監視部１３２は、メモリアクセス命令の要求アドレスを予測アドレスとして新たに登録するエントリのアドレス情報に登録する。ここで、ステート＃１ではストライド幅情報は無効なので、パターン監視部１３２は、予め決められた初期値など任意の値をストライド幅情報として登録する。そして、パターン監視部１３２は、以上の内容で新たなエントリをプリフェッチキュー１３１に登録する。

【0038】

これに対して、プリフェッチキュー１３１に空きがなければ、パターン監視部１３２は、プリフェッチキュー１３１での格納時間が最も長いエントリを検索して削除する。その後、パターン監視部１３２は、プリフェッチキュー１３１に空きがある場合と同様の手順で、Ｌ１キャッシュミスが発生したメモリアクセス命令に対応するエントリをプリフェッチキュー１３１に登録する。このパターン監視部１３２が、「監視部」の一例にあたる。また、パターン監視部１３２により新たに登録されたエントリに対応するメモリアクセス命令が、「第１メモリアクセス命令」の一例にあたる。また、このパターン監視部１３２により新たに登録されたエントリが、「所定エントリ」の一例にあたる。

【0039】

このように、所定のプログラムカウンタで示される第１メモリアクセス命令でキャッシュミスが発生し、且つ、所定のプログラムカウンタの情報を含む所定エントリがプリフェッチキュー１３１に存在しない場合に、パターン監視部１３２は、以下の処理を行う。すなわち、パターン監視部１３２は、所定のプログラムカウンタの情報を含む所定エントリをプリフェッチキュー１３１に登録する。

【0040】

図４は、プリフェッチキューのエントリのステートを管理するステートマシンを示す図である。キャッシュミスが発生しなければ新たにエントリが増えないため、パターン監視部１３２は、その時点のプリフェッチキュー１３１におけるエントリの状態を保持する（ステップＳ１）。

【0041】

これに対して、キャッシュミスが発生した場合、パターン監視部１３２は、キャッシュミスが発生したメモリアクセス命令のプログラムカウンタの値が登録されたエントリをプリフェッチキュー１３１に新たに登録して、ステート情報をステート＃１とする。すなわち、パターン監視部１３２は、ステート＃０であったエントリをステート＃１に遷移させる（ステップＳ２）。

【0042】

図２に戻って説明を続ける。ステート管理部１３４は、ＰＣヒットの通知及びＰＣヒットしたエントリのプログラカウンタの値をパターン監視部１３２から受ける。そして、ステート管理部１３４は、ＰＣヒットしたプリフェッチキュー１３１のエントリのステート情報及び信頼度カウンタの値をステートマシンにしたがって更新する。このステート管理部１３４が、「管理部」の一例にあたる。

【0043】

以下に、図４を参照して、ステート情報の更新処理を説明する。ここでは、ＰＣヒットが発生し、ステート管理部１３４がプログラムカウンタの値をパターン監視部１３２から取得したエントリを、「対象エントリ」と呼ぶ。また、以下では、エントリのステート情報がステート＃１～＃４であることを、単にエントリがステート＃１～＃４であると言う場合がある。ステート管理部１３４は、対象エントリの、ステート情報、ストライド幅情報、信頼度カウンタの値及びアドレス情報をプリフェッチキュー１３１から取得する。

【0044】

対象エントリがステート＃１の場合、ステート管理部１３４は、対象エントリのステート情報をステート＃２に変更し、対象エントリをステート＃１からステート＃２に遷移させる。また、ステート管理部１３４は、ＰＣヒットしたメモリアクセス命令の要求アドレスからエントリに登録してある予測アドレスを減算し、計算結果を前回アクセスからのストライド幅として対象エントリのストライド幅情報に登録する。さらに、ステート管理部１３４は、要求アドレスと算出したストライド幅とを加算して予測アドレスを算出し、算出した予測アドレスを対象エントリのアドレス情報に登録する（ステップＳ３）。このアドレス情報に格納された予測アドレスは、次に来る同一のプログラムカウンタを有するメモリアクセス命令の要求アドレスを予測した値である。

【0045】

対象エントリがステート＃２～＃４のいずれかの場合、アドレス情報には次に発行される同一のプログラムカウンタの予測アドレスが登録されている。そこで、対象エントリがステート＃２～＃４のいずれかの場合、ステート管理部１３４は、要求アドレスとエントリに登録された予測アドレスとが一致するか否かを判定するアドレスヒット判定を行う。要求アドレスとエントリに登録された予測アドレスとが一致する場合を、「アドレスヒット」と呼ぶ。逆に、要求アドレスとエントリに登録された予測アドレスとが一致しない場合を、「アドレスミス」と呼ぶ。

【0046】

対象エントリがステート＃２の場合にアドレスヒットすると、ステート管理部１３４は、対象エントリをステート＃３に遷移させる。また、ステート管理部１３４は、信頼度カウンタを３にセットする（ステップＳ４）。

【0047】

これに対して、対象エントリがステート＃２の場合にアドレスミスすると、ステート管理部１３４は、対象エントリをステート＃４に遷移させる。さらに、ステート管理部１３４は、信頼度カウンタを１にセットする（ステップＳ５）。

【0048】

また、ステート管理部１３４は、アドレスヒット及びアドレスミスのいずれの場合にも、要求アドレスにストライド幅を加算して予測アドレスを算出し、算出した予測アドレスを対象エントリのアドレス情報に登録する。

【0049】

対象エントリがステート＃３の場合にアドレスヒットすると、ステート管理部１３４は、対象エントリのステート情報をステート＃３に維持したまま、信頼度カウンタを１つインクリメントする（ステップＳ６）。

【0050】

これに対して、対象エントリがステート＃３の場合にアドレスミスすると、ステート管理部１３４は、対象エントリの信頼度カウンタの値が予め決められた上限値に達しているか否かを判定する。対象エントリの信頼度カウンタの値が上限に達していない場合、ステート管理部１３４は、信頼度カウンタを１にセットする。これに対して、対象エントリの信頼度カウンタの値が上限に達している場合、ステート管理部１３４は、対象エントリのステート情報をステート＃４に維持したまま、信頼度カウンタを１つデクリメントする。そして、ステート管理部１３４は、対象エントリをステート＃４に遷移させる（ステップＳ７）。

【0051】

対象エントリがステート＃４の場合にアドレスヒットすると、ステート管理部１３４は、対象エントリをステート＃３に遷移させる。さらに、ステート管理部１３４は、対象エントリの信頼度カウンタを１つインクリメントする（ステップＳ８）。

【0052】

これに対して、対象エントリがステート＃４の場合にアドレスミスすると、ステート管理部１３４は、対象エントリのステート情報を維持したまま、対象エントリの信頼度カウンタを１つデクリメントする（ステップＳ９）。そして、ステート管理部１３４は、信頼度カウンタの値が０であるか否かを判定する。信頼度カウンタの値が０でなければ、ステート管理部１３４は、対象エントリのその時点の状態を維持する。これに対して、信頼度カウンタの値が０であれば、ステート管理部１３４は、対象エントリをステート＃０に遷移させて無効状態にする（ステップＳ１０）。

【0053】

対象エントリが、「所定エントリ」の一例にあたる。また、対象エントリがプリフェッチキュー１３１に登録されてからステート＃３に遷移までの、対象エントリに登録されたプログラムカウンタを有するメモリアクセス命令が、「第２メモリアクセス命令」の一例にあたる。また、ステート＃３に遷移した後の対象エントリ登録されたプログラムカウンタを有するメモリアクセス命令が、「第３メモリアクセス命令」の一例にあたる。すなわち、ステート管理部１３４は、第１メモリアクセス命令の要求アドレス及び所定エントリの後続の所定のプログラムカウンタで示される複数の第２メモリアクセス命令のそれぞれの要求アドレスを基にストライド幅を算出して所定エントリに登録する。且つ、ステート管理部１３４は、第２メモリアクセス命令の要求アドレスにストライド幅を加算して算出した予測アドレスを所定エントリに登録する。さらに、ステート管理部１３４は、第２メモリアクセス命令の後続の所定のプログラムカウンタで示される複数の第３メモリアクセス命令のそれぞれの要求アドレスにストライド幅を加算して算出した値で予測アドレスを順次更新する。そして、ステート管理部１３４は、第３メモリアクセス命令のそれぞれの要求アドレスと所定エントリに登録された予測アドレスとを比較してストライドアクセスの発生を検出する。

【0054】

図５は、ステート遷移時に各エントリで更新される情報の一覧を示す図である。次に、図５の表２０２を参照して、ステート遷移時の各エントリの更新される信頼度カウンタ以外の情報をまとめて説明する。図５の表２０２では、信頼度カウンタの値は省略した。

【0055】

対象エントリをステート＃０からステート＃１に遷移させる場合、パターン監視部１３２は、対象エントリのプログラムカウンタとしてメモリアクセス命令のプログラムカウンタを登録する。また、パターン監視部１３２は、メモリアクセス命令の要求アドレスを予測アドレスとして登録する。この場合、パターン監視部１３２は、ストライド幅には適当な値を登録してよい。

【0056】

対象エントリをステート＃１からステート＃２に遷移させる場合、ステート管理部１３４は、プログラムカウンタの値を保持させる。そして、ステート＃１の場合のアドレス情報には前回の要求アドレスが予測アドレスとして格納されているので、ステート管理部１３４は、要求アドレスから予測アドレスを減算してストライド幅を算出する。また、ステート管理部１３４は、要求アドレスにストライド幅を加算して予測アドレスを算出してアドレス情報として登録して更新する。

【0057】

対象エントリをステート＃４からステート＃０に遷移させる場合、及び、ステート＃０から遷移させない場合は、パターン監視部１３２及びステート管理部１３４は、エントリの信頼度カウンタ以外の情報の更新は行わない。

【0058】

上述したステートの遷移以外の場合、ステート管理部１３４は、プログラムカウンタの値を保持させる。また、ステート管理部１３４は、ストライド幅情報を維持する。また、ステート管理部１３４は、要求アドレスにストライド幅を加算して予測アドレスを算出してアドレス情報として登録して更新する。

【0059】

図２に戻って説明を続ける。対象エントリのステート情報の更新後、ステート管理部１３４は、対象エントリについて下位キャッシュ１３に対するプリフェッチ要求の発行条件を満たしているか否かを判定する。プリフェッチ要求の発行条件を満たす場合、ステート管理部１３４は、ストライド幅情報で示されるストライド幅でストライドアクセスが実行されると推測する。プリフェッチ要求の発行条件を満たすと判定した場合、ステート管理部１３４は、プリフェッチ要求の発行をプリフェッチ要求生成部１３３に依頼する。この際、ステート管理部１３４は、プリフェッチ要求の発行条件を満たしたエントリのプログラムカウンタの値をプリフェッチ要求生成部１３３に出力する。

【0060】

ここで、プリフェッチ要求の発行条件は、対象エントリがアドレスヒットし、ステート＃３であり、且つ、信頼度カウンタの値が閾値を超えた場合である。信頼度カウンタの値の閾値は、大きければストライドアクセスの判定精度が向上するが、プリフェッチの起動が遅くなる。すなわち、信頼度カウンタの値の閾値は、ストライドアクセスの判定精度とプリフェッチの起動とのバランスを考慮して、運用に合わせて設定されることが好ましい。閾値が例えば６の場合、ステート管理部１３４は、ステート＃１でのアドレスヒット時に信頼度カウンタを３にセットする。そして、その後４回連続で同じストライド幅のアクセスがあると、ステート管理部１３４は、信頼度カウンタを６として、プリフェッチ要求の発行条件を満たすと判定する。すなわち、ステート管理部１３４は、そのストライド幅でストライドアクセスが行われていると判定する。

【0061】

プリフェッチ要求生成部１３３は、プリフェッチ要求の発行依頼をプリフェッチ要求の発行条件を満たしたエントリのプログラムカウンタの値とともにステート管理部１３４から受ける。次に、プリフェッチ要求生成部１３３は、取得したプログラムカウンタの値を有するエントリからストライド幅情報を取得する。そして、プリフェッチ要求生成部１３３は、キャッシュミスしたメモリアクセス命令の要求アドレスに取得したストライド幅を所定数倍した値を加算して算出したアドレスでプリフェッチ要求を下位キャッシュ２０に発行する。ここで、所定数は、任意の整数値であり、例えば、プリフェッチ要求を出したアドレスに対するメモリアクセス命令が命令発行部１０１から発行される前に、Ｌ１キャッシュ１２にデータ登録できる値が設定される。

【0062】

図６は、単一ストライドの場合のエントリの遷移の一例を示す図である。次に、図６を参照して、単一ストライドの場合のエントリの遷移の具体例を説明する。ここでは、ストライド幅として切りの良い数字である１００を使用し、また、キャッシュラインサイズは５０として説明する。図６では、単一ストライドアクセスが行われ、アドレスは０を先頭にストライド幅が１００のメモリアクセス命令が連続する。また、プログラムカウンタは例として１０００のメモリアクセス命令であるとする。さらに、プリフェッチを発行する信頼度カウンタの上限値は６とする。図６の各欄における矢印は矢印の下から先への情報の更新を表す。

【0063】

命令発行部１０１は、０のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。Ｌ１キャッシュミスが発生すると、パターン監視部１３２は、プリフェッチキュー１３１にエントリを初期登録する。そして、パターン監視部１３２は、エントリのステート情報をステート＃１に設定し、プログラムカウンタに１０００を登録し、アドレス情報として０を登録する（ステップＳ１１）。

【0064】

次に、命令発行部１０１は、１００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。Ｌ１キャッシュミスが発生すると、パターン監視部１３２は、プログラムカウンタが１０００のエントリのＰＣヒットを検出する。そして、ステート管理部１３４は、要求アドレスである１００からアドレス情報に格納された０を減算して、ストライド幅を１００と求める。次に、ステート管理部１３４は、求めたストライド幅をストライド幅情報として登録し、要求アドレスである１００にストライド幅である１００を加えた値である２００を予測アドレスとしてアドレス情報に登録する。さらに、ステート管理部１３４は、ステート情報をステート＃１からステート＃２に変更する（ステップＳ１２）。

【0065】

次に、命令発行部１０１は、２００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。このメモリアクセス要求では、プログラムカウンタが１０００であるエントリに登録された予測アドレスと要求アドレスとが一致するアドレスヒットであるため、ステート管理部１３４は、ステート情報をステート＃２からステート＃３へ変更する。さらに、ステート管理部１３４は、信頼度カウンタを３に設定する。また、ステート管理部１３４は、要求アドレスである２００にストライド幅である１００を加えた値である３００を予測アドレスとしてアドレス情報に登録する（ステップＳ１３）。

【0066】

次に、命令発行部１０１は、３００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。このメモリアクセス要求でもアドレスヒットするため、ステート管理部１３４は、信頼度カウンタをインクリメントする。この場合、ステート管理部１３４は、エントリに対してステート情報及びストライド幅情報を維持させる。また、ステート管理部１３４は、要求アドレスである３００にストライド幅である１００を加えた値である４００を予測アドレスとしてアドレス情報に登録する（ステップＳ１４）。

【0067】

次に、命令発行部１０１から発行される４００のアドレス番号へのメモリアクセス要求でもアドレスヒットするため、ステート管理部１３４は、信頼度カウンタをインクリメントする。この場合、ステート管理部１３４は、エントリに対してステート情報及びストライド幅情報を維持させる。また、ステート管理部１３４は、要求アドレスである４００にストライド幅である１００を加えた値である５００を予測アドレスとしてアドレス情報に登録する（ステップＳ１５）。

【0068】

次に、命令発行部１０１から発行される５００のアドレス番号へのメモリアクセス要求でもアドレスヒットするため、ステート管理部１３４は、信頼度カウンタをインクリメントする。この場合、ステート管理部１３４は、エントリに対してステート情報及びストライド幅情報を維持させる。また、ステート管理部１３４は、要求アドレスである５００にストライド幅である１００を加えた値である６００を予測アドレスとしてアドレス情報に登録する。さらに、信頼度カウンタが６以上となり、ステート管理部１３４は、プリフェッチ要求の発行条件を満たしたと判定する。そして、ステート管理部１３４は、プリフェッチ要求の発行をプリフェッチ要求生成部１３３に依頼する。プリフェッチ要求生成部１３３は、ストライド幅である１００に所定数であるＮを乗算した値を要求アドレスである５００に加算した５００＋１００×Ｎのアドレス番号を有するアドレスでプリフェッチを実行する（ステップＳ１６）。

【0069】

次に、命令発行部１０１から発行される６００のアドレス番号へのメモリアクセス要求でもアドレスヒットするため、ステート管理部１３４は、信頼度カウンタをインクリメントする。この場合、ステート管理部１３４は、エントリに対してステート情報及びストライド幅情報を維持させる。また、ステート管理部１３４は、要求アドレスである６００にストライド幅である１００を加えた値である７００を予測アドレスとしてアドレス情報に登録する。さらに、信頼度カウンタが６以上であるので、ステート管理部１３４は、プリフェッチ要求の発行条件を満たしたと判定する。そして、ステート管理部１３４は、プリフェッチ要求の発行をプリフェッチ要求生成部１３３に依頼する。プリフェッチ要求生成部１３３は、６００＋１００×Ｎのアドレス番号を有するアドレスでプリフェッチを実行する（ステップＳ１７）。

【0070】

図７は、単一ストライドの場合のアクセス及びプリフェッチの一例を示す図である。ここでは、プリフェッチの際に用いる所定数Ｎが２の場合で説明する。

【0071】

図７に示すように、単一ストライドの場合、ストライド幅が１００のアクセスが繰り返される。そのため、ステート管理部１３４は、信頼度カウンタをメモリアクセス命令毎に増加させる。その後、信頼度カウンタが上限に達すると、ステート管理部１３４は、ストライド幅を１００として要求アドレスに１００×２を加算したアドレス番号を有するアドレスに対してプリフェッチを実行させる。この場合、単一ストライドであるので、プリフェッチが成功する。

【0072】

図８は、複数ストライドの場合のエントリの遷移の一例を示す図である。次に、図８を参照して、複数ストライドの場合のエントリの遷移の具体例を説明する。ここでは、ストライド幅として切りの良い数字である１００及び２０００を使用し、また、キャッシュラインサイズは５０として説明する。図８では、複数ストライドアクセスが行われ、命令発行部１０１は、アドレスは０を先頭にストライド幅が１００のメモリアクセス命令を３回続けて発行した後、ストライド幅が２０００のメモリアクセス命令を１回挟む命令発行を繰り返す。また、プログラムカウンタは例として１０００のメモリアクセス命令であるとする。さらに、プリフェッチを発行する信頼度カウンタの上限値は６とする。図８の各欄における矢印は矢印の下から先への情報の更新を表す。

【0073】

命令発行部１０１は、０のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。Ｌ１キャッシュミスが発生すると、パターン監視部１３２は、プリフェッチキュー１３１にエントリを初期登録する。そして、パターン監視部１３２は、エントリのステート情報をステート＃１に設定し、プログラムカウンタに１０００を登録し、アドレス情報として０を登録する（ステップＳ２１）。

【0074】

次に、命令発行部１０１は、１００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。Ｌ１キャッシュミスが発生すると、パターン監視部１３２は、プログラムカウンタが１０００のエントリのＰＣヒットを検出する。そして、ステート管理部１３４は、要求アドレスである１００からアドレス情報に格納された０を減算して、ストライド幅を１００と求める。次に、ステート管理部１３４は、求めたストライド幅をストライド幅情報として登録し、要求アドレスである１００にストライド幅である１００を加えた値である２００を予測アドレスとしてアドレス情報に登録する。さらに、ステート管理部１３４は、ステート情報をステート＃１からステート＃２に変更する（ステップＳ２２）。

【0075】

次に、命令発行部１０１は、２００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。このメモリアクセス要求では、プログラムカウンタが１０００であるエントリに登録された予測アドレスと要求アドレスとが一致するアドレスヒットであるため、ステート管理部１３４は、ステート情報をステート＃２からステート＃３へ変更する。さらに、ステート管理部１３４は、信頼度カウンタを３に設定する。また、ステート管理部１３４は、要求アドレスである２００にストライド幅である１００を加えた値である３００を予測アドレスとしてアドレス情報に登録する（ステップ２３）。

【0076】

次に、命令発行部１０１は、３００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。このメモリアクセス要求でもアドレスヒットするため、ステート管理部１３４は、信頼度カウンタをインクリメントする。この場合、ステート管理部１３４は、エントリに対してステート情報及びストライド幅情報を維持させる。また、ステート管理部１３４は、要求アドレスである３００にストライド幅である１００を加えた値である４００を予測アドレスとしてアドレス情報に登録する（ステップＳ２４）。

【0077】

次に、命令発行部１０１は、２３００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。このメモリアクセス要求では、プログラムカウンタが１０００であるエントリに登録された予測アドレスと要求アドレスとが不一致となりアドレスミスであるため、ステート管理部１３４は、ステート情報をステート＃３からステート＃４へ変更する。また、信頼度カウンタの値が４であり上限値に達していないため、ステート管理部１３４は、信頼度カウンタを１に変更する。さらに、ステート管理部１３４は、要求アドレスである２３００にストライド幅である１００を加えた値である２４００を予測アドレスとしてアドレス情報に登録する（ステップＳ２５）。

【0078】

次に、命令発行部１０１は、２４００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。このメモリアクセス要求では、プログラムカウンタが１０００であるエントリに登録された予測アドレスと要求アドレスとが一致するアドレスヒットであるため、ステート管理部１３４は、ステート情報をステート＃４からステート＃３へ変更する。さらに、ステート管理部１３４は、信頼度カウンタをインクリメントする。この場合、ステート管理部１３４は、エントリに対してステート情報及びストライド幅情報を維持させる。また、ステート管理部１３４は、要求アドレスである２４００にストライド幅である１００を加えた値である２５００を予測アドレスとしてアドレス情報に登録する（ステップＳ２６）。

【0079】

次に、命令発行部１０１から発行される２５００のアドレス番号へのメモリアクセス要求でもアドレスヒットするため、ステート管理部１３４は、信頼度カウンタをインクリメントする。この場合、ステート管理部１３４は、エントリに対してステート情報及びストライド幅情報を維持させる。また、ステート管理部１３４は、要求アドレスである２５００にストライド幅である１００を加えた値である２６００を予測アドレスとしてアドレス情報に登録する（ステップＳ２７）。

【0080】

次に、命令発行部１０１から発行される２６００のアドレス番号へのメモリアクセス要求でもアドレスヒットするため、ステート管理部１３４は、信頼度カウンタをインクリメントする。この場合、ステート管理部１３４は、エントリに対してステート情報及びストライド幅情報を維持させる。また、ステート管理部１３４は、要求アドレスである２６００にストライド幅である１００を加えた値である２７００を予測アドレスとしてアドレス情報に登録する（ステップＳ２８）。

【0081】

次に、命令発行部１０１は、４６００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。このメモリアクセス要求では、プログラムカウンタが１０００であるエントリに登録された予測アドレスと要求アドレスとが不一致となりアドレスミスであるため、ステート管理部１３４は、ステート情報をステート＃３からステート＃４へ変更する。さらに、信頼度カウンタの値が４であり上限値に達していないため、ステート管理部１３４は、信頼度カウンタを１に変更する。さらに、ステート管理部１３４は、要求アドレスである４６００にストライド幅である１００を加えた値である４７００を予測アドレスとしてアドレス情報に登録する（ステップＳ２９）。

【0082】

このように、ステート管理部１３４は、信頼度カウンタが上限値に達しないことから単一ストライドではないと判断でき、誤ったプリフェッチの発行を抑制することができる。

【0083】

図９は、複数ストライドの場合のアクセスの一例を示す図である。図９に示すように、複数ストライドの場合、ストライド幅が１００のアクセスが繰り返されるうちは、ステート管理部１３４は、信頼度カウンタをメモリアクセス命令毎に増加させる。しかし、信頼度カウンタが上限に達するまでに、ストライド幅が２０００のアクセスが発生するため、アドレスミスが発生し、ステート管理部１３４は、信頼度カウンタの値を減らす。そのため、信頼度カウンタは上限に達せず、ステート管理部１３４は、誤ったプリフェッチを回避できる。

【0084】

図１０は、複数ストライドであるがキャッシュライン単位で見て単一ストライドとなる場合のエントリの遷移の一例を示す図である。次に、図１０を参照して、複数ストライドの場合のエントリの遷移の具体例を説明する。ここでは、ストライド幅として８及び６８を使用し、また、キャッシュラインサイズは５０として説明する。図１０では、複数ストライドアクセスが行われ、命令発行部１０１は、アドレスは０を先頭にストライド幅が８のメモリアクセス命令を３回続けて発行した後、ストライド幅が６８のメモリアクセス命令を１回挟む命令発行を繰り返す。すなわち、命令発行部１０１は、ストライド幅単位で見るとストライド幅が１００のメモリアクセス命令の発行を繰り返すといえる。また、プログラムカウンタは例として１０００のメモリアクセス命令であるとする。さらに、プリフェッチを発行する信頼度カウンタの上限値は６とする。図１０の各欄における矢印は矢印の元から先への情報の更新を表す。

【0085】

命令発行部１０１は、０のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。Ｌ１キャッシュミスが発生すると、パターン監視部１３２は、プリフェッチキュー１３１にエントリを初期登録する。そして、パターン監視部１３２は、エントリのステート情報をステート＃１に設定し、プログラムカウンタに１０００を登録し、アドレス情報として０を登録する（ステップＳ３１）。

【0086】

次に、命令発行部１０１は、８、１６、３２のアドレス番号を有するアドレスへのメモリアクセス要求を順次発行する。８、１６、３２のアドレス番号を有するアドレスへのアクセスはアドレス番号が０のアドレスへのアクセスと同一キャッシュラインへのアクセスである。以下では、前のメモリアクセス要求に対して後のメモリアクセス要求が同一のキャッシュラインのアクセスあることを、単に「同一キャッシュラインへのアクセス」と呼ぶ。パターン監視部１３２は、プリフェッチキュー１３１に格納されたステート情報、アドレス情報及びストライド幅情報を基に、同一キャッシュラインへのアクセスか否かを判定する。例えば、８、１６、３２のアドレス番号を有するアドレスへのメモリアクセス要求では、パターン監視部１３２は、ステート＃１であり且つストライド幅が登録前であることを確認する。さらに、パターン監視部１３２は、アソレス情報に格納されたアドレスと要求アドレスとを比較して、同一キャッシュラインへのアクセスであると判定する。同一キャッシュラインへのアクセスの場合、ステート管理部１３４は、エントリの情報の更新を行わない（ステップＳ３２～Ｓ３４）。

【0087】

次に、命令発行部１０１は、１００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。Ｌ１キャッシュミスが発生すると、パターン監視部１３２は、プログラムカウンタが１０００のエントリのＰＣヒットを検出する。そして、ステート管理部１３４は、要求アドレスである１００からアドレス情報に格納された０を減算して、ストライド幅を１００と求める。次に、ステート管理部１３４は、求めたストライド幅をストライド幅情報として登録し、要求アドレスである１００にストライド幅である１００を加えた値である２００を予測アドレスとしてアドレス情報に登録する。さらに、ステート管理部１３４は、ステート情報をステート＃１からステート＃２に変更する（ステップＳ３５）。

【0088】

次に、命令発行部１０１は、１０８、１１６、１３２のアドレス番号を有するアドレスへのメモリアクセス要求を順次発行する。１０８、１１６、１３２のアドレス番号を有するアドレスへのアクセスはアドレス番号が１００のアドレスへのアクセスと同一キャッシュラインへのアクセスである。パターン監視部１３２は、プリフェッチキュー１３１に格納されたステート情報、アドレス情報及びストライド幅情報を基に、同一キャッシュラインへのアクセスか否かを判定する。例えば、１０８、１１６、１３２のアドレス番号を有するアドレスへのメモリアクセス要求では、パターン監視部１３２は、ステート＃２でありストライド幅が登録済みであることを確認する。そして、パターン監視部１３２は、アソレス情報に格納されたアドレスからストライド幅を減算したアドレスと要求アドレスとを比較して、同一キャッシュラインへのアクセスであると判定する。同一キャッシュラインへのアクセスの場合、ステート管理部１３４は、エントリの情報の更新を行わない（ステップＳ３６～Ｓ３８）。

【0089】

次に、命令発行部１０１は、２００のアドレス番号を有するアドレスへのメモリアクセス要求を発行する。Ｌ１キャッシュミスが発生すると、パターン監視部１３２は、プログラムカウンタが１０００のエントリのＰＣヒットを検出する。このメモリアクセス要求では、プログラムカウンタが１０００であるエントリに登録された予測アドレスと要求アドレスとが一致するアドレスヒットであるため、ステート管理部１３４は、ステート情報をステート＃２からステート＃３へ変更する。さらに、ステート管理部１３４は、信頼度カウンタを３に設定する。また、ステート管理部１３４は、要求アドレスである２００にストライド幅である１００を加えた値である３００を予測アドレスとしてアドレス情報に登録する（ステップ３９）。

【0090】

以降、ステート管理部１３４は、同様の動きを繰り返す。図１０に示されたステートマシンの動作は、プリフェッチキュー１３１のエントリの情報を更新しないキャッシュラインより小さなストライド幅のアクセスを除けば図６と同じステートマシンの動きと同じとなる。そのため、図６の場合と同様に信頼度カウンタは６に達するため、ステート管理部１３４は、プリフェッチ要求の発行をプリフェッチ要求生成部１３３に行わせる。

【0091】

図１１は、複数ストライドであるがキャッシュライン単位で見て単一ストライドとなる場合のアクセス及びプリフェッチの一例を示す図である。ここでは、プリフェッチの際に用いる所定数Ｎが２の場合で説明する。

【0092】

図１１に示すように、ストライド幅が８の場合には同一キャッシュラインへのアクセスとなる。そして、ストライド幅が６６に変化して異なるキャッシュラインへのアクセスが発生する毎に、ステート管理部１３４は、信頼度カウンタを上昇させる。その後、信頼度カウンタが上限に達すると、ステート管理部１３４は、ストライド幅を１００として要求アドレスに１００×２を加算したアドレス番号を有するアドレスに対してプリフェッチを実行させる。このように、複数ストライドであるがキャッシュライン単位で見て単一ストライドとなる場合は、ステート管理部１３４は、単一ストライドとみなせるストライド幅でプリフェッチを実行する。

【0093】

図１２は、実施例１に係るＣＰＵによるプリフェッチ処理のフローチャートである。次に、図１２を参照して、実施例１に係るＣＰＵ１０によるプリフェッチ処理の流れを説明する。

【0094】

命令発行部１０１は、メモリアクセス命令を発行する（ステップＳ１０１）。

【0095】

パターン監視部１３２は、プリフェッチキュー１３１にメモリアクセス要求のプログラムカウンタの値が登録されたエントリが存在するか否か、すなわち、ＰＣヒットかＰＣミスかを判定する（ステップＳ１０２）。

【0096】

ＰＣヒットの場合（ステップＳ１０２：肯定）、パターン監視部１３２は、ＰＣヒットと共にＰＣヒットしたプログラムカウンタの情報をステート管理部１３４に通知する。以下では、ＰＣヒットしたプログラムカウンタが登録されたエントリを対象エントリと呼ぶ。ステート管理部１３４は、通知を受けて、対象エントリのステート更新処理を実行する（ステップＳ１０３）。

【0097】

その後、ステート管理部１３４は、対象エントリがプリフェッチ要求の発行条件を満たすか否かを判定する（ステップＳ１０４）。対象エントリがプリフェッチ要求の発行条件を満たさない場合（ステップＳ１０４：否定）、ＣＰＵ１０は、今回のプリフェッチ処理を終了する。

【0098】

これに対して、対象エントリがプリフェッチ要求の発行条件を満たした場合（ステップＳ１０４：肯定）、ステート管理部１３４は、プリフェッチ要求の発行をプリフェッチ要求生成部１３３に依頼する。プリフェッチ要求生成部１３３は、依頼を受けて、プリフェッチ要求を生成して、生成したプリフェッチ要求を下位キャッシュ２０へ発行する（ステップＳ１０５）。

【0099】

一方、ＰＣミスの場合（ステップＳ１０２：否定）、パターン監視部１３２は、Ｌ１キャッシュ制御部１０２にＰＣミスを通知する。Ｌ１キャッシュ制御部１０２は、通知を受けて、メモリアクセス要求の要求アドレスで指定されたデータがＬ１キャッシュ１２に格納されているか否か、すなわち、Ｌ１キャッシュヒットかＬ１キャッシュミスかを判定する（ステップＳ１０６）。Ｌ１キャッシュヒットの場合（ステップＳ１０６：否定）、ＣＰＵ１０は、今回のプリフェッチ処理を終了する。

【0100】

これに対して、Ｌ１キャッシュミスの場合（ステップＳ１０６：肯定）、パターン監視部１３２は、Ｌ１キャッシュミスの通知をＬ１キャッシュ制御部１０２から受けて、プリフェッチキュー１３１のエントリに空きがあるか否かを判定する（ステップＳ１０７）。プリフェッチキュー１３１のエントリに空きがある場合（ステップＳ１０７：肯定）、パターン監視部１３２は、ステップＳ１０９へ進む。

【0101】

プリフェッチキュー１３１のエントリに空きがない場合（ステップＳ１０７：否定）、パターン監視部１３２は、プリフェッチキュー１３１の中で最も格納時間が長いエントリを無効にする（ステップＳ１０８）。その後、パターン監視部１３２は、ステップＳ１０９へ進む。

【0102】

そして、パターン監視部１３２は、対象エントリのステートをステート＃０からステート＃１に遷移させる（ステップＳ１０９）。

【0103】

次に、パターン監視部１３２は、メモリアクセス命令のプログラムカウンタをプリフェッチキュー１３１の新たなエントリに登録する（ステップＳ１１０）。

【0104】

さらに、パターン監視部１３２は、メモリアクセス命令の要求アドレスを予測アドレスとして、新たに登録したエントリのアドレス情報に登録する（ステップＳ１１１）。

【0105】

図１３は、ステート管理部によるステート更新処理のフローチャートである。図１３に示したフローは、図１２におけるステップＳ１０３で実行される処理の一例にあたる。

【0106】

パターン監視部１３２は、メモリアクセス要求が同一キャッシュラインへのアクセスか否かを判定する（ステップＳ１２０）。同一キャッシュラインへのアクセスの場合（ステップＳ１２０：肯定）、ステート更新処理は終了する。

【0107】

これに対して、同一キャッシュラインへのアクセスでない場合（ステップＳ１２０：否定）、ステート管理部１３４は、対象エントリがステート＃１か否かを判定する（ステップＳ１２１）。

【0108】

対象エントリがステート＃１の場合（ステップＳ１２１：肯定）、ステート管理部１３４は、対象ステートをステート＃１からステート＃２に遷移させる（ステップＳ１２２）。

【0109】

次に、ステート管理部１３４は、メモリアクセス命令の要求アドレスから対象エントリのアドレス情報に格納された予測アドレスを減算して、ストライド幅を算出する（ステップＳ１２３）。

【0110】

次に、ステート管理部１３４は、算出したストライド幅で対象エントリのストライド幅情報を登録して更新する（ステップＳ１２４）。

【0111】

次に、ステート管理部１３４は、メモリアクセス命令の要求アドレスにストライド幅を加算して予測アドレスを算出する。そして、ステート管理部１３４は、算出した予測アドレスを対象エントリのアドレス情報に登録して更新する（ステップＳ１２５）。

【0112】

一方、対象エントリがステート＃１でない場合（ステップＳ１２１：否定）、ステート管理部１３４は、対象エントリがステート＃２か否かを判定する（ステップＳ１２６）。対象エントリがステート＃２の場合（ステップＳ１２６：肯定）、ステート管理部１３４は、ステート＃２におけるステート更新処理を実行する（ステップＳ１２７）。

【0113】

これに対して、対象エントリがステート＃２でない場合（ステップＳ１２６：否定）、ステート管理部１３４は、対象エントリがステート＃３か否かを判定する（ステップＳ１２８）。対象エントリがステート＃３の場合（ステップＳ１２８：肯定）、ステート管理部１３４は、ステート＃３におけるステート更新処理を実行する（ステップＳ１２９）。

【0114】

これに対して、対象エントリがステート＃３でない場合（ステップＳ１２８：否定）、ステート管理部１３４は、対象エントリがステート＃４であると判定する。そして、ステート管理部１３４は、ステート＃４におけるステート更新処理を実行する（ステップＳ１３０）。

【0115】

図１４は、ステート＃２におけるステート更新処理のフローチャートである。図１４に示したフローは、図１３におけるステップＳ１２７で実行される処理の一例にあたる。

【0116】

ステート管理部１３４は、メモリアクセス命令の要求アドレスとプリフェッチキュー１３１における対象エントリに登録された予測アドレスとが一致してアドレスヒットしたか否かを判定する（ステップＳ１４１）。

【0117】

アドレスヒットした場合（ステップＳ１４１：肯定）、ステート管理部１３４は、対象エントリをステート＃２からステート＃３に遷移させる（ステップＳ１４２）。

【0118】

次に、ステート管理部１３４は、対象エントリの信頼度カウンタを３に設定する（ステップＳ１４３）。その後、ステート管理部１３４は、ステップＳ１４６へ進む。

【0119】

これに対して、アドレスミスした場合（ステップＳ１４１：否定）、ステート管理部１３４は、対象エントリをステート＃２からステート＃４へ遷移させる（ステップＳ１４４）。

【0120】

次に、ステート管理部１３４は、対象エントリの信頼度カウンタを１に設定する（ステップＳ１４５）。その後、ステート管理部１３４は、ステップＳ１４６へ進む。

【0121】

そして、ステート管理部１３４は、要求アドレスに対象エントリに登録されたストライド幅を加算した値をアドレス情報に登録して更新する（ステップＳ１４６）。

【0122】

図１５は、ステート＃３におけるステート更新処理のフローチャートである。図１５に示したフローは、図１３におけるステップＳ１２９で実行される処理の一例にあたる。

【0123】

ステート管理部１３４は、メモリアクセス命令の要求アドレスとプリフェッチキュー１３１における対象エントリに登録された予測アドレスとが一致してアドレスヒットしたか否かを判定する（ステップＳ１５１）。

【0124】

アドレスヒットした場合（ステップＳ１５１：肯定）、ステート管理部１３４は、対象エントリの信頼度カウンタを１つインクリメントする（ステップＳ１５２）。その後、ステート管理部１３４は、ステップＳ１５７へ進む。

【0125】

これに対して、アドレスミスした場合（ステップＳ１５１：否定）、ステート管理部１３４は、対象エントリをステート＃３からステート＃４に遷移させる（ステップＳ１５３）。

【0126】

次に、ステート管理部１３４は、信頼度カウンタが上限値に達しているか否かを判定する（ステップＳ１５４）。

【0127】

信頼度カウンタが上限値に達している場合（ステップＳ１５４：肯定）、ステート管理部１３４は、対象エントリの信頼度カウンタを１つデクリメントする（ステップＳ１５５）。その後、ステート管理部１３４は、ステップＳ１５７へ進む。

【0128】

これに対して、信頼度カウンタが上限値に達していない場合（ステップＳ１５４：否定）、ステート管理部１３４は、対象エントリの信頼度カウンタを１に設定する（ステップＳ１５６）。その後、ステート管理部１３４は、ステップＳ１５７へ進む。

【0129】

そして、ステート管理部１３４は、要求アドレスに対象エントリに登録されたストライド幅を加算した値をアドレス情報に登録して更新する（ステップＳ１５７）。

【0130】

図１６は、ステート＃４におけるステート更新処理のフローチャートである。図１６に示したフローは、図１３におけるステップＳ１３０で実行される処理の一例にあたる。

【0131】

ステート管理部１３４は、メモリアクセス命令の要求アドレスとプリフェッチキュー１３１における対象エントリに登録された予測アドレスとが一致してアドレスヒットしたか否かを判定する（ステップＳ１６１）。

【0132】

アドレスヒットした場合（ステップＳ１６１：肯定）、ステート管理部１３４は、対象エントリをステート＃４からステート＃３に遷移させる（ステップＳ１６２）。

【0133】

次に、ステート管理部１３４は、対象エントリの信頼度カウンタを１つインクリメントする（ステップＳ１６３）。その後、ステート管理部１３４は、ステップＳ１６６へ進む。

【0134】

これに対して、アドレスミスした場合（ステップＳ１６１：否定）、ステート管理部１３４は、対象エントリの信頼度カウンタを１つデクリメントする（ステップＳ１６４）。

【0135】

次に、ステート管理部１３４は、信頼度カウンタが０か否かを判定する（ステップＳ１６５）。信頼度カウンタが０でない場合（ステップＳ１６５：否定）、ステート管理部１３４は、ステップＳ１６６へ進む。

【0136】

そして、ステート管理部１３４は、要求アドレスに対象エントリに登録されたストライド幅を加算した値をアドレス情報に登録して更新する（ステップＳ１６６）。

【0137】

これに対して、信頼度カウンタが０の場合（ステップＳ１６５：肯定）、ステート管理部１３４は、対象エントリをステート＃４からステート＃０に遷移させる（ステップＳ１６７）。これにより、対象エントリは、無効となる。

【0138】

以上に説明したように、本実施例に係る演算処理装置は、ステートマシンを用いてプリフェッチキューに格納されたプリフェッチ対象の候補となるエントリを管理し、ストライド幅に応じて信頼度を変化させ信頼度が一定値に達した場合に、プリフェッチを行う。これにより、本実施例に係る演算処理装置は、単一ストライドと複数ストライドとでアクセスパターンを区別して、単一ストライドの場合にストライドプリフェッチを実行する。これにより、複数ストライドの場合に発生する誤ったアドレスでのプリフェッチを抑制することができ、演算性能を向上させることが可能となる。

【0139】

また、複数ストライドであってもキャッシュライン単位で見て単一ストライドとなる場合、本実施例に係る演算処理装置は、単一ストライドとみなせるストライド幅でプリフェッチを実行する。これにより、誤ったアドレスでのプリフェッチを抑制しつつ、プリフェッチを行う頻度を向上させることができ、より演算性能を向上させることが可能となる。

【実施例0140】

次に、実施例２について説明する。本実施例に係るＣＰＵ１０も図２のブロック図で表される。本実施例に係るＣＰＵ１０は、リプレース制御のためのステートマシンを用いてプリフェッチキュー１３１のエントリのリプレースを行うことが実施例１と異なる。以下に、本実施例に係るＣＰＵ１０によるエントリのリプレースについて詳細に説明する。以下の説明では、実施例１と同様の各部の動作については説明を省略する。

【0141】

図１７は、実施例２に係るプリフェッチキューに格納されるエントリのフォーマットの一例を示す図である。図１７のフォーマット２０３に示すように、プリフェッチキュー１３１の各エントリには、プログラムカウンタ、ステート情報、信頼度カウンタ、リプレースステート情報及びアドレス情報が登録される。

【0142】

リプレースステート情報は、エントリのリプレース、すなわち、エントリを削除して無効状態にするための制御に用いるエントリの状態を示す情報である。リプレースステートには、リプレースステート＃Ｒ０～＃Ｒ３が存在する。リプレースステート＃Ｒ０は、そのエントリが無効の状態を表す。すなわち、特定のエントリがリプレースステート＃Ｒ０に遷移すると、その特定のエントリが無効にされたことになる。

【0143】

ＰＣヒットせず且つＬ１キャッシュミスが発生した場合、パターン監視部１３２は、プリフェッチキュー１３１のエントリに空きがあるか否かを判定する。エントリに空きあれば、パターン監視部１３２は、Ｌ１キャッシュミスが発生したメモリアクセス命令についての新たに登録するエントリのステート情報をステート＃１とする。この時、パターン監視部１３２は、新たに登録するエントリのリプレースステート情報をリプレースステート＃Ｒ２とする。また、パターン監視部１３２は、新たに登録するエントリのプログラムカウンタをメモリアクセス命令のプログラムカウンタとする。また、パターン監視部１３２は、メモリアクセス命令の要求アドレスを予測アドレスとして新たに登録するエントリのアドレス情報に登録する。ここで、ステート＃１ではストライド幅情報は無効なので、パターン監視部１３２は、予め決められた初期値など任意の値をストライド幅情報とする。そして、パターン監視部１３２は、以上の内容で新たなエントリをプリフェッチキュー１３１に登録する。

【0144】

これに対して、プリフェッチキュー１３１のエントリに空きがない場合、パターン監視部１３２は、以下の２つの条件のいずれかを満たしたエントリをリプレース対象として選択する。第１の条件は、ステート＃４であり且つ信頼度カウンタが信頼度閾値以下であるエントリを選択するといった条件である。パターン監視部１３２は、信頼度閾値を例えば２に設定することができる。第１の条件は、定期的にアドレスミスが発生するアクセスはストライドプリフェッチに使用されないため、エントリから追い出したいといったことを理由とする条件である。定期的にアドレスミスが発生するアクセスは、信頼度カウンタが定期的に信頼度閾値以下になるため、パターン監視部１３２は、そのアクセスに対するエントリをリプレース対象として選択できる。

【0145】

第２の条件は、リプレース制御のためのステートマシンにおいてリプレースステート＃Ｒ０にされたエントリが無効とされる条件である。すなわち、パターン監視部１３２は、エントリに空きがない状態で第１の条件を満たすエントリが無い場合、リプレース制御のためのステートマシンにおいてデクリメントイベントを発生させる。デクリメントイベントとは、全エントリのリプレースステートを１つ若番のリプレースステートに遷移させるイベントである。デクリメントイベントが何度か繰り返されると、エントリの中でリプレースステート＃Ｒ０となるエントリが発生するので、パターン監視部１３２は、第２の条件に応じてエントリを無効にすることができる。ここで、パターン監視部１３２は、あるエントリのリプレースステート情報をリプレースステート＃Ｒ０とした場合、そのエントリのステート情報もステート＃０に更新する。

【0146】

ＰＣヒットした場合、リプレースステート＃Ｒ０のエントリは発生しないため、パターン監視部１３２は、第１の条件を用いてリプレース対象とするエントリを選択する。そして、ＰＣミスとなると信頼度カウンタが更新されなくなるため第１の条件を満たすエントリが存在しなくなる可能性があるが、ＰＣヒットが途絶えることでいずれかのエントリがリプレースステート＃Ｒ０になり第２の条件を満たす状態となる。

【0147】

パターン監視部１３２は、ＰＣヒットが発生すると、その対象エントリのリプレースステート情報をリプレースステート＃Ｒ３に更新する。さらに、パターン監視部１３２は、あるエントリのステート情報をステート＃０とした場合、そのエントリのリプレースステート情報もリプレースステート＃Ｒ０に更新する。

【0148】

図１８は、リプレース制御のためのステートマシンの一例を示す図である。次に、図１８を参照して、リプレースステートの遷移についてまとめて説明する。

【0149】

受信したメモリアクセス命令についてＰＣミスが発生し且つＬ１キャッシュミスが発生した場合、パターン監視部１３２は、そのメモリアクセス命令のプログラムカウンタを有するエントリを新規登録する。そして、パターン監視部１３２は、新たに登録したエントリのステート情報をステート＃１に設定するとともに、リプレースステート情報をリプレースステート＃Ｒ２に設定する初期登録を行う（ステップＳ２０１）。

【0150】

また、パターン監視部１３２は、受信したメモリアクセス命令についてＰＣミスが発生し且つＬ１キャッシュミスが発生しエントリを新規登録する場合、以下の処理を実行する。すなわち、パターン監視部１３２は、プリフェッチキュー１３１にエントリの空きが無く且つ第１の条件を満たすエントリも存在しない場合デクリメントイベントを発生させる（ステップＳ２０２、Ｓ２０３、Ｓ２０４）。これにより、エントリを無効にできる可能性が有り、エントリを無効にした場合、パターン監視部１３２は、メモリアクセス命令についてのエントリを新たに登録することができる。

【0151】

また、パターン監視部１３２は、ＰＣヒットが発生した場合、対象エントリがリプレースステート＃Ｒ１及び＃Ｒ２のいずれであっても、リプレースステート＃Ｒ３に遷移させる（ステップＳ２０５、Ｓ２０６）。

【0152】

図１９は、実施例２に係るＣＰＵによるプリフェッチ処理のフローチャートである。次に、図１９を参照して、本実施例に係るＣＰＵ１０によるプリフェッチ処理の流れを説明する。

【0153】

命令発行部１０１は、メモリアクセス命令を発行する（ステップＳ２１１）。

【0154】

パターン監視部１３２は、プリフェッチキュー１３１にメモリアクセス要求のプログラムカウンタの値が登録されたエントリが存在するか否か、すなわち、ＰＣヒットかＰＣミスかを判定する（ステップＳ２１２）。

【0155】

ＰＣヒットの場合（ステップＳ２１２：肯定）、パターン監視部１３２は、ＰＣヒットした対象エントリをリプレースステート＃Ｒ３に更新する（ステップＳ２１３）。

【0156】

また、パターン監視部１３２は、ＰＣヒットと共にＰＣヒットしたプログラムカウンタの情報をステート管理部１３４に通知する。以下では、ＰＣヒットしたプログラムカウンタが登録されたエントリを対象エントリと呼ぶ。ステート管理部１３４は、通知を受けて、対象エントリのステート更新処理を実行する（ステップＳ２１４）。

【0157】

その後、ステート管理部１３４は、対象エントリがプリフェッチ要求の発行条件を満たすか否かを判定する（ステップＳ２１５）。対象エントリがプリフェッチ要求の発行条件を満たさない場合（ステップＳ２１５：否定）、ＣＰＵ１０は、今回のプリフェッチ処理を終了する。

【0158】

これに対して、対象エントリがプリフェッチ要求の発行条件を満たした場合（ステップＳ２１５：肯定）、ステート管理部１３４は、プリフェッチ要求の発行をプリフェッチ要求生成部１３３に依頼する。プリフェッチ要求生成部１３３は、依頼を受けて、プリフェッチ要求を生成して、生成したプリフェッチ要求を下位キャッシュ２０へ発行する（ステップＳ２１６）。

【0159】

一方、ＰＣミスの場合（ステップＳ２１２：否定）、パターン監視部１３２は、Ｌ１キャッシュ制御部１０２にＰＣミスを通知する。Ｌ１キャッシュ制御部１０２は、通知を受けて、メモリアクセス要求の要求アドレスで指定されたデータがＬ１キャッシュ１２に格納されているか否か、すなわち、Ｌ１キャッシュヒットかＬ１キャッシュミスかを判定する（ステップＳ２１７）。Ｌ１キャッシュヒットの場合（ステップＳ２１７：否定）、ＣＰＵ１０は、今回のプリフェッチ処理を終了する。

【0160】

これに対して、Ｌ１キャッシュミスの場合（ステップＳ２１７：肯定）、パターン監視部１３２は、Ｌ１キャッシュミスの通知をＬ１キャッシュ制御部１０２から受けて、プリフェッチキュー１３１のエントリに空きがあるか否かを判定する（ステップＳ２１８）。

【0161】

プリフェッチキュー１３１のエントリに空きがある場合（ステップＳ２１８：肯定）、パターン監視部１３２は、新たなエントリをプリフェッチキュー１３１に登録してステートをステート＃０からステート＃１に遷移させる（ステップＳ２１９）。

【0162】

次に、パターン監視部１３２は、新たに登録したエントリのリプレースステート情報をリプレースステート＃Ｒ０からリプレースステート＃Ｒ２に遷移させる（ステップＳ２２０）。

【0163】

次に、パターン監視部１３２は、メモリアクセス命令のプログラムカウンタを新たに登録したエントリに登録する（ステップＳ２２１）。

【0164】

さらに、パターン監視部１３２は、メモリアクセス命令の要求アドレスを予測アドレスとして、新たに登録したエントリのアドレス情報に登録する（ステップＳ２２２）。

【0165】

一方、プリフェッチキュー１３１のエントリに空きがない場合（ステップＳ２１８：否定）、パターン監視部１３２は、全てのエントリのリプレースステート情報を１つデクリメントするデクリメントイベントを実行する（ステップＳ２２３）。

【0166】

その後、パターン監視部１３２は、デクリメントイベントによりリプレースステート＃Ｒ０となり無効となったエントリが発生したか否かを判定する（ステップＳ２２４）。

【0167】

無効なエントリが発生した場合（ステップＳ２２４：肯定）、パターン監視部１３２は、ステップＳ２１９へ戻る。これに対して、無効なエントリが発生しなかった場合（ステップＳ２２４：否定）、パターン監視部１３２は、今回のプリフェッチ処理を終了する。

【0168】

以上に説明したように、本実施例に係る演算処理装置は、プリフェッチ制御に用いるステートと信頼度カウンタとに基づく第１の条件及びリプレース制御に用いるステートに基づく第２の条件を用いてリプレースするエントリをプリフェッチキューから選択する。演算処理装置は、第１の条件により、定期的にアドレスミスが発生しストライドプリフェッチに使用されないエントリを無効にすることができる。また、演算処理装置は、第２の条件により、第１の条件が満たされない場合に、ＰＣヒットが発生しない期間が長くストライドプリフェッチに使用される確率が低いエントリを無効にすることができる。

【0169】

したがって、本実施例に係る演算処理装置は、ストライドプリフェッチに使用される可能性が低いエントリから無効にすることができ、ストライドプリフェッチを実行する確率を向上させることができる。これにより、演算処理装置の演算性能を向上させることが可能となる。

【0170】

以上に説明したプリフェッチ機構を有する演算処理装置は、一般的なコンピュータで用いることができ、例えば、サーバやＨＰＣ（High Performance Computing）に用いられるコンピュータに搭載可能である。特に、この演算処理装置によるプリフェッチは、データセンター向けコンピュータなどのストライドアクセスが多い処理や、関数で繰り返し処理が行われる場合や、配列を含むループ処理等で有効である。