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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024046552
(43)【公開日】2024-04-03
(54)【発明の名称】アクティブマトリクス基板、及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240327BHJP
G09F 9/35 20060101ALI20240327BHJP
H10K 59/131 20230101ALI20240327BHJP
G09F 9/00 20060101ALI20240327BHJP
【ＦＩ】
G09F9/30 330
G09F9/30 338
G09F9/30 365
G09F9/35
H10K59/131
G09F9/00 348
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022151995
(22)【出願日】2022-09-22
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100120662
【弁理士】
【氏名又は名称】川上 桂子
(74)【代理人】
【識別番号】100180529
【弁理士】
【氏名又は名称】梶谷 美道
(74)【代理人】
【識別番号】100216770
【弁理士】
【氏名又は名称】三品 明生
(74)【代理人】
【識別番号】100217364
【弁理士】
【氏名又は名称】田端 豊
(72)【発明者】
【氏名】堀内 智
(72)【発明者】
【氏名】杉坂 茜
(72)【発明者】
【氏名】川守田 聖矢
(72)【発明者】
【氏名】松原 慎治
【テーマコード（参考）】
3K107
5C094
5G435
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC33
3K107CC45
3K107DD38
3K107DD39
3K107EE03
3K107FF15
3K107HH05
5C094AA02
5C094BA03
5C094BA27
5C094BA43
5C094CA19
5C094DB04
5C094EA03
5G435AA01
5G435BB05
5G435BB12
5G435CC09
5G435EE41
(57)【要約】
【課題】表示の品質を向上させるとともに、基板上に配置される端子の数を削減することが可能なアクティブマトリクス基板及び表示装置を提供する。
【解決手段】表示装置１００は、ゲート駆動回路３１及び３２と、ゲート駆動回路３１に接続された信号線５１と、ゲート駆動回路３２に接続された信号線５２と、ゲート端子４１ａ及び４１ｂと、検査端子４２ａ及び４２ｂと、接続線５３とを備える。接続線５３は、信号線５１と信号線５２とを接続する。検査端子４２ａは信号線５１に配置されている。検査端子４２ｂは信号線５２に配置されている。検査端子４２ａ及び４２ｂは、検査時に検査用信号が入力される端子である。
【選択図】図１Ａ
【解決手段】表示装置１００は、ゲート駆動回路３１及び３２と、ゲート駆動回路３１に接続された信号線５１と、ゲート駆動回路３２に接続された信号線５２と、ゲート端子４１ａ及び４１ｂと、検査端子４２ａ及び４２ｂと、接続線５３とを備える。接続線５３は、信号線５１と信号線５２とを接続する。検査端子４２ａは信号線５１に配置されている。検査端子４２ｂは信号線５２に配置されている。検査端子４２ａ及び４２ｂは、検査時に検査用信号が入力される端子である。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
基板と、
前記基板の画素領域に形成された複数の薄膜トランジスタと、
前記複数の薄膜トランジスタにそれぞれ接続された複数のゲート線を含むゲート線群と、
前記ゲート線群に第１の方向からゲート信号を供給する第１ゲート駆動回路と、
前記ゲート線群に前記第１の方向とは逆の第２の方向からゲート信号を供給する第２ゲート駆動回路と、
前記第１ゲート駆動回路に接続された第１制御信号線と、
前記第２ゲート駆動回路に接続された第２制御信号線と、
前記第１制御信号線に接続された第１ゲート端子であって、前記第１制御信号線に制御信号を供給する第１ゲート端子と、
前記第２制御信号線に接続された第２ゲート端子であって、前記第２制御信号線に制御信号を供給する第２ゲート端子と、
前記第１制御信号線と前記第２制御信号線とを接続する第１接続線と、
前記第１制御信号線と前記第２制御信号線と前記第１接続線とのいずれかに配置された第１入力端子と、を備える、アクティブマトリクス基板。
前記基板の画素領域に形成された複数の薄膜トランジスタと、
前記複数の薄膜トランジスタにそれぞれ接続された複数のゲート線を含むゲート線群と、
前記ゲート線群に第１の方向からゲート信号を供給する第１ゲート駆動回路と、
前記ゲート線群に前記第１の方向とは逆の第２の方向からゲート信号を供給する第２ゲート駆動回路と、
前記第１ゲート駆動回路に接続された第１制御信号線と、
前記第２ゲート駆動回路に接続された第２制御信号線と、
前記第１制御信号線に接続された第１ゲート端子であって、前記第１制御信号線に制御信号を供給する第１ゲート端子と、
前記第２制御信号線に接続された第２ゲート端子であって、前記第２制御信号線に制御信号を供給する第２ゲート端子と、
前記第１制御信号線と前記第２制御信号線とを接続する第１接続線と、
前記第１制御信号線と前記第２制御信号線と前記第１接続線とのいずれかに配置された第１入力端子と、を備える、アクティブマトリクス基板。
【請求項2】
前記第１接続線は、前記第１ゲート駆動回路及び前記第２ゲート駆動回路に対して前記第１の方向に直交する第３の方向の領域内に配置されており、
前記第１入力端子は、前記第１ゲート駆動回路及び前記第２ゲート駆動回路に対して前記第３の方向とは逆の第４の方向の領域内に配置されている、請求項１に記載のアクティブマトリクス基板。
前記第１入力端子は、前記第１ゲート駆動回路及び前記第２ゲート駆動回路に対して前記第３の方向とは逆の第４の方向の領域内に配置されている、請求項１に記載のアクティブマトリクス基板。
【請求項3】
前記第１ゲート駆動回路に接続された第３制御信号線と、
前記第２ゲート駆動回路に接続された第４制御信号線と、
前記第３制御信号線に接続された第３ゲート端子であって、前記第３制御信号線に制御信号を供給する第３ゲート端子と、
前記第４制御信号線に接続された第４ゲート端子であって、前記第４制御信号線に制御信号を供給する第４ゲート端子と、
前記第３制御信号線と前記第４制御信号線とを接続する第２接続線と、
前記第４制御信号線に配置された第２入力端子と、をさらに備え、
前記第１入力端子は、前記第１制御信号線に配置されており、
前記第２入力端子は、前記第４制御信号線に配置されており、前記第１入力端子から見て前記第２の方向の領域内であって、前記第１ゲート駆動回路よりも前記第２ゲート駆動回路に近い領域内に配置されている、請求項２に記載のアクティブマトリクス基板。
前記第２ゲート駆動回路に接続された第４制御信号線と、
前記第３制御信号線に接続された第３ゲート端子であって、前記第３制御信号線に制御信号を供給する第３ゲート端子と、
前記第４制御信号線に接続された第４ゲート端子であって、前記第４制御信号線に制御信号を供給する第４ゲート端子と、
前記第３制御信号線と前記第４制御信号線とを接続する第２接続線と、
前記第４制御信号線に配置された第２入力端子と、をさらに備え、
前記第１入力端子は、前記第１制御信号線に配置されており、
前記第２入力端子は、前記第４制御信号線に配置されており、前記第１入力端子から見て前記第２の方向の領域内であって、前記第１ゲート駆動回路よりも前記第２ゲート駆動回路に近い領域内に配置されている、請求項２に記載のアクティブマトリクス基板。
【請求項4】
複数の第１制御信号線を含む第１制御信号線群をさらに備えるか、又は、前記第１制御信号線は一つ設けられており、
複数の第２制御信号線を含む第２制御信号線群をさらに備えるか、又は、前記第２制御信号線は一つ設けられており、
複数の第３制御信号線を含む第３制御信号線群をさらに備えるか、又は、前記第３制御信号線は一つ設けられており、
複数の第４制御信号線を含む第４制御信号線群をさらに備えるか、又は、前記第４制御信号線は一つ設けられており、
複数の第１入力端子を含む第１入力端子群をさらに備えるか、又は、前記第１入力端子は一つ設けられており、
複数の第２入力端子を含む第２入力端子群をさらに備えるか、又は、前記第２入力端子は一つ設けられており、
複数の第１接続線を含む第１接続線群をさらに備えるか、又は、前記第１接続線は一つ設けられており、
複数の第２接続線を含む第２接続線群をさらに備えるか、又は、前記第２接続線は一つ設けられており、
前記第１入力端子の数は、第１制御信号線の数と第２制御信号線の数との合計より少なく、
前記第２入力端子の数は、第３制御信号線の数と第４制御信号線の数との合計より少ない、請求項３に記載のアクティブマトリクス基板。
複数の第２制御信号線を含む第２制御信号線群をさらに備えるか、又は、前記第２制御信号線は一つ設けられており、
複数の第３制御信号線を含む第３制御信号線群をさらに備えるか、又は、前記第３制御信号線は一つ設けられており、
複数の第４制御信号線を含む第４制御信号線群をさらに備えるか、又は、前記第４制御信号線は一つ設けられており、
複数の第１入力端子を含む第１入力端子群をさらに備えるか、又は、前記第１入力端子は一つ設けられており、
複数の第２入力端子を含む第２入力端子群をさらに備えるか、又は、前記第２入力端子は一つ設けられており、
複数の第１接続線を含む第１接続線群をさらに備えるか、又は、前記第１接続線は一つ設けられており、
複数の第２接続線を含む第２接続線群をさらに備えるか、又は、前記第２接続線は一つ設けられており、
前記第１入力端子の数は、第１制御信号線の数と第２制御信号線の数との合計より少なく、
前記第２入力端子の数は、第３制御信号線の数と第４制御信号線の数との合計より少ない、請求項３に記載のアクティブマトリクス基板。
【請求項5】
前記第１ゲート駆動回路に接続された第３制御信号線と、
前記第２ゲート駆動回路に接続された第４制御信号線と、
前記第３制御信号線に接続された第３ゲート端子であって、前記第３制御信号線に制御信号を供給する第３ゲート端子と、
前記第４制御信号線に接続された第４ゲート端子であって、前記第４制御信号線に制御信号を供給する第４ゲート端子と、
前記第３制御信号線と前記第４制御信号線とを接続する第２接続線と、
前記第４制御信号線に配置された第２入力端子と、をさらに備え、
前記第２接続線は、前記第１接続線が形成された層と異なる層に形成されている、請求項２に記載のアクティブマトリクス基板。
前記第２ゲート駆動回路に接続された第４制御信号線と、
前記第３制御信号線に接続された第３ゲート端子であって、前記第３制御信号線に制御信号を供給する第３ゲート端子と、
前記第４制御信号線に接続された第４ゲート端子であって、前記第４制御信号線に制御信号を供給する第４ゲート端子と、
前記第３制御信号線と前記第４制御信号線とを接続する第２接続線と、
前記第４制御信号線に配置された第２入力端子と、をさらに備え、
前記第２接続線は、前記第１接続線が形成された層と異なる層に形成されている、請求項２に記載のアクティブマトリクス基板。
【請求項6】
前記第１入力端子は、検査信号を入力可能な検査端子である、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
【請求項7】
前記第１入力端子の面積は、前記第１ゲート端子の面積の２倍以上であるか、又は前記第２ゲート端子の面積の２倍以上である、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
【請求項8】
前記複数のゲート線のうちの１つのゲート線に対して、前記第１ゲート駆動回路及び前記第２ゲート駆動回路の両方からゲート信号が供給される、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
【請求項9】
前記複数のゲート線は、第１のゲート線と第２のゲート線とを含み、
前記第１のゲート線は、前記第１ゲート駆動回路からゲート信号が供給され、
前記第２のゲート線は、前記第２ゲート駆動回路からゲート信号が供給され、
前記第１のゲート線と前記第２のゲート線とは、前記第１の方向に直交する第３の方向に交互に並んでいる、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
前記第１のゲート線は、前記第１ゲート駆動回路からゲート信号が供給され、
前記第２のゲート線は、前記第２ゲート駆動回路からゲート信号が供給され、
前記第１のゲート線と前記第２のゲート線とは、前記第１の方向に直交する第３の方向に交互に並んでいる、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
【請求項10】
前記第１ゲート駆動回路に接続された第１クロック信号線と、
前記第１クロック信号線に接続された第１クロック端子であって、前記第１クロック信号線にクロック信号を供給する第１クロック端子と、
前記第１クロック信号線に接続された第３接続線と、
前記第３接続線と接続された第１クロック入力端子と、をさらに備え、
前記第３接続線は、前記画素領域から見て、前記第２の方向の領域と、前記第１の方向に直交する第３の方向の領域とに少なくとも一部が配置されており、
前記第１クロック入力端子は、前記第２ゲート駆動回路に対して前記第３の方向とは逆の第４の方向の領域であって、前記第１ゲート駆動回路よりも前記第２ゲート駆動回路に近い領域内に配置されており、
前記第１クロック信号線は、前記第２ゲート駆動回路には接続されていない、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
前記第１クロック信号線に接続された第１クロック端子であって、前記第１クロック信号線にクロック信号を供給する第１クロック端子と、
前記第１クロック信号線に接続された第３接続線と、
前記第３接続線と接続された第１クロック入力端子と、をさらに備え、
前記第３接続線は、前記画素領域から見て、前記第２の方向の領域と、前記第１の方向に直交する第３の方向の領域とに少なくとも一部が配置されており、
前記第１クロック入力端子は、前記第２ゲート駆動回路に対して前記第３の方向とは逆の第４の方向の領域であって、前記第１ゲート駆動回路よりも前記第２ゲート駆動回路に近い領域内に配置されており、
前記第１クロック信号線は、前記第２ゲート駆動回路には接続されていない、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
【請求項11】
前記第１ゲート駆動回路に接続された第１クロック信号線と、
前記第２ゲート駆動回路に接続された第２クロック信号線と、
前記第１クロック信号線に接続された第１クロック端子であって、前記第１クロック信号線にクロック信号を供給する第１クロック端子と、
前記第２クロック信号線に接続された第２クロック端子であって、前記第２クロック信号線にクロック信号を供給する第２クロック端子と、
前記第１クロック信号線に接続された第１クロック入力端子と、
前記第２クロック信号線に接続された第２クロック入力端子と、をさらに備え、
前記第１入力端子は、前記第１クロック信号線とは異なる前記第１制御信号線と前記第２クロック信号線とは異なる第２制御信号線とのいずれかに配置されている、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
前記第２ゲート駆動回路に接続された第２クロック信号線と、
前記第１クロック信号線に接続された第１クロック端子であって、前記第１クロック信号線にクロック信号を供給する第１クロック端子と、
前記第２クロック信号線に接続された第２クロック端子であって、前記第２クロック信号線にクロック信号を供給する第２クロック端子と、
前記第１クロック信号線に接続された第１クロック入力端子と、
前記第２クロック信号線に接続された第２クロック入力端子と、をさらに備え、
前記第１入力端子は、前記第１クロック信号線とは異なる前記第１制御信号線と前記第２クロック信号線とは異なる第２制御信号線とのいずれかに配置されている、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
【請求項12】
前記第１クロック入力端子は、前記第２クロック入力端子から見て前記第１の方向の領域内であって、前記第２ゲート駆動回路よりも前記第１ゲート駆動回路に近い領域内に配置されており、
前記第２クロック入力端子は、前記第１クロック入力端子から見て前記第２の方向の領域内であって、前記第１ゲート駆動回路よりも前記第２ゲート駆動回路に近い領域内に配置されている、請求項１１に記載のアクティブマトリクス基板。
前記第２クロック入力端子は、前記第１クロック入力端子から見て前記第２の方向の領域内であって、前記第１ゲート駆動回路よりも前記第２ゲート駆動回路に近い領域内に配置されている、請求項１１に記載のアクティブマトリクス基板。
【請求項13】
前記第１クロック端子に供給される前記クロック信号と、前記第２クロック端子に供給される前記クロック信号と、は同一の信号である、請求項１２に記載のアクティブマトリクス基板。
【請求項14】
前記第１制御信号線は、第１定電圧線を含み、
前記第２制御信号線は、第２定電圧線を含み、
前記第１ゲート端子は、前記第１定電圧線に接続された第１定電圧端子であって、前記第１定電圧線に一定の電圧値を有する電圧を供給する第１定電圧端子を含み、
前記第２ゲート端子は、前記第２定電圧線に接続された第２定電圧端子であって、前記第２定電圧線に一定の電圧値を有する電圧を供給する第２定電圧端子を含み、
前記第１入力端子は、前記第１定電圧線又は前記第２定電圧線のいずれか一方に配置されている、請求項１１に記載のアクティブマトリクス基板。
前記第２制御信号線は、第２定電圧線を含み、
前記第１ゲート端子は、前記第１定電圧線に接続された第１定電圧端子であって、前記第１定電圧線に一定の電圧値を有する電圧を供給する第１定電圧端子を含み、
前記第２ゲート端子は、前記第２定電圧線に接続された第２定電圧端子であって、前記第２定電圧線に一定の電圧値を有する電圧を供給する第２定電圧端子を含み、
前記第１入力端子は、前記第１定電圧線又は前記第２定電圧線のいずれか一方に配置されている、請求項１１に記載のアクティブマトリクス基板。
【請求項15】
前記第１制御信号線は、第１ゲートスタートパルス信号線を含み、
前記第２制御信号線は、第２ゲートスタートパルス信号線を含み、
前記第１ゲート端子は、前記第１ゲートスタートパルス信号線に接続された第１ゲートスタートパルス端子であって、前記第１ゲートスタートパルス信号線にゲートスタートパルス信号を供給する第１ゲートスタートパルス端子を含み、
前記第２ゲート端子は、前記第２ゲートスタートパルス信号線に接続された第２ゲートスタートパルス端子であって、前記第２ゲートスタートパルス信号線にゲートスタートパルス信号を供給する第２ゲートスタートパルス端子を含み、
前記第１入力端子は、前記第１ゲートスタートパルス信号線又は前記第２ゲートスタートパルス信号線のいずれか一方に配置されている、請求項１１に記載のアクティブマトリクス基板。
前記第２制御信号線は、第２ゲートスタートパルス信号線を含み、
前記第１ゲート端子は、前記第１ゲートスタートパルス信号線に接続された第１ゲートスタートパルス端子であって、前記第１ゲートスタートパルス信号線にゲートスタートパルス信号を供給する第１ゲートスタートパルス端子を含み、
前記第２ゲート端子は、前記第２ゲートスタートパルス信号線に接続された第２ゲートスタートパルス端子であって、前記第２ゲートスタートパルス信号線にゲートスタートパルス信号を供給する第２ゲートスタートパルス端子を含み、
前記第１入力端子は、前記第１ゲートスタートパルス信号線又は前記第２ゲートスタートパルス信号線のいずれか一方に配置されている、請求項１１に記載のアクティブマトリクス基板。
【請求項16】
前記第１制御信号線は、第１クリア信号線を含み、
前記第２制御信号線は、第２クリア信号線を含み、
前記第１ゲート端子は、前記第１クリア信号線に接続された第１クリア端子であって、前記第１クリア信号線にクリア信号を供給する第１クリア端子を含み、
前記第２ゲート端子は、前記第２クリア信号線に接続された第２クリア端子であって、前記第２クリア信号線にクリア信号を供給する第２クリア端子を含み、
前記第１入力端子は、前記第１クリア信号線又は前記第２クリア信号線のいずれか一方に配置されている、請求項１１に記載のアクティブマトリクス基板。
前記第２制御信号線は、第２クリア信号線を含み、
前記第１ゲート端子は、前記第１クリア信号線に接続された第１クリア端子であって、前記第１クリア信号線にクリア信号を供給する第１クリア端子を含み、
前記第２ゲート端子は、前記第２クリア信号線に接続された第２クリア端子であって、前記第２クリア信号線にクリア信号を供給する第２クリア端子を含み、
前記第１入力端子は、前記第１クリア信号線又は前記第２クリア信号線のいずれか一方に配置されている、請求項１１に記載のアクティブマトリクス基板。
【請求項17】
前記第１ゲート端子及び前記第２ゲート端子は、集積回路が実装可能に構成されている、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
【請求項18】
基板と、
前記基板の画素領域に形成された複数の薄膜トランジスタと、
前記複数の薄膜トランジスタにそれぞれ接続された複数のゲート線を含むゲート線群と、
前記ゲート線群に第１の方向からゲート信号を供給する第１ゲート駆動回路と、
前記ゲート線群に前記第１の方向とは逆の第２の方向からゲート信号を供給する第２ゲート駆動回路と、
前記第１ゲート駆動回路に接続された第１制御信号線と、
前記第２ゲート駆動回路に接続された第２制御信号線と、
前記第１制御信号線に接続された第１ゲート端子であって、前記第１制御信号線に制御信号を供給する第１ゲート端子と、
前記第２制御信号線に接続された第２ゲート端子であって、前記第２制御信号線に制御信号を供給する第２ゲート端子と、
前記第１制御信号線と前記第２制御信号線とを接続する第１接続線と、
前記第１制御信号線と前記第２制御信号線と前記第１接続線とのいずれかに配置された第１入力端子と、
前記基板に対向して配置される対向基板と、を備える、表示装置。
前記基板の画素領域に形成された複数の薄膜トランジスタと、
前記複数の薄膜トランジスタにそれぞれ接続された複数のゲート線を含むゲート線群と、
前記ゲート線群に第１の方向からゲート信号を供給する第１ゲート駆動回路と、
前記ゲート線群に前記第１の方向とは逆の第２の方向からゲート信号を供給する第２ゲート駆動回路と、
前記第１ゲート駆動回路に接続された第１制御信号線と、
前記第２ゲート駆動回路に接続された第２制御信号線と、
前記第１制御信号線に接続された第１ゲート端子であって、前記第１制御信号線に制御信号を供給する第１ゲート端子と、
前記第２制御信号線に接続された第２ゲート端子であって、前記第２制御信号線に制御信号を供給する第２ゲート端子と、
前記第１制御信号線と前記第２制御信号線とを接続する第１接続線と、
前記第１制御信号線と前記第２制御信号線と前記第１接続線とのいずれかに配置された第１入力端子と、
前記基板に対向して配置される対向基板と、を備える、表示装置。
【請求項19】
前記第１入力端子は、前記基板の前記対向基板とは対向しない領域に配置されている、請求項１８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、アクティブマトリクス基板、及び表示装置に関する。
【背景技術】
【0002】
従来、アクティブマトリクス基板を備えた表示装置が知られている。このような表示装置は、例えば、特許文献１に開示されている。
【0003】
特許文献１の表示装置は、基板上に配置された２つのゲートドライバと、制御回路とを備える。基板には、２つのゲートドライバのうちの一方に近い位置にゲート端子が配置されている。制御回路は、ゲート端子を介して、２つのゲートドライバのうちの一方に制御信号を供給する。また、制御信号は、一方のゲートドライバから他方のゲートドライバに引き回された配線を経由し、他方のゲートドライバに到達する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００７－２４１０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１に記載の表示装置では、制御信号が、一方のゲートドライバから他方のゲートドライバに引き回された配線を経由する際に、当該制御信号が薄膜トランジスタのオン電位に到達する時点が、本来のタイミングよりも遅れる（波形が鈍る）。このため、適切なタイミングで薄膜トランジスタが動作せずに、画素による表示の品質が低下する。
【0006】
そこで、表示の品質を向上させるために、アクティブマトリクス基板に、２つのゲート端子と、当該２つのゲート端子と２つのゲートドライバとをそれぞれ接続する２つの信号線とを設けることが考えられる。そして、２つのゲート端子の各々から、２つのゲートドライバに制御信号を供給することが考えられる。しかしながら、このアクティブマトリクス基板では、上記特許文献１に比べてゲート端子の数が２倍になる。また、アクティブマトリクス基板には、ゲート端子とは別個に、アクティブマトリクス基板又は表示装置の検査等を行うために用いられる入力端子が設けられる。入力端子は、ゲート端子と同数設けられるため、このアクティブマトリクス基板では、入力端子の数が、上記特許文献１の入力端子の数の２倍になる。ゲート端子及び入力端子の数が増大することによって、基板の額縁領域の寸法が大きくなってしまう。また、仮に入力端子を設けずに、ゲート端子を入力端子（例えば、検査端子）として利用する場合、対象となるゲート端子に検査用電極を適切に接触させるために、大きな面積が必要になる。さらに、検査用電極によってゲート端子が損傷する懸念もある。
【0007】
そこで、本開示は、上記のような課題を解決するためになされたものであり、表示の品質を向上させるとともに、基板上に配置される端子の数を削減することが可能なアクティブマトリクス基板及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本開示の第１の態様に係るアクティブマトリクス基板は、基板と、前記基板の画素領域に形成された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにそれぞれ接続された複数のゲート線を含むゲート線群と、前記ゲート線群に第１の方向からゲート信号を供給する第１ゲート駆動回路と、前記ゲート線群に前記第１の方向とは逆の第２の方向からゲート信号を供給する第２ゲート駆動回路と、前記第１ゲート駆動回路に接続された第１制御信号線と、前記第２ゲート駆動回路に接続された第２制御信号線と、前記第１制御信号線に接続された第１ゲート端子であって、前記第１制御信号線に制御信号を供給する第１ゲート端子と、前記第２制御信号線に接続された第２ゲート端子であって、前記第２制御信号線に制御信号を供給する第２ゲート端子と、前記第１制御信号線と前記第２制御信号線とを接続する第１接続線と、前記第１制御信号線と前記第２制御信号線と前記第１接続線とのいずれかに配置された第１入力端子と、を備える。
【0009】
本開示の第２の態様に係る表示装置は、基板と、前記基板の画素領域に形成された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにそれぞれ接続された複数のゲート線を含むゲート線群と、前記ゲート線群に第１の方向からゲート信号を供給する第１ゲート駆動回路と、前記ゲート線群に前記第１の方向とは逆の第２の方向からゲート信号を供給する第２ゲート駆動回路と、前記第１ゲート駆動回路に接続された第１制御信号線と、前記第２ゲート駆動回路に接続された第２制御信号線と、前記第１制御信号線に接続された第１ゲート端子であって、前記第１制御信号線に制御信号を供給する第１ゲート端子と、前記第２制御信号線に接続された第２ゲート端子であって、前記第２制御信号線に制御信号を供給する第２ゲート端子と、前記第１制御信号線と前記第２制御信号線とを接続する第１接続線と、前記第１制御信号線と前記第２制御信号線と前記第１接続線とのいずれかに配置された第１入力端子と、前記基板に対向して配置される対向基板と、を備える。
【発明の効果】
【0010】
上記の構成では、第１ゲート駆動回路には第１ゲート端子からの制御信号が供給され、第２ゲート駆動回路には第２ゲート端子からの制御信号が供給される。これにより、第１ゲート駆動回路及び第２ゲート駆動回路の一方から他方に亘って形成された配線を、制御信号が経由する場合と異なり、第１ゲート駆動回路及び第２ゲート駆動回路の各々に供給される制御信号の波形の鈍りが生じにくい。この結果、適切なタイミングで薄膜トランジスタを動作させることができるので、表示の品質を向上させることができる。そして、第１制御信号線と第２制御信号線と第１接続線とのいずれかに第１入力端子を配置したことにより、第１入力端子から入力された信号は、第１ゲート駆動回路および第２ゲート駆動回路の両方に供給される。これにより、第１接続線を有しない構成において、第１制御信号線と第２制御信号線のそれぞれに第１入力端子を設ける場合と比較して、端子の数を少なくすることができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下、図面を参照し、本開示の実施形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
【0013】
［第１実施形態］
（表示装置の全体構成）
第１実施形態による表示装置１００の構成について説明する。図１Ａは、第１実施形態に係る表示装置１００の構成を示す平面模式図である。図１Ｂは、突き出し部１ａａの配置位置を示す平面模式図である。図２は、表示パネル１の模式的な断面図である。
（表示装置の全体構成）
第１実施形態による表示装置１００の構成について説明する。図１Ａは、第１実施形態に係る表示装置１００の構成を示す平面模式図である。図１Ｂは、突き出し部１ａａの配置位置を示す平面模式図である。図２は、表示パネル１の模式的な断面図である。
【0014】
図１Ａに示すように、表示装置１００は、表示パネル１と、フレキシブルプリント基板２（以下、「ＦＰＣ２」という）と、プリント配線基板２ａ（以下、「ＰＷＢ２ａ」という）とを備える。図２に示すように、表示パネル１は、アクティブマトリクス基板１ａと、アクティブマトリクス基板１ａに対向して配置された対向基板１ｂと、アクティブマトリクス基板１ａと対向基板１ｂとの間に配置された液晶層１ｃとを備える。液晶層１ｃは、アクティブマトリクス基板１ａと対向基板１ｂとの間に介在するシール部１ｄによって取り囲まれて封止されている。また、対向基板１ｂは、少なくとも後述する画素領域Ｒ１と対向しており、アクティブマトリクス基板１ａは、図１Ｂ及び図２に示すように、対向基板１ｂに対して後述するＹ２方向に沿って側方に突き出す突き出し部１ａａを有する。ＰＷＢ２ａは、突き出し部１ａａに実装される。
【0015】
図１Ａに示すように、ＰＷＢ２ａ上には、制御回路素子２ｂが実装されている。制御回路素子２ｂは、例えば、集積回路を含む。そして、制御回路素子２ｂは、ＦＰＣ２を介して、アクティブマトリクス基板１ａに制御信号を送信する。ＦＰＣ２は、ＰＷＢ２ａの制御回路素子２ｂと、複数のゲート端子４１ａ及び４１ｂ、及び複数のソース端子１２ａとを電気的に接続する。
【0016】
（アクティブマトリクス基板１ａの構成）
図１Ａに示すように、アクティブマトリクス基板１ａには、ゲート駆動回路３１及び３２と、複数のゲート端子４１ａ及び４１ｂと、複数のソース端子１２ａと、複数の検査端子４２ａ及び４２ｂとが設けられている。また、アクティブマトリクス基板１ａには、複数のゲート線１１と、複数のソース線１２と、複数の信号線５１と、複数の信号線５２と、複数の接続線５３とが設けられている。
図１Ａに示すように、アクティブマトリクス基板１ａには、ゲート駆動回路３１及び３２と、複数のゲート端子４１ａ及び４１ｂと、複数のソース端子１２ａと、複数の検査端子４２ａ及び４２ｂとが設けられている。また、アクティブマトリクス基板１ａには、複数のゲート線１１と、複数のソース線１２と、複数の信号線５１と、複数の信号線５２と、複数の接続線５３とが設けられている。
【0017】
説明の便宜上、図１Ａ中での方向を示すために、Ｘ軸、Ｙ軸及びＺ軸を規定する。図１Ａに示すＸ軸は、図１Ａの紙面において水平な軸である。図１Ａの紙面でＸ軸に沿って左から右への向きをＸ１方向、右から左への向きをＸ２方向とする。以下の説明では、Ｘ軸に沿う方向であって左右の向きを問わない方向を、「Ｘ方向」と称することがある。同様に、図１Ａの紙面でＹ軸に沿って下から上への向きをＹ１方向、上から下への向きをＹ２方向とする。Ｙ軸に沿う方向であって上下の向きを問わない方向を、「Ｙ方向」と称することがある。図１Ａに示すＺ軸は、Ｘ軸と直交し、かつ、Ｙ軸と直交する軸である。図１Ａの紙面でＺ軸に沿って奥から手前への向きをＺ１方向、手前から奥への向きをＺ２方向とする。図１Ｂ以降においても同様である。
【0018】
図１Ａに示すように、複数のゲート線１１は、ゲート駆動回路３１とゲート駆動回路３２との間において、Ｘ方向に延びている。また、複数のゲート線１１は、ゲート駆動回路３１及びゲート駆動回路３２の両方に接続されている。ゲート駆動回路３１は、複数のゲート線１１のＸ２方向側に配置されている。ゲート駆動回路３２は、複数のゲート線１１のＸ１方向側に配置されている。ここで、ゲート駆動回路が１つのみ配置され、ゲート線の一方のみからゲート信号が供給される場合には、ゲート線の他方部分において、ゲート信号の波形が鈍る場合がある。特に、表示パネル１が大型化した場合に波形が鈍りやすくなる。これに対して、第１実施形態では、ゲート駆動回路３１は、Ｘ２方向から複数のゲート線１１にゲート信号Ｇｏｕｔを供給する。また、ゲート駆動回路３２は、Ｘ１方向から複数のゲート線１１にゲート信号Ｇｏｕｔを供給する。これにより、１つのゲート駆動回路のみからゲート信号が供給される場合に比べて、ゲート信号Ｇｏｕｔが鈍るのが防止され、表示の品質を向上させることができる。複数のソース線１２は、複数のソース端子１２ａからＹ１方向に延びている。そして、複数のゲート線１１と複数のソース線１２とは、交差している。複数のゲート線１１と複数のソース線１２とにより区画された領域に、画素２０が形成されている。本開示では、画素２０が形成された領域を、画素領域Ｒ１と呼ぶ。なお、本実施形態では、平面視で画素領域Ｒ１を矩形状に図示しているが、例えば、画素領域Ｒ１を円形状に形成してもよいし、矩形以外の多角形に形成してもよい。また、表示パネル１上において、画素領域Ｒ１以外の領域を額縁領域Ｒ２と呼ぶ。額縁領域Ｒ２は、突き出し部１ａａを含む。
【0019】
図３は、画素２０の構成を模式的に示した図である。画素２０には、薄膜トランジスタ１３と、画素電極１４とが形成されている。薄膜トランジスタ１３は、ゲート電極１３ａと、ソース電極１３ｂと、ドレイン電極１３ｃとを含む。ゲート電極１３ａは、ゲート線１１に接続されている。ソース電極１３ｂは、ソース線１２に接続されている。ドレイン電極１３ｃは、画素電極１４に接続されている。また、薄膜トランジスタ１３には、ソース電極１３ｂとドレイン電極１３ｃとに接続された半導体層（図示せず）が形成されている。そして、ゲート線１１からゲート電極１３ａに供給されるゲート信号Ｇｏｕｔがオン電位になった際に、ソース線１２からソース電極１３ｂに供給されるソース信号が画素電極１４に書き込まれる。これにより、画素電極１４と図示しない対向電極との間で電界が生じて、アクティブマトリクス基板１ａと対向基板１ｂとの間に封入された液晶層１ｃが駆動され、表示パネル１上に画像が表示される。
【0020】
図１Ａに示すように、ゲート駆動回路３１は、額縁領域Ｒ２のうちの、画素領域Ｒ１から見てＸ２方向の領域内に配置されている。また、ゲート駆動回路３２は、額縁領域Ｒ２のうちの、画素領域Ｒ１から見てＸ１方向の領域内に配置されている。ゲート駆動回路３１及び３２は、対向基板１ｂと対向して配置されている。
【0021】
図１Ａに示すように、複数のゲート端子４１ａは、それぞれ、複数の信号線５１に接続されている。また、ゲート端子４１ａの数は、信号線５１の本数と同数である。また、複数のゲート端子４１ａは、突き出し部１ａａのうちの、画素領域Ｒ１から見てＹ２方向の領域内に配置されている。複数のゲート端子４１ｂは、それぞれ、複数の信号線５２に接続されている。また、ゲート端子４１ｂの数は、信号線５２の本数と同数である。また、複数のゲート端子４１ｂは、突き出し部１ａａのうちの、画素領域Ｒ１から見てＹ２方向領域内に配置されている。また、複数のゲート端子４１ｂは、複数のゲート端子４１ａから見てＸ１方向の領域内に配置されている。
【0022】
また、複数のソース端子１２ａは、それぞれ、複数のソース線１２に接続されている。ソース端子１２ａの数は、ソース線１２の数と同数である。また、複数のソース端子１２ａは、突き出し部１ａａのうちの、画素領域Ｒ１から見てＹ２方向の領域内に配置されている。また、複数のソース端子１２ａは、Ｘ方向において、複数のゲート端子４１ａと複数のゲート端子４１ｂとの間に配置されている。そして、複数のソース端子１２ａは、制御回路素子２ｂから供給されたソース信号を、ソース線１２を介して薄膜トランジスタ１３に供給する。なお、図１Ａには記載しないが、複数のソース端子１２ａと、制御回路素子２ｂとの間に、制御回路素子２ｂからの信号に基づいてソース信号を生成するソース駆動回路が設けられてもよい。
【0023】
また、複数の検査端子４２ａは、突き出し部１ａａのゲート駆動回路３１から見てＹ２方向の領域内に配置されている。例えば、複数の検査端子４２ａは、それぞれ、複数の信号線５１上に配置されている。複数の検査端子４２ｂは、突き出し部１ａａのゲート駆動回路３２から見てＹ２方向の領域内に配置されている。これにより、複数の検査端子４２ａ及び４２ｂは、Ｘ方向に分散して配置されている（互いに間隔を隔てて配置されている）。例えば、複数の検査端子４２ｂは、それぞれ、複数の信号線５２上に配置されている。
【0024】
そして、複数の検査端子４２ａ及び４２ｂには、アクティブマトリクス基板１ａの検査時に、図示しない検査用電極が接触する。検査時には、複数の検査端子４２ａ及び４２ｂの各々に、検査用電極から検査用の信号が供給される。検査用の信号は、例えば、ゲート端子４１ａに供給される制御信号と同一の信号か、又は、一定の電圧である。なお、対象となる検査端子に検査用電極を適切に接触させ、検査用電極によって検査端子周辺の配線等を損傷しないようにするために、検査端子４２ａ及び４２ｂの面積は、ゲート端子４１ａ及び４１ｂよりも大きな面積であることが好ましい。検査端子４２ａの面積は、例えば、ゲート端子４１ａの面積の２倍以上である。より詳細には、検査端子４２ａの面積は、例えば、ゲート端子４１ａの面積の２．５倍以上で８０倍以下の大きさである。ここで、検査端子４２ａの面積とは、Ｚ軸方向から見て、検査端子４２ａに検査用電極が接触して検査信号が入力可能な領域の面積のことである。
【0025】
図４は、第１実施形態によるアクティブマトリクス基板１ａの構成の一部を模式的に示した図である。複数のゲート端子４１ａ及び複数のゲート端子４１ｂには、制御回路素子２ｂから制御信号が供給される。制御信号には、例えば、ゲートスタートパルス信号（以下、「ＧＳＰ信号」という）、４つのクロック信号（以下、「ＣＫ１信号」、「ＣＫ２信号」、「ＣＫ３信号」、及び「ＣＫ４信号」）、クリア信号（以下、「ＣＬＲ信号」）、第１の定電圧信号（以下、「ＶＤＤ信号」）、及び第２の定電圧信号（以下、「ＶＳＳ信号」）が含まれる。なお、制御信号は、上記の例に限られず、クロック信号の数は、例えば、２～１６のいずれかの数であってもよい。また、ＧＳＰ信号及びＣＬＲ信号は、複数設けられてもよい。また、ＶＤＤ信号が制御信号に含まれていなくてもよい。また、上記した例以外の波形を有する信号が、制御信号に含まれていてもよい。
【0026】
第１実施形態では、複数のゲート端子４１ａは、ＧＳＰ信号が供給されるゲート端子４１ａと、ＣＫ１信号が供給されるゲート端子４１ａと、ＣＫ２信号が供給されるゲート端子４１ａと、ＣＫ３信号が供給されるゲート端子４１ａと、ＣＫ４信号が供給されるゲート端子４１ａと、ＣＬＲ信号が供給されるゲート端子４１ａと、ＶＤＤ信号が供給されるゲート端子４１ａと、ＶＳＳ信号が供給されるゲート端子４１ａとを含む。また、複数のゲート端子４１ｂは、ＧＳＰ信号が供給されるゲート端子４１ｂと、ＣＫ１信号が供給されるゲート端子４１ｂと、ＣＫ２信号が供給されるゲート端子４１ｂと、ＣＫ３信号が供給されるゲート端子４１ｂと、ＣＫ４信号が供給されるゲート端子４１ｂと、ＣＬＲ信号が供給されるゲート端子４１ｂと、ＶＤＤ信号が供給されるゲート端子４１ｂと、ＶＳＳ信号が供給されるゲート端子４１ｂとを含む。
【0027】
この構成によれば、ゲート駆動回路３１にはゲート端子４１ａからの制御信号が供給され、ゲート駆動回路３２にはゲート端子４１ｂからの制御信号が供給される。これにより、ゲート駆動回路３１及び３２の一方から他方に亘って形成された配線を、制御信号が経由する場合と異なり、ゲート駆動回路３１及び３２の各々に供給される制御信号の波形に鈍りが生じにくい。この結果、適切なタイミングで薄膜トランジスタ１３を動作させることができるので、表示の品質を向上させることができる。
【0028】
ここで、検査端子４２ａの数は、ゲート端子４１ａの数よりも少ない。第１実施形態では、検査端子４２ａの数は、ゲート端子４１ａの数の半数である。また、検査端子４２ｂの数は、ゲート端子４１ｂの数よりも少ない。第１実施形態では、検査端子４２ｂの数は、ゲート端子４１ｂの数の半数である。例えば、複数の検査端子４２ａは、ＶＤＤ信号を伝達する信号線５１に配置された検査端子４２ａと、ＣＬＲ信号を伝達する信号線５１に配置された検査端子４２ａと、ＣＫ２信号を伝達する信号線５１に配置された検査端子４２ａと、ＣＫ４信号を伝達する信号線５１に配置された検査端子４２ａとを含む。より詳細には、例えば、ＶＤＤ信号を伝達する信号線５１に配置された検査端子４２ａは、突き出し部１ａａのうちの、ＶＤＤ信号が供給されるゲート端子４１ａとゲート駆動回路３１との間の領域において、ＶＤＤ信号を伝達する信号線５１と電気的に接続、もしくは、ＶＤＤ信号を伝達する信号線５１と一体的に形成されている。複数の検査端子４２ａは、ＶＳＳ信号を伝達する信号線５１、ＧＳＰ信号を伝達する信号線５１、ＣＫ１信号を伝達する信号線５１、及びＣＫ３信号を伝達する信号線５１とは配置されていない。また、複数の検査端子４２ｂは、ＶＳＳ信号を伝達する信号線５２に配置された検査端子４２ｂと、ＧＳＰ信号を伝達する信号線５２に配置された検査端子４２ｂと、ＣＫ１信号を伝達する信号線５２に配置された検査端子４２ｂと、ＣＫ３信号を伝達する信号線５２に配置された検査端子４２ｂとを含む。より詳細には、例えば、ＶＳＳ信号を伝達する信号線５２に配置された検査端子４２ｂは、突き出し部１ａａのうちの、ＶＳＳ信号が供給されるゲート端子４１ｂとゲート駆動回路３２との間の領域において、ＶＳＳ信号を伝達する信号線５２と電気的に接続、もしくは、ＶＳＳ信号を伝達する信号線５１と一体的に形成されている。複数の検査端子４２ｂは、ＶＤＤ信号を伝達する信号線５２、ＣＬＲ信号を伝達する信号線５２、ＣＫ２信号を伝達する信号線５２、及びＣＫ４信号を伝達する信号線５２には配置されていない。
【0029】
また、図４に示すように、第１実施形態では、検査端子４２ａにＸ１方向に隣接する信号線５１及びＸ２方向に隣接する信号線５１には、検査端子４２ａが配置されていない。また、検査端子４２ｂにＸ１方向に隣接する信号線５２及びＸ２方向に隣接する信号線５２には、検査端子４２ｂが配置されていない。検査端子４２ａ又は４２ｂから入力された検査信号は、ゲート駆動回路３１及び３２の両方に供給される。これにより、第１実施形態では、接続線を有しない構成において、第１のゲート駆動回路に接続される信号線と第２のゲート駆動回路に接続される信号線のそれぞれに検査端子を設ける場合と比較して、検査端子の数を少なくすることができる。また、検査端子４２ａ及び４２ｂは、検査時にのみ使用されるものであり、製品（表示装置１００）として完成され、出荷された後において、ユーザが表示を視認する際には、検査端子４２ａ及び４２ｂは使用されないので、表示品質に影響を与えない。
【0030】
図４に示すように、複数の接続線５３は、額縁領域Ｒ２のうちの、画素領域Ｒ１から見てＹ１方向の領域内に配置されている。これにより、複数の接続線５３と複数の検査端子４２ａ及び４２ｂとを額縁領域Ｒ２内に分散して配置することができる。また、複数の接続線５３は、ゲート駆動回路３１及び３２からＹ１方向に一部が延びるように配置されている、また、複数の接続線５３は、Ｘ方向に延びる部分を有する。そして、複数の接続線５３は、複数の信号線５１と複数の信号線５２とを接続している。例えば、複数の接続線５３は、ＧＳＰ信号が供給される信号線５１とＧＳＰ信号が供給される信号線５２とを接続する接続線５３と、ＶＳＳ信号が供給される信号線５１とＶＳＳ信号が供給される信号線５２とを接続する接続線５３と、ＶＤＤ信号が供給される信号線５１とＶＤＤ信号が供給される信号線５２とを接続する接続線５３と、ＣＬＲ信号が供給される信号線５１とＣＬＲ信号が供給される信号線５２とを接続する接続線５３と、ＣＫ１信号が供給される信号線５１とＣＫ１信号が供給される信号線５２とを接続する接続線５３と、ＣＫ２信号が供給される信号線５１とＣＫ２信号が供給される信号線５２とを接続する接続線５３と、ＣＫ３信号が供給される信号線５１とＣＫ３信号が供給される信号線５２とを接続する接続線５３と、ＣＫ４信号が供給される信号線５１とＣＫ４信号が供給される信号線５２とを接続する接続線５３とを含む。
【0031】
複数の接続線５３は、表示パネル１またはアクティブマトリクス基板１ａの検査の際に検査端子４２ａに供給された検査用の信号を、信号線５２に伝達する。また、複数の接続線５３は、表示パネル１またはアクティブマトリクス基板１ａの検査の際に検査端子４２ｂに供給された検査用の信号を、信号線５１に伝達する。検査端子４２ａ及び４２ｂを用いることにより、全ての信号線５１及び５２の検査と、当該信号線５１及び５２に接続されたゲート駆動回路３１及び３２の検査とを行うことが可能になる。
【0032】
図５は、ゲート駆動回路３１及び３２の構成を示す図である。図５に示すように、ゲート駆動回路３１には、複数の単位回路３０が設けられている。例えば、ゲート駆動回路３１には、ゲート線１１の本数と同数の単位回路３０が設けられている。例えば、１２００個の単位回路３０がゲート駆動回路３１に設けられている。以下の説明において、１２００個の単位回路３０を区別するために、第１の単位回路３０～第１２００の単位回路３０と呼ぶ。なお、図５では、一例として、１２００個の単位回路３０がゲート駆動回路３１に設けられる例を示しているが、単位回路３０の数は、ゲート線１１の本数に応じて、１２００未満の数でもよいし、１２０１以上の数でもよい。なお、ゲート駆動回路３２は、ゲート駆動回路３１と同一の構成であるため、説明を省略する。
【0033】
図６は、単位回路３０の構成を示す回路図である。図６において、第３～第１１９８の単位回路３０を第ｎの単位回路３０として表記する。第１の単位回路３０は、ゲート信号Ｇｏｕｔ（１）を出力する。第２の単位回路３０は、ゲート信号Ｇｏｕｔ（２）を出力する。第ｎの単位回路３０は、ゲート信号Ｇｏｕｔ（ｎ）を出力する。第１１９９の単位回路３０は、ゲート信号Ｇｏｕｔ（１１９９）を出力する。第１２００の単位回路３０は、ゲート信号Ｇｏｕｔ（１２００）を出力する。図６に示すように、単位回路３０は、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、及びＴ７と、コンデンサＣ１とを含む。これらのトランジスタやコンデンサは、アクティブマトリクス基板１ａに備わる各膜（例えば薄膜トランジスタ１３と同じ膜）を用いてモノリシックに設けられている。
【0034】
トランジスタＴ１のゲートには、第１の単位回路３０及び第２の単位回路３０の場合、ＧＳＰ信号が供給される。また、トランジスタＴ１のゲートには、第ｎの単位回路３０の場合、ゲート信号Ｇｏｕｔ（ｎ－２）が供給される。トランジスタＴ１のソースには、ＶＤＤ信号が供給される。トランジスタＴ１のドレインは、トランジスタＴ２のソース、トランジスタＴ６のソース、及びトランジスタＴ３のゲート、及びコンデンサＣ１に接続されている。
【0035】
トランジスタＴ２のゲートには、第１１９９の単位回路３０及び第１２００の単位回路３０の場合、ＣＬＲ信号が供給される。また、トランジスタＴ２のゲートには、第ｎの単位回路３０の場合、ゲート信号Ｇｏｕｔ（ｎ＋２）が供給される。トランジスタＴ２のドレインには、ＶＳＳ信号が供給される。
【0036】
トランジスタＴ３のソースには、ＣＫ１信号～ＣＫ４信号のいずれか（図５参照）が供給される。トランジスタＴ３のドレインは、コンデンサＣ１、トランジスタＴ７のソース、及びゲート線１１に接続されている。
【0037】
トランジスタＴ４のゲート及びソースには、ＶＤＤ信号が供給される。トランジスタＴ４のドレインは、トランジスタＴ５のソース、トランジスタＴ６のゲート、及びトランジスタＴ７のゲートが接続されている。
【0038】
トランジスタＴ５のドレイン、トランジスタＴ６のドレイン、及び、トランジスタＴ７のドレインには、ＶＳＳ信号が供給される。
【0039】
図７は、ゲート駆動回路３１に供給される制御信号と出力されるゲート信号との関係を説明するためのタイミング図である。図７に示すように、ＧＳＰ信号の電圧のレベルがＨｉｇｈの状態になった後、ＣＫ１信号～ＣＫ４信号が、この順に繰り返してレベルがＨｉｇｈとなる。その後、ＣＬＲ信号のレベルがＨｉｇｈとなる。ＶＤＤ信号は、常時、レベルがＨｉｇｈであり、ＶＳＳ信号は、常時、レベルがＬｏｗである。これにより、ゲート信号Ｇｏｕｔ（１）～Ｇｏｕｔ（１２００）がゲート駆動回路３１からゲート線１１に順次出力される。図７のＣＫ１信号～ＣＫ４信号の波形内に記載の「１」～「１２００」は、ゲート信号Ｇｏｕｔ（１）～Ｇｏｕｔ（１２００）が出力されているタイミングを意味するものとして図示している。
【0040】
（第１実施形態の変形例）
次に、図８を参照して、第１実施形態の変形例によるアクティブマトリクス基板２０１ａの構成について説明する。なお、上記第１実施形態と同一の構成には、同一の符号を付して説明を省略する。図８は、第１実施形態の変形例によるアクティブマトリクス基板２０１ａの構成を示す模式図である。
次に、図８を参照して、第１実施形態の変形例によるアクティブマトリクス基板２０１ａの構成について説明する。なお、上記第１実施形態と同一の構成には、同一の符号を付して説明を省略する。図８は、第１実施形態の変形例によるアクティブマトリクス基板２０１ａの構成を示す模式図である。
【0041】
第１実施形態では、図４に示すように、検査端子４２ａが信号線５１に接続され、検査端子４２ｂが信号線５２に接続される例を示したが、第１実施形態の変形例によるアクティブマトリクス基板２０１ａでは、図８に示すように、全ての検査端子２４２ａが、信号線５１に接続されており、信号線５２には接続されていない。そして、検査時には、検査端子２４２ａから入力された検査信号は、ゲート駆動回路３１及び３２の両方に供給される。これにより、第１実施形態の変形例においても、接続線を有しない構成において、第１のゲート駆動回路に接続される信号線と第２のゲート駆動回路に接続される信号線のそれぞれに検査端子を設ける場合と比較して、検査端子の数を少なくすることができる。また、検査端子２４２ａは、検査時にのみ使用されるものであり、アクティブマトリクス基板２０１ａが製品として完成され、出荷された後において、ユーザが表示を視認する際には、検査端子２４２ａは使用されないので、表示品質に影響を与えない。
【0042】
［第２実施形態］
次に、図９を参照して、第２実施形態によるアクティブマトリクス基板３０１ａの構成について説明する。なお、上記第１実施形態と同一の構成には、同一の符号を付して説明を省略する。図９は、第２実施形態によるアクティブマトリクス基板３０１ａの構成を示す模式図である。
次に、図９を参照して、第２実施形態によるアクティブマトリクス基板３０１ａの構成について説明する。なお、上記第１実施形態と同一の構成には、同一の符号を付して説明を省略する。図９は、第２実施形態によるアクティブマトリクス基板３０１ａの構成を示す模式図である。
【0043】
図９に示すように、第２実施形態によるアクティブマトリクス基板３０１ａは、複数の検査端子３４２ａ及び３４２ｂと、複数のクロック検査端子３４３ａ及び３４３ｂと、複数の信号線３５１ａ及び３５２ａと、複数のクロック信号線３５１ｂ及び３５２ｂと、接続線３５３とを含む。
【0044】
複数のクロック信号線３５１ｂは、ＣＫ１信号～ＣＫ４信号のいずれかを供給するゲート端子４１ａに接続されている。複数のクロック信号線３５２ｂは、ＣＫ１信号～ＣＫ４信号のいずれかを供給するゲート端子４１ｂに接続されている。複数のクロック検査端子３４３ａは、それぞれ、複数のクロック信号線３５１ｂに接続されている。複数のクロック検査端子３４３ｂは、それぞれ、複数のクロック信号線３５２ｂに接続されている。すなわち、第２実施形態では、クロック検査端子３４３ａとクロック検査端子３４３ｂとの合計数は、クロック信号線３５１ｂとクロック信号線３５２ｂとの合計の本数と同数である。また、第２実施形態では、クロック信号線３５１ｂとクロック信号線３５２ｂは、接続されていない。
【0045】
また、複数の検査端子３４２ａは、ＶＤＤ信号が供給される信号線３５１ａに配置された検査端子３４２ａと、ＣＬＲ信号が供給される信号線３５１ａに配置された検査端子３４２ａと、を含む。また、複数の検査端子３４２ａは、ＶＳＳ信号が供給される信号線３５１ａ及びＧＳＰ信号が供給される信号線３５１ａには配置されていない。複数の検査端子３４２ｂは、ＶＳＳ信号が供給される信号線３５２ａに接続された検査端子３４２ｂと、ＧＳＰ信号が供給される信号線３５２ａに接続された検査端子３４２ｂと、を含む。また、複数の検査端子３４２ｂは、ＶＤＤ信号が供給される信号線３５２ａ及びＣＬＲ信号が供給される信号線３５２ａには配置されていない。
【0046】
接続線３５３は、信号線３５１ａと、信号線３５１ａと同一の制御信号が供給される信号線３５２ａとを接続する。その他の構成は、第１実施形態の構成と同様である。
【0047】
上記の構成によれば、検査時に、ゲート駆動回路３１にＣＫ１信号～ＣＫ４信号を供給することが可能なクロック検査端子３４３ａと、ゲート駆動回路３２にＣＫ１信号～ＣＫ４信号を供給することが可能なクロック検査端子３４３ｂとが、アクティブマトリクス基板３０１ａに設けられる。これにより、接続線を有しない構成において、第１のゲート駆動回路に接続される信号線と第２のゲート駆動回路に接続される信号線のそれぞれに検査端子を設ける場合と比較して、検査時において、ＣＫ１信号～ＣＫ４信号の波形が鈍るのを防止することができるので、誤った検査結果が得られるのを防止することができる。なお、その他の効果は、第１実施形態の効果と同様である。
【0048】
（第２実施形態の第１変形例）
次に、図１０及び図１１を参照して、第２実施形態の第１変形例によるアクティブマトリクス基板３０１ｂの構成について説明する。なお、上記第２実施形態と同一の構成には、同一の符号を付して説明を省略する。図１０は、第２実施形態の第１変形例によるアクティブマトリクス基板３０１ｂの構成を示す模式図である。図１１は、第２実施形態の第１変形例による表示パネル１またはアクティブマトリクス基板３０１ｂの検査時に供給される検査用の信号の例を説明するための図である。
次に、図１０及び図１１を参照して、第２実施形態の第１変形例によるアクティブマトリクス基板３０１ｂの構成について説明する。なお、上記第２実施形態と同一の構成には、同一の符号を付して説明を省略する。図１０は、第２実施形態の第１変形例によるアクティブマトリクス基板３０１ｂの構成を示す模式図である。図１１は、第２実施形態の第１変形例による表示パネル１またはアクティブマトリクス基板３０１ｂの検査時に供給される検査用の信号の例を説明するための図である。
【0049】
図１０に示すように、アクティブマトリクス基板３０１ｂは、図９に示すアクティブマトリクス基板３０１ａと異なり、ゲート駆動回路３１にＶＤＤ信号を供給する信号線３５１ａａに第１ＶＤＤ検査端子３４２ａａが配置されており、ゲート駆動回路３２にＶＤＤ信号を供給する信号線３５２ａａに第２ＶＤＤ検査端子３４２ｂａが配置されている。また、信号線３５１ａａと信号線３５２ａａとは接続されていない。
【0050】
ここで、２つのゲート駆動回路のうちの一方が不良で他方が良品である場合でも、２つのゲート駆動回路との両方を駆動させながら検査を行った場合、２つのゲート駆動回路が誤って良品であると判定される場合がある。そこで、第２実施形態の第１変形例では、図１１に示すように、ゲート駆動回路３１及び３２のうちの一方を駆動させて検査した後に、他方を駆動させて検査を行う。複数のクロック検査端子３４３ａのうち、ゲート端子４１ａからＣＫ１信号が供給されるクロック検査端子３４３ａを第１ＣＫ１検査端子と呼び、ゲート端子４１ａからＣＫ２信号が供給されるクロック検査端子３４３ａを第１ＣＫ２検査端子と呼び、ゲート端子４１ａからＣＫ３信号が供給されるクロック検査端子３４３ａを第１ＣＫ３検査端子と呼び、ゲート端子４１ａからＣＫ４信号が供給されるクロック検査端子３４３ａを第１ＣＫ４検査端子と呼ぶ。また、複数のクロック検査端子３４３ｂのうち、ゲート端子４１ｂからＣＫ１信号が供給されるクロック検査端子３４３ｂを第２ＣＫ１検査端子と呼び、ゲート端子４１ｂからＣＫ２信号が供給されるクロック検査端子３４３ｂを第２ＣＫ２検査端子と呼び、ゲート端子４１ｂからＣＫ３信号が供給されるクロック検査端子３４３ｂを第２ＣＫ３検査端子と呼び、ゲート端子４１ｂからＣＫ４信号が供給されるクロック検査端子３４３ｂを第２ＣＫ４検査端子と呼ぶ。
【0051】
また、検査端子３４２ａのうち、ゲート端子４１ａからＣＬＲ信号が供給される検査端子３４２ａをＣＬＲ検査端子と呼ぶ。また、検査端子３４２ｂのうち、ゲート端子４１ｂからＧＳＰ信号が供給される検査端子３４２ｂをＧＳＰ検査端子と呼び、ゲート端子４１ｂからＶＳＳ信号が供給される検査端子３４２ｂをＶＳＳ検査端子と呼ぶ。
【0052】
図１１では、ゲート駆動回路３１及び３２のうちの検査対象となるゲート駆動回路３１を駆動させ、検査対象でないゲート駆動回路３２をフローティングの状態（駆動させない状態）にする場合の検査端子と信号波形との対応例を示している。図１１の例の場合、ＧＳＰ検査端子には、ＧＳＰ信号が供給される。ＣＬＲ検査端子には、ＣＬＲ信号が供給される。ＶＳＳ検査端子には、ＶＳＳ信号が供給される。第１ＣＫ１検査端子には、ＣＫ１信号が供給される。第１ＣＫ２検査端子には、ＣＫ２信号が供給される。第１ＣＫ３検査端子には、ＣＫ３信号が供給される。第１ＣＫ４検査端子には、ＣＫ４信号が供給される。第２ＣＫ１検査端子～第２ＣＫ４検査端子には、ＶＳＳ信号が供給される。この状態で、ゲート駆動回路３１により適切に薄膜トランジスタ１３が駆動されるか否かが検査される。この後、第２ＣＫ１検査端子には、ＣＫ１信号が供給される。第２ＣＫ２検査端子には、ＣＫ２信号が供給される。第２ＣＫ３検査端子には、ＣＫ３信号が供給される。第２ＣＫ４検査端子には、ＣＫ４信号が供給される。第１ＣＫ１検査端子～第１ＣＫ４検査端子には、ＶＳＳ信号が供給される。この状態で、ゲート駆動回路３２により適切に薄膜トランジスタ１３が駆動されるか否かが検査される。この検査方法によれば、ゲート駆動回路３１とゲート駆動回路３２とを、別々に検査して検査結果を得ることができるので、ゲート駆動回路３１及び３２を同時に検査する場合に比べて、誤った検査結果が得られるのを防止することができる。また、ゲート駆動回路３１に検査用の信号を供給する第１ＣＫ１検査端子～第１ＣＫ４検査端子と、ゲート駆動回路３２に検査用の信号を供給する第２ＣＫ１検査端子～第２ＣＫ４検査端子とがアクティブマトリクス基板３０１ｂに設けられる。これにより、第２ＣＫ１検査端子～第２ＣＫ４検査端子を設けずに、第１ＣＫ１検査端子～第１ＣＫ４検査端子から接続線を経由してゲート駆動回路３２に検査用の信号を供給する場合と異なり、検査用の信号の波形が鈍るのを防止することができる。これによっても、誤った検査結果が得られるのを防止することができる。そして、ＧＳＰ検査端子、ＣＬＲ検査端子、及びＶＳＳ検査端子は、信号線３５１ａと信号線３５２ａとの両方には配置されないので、両方に配置される場合に比べて、検査端子の数を少なくすることができる。
【0053】
（第２実施形態の第２変形例）
次に、図１２を参照して、第２実施形態の第２変形例によるアクティブマトリクス基板４０１ａの構成について説明する。なお、上記第１又は第２実施形態と同一の構成には、同一の符号を付して説明を省略する。図１２は、第２実施形態の第２変形例によるアクティブマトリクス基板４０１ａの構成を示す模式図である。
次に、図１２を参照して、第２実施形態の第２変形例によるアクティブマトリクス基板４０１ａの構成について説明する。なお、上記第１又は第２実施形態と同一の構成には、同一の符号を付して説明を省略する。図１２は、第２実施形態の第２変形例によるアクティブマトリクス基板４０１ａの構成を示す模式図である。
【0054】
図１２に示すように、第２実施形態の第２変形例によるアクティブマトリクス基板４０１ａは、第２実施形態によるアクティブマトリクス基板２０１ａの複数のクロック信号線３５１ｂと、複数のクロック信号線３５２ｂとを接続する複数の接続線４５３が設けられている。複数の接続線４５３が設けられているものの、この例によっても、ゲート駆動回路３１に検査用の信号を供給する第１ＣＫ１検査端子～第１ＣＫ４検査端子と、ゲート駆動回路３２に検査用の信号を供給する第２ＣＫ１検査端子～第２ＣＫ４検査端子とがアクティブマトリクス基板４０１ａに設けられるので、検査用の信号の波形が鈍るのを防止することができる。これにより、誤った検査結果が得られるのを防止することができる。また、ＧＳＰ検査端子、ＣＬＲ検査端子、及びＶＳＳ検査端子は、信号線３５１ａと信号線３５２ａとの両方には配置されないので、両方に配置される場合に比べて、検査端子の数を少なくすることができる。
【0055】
［第３実施形態］
次に、図１３及び図１４を参照して、第３実施形態によるアクティブマトリクス基板５０１ａの構成について説明する。なお、上記第１又は第２実施形態と同一の構成には、同一の符号を付して説明を省略する。図１３は、第３実施形態によるアクティブマトリクス基板５０１ａの構成を示す模式図である。図１４は、第３実施形態によるインターレース駆動を説明するための模式図である。
次に、図１３及び図１４を参照して、第３実施形態によるアクティブマトリクス基板５０１ａの構成について説明する。なお、上記第１又は第２実施形態と同一の構成には、同一の符号を付して説明を省略する。図１３は、第３実施形態によるアクティブマトリクス基板５０１ａの構成を示す模式図である。図１４は、第３実施形態によるインターレース駆動を説明するための模式図である。
【0056】
図１３に示すように、第３実施形態によるアクティブマトリクス基板５０１ａは、ゲート駆動回路５３１及び５３２を含む。図１４に示すように、ゲート駆動回路５３１がゲート信号を供給するゲート線５１１ａと、ゲート駆動回路５３２がゲート信号を供給するゲート線５１１ｂとは異なる。また、ゲート線５１１ａとゲート線５１１ｂとは、ゲート線５１１ａが延びる方向に直交する方向に、交互に配置されている。すなわち、上記第１実施形態では、１つのゲート線１１に対してゲート駆動回路３１及び３２により両側からゲート信号Ｇｏｕｔが供給される例を示したが、第３実施形態によるアクティブマトリクス基板５０１ａでは、１つのゲート線に対して片側のゲート駆動回路からゲート信号Ｇｏｕｔが供給されるインターレース駆動が行われるように構成されている。
【0057】
インターレース駆動の場合、ゲート駆動回路５３１に供給されるＣＬＲ信号は、ゲート駆動回路５３２に供給されるＣＬＲ信号と別個の信号（タイミングが異なる信号）となる。また、ゲート駆動回路５３２に供給されるＧＳＰ信号は、ゲート駆動回路５３２に供給されるＧＳＰ信号と別個の信号（タイミングが異なる信号）となる。ここで、ゲート駆動回路５３１に供給されるＣＬＲ信号を、ＣＬＲ１信号とする。ゲート駆動回路５３２に供給されるＣＬＲ信号を、ＣＬＲ２信号とする。また、ゲート駆動回路５３１に供給されるＧＳＰ信号を、ＧＳＰ１信号とする。ゲート駆動回路５３２に供給されるＧＳＰ信号を、ＧＳＰ２信号とする。アクティブマトリクス基板５０１ａは、ＣＬＲ１信号をゲート駆動回路５３１に伝達する信号線５５１ａと、ＧＳＰ１信号をゲート駆動回路５３１に伝達する信号線５５１ａと、ＣＬＲ２信号をゲート駆動回路５３２に伝達する信号線５５１ｂと、ＧＳＰ２信号をゲート駆動回路５３１に伝達する信号線５５１ｂと、を含む。また、アクティブマトリクス基板５０１ａは、ＧＳＰ１信号をゲート駆動回路５３１に伝達する信号線５５１ａに配置された検査端子５４４ａと、ＣＬＲ１信号をゲート駆動回路５３１に伝達する信号線５５１ａに配置された検査端子５４５ａとを含む。また、アクティブマトリクス基板５０１ａは、ＧＳＰ２信号をゲート駆動回路５３２に伝達する信号線５５１ｂに配置された検査端子５４４ｂと、ＣＬＲ２信号をゲート駆動回路５３２に伝達する信号線５５１ｂに配置された検査端子５４５ｂとを含む。この構成によれば、インターレース駆動を行うアクティブマトリクス基板５０１ａにおいても検査を可能にすることができる。そして、ＶＤＤ信号が供給される検査端子３４２ａ、及びＶＳＳ信号が供給される検査端子３４２ｂは、ゲート駆動回路５３１に接続された信号線及びゲート駆動回路５３２に接続された信号線のうちの一方のみに配置されるので、両方に配置される場合に比べて、検査端子の数を少なくすることができる。その他の構成及び効果は、第１実施形態又は第２実施形態と同様である。
【0058】
［第４実施形態］
次に、図１５及び図１６を参照して、第４実施形態によるアクティブマトリクス基板６０１ａの構成について説明する。なお、上記第１～第３実施形態のいずれかと同一の構成には、同一の符号を付して説明を省略する。図１５は、第４実施形態によるアクティブマトリクス基板６０１ａの構成を示す模式図である。図１６は、第４実施形態によるゲート駆動回路６３２の構成を説明するための模式図である。
次に、図１５及び図１６を参照して、第４実施形態によるアクティブマトリクス基板６０１ａの構成について説明する。なお、上記第１～第３実施形態のいずれかと同一の構成には、同一の符号を付して説明を省略する。図１５は、第４実施形態によるアクティブマトリクス基板６０１ａの構成を示す模式図である。図１６は、第４実施形態によるゲート駆動回路６３２の構成を説明するための模式図である。
【0059】
図１５に示すように、第４実施形態によるアクティブマトリクス基板６０１ａは、ゲート駆動回路６３２を含む。図１６に示すように、ゲート駆動回路６３２には、ゲート線１１に接続され、ゲート線１１の電位をＶＳＳ信号と同電位にするリセット処理を行うためのトランジスタ６３２ａが設けられている。より詳細には、トランジスタ６３２ａのソースにはＶＳＳ信号が供給される。トランジスタ６３２ａのドレインにはゲート線１１が接続され、トランジスタ６３２ａのゲートには、トランジスタ６３２ａのドレインに接続されたゲート線１１の２本下に位置するゲート線１１が接続される。トランジスタ６３２ａの配置により、ゲート線１１がＨｉｇｈ電位からＬｏｗ電位への遷移時間を短くすることができる。また、ゲート駆動回路６３２には、ＶＳＳ信号以外の制御信号は供給されない。
【0060】
図１５に示すように、画素領域Ｒ１から見て、Ｘ１方向の領域に検査端子６４２ｂが配置されている。アクティブマトリクス基板６０１ａには、ゲート駆動回路６３１にＶＳＳ信号を伝達する信号線５１、ＧＳＰ信号を伝達する信号線５１、ＣＫ１信号を伝達する信号線５１、及びＣＫ３信号を伝達する信号線５１と、複数の検査端子６４２ｂとを接続する接続線６５３が設けられている。複数の接続線６５３は、画素領域Ｒ１から見て、Ｙ１方向の領域内に少なくとも一部が配置されており、画素領域Ｒ１から見て、Ｘ１方向の領域を経由して検査端子６４２ｂと接続されている。これにより、アクティブマトリクス基板６０１ａにおいて、検査端子４２ａと６４２ｂと分散して配置することができるので、ゲート駆動回路６３１の近傍に検査端子が密集するのを防止することができる。その他の構成及び効果は、第１実施形態と同様である。
【0061】
（第４実施形態の変形例）
次に、図１７を参照して、第４実施形態の変形例によるアクティブマトリクス基板７０１ａの構成について説明する。なお、上記第１～第４実施形態のいずれかと同一の構成には、同一の符号を付して説明を省略する。図１７は、第４実施形態の変形例によるアクティブマトリクス基板７０１ａの構成を示す模式図である。図１７に示すように、アクティブマトリクス基板７０１ａでは、全ての検査端子７４２ａが画素領域Ｒ１から見て、Ｘ２方向の領域に配置されている。また、ゲート駆動回路６３２に接続されＶＳＳ信号を供給する信号線には検査端子が配置されないで、ゲート駆動回路３１に接続されＶＳＳ信号を供給する信号線に検査端子が配置される。より詳細には、ゲート駆動回路６３２にＶＳＳ信号を供給するＶＳＳ検査端子は、画素領域Ｒ１から見て、Ｘ２方向の領域であって、ゲート駆動回路６３２よりもゲート駆動回路６３１に近い領域内に配置され、画素領域Ｒ１から見て、Ｘ１方向の領域であって、ゲート駆動回路６３１よりもゲート駆動回路６３２に近い領域内に配置されない。これにより、ＶＳＳ信号を供給する信号線に配置された検査端子の数を削減することができる。
次に、図１７を参照して、第４実施形態の変形例によるアクティブマトリクス基板７０１ａの構成について説明する。なお、上記第１～第４実施形態のいずれかと同一の構成には、同一の符号を付して説明を省略する。図１７は、第４実施形態の変形例によるアクティブマトリクス基板７０１ａの構成を示す模式図である。図１７に示すように、アクティブマトリクス基板７０１ａでは、全ての検査端子７４２ａが画素領域Ｒ１から見て、Ｘ２方向の領域に配置されている。また、ゲート駆動回路６３２に接続されＶＳＳ信号を供給する信号線には検査端子が配置されないで、ゲート駆動回路３１に接続されＶＳＳ信号を供給する信号線に検査端子が配置される。より詳細には、ゲート駆動回路６３２にＶＳＳ信号を供給するＶＳＳ検査端子は、画素領域Ｒ１から見て、Ｘ２方向の領域であって、ゲート駆動回路６３２よりもゲート駆動回路６３１に近い領域内に配置され、画素領域Ｒ１から見て、Ｘ１方向の領域であって、ゲート駆動回路６３１よりもゲート駆動回路６３２に近い領域内に配置されない。これにより、ＶＳＳ信号を供給する信号線に配置された検査端子の数を削減することができる。
【0062】
［第５実施形態］
次に、図１８及び図１９を参照して、第５実施形態によるアクティブマトリクス基板８０１ａの構成について説明する。なお、上記第１～第４実施形態のいずれかと同一の構成には、同一の符号を付して説明を省略する。図１８は、第５実施形態によるアクティブマトリクス基板８０１ａの構成を示す模式図である。図１９は、第５実施形態によるアクティブマトリクス基板８０１ａの接続線８５３ａ及び８５３ｂが配置された部分の断面図である。
次に、図１８及び図１９を参照して、第５実施形態によるアクティブマトリクス基板８０１ａの構成について説明する。なお、上記第１～第４実施形態のいずれかと同一の構成には、同一の符号を付して説明を省略する。図１８は、第５実施形態によるアクティブマトリクス基板８０１ａの構成を示す模式図である。図１９は、第５実施形態によるアクティブマトリクス基板８０１ａの接続線８５３ａ及び８５３ｂが配置された部分の断面図である。
【0063】
図１８に示すように、第５実施形態によるアクティブマトリクス基板８０１ａは、接続線８５３ａ及び８５３ｂを含む。接続線８５３ａと接続線８５３ｂとは、平面視で隣接して配置されている。例えば、接続線８５３ａと接続線８５３ｂとは、額縁領域Ｒ２のうちの、画素領域Ｒ１から見てＹ１方向の領域内において、Ｙ２方向に交互に配置されている。図１９に示すように、接続線８５３ａが形成された層は、接続線８５３ｂが形成された層と異なる層である。例えば、基板８０１ｂ上に接続線８５３ｂが形成され、接続線８５３ｂを覆うように絶縁膜８５４が形成されている。そして、絶縁膜８５４上に接続線８５３ａが形成され、接続線８５３ａを覆うように絶縁膜８５５が形成されている。例えば、接続線８５３ａが形成された層は、ソース線１２が形成された層と同一の層である。接続線８５３ｂが形成された層は、ゲート線１１が形成された層と同一の層である。これにより、平面視で接続線８５３ａが、接続線８５３ｂに重なって配置された場合でも、接続線８５３ａと接続線８５３ｂとが電気的に接続されない。第５実施形態によるアクティブマトリクス基板８０１ａによれば、額縁領域Ｒ２を小型化することができる。
【0064】
［第６実施形態］
次に、図２０を参照して、第６実施形態によるアクティブマトリクス基板９０１ａの構成について説明する。なお、上記第１～第５実施形態のいずれかと同一の構成には、同一の符号を付して説明を省略する。図２０は、第６実施形態によるアクティブマトリクス基板９０１ａの構成を示す模式図である。
次に、図２０を参照して、第６実施形態によるアクティブマトリクス基板９０１ａの構成について説明する。なお、上記第１～第５実施形態のいずれかと同一の構成には、同一の符号を付して説明を省略する。図２０は、第６実施形態によるアクティブマトリクス基板９０１ａの構成を示す模式図である。
【0065】
図２０に示すように、第６実施形態によるアクティブマトリクス基板９０１ａは、ゲート端子９４１ａ及び９４１ｂと、ソース端子９１２ａとを含む。ゲート端子９４１ａ及び９４１ｂと、ソース端子９１２ａとは、制御回路素子９０２が実装可能に構成されている。例えば、制御回路素子９０２の複数の端子の間隔（ピッチ）に、ゲート端子９４１ａ及び９４１ｂ、及びソース端子９１２ａの間隔（ピッチ）が一致するように、ゲート端子９４１ａ及び９４１ｂと、ソース端子９１２ａとが構成されている。すなわち、ゲート端子９４１ａ及び９４１ｂと、ソース端子９１２ａとは、ＣＯＧ（chip on glass）技術に対応した構造を有する。この例によれば、ＣＯＧ（chip on glass）技術に対応したアクティブマトリクス基板９０１ａを提供することができる。
【0066】
［変形等］
以上、上述した実施形態は本開示を実施するための例示に過ぎない。よって、本開示は上述した実施形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施形態を適宜変形して実施することが可能である。
以上、上述した実施形態は本開示を実施するための例示に過ぎない。よって、本開示は上述した実施形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施形態を適宜変形して実施することが可能である。
【0067】
（１）上記第１～第６実施形態では、検査端子を信号線上に配置する例を示したが、本開示はこれに限られない。例えば、検査端子を信号線ではなく、接続線上に配置してもよい。この場合、対向基板を、接続線上に配置された検査端子とは対向しないように配置してもよい。
【0068】
（２）上記第１～第６実施形態では、接続線を、画素領域から見てＹ１方向の領域内に配置する例を示したが、本開示はこれに限られない。例えば、接続線を、画素領域から見てＹ２方向の領域内に配置してもよい。この場合、接続線と、接続線と交差する他の配線との交差部での容量が大きくならないように、接続線と他の配線との間に複数の絶縁膜が介在してもよい。また、複数の絶縁膜に、酸化シリコンや窒化シリコンなどの無機絶縁膜よりも誘電率が低い有機絶縁膜が含まれていてもよい。
【0069】
（３）上記第１～第６実施形態では、検査端子を、画素領域から見てＹ２方向の領域内に配置する例を示したが、本開示はこれに限られない。例えば、検査端子を、画素領域から見てＹ１方向の領域内に配置してもよい。この場合、対向基板を、検査端子とは対向しないように配置してもよい。
【0070】
（４）上記第１～第６実施形態の検査端子を、ＰＳＡ（Polymer Sustained Alignment）技術を利用した表示パネルの製造に利用することも可能である。ＰＳＡ技術とは、電圧無印加時において液晶層に含まれる液晶分子にプレチルトを与える配向維持層を形成するものである。配向維持層は、液晶層に予め混合しておいた光重合性モノマーを、液晶層に電圧を印加した状態で光重合することで形成される。配向維持層により電圧無印加時の液晶分子は基板面の法線方向から例えば２～３°傾斜したプレチルト角と配向方位とに維持される。液晶層に電圧を印加して光重合させる際に、全てのゲート線にオン電位を供給する場合があるが、このときに、検査端子から信号を入力してゲート駆動回路を動作させてもよい。なお、ＰＳＡ技術を利用した表示パネルの場合、液晶層には誘電率異方性が負の液晶が用いられ、対向電極は対向基板に形成される。
【0071】
（５）表示パネルは、ＩＰＳモードやＦＦＳモードであってもよい。これらの場合、液晶層には誘電率異方性が正または負の液晶が用いられ、対向電極はアクティブマトリクス基板に形成される。
【0072】
（６）表示パネルは、平面形状は、縦長の長方形、正方形、円形、半円形、長円形、楕円形、台形などであってもよい。また、画素領域からみてＹ２方向の領域が狭い形状（例えば矩形状の外形に対して、角部が丸くカットされた形状）であってもよい。
【0073】
（７）表示パネルは、透過型以外にも反射型や半透過型であってもよい。
【0074】
（８）表示パネルは、液晶層を含む液晶表示パネル以外の種類の表示パネルであってもよい。例えば、有機ＥＬ（Electro Luminescence）表示パネルやＥＰＤ（マイクロカプセル型電気泳動方式のディスプレイパネル）であってもよい。
【0075】
上述したアクティブマトリクス基板、及び表示装置は、以下のように説明することができる。
【0076】
第１の構成に係るアクティブマトリクス基板は、基板と、基板の画素領域に形成された複数の薄膜トランジスタと、複数の薄膜トランジスタにそれぞれ接続された複数のゲート線を含むゲート線群と、ゲート線群に第１の方向からゲート信号を供給する第１ゲート駆動回路と、ゲート線群に第１の方向とは逆の第２の方向からゲート信号を供給する第２ゲート駆動回路と、第１ゲート駆動回路に接続された第１制御信号線と、第２ゲート駆動回路に接続された第２制御信号線と、第１制御信号線に接続された第１ゲート端子であって、第１制御信号線に制御信号を供給する第１ゲート端子と、第２制御信号線に接続された第２ゲート端子であって、第２制御信号線に制御信号を供給する第２ゲート端子と、第１制御信号線と第２制御信号線とを接続する第１接続線と、第１制御信号線と第２制御信号線と第１接続線とのいずれかに配置された第１入力端子と、を備える（第１の構成）。
【0077】
上記第１の構成によれば、第１ゲート駆動回路には第１ゲート端子からの制御信号が供給され、第２ゲート駆動回路には第２ゲート端子からの制御信号が供給される。これにより、第１ゲート駆動回路及び第２ゲート駆動回路の一方から他方に亘って形成された配線を、制御信号が経由する場合と異なり、第１ゲート駆動回路及び第２ゲート駆動回路の各々に供給される制御信号の波形の鈍りが生じにくい。この結果、適切なタイミングで薄膜トランジスタを動作させることができるので、表示の品質を向上させることができる。そして、第１制御信号線と第２制御信号線と第１接続線とのいずれかに第１入力端子を配置したことにより、第１入力端子から入力された信号は、第１ゲート駆動回路および第２ゲート駆動回路の両方に供給される。これにより、第１接続線を有しない構成において、第１制御信号線と第２制御信号線のそれぞれに第１入力端子を設ける場合と比較して、端子の数を少なくすることができる。
【0078】
第１の構成において、第１接続線は、第１ゲート駆動回路及び第２ゲート駆動回路に対して第１の方向に直交する第３の方向の領域内に配置されてもよい。また、第１入力端子は、第１ゲート駆動回路及び第２ゲート駆動回路に対して第３の方向とは逆の第４の方向の領域内に配置されてもよい（第２の構成）。
【0079】
上記第２の構成によれば、第１ゲート駆動回路及び第２ゲート駆動回路に対して第３の方向と第４の方向とに、第１接続線と第１入力端子とを分散して配置することができる。
【0080】
第２の構成において、アクティブマトリクス基板は、第１ゲート駆動回路に接続された第３制御信号線と、第２ゲート駆動回路に接続された第４制御信号線と、第３制御信号線に接続された第３ゲート端子であって、第３制御信号線に制御信号を供給する第３ゲート端子と、第４制御信号線に接続された第４ゲート端子であって、第４制御信号線に制御信号を供給する第４ゲート端子と、第３制御信号線と第４制御信号線とを接続する第２接続線と、第４制御信号線に配置された第２入力端子と、をさらに備えてもよい。第１入力端子は、第１制御信号線に配置されてもよい。第２入力端子は、第４制御信号線に配置されており、第１入力端子から見て第２の方向の領域内であって、第１ゲート駆動回路よりも第２ゲート駆動回路に近い領域内に配置されてもよい（第３の構成）。
【0081】
上記第３の構成によれば、複数の入力端子（第１入力端子と第２入力端子と）を設ける場合でも、複数の入力端子を、ゲート線が延びる方向（第１の方向又は第２の方向）に分散して配置することができる。
【0082】
第３の構成において、アクティブマトリクス基板は、複数の第１制御信号線を含む第１制御信号線群をさらに備えるか、又は、第１制御信号線は一つ設けられてもよい。アクティブマトリクス基板は、複数の第２制御信号線を含む第２制御信号線群をさらに備えるか、又は、第２制御信号線は一つ設けられてもよい。アクティブマトリクス基板は、複数の第３制御信号線を含む第３制御信号線群をさらに備えるか、又は、第３制御信号線は一つ設けられてもよい。アクティブマトリクス基板は、複数の第４制御信号線を含む第４制御信号線群をさらに備えるか、又は、第４制御信号線は一つ設けられてもよい。アクティブマトリクス基板は、複数の第１入力端子を含む第１入力端子群をさらに備えるか、又は、第１入力端子は一つ設けられてもよい。アクティブマトリクス基板は、複数の第２入力端子を含む第２入力端子群をさらに備えるか、又は、第２入力端子は一つ設けられてもよい。アクティブマトリクス基板は、複数の第１接続線を含む第１接続線群をさらに備えるか、又は、第１接続線は一つ設けられてもよい。アクティブマトリクス基板は、複数の第２接続線を含む第２接続線群をさらに備えるか、又は、第２接続線は一つ設けられてもよい。第１入力端子の数は、第１制御信号線の数と第２制御信号線の数との合計より少なく、第２入力端子の数は、第３制御信号線の数と第４制御信号線の数との合計より少なくてもよい（第４の構成）。
【0083】
上記第４の構成によれば、第１入力端子の数、及び第２入力端子の数を少なくすることができる。
【0084】
第２～第４の構成のいずれか１つにおいて、アクティブマトリクス基板は、第１ゲート駆動回路に接続された第３制御信号線と、第２ゲート駆動回路に接続された第４制御信号線と、第３制御信号線に接続された第３ゲート端子であって、第３制御信号線に制御信号を供給する第３ゲート端子と、第４制御信号線に接続された第４ゲート端子であって、第４制御信号線に制御信号を供給する第４ゲート端子と、第３制御信号線と第４制御信号線とを接続する第２接続線と、第４制御信号線に配置された第２入力端子と、をさらに備えてもよい。第２接続線は、第１接続線が形成された層と異なる層に形成されてもよい（第５の構成）。
【0085】
上記第５の構成によれば、第２接続線と第１接続線とを平面視で重なるように配置することができるので、第２接続線と第１接続線とが配置される領域（例えば、額縁領域）の幅を小さくすることができる。
【0086】
第１～第５の構成のいずれか１つにおいて、第１入力端子は、検査信号を入力可能な検査端子であってもよい（第６の構成）。
【0087】
上記第６の構成によれば、検査端子は、検査時にのみ使用されるものであり、製品として完成され、出荷された後において、ユーザが表示を視認する際には、当該検査端子は使用されないので、表示品質に影響を与えない。
【0088】
第１～第６の構成のいずれか１つにおいて、第１入力端子の面積は、第１ゲート端子の面積の２倍以上であるか、又は第２ゲート端子の面積の２倍以上であってもよい（第７の構成）。
【0089】
上記第７の構成によれば、第１入力端子に外部から電極や端子等を接触させる場合に、面積が大きいことにより、容易に接触させることができる。
【0090】
第１～第７の構成のいずれか１つにおいて、複数のゲート線のうちの１つのゲート線に対して、第１ゲート駆動回路及び第２ゲート駆動回路の両方からゲート信号が供給されてもよい（第８の構成）。
【0091】
上記第８の構成によれば、アクティブマトリクス基板が大型化させた場合でも、ゲート信号が鈍るのを防止することができるので、大型の表示装置において、表示品質を向上させることができる。
【0092】
第１～第７の構成のいずれか１つにおいて、複数のゲート線は、第１のゲート線と第２のゲート線とを含んでもよい。第１のゲート線は、第１ゲート駆動回路からゲート信号が供給されてもよい。第２のゲート線は、第２ゲート駆動回路からゲート信号が供給されてもよい。第１のゲート線と第２のゲート線とは、第１の方向に直交する第３の方向に交互に並んでいてもよい（第９の構成）。
【0093】
上記第９の構成によれば、インターレース駆動を行うアクティブマトリクス基板においても、表示品質を向上させながら、端子の数を削減することができる。
【0094】
第１～第９の構成のいずれか１つにおいて、アクティブマトリクス基板は、第１ゲート駆動回路に接続された第１クロック信号線と、第１クロック信号線に接続された第１クロック端子であって、第１クロック信号線にクロック信号を供給する第１クロック端子と、第１クロック信号線に接続された第３接続線と、第３接続線と接続された第１クロック入力端子と、をさらに備えてもよい。第３接続線は、画素領域から見て、第２の方向の領域と、第１の方向に直交する第３の方向の領域とに少なくとも一部が配置されていてもよい。第１クロック入力端子は、第２ゲート駆動回路に対して第３の方向とは逆の第４の方向の領域であって、第１ゲート駆動回路よりも第２ゲート駆動回路に近い領域内に配置されてもよい。第１クロック信号線は、第２ゲート駆動回路には接続されていなくてもよい（第１０の構成）
【0095】
上記第１０の構成によれば、第１クロック信号線が接続されていない第２ゲート駆動回路に近い領域に、第１クロック入力端子が配置されるので、第１クロック端子と第１クロック入力端子とを、第１の方向と第２の方向とに分散して配置することができる。
【0096】
第１～第１０の構成のいずれか１つにおいて、アクティブマトリクス基板は、第１ゲート駆動回路に接続された第１クロック信号線と、第２ゲート駆動回路に接続された第２クロック信号線と、第１クロック信号線に接続された第１クロック端子であって、第１クロック信号線にクロック信号を供給する第１クロック端子と、第２クロック信号線に接続された第２クロック端子であって、第２クロック信号線にクロック信号を供給する第２クロック端子と、第１クロック信号線に接続された第１クロック入力端子と、第２クロック信号線に接続された第２クロック入力端子と、をさらに備えてもよい。第１入力端子は、第１クロック信号線とは異なる第１制御信号線と第２クロック信号線とは異なる第２制御信号線とのいずれかに配置されてもよい（第１１の構成）。
【0097】
ここで、検査時にクロック信号が供給される入力端子と、第１ゲート駆動回路及び第２ゲート駆動回路のうちの検査対象の駆動回路とが遠くに離れて配置されている場合、クロック信号の波形が鈍ってしまい、ゲート駆動回路が所望の動作を行わずに、誤った検査結果が得られる場合がある。これに対して、上記第１１の構成によれば、検査時に、第１ゲート駆動回路及び第２ゲート駆動回路の各々にクロック信号を供給することが可能な第１クロック入力端子と第２クロック入力端子とが、アクティブマトリクス基板に設けられる。これにより、検査時において、クロック信号の波形が鈍るのを防止することができるので、誤った検査結果が得られるのを防止することができる。そして、第１入力端子が、第１クロック信号線とは異なる第１制御信号線と第２クロック信号線とは異なる第２制御信号線とのいずれかに接続されるので、入力端子の数の増大を抑制することができる。
【0098】
第１１の構成において、第１クロック入力端子は、第２クロック入力端子から見て第１の方向の領域内であって、第２ゲート駆動回路よりも第１ゲート駆動回路に近い領域内に配置されていてもよい。第２クロック入力端子は、第１クロック入力端子から見て第２の方向の領域内であって、第１ゲート駆動回路よりも第２ゲート駆動回路に近い領域内に配置されてもよい（第１２の構成）。また、第１２の構成において、第１クロック端子に供給されるクロック信号と、第２クロック端子に供給されるクロック信号と、は同一の信号であってもよい（第１３の構成）。
【0099】
上記第１２及び第１３の構成によれば、第１の方向の領域と第２の方向の領域とに、第１クロック入力端子と第２クロック入力端子とを分散して配置することができる。
【0100】
第１１の構成において、第１制御信号線は、第１定電圧線を含んでもよい。第２制御信号線は、第２定電圧線を含んでもよい。第１ゲート端子は、第１定電圧線に接続された第１定電圧端子であって、第１定電圧線に一定の電圧値を有する電圧を供給する第１定電圧端子を含んでもよい。第２ゲート端子は、第２定電圧線に接続された第２定電圧端子であって、第２定電圧線に一定の電圧値を有する電圧を供給する第２定電圧端子を含んでもよい。第１入力端子は、第１定電圧線又は第２定電圧線のいずれか一方に配置されてもよい（第１４の構成）。
【0101】
ここで、第１定電圧線及び第２定電圧線には、一定の電圧値を有する電圧が供給される。したがって、画面全体が走査期間中に繰り返し供給されるクロック信号と異なり、第１定電圧線及び第２定電圧線上を伝達する電圧の波形は、信号の伝達経路が長くなってもほとんど変動しない。このため、第１定電圧線又は第２定電圧線のいずれか一方のみに第１入力端子を設けて、第１ゲート駆動回路及び第２ゲート駆動回路の両方を駆動させて検査を行う場合でも、第１入力端子から第１ゲート駆動回路に入力される信号と第１入力端子から第２ゲート駆動回路に入力される信号との波形に差がほとんど生じない。この場合、検査への影響は小さい。そこで、上記第１４の構成によれば、第１入力端子を第１定電圧線又は第２定電圧線のいずれか一方に配置するので、検査への影響を防止しながら、検査するための端子を削減することができる。また、第１ゲート駆動回路と第２ゲート駆動回路との一方が不良で他方が良品である場合でも、第１ゲート駆動回路と第２ゲート駆動回路との両方を駆動させながら検査を行った場合、第１ゲート駆動回路と第２ゲート駆動回路とが誤って良品であると判定される場合がある。そこで、第１ゲート駆動回路と第２ゲート駆動回路とのうちの一方を駆動させて検査した後に、他方を駆動させて検査することが考えられる。ここで、第１ゲート駆動回路と第２ゲート駆動回路とのいずれが駆動されている期間においても、第１定電圧線及び第２定電圧線では、一定の電圧値を有する電圧が印加されるので、波形は変動しない。そこで、上記第１２の構成によれば、第１入力端子を検査端子として用いる場合でも、誤った検査結果が得られるのを防止しながら、端子を削減することができる。
【0102】
第１１の構成において、第１制御信号線は、第１ゲートスタートパルス信号線を含んでもよい。第２制御信号線は、第２ゲートスタートパルス信号線を含んでもよい。第１ゲート端子は、第１ゲートスタートパルス信号線に接続された第１ゲートスタートパルス端子であって、第１ゲートスタートパルス信号線にゲートスタートパルス信号を供給する第１ゲートスタートパルス端子を含んでもよい。第２ゲート端子は、第２ゲートスタートパルス信号線に接続された第２ゲートスタートパルス端子であって、第２ゲートスタートパルス信号線にゲートスタートパルス信号を供給する第２ゲートスタートパルス端子を含んでもよい。第１入力端子は、第１ゲートスタートパルス信号線又は第２ゲートスタートパルス信号線のいずれか一方に配置されてもよい（第１５の構成）。
【0103】
ここで、第１制御信号線は、第１ゲート駆動回路に設けられた複数の単位回路のうち、画面全体が走査される周期の最初の出力、または最初の数個の出力に対応する単位回路に接続されている。また、第２制御信号線は、第２ゲート駆動回路に設けられた複数の単位回路のうち、画面全体が走査される周期の最初の出力、または最初の数個の出力に対応する単位回路に接続されている。第１ゲートスタートパルス信号線及び第２ゲートスタートパルス信号線には、画面全体が走査される周期の最初のみにゲートスタートパルス信号が供給される。したがって、画面全体が走査期間中に繰り返し供給されるクロック信号に比べて、ゲートスタートパルス信号の波形の鈍りによる検査への影響は小さい。そこで、上記第１５の構成によれば、第１入力端子を検査端子として用いる場合に、検査への影響を防止しながら、検査するための端子を削減することができる。
【0104】
第１１の構成において、第１制御信号線は、第１クリア信号線を含んでもよい。第２制御信号線は、第２クリア信号線を含んでもよい。第１ゲート端子は、第１クリア信号線に接続された第１クリア端子であって、第１クリア信号線にクリア信号を供給する第１クリア端子を含んでもよい。第２ゲート端子は、第２クリア信号線に接続された第２クリア端子であって、第２クリア信号線にクリア信号を供給する第２クリア端子を含んでもよい。第１入力端子は、第１クリア信号線又は第２クリア信号線のいずれか一方に配置されてもよい（第１６の構成）。
【0105】
ここで、第１制御信号線は、第１ゲート駆動回路に設けられた複数の単位回路のうち、画面全体が走査される周期の最後の出力、または最後の数個の出力に対応する単位回路に接続されている。また、第２制御信号線は、第２ゲート駆動回路に設けられた複数の単位回路のうち、画面全体が走査される周期の最後の出力、または最後の数個の出力に対応する単位回路に接続されている。第１クリア信号線及び第２クリア信号線には、画面全体が走査される周期の最後のみにクリア信号が供給される。したがって、画面全体が走査期間中に繰り返し供給されるクロック信号に比べて、クリア信号の波形の鈍りによる検査への影響は小さい。そこで、上記第１６の構成によれば、第１入力端子を検査端子として用いる場合に、検査への影響を防止しながら、検査するための端子を削減することができる。
【0106】
第１～第１６の構成のいずれか１つにおいて、第１ゲート端子及び第２ゲート端子は、集積回路が実装可能に構成されてもよい（第１７の構成）。
【0107】
上記第１７の構成によれば、第１ゲート端子及び第２ゲート端子に直接集積回路を実装することができる。
【0108】
第１８の構成に係る表示装置は、基板と、基板の画素領域に形成された複数の薄膜トランジスタと、複数の薄膜トランジスタにそれぞれ接続された複数のゲート線を含むゲート線群と、ゲート線群に第１の方向からゲート信号を供給する第１ゲート駆動回路と、ゲート線群に第１の方向とは逆の第２の方向からゲート信号を供給する第２ゲート駆動回路と、第１ゲート駆動回路に接続された第１制御信号線と、第２ゲート駆動回路に接続された第２制御信号線と、第１制御信号線に接続された第１ゲート端子であって、第１制御信号線に制御信号を供給する第１ゲート端子と、第２制御信号線に接続された第２ゲート端子であって、第２制御信号線に制御信号を供給する第２ゲート端子と、第１制御信号線と第２制御信号線とを接続する第１接続線と、第１制御信号線と第２制御信号線と第１接続線とのいずれかに配置された第１入力端子と、基板に対向して配置される対向基板と、を備える（第１８の構成）。
【0109】
上記第１８の構成によれば、表示の品質を向上させるとともに、基板上に配置される端子の数を削減することが可能な表示装置を提供することができる。
【0110】
第１８の構成において、第１入力端子は、基板の対向基板とは対向しない領域に配置されてもよい（第１９の構成）。
【0111】
上記１９の構成によれば、第１入力端子に信号を入力する際に、電極等を第１入力端子に接触させることができる。
【符号の説明】
【0112】
１ａ，２０１ａ，３０１ａ，３０１ｂ，４０１ａ，５０１ａ，６０１ａ，７０１ａ，８０１ａ，９０１ａ…アクティブマトリクス基板、１ｂ…対向基板、１１，５１１ａ，５１１ｂ…ゲート線、１３…薄膜トランジスタ、２０…画素、３１，３２，５３１，５３２，６３１，６３２…ゲート駆動回路、４１ａ，４１ｂ，９４１ａ…ゲート端子、４２ａ，４２ｂ，２４２ａ，３４２ａ，３４２ｂ，５４４ａ，５４４ｂ，５４５ａ，５４５ｂ，６４２ｂ，６４２ｂ，７４２ａ…検査端子、５１，５２，３５１ａ，３５１ａａ，３５２ａ，３５２ａａ，５５１ａ，５５１ｂ…信号線、５３，３５３，４５３，６５３，８５３ａ，８５３ｂ…接続線、１００…表示装置、３４２ａａ…第１ＶＤＤ検査端子、３４２ｂａ…第２ＶＤＤ検査端子、３４３ａ，３４３ｂ…クロック検査端子、３５１ｂ，３５２ｂ…クロック信号線、９０２…制御回路素子、Ｒ１…画素領域、Ｒ２…額縁領域
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】