特開 2024-46581 受光素子および光検出装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024046581

(43)【公開日】2024-04-03

(54)【発明の名称】受光素子および光検出装置

(51)【国際特許分類】

   H01L 31/10 20060101AFI20240327BHJP

【ＦＩ】

H01L31/10 A

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023061884

(22)【出願日】2023-04-06

(31)【優先権主張番号】P 2022151410

(32)【優先日】2022-09-22

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】河原 孝彦

(72)【発明者】

【氏名】町長 賢一

【テーマコード（参考）】

5F149

【Ｆターム（参考）】

5F149AB07

5F149AB16

5F149BA05

5F149BB03

5F149DA35

5F149FA05

5F149GA06

5F149HA03

5F149JA03

5F149LA01

5F149XB18

5F149XB24

(57)【要約】

【課題】暗電流を低減できる受光素子および光検出装置を提供する。
【解決手段】受光素子は、第１主面を有する基板と、前記第１主面の上に設けられた受光層と、前記受光層の上に設けられたコンタクト層と、前記コンタクト層を画素ごとに分離する溝と、を有し、前記受光層は、前記第１主面の上に設けられた第１半導体層と、前記第１半導体層の上に設けられた第２半導体層と、を有し、前記第１半導体層は、ＩｎＧａＡｓ層およびＧａＡｓＳｂ層を含むタイプＩＩ型の量子井戸層を有し、前記第２半導体層は、Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）を有し、前記溝の底面は前記第２半導体層内にあり、前記受光層は、前記底面に露出する部分にｎ型領域を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１主面を有する基板と、
前記第１主面の上に設けられた受光層と、
前記受光層の上に設けられたコンタクト層と、
前記コンタクト層を画素ごとに分離する溝と、
を有し、
前記受光層は、
前記第１主面の上に設けられた第１半導体層と、
前記第１半導体層の上に設けられた第２半導体層と、
を有し、
前記第１半導体層は、ＩｎＧａＡｓ層およびＧａＡｓＳｂ層を含むタイプＩＩ型の量子井戸層を有し、
前記第２半導体層は、Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）を有し、
前記溝の底面は前記第２半導体層内にあり、
前記受光層は、前記底面に露出する部分にｎ型領域を有する、受光素子。

【請求項2】

前記ｎ型領域におけるｎ型キャリアの濃度は５×１０^１７ｃｍ^－３以上である、請求項１に記載の受光素子。

【請求項3】

前記ｎ型領域の厚さは０．０５μｍ以上である、請求項１または請求項２に記載の受光素子。

【請求項4】

前記第１主面に垂直な平面視で、前記ｎ型領域と前記コンタクト層との間の距離は１．０μｍ以上である、請求項１または請求項２に記載の受光素子。

【請求項5】

前記基板は、ｎ型のＩｎＰ基板である、請求項１または請求項２に記載の受光素子。

【請求項6】

前記ｎ型領域は、ｎ型不純物として水素を含有する、請求項１または請求項２に記載の受光素子。

【請求項7】

前記基板は、前記第１主面とは反対の第２主面を有し、
前記第２主面に設けられた反射防止膜を有する、請求項１または請求項２に記載の受光素子。

【請求項8】

前記第２半導体層は、ＩｎＧａＡｓ層を有する、請求項１または請求項２に記載の受光素子。

【請求項9】

前記第２半導体層は、前記ＩｎＧａＡｓ層の上に設けられたＡｌＩｎＡｓ層を有し、
前記溝の底面は前記ＡｌＩｎＡｓ層内にある、請求項８に記載の受光素子。

【請求項10】

前記第２半導体層は、前記ＩｎＧａＡｓ層の上に設けられたＩｎＰ層を有し、
前記溝の底面は前記ＩｎＰ層内にある、請求項８に記載の受光素子。

【請求項11】

前記第２半導体層は、ＡｌＩｎＡｓ層を有する、請求項１または請求項２に記載の受光素子。

【請求項12】

第１主面と、前記第１主面とは反対の第２主面とを有するｎ型のＩｎＰ基板と、
前記第１主面の上に設けられた受光層と、
前記受光層の上に設けられたコンタクト層と、
前記コンタクト層を画素ごとに分離する溝と、
前記第２主面に設けられた反射防止膜と、
を有し、
前記受光層は、
前記第１主面の上に設けられた第１半導体層と、
前記第１半導体層の上に設けられた第２半導体層と、
を有し、
前記第１半導体層は、ＩｎＧａＡｓ層およびＧａＡｓＳｂ層を含むタイプＩＩ型の量子井戸層を有し、
前記第２半導体層は、Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）を有し、
前記溝の底面は前記第２半導体層内にあり、
前記受光層は、前記底面に露出する部分に、水素を含有し、ｎ型キャリアの濃度が５×１０^１７ｃｍ^－３以上のｎ型領域を有し、
前記ｎ型領域の厚さは０．１μｍ以上であり、
前記第１主面に垂直な平面視で、前記ｎ型領域と前記コンタクト層との間の距離は１．０μｍ以上である、受光素子。

【請求項13】

請求項１、請求項２または請求項１２に記載の受光素子と、
前記受光素子に接続された回路基板と、
を有する、光検出装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、受光素子および光検出装置に関する。

【背景技術】

【0002】

赤外線を検知する受光素子として、タイプＩＩ型の量子井戸層を受光層に有する受光素子が開示されている。受光素子においては、画素分離用の溝が形成され、画素毎にメサが設けられている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１－１４４２７８号公報

【特許文献2】特開２０１３－１７５６８６号公報

【特許文献3】特開２０１５－１４９４２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来の受光素子では、更なる暗電流の低減が困難である。

【0005】

本開示は、暗電流を低減できる受光素子および光検出装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の受光素子は、第１主面を有する基板と、前記第１主面の上に設けられた受光層と、前記受光層の上に設けられたコンタクト層と、前記コンタクト層を画素ごとに分離する溝と、を有し、前記受光層は、前記第１主面の上に設けられた第１半導体層と、前記第１半導体層の上に設けられた第２半導体層と、を有し、前記第１半導体層は、ＩｎＧａＡｓ層およびＧａＡｓＳｂ層を含むタイプＩＩ型の量子井戸層を有し、前記第２半導体層は、Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）を有し、前記溝の底面は前記第２半導体層内にあり、前記受光層は、前記底面に露出する部分にｎ型領域を有する。

【発明の効果】

【0007】

本開示によれば、暗電流を低減できる。

【図面の簡単な説明】

【0008】

【図1】図１は、第１実施形態に係る受光素子を示す断面図である。

【図2】図２は、第１実施形態に係る受光素子の製造方法を示す断面図（その１）である。

【図3】図３は、第１実施形態に係る受光素子の製造方法を示す断面図（その２）である。

【図4】図４は、第１実施形態に係る受光素子の製造方法を示す断面図（その３）である。

【図5】図５は、第１実施形態に係る受光素子の製造方法を示す断面図（その４）である。

【図6】図６は、第１実施形態に係る受光素子の製造方法を示す断面図（その５）である。

【図7】図７は、第１実施形態に係る受光素子の製造方法を示す断面図（その６）である。

【図8】図８は、第１実施形態に係る受光素子の製造方法を示す断面図（その７）である。

【図9】図９は、第１実施形態に係る受光素子の製造方法を示す断面図（その８）である。

【図10】図１０は、メサの詳細な構造の一例を示す断面図である。

【図11】図１１は、模擬試料を示す断面図である。

【図12】図１２は、ｎ型キャリアの濃度と暗電流との関係を示す図である。

【図13】図１３は、水素原子の濃度プロファイルの測定結果を示す図である。

【図14】図１４は、暗電流の測定結果を示す図である。

【図15】図１５は、第２実施形態に係る光検出装置を示す断面図である。

【図16】図１６は、第３実施形態に係る受光素子を示す断面図である。

【図17】図１７は、第４実施形態に係る受光素子を示す断面図である。

【図18】図１８は、第５実施形態に係る受光素子を示す断面図である。

【図19】図１９は、第６実施形態に係る受光素子を示す断面図である。

【図20】図２０は、寸法パラメータと暗電流密度との関係を示す図である。

【図21】図２１は、量子効率の測定に用いた測定システムを示す図である。

【図22】図２２は、波長と量子効率との関係を示す図である。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

【0010】

〔１〕 本開示の一態様に係る受光素子は、第１主面を有する基板と、前記第１主面の上に設けられた受光層と、前記受光層の上に設けられたコンタクト層と、前記コンタクト層を画素ごとに分離する溝と、を有し、前記受光層は、前記第１主面の上に設けられた第１半導体層と、前記第１半導体層の上に設けられた第２半導体層と、を有し、前記第１半導体層は、ＩｎＧａＡｓ層およびＧａＡｓＳｂ層を含むタイプＩＩ型の量子井戸層を有し、前記第２半導体層は、Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）を有し、前記溝の底面は前記第２半導体層内にあり、前記受光層は、前記底面に露出する部分にｎ型領域を有する。

【0011】

後述のように、受光層が、溝の底面に露出する部分にｎ型領域を有することで、結晶リークが抑制され、暗電流を低減できる。また、第１半導体層は、例えば１．０μｍ以上２．５μｍ以下の波長範囲に高い感度を有する。

【0012】

〔２〕 〔１〕において、前記ｎ型領域におけるｎ型キャリアの濃度は５×１０^１７ｃｍ^－３以上であってもよい。この場合、暗電流を低減しやすい。

【0013】

〔３〕 〔１〕または〔２〕において、前記ｎ型領域の厚さは０．０５μｍ以上であってもよい。この場合、暗電流を低減しやすい。

【0014】

〔４〕 〔１〕から〔３〕のいずれかにおいて、前記第１主面に垂直な平面視で、前記ｎ型領域と前記コンタクト層との間の距離は１．０μｍ以上であってもよい。この場合、暗電流を低減しやすい。

【0015】

〔５〕 〔１〕から〔４〕のいずれかにおいて、前記基板は、ｎ型のＩｎＰ基板であってもよい。この場合、第１半導体層、第２半導体層およびコンタクト層を結晶成長させやすい。また、基板とコンタクト層との間で受光層に電圧を印加できる。

【0016】

〔６〕 〔１〕から〔５〕のいずれかにおいて、前記ｎ型領域は、ｎ型不純物として水素を含有してもよい。水素が用いられる場合、活性化アニールを行わずとも、ｎ型キャリアが得られる。

【0017】

〔７〕 〔１〕から〔６〕のいずれかにおいて、前記基板は、前記第１主面とは反対の第２主面を有し、前記第２主面に設けられた反射防止膜を有してもよい。後述のように、反射防止膜の形成時に受光層に温度負荷がかかったとしても、ｎ型領域があることで、結晶リークの増加が抑制される。

【0018】

〔８〕 〔１〕から〔７〕のいずれかにおいて、前記第２半導体層は、Ｇａ_ｙＩｎ_１－ｙＡｓ層（０＜ｙ＜１）を有してもよい。この場合、第２半導体層は、例えば１．０μｍ以上１．６μｍ以下の波長範囲に高い感度を有する。

【0019】

〔９〕 〔８〕において、前記第２半導体層は、前記Ｇａ_ｙＩｎ_１－ｙＡｓ層の上に設けられたＡｌ_ｘＩｎ_１－ｘＡｓ層（０＜ｘ＜１）を有し、前記溝の底面は前記Ａｌ_ｘＩｎ_１－ｘＡｓ層内にあってもよい。この場合、Ａｌ_ｘＩｎ_１－ｘＡｓ層のバンドギャップがＧａ_ｙＩｎ_１－ｙＡｓ層のバンドギャップよりも大きいため、表面リークを抑制しやすい。

【0020】

〔１０〕 〔８〕において、前記第２半導体層は、前記Ｇａ_ｙＩｎ_１－ｙＡｓ層の上に設けられたＩｎＰ層を有し、前記溝の底面は前記ＩｎＰ層内にあってもよい。この場合、ＩｎＰ層のバンドギャップがＧａ_ｙＩｎ_１－ｙＡｓ層のバンドギャップよりも大きく、また、ＩｎＰ層に含まれるＰが酸化しにくいため、表面リークを更に抑制しやすい。

【0021】

〔１１〕 〔１〕から〔７〕のいずれかにおいて、前記第２半導体層は、Ａｌ_ｘＩｎ_１－ｘＡｓ層（０＜ｘ＜１）を有してもよい。この場合、Ａｌ_ｘＩｎ_１－ｘＡｓ層のバンドギャップがＧａ_ｙＩｎ_１－ｙＡｓ層のバンドギャップよりも大きいため、表面リークを抑制しやすい。

【0022】

〔１２〕 本開示の他の一態様に係る受光素子は、第１主面と、前記第１主面とは反対の第２主面とを有するｎ型のＩｎＰ基板と、前記第１主面の上に設けられた受光層と、前記受光層の上に設けられたコンタクト層と、前記コンタクト層を画素ごとに分離する溝と、前記第２主面に設けられた反射防止膜と、を有し、前記受光層は、前記第１主面の上に設けられた第１半導体層と、前記第１半導体層の上に設けられた第２半導体層と、を有し、前記第１半導体層は、ＩｎＧａＡｓ層およびＧａＡｓＳｂ層を含むタイプＩＩ型の量子井戸層を有し、前記第２半導体層は、Ａｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）を有し、前記溝の底面は前記第２半導体層内にあり、前記受光層は、前記底面に露出する部分に、水素を含有し、ｎ型キャリアの濃度が５×１０^１７ｃｍ^－３以上のｎ型領域を有し、前記ｎ型領域の厚さは０．１μｍ以上であり、前記第１主面に垂直な平面視で、前記ｎ型領域と前記コンタクト層との間の距離は１．０μｍ以上である。この場合、特に暗電流を低減しやすい。

【0023】

〔１３〕 本開示の更に他の一態様に係る光検出装置は、〔１〕から〔１２〕のいずれかの受光素子と、前記受光素子に接続された回路基板と、を有する。光検出装置が上記の受光素子を有することで、暗電流が低減され、良好なＳ／Ｎ比が得られる。

【0024】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0025】

まず、実施形態に想到した経緯について説明する。本願発明者らは、タイプＩＩ型の量子井戸層を受光層に有する従来の受光素子における暗電流の経路を解明すべく鋭意検討を行った。この結果、基板に反射防止膜を形成する前では結晶リークが抑えられているのに対して、反射防止膜の形成後には結晶リークが大きくなっていることが判明した。なお、タイプＩＩ型の量子井戸層に代えて砒化インジウムガリウム（ＩｎＧａＡｓ）の単層の受光層が用いられた場合には、このような結晶リークの増加が生じなかった。

【0026】

本願発明者らは、タイプＩＩ型の量子井戸層が用いられた場合、反射防止膜の形成時の温度負荷が結晶リークの増加を引き起こしていると考え、温度負荷により変化する事項を特定すべく更に鋭意検討を行った。この結果、受光層に意図的には不純物が導入されていないが、不可避的なｎ型不純物である水素（Ｈ）の量が変化していることが判明した。すなわち、反射防止膜の後では前よりも水素の量が減少していることが判明した。なお、メサの形成と反射防止膜の形成との間にメサおよび画素分離用の溝を覆うように酸化シリコン（ＳｉＯ_２）膜が形成されており、ＳｉＯ_２膜の形成時に水素は受光層の表層部に混入し得る。そして、ｎ型キャリアの濃度が高い領域を意図的に受光層に設けることで、反射防止膜の形成後においても結晶リークが低く抑えられ、暗電流を抑制できることが明らかになった。ｎ型キャリアの濃度が高い領域が存在することで結晶リークが抑制される機構は明らかではないが、ｎ型キャリアの存在により結晶リークが生じる経路のバンド構造が変化し、電荷のトンネルが抑制されるためであると考えられる。

【0027】

（第１実施形態）
第１実施形態について説明する。第１実施形態は受光素子に関する。図１は、第１実施形態に係る受光素子を示す断面図である。

【0028】

第１実施形態に係る受光素子１００には、例えば、３０μｍピッチで２５６×３２０画素が形成されている。画素ピッチが、例えば５０μｍまたは９０μｍであってもよい。受光素子１００に、例えば、５１２×６４０画素が形成されていてもよく、３２×１２８画素が形成されていてもよい。

【0029】

図１に示されるように、受光素子１００は、基板１０と、受光層２０と、ｐ型コンタクト層２５と、パッシベーション膜３１と、反射防止膜３２と、ｐ電極４０と、第１ｎ電極５１と、第２ｎ電極５２と、配線５３と、インジウム（Ｉｎ）バンプ６１と、Ｉｎバンプ６２とを有する。

【0030】

基板１０は、例えばｎ型のリン化インジウム（ＩｎＰ）基板である。基板１０は、例えば硫黄（Ｓ）を５×１０^１８ｃｍ^－３程度の濃度で含有する。基板１０は、第１主面１０ａと、第１主面１０ａとは反対の第２主面１０ｂとを有する。基板１０の厚さは、例えば３００μｍ程度である。第１主面１０ａにｎ型のバッファ層が設けられていてもよい。バッファ層は、例えば厚さが０．５μｍ程度のＩｎＰ層である。バッファ層は、例えばシリコン（Ｓｉ）を１×１０^１８ｃｍ^－３程度の濃度で含有する。受光層２０およびｐ型コンタクト層２５は第１主面１０ａの上に積層されている。反射防止膜３２は第２主面１０ｂに設けられている。

【0031】

受光層２０は、第１半導体層２１と、第２半導体層２２とを有する。第１半導体層２１は基板１０の上に設けられ、第２半導体層２２は第１半導体層２１の上に設けられている。第１半導体層２１は、例えば砒化インジウムガリウム（ＩｎＧａＡｓ）とヒ素アンチモン化ガリウム（ＧａＡｓＳｂ）とが交互に積層されたタイプＩＩ型の量子井戸層である。例えば、ＩｎＧａＡｓ層の厚さは２ｎｍ以上６ｎｍ以下であり、ＧａＡｓＳｂ層の厚さは２ｎｍ以上６ｎｍ以下である。ＩｎＧａＡｓ層およびＧａＡｓＳｂ層のペア数は、例えば１００以上３５０以下である。例えば、第１半導体層２１に含まれるＩｎＧａＡｓ層の組成はＩｎ_０．５３Ｇａ_０．４７Ａｓであり、ＧａＡｓＳｂ層の組成はＧａＡｓ_０．５１Ｓｂ_０．４９である。Ｉｎ_０．５３Ｇａ_０．４７ＡｓおよびＧａＡｓ_０．５１Ｓｂ_０．４９はＩｎＰに格子整合する。第２半導体層２２は、例えばＩｎＧａＡｓ層である。第２半導体層２２の厚さは、例えば１μｍ程度である。例えば、第２半導体層２２に含まれるＩｎＧａＡｓ層の組成はＩｎ_０．５３Ｇａ_０．４７Ａｓである。第２半導体層２２に含まれるＩｎＧａＡｓ層の組成がＩｎ_１－ｙＧａ_ｙＡｓ（０．４５４≦ｙ≦０．４９９）であっても、第２半導体層２２とＩｎＰとの間の格子歪を特に小さく抑制できる。

【0032】

ｐ型コンタクト層２５は、例えばｐ型のＩｎＧａＡｓ層である。ｐ型コンタクト層２５は、例えば亜鉛（Ｚｎ）を１×１０^１９ｃｍ^－３程度の濃度で含有する。ｐ型コンタクト層２５の厚さは、例えば０．２μｍである。第２半導体層２２に意図的な不純物の注入は行われていないが、不可避的不純物の混入等により第２半導体層２２は弱いｎ型の導電型を有する。従って、第２半導体層２２とｐ型コンタクト層２５との間にｐｎ接合が存在する。

【0033】

ｐ型コンタクト層２５および第２半導体層２２に、画素分離するための第１溝７１と、基板１０を露出させるための第２溝７２とが形成されている。

【0034】

第１溝７１は、ｐ型コンタクト層２５および第２半導体層２２の一部に形成されており、第１溝７１の底面に第２半導体層２２が露出している。すなわち、第１溝７１の底面は第２半導体層２２にある。第１溝７１により、画素ごとにメサ７０が形成され、画素分離されている。第１溝７１の深さは０．５μｍ程度であり、幅は５μｍ程度である。メサ７０の平面形状は、例えば一辺の長さが２０μｍの正方形状である。第２溝７２は、ｐ型コンタクト層２５、第２半導体層２２、第１半導体層２１および基板１０の一部に形成されており、第２溝７２の底面において、基板１０が露出している。第２溝７２により、画素領域１１と電極接続領域１２とが互いから分離されている。メサ７０は画素領域１１に形成されている。電極接続領域１２にメサ７３が形成されている。

【0035】

パッシベーション膜３１は、ｐ型コンタクト層２５、受光層２０および基板１０を覆う。パッシベーション膜３１は、例えば酸化シリコン（ＳｉＯ_２）膜である。パッシベーション膜３１の厚さは、例えば０．３μｍ程度である。パッシベーション膜３１に、メサ７０のｐ型コンタクト層２５を露出する開口部３１ａと、画素領域１１と電極接続領域１２との間で基板１０を露出する開口部３１ｂとが形成されている。

【0036】

メサ７０の各々においてｐ型コンタクト層２５の上にｐ電極４０が形成されている。ｐ電極４０は開口部３１ａを通じてｐ型コンタクト層２５に接する。ｐ電極４０は、例えばチタン（Ｔｉ）層、白金（Ｐｔ）層および金（Ａｕ）層を順に積層した金属積層膜により構成されている。

【0037】

画素領域１１と電極接続領域１２との間で基板１０の上に第１ｎ電極５１が形成されている。第１ｎ電極５１は開口部３１ｂを通じて基板１０に接する。メサ７３の上においてｐ型コンタクト層２５の上に第２ｎ電極５２が形成されている。第１ｎ電極５１および第２ｎ電極５２は、例えばＴｉ層、Ｐｔ層およびＡｕ層を順に積層した金属積層膜により構成されている。

【0038】

配線５３は、第１ｎ電極５１と第２ｎ電極５２とを接続する。配線５３はパッシベーション膜３１の上に形成されている。配線５３は、例えばニッケル（Ｎｉ）層およびＡｕ層を順に積層した金属積層膜により構成されている。

【0039】

ｐ電極４０の上にＩｎバンプ６１が設けられている。画素領域１１における画素の各々においては、メサ７０の上面に平面形状が円形状のｐ電極４０が形成されており、ｐ電極４０の上に平面形状が円形状のＩｎバンプ６１が形成されている。

【0040】

電極接続領域１２においては、第２ｎ電極５２の上にＩｎバンプ６２が設けられている。第２ｎ電極５２の上に平面形状が円形状のＩｎバンプ６２が形成されている。

【0041】

ｐ電極４０および第２ｎ電極５２は、それぞれＩｎバンプ６１および６２を介して、読み出し回路基板３００（図１５参照）に設けられた電極に接続される。Ｉｎバンプ６１および６２の高さは、例えば１０μｍ程度である。

【0042】

受光層２０は、第１溝７１の底面に露出する部分に、ｎ型の導電型を備えたｎ型領域２４を有する。ｎ型領域２４の上面は第１溝７１の底面の少なくとも一部である。ｎ型領域２４は、平面視で、メサ７０を囲むように環状に形成されている。ｎ型領域２４はｎ型不純物を含有し、例えば型キャリアを含有する。ｎ型不純物は、例えば水素（Ｈ）である。ｎ型領域２４は第２半導体層２２のみにあってもよく、第１半導体層２１および第２半導体層２２の両方にあってもよい。ｎ型領域２４の厚さは、例えば０．０５μｍ以上である。平面視で、ｎ型領域２４はメサ７０から離れている。なお、ｎ型領域２４は、例えば受光層２０へのイオン注入により形成され、受光層２０の他の領域には意図的な不純物の注入は行われていないが、受光層２０の表層部にパッシベーション膜３１の形成時等に不可避的に不純物が混入してもよい。不可避的に混入する不純物の深さは深くても０．１μｍ程度である。また、受光層２０のｎ型領域２４以外の領域におけるｎ型キャリアの濃度は、例えば１×１０^１５ｃｍ^－３未満である。

【0043】

反射防止膜３２は、例えば酸窒化シリコン（ＳｉＯＮ）膜である。例えば、反射防止膜３２の屈折率は１．８程度であり、膜厚は１４８ｎｍ程度である。

【0044】

次に、第１実施形態に係る受光素子１００の製造方法について説明する。図２から図９は、第１実施形態に係る受光素子の製造方法を示す断面図である。

【0045】

まず、図２に示されるように、基板１０の第１主面１０ａに、エピタキシャル成長により、第１半導体層２１、第２半導体層２２およびｐ型コンタクト層２５を順に形成する。上記の化合物半導体層のエピタキシャル成長には、有機金属気相エピタキシャル成長（ｍｅｔａｌ ｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ：ＭＯＶＰＥ）法が用いられる。基板１０の厚さは、例えば３５０μｍ程度である。第１半導体層２１の形成前に、基板１０の第１主面１０ａにｎ型のバッファ層を形成してもよい。

【0046】

次に、図３に示されるように、画素分離のための第１溝７１を形成する。具体的には、ｐ型コンタクト層２５の上に、プラズマ化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により膜厚が０．５μｍの不図示の窒化シリコン（ＳｉＮ）膜を成膜し、成膜されたＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。このレジストパターンは、第１溝７１が形成される領域に開口部を有しており、レジストパターンの開口部におけるＳｉＮ膜を、バッファードフッ酸を用いたウェットエッチングにより除去することにより、ＳｉＮ膜によりマスクを形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。この後、ＳｉＮ膜が除去された領域のｐ型コンタクト層２５および第２半導体層２２の一部を反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）等のドライエッチングにより除去する。このＲＩＥでは、例えば四塩化ケイ素（ＳｉＣｌ_４）ガスおよびアルゴン（Ａｒ）ガスの混合ガスを用いる。このようにして、画素分離するための第１溝７１が形成される。第１溝７１の形成に伴ってメサ７０が形成され、各々の画素が分離される。なお、この工程において、後述する第２溝７２が形成される領域の化合物半導体層も同様に除去される。この後、不図示のＳｉＮ膜はバッファードフッ酸により除去する。

【0047】

次に、図４に示されるように、基板１０の外周に沿って第２溝７２を形成する。具体的には、ｐ型コンタクト層２５等の上に、プラズマＣＶＤ法により膜厚が０．５μｍの不図示のＳｉＮ膜を成膜し、成膜されたＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。このレジストパターンは、第２溝７２が形成される領域に開口部を有しており、レジストパターンの開口部におけるＳｉＮ膜を、バッファードフッ酸を用いたウェットエッチングにより除去することにより、ＳｉＮ膜によりマスクを形成する。この後、不図示のレジストパターンを有機溶剤等により除去し、更に、ＳｉＮ膜が除去された領域の第２半導体層２２、第１半導体層２１および基板１０の一部をＲＩＥ等のドライエッチングにより除去することにより、基板１０の表面を露出させる。この後、不図示のＳｉＮ膜はバッファードフッ酸により除去する。このようにして、第２溝７２が形成され、メサ７０からみて、第２溝７２の外側にメサ７３が形成される。

【0048】

ドライエッチングでは、化合物半導体層にダメージが生じる。このため、第２溝７２の形成の後、ダメージが生じた部分を除去するためのドライエッチングを行う。このドライエッチングでは、例えば質量比が硫酸：過酸化水素水：水＝１：１：６０の混合溶液を用いる。

【0049】

次に、図５に示されるように、ｐ型コンタクト層２５、受光層２０および基板１０を覆うように、膜厚が０．３μｍのＳｉＯ_２膜８１を成膜する。次に、ＳｉＯ_２膜８１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン８２を形成する。レジストパターン８２の厚さは、例えば３μｍ程度である。レジストパターン８２は、ｎ型領域２４が形成される領域に開口部８３を有している。

【0050】

次に、レジストパターン８２を選択イオン注入用マスクとして用いて、水素イオンのイオン注入を行い、受光層２０にｎ型領域２４を形成する。例えば、水素イオンのドーズ量は３×１０^１５ｃｍ^－２とし、加速電圧は４６ｋｅＶとする。ＳｉＯ_２膜８１はイオン注入時のｐ型コンタクト層２５、第２半導体層２２および基板１０の表面荒れを抑制する。

【0051】

次に、図６に示されるように、レジストパターン８２およびＳｉＯ_２膜８１を除去する。次に、パッシベーション膜３１を形成する。具体的には、全面に、プラズマＣＶＤ法により不図示のＳｉＯ_２膜を成膜し、成膜されたＳｉＯ_２膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。ＳｉＯ_２膜は、例えば１５０℃の基板温度で形成する。このレジストパターンは、ｐ電極４０が形成される領域と、第１ｎ電極５１が形成される領域とに開口部を有しており、レジストパターンの開口部におけるＳｉＯ_２膜をＲＩＥ等のドライエッチングにより除去する。この結果、メサ７０のｐ型コンタクト層２５の表面を露出する開口部３１ａと、基板１０の表面を露出する開口部３１ｂとを備えたパッシベーション膜３１が形成される。

【0052】

次に、図７に示されるように、ｐ型コンタクト層２５の上にｐ電極４０を形成し、基板１０の上に第１ｎ電極５１を形成し、メサ７３の上にパッシベーション膜３１を介して第２ｎ電極５２を形成する。ｐ電極４０、第１ｎ電極５１および第２ｎ電極５２は、リフトオフ法により形成する。具体的には、ｐ電極４０が形成される領域と、第１ｎ電極５１が形成される領域と、第２ｎ電極５２が形成される領域とに開口部を有する不図示のレジストパターンを形成し、電子線（ｅｌｅｃｔｒｏｎ ｂｅａｍ：ＥＢ）蒸着によりＴｉ層、Ｐｔ層およびＡｕ層が順に積層された金属積層膜を成膜し、その後に有機溶剤等に浸漬させる。この結果、レジストパターンとともにレジストパターンの上の金属積層膜が除去され、残存している金属積層膜からｐ電極４０、第１ｎ電極５１および第２ｎ電極５２が形成される。

【0053】

更に、第１ｎ電極５１と第２ｎ電極５２とを接続する配線５３をリフトオフ法により形成する。具体的には、配線５３が形成される領域に開口部を有する不図示のレジストパターンを形成し、ＥＢ蒸着によりＮｉ層およびＡｕ層が順に積層された金属積層膜を成膜し、その後に有機溶剤等に浸漬させる。この結果、レジストパターンとともにレジストパターンの上の金属積層膜が除去され、残存している金属積層膜から配線５３が形成される。

【0054】

次に、図８に示されるように、基板１０の第２主面１０ｂを研磨により鏡面にする。次に、第２主面１０ｂに反射防止膜３２を形成する。反射防止膜３２はプラズマＣＶＤ法により形成する。反射防止膜３２は、例えば２００℃の基板温度で形成する。反射防止膜３２の形成にかかる時間は、例えば４０分間程度である。

【0055】

次に、図９に示されるように、ｐ電極４０の上にＩｎバンプ６１を形成し、第２ｎ電極５２の上にＩｎバンプ６２を形成する。Ｉｎバンプ６１および６２はリフトオフ法により形成する。この後、チップに分割することにより受光素子１００を形成する。

【0056】

このようにして、第１実施形態に係る受光素子１００を製造することができる。

【0057】

第１実施形態に係る受光素子１００では、受光層２０が第１溝７１の底面に露出する部分に、ｎ型の導電型を備えたｎ型領域２４を有する。このため、受光層２０に不可避的に含まれるｎ型不純物が反射防止膜３２の形成時に減少したとしても、受光層２０に十分なｎ型不純物が存在し、結晶リークを抑制できる。従って、第１実施形態によれば、暗電流を低減できる。

【0058】

また、第１半導体層２１は、例えば１．０μｍ以上２．５μｍ以下の波長範囲に高い感度を有し、第２半導体層２２は、例えば１．０μｍ以上１．６μｍ以下の波長範囲に高い感度を有する。

【0059】

基板１０としてｎ型のＩｎＰ基板が用いられることで、第１半導体層２１、第２半導体層２２およびｐ型コンタクト層２５を結晶成長させやすい。また、基板１０とｐ型コンタクト層２５との間で受光層２０に電圧を印加できる。

【0060】

なお、ｎ型領域２４におけるｎ型キャリアの濃度は、５×１０^１７ｃｍ^－３以上であってもよく、１×１０^１８ｃｍ^－３以上であってもよく、１×１０^１９ｃｍ^－３以上であってもよい。ｎ型キャリアの濃度が低すぎる場合、暗電流を抑制する効果が得にくいおそれがある。例えば、ｎ型キャリアの濃度が５×１０^１７ｃｍ^－３以上である場合、暗電流を５ｐＡ以下に抑制しやすい。ｎ型キャリアの濃度は、例えばＣＶ測定により測定できる。

【0061】

ｎ型領域２４の厚さは、０．０５μｍ以上であってもよく、０．１μｍ以上であってもよく、０．４μｍ以上であってもよい。ｎ型領域２４が薄すぎる場合、暗電流を抑制する効果が得にくいおそれがある。ここでいうｎ型領域２４の厚さとは、ｎ型キャリアの濃度が１×１０^１５ｃｍ^－３以上の領域の厚さである。

【0062】

第１主面１０ａに垂直な平面視で、ｎ型領域２４とｐ型コンタクト層２５との間の距離Ｌ１は、１．０μｍ以上であってもよく、１．２μｍ以上であってもよく、１．５μｍ以上であってもよい。ｎ型領域２４とｐ型コンタクト層２５との間の距離Ｌ１が短すぎる場合、暗電流を抑制する効果が得にくいおそれがある。なお、図１０に示されるように、メサ７０の側面は曲面となっていてもよい。図１０は、メサ７０の詳細な構造の一例を示す断面図である。

【0063】

ここで、本願発明者らが行った種々の試験について説明する。

【0064】

（第１試験）
第１試験では、ｎ型キャリアの濃度と暗電流との関係について調査した。第１試験では、パッシベーション膜３１となるＳｉＯ_２膜の形成条件の変更と、メサ７０の形成後の熱処理の有無とにより受光層２０中のｎ型キャリアの濃度が異なる複数の試料を作製した。熱処理の温度は２００℃、時間は４分間とした。ただし、ｎ型領域２４は形成しなかった。そして、各試料について、２１３Ｋの温度下で、ｐ電極４０と第２ｎ電極５２との間に－１．２Ｖの電圧を印加したときの暗電流を測定した。なお、ｎ型キャリアの濃度は、各試料について直接測定するのではなく、図１１に示される模擬試料を、各試料と同じＳｉＯ_２膜の形成条件、熱処理の有無で作製し、模擬試料のＣＶ測定を行うことで測定した。模擬試料は、基板１０に相当する基板５１０と、基板１０の上のＩｎＧａＡｓ層５２０と、ＩｎＧａＡｓ層５２０の上のパッシベーション膜５３１と、パッシベーション膜５３１の上の電極５４０とを有する。ｎ型キャリアの濃度は、ＩｎＧａＡｓ層５２０のパッシベーション膜５３１との界面から０．１μｍまでの領域５２１でのｎ型キャリアの濃度である。この結果を図１２に示す。図１１は、模擬試料を示す断面図である。図１２は、ｎ型キャリアの濃度と暗電流との関係を示す図である。

【0065】

図１２に示されるように、ｎ型キャリアの濃度が低くなるほど、暗電流が大きくなった。第１試験では、ｎ型キャリアの濃度が５×１０^１７ｃｍ^－３以上の場合に、暗電流が５ｐＡとなった。

【0066】

（第２試験）
第２試験では、第１実施形態に倣って試料を作製し、反射防止膜３２の形成前と形成後とで、ｎ型領域２４における水素原子の濃度プロファイルの測定と、暗電流の測定とを行った。第２半導体層２２の厚さは０．８μｍとし、ｐ型コンタクト層２５の厚さは０．２μｍとし、ｎ型領域２４の厚さは０．５μｍとし、パッシベーション膜３１の厚さは０．３μｍとした。ｎ型領域２４の形成に際しては、ドーズ量は３×１０^１５ｃｍ^－２とし、加速電圧は４６ｋｅＶとした。水素原子の濃度プロファイルは、二次イオン質量分析法（ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）により測定した。暗電流は、２１３Ｋの温度下で測定した。これらの結果を図１３および図１４に示す。図１３は、水素原子の濃度プロファイルの測定結果を示す図である。図１４は、暗電流の測定結果を示す図である。

【0067】

図１３に示されるように、反射防止膜３２の形成前と形成後との間で、水素原子の濃度プロファイルが変化したが、反射防止膜３２の形成後においてもｎ型領域２４に高濃度で水素原子が存在した。また、図１４に示されるように、反射防止膜３２の形成前と形成後との間で暗電流の大きさはほとんど変化しなかった。

【0068】

第１試験および第２試験の結果から、第１実施形態により暗電流が抑制されることが確認できる。

【0069】

なお、ｎ型領域２４の形成に用いられる不純物は水素に限定されない。例えば、硫黄（Ｓ）またはシリコン（Ｓｉ）が用いられてもよい。ただし、水素が用いられる場合は活性化アニールを行わずとも、ｎ型キャリアが得られるが、硫黄またはシリコンが用いられる場合は活性化アニールを行わなければｎ型キャリアが得られない。活性化アニールを行うことで、表面リークが増加するおそれがあるため、例えばｎ型領域２４の形成に用いられる不純物は水素である。

【0070】

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、第１実施形態に係る受光素子１００を含む光検出装置に関する。図１５は、第２実施形態に係る光検出装置を示す断面図である。

【0071】

第２実施形態に係る光検出装置２００は、受光素子１００と、読み出し回路基板（ｒｅａｄ ｏｕｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＲＯＩＣ）３００とを有する。読み出し回路基板３００は、配線基板３２０と、画素電極３４０と、共通電極３５０とを有する。画素電極３４０および共通電極３５０は、配線基板３２０の一方の面に配列している。読み出し回路基板３００は、受光素子１００から出力された信号を読み出す回路、例えばマルチプレクサを含む。読み出し回路基板３００は回路基板の一例である。

【0072】

光検出装置２００は、更に、ｐ電極４０と画素電極３４０とを接続する接続部材２４０と、第２ｎ電極５２と共通電極３５０とを接続する接続部材２５０とを有する。接続部材２４０は、Ｉｎバンプ６１と、接合前に読み出し回路基板３００の画素電極３４０上に設けられていたＩｎバンプとを含んで構成されている。接続部材２５０は、Ｉｎバンプ６２と、接合前に読み出し回路基板３００の共通電極３５０上に設けられていたＩｎバンプとを含んで構成されている。

【0073】

第２実施形態によれば、受光素子１００における暗電流を抑制し、優れたＳ／Ｎ比が得られる。

【0074】

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、主として、受光層の構成の点で第１実施形態と相違する。図１６は、第３実施形態に係る受光素子を示す断面図である。

【0075】

第３実施形態に係る受光素子６００は、受光層２０に代えて受光層６２０を有する。受光層６２０は、第１半導体層２１と、第２半導体層６２２とを有する。第２半導体層６２２は、例えばＡｌＩｎＡｓ層である。第２半導体層６２２の厚さは、例えば１μｍ程度である。例えば、第２半導体層６２２に含まれるＡｌＩｎＡｓ層の組成はＡｌ_０．４７Ｉｎ_０．５３Ａｓである。第２半導体層６２２に含まれるＡｌＩｎＡｓ層の組成がＡｌ_ｘＩｎ_１－ｘＡｓ（０．４６４≦ｘ≦０．５０９）であっても、第２半導体層６２２とＩｎＰとの間の格子歪を特に小さく抑制できる。

【0076】

第１溝７１は、ｐ型コンタクト層２５および第２半導体層６２２の一部に形成されており、第１溝７１の底面に第２半導体層６２２、例えばＡｌＩｎＡｓ層が露出している。すなわち、第１溝７１の底面が第２半導体層６２２にある。ｎ型領域２４は第２半導体層６２２のみにあってもよく、第１半導体層２１および第２半導体層６２２の両方にあってもよい。

【0077】

第２半導体層６２２に意図的な不純物の注入は行われていないが、不可避的不純物の混入等により第２半導体層６２２は弱いｎ型の導電型を有する。従って、第２半導体層６２２とｐ型コンタクト層２５との間にｐｎ接合が存在する。

【0078】

第３実施形態の他の構成は第１実施形態と同一である。

【0079】

第３実施形態に係る受光素子６００では、受光層６２０が第１溝７１の底面に露出する部分に、ｎ型の導電型を備えたｎ型領域２４を有し、ｎ型領域２４の上面は第１溝７１の底面の少なくとも一部である。このため、受光層６２０に不可避的に含まれるｎ型不純物が反射防止膜３２の形成時に減少したとしても、受光層６２０に十分なｎ型不純物が存在し、結晶リークを抑制できる。従って、第３実施形態によっても、暗電流を低減できる。

【0080】

更に、第３実施形態では、第２半導体層６２２がＡｌＩｎＡｓ層を有し、ＡｌＩｎＡｓのバンドギャップはＩｎＧａＡｓのバンドギャップよりも大きい。例えば、ＩｎＰに格子整合する組成で比較すると、Ｉｎ_０．５３Ｇａ_０．４７Ａｓのバンドギャップが０．７３ｅＶであるのに対し、Ａｌ_０．４７Ｉｎ_０．５３Ａｓのバンドギャップは１．４２ｅＶである。このため、第３実施形態によれば、第１実施形態よりも表面リークを抑制できる。暗電流に占める表面リークの割合は、画素が小さいほど高くなる。従って、第３実施形態の効果は、画素が小さくなるほど顕著となる。

【0081】

（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、主として、受光層の構成の点で第１実施形態と相違する。図１７は、第４実施形態に係る受光素子を示す断面図である。

【0082】

第４実施形態に係る受光素子７００は、受光層６２０に代えて受光層７２０を有する。受光層７２０は、第１半導体層２１と、第２半導体層７２２とを有する。第２半導体層７２２は、例えば、ＩｎＧａＡｓ層７２２Ａと、ＡｌＩｎＡｓ層７２２Ｂとを有する。ＡｌＩｎＡｓ層７２２ＢはＩｎＧａＡｓ層７２２Ａの上に設けられている。ＩｎＧａＡｓ層７２２ＡおよびＡｌＩｎＡｓ層７２２Ｂの厚さは、例えばいずれも１μｍ程度である。例えば、ＩｎＧａＡｓ層７２２Ａの組成はＩｎ_０．５３Ｇａ_０．４７Ａｓであり、ＡｌＩｎＡｓ層７２２Ｂの組成はＡｌ_０．４７Ｉｎ_０．５３Ａｓである。ＩｎＧａＡｓ層７２２Ａの組成がＩｎ_１－ｙＧａ_ｙＡｓ（０．４５４≦ｙ≦０．４９９）であっても、ＩｎＧａＡｓ層７２２ＡとＩｎＰとの間の格子歪を特に小さく抑制できる。ＡｌＩｎＡｓ層７２２Ｂの組成がＡｌ_ｘＩｎ_１－ｘＡｓ（０．４６４≦ｘ≦０．５０９）であっても、ＡｌＩｎＡｓ層７２２ＢとＩｎＰとの間の格子歪を特に小さく抑制できる。

【0083】

第１溝７１は、ｐ型コンタクト層２５およびＡｌＩｎＡｓ層７２２Ｂの一部に形成されており、第１溝７１の底面にＡｌＩｎＡｓ層７２２Ｂが露出している。すなわち、第１溝７１の底面はＡｌＩｎＡｓ層７２２Ｂにある。ｎ型領域２４の上面は第１溝７１の底面の少なくとも一部である。ｎ型領域２４は、ＡｌＩｎＡｓ層７２２Ｂのみにあってもよく、ＩｎＧａＡｓ層７２２ＡおよびＡｌＩｎＡｓ層７２２Ｂにあってもよく、第１半導体層２１および第２半導体層７２２にあってもよい。

【0084】

ＡｌＩｎＡｓ層７２２Ｂに意図的な不純物の注入は行われていないが、不可避的不純物の混入等によりＡｌＩｎＡｓ層７２２Ｂは弱いｎ型の導電型を有する。従って、ＡｌＩｎＡｓ層７２２Ｂとｐ型コンタクト層２５との間にｐｎ接合が存在する。

【0085】

第４実施形態の他の構成は第１実施形態と同一である。

【0086】

第４実施形態に係る受光素子７００では、受光層７２０が第１溝７１の底面に露出する部分に、ｎ型の導電型を備えたｎ型領域２４を有し、ｎ型領域２４の上面は第１溝７１の底面の少なくとも一部である。このため、受光層７２０に不可避的に含まれるｎ型不純物が反射防止膜３２の形成時に減少したとしても、受光層７２０に十分なｎ型不純物が存在し、結晶リークを抑制できる。従って、第４実施形態によっても、暗電流を低減できる。

【0087】

更に、第４実施形態では、第２半導体層６２２がＡｌＩｎＡｓ層７２２Ｂを有するため、第３実施形態と同じく、第１実施形態よりも表面リークを抑制できる。

【0088】

また、ＡｌＩｎＡｓ層７２２Ｂは、例えば０．９μｍ以下の波長範囲に高い感度を有するが、１．０μｍ以上１．６μｍ以下の波長範囲の光を吸収しない。このため、第３実施形態では、１．０μｍ以上１．６μｍ以下の波長範囲での感度が第１実施形態よりも低くなるおそれがある。一方、第４実施形態では、第２半導体層６２２がＡｌＩｎＡｓ層７２２ＢだけでなくＩｎＧａＡｓ層７２２Ａを有するため、１．０μｍ以上１．６μｍ以下の波長範囲に第１実施形態と同程度の感度が得られる。

【0089】

（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、主として、受光層の構成の点で第４実施形態と相違する。図１８は、第５実施形態に係る受光素子を示す断面図である。

【0090】

第５実施形態に係る受光素子７０１では、受光層７２０がＩｎＧａＡｓ層７２２ＡおよびＡｌＩｎＡｓ層７２２Ｂに加えて、ｐ型ＡｌＩｎＡｓ層７２２Ｃを有する。ｐ型ＡｌＩｎＡｓ層７２２ＣはＡｌＩｎＡｓ層７２２Ｂの上に設けられている。ｐ型ＡｌＩｎＡｓ層７２２Ｃは、例えばＺｎを１×１０^１９ｃｍ^－３程度の濃度で含有する。ｐ型ＡｌＩｎＡｓ層７２２Ｃの厚さは、例えば０．１μｍ程度である。ｐ型ＡｌＩｎＡｓ層７２２Ｃの組成はＡｌ_０．４７Ｉｎ_０．５３Ａｓである。ｐ型ＡｌＩｎＡｓ層７２２Ｃの組成がＡｌ_ｘＩｎ_１－ｘＡｓ（０．４６４≦ｘ≦０．５０９）であっても、ｐ型ＡｌＩｎＡｓ層７２２ＣとＩｎＰとの間の格子歪を特に小さく抑制できる。第５実施形態では、ＡｌＩｎＡｓ層７２２Ｂとｐ型ＡｌＩｎＡｓ層７２２Ｃとの間にｐｎ接合が存在する。

【0091】

第１溝７１は、ｐ型コンタクト層２５、ｐ型ＡｌＩｎＡｓ層７２２ＣおよびＡｌＩｎＡｓ層７２２Ｂの一部に形成されており、第１溝７１の底面にＡｌＩｎＡｓ層７２２Ｂが露出している。すなわち、第４実施形態と同じく、第１溝７１の底面はＡｌＩｎＡｓ層７２２Ｂにある。ｎ型領域２４の上面は第１溝７１の底面の少なくとも一部である。

【0092】

第５実施形態の他の構成は第４実施形態と同一である。

【0093】

第５実施形態によっても第４実施形態と同じ効果が得られる。

【0094】

第３実施形態において、第２半導体層６２２とｐ型コンタクト層２５との間にｐ型ＡｌＩｎＡｓ層７２２Ｃに相当するｐ型ＡｌＩｎＡｓ層が設けられていてもよい。

【0095】

（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、主として、受光層の構成の点で第５実施形態と相違する。図１９は、第６実施形態に係る受光素子を示す断面図である。

【0096】

第６実施形態に係る受光素子８００は、受光層７２０に代えて受光層８２０を有する。受光層８２０は、第１半導体層２１と、第２半導体層８２２とを有する。第２半導体層８２２は、例えば、ＩｎＧａＡｓ層７２２Ａと、ＩｎＰ層８２２Ｂと、ｐ型ＩｎＰ層８２２Ｃとを有する。ＩｎＰ層８２２ＢはＩｎＧａＡｓ層７２２Ａの上に設けられている。ｐ型ＩｎＰ層８２２ＣはＩｎＰ層８２２Ｂの上に設けられている。ＩｎＰ層８２２Ｂの厚さは、例えば１μｍ程度である。ｐ型ＩｎＰ層８２２Ｃは、例えばＺｎを１×１０^１８ｃｍ^－３程度の濃度で含有する。ｐ型ＩｎＰ層８２２Ｃの厚さは、例えば０．１μｍ程度である。

【0097】

第１溝７１は、ｐ型コンタクト層２５、ｐ型ＩｎＰ層８２２ＣおよびＩｎＰ層８２２Ｂの一部に形成されており、第１溝７１の底面にＩｎＰ層８２２Ｂが露出している。すなわち、第１溝７１の底面はＩｎＰ層８２２Ｂにある。ｎ型領域２４の上面は第１溝７１の底面の少なくとも一部である。ｎ型領域２４は、ＩｎＰ層８２２Ｂのみにあってもよく、ＩｎＧａＡｓ層７２２ＡおよびＩｎＰ層８２２Ｂにあってもよく、第１半導体層２１および第２半導体層８２２にあってもよい。

【0098】

ＩｎＰ層８２２Ｂに意図的な不純物の注入は行われていないが、不可避的不純物の混入等によりＩｎＰ層８２２Ｂは弱いｎ型の導電型を有する。従って、ＩｎＰ層８２２Ｂとｐ型ＩｎＰ層８２２Ｃとの間にｐｎ接合が存在する。

【0099】

第６実施形態の他の構成は第５実施形態と同一である。

【0100】

第６実施形態に係る受光素子８００では、受光層８２０が第１溝７１の底面に露出する部分に、ｎ型の導電型を備えたｎ型領域２４を有し、ｎ型領域２４の上面は第１溝７１の底面の少なくとも一部である。このため、受光層８２０に不可避的に含まれるｎ型不純物が反射防止膜３２の形成時に減少したとしても、受光層８２０に十分なｎ型不純物が存在し、結晶リークを抑制できる。従って、第６実施形態によっても、暗電流を低減できる。

【0101】

更に、第６実施形態では、第２半導体層８２２がＩｎＰ層８２２Ｂを有し、ＩｎＰのバンドギャップはＩｎＧａＡｓのバンドギャップよりも大きい。例えば、ＩｎＰに格子整合する組成で比較すると、Ｉｎ_０．５３Ｇａ_０．４７Ａｓのバンドギャップが０．７３ｅＶであるのに対し、ＩｎＰのバンドギャップは１．３５ｅＶである。このため、第６実施形態によれば、第１実施形態よりも表面リークを抑制できる。

【0102】

また、ＩｎＰのバンドギャップはＡｌＩｎＡｓのバンドギャップより小さいものの、ＩｎＰに含まれるＰは、ＡｌＩｎＡｓに含まれるＡｓよりも酸化しにくい。このため、第５実施形態よりも表面リークを抑制できる。

【0103】

第３実施形態、第４実施形態、第５実施形態および第６実施形態は、第１実施形態と同じく、第２実施形態のような光検出装置に用いることができる。つまり、第２実施形態に係る光検出装置２００が受光素子１００に代えて、受光素子６００、７００、７０１または８００を有してもよい。

【0104】

本開示において、第２半導体層は、ＩｎＧａＡｓ層またはＡｌＩｎＡｓ層に限定されない。第２半導体層がＡｌ_ｘＧａ_ｙＩｎ_{１－ｘ－ｙ}Ａｓ層（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）を有していてもよい。

【0105】

次に、本願発明者らが行った他の試験について説明する。

【0106】

（第３試験）
第３試験では、メサ７０の寸法と暗電流密度との関係について調査した。第３試験では、第１実施形態、第３実施形態、第５実施形態または第６実施形態を模した複数の試料を準備した。また、第１実施形態、第３実施形態、第５実施形態または第６実施形態のそれぞれについて、メサ７０の寸法が異なる４種類の試料を作製した。具体的には、各辺の長さが２０μｍ、４０μｍ、８０μｍまたは１６０μｍである正方形状の平面形状を有するメサ７０を第１実施形態、第３実施形態、第５実施形態または第６実施形態毎に作製した。そして、各試料について暗電流Ｉｄを測定した。この結果を図２０に示す。図２０に示されるグラフにおいて、横軸は平面視でのメサ７０の周囲長Ｐを面積Ａで除して得られる寸法パラメータ（Ｐ／Ａ）であり、縦軸は暗電流Ｉｄの密度（Ｉｄ／Ａ）である。図２０は、寸法パラメータと暗電流密度との関係を示す図である。

【0107】

図２０に示されるグラフでは、傾きが表面リークを反映する。そして、第３実施形態および第５実施形態では、グラフの傾きが同程度であり、第３実施形態および第５実施形態では、第１実施形態よりもグラフの傾きが小さく、第６実施形態では、第３実施形態および第５実施形態よりもグラフの傾きが小さい。この結果は、第３実施形態と第５実施形態との間では、表面リークが同程度であり、第３実施形態および第５実施形態では、第１実施形態よりも表面リークが抑制され、第６実施形態では、第３実施形態および第５実施形態よりも表面リークが抑制されることを示している。

【0108】

（第４試験）
第４試験では、第１実施形態または第３実施形態を模した試料を作製し、波長と量子効率との関係について調査した。

【0109】

ここで、量子効率の測定方法について説明する。図２１は、量子効率の測定に用いた測定システムを示す図である。図２１に示されるように、測定システムは、ハロゲンランプ９０と、積分球９１と、ミラー９２と、チョッパー９３と、ローパスフィルタ９４と、分光器９５と、デュワー９６と、プリアンプ９７と、ロックインアンプ９８と、コンピュータ９９とを有する。ハロゲンランプ９０は、波長が３５０ｎｍ以上３５００ｎｍ以下の光束を放出する。積分球９１は、ハロゲンランプ９０から放出された光束を集光し、ミラー９２に向けて出射する。ミラー９２は積分球９１から出射された光を分光器９５に向けて反射する。チョッパー９３はミラー９２と分光器９５との間に配置されており、ローパスフィルタ９４はチョッパー９３と分光器９５との間に配置されている。試料９はデュワー９６に取り付けられ、デュワー９６により冷却される。分光器９５はチョッパー９３およびローパスフィルタ９４を通過した光を分光し、試料９に照射する。プリアンプ９７は試料９からの出力信号を増幅する。ロックインアンプ９８はチョッパー９３とともに、プリアンプ９７からの出力信号に含まれるノイズを低減した電流を測定する。コンピュータ９９は、ロックインアンプ９８から出力信号（電流値）を分析して量子効率を算出する。

【0110】

量子効率の測定の際には、デュワー９６により試料９を－６０℃の温度に冷却し、試料９には－２Ｖの電圧を印加した。また、校正試料を用いて入射光量を測定し、波長と入射光量との関係を取得した。そして、コンピュータ９９により波長および電流値のデータを収集し、波長毎の量子効率を算出した。この結果を図２２に示す。図２２は、波長と量子効率との関係を示す図である。

【0111】

図２２に示されるように、第３実施形態では、１．０μｍ以上１．６μｍ以下の波長帯域において、第１実施形態よりも量子効率が低くなった。これは、第２半導体層６２２に含まれるＡｌＩｎＡｓ層が１．０μｍ以上１．６μｍ以下の波長範囲に感度を有しないためである。一方、第４実施形態、第５実施形態および第６実施形態では、第１実施形態と同程度の量子効率が得られると考えられる。

【0112】

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。

【符号の説明】

【0113】

９：試料
１０：基板
１０ａ：第１主面
１０ｂ：第２主面
１１：画素領域
１２：電極接続領域
２０、６２０、７２０、８２０：受光層
２１：第１半導体層
２２、６２２、７２２、８２２：第２半導体層
２４：ｎ型領域
２５：ｐ型コンタクト層
３１：パッシベーション膜
３１ａ、３１ｂ：開口部
３２：反射防止膜
４０：ｐ電極
５１：第１ｎ電極
５２：第２ｎ電極
５３：配線
６１、６２：Ｉｎバンプ
７０、７３：メサ
７１：第１溝
７２：第２溝
８１：ＳｉＯ_２膜
８２：レジストパターン
８３：開口部
９０：ハロゲンランプ
９１：積分球
９２：ミラー
９３：チョッパー
９４：ローパスフィルタ
９５：分光器
９６：デュワー
９７：プリアンプ
９８：ロックインアンプ
９９：コンピュータ
１００、６００、７００、７０１、８００：受光素子
２００：光検出装置
２４０、２５０：接続部材
３００：読み出し回路基板
３２０：配線基板
３４０：画素電極
３５０：共通電極
５１０：基板
５２０：ＩｎＧａＡｓ層
５２１：領域
５３１：パッシベーション膜
５４０：電極
７２２Ａ：ＩｎＧａＡｓ層
７２２Ｂ：ＡｌＩｎＡｓ層
７２２Ｃ：ｐ型ＡｌＩｎＡｓ層
８２２Ｂ：ＩｎＰ層
８２２Ｃ：ｐ型ＩｎＰ層
Ｌ１：距離

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】