特開 2024-46608 第１の電子部品により受信された第１のクロック信号と第２の電子部品により受信された第２のクロック信号との間の位相差を判断する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024046608

(43)【公開日】2024-04-03

(54)【発明の名称】第１の電子部品により受信された第１のクロック信号と第２の電子部品により受信された第２のクロック信号との間の位相差を判断する方法

(51)【国際特許分類】

   H03K 5/26 20060101AFI20240327BHJP

   G06F 1/10 20060101ALI20240327BHJP

   H01Q 3/26 20060101ALI20240327BHJP

【ＦＩ】

H03K5/26 C

G06F1/10 520

G06F1/10 510

H01Q3/26 Z

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023142035

(22)【出願日】2023-09-01

(31)【優先権主張番号】2209612

(32)【優先日】2022-09-22

(33)【優先権主張国・地域又は機関】FR

(71)【出願人】

【識別番号】517204025

【氏名又は名称】テレダイン・イー・２・ブイ・セミコンダクターズ・エス・ア・エス

(74)【代理人】

【識別番号】110001173

【氏名又は名称】弁理士法人川口國際特許事務所

(72)【発明者】

【氏名】シモン・ジョレ

(72)【発明者】

【氏名】カンタン・ベロー－シュドロー

(72)【発明者】

【氏名】レミ・ローブ

(72)【発明者】

【氏名】ステファーヌ・ブレイセ

(72)【発明者】

【氏名】マチュー・マルタン

(72)【発明者】

【氏名】ジュリアン・コシャール

【テーマコード（参考）】

5J021

5J039

【Ｆターム（参考）】

5J021AA02

5J021FA22

5J021FA29

5J021HA07

5J039JJ07

5J039JJ15

5J039KK23

5J039KK28

5J039MM01

5J039MM02

5J039MM16

5J039NN05

(57)【要約】

【課題】第１の電子部品により受信された第１のクロック信号と第２の電子部品により受信された第２のクロック信号との間の位相差を判断する方法を提供する。
【解決手段】本発明は、第１の電子部品（ＣＥ１）により受信された第１のクロック信号（ＣＫ１）と第２の電子部品（ＣＥ２）により受信された第２のクロック信号（ＣＫ２）との間の位相差を判断する方法に関し、本方法は以下の工程：
Ｓ１０）第１の校正信号（Ｓ１２）を送信する工程；
Ｓ２０）第１の遅延（Ｔ_１）を測定する工程；
Ｓ３０）第２の校正信号（Ｓ２１）を送信する工程；
Ｓ４０）第２の遅延（Ｔ_２）を測定する工程；
Ｓ５０）第１の校正信号（Ｓ１２）の送信と第２の校正信号（Ｓ２１）のアクティブエッジに続く第１のクロック信号（ＣＫ１）のアクティブエッジとの間のクロックパルスの数（ｎ）を測定する工程；及び
Ｓ６０）クロックパルスの数（ｎ）のパリティに依存して位相差を判断する工程を含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１の電子部品（ＣＥ１）により受信された第１のクロック信号（ＣＫ１）と第２の電子部品（ＣＥ２）により受信された第２のクロック信号（ＣＫ２）との間の位相差を判断する方法であって、前記第１のクロック信号（ＣＫ１）及び前記第２のクロック信号（ＣＫ２）は同期して生成されそして同一クロック周期（Ｔ_ｃ）を有し、前記方法は：
Ｓ１０）前記第１のクロック信号（ＣＫ１）と同期した第１の校正信号（Ｓ１２）を前記第１の電子部品（ＣＥ１）により送信する工程；
Ｓ２０）前記第１の校正信号（Ｓ１２）のアクティブエッジと前記第１の校正信号（Ｓ１２）のアクティブエッジに続く前記第２のクロック信号（ＣＫ２）のアクティブエッジとの間の第１の遅延（Ｔ_１）を測定する工程；
Ｓ３０）前記第２のクロック信号（ＣＫ２）と同期した第２の校正信号（Ｓ２１）を前記第２の電子部品（ＣＥ２）により送信する工程；
Ｓ４０）前記第２の校正信号（Ｓ２１）のアクティブエッジと前記第２の校正信号（Ｓ２１）のアクティブエッジに続く前記第１のクロック信号（ＣＫ１）のアクティブエッジとの間の第２の遅延（Ｔ_２）を測定する工程；
Ｓ５０）前記第１の校正信号（Ｓ１２）の前記送信と前記第２の校正信号（Ｓ２１）の前記アクティブエッジに続く前記第１のクロック信号（ＣＫ１）の前記アクティブエッジとの間のクロックパルスの数（ｎ）を測定する工程であって、クロックパルスの前記数（ｎ）は前記クロック周期（Ｔ_ｃ）の倍数に対応する、測定する工程；及び
Ｓ６０）クロックパルスの前記数（ｎ）のパリティに依存して前記位相差を判断する工程を含む方法。

【請求項2】

ｎが奇数ならば、

【数1】

ｎが偶数ならば

【数2】

ここで、ｎはクロックパルスの前記数に対応し、Ｔ_φは前記第１のクロック信号（ＣＫ１）と前記第２のクロック信号（ＣＫ２）との間の前記位相差に対応し、Ｔ_１は前記第１の遅延に対応し、Ｔ_２は前記第２の遅延に対応し、そしてＴ_ｃは前記クロック周期に対応する、請求項１に記載の方法。

【請求項3】

前記第２の校正信号（Ｓ２１）は前記第１の遅延（Ｔ_１）に続く所定数のクロックパルス後に送信される、請求項１乃至２のいずれか一項に記載の方法。

【請求項4】

前記第１の電子部品（ＣＥ１）と前記第２の電子部品（ＣＥ２）との間の前記位相差を工程Ｓ６０）において判断された前記位相差に依存して修正する工程をさらに含む請求項１乃至３のいずれか一項に記載の方法。

【請求項5】

前記位相差は定期的に判断される、請求項１乃至４のいずれか一項に記載の方法。

【請求項6】

前記第１の校正信号（Ｓ１２）は第１のライン（Ｌ１）上で配索され、前記第２の校正信号（Ｓ２１）は第２の線（Ｌ２）上で配索され、前記第１のライン（Ｌ１）の前記長さ及び前記第２の線（Ｌ２）の前記長さは等しい、請求項１乃至５のいずれか一項に記載の方法。

【請求項7】

前記第１の校正信号（Ｓ１２）及び前記第２の校正信号（Ｓ２１）は同じ双方向ライン上で配索され、前記第２の校正信号（Ｓ２１）は、前記第１の校正信号（Ｓ１２）と前記第２の校正信号（Ｓ２１）との間の競合を回避するように前記第１の校正信号（Ｓ１２）の受信に対し遅延される、請求項１乃至５のいずれか一項に記載の方法。

【請求項8】

第１の電子部品（ＣＥ１）により受信された第１のクロック信号（ＣＫ１）と第２の電子部品（ＣＥ２）により受信された第２のクロック信号（ＣＫ２）との間の位相差を判断する為ためのシステムであって、前記第１のクロック信号（ＣＫ１）及び前記第２のクロック信号（ＣＫ２）は同期して生成されそして同一クロック周期（Ｔ_ｃ）を有し、前記システムは以下のこと：
－前記第１のクロック信号（ＣＫ１）と同期した第１の校正信号（Ｓ１２）を前記第１の電子部品（ＣＥ１）により送信すること、
－前記第１の校正信号（Ｓ１２）のアクティブエッジと前記第１の校正信号（Ｓ１２）のアクティブエッジに続く前記第２のクロック信号（ＣＫ２）のアクティブエッジとの間の第１の遅延（Ｔ_１）を測定すること、
－前記第２のクロック信号（ＣＫ２）と同期した第２の校正信号（Ｓ２１）を前記第２の電子部品（ＣＥ２）により送信すること、
－前記第２の校正信号（Ｓ２１）のアクティブエッジと前記第２の校正信号（Ｓ２１）のアクティブエッジに続く前記第１のクロック信号（ＣＫ１）のアクティブエッジとの間の第２の遅延（Ｔ_２）を測定すること
－前記第１の遅延（Ｔ_１）と前記第２の遅延（Ｔ_２）との間のクロックパルスの前記数（ｎ）を測定することであって、クロックパルスの前記数（ｎ）は前記クロック周期（Ｔ_ｃ）の倍数に対応する、測定すること；及び
－クロックパルスの前記数（ｎ）のパリティに依存して位相差を判断すること、を行うように構成されるシステム。

【請求項9】

ｎが奇数ならば、

【数3】

ｎが偶数ならば

【数4】

ここで、ｎはクロックパルスの前記数に対応し、Ｔ_φは前記第１のクロック信号（ＣＫ１）と前記第２のクロック信号（ＣＫ２）との間の前記位相差に対応し、Ｔ_１は前記第１の遅延に対応し、Ｔ_２は前記第２の遅延に対応し、そしてＴ_ｃは前記クロック周期に対応する、請求項８に記載のシステム。

【請求項10】

前記第１の電子部品（ＣＥ１）及び前記第２の電子部品（ＣＥ２）はアナログ－ディジタル変換器又はディジタル－アナログ変換器である、請求項８及び９のいずれか一項に記載のシステム。

【請求項11】

請求項８乃至１０のいずれか一項に従って位相差を判断するための少なくとも１つのシステムを含むということ特徴とするアレイアンテナシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、第１の電子部品により受信された第１のクロック信号と第２の電子部品により受信された第２のクロック信号との間の位相差を判断する方法と第１の電子部品により受信された第１のクロック信号と第２の電子部品により受信された第２のクロック信号との間の位相差を判断するためのシステムとに関する。

【背景技術】

【0002】

電子システムでは、クロック分配制約はクロック周波数とともに増加する。同じタイプの様々な部品（例えばアンテナアレイ内の又はＡＥＳＡレーダ（ＡＥＳＡ：Ａｃｔｉｖｅ Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ Ｓｃａｎｎｅｄ Ａｒｒａｙ（能動電子的走査アレイ））内の複数のアナログ－ディジタル変換器）同士を連携させるためにそれらの間のクロックアラインメントを照査することが時々必要である。これらのクロックアラインメントは１度より良い精度を有する必要が時々ある。例えば、１２ＧＨｚクロック関して、１度の位相差はほぼ２００ｆｓに対応する。これらの必要とされる小さな位相差はＰＣＢ製造中の配索及びプロセス変動、又はさらには部品により直接影響される。これがクロックアラインメントを困難にする。

【0003】

複数の電子部品を採用する構成では、１又は複数のクロック生成器がクロック信号を様々なクロック経路上で送信する。前述の分散のために、クロック信号の位相は１つの部品から別の部品で異なり得、これが電子部品の同期を潜在的に危険にさらす。

【0004】

１００フェムト秒の程度のアラインメントを実現するために、各部品間の位相差が、測定され、そして次に、後処理を介し又はクロック経路上の遅延生成を介し又は部品内に埋め込まれた解決策の使用を介しのいずれかで修正されなければならない。

【0005】

位相差を測定するために、１つの知られた解決策は製造後に最終システムを較正することにその本質がある。所定信号が様々な部品への入力として注入され、そしてチャネル間の位相差が後処理を介し比較される。

【0006】

この解決策は以下の欠点を有する：
－システム毎に位相を動作範囲（温度、供給電圧レベル、動作周波数）全体にわたって特徴付けることが必要である。これは複雑且つ高価な試験手段を必要とする。
－正しい修正を適用するためにこれらのパラメータの値をリアルタイムで照査することが必要であり、これは特にチャネルの数が多い場合に著しい追加複雑性を生じる。
－調節が部品経年変化の結果として時間の経過とともに失われるという危険性がある。したがって部品は定期的に更新されなければならない。

【0007】

いくつかのシステムは位相差の測定をリアルタイムで更新する目的で較正チャネルを組み込む。この解決策の主利点は動作範囲全体にわたる工場内の特徴付けの局面が回避されるということである。位相差はリアルタイムで測定され、そして対応する補正が適用される。補正は部品の経年変化を考慮する。

【0008】

しかし、位相差をリアルタイムで測定するための知られた解決策は以下の欠点を有する：
－較正のための特定チャネルが提供されなければならなく、これはシステムのサイズ、消費電力、コスト及び複雑性を増加させる。加えて、スイッチが校正モードと通常動作モードとの間で切り替えるために必要とされる。これらのスイッチはスプリアス高周波信号を生成することによりＲＦ性能を劣化させ得る。
－校正モードと通常動作モードとは排他的である。したがって、較正中にサービスの喪失がある。
－位相差の測定は様々なチャネル間の相関を行うことにその本質がある。これらの相関は、特にチャネルの数が多い場合に多くの計算能力を必要とする。これらの計算はシステムにより行われるので、較正のために使用される資源は他のタスクのために利用可能ではない。

【0009】

したがって、電子部品へ分配されるクロック信号の位相差をリアルタイムで判断する方法であって較正中にサービスの喪失を生じない方法の必要性がある。

【発明の概要】

【課題を解決するための手段】

【0010】

したがって、本発明の主題は、第１の電子部品により受信された第１のクロック信号と第２の電子部品により受信された第２のクロック信号との間の位相差を判断する方法であり、第１のクロック信号及び第２のクロック信号は同期して生成されそして同一クロック周期を有し、本方法は以下の工程を含む：
Ｓ１０）第１のクロック信号と同期した第１の校正信号を第１の電子部品により送信する工程；
Ｓ２０）第１の校正信号のアクティブエッジと第１の校正信号のアクティブエッジに続く第２のクロック信号のアクティブエッジとの間の第１の遅延を測定する工程；
Ｓ３０）第２のクロック信号と同期した第２の校正信号を第２の電子部品により送信する工程；
Ｓ４０）第２の校正信号のアクティブエッジと第２の校正信号のアクティブエッジに続く第１のクロック信号のアクティブエッジとの間の第２の遅延を測定する工程；
Ｓ５０）第１の校正信号の送信と、第２の校正信号のアクティブエッジに続く第１のクロック信号のアクティブエッジとの間のクロックパルスの数を測定する工程であって、クロックパルスの数はクロック周期の倍数に対応する、測定する工程；
Ｓ６０）クロックパルスの数のパリティに依存して位相差を判断する工程。

【0011】

有利には、
ｎが奇数ならば

【数1】

ｎが偶数ならば

【数2】

ここで、ｎはクロックパルスの数に対応し、Ｔ_φは第１のクロック信号と第２のクロック信号との間の位相差に対応し、Ｔ_１は第１の遅延に対応し、Ｔ_２は第２の遅延に対応し、そしてＴ_ｃはクロック周期に対応する。

【0012】

有利には、第２の校正信号は第１の遅延に続く所定数のクロックパルス後に送信される。

【0013】

有利には、本方法はさらに、第１の電子部品と第２の電子部品との間の位相差を工程Ｓ６０において判断された位相差に依存して修正する工程を含む。

【0014】

有利には、位相差は定期的に判断される。

【0015】

有利には、第１の校正信号は第１のライン上で配索され、第２の校正信号は第２のライン上で配索され、第１のラインの長さと第２のラインの長さは等しい。

【0016】

変形形態として、第１の校正信号及び第２の校正信号は同じ双方向ライン上で配索され、第２の校正信号は、第１の校正信号と第２の校正信号との間の競合を回避するように第１の校正信号の受信に対し遅延される。

【0017】

本発明はまた、第１の電子部品により受信された第１のクロック信号と第２の電子部品により受信された第２のクロック信号との間の位相差を判断するシステムに関し、第１のクロック信号及び第２のクロック信号は同期して生成されそして同一クロック周期を有し、本システム以下のことをするように構成される：
－第１のクロック信号と同期した第１の校正信号を第１の電子部品により送信すること；
－第１の校正信号のアクティブエッジと第１の校正信号のアクティブエッジに続く第２のクロック信号のアクティブエッジとの間の第１の遅延を測定すること；
－第２のクロック信号と同期した第２の校正信号を第２の電子部品により送信すること；
－第２の校正信号のアクティブエッジと第２の校正信号のアクティブエッジに続く第１のクロック信号のアクティブエッジとの間の第２の遅延を測定すること；
－第１の遅延と第２の遅延との間のクロックパルスの数を測定することであって、クロックパルスの数はクロック周期の倍数に対応する、測定すること；
－クロックパルスの数のパリティに依存して位相差を判断すること。

【0018】

有利には：
ｎが奇数ならば

【数3】

ｎが偶数ならば

【数4】

ここで、ｎはクロックパルスの数に対応し、Ｔ_φは第１のクロック信号と第２のクロック信号との間の位相差に対応し、Ｔ_１は第１の遅延に対応し、Ｔ_２は第２の遅延に対応し、そしてＴ_ｃはクロック周期に対応する。

【0019】

有利には、第１の電子部品及び第２の電子部品はアナログ－ディジタル変換器又はディジタル－アナログ変換器である。

【0020】

本発明はまた、位相差を判断するための少なくとも前述のシステムを含むアレイアンテナシステムに関する。

【0021】

本発明の他の特徴、詳細及び利点は、一例として与えられる添付図面を参照して記載される説明を読むと明確になる。

【図面の簡単な説明】

【0022】

【図1】本発明によるシステムを示す。

【図2】本発明による方法の様々な工程を示す。

【図3】本発明による位相差の測定原理を示す。

【図4】値φ及びδの様々な特定ケースのタイミング図を示す。

【図5】値φ及びδの様々な特定ケースのタイミング図を示す。

【図6】値φ及びδの様々な特定ケースのタイミング図を示す。

【図7】値φ及びδの様々な特定ケースのタイミング図を示す。

【図8】値φ及びδの様々な特定ケースのタイミング図を示す。

【図9】値φ及びδの様々な特定ケースのタイミング図を示す。

【発明を実施するための形態】

【0023】

表現「クロック信号」は回路の行為が行われる際に設定する振動電気信号を意味するものと理解される。その周期はクロックサイクルと呼ばれる。

【0024】

用語「チャネル」（通信チャネル又は送信チャネル）は、一定量の情報が源（又は送り手）から受取人（又は受け手）へ送信されることを可能にする媒体（物理的か否かに関わらず）を意味するものと理解される。

【0025】

本発明が実装される構成が図１に示される。クロック周期Ｔ_ｃを有するクロック信号がクロック生成器ＧＨにより生成される。クロック生成器ＧＨは、安定したクロックサイクルを有する圧電気水晶ベース発振器又はクロック信号を配送することができる他の部品であり得る。

【0026】

第１の電子部品ＣＥ１及び第２の電子部品ＣＥ２は、同期して動作し、そしてそうするためにクロック信号を使用する。本発明の一実施形態によると、第１の電子部品ＣＥ１及び第２の電子部品ＣＥ２はアンテナアレイのアナログ－ディジタル変換器又はディジタル－アナログ変換器である。

【0027】

本明細書の残りでは、第１の電子部品ＣＥ１は第１のクロック信号ＣＫ１を受信すると考えられ、そして第２の電子部品ＣＥ２は第２のクロック信号ＣＫ２を受信すると考えられる。第１のクロック信号ＣＫ１及び第２のクロック信号ＣＫ２は、同期して生成される：すなわちクロック生成器ＧＨにより配送された同じクロック信号に由来する又は同期して働く複数のクロック生成器に由来するかのいずれかである。

【0028】

部品間の技術的分散；温度のような環境制約；又は一方ではクロック生成器ＧＨと第１の電子部品ＣＥ１との間のそして他方ではクロック生成器ＧＨと第２の電子部品ＣＥ２の間の様々なケーブル長のために、クロック信号の位相は部品のそれぞれにより受信される際に異なる：すなわち部品のそれぞれにより受信されるクロック信号のアクティブエッジ（立上りエッジ又は立下りエッジ）は時間がシフトされる。

【0029】

本明細書の残りでは、２つのクロック信号間の位相差にもかかわらず、クロックサイクル（周期Ｔ_ｃ）は、同一であると考えられ、そしてクロック生成器ＧＨにより課されるクロックサイクルに対応すると考えられる。

【0030】

位相差を測定するために、本発明は、隣接部品間の校正ラインによるクロックのエッジに対する既知校正信号のエッジの位置の比較の原理に基づく。部品同士は、それらのクロックと同期するエッジをこの校正ライン上で互いに送信する。中央制御ユニットとの通信を集中型較正ラインへ提供する必要がなく、これはＰＣＢ上の実装を容易にする。具体的には、本発明は変換器のディジタルインタフェースを同期させるために使用される既存チャネルを使用する。

【0031】

図３において、第１のクロック信号ＣＫ１及び第２のクロック信号ＣＫ２は角度φだけ位相がずれる（（１）参照）、又は時間Ｔ_Φだけシフトされ、これらの２つの量は次の関係式：
φ＝２π．Ｔ_φ．Ｆｃ ここでＦ_ｃ＝１／Ｔ_ｃ
により関係付けられる。

【0032】

本発明による方法の第１の工程Ｓ１０では、第１の校正信号Ｓ１２が第１のクロック信号ＣＫ１と同期して第１の電子部品ＣＥ１により送信される（図３の（２）参照）。第１の校正信号Ｓ１２は二進信号である。図３において、第１の電子部品ＣＥ１による送信と第２の電子部品ＣＥ２による受信との間の伝播遅延Ｔｐは、第１の電子部品ＣＥ１の側の第１の校正信号Ｓ１２の送信の時間を計るために使用されるクロック信号ＣＫ１の立上りエッジと第２の電子部品ＣＥ２の側の第１の校正信号Ｓ１２の立上りエッジとの間の遅延に対応する（図３の（３）参照）が、立上りエッジよりむしろ立下りエッジを考慮することが判断されてもよく、本発明による方法はこれにより修正されない。

【0033】

第２の工程Ｓ２０では、第１の遅延Ｔ_１が、第１の校正信号Ｓ１２のアクティブエッジと第１の校正信号Ｓ１２のアクティブエッジに続く第２のクロック信号ＣＫ２のアクティブエッジとの間で測定される。第１の遅延Ｔ_１は第１の電子部品ＣＥ１の次のクロックエッジから遅延δだけ分離される（図３の（４）参照）。

【0034】

第３の工程Ｓ３０では、第２の校正信号Ｓ２１が第２のクロック信号ＣＫ２と同期して第２の電子部品ＣＥ２により送信される（図３の（５）参照）。図３において、この送信は第２のクロック信号ＣＫ２の立上りエッジ上で発生する；すなわち、これは慣例であり、そして本発明はまた立下りエッジ上の校正信号の送信により実施される可能性がある。

【0035】

第２の校正信号Ｓ２１は二進信号である。図３において、第２の電子部品ＣＥ２による送信と第１の電子部品ＣＥ１による受信との間の伝播遅延Ｔ_ｐは第１の電子部品ＣＥ１の側の立上りエッジと第２の電子部品ＣＥ２の側の立上りエッジとの間の遅延に対応する（図３の（６）参照）。

【0036】

第１の校正信号Ｓ１２及び第２の校正信号Ｓ２１が送信されるラインは同一長を有し、したがって校正信号の伝播遅延自体は同一である。変形形態として、第１の校正信号Ｓ１２及び第２の校正信号Ｓ２１は双方向ライン上で送信され得る。この場合、所定遅延を導入する双方向バッファが第１の校正信号Ｓ１２と第２の校正信号Ｓ２１との間の競合を回避するために必要とされる。

【0037】

第２の校正信号Ｓ２１は、第１の校正信号Ｓ１２を受信した直後の連続アクティブエッジ上で送信され得る。しかし、既知数のクロックパルス後に第２の校正信号Ｓ２１を再送信することが望ましい。これは、測定を決定論的にし、したがって、技術的分散及び環境制約などの外部影響が無視されることを可能にする。

【0038】

第４の工程Ｓ４０では、第２の遅延Ｔ_２が、第２の校正信号Ｓ２１のアクティブエッジと第２の校正信号Ｓ２１のアクティブエッジに続く第１のクロック信号ＣＫ１のアクティブエッジとの間で測定される。第２の校正信号Ｓ２１は、第１のクロック信号ＣＫ１の次のクロックエッジの前に遅延Ｔ_２を有しそして第２のクロック信号ＣＫ２の次のクロックエッジの前に遅延δを有し第１の電子部品ＣＥ１に到達する（図３の（７）参照）。

【0039】

第５の工程Ｓ５０では、第１の校正信号Ｓ１２の送信と第２の校正信号Ｓ２１のアクティブエッジに続く第１のクロック信号ＣＫ１のアクティブエッジとの間のクロックパルスの数ｎが判断される。クロックパルスは周期Ｔｃの１クロックサイクルに対応する。この数は、第１の電子部品ＣＥ１内に埋め込まれた計数ユニットにより判断され得る。第２の電子部品ＣＥ２はまた計数ユニットを含み得、これは、位相差を判断するための手順を開始することを可能にする。

【0040】

第６の工程Ｓ６０では、位相差はクロックパルスの数ｎのパリティに依存して判断される。図３では、一例として、ｎ＝５。

【0041】

校正信号の送信及びクロックパルスの数のパリティの判断は、部品へ複雑性をほとんど追加しなく、したがって部品の設計へ容易に取り込まれ得る。加えて、隣接部品間の２つの単一ＰＣＢラインだけが校正信号を送信するために必要とされる。１つの特に有利な実施形態では、唯１つのＰＣＢラインが双方向リンクの文脈では必要である。測定は、システムのユーザにとって完全に透明であり（サービスの喪失無し）リアルタイムで行われ得る。

【0042】

Φ＜π（したがってＴ_φ＜１／２Ｔ_Ｃ）及びδ＜Ｔ_φの特定ケースが図３に詳細に示された。

【0043】

図４～９は、あらゆる可能なケースのタイミング図を示す。

【0044】

あらゆるケースでは、上に定義された遅延に基づき、次式を書くことが可能である：
ｎ．Ｔ_ｃ＝２．Ｔ_ｐ＋Ｔ_１＋Ｔ_２ （一般式Ｎｏ．１）

【0045】

より一般的形式では、第１の遅延Ｔ１の終わりと第２の校正信号Ｓ２１の送信との間の待ち時間を考慮するためにクロックパルスの数が前式に加えられ得る。この数は知られているので、以下の様々な計算工程におけるその結果と何も変わらない。したがって、計算を単純化するために、待つことのために費やされるクロックパルスの数はゼロに等しいと考えられることになる。

【0046】

Ｔ_ｐを整数のクロックパルスと残りとの合計へ分解することが可能である：

【数5】

【0047】

以下のδの定義によると：
Ｔ_ｃ＝ｒ＋δ （一般式Ｎｏ．３）

【0048】

図４はφ＜π及びδ＜Ｔ_φである第１の特定ケースを示す。

【0049】

この第１のケースでは、第１の遅延Ｔ_１及び第２の遅延Ｔ_２は次式に等しい：
Ｔ_１＝δ＋Ｔ_φ （ケース１の特定式Ｎｏ．１）
Ｔ_２＝δ－Ｔ_φ＋Ｔ_ｃ （ケース１の特定式Ｎｏ．２）

【0050】

したがって、次の関係式が取得される：

【数6】

【0051】

一般式とケース１の特定式とを組み合わせることにより、下記式が取得される：
ｎ．Ｔ_ｃ＝２．Ｔ_ｐ＋Ｔ_１＋Ｔ_２
ｎ．Ｔ_ｃ＝２．（ｑ．Ｔ_ｃ＋ｒ）＋２．δ＋Ｔ_ｃ
ｎ．Ｔ_ｃ＝（２ｑ＋３）．Ｔ_ｃ
ｎ＝２ｑ＋３

【0052】

したがって、ケース１に関して、ｎは奇数である。

【0053】

同じやり方で、φ＜π及びＴ_φ＜δ＜Ｔ_ｃ－Ｔ_φである図５に示すケース２に関して、第１の遅延Ｔ_１及び第２の遅延Ｔ_２はそれぞれ次式に等しい：
Ｔ_１＝δ＋Ｔ_φ （ケース２の特定式Ｎｏ．１）
Ｔ_２＝δ－Ｔ_φ （ケース２の特定式Ｎｏ．２）

【0054】

したがって、次の関係式が取得される：

【数7】

【0055】

上記と同じ計算を適用することにより、次式が取得される：
ｎ＝２（ｑ＋１）

【0056】

したがって、ケース２に関して、ｎは偶数である。

【0057】

φ＜π及びδ＞Ｔ_ｃ－Ｔ_φである図６に示すケース３に関して、第１の遅延Ｔ_１及び第２の遅延Ｔ_２はそれぞれ次式に等しい：
Ｔ_１＝δ＋Ｔ_φ－Ｔ_ｃ （ケース３の特定式Ｎｏ．１）
Ｔ_２＝δ－Ｔ_φ （ケース３の特定式Ｎｏ．２）

【0058】

したがって、次の関係式が取得される：

【数8】

【0059】

上記と同じ計算を適用することにより、次式が取得される：
ｎ＝２ｑ＋１

【0060】

したがって、ケース３関して、ｎは奇数である。

【0061】

φ＞π及びδ＜Ｔ_ｃ－Ｔ_φである図７に示すケース４に関して、第１の遅延Ｔ_１及び第２の遅延Ｔ_２はそれぞれ次式に等しい：
Ｔ_１＝δ＋Ｔ_φ （ケース４の特定式Ｎｏ．１）
Ｔ_２＝δ－Ｔ_φ＋Ｔ_ｃ （ケース４の特定式Ｎｏ．２）

【0062】

したがって、次の関係式が取得される：

【数9】

【0063】

上記と同じ計算を適用することにより、次式が取得される：
ｎ＝２ｑ＋３

【0064】

したがって、ケース４に関し、ｎは奇数である。

【0065】

φ＞π及びＴ_ｃ－Ｔ_φ＜δ＜Ｔ_φである図８に示すケース５関して、第１の遅延Ｔ_１及び第２の遅延Ｔ_２はそれぞれ次式に等しい：
Ｔ_１＝δ＋Ｔ_φ－Ｔ_ｃ （ケース５の特定式Ｎｏ．１）
Ｔ_２＝δ－Ｔ_φ＋Ｔ_ｃ （ケース５の特定式Ｎｏ．２）

【0066】

したがって、次の関係式が取得される：

【数10】

【0067】

上記と同じ計算を適用することにより、次式が取得される：
ｎ＝２（ｑ＋１）

【0068】

したがって、ケース５に関し、ｎは偶数である。

【0069】

φ＞π及びδ＞Ｔ_φである図９に示すケース６関して、第１の遅延Ｔ_１及び第２の遅延Ｔ_２はそれぞれ次式に等しい：
Ｔ_１＝δ＋Ｔ_φ－Ｔ_ｃ （ケース６の特定式Ｎｏ．１）
Ｔ_２＝δ－Ｔ_φ （ケース６の特定式Ｎｏ．２）

【0070】

したがって、次の関係式が取得される：

【数11】

【0071】

上記と同じ計算を適用することにより、次式が取得される：
ｎ＝２ｑ＋１

【0072】

したがって、ケース６に関し、ｎは奇数である。

【0073】

したがって、当該の特定ケースに関係なく、以下のことが結論付けられ得る：
ｎが奇数ならば

【数12】

ｎが偶数ならば

【数13】

【0074】

クロック信号間の位相差の角度値Φは、式Φ＝２π．Ｔ_φ．ＦｃによりＴ_φに関係付けられ、ここでＦ_ｃ＝１／Ｔ_ｃである。

【0075】

したがって、第１の校正信号Ｓ１２の送信と第２の校正信号Ｓ２１のアクティブエッジに続く第１のクロック信号ＣＫ１のアクティブエッジとの間のクロックパルスの数ｎを計数することで、上記式が、判断される２つのクロック信号間の位相差を計算するために使用されることを可能にする。

【0076】

一実施形態によると、第１の遅延Ｔ_１及び第２の遅延Ｔ_２は、特に仏国特許出願公開第３，０４３，４７７Ａ１号明細書に記載されるように同期信号（同期信号はまたクロックエッジに近接する）の準安定性を検出するために通常使用される遅延を判断することにより判断され得る。

【0077】

位相差を判断する方法は定期的に実施され得る。これは、大きな温度差を有する環境がクロック間の著しい位相差を引き起こし得るのでこれらの環境において特に有利であり得る。衛星内のアレイアンテナ内のアナログ－ディジタル変換器又はディジタル－アナログ変換器の使用の文脈では、位相アラインメントが制御下に保たれることが必須である。

【0078】

本発明による方法はまた、上に説明された方法に従って判断される位相差に依存して２つのクロック信号のうちの１つのクロック信号の位相を修正する工程を含み得る。補正は電子部品内に埋め込まれるＴＤＡ解決策を使用して自動的に行われ得る（ＴＤＡはＴｉｍｅ Ｄｅｌａｙ Ａｄｊｕｓｔｍｅｎｔ（時間遅れ調節）を表わす）。

【0079】

本発明は、２つの電子部品により受信されたクロック信号間の位相差の判断の文脈で説明された。必要に応じて、３つ以上の電子部品により受信された３つ以上のクロック信号間の位相差が、電子部品をペアで結合することにより、そして位相差値を制御ユニットへ送信することにより判断され得る。

【0080】

クロック信号間の位相差を判断するために、そして対応補正を２つの電子部品の一方と電子部品に近接して配置された他の電子部品とへ適用するために互いに非常に遠く離れた２つの電子部品を対にすること（これは非常に大きなアンテナアレイに当てはまり得る）もまた有利であり得る。

【0081】

したがって、本発明による方法及びシステムは、位相差誤差が外部部品からの助けなしに測定されることを可能にし、これは、その実装を容易にする。

【符号の説明】

【0082】

ＣＥ１ 第１の電子部品
ＣＥ２ 第２の電子部品
ＣＫ１ 第１のクロック信号
ＣＫ２ 第２のクロック信号
ＧＨ クロック生成器
ｎ クロックパルスの数
Ｓ１２ 第１の校正信号
Ｓ２１ 第２の校正信号
Ｓ１０、Ｓ２０、Ｓ３０、Ｓ４０、Ｓ５０、Ｓ６０ 工程
Ｔ_１ 第１の遅延
Ｔ_２ 第２の遅延
Ｔ_Ｃ クロック周期
Ｔ_Ｐ 伝搬遅延
Ｔ_φ 第１のクロック信号と第２のクロック信号との位相差
δ 遅延
φ 角度

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【外国語明細書】