(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024046638
(43)【公開日】2024-04-03
(54)【発明の名称】集積回路素子及びその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240327BHJP
【ＦＩ】
H10B12/00 671
H10B12/00 621C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023155554
(22)【出願日】2023-09-21
(31)【優先権主張番号】10-2022-0120168
(32)【優先日】2022-09-22
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2022-0155799
(32)【優先日】2022-11-18
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】文 大榮
(72)【発明者】
【氏名】具 滋▲みん▼
(72)【発明者】
【氏名】金 奎完
(72)【発明者】
【氏名】金 宗赫
(72)【発明者】
【氏名】金 孝敬
(72)【発明者】
【氏名】朴 奇洙
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD01
5F083AD24
5F083JA02
5F083JA05
5F083JA19
5F083JA35
5F083JA38
5F083JA39
5F083JA40
5F083JA56
5F083KA01
5F083KA05
5F083MA06
5F083MA17
5F083MA19
5F083NA01
5F083PR03
5F083PR05
(57)【要約】
【課題】集積回路素子及びその製造方法を提供する。
【解決手段】集積回路素子は、素子分離膜によって画定される複数の活性領域を有する基板、基板上で第１水平方向に互いに離隔され、第１水平方向と交差する第２水平方向に延びる複数のビットライン、互いに隣接するビットライン間の空間で第２水平方向に沿って互いに離隔される複数の絶縁フェンス、互いに隣接するビットライン間、及び第２水平方向に沿って互いに離隔される絶縁フェンス間に配置されて複数の活性領域と連結される複数の埋め込みコンタクト、及び絶縁フェンスと埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層を含む。
【選択図】図３
【解決手段】集積回路素子は、素子分離膜によって画定される複数の活性領域を有する基板、基板上で第１水平方向に互いに離隔され、第１水平方向と交差する第２水平方向に延びる複数のビットライン、互いに隣接するビットライン間の空間で第２水平方向に沿って互いに離隔される複数の絶縁フェンス、互いに隣接するビットライン間、及び第２水平方向に沿って互いに離隔される絶縁フェンス間に配置されて複数の活性領域と連結される複数の埋め込みコンタクト、及び絶縁フェンスと埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
素子分離膜によって画定される複数の活性領域を有する基板と、
前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延びる複数のビットラインと、
互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔される複数の絶縁フェンスと、
互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクトと、
前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層と、を含む、集積回路素子。
前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延びる複数のビットラインと、
互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔される複数の絶縁フェンスと、
互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクトと、
前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層と、を含む、集積回路素子。
【請求項2】
前記基板内で前記第１水平方向に延びるワードラインと、
前記ワードラインの上面をカバーするワードラインキャッピング層と、
前記ワードラインキャッピング層に形成され、前記複数の絶縁フェンスの下部が位置する複数のリセスと、
前記複数のリセスのうち少なくとも１つにおいて前記絶縁フェンスの下部の側壁に配置され、前記垂直絶縁層と実質的に同じ物質である残留絶縁層と、を含むことを特徴とする請求項１に記載の集積回路素子。
前記ワードラインの上面をカバーするワードラインキャッピング層と、
前記ワードラインキャッピング層に形成され、前記複数の絶縁フェンスの下部が位置する複数のリセスと、
前記複数のリセスのうち少なくとも１つにおいて前記絶縁フェンスの下部の側壁に配置され、前記垂直絶縁層と実質的に同じ物質である残留絶縁層と、を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記絶縁フェンスは、シリコン窒化物を含み、
前記垂直絶縁層及び前記残留絶縁層それぞれは、シリコン酸化物またはシリコン窒化物を含むことを特徴とする請求項２に記載の集積回路素子。
前記垂直絶縁層及び前記残留絶縁層それぞれは、シリコン酸化物またはシリコン窒化物を含むことを特徴とする請求項２に記載の集積回路素子。
【請求項4】
前記埋め込みコンタクトは、ポリシリコンを含み、
前記垂直絶縁層及び前記残留絶縁層それぞれは、ポリシリコンに対する酸化工程または窒化工程によって形成されることを特徴とする請求項３に記載の集積回路素子。
前記垂直絶縁層及び前記残留絶縁層それぞれは、ポリシリコンに対する酸化工程または窒化工程によって形成されることを特徴とする請求項３に記載の集積回路素子。
【請求項5】
前記垂直絶縁層は、前記酸化工程または前記窒化工程によって前記埋め込みコンタクトの側壁に形成され、
前記残留絶縁層は、前記酸化工程または前記窒化工程によって前記絶縁フェンスの下部の側壁に形成されることを特徴とする請求項４に記載の集積回路素子。
前記残留絶縁層は、前記酸化工程または前記窒化工程によって前記絶縁フェンスの下部の側壁に形成されることを特徴とする請求項４に記載の集積回路素子。
【請求項6】
前記ビットラインの両側壁上に配置されるスペーサを含み、
前記残留絶縁層は、前記スペーサの下に配置されることを特徴とする請求項２に記載の集積回路素子。
前記残留絶縁層は、前記スペーサの下に配置されることを特徴とする請求項２に記載の集積回路素子。
【請求項7】
前記複数の埋め込みコンタクトそれぞれは、前記第１水平方向に離隔されて配置される第１側壁と前記第２水平方向に離隔されて配置される第２側壁とを含み、
前記複数の埋め込みコンタクトそれぞれの前記第２側壁に前記垂直絶縁層が配置されることを特徴とする請求項２に記載の集積回路素子。
前記複数の埋め込みコンタクトそれぞれの前記第２側壁に前記垂直絶縁層が配置されることを特徴とする請求項２に記載の集積回路素子。
【請求項8】
前記複数の埋め込みコンタクトそれぞれの前記第１側壁に前記垂直絶縁層が配置されないことを特徴とする請求項７に記載の集積回路素子。
【請求項9】
前記絶縁フェンスの最上面は、前記埋め込みコンタクトの最上面よりも高いレベルに配置され、
前記垂直絶縁層の最上面は、前記埋め込みコンタクトの最上面と同一レベルに配置されることを特徴とする請求項２に記載の集積回路素子。
前記垂直絶縁層の最上面は、前記埋め込みコンタクトの最上面と同一レベルに配置されることを特徴とする請求項２に記載の集積回路素子。
【請求項10】
前記残留絶縁層の最下面は、前記絶縁フェンスの最下面よりも高いレベルに配置されることを特徴とする請求項９に記載の集積回路素子。
【請求項11】
素子分離膜によって画定される複数の活性領域を有する基板と、
前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延び、両側壁上にスペーサが配置される複数のビットラインと、
互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔され、前記スペーサと接触する複数の絶縁フェンスと、
互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクトと、
前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層と、
前記スペーサの下部において前記複数の絶縁フェンスのうち少なくとも１つの側壁に配置される残留絶縁層と、を含み、
前記垂直絶縁層及び前記残留絶縁層は、実質的に同じ物質で構成される、集積回路素子。
前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延び、両側壁上にスペーサが配置される複数のビットラインと、
互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔され、前記スペーサと接触する複数の絶縁フェンスと、
互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクトと、
前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層と、
前記スペーサの下部において前記複数の絶縁フェンスのうち少なくとも１つの側壁に配置される残留絶縁層と、を含み、
前記垂直絶縁層及び前記残留絶縁層は、実質的に同じ物質で構成される、集積回路素子。
【請求項12】
前記垂直絶縁層及び前記残留絶縁層は、前記絶縁フェンスと一体の構造体を構成することを特徴とする請求項１１に記載の集積回路素子。
【請求項13】
前記一体の構造体は、シリコン酸化物及び／またはシリコン窒化物を含むことを特徴とする請求項１２に記載の集積回路素子。
【請求項14】
平面視において、前記残留絶縁層は、互いに隣接する２個の埋め込みコンタクトの間に配置され、
前記残留絶縁層の一端部が前記２個の埋め込みコンタクトのうち１つに連結され、
前記残留絶縁層の他端部が前記２個の埋め込みコンタクトのうち残りに連結されることを特徴とする請求項１１に記載の集積回路素子。
前記残留絶縁層の一端部が前記２個の埋め込みコンタクトのうち１つに連結され、
前記残留絶縁層の他端部が前記２個の埋め込みコンタクトのうち残りに連結されることを特徴とする請求項１１に記載の集積回路素子。
【請求項15】
前記残留絶縁層は、前記埋め込みコンタクトのエッチング残留物に対する酸化工程または窒化工程によって形成されることを特徴とする請求項１４に記載の集積回路素子。
【請求項16】
素子分離膜によって画定される複数の活性領域を有する基板と、
前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延び、両側壁上にスペーサが配置される複数のビットラインと、
前記基板内で前記第１水平方向に延びるワードラインと、
前記ワードラインの上面をカバーするワードラインキャッピング層と、
互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔され、前記スペーサと接触する複数の絶縁フェンスと、
互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクトと、
前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層と、
前記スペーサの下部において前記複数の絶縁フェンスのうち少なくとも１つの側壁に配置される残留絶縁層と、
前記複数の埋め込みコンタクト上に配置される複数のランディングパッドと、
前記複数のランディングパッドに電気的に連結されるキャパシタ構造物と、を含む、集積回路素子。
前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延び、両側壁上にスペーサが配置される複数のビットラインと、
前記基板内で前記第１水平方向に延びるワードラインと、
前記ワードラインの上面をカバーするワードラインキャッピング層と、
互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔され、前記スペーサと接触する複数の絶縁フェンスと、
互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクトと、
前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層と、
前記スペーサの下部において前記複数の絶縁フェンスのうち少なくとも１つの側壁に配置される残留絶縁層と、
前記複数の埋め込みコンタクト上に配置される複数のランディングパッドと、
前記複数のランディングパッドに電気的に連結されるキャパシタ構造物と、を含む、集積回路素子。
【請求項17】
前記複数の埋め込みコンタクトそれぞれは、前記第１水平方向に離隔されて配置される第１側壁と前記第２水平方向に離隔されて配置される第２側壁を含み、
前記複数の埋め込みコンタクトそれぞれの前記第１側壁に前記垂直絶縁層が配置されず、
前記複数の埋め込みコンタクトそれぞれの前記第２側壁に前記垂直絶縁層が配置されることを特徴とする請求項１６に記載の集積回路素子。
前記複数の埋め込みコンタクトそれぞれの前記第１側壁に前記垂直絶縁層が配置されず、
前記複数の埋め込みコンタクトそれぞれの前記第２側壁に前記垂直絶縁層が配置されることを特徴とする請求項１６に記載の集積回路素子。
【請求項18】
前記絶縁フェンスの最上面は、前記埋め込みコンタクトの最上面よりも高いレベルに配置され、
前記垂直絶縁層の最上面は、前記埋め込みコンタクトの最上面と同一レベルに配置されることを特徴とする請求項１６に記載の集積回路素子。
前記垂直絶縁層の最上面は、前記埋め込みコンタクトの最上面と同一レベルに配置されることを特徴とする請求項１６に記載の集積回路素子。
【請求項19】
前記残留絶縁層の最上面は、前記ビットラインの最下面よりも低いレベルに配置され、
前記残留絶縁層の最下面は、前記絶縁フェンスの最下面よりも高いレベルに配置されることを特徴とする請求項１８に記載の集積回路素子。
前記残留絶縁層の最下面は、前記絶縁フェンスの最下面よりも高いレベルに配置されることを特徴とする請求項１８に記載の集積回路素子。
【請求項20】
前記垂直絶縁層及び前記残留絶縁層は、シリコン酸化物またはシリコン窒化物を含み、
前記残留絶縁層は、前記埋め込みコンタクトのエッチング残留物に対する酸化工程または窒化工程によって形成されることを特徴とする請求項１６に記載の集積回路素子。
前記残留絶縁層は、前記埋め込みコンタクトのエッチング残留物に対する酸化工程または窒化工程によって形成されることを特徴とする請求項１６に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子及びその製造方法に係り、さらに詳細には、埋め込みコンタクトを含む集積回路素子及びその製造方法に関する。
【背景技術】
【0002】
電子産業の飛躍的な発展及びユーザの要求によって電子機器は、さらに小型化及び軽量化されている。したがって、電子機器に使用される高い集積度を有する集積回路素子が要求され、集積回路素子の構成に係わるデザインルールが減少している。これにより、集積回路素子を構成するビットラインの線幅が小さくなり、ビットライン間にコンタクトを形成するための工程の難易度が徐々に上昇している。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的思想が解決しようとする課題は、ビットライン間にコンタクトを形成する工程の難易度を効率的に低めることができる集積回路素子を提供することである。
本発明の技術的思想が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないさらに他の課題は、後述する記載から当業者に明確に理解されうるであろう。
本発明の技術的思想が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないさらに他の課題は、後述する記載から当業者に明確に理解されうるであろう。
【課題を解決するための手段】
【0004】
本発明の技術的思想による集積回路素子は、素子分離膜によって画定される複数の活性領域を有する基板；前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延びる複数のビットライン；互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔される複数の絶縁フェンス；互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクト；及び前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層；を含む。
【0005】
本発明の技術的思想による集積回路素子は、素子分離膜によって画定される複数の活性領域を有する基板；前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延び、両側壁上にスペーサが配置される複数のビットライン；互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔され、前記スペーサと接触する複数の絶縁フェンス；互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクト；前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層；及び前記スペーサの下部において前記複数の絶縁フェンスのうち少なくとも１つの側壁に配置される残留絶縁層；を含み、前記垂直絶縁層及び前記残留絶縁層は、実質的に同じ物質で構成される。
【0006】
本発明の技術的思想による集積回路素子は、素子分離膜によって画定される複数の活性領域を有する基板；前記基板上で第１水平方向に互いに離隔され、前記第１水平方向と交差する第２水平方向に延び、両側壁上にスペーサが配置される複数のビットライン；前記基板内で前記第１水平方向に延びるワードライン；前記ワードラインの上面をカバーするワードラインキャッピング層；互いに隣接する前記ビットライン間の空間において前記第２水平方向に沿って互いに離隔され、前記スペーサと接触する複数の絶縁フェンス；互いに隣接する前記ビットライン間、及び前記第２水平方向に沿って互いに離隔される前記絶縁フェンス間に配置され、前記複数の活性領域と連結される複数の埋め込みコンタクト；前記絶縁フェンスと前記埋め込みコンタクトとの間に垂直方向に配置される垂直絶縁層；前記スペーサの下部において前記複数の絶縁フェンスのうち少なくとも１つの側壁に配置される残留絶縁層；前記複数の埋め込みコンタクト上に配置される複数のランディングパッド；及び前記複数のランディングパッドに電気的に連結されるキャパシタ構造物；を含む。
【図面の簡単な説明】
【0007】
【図1】本発明の技術的思想の実施例による集積回路素子を示すレイアウト図面である。
【図7】本発明の技術的思想の実施例による集積回路素子の製造方法を示すフローチャートである。
【図8A】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図8B】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図8C】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図9A】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図9B】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図9C】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図10A】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図10B】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図10C】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図11A】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図11B】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図11C】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図12A】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図12B】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図12C】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図13A】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図13B】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図13C】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図14A】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図14B】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図14C】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図15A】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図15B】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図15C】本発明の技術的思想の実施例による集積回路素子の製造方法を示す断面図である。
【図16】本発明の技術的思想の実施例による集積回路素子を含むシステムを示す構成図である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本発明の技術的思想の実施例について詳細に説明する。
【0009】
図１は、本発明の技術的思想の実施例による集積回路素子を示すレイアウト図面であり、図２は、図１のＡ－Ａ’線による断面図であり、図３は、図１のＢ－Ｂ’線による断面図であり、図４は、図１のＣ－Ｃ’線による断面図であり、図５は、図３のＣＸ１部分の拡大図であり、図６は、図４のＣＸ２部分の拡大図である。
【0010】
【0011】
基板１１０には、素子分離トレンチ１１２Ｔが形成され、素子分離トレンチ１１２Ｔ内には、素子分離膜１１２が形成されうる。素子分離膜１１２によって基板１１０に複数の活性領域ＡＣが画定されうる。
【0012】
複数の活性領域ＡＣは、それぞれ第１水平方向Ｘ及び第２水平方向Ｙに対して傾いた第１斜線方向Ｄ１に長軸を有するように配置されうる。複数のワードラインＷＬが複数の活性領域ＡＣを横切って第１水平方向Ｘに沿って互いに平行に延びうる。複数のワードラインＷＬ上には、複数のビットラインＢＬが第２水平方向Ｙに沿って互いに平行に延びうる。複数のビットラインＢＬは、ビットラインコンタクトＤＣを介して複数の活性領域ＡＣに連結されうる。
【0013】
複数のビットラインＢＬのうち、隣接する２本のビットラインＢＬの間に複数の埋め込みコンタクトＢＣが形成されうる。複数の埋め込みコンタクトＢＣ上には、複数のランディングパッドＬＰが形成されうる。複数の埋め込みコンタクトＢＣ及び複数のランディングパッドＬＰは、複数のビットラインＢＬの上部に形成されるキャパシタ構造物ＣＡＰの下部電極１８２を活性領域ＡＣに連結させる役割を行う。複数のランディングパッドＬＰは、それぞれ埋め込みコンタクトＢＣ及びビットラインＢＬと一部オーバーラップされるように配置されうる。
【0014】
基板１１０は、シリコン、例えば、単結晶シリコン、多結晶シリコン、または非晶質シリコンを含みうる。他の実施例において、基板１１０は、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰのうちから選択される少なくとも１つを含む。一部実施例において、基板１１０は、導電領域、例えば、不純物がドーピングされたウェル(well)、または不純物がドーピングされた構造物を含みうる。
【0015】
素子分離膜１１２は、シリコン酸化物、シリコン窒化物、またはそれらの組み合わせを含みうる。基板１１０の上面上には、第１バッファ絶縁層１１４と第２バッファ絶縁層１１６が順次に配置されうる。第１バッファ絶縁層１１４と第２バッファ絶縁層１１６それぞれは、シリコン酸化物、シリコン酸窒化物、またはシリコン窒化物を含みうる。
【0016】
基板１１０には、第１水平方向Ｘに延びる複数のワードライントレンチ１２０Ｔが配置され、複数のワードライントレンチ１２０Ｔ内には、埋込みゲート構造物１２０が配置されうる。埋込みゲート構造物１２０は、複数のワードライントレンチ１２０Ｔそれぞれ内に配置されるゲート誘電膜１２２、ゲート電極１２４、及びワードラインキャッピング層１２６を含みうる。複数のゲート電極１２４は、複数のワードラインＷＬに対応しうる。
【0017】
複数のゲート誘電膜１２２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）膜、またはシリコン酸化膜より高い誘電定数を有する高誘電膜(high-k dielectric film)を含みうる。複数のゲート電極１２４は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、ＷＳｉＮ、またはそれらの組合わせを含みうる。複数のワードラインキャッピング層１２６は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらの組合わせを含みうる。複数のゲート電極１２４と複数のワードラインキャッピング層１２６との間には、非ドープのポリシリコンまたはドーピングされたポリシリコンが追加されうる。
【0018】
複数のビットラインコンタクトホールＤＣＨは、第１バッファ絶縁層１１４と第２バッファ絶縁層１１６を貫通して基板１１０内部に延び、複数のビットラインコンタクトホールＤＣＨ内に複数のビットラインコンタクトＤＣが形成されうる。複数のビットラインコンタクトＤＣは、複数の活性領域ＡＣに連結されうる。複数のビットラインコンタクトＤＣは、ＴｉＮ、ＴｉＳｉＮ、Ｗ、タングステンシリサイド、ドーピングされたポリシリコン、またはそれらの組合わせを含みうる。ビットラインコンタクトスペーサＤＣＳは、ビットラインコンタクトホールＤＣＨの内部でビットラインコンタクトＤＣの下側をカバーすることができる。ビットラインコンタクトスペーサＤＣＳは、シリコン窒化物を含みうる。
【0019】
基板１１０及び複数のビットラインコンタクトＤＣの上には、複数のビットラインＢＬが第２水平方向Ｙに沿って長く延びうる。複数のビットラインＢＬは、それぞれビットラインコンタクトＤＣを介して活性領域ＡＣに連結されうる。複数のビットラインＢＬそれぞれは、下部導電層１３２、中間導電層１３４、ビットライン導電層１３６を含みうる。
【0020】
一部実施例において、下部導電層１３２は、ポリシリコンを含み、中間導電層１３４は、ＴｉＮ、ＴｉＳｉＮ、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドのうち少なくとも１つを含みうる。ビットライン導電層１３６は、ルテニウム（Ｒｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）のうち少なくとも１つを含みうる。
【0021】
複数のビットラインＢＬそれぞれの上には、複数のビットラインキャッピング層１３８が配置されうる。ビットラインキャッピング層１３８それぞれは、複数のビットラインＢＬの上面上に順次に配置された第１キャッピング層１３８Ａ、第２キャッピング層１３８Ｂ、及び第３キャッピング層１３８Ｃを含みうる。第１キャッピング層１３８Ａ、第２キャッピング層１３８Ｂ、及び第３キャッピング層１３８Ｃは、シリコン窒化物、シリコン酸化物、シリコン酸窒化物のうち少なくとも１つを含みうる。
【0022】
ビットラインＢＬそれぞれの両側壁上にスペーサ１４０が配置されうる。スペーサ１４０は、第１スペーサ層１４２、第２スペーサ層１４４、及び第３スペーサ層１４６を含みうる。一部実施例において、第１スペーサ層１４２及び第３スペーサ層１４６は、シリコン窒化物を含み、第２スペーサ層１４４は、シリコン酸化物を含みうる。第２スペーサ層１４４の底面は、ビットラインコンタクトスペーサＤＣＳの上面と接触しうる。
【0023】
複数のビットラインＢＬそれぞれの間には、複数の埋め込みコンタクトＢＣが配置されうる。例えば、複数の埋め込みコンタクトＢＣの底部ＢＣ＿Ｂは、隣接する２本のビットラインＢＬの間で基板１１０内部に延びる埋め込みコンタクトホールＢＣＨ内に配置され、埋め込みコンタクトＢＣの底部ＢＣ＿Ｂは、活性領域ＡＣと接触しうる。一部実施例において、複数の埋め込みコンタクトＢＣは、ドーピングされたポリシリコンを含みうる。
【0024】
隣接する２本のビットラインＢＬの間には、複数の絶縁フェンス１５０が第２水平方向Ｙに沿って配置されうる。複数の絶縁フェンス１５０は、複数のワードライントレンチ１２０Ｔと垂直オーバーラップされる位置に配置されうる。複数の絶縁フェンス１５０は、シリコン窒化物を含みうる。平面的観点において、第２水平方向Ｙに延びる２本のビットラインＢＬの間に複数の埋め込みコンタクトＢＣと複数の絶縁フェンス１５０が互いに配置されうる。複数の絶縁フェンス１５０は、ワードライントレンチ１２０Ｔ内でワードラインキャッピング層１２６の上面に画定される複数のリセス１２６Ｒに対応する位置に配置されうる。例えば、複数のリセス１２６Ｒ内に複数の絶縁フェンス１５０の底部が配置されうる。
【0025】
第１水平方向Ｘに沿う断面図で観察される埋め込みコンタクトＢＣの底部ＢＣ＿Ｂは、基板１１０内部に（または活性領域ＡＣの内部及び／または素子分離膜１１２の内部に）拡張され、ラウンド状を有することができる。第２水平方向Ｙに沿う断面図で観察される埋め込みコンタクトＢＣの底部ＢＣ＿Ｂは、基板１１０内部に（または活性領域ＡＣの内部及び／または素子分離膜１１２の内部に）拡張され、扁平状を有することができる。これにより、埋め込みコンタクトＢＣは、第１水平方向Ｘに沿ってラウンド状の底部と第２水平方向Ｙに沿って扁平な長方形を有することができる。
【0026】
第２水平方向Ｙに沿って交互に配置される複数の埋め込みコンタクトＢＣと複数の絶縁フェンス１５０との間には、垂直絶縁層１５２が配置されうる。垂直絶縁層１５２は、埋め込みコンタクトＢＣの上面と同一である垂直レベルから埋め込みコンタクトＢＣの底面と同一である垂直レベルまで延びうる。一部実施例において、垂直絶縁層１５２は、複数の絶縁フェンス１５０の側壁下側上に配置され、複数の絶縁フェンス１５０の側壁上側上に配置されない。垂直絶縁層１５２は、複数の絶縁フェンス１５０と埋め込みコンタクトＢＣの間に形成されうる。他の実施例において、複数の絶縁フェンス１５０とビットラインＢＬとの間（例えば、複数の絶縁フェンス１５０と第３スペーサ層１４６との間）にも形成されうる。
【0027】
複数の埋め込みコンタクトＢＣは、第１水平方向Ｘに離隔されて配置される一対の第１側壁と第２水平方向Ｙに離隔されて配置される一対の第２側壁を含み、垂直絶縁層１５２は、一対の第２側壁上に配置されうる。一部実施例において、垂直絶縁層１５２は、シリコン酸化物またはシリコン窒化物を含み、例えば、複数の埋め込みコンタクトＢＣの側壁上に選択的酸化工程によって形成されたシリコン酸化物または選択的窒化工程によって形成されたシリコン窒化物を含みうる。
【0028】
複数のリセス内で複数の絶縁フェンス１５０のうち少なくとも１つの絶縁フェンス１５０の側壁上には、残留絶縁層１５４が配置されうる。残留絶縁層１５４は、絶縁フェンス１５０の側壁上、及びスペーサ１４０下に配置されうる。一部実施例において、残留絶縁層１５４は、シリコン酸化物またはシリコン窒化物を含み、例えば、予備コンタクト層ＰＢＣ（図１１Ａ参照）の一部が除去されずに残留するエッチング残留物ＲＤ（図１１Ｂ参照）の一部に選択的酸化工程または選択的窒化工程を遂行することにより形成されうる。前記選択的酸化工程は、プラズマラジカルを用いる工程または熱酸化(thermal oxidation)工程でもあるが、それらに限定されるものではない。また、前記選択的窒化工程は、プラズマラジカルを用いる工程または熱窒化(thermal nitridation)工程でもあるが、それらに限定されるものではない。
【0029】
これにより、残留絶縁層１５４は、垂直絶縁層１５２と実質的に同じ物質からなり、残留絶縁層１５４は、垂直絶縁層１５２に連結されうる。すなわち、本発明の集積回路素子１０において、複数の絶縁フェンス１５０は、垂直絶縁層１５２及び残留絶縁層１５４と一体の構造体を構成しうる。
【0030】
平面視において、残留絶縁層１５４は、複数の埋め込みコンタクトＢＣのうち、第２水平方向Ｙに隣接する２個の埋め込みコンタクトＢＣの間に配置されうる。例えば、残留絶縁層１５４の第１端部が隣接する２個の埋め込みコンタクトＢＣのうち、第１埋め込みコンタクトＢＣと連結され、残留絶縁層１５４の第２端部が隣接する２個の埋め込みコンタクトＢＣのうち、第２埋め込みコンタクトＢＣと連結されうる。
【0031】
複数の埋め込みコンタクトＢＣ上には、複数のランディングパッドＬＰが配置されうる。複数のランディングパッドＬＰは、それぞれ導電性（図示せず）及びランディングパッド導電層（図示せず）を含みうる。導電性バリア膜は、Ｔｉ、ＴｉＮ、または、それらの組合わせを含みうる。ランディングパッド導電層は、金属、金属窒化物、導電性ポリシリコン、またはそれらの組合わせを含みうる。例えば、ランディングパッド導電層は、タングステンＷを含みうる。複数のランディングパッドＬＰは、平面視において、複数のアイランド型パターン形状を有しうる。ランディングパッドＬＰは、埋め込みコンタクトＢＣの上面及び垂直絶縁層１５２の上面と接触することができる。またランディングパッドＬＰは、絶縁フェンス１５０上部の側壁と接触しうる。
【0032】
複数のランディングパッドＬＰは、複数の絶縁フェンス１５０の側壁と接触し、複数のランディングパッドＬＰは、複数の絶縁フェンス１５０間に垂直絶縁層１５２が介在されない。
【0033】
複数のランディングパッドＬＰは、複数のランディングパッドＬＰ周囲を取り囲む絶縁パターン１６０によって互いに電気的に絶縁されうる。絶縁パターン１６０は、シリコン窒化物、シリコン酸化物、シリコン酸窒化物のうち少なくとも１つを含みうる。一部実施例において、絶縁パターン１６０上に上部絶縁パターン１７０が形成されうる。
【0034】
複数のランディングパッドＬＰ上には、キャパシタ構造物ＣＡＰが配置されうる。キャパシタ構造物ＣＡＰは、下部電極１８２、キャパシタ誘電層１８４、及び上部電極１８６を含みうる。
【0035】
一般的に、複数のビットラインＢＬ間の空間に複数の絶縁フェンスを先に形成し、複数のビットラインＢＬ及び絶縁フェンスをエッチングマスクとして使用して複数の埋め込みコンタクトホールＢＣＨを形成する。しかし、埋め込みコンタクトホールＢＣＨの幅が小さく、縦横比が大きくなることにより、エッチング工程において不良が発生する問題がある。
【0036】
そのような問題を解決するために、本発明の実施例によれば、複数のビットラインＢＬ間の空間に露出される基板１１０の一部を除去してラインタイプまたはトレンチタイプの埋め込みコンタクトホールＢＣＨを形成し、複数のビットラインＢＬ間の空間を満たす予備コンタクト層を形成し、それをパターニングして複数の埋め込みコンタクトＢＣを形成することができる。次いで、複数の埋め込みコンタクトＢＣの露出側面上に選択的酸化工程または選択的窒化工程を遂行して垂直絶縁層１５２を形成し、複数の埋め込みコンタクトＢＣ間の空間を満たす絶縁フェンス１５０を形成しうる。したがって、予備コンタクト層の除去工程で残留するポリシリコン残留物が前記選択的酸化工程で酸化されるか、または前記選択的窒化工程で窒化され、これにより、埋め込みコンタクトＢＣ間のブリッジ不良発生が防止されうる。
【0037】
究極的に、本発明の技術的思想による集積回路素子１０は、優秀な電気的特性及び高い生産性を有しうる。
【0038】
図７は、本発明の技術的思想の実施例による集積回路素子の製造方法を示すフローチャートである。
【0039】
図７を参照すれば、集積回路素子の製造方法（Ｓ１０）は、第１ないし第８段階（Ｓ１１０ないしＳ１８０）の工程順序を含みうる。
【0040】
ある実施例が異なって具現可能な場合、特定の工程順序は、説明される順序と異なって遂行されうる。例えば、連続して説明される２つの工程が、実質的に同時に遂行されてもよく、説明される順序とは逆順に遂行されてもよい。
【0041】
本発明の技術的思想による半導体メモリ素子の製造方法（Ｓ１０）は、基板に複数のビットラインを形成する第１段階（Ｓ１１０）、複数のビットライン間を満たす予備コンタクト層を形成する第２段階（Ｓ１２０）、予備コンタクト層の一部を除去して複数の埋め込みコンタクトを形成する第３段階（Ｓ１３０）、複数の埋め込みコンタクトの露出側壁上に選択的酸化工程または選択的窒化工程を遂行する第４段階（Ｓ１４０）、複数のビットライン間、及び複数の埋め込みコンタクト間の空間に複数の絶縁フェンスを形成する第５段階（Ｓ１５０）、複数の埋め込みコンタクト上側にエッチング工程を遂行する第６段階（Ｓ１６０）、複数の埋め込みコンタクト上面上に複数のランディングパッドを形成する第７段階（Ｓ１７０）、及びランディングパッドに連結されるキャパシタ構造物を形成する第８段階（Ｓ１８０）を含みうる。
【0042】
【0043】
【0044】
図８Ａないし図１５Ｃは、本発明の実施例による集積回路素子１０の製造方法を示す断面図である。具体的に、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａは、図１のＡ－Ａ’線に対応する断面図であり、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂは、図１のＢ－Ｂ’線に対応する断面図であり、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃは、図１のＣ－Ｃ’線に対応する断面図である。
【0045】
【0046】
次いで、複数の素子分離トレンチ１１２Ｔを満たす素子分離膜１１２を形成することができる。素子分離膜１１２の形成によって基板１１０に複数の第１活性領域ＡＣを画定する。複数の第１活性領域ＡＣは、第１水平方向Ｘ及び第２水平方向Ｙと所定角度だけ傾いた第１斜線方向Ｄ１に沿って延びうる。
【0047】
一部実施例において、素子分離膜１１２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物またはそれらの組み合わせでもって形成されうる。一部実施例において、素子分離膜１１２は、シリコン酸化膜とシリコン窒化膜との二重膜構造からなりうるが、それに限定されるものではない。
【0048】
基板１１０上にマスクパターン（図示せず）を形成し、前記マスクパターンをエッチングマスクとして使用して基板１１０の一部を除去してワードライントレンチ１２０Ｔを形成しうる。例えば、ワードライントレンチ１２０Ｔの形成のための前記マスクパターンは、二重パターニング技術（ＤＰＴ）または４重パターニング技術（ＱＰＴ）を使用して形成されうるが、それに限定されるものではない。
【0049】
次いで、ワードライントレンチ１２０Ｔ内にゲート誘電膜１２２、ゲート電極１２４、及びワードラインキャッピング層１２６を順次に形成しうる。
【0050】
例えば、ゲート誘電膜１２２は、ワードライントレンチ１２０Ｔの内壁上にコンフォ－マルに配置されうる。ゲート電極１２４は、ワードライントレンチ１２０Ｔを導電層（図示せず）で満たした後、前記導電層の上部をエチバックしてワードライントレンチ１２０Ｔの上側一部を再び露出させて形成しうる。
【0051】
【0052】
次いで、第１及び第２バッファ絶縁層１１４、１１６上に下部導電層１３２を形成し、下部導電層１３２、第１及び第２バッファ絶縁層１１４、１１６、及び基板１１０の一部を除去してビットラインコンタクトホールＤＣＨを形成しうる。引き続き、ビットラインコンタクトホールＤＣＨ内にビットラインコンタクトＤＣを形成しうる。
【0053】
ビットラインコンタクトＤＣ及び下部導電層１３２上に中間導電層１３４及びビットライン導電層１３６を形成し、ビットライン導電層１３６上にビットラインキャッピング層１３８を形成しうる。引き続き、ビットラインキャッピング層１３８をエッチングマスクとして使用してビットライン導電層１３６、中間導電層１３４、及び下部導電層１３２をパターニングして複数のビットラインＢＬを形成しうる。
【0054】
一部実施例において、中間導電層１３４は、ＴｉＮ、ＴｉＳｉＮ、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドのうち少なくとも１つを含みうる。ビットライン導電層１３６は、ルテニウム（Ｒｕ）、タングステンＷ、コバルト（Ｃｏ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）のうち少なくとも１つを含みうる。
【0055】
次いで、ビットラインＢＬ及びビットラインキャッピング層１３８の側壁上に第１スペーサ層１４２、第２スペーサ層１４４、及び第３スペーサ層１４６を順次に形成しうる。一部実施例において、第１スペーサ層１４２及び第３スペーサ層１４６は、シリコン窒化物を含み、第２スペーサ層１４４は、シリコン酸化物を含みうる。
【0056】
一部実施例において、ビットラインＢＬ及びビットラインキャッピング層１３８の側壁上に第１スペーサ層１４２を形成した後、第１スペーサ層１４２に異方性エッチング工程またはトリミング工程を遂行し、第１スペーサ層１４２の上面及びビットラインキャッピング層１３８の上面がラウンド状を有しうる。引き続き、第１スペーサ層１４２の側壁上に第２スペーサ層１４４を形成し、第２スペーサ層１４４に異方性エッチング工程またはトリミング工程を遂行することができる。引き続き、第２スペーサ層１４４の側壁上に第３スペーサ層１４６を形成し、第３スペーサ層１４６に異方性エッチング工程またはトリミング工程を遂行することができる。前記異方性エッチング工程またはトリミング工程の結果として、第２スペーサ層１４４及び第３スペーサ層１４６の上側幅が第２スペーサ層１４４及び第３スペーサ層１４６の下側幅より小さくなり、第２スペーサ層１４４及び第３スペーサ層１４６の上面がラウンド状を有することができる。
【0057】
一部実施例において、スペーサ１４０を形成する工程において、ビットラインコンタクトホールＤＣＨ内に絶縁物質を充填してビットラインコンタクトスペーサＤＣＳを形成することができる。ビットラインコンタクトスペーサＤＣＳは、ビットラインコンタクトホールＤＣＨの内部を満たすシリコン酸化物を含みうる。ビットラインコンタクトスペーサＤＣＳは、ビットラインコンタクトホールＤＣＨの内部に延びる第１スペーサ層１４２の一部をさらに含みうる。
【0058】
【0059】
一部実施例において、埋め込みコンタクトホールＢＣＨの形成工程は、湿式エッチング工程、乾式エッチング工程、またはそれらの組み合わせを含みうる。埋め込みコンタクトホールＢＣＨの形成工程において、複数のビットラインＢＬ間の空間に露出されるワードラインキャッピング層１２６の一部が共に除去され、これにより、ワードラインキャッピング層１２６の上面に埋め込みコンタクトホールＢＣＨが形成されうる。一部実施例において、埋め込みコンタクトホールＢＣＨは、第３スペーサ層１４６の側壁に対して側方向に拡張され、例えば、第３スペーサ層１４６の少なくとも一部の下部領域まで拡張されうる。
【0060】
次いで、埋め込みコンタクトホールＢＣＨの内部を満たす予備コンタクト層ＰＢＣを形成することができる。予備コンタクト層ＰＢＣは、第２水平方向Ｙに沿って延びるように形成されうる。例えば、予備コンタクト層ＰＢＣの底面は、第２水平方向Ｙに沿って平坦なレベルに配置されうる。一部実施例において、予備コンタクト層ＰＢＣの底部は、ワードラインキャッピング層１２６上に形成される埋め込みコンタクトホールＢＣＨの内部を充填しうる。
【0061】
【0062】
複数の埋め込みコンタクトＢＣは、第１水平方向Ｘ及び第２水平方向Ｙに沿って離隔されて配置され、活性領域ＡＣの上面と連結されるように配置されうる。
【0063】
一部実施例において、複数の埋め込みコンタクトＢＣを形成するために除去される予備コンタクト層ＰＢＣの一部は、複数のリセス１２６Ｒに対応する位置に配置されうる。これにより、複数の埋め込みコンタクトＢＣが形成された後、複数の埋め込みコンタクトＢＣ間の空間底部にワードラインキャッピング層１２６の上面が複数のリセス１２６Ｒによって再び露出されうる。
【0064】
複数の埋め込みコンタクトＢＣを形成するためのエッチング工程において予備コンタクト層ＰＢＣの一部が除去されずに複数のリセス１２６Ｒ内に残留し、そのような部分をエッチング残留物ＲＤと称しうる。一部実施例において、エッチング残留物ＲＤは、第３スペーサ層１４６の下部、そして、複数のリセス１２６Ｒ内に配置され、第２水平方向Ｙで隣接する２個の埋め込みコンタクトＢＣと連結されうる。例えば、エッチング残留物ＲＤの一端部が、隣接する２個の埋め込みコンタクトＢＣのうち１つの埋め込みコンタクトＢＣと連結され、エッチング残留物ＲＤの他端部が、隣接する２個の埋め込みコンタクトＢＣのうち他の埋め込みコンタクトＢＣと連結されうる。
【0065】
【0066】
前記選択的酸化工程または前記選択的窒化工程によって複数の埋め込みコンタクトＢＣの露出側壁上に垂直絶縁層１５２を形成し、前記選択的酸化工程または前記選択的窒化工程によってエッチング残留物ＲＤ（図１１Ｂ参照）は、残留絶縁層１５４に変換されうる。
【0067】
一部実施例において、垂直絶縁層１５２は、複数の埋め込みコンタクトＢＣの側壁から一部内のシリコン原子が酸化工程によってシリコン酸化物に変換されるか、窒化工程によってシリコン窒化物に変換されて形成されうる。複数の埋め込みコンタクトＢＣの第２水平方向Ｙに離隔されて配置される第２側壁全体の露出表面上に垂直絶縁層１５２が形成されうる。複数の埋め込みコンタクトＢＣの第１水平方向Ｘに離隔されて配置される第１側壁は、第３スペーサ層１４６と接触して酸化または窒化雰囲気に露出されないこともあるので、第１側壁上には、垂直絶縁層１５２が形成されない。
【0068】
一部実施例において、エッチング残留物ＲＤ（図１１Ｂ参照）内のシリコン原子が酸化工程によってシリコン酸化物に変換されるか、窒化工程によってシリコン窒化物に変換されて残留絶縁層１５４が形成されうる。これにより、残留絶縁層１５４は、第３スペーサ層１４６の下部、そして、複数のリセス１２６Ｒ内に配置され、第２水平方向Ｙで隣接する２個の埋め込みコンタクトＢＣと連結されうる。例えば、残留絶縁層１５４の一端部が、隣接する２個の埋め込みコンタクトＢＣのうち１つの埋め込みコンタクトＢＣと連結されて残留絶縁層１５４の他端部が、隣接する２個の埋め込みコンタクトＢＣのうち他の埋め込みコンタクトＢＣと連結されうる。
【0069】
エッチング残留物ＲＤ（図１１Ｂ参照）が残留絶縁層１５４に変換されることにより、隣接する２個の埋め込みコンタクトＢＣの間に所望しない短絡またはブリッジが発生する問題点が効果的に防止されうる。
【0070】
【0071】
一部実施例において、複数の絶縁フェンス１５０は、シリコン窒化物を含みうる。複数の絶縁フェンス１５０は、複数の埋め込みコンタクトＢＣの上面と同じレベルに配置される上面を有することができる。
【0072】
【0073】
複数の埋め込みコンタクトＢＣは、複数の絶縁フェンス１５０の上面より低いレベルに配置される上面を有しうる。また、エッチング工程によって、第３スペーサ層１４６の側壁の一部を露出させうる。
【0074】
一部実施例において、前記エッチング工程において複数の絶縁フェンス１５０の側壁上に配置される垂直絶縁層１５２の一部が共に除去されうる。これにより、垂直絶縁層１５２は、複数の埋め込みコンタクトＢＣ上面と同じレベルに配置される上面を有することができる。
【0075】
【0076】
複数のランディングパッドＬＰの底部は、複数の絶縁フェンス１５０の間、及び複数のビットラインＢＬの間に配置されうる。引き続き、複数のランディングパッドＬＰをカバーする絶縁パターン１６０を形成することができる。
【0077】
図２を再び参照すれば、ランディングパッドＬＰに連結される複数の下部電極１８２を形成し、複数の下部電極１８２の側壁上にキャパシタ誘電層１８４及び上部電極１８６を順次に形成しうる。そのような方法を遂行して集積回路素子１０が完成されうる。
【0078】
本発明の集積回路素子の製造方法によれば、複数のビットラインＢＬ間の空間に露出される基板１１０の一部を除去してラインタイプまたはトレンチタイプの埋め込みコンタクトホールＢＣＨを形成し、複数のビットラインＢＬ間の空間を満たす予備コンタクト層ＰＢＣを形成し、それをパターニングして複数の埋め込みコンタクトＢＣを形成しうる。引き続き、複数の埋め込みコンタクトＢＣの露出側面上に選択的酸化または選択的窒化工程を遂行して垂直絶縁層１５２を形成し、複数の埋め込みコンタクトＢＣ間の空間を満たす絶縁フェンス１５０を形成しうる。したがって、予備コンタクト層ＰＢＣの除去工程において、残留するポリシリコン残留物が前記選択的酸化工程によって酸化されるか、前記選択的窒化工程で窒化され、これにより、埋め込みコンタクトＢＣ間のブリッジ不良発生が防止されうる。
【0079】
図１６は、本発明の技術的思想の実施例による集積回路素子を含むシステムを示す構成図である。
【0080】
図１６を参照すれば、システム１０００は、制御器１０１０、入／出力装置１０２０、記憶装置１０３０、インターフェース１０４０、及びバス１０５０を含む。
【0081】
システム１０００は、モバイルシステム、または情報を伝送／受信するシステムでもある。一部実施例において、前記モバイルシステムは、携帯用コンピュータ、ウェブタブレット(web tablet)、モバイルフォン、デジタルミュージックプレーヤ、またはメモリカードでもある。
【0082】
制御器１０１０は、システム１０００における実行プログラムを制御するためのものであって、マイクロプロセッサ、デジタル信号処理器(digital signal processor)、マイクロコントローラ、またはそれと類似した装置からなりうる。
【0083】
入／出力装置１０２０は、システム１０００のデータを入力または出力するのに用いられる。システム１０００は、入／出力装置１０２０を用いて外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換しうる。入／出力装置１０２０は、例えば、タッチスクリーン、タッチパッド、キーボード、または表示装置(display)でもある。
【0084】
記憶装置１０３０は、制御器１０１０の動作のためのデータを保存するか、制御器１０１０で処理されたデータを保存する。前記記憶装置１０３０は、前述した本発明の技術的思想による集積回路素子１０を含みうる。
【0085】
インターフェース１０４０は、前記システム１０００と外部装置とのデータ伝送通路でもある。制御器１０１０、入／出力装置１０２０、記憶装置１０３０、及びインターフェース１０４０は、バス１０５０を介して互いに通信することができる。
【0086】
以上、添付図面を参照して本発明の技術的思想の実施例を説明したが、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せずとも、他の具体的な形状にも実施可能であるということを理解できるであろう。したがって、前述した実施例は、全面的に例示的なものであって、限定的なものではないということを理解せねばならない。
【符号の説明】
【0087】
１０ 集積回路素子
１１０ 基板
１１２ 素子分離膜
１１２Ｔ 素子分離トレンチ
１１４ 第１バッファ絶縁層
１１６ 第２バッファ絶縁層
１２２ ゲート誘電膜
１２４ ゲート電極
１２６ ワードラインキャッピング層
１２６Ｒ リセス
１３２ 下部導電層
１３４ 中間導電層
１３６ ビットライン導電層
１３８ ビットラインキャッピング層
１３８Ａ 第１キャッピング層
１３８Ｂ 第２キャッピング層
１３８Ｃ 第３キャッピング層
１４０ スペーサ
１４２ 第１スペーサ層
１４４ 第２スペーサ層
１４６ 第３スペーサ層
１５０ 絶縁フェンス
１５４ 残留絶縁層
ＭＣＡ メモリセルアレイ領域
ＡＣ 活性領域
ＷＬ ワードライン
Ｘ 第１水平方向
Ｙ 第２水平方向
ＢＬ ビットライン
ＤＣ ビットラインコンタクト
ＢＣ 埋め込みコンタクト
ＬＰ ランディングパッド
１１０ 基板
１１２ 素子分離膜
１１２Ｔ 素子分離トレンチ
１１４ 第１バッファ絶縁層
１１６ 第２バッファ絶縁層
１２２ ゲート誘電膜
１２４ ゲート電極
１２６ ワードラインキャッピング層
１２６Ｒ リセス
１３２ 下部導電層
１３４ 中間導電層
１３６ ビットライン導電層
１３８ ビットラインキャッピング層
１３８Ａ 第１キャッピング層
１３８Ｂ 第２キャッピング層
１３８Ｃ 第３キャッピング層
１４０ スペーサ
１４２ 第１スペーサ層
１４４ 第２スペーサ層
１４６ 第３スペーサ層
１５０ 絶縁フェンス
１５４ 残留絶縁層
ＭＣＡ メモリセルアレイ領域
ＡＣ 活性領域
ＷＬ ワードライン
Ｘ 第１水平方向
Ｙ 第２水平方向
ＢＬ ビットライン
ＤＣ ビットラインコンタクト
ＢＣ 埋め込みコンタクト
ＬＰ ランディングパッド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16】