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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024046738
(43)【公開日】2024-04-04
(54)【発明の名称】半導体装置及びこれを含むデータ格納システム
(51)【国際特許分類】
H10B 43/27 20230101AFI20240328BHJP
H10B 41/27 20230101ALI20240328BHJP
H01L 21/336 20060101ALI20240328BHJP
H01L 27/12 20060101ALI20240328BHJP
【ＦＩ】
H10B43/27
H10B41/27
H01L29/78 371
H01L27/12 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023118235
(22)【出願日】2023-07-20
(31)【優先権主張番号】10-2022-0121006
(32)【優先日】2022-09-23
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】鄭 聖熙
(72)【発明者】
【氏名】金 亨珍
(72)【発明者】
【氏名】申 重植
(72)【発明者】
【氏名】韓 智勳
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083HA02
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083NA01
5F083PR05
5F083PR21
5F083PR22
5F083ZA28
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH01
5F101BH02
5F101BH04
5F101BH15
(57)【要約】
【課題】
本発明は、半導体装置及びこれを含むデータ格納システムに関する。
【解決手段】
本発明の実施形態による半導体装置は、プレート層及び前記プレート層上に順次に積層される第１水平導電層及び第２水平導電層を含むソース構造物と、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、前記ゲート電極を貫通して前記第１方向に沿って延長され、前記第１水平導電層と接触するチャンネル層を含むチャンネル構造物と、前記ゲート電極を貫通して前記第１方向及び前記第１方向に垂直な第２方向に延長される分離領域と、を含む。前記第１水平導電層は、前記分離領域の下で水平に延長され、前記分離領域と前記第１方向に沿って重畳するシーム（ｓｅａｍ）を有する。
【選択図】図２
本発明は、半導体装置及びこれを含むデータ格納システムに関する。
【解決手段】
本発明の実施形態による半導体装置は、プレート層及び前記プレート層上に順次に積層される第１水平導電層及び第２水平導電層を含むソース構造物と、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、前記ゲート電極を貫通して前記第１方向に沿って延長され、前記第１水平導電層と接触するチャンネル層を含むチャンネル構造物と、前記ゲート電極を貫通して前記第１方向及び前記第１方向に垂直な第２方向に延長される分離領域と、を含む。前記第１水平導電層は、前記分離領域の下で水平に延長され、前記分離領域と前記第１方向に沿って重畳するシーム（ｓｅａｍ）を有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体装置であって、
プレート層、及び、前記プレート層上に順次に積層される第１水平導電層及び第２水平導電層を含む、ソース構造物と、
前記ソース構造物の上面に垂直な第１方向に沿って、互いに離隔して積層される、ゲート電極と、
前記ゲート電極を貫通して、前記第１方向に沿って延長され、前記第１水平導電層と接触する、チャンネル層を含む、チャンネル構造物と、
前記ゲート電極を貫通して、前記第１方向及び前記第１方向に垂直な第２方向に延長される、分離領域と、
を含み、
前記第１水平導電層は、前記分離領域の下で水平に延長され、前記分離領域と前記第１方向に沿って重畳するシーム（ｓｅａｍ）を有する、
半導体装置。
プレート層、及び、前記プレート層上に順次に積層される第１水平導電層及び第２水平導電層を含む、ソース構造物と、
前記ソース構造物の上面に垂直な第１方向に沿って、互いに離隔して積層される、ゲート電極と、
前記ゲート電極を貫通して、前記第１方向に沿って延長され、前記第１水平導電層と接触する、チャンネル層を含む、チャンネル構造物と、
前記ゲート電極を貫通して、前記第１方向及び前記第１方向に垂直な第２方向に延長される、分離領域と、
を含み、
前記第１水平導電層は、前記分離領域の下で水平に延長され、前記分離領域と前記第１方向に沿って重畳するシーム（ｓｅａｍ）を有する、
半導体装置。
【請求項2】
前記第１水平導電層は、前記分離領域と前記第１方向に沿って重畳し、下面から延長されて前記プレート層内に突き出る下部突出部を有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第１水平導電層において、前記下部突出部の下端は、第１レベルに位置し、前記チャンネル層と接触する領域における下端は、前記第１レベルより高い第２レベルに位置する、
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項4】
前記下部突出部と前記チャンネル構造物との間において、前記第１水平導電層の下面は、前記第２レベルより高い第３レベルに位置する、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記第１水平導電層の前記下部突出部の下端のレベルは、前記チャンネル構造物の下端のレベルと同一であるか、または、それより低い、
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項6】
前記第１水平導電層は、上面に位置し、前記プレート層に向かって下方に窪んだ上部凹部を有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項7】
前記第２水平導電層は、前記分離領域と前記第１方向に沿って重畳する開口部を有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項8】
前記分離領域は、前記第１方向及び前記第２方向に垂直な第３方向に沿って、前記第２水平導電層の前記開口部上で第１幅を有し、前記開口部内で前記第１幅より小さい第２幅を有する、
請求項７に記載の半導体装置。
請求項７に記載の半導体装置。
【請求項9】
前記開口部の幅は、６０ｎｍ～１００ｎｍの範囲である、
請求項７に記載の半導体装置。
請求項７に記載の半導体装置。
【請求項10】
前記分離領域は、前記第２水平導電層の端部に沿って折り曲げられる、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項11】
前記第１水平導電層において、前記シーム（ｓｅａｍ）は、前記第１方向において第１長さを有し、前記第１方向に垂直な水平方向において前記第１長さより大きい第２長さを有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
前記半導体装置は、さらに、
前記シーム（ｓｅａｍ）の周りに沿って延長され、前記第１水平導電層の上面を通じて露出するソース絶縁層、を含む、
請求項１に記載の半導体装置。
前記シーム（ｓｅａｍ）の周りに沿って延長され、前記第１水平導電層の上面を通じて露出するソース絶縁層、を含む、
請求項１に記載の半導体装置。
【請求項13】
前記ソース絶縁層は、前記第１水平導電層の上面から前記分離領域内に突き出た形態を有する、
請求項１２に記載の半導体装置。
請求項１２に記載の半導体装置。
【請求項14】
前記半導体装置は、さらに、
前記ソース構造物の下に配置され、基板及び前記基板上の回路素子を含む周辺回路構造物、を含む、
請求項１に記載の半導体装置。
前記ソース構造物の下に配置され、基板及び前記基板上の回路素子を含む周辺回路構造物、を含む、
請求項１に記載の半導体装置。
【請求項15】
半導体装置であって、
プレート層及び前記プレート層上の水平導電層を含む、ソース構造物と、
前記ソース構造物の上面に垂直な第１方向に沿って、互いに離隔して積層される、ゲート電極と、
前記ゲート電極を貫通して前記第１方向に沿って延長され、前記水平導電層と接触する、チャンネル層を含む、チャンネル構造物と、
前記ゲート電極を貫通して前記第１方向及び前記第１方向に垂直な第２方向に延長される、分離領域と、
を含み、
前記水平導電層は、前記分離領域と前記第１方向に沿って重畳し、下面から前記プレート層内に突き出る下部突出部、を有する、
半導体装置。
プレート層及び前記プレート層上の水平導電層を含む、ソース構造物と、
前記ソース構造物の上面に垂直な第１方向に沿って、互いに離隔して積層される、ゲート電極と、
前記ゲート電極を貫通して前記第１方向に沿って延長され、前記水平導電層と接触する、チャンネル層を含む、チャンネル構造物と、
前記ゲート電極を貫通して前記第１方向及び前記第１方向に垂直な第２方向に延長される、分離領域と、
を含み、
前記水平導電層は、前記分離領域と前記第１方向に沿って重畳し、下面から前記プレート層内に突き出る下部突出部、を有する、
半導体装置。
【請求項16】
前記下部突出部と前記第１方向に沿って重畳する前記水平導電層の上面の一部は、前記分離領域の下面と接触する、
請求項１５に記載の半導体装置。
請求項１５に記載の半導体装置。
【請求項17】
前記水平導電層は、前記分離領域の下で水平に延長される、
請求項１５に記載の半導体装置。
請求項１５に記載の半導体装置。
【請求項18】
前記水平導電層は、前記分離領域と前記第１方向に沿って重畳するシーム（ｓｅａｍ）を有する、
請求項１５に記載の半導体装置。
請求項１５に記載の半導体装置。
【請求項19】
データ格納システムであって、
基板、前記基板上の回路素子、前記回路素子上の下部配線ライン、及び、前記回路素子と電気的に連結される入出力パッドを含む、半導体格納装置と、
前記入出力パッドを通じて前記半導体格納装置と電気的に連結され、前記半導体格納装置を制御する、コントローラと、
を含み、
前記半導体格納装置は、さらに、
プレート層及び前記プレート層上の水平導電層を含む、ソース構造物と、
前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層される、ゲート電極と、
前記ゲート電極を貫通して前記第１方向に沿って延長され、前記水平導電層と接触する、チャンネル層を含む、チャンネル構造物と、
前記ゲート電極を貫通して前記第１方向及び前記第１方向に垂直な第２方向に延長される、分離領域と、
を含み、
前記水平導電層は、前記分離領域と前記第１方向に沿って重畳するように前記分離領域の下で水平に延長される、
データ格納システム。
基板、前記基板上の回路素子、前記回路素子上の下部配線ライン、及び、前記回路素子と電気的に連結される入出力パッドを含む、半導体格納装置と、
前記入出力パッドを通じて前記半導体格納装置と電気的に連結され、前記半導体格納装置を制御する、コントローラと、
を含み、
前記半導体格納装置は、さらに、
プレート層及び前記プレート層上の水平導電層を含む、ソース構造物と、
前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層される、ゲート電極と、
前記ゲート電極を貫通して前記第１方向に沿って延長され、前記水平導電層と接触する、チャンネル層を含む、チャンネル構造物と、
前記ゲート電極を貫通して前記第１方向及び前記第１方向に垂直な第２方向に延長される、分離領域と、
を含み、
前記水平導電層は、前記分離領域と前記第１方向に沿って重畳するように前記分離領域の下で水平に延長される、
データ格納システム。
【請求項20】
前記水平導電層において、
前記分離領域と前記第１方向に沿って重畳する第１領域における下面は、第１レベルに位置し、
前記チャンネル層と接触する第２領域における下端は、前記第１レベルより高い第２レベルに位置し、
前記第１領域と前記第２領域の間の第３領域における下端は、前記第２レベルより高い第３レベルに位置する、
請求項１９に記載のデータ格納システム。
前記分離領域と前記第１方向に沿って重畳する第１領域における下面は、第１レベルに位置し、
前記チャンネル層と接触する第２領域における下端は、前記第１レベルより高い第２レベルに位置し、
前記第１領域と前記第２領域の間の第３領域における下端は、前記第２レベルより高い第３レベルに位置する、
請求項１９に記載のデータ格納システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びこれを含むデータ格納システムに関する。
【背景技術】
【0002】
データ格納を要するデータ格納システムにおいて、高容量のデータが格納可能な半導体装置が求められている。これにより、半導体装置のデータ格納容量を増加させることができる方案が研究されている。例えば、半導体装置のデータ格納容量を増加させるための方法の一つとして、２次元的に配列されるメモリーセルの代わりに、３次元的に配列されるメモリーセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が達成しようとする技術的課題のうち一つは、信頼性及び量産性が向上された半導体装置を提供することにある。
【0004】
本発明が達成しようとする技術的課題のうち一つは、信頼性及び量産性が向上された半導体装置を含む、データ格納システムを提供することにある。
【課題を解決するための手段】
【0005】
例示的な実施形態による半導体装置は、プレート層及び前記プレート層上に順次に積層される第１及び第２水平導電層を含むソース構造物と、前記ソース構造物の上面に垂直な第１方向に沿って、互いに離隔して積層されるゲート電極と、前記ゲート電極を貫通して、前記第１方向に沿って延長され、前記第１水平導電層と接触するチャンネル層、を含むチャンネル構造物と、前記ゲート電極を貫通して、前記第１方向及び前記第１方向に垂直な第２方向に延長される分離領域とを含み、前記第１水平導電層は、前記分離領域の下で水平に延長され、前記分離領域と前記第１方向に沿って重畳するシーム（ｓｅａｍ）を有し得る。
【0006】
例示的な実施形態による半導体装置は、プレート層及び前記プレート層上の水平導電層を含むソース構造物と、前記ソース構造物の上面に垂直な第１方向に沿って、互いに離隔して積層されるゲート電極と、前記ゲート電極を貫通して前記第１方向に沿って延長され、前記水平導電層と接触するチャンネル層を含む、チャンネル構造物と、前記ゲート電極を貫通して前記第１方向及び前記第１方向に垂直な第２方向に延長される分離領域とを含み、前記水平導電層は、前記分離領域と前記第１方向に沿って重畳し、下面から前記プレート層内に突き出る下部突出部を有し得る。
【0007】
例示的な実施形態によるデータ格納システムは、基板、前記基板上の回路素子、前記回路素子上の下部配線ライン、及び、前記回路素子と電気的に連結される入出力パッドを含む半導体格納装置と、前記入出力パッドを通じて前記半導体格納装置と電気的に連結され、前記半導体格納装置を制御するコントローラとを含み、前記半導体格納装置は、プレート層及び前記プレート層上の水平導電層を含むソース構造物と、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、前記ゲート電極を貫通して前記第１方向に沿って延長され、前記水平導電層と接触するチャンネル層を含むチャンネル構造物と、前記ゲート電極を貫通して前記第１方向及び前記第１方向に垂直な第２方向に延長される分離領域とをさらに含み、前記水平導電層は、前記分離領域と前記第１方向に沿って重畳するように前記分離領域の下で水平に延長され得る。
【発明の効果】
【0008】
分離領域の下で水平に延長される第１水平導電層を含むことで、信頼性及び量産性が向上された半導体装置が提供され得る。
【0009】
本発明の多様かつ有益な長所と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解され得る。
【図面の簡単な説明】
【0010】
【図1】例示的な実施形態による、半導体装置の概略的な平面図である。
【図2】例示的な実施形態による、半導体装置の概略的な断面図である。
【図3】例示的な実施形態による、半導体装置の部分拡大図である。
【図4a】例示的な実施形態による、半導体装置を概略的に示す部分拡大図である。
【図4b】例示的な実施形態による、半導体装置を概略的に示す部分拡大図である。
【図4c】例示的な実施形態による、半導体装置を概略的に示す部分拡大図である。
【図5a】例示的な実施形態による、半導体装置を概略的に示す断面図である。
【図5b】例示的な実施形態による、半導体装置を概略的に示す部分拡大図である。
【図6】例示的な実施形態による、半導体装置の概略的な断面図である。
【図7】例示的な実施形態による、半導体装置の概略的な断面図である。
【図8】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図9】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図10】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図11】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図12】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図13】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図14】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図15a】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図15b】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図15c】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図15d】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図15e】例示的な実施形態による、半導体装置の製造方法を説明するための概略的な断面図である。
【図16】例示的な実施形態による、半導体装置を含むデータ格納システムを概略的に示した図面である。
【図17】例示的な実施形態による、半導体装置を含むデータ格納システムを概略的に示した斜視図である。
【図18】例示的な実施形態による、半導体パッケージを概略的に示した断面図である。
【発明を実施するための形態】
【0011】
以下、添付された図面を参照して本発明の好ましい実施形態を次のように説明する。
【0012】
図１は、例示的な実施形態による半導体装置の概略的な平面図であり、図２は、例示的な実施形態による半導体装置の概略的な断面図であって、図１の切断線Ｉ－Ｉ’に沿った断面を示し、図３は、例示的な実施形態による半導体装置の部分拡大図であって、図２の「Ａ」領域を拡大して示す。
【0013】
図１～図３を参照すると、半導体装置１００は、基板２０１を含む第１半導体構造物である周辺回路領域ＰＥＲＩ及びソース構造物ＳＳを含む第２半導体構造物である、メモリーセル領域ＣＥＬＬを含み得る。メモリーセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩ上に配置され得る。例示的な実施形態において、これと反対に、メモリーセル領域ＣＥＬＬが周辺回路領域ＰＥＲＩの下に配置されてもよい。
【0014】
周辺回路領域ＰＥＲＩは、基板２０１、基板２０１内の不純物領域２０５及び素子分離層２１０、基板２０１上に配置された回路素子２２０、周辺領域絶縁層２９０、下部コンタクトプラグ２７０、及び下部配線ライン２８０を含み得る。
【0015】
基板２０１は、ｘ方向とｙ方向に延長される上面を有することができる。基板２０１には、素子分離層２１０によって活性領域が定義され得る。前記活性領域の一部には、不純物を含む不純物領域２０５が配置され得る。基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含み得る。基板２０１は、バルクウェーハ、エピタキシャル層、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層、またはＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層で提供され得る。
【0016】
回路素子２２０は、水平（ｐｌａｎａｒ）トランジスターを含み得る。それぞれの回路素子２２０は、回路ゲート誘電層２２２、スペーサ層２２４、及び回路ゲート電極２２５を含み得る。回路ゲート電極２２５の両側で基板２０１内には、ソース／ドレイン領域として不純物領域２０５が配置され得る。
【0017】
周辺領域絶縁層２９０は、基板２０１上において回路素子２２０上に配置され得る。周辺領域絶縁層２９０は、複数の絶縁層を含み得る。周辺領域絶縁層２９０は、絶縁性物質からなることができる。
【0018】
下部コンタクトプラグ２７０及び下部配線ライン２８０は、回路素子２２０及び不純物領域２０５と電気的に連結される下部配線構造物をなすことができる。下部コンタクトプラグ２７０は円柱状を有し、下部配線ライン２８０はライン形態を有することができる。下部コンタクトプラグ２７０及び下部配線ライン２８０は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができ、それぞれの構成は、拡散防止層（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）を、さらに、含むこともできる。但し、例示的な実施形態において、下部コンタクトプラグ２７０及び下部配線ライン２８０の層数及び配置形態は、多様に変更され得る。
【0019】
メモリーセル領域ＣＥＬＬは、ソース構造物ＳＳ、ソース構造物ＳＳ上に積層されたゲート電極１３０、ソース構造物ＳＳ上にゲート電極１３０と交互に積層される層間絶縁層１２０、ゲート電極１３０の積層構造物ＧＳを貫通するように配置され、チャンネル層１４０をそれぞれ含むチャンネル構造物ＣＨ、積層構造物ＧＳの一部を貫通する上部分離領域ＵＳ、積層構造物ＧＳを貫通して延長される分離領域ＭＳ、チャンネル構造物ＣＨ上のコンタクトプラグ１７０、ゲート電極１３０及びチャンネル構造物ＣＨを覆うセル領域絶縁層１９０を含み得る。
【0020】
メモリーセル領域ＣＥＬＬにおいて、それぞれのチャンネル構造物ＣＨを中心として一つのメモリーセルストリングが構成されてよく、複数のメモリーセルストリングが、ｘ方向とｙ方向に列と行をなして、配列され得る。
【0021】
ソース構造物ＳＳは、プレート層１０１及びプレート層１０１上の第１及び第２水平導電層１０２、１０４を含み得る。ソース構造物ＳＳは、半導体装置１００の共通ソースラインとして機能することができる。
【0022】
プレート層１０１は、ｘ方向とｙ方向に延長される上面を有することができる。プレート層１０１は、ドーピングされた半導体物質、金属物質、及び金属－半導体化合物（例えば、シリサイド）のうち少なくとも一つを含み得る。プレート層１０１は、多結晶シリコン層のような多結晶半導体層またはエピタキシャル層で提供され得る。
【0023】
第１及び第２水平導電層１０２、１０４は、プレート層１０１の上面上に順次に積層されて配置され得る。第１水平導電層１０２は、プレート層１０１と第２水平導電層１０４との間で、水平に延長され得る。図３に示すように、第１水平導電層１０２は、チャンネル層１４０の周りにおいて、チャンネル層１４０と直接連結され得る。第１水平導電層１０２は、チャンネル層１４０に沿って上下に一部延長されて、チャンネル層１４０と接触し得る。第１水平導電層１０２は、分離領域ＭＳの下で水平に延長され得る。第１水平導電層１０２は、分離領域ＭＳと垂直な方向、例えば、ｚ方向に重畳することができる。第１水平導電層１０２の上面の一部は、分離領域ＭＳの下面、例えば、最下面と接触することができる。
【0024】
図３に示すように、第１水平導電層１０２は、下面から延長されてプレート層１０１内に突き出た下部突出部ＬＰを有することができる。下部突出部ＬＰは、分離領域ＭＳと垂直に重畳する領域に位置することができる。下部突出部ＬＰの側面は、第２水平導電層１０４の開口部ＳＯの側面からの延長線上に位置することができる。
【0025】
第１水平導電層１０２は、開口部ＳＯを通じて上部に一部延長されて、開口部ＳＯを通じて露出した、第２水平導電層１０４の側面を一部覆うことができる。但し、一部の実施形態において、第１水平導電層１０２は、開口部ＳＯ内に延長されなくてもよい。第１水平導電層１０２は、開口部ＳＯ内で上面に位置し、プレート層１０１に向かって下方に窪んだ上部凹部ＵＣを有することができる。上部凹部ＵＣは、開口部ＳＯのｙ方向に沿った中心、または上記中心に隣接した領域に位置することができる。
【0026】
第１水平導電層１０２は、内部にシーム（ｓｅａｍ）ＳＥを有することができる。シームＳＥは、ボイド（ｖｏｉｄ）と指称されてもよく、エア（ａｉｒ）領域であってよい。シームＳＥは、少なくとも一部が分離領域ＭＳと垂直に重畳して位置することができる。シームＳＥは、チャンネル層１４０から水平に離隔して、位置することができる。本実施形態において、シームＳＥは、ｙ方向に第１長さＬ１を有し、ｚ方向に第１長さＬ１より小さい第２長さＬ２を有することができる。但し、シームＳＥの具体的な形状は、実施形態で多様に変更され得る。
【0027】
第１水平導電層１０２の下面は、複数のレベルに位置することができる。図３に示すように、下部突出部ＬＰの下端は、第１レベルＬＶ１に位置し、チャンネル層１４０と接触する領域における下端は、第１レベルＬＶ１より高い第２レベルＬＶ２に位置し、下部突出部ＬＰとチャンネル構造物ＣＨとの間において、第１水平導電層１０２の下面は、第２レベルＬＶ２より高い第３レベルＬＶ３に位置することができる。第１レベルＬＶ１は、チャンネル構造物ＣＨの下端のレベルである第４レベルＬＶ４と同一であるか、それより低くてよい。第１水平導電層１０２の上面も、複数のレベルに位置することができる。例えば、チャンネル層１４０と接触する領域における第１水平導電層１０２の上端のレベルは、分離領域ＭＳと接触する領域における第１水平導電層１０２の上面のレベルより高くてよく、チャンネル構造物ＣＨと開口部ＳＯとの間における第１水平導電層１０２の上面のレベルは、前記レベルより低くてよい。
【0028】
第２水平導電層１０４は、第１水平導電層１０２上に位置することができる。第２水平導電層１０４は、第１水平導電層１０２とは異なり、連続的に延長されず、開口部ＳＯを有することができる。開口部ＳＯは、分離領域ＭＳと垂直に重畳する領域に位置することができる。第２水平導電層１０４の厚さは、第１水平導電層１０２の厚さより小さくてよい。
【0029】
第１及び第２水平導電層１０２、１０４は、半導体物質を含む半導体層であってよく、例えば、多結晶シリコンを含み得る。この場合、例えば、第１水平導電層１０２は、プレート層１０１と同一の導電型の不純物でドーピングされた層であってよい。第２水平導電層１０４は、ドーピングされた層であるか、真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層でありながら、第１水平導電層１０２から拡散した不純物を含む層であってよい。但し、第２水平導電層１０４の物質は、半導体物質に限定されず、実施形態によって絶縁層に代替されることも可能である。例示的な実施形態において、第１水平導電層１０２の上面と第２水平導電層１０４の下面との間には、相対的に薄い厚さの絶縁層が介在されてもよい。これは、半導体装置１００の製造工程中に除去されずに残存する、水平絶縁層１１０（図８参照）の一部であってよい。
【0030】
ゲート電極１３０は、ソース構造物ＳＳ上に垂直に離隔して積層されて積層構造物ＧＳをなすことができる。ゲート電極１３０は、接地選択トランジスターのゲートをなす下部ゲート電極１３０Ｌ、複数のメモリーセルをなすメモリーゲート電極１３０Ｍ、及びストリング選択トランジスターのゲートをなす上部ゲート電極１３０Ｕを含み得る。半導体装置１００の容量によってメモリーセルをなすメモリーゲート電極１３０Ｍの個数が決められ得る。実施形態によって、上部及び下部ゲート電極１３０Ｕ、１３０Ｌは、それぞれ１個～４個またはそれ以上であってよく、メモリーゲート電極１３０Ｍと同一であるか、異なる構造を有することができる。例示的な実施形態において、ゲート電極１３０は、上部ゲート電極１３０Ｕの上部及び／又は下部ゲート電極１３０Ｌの下部に配置され、ゲート誘導漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）ＧＩＤＬ現象を利用した消去動作に用いられる、消去トランジスターをなすゲート電極１３０をさらに含み得る。また、一部のゲート電極１３０、例えば、上部または下部ゲート電極１３０Ｕ、１３０Ｌに隣接したメモリーゲート電極１３０Ｍは、ダミーゲート電極であってよい。
【0031】
ゲート電極１３０は、金属物質、例えば、タングステン（Ｗ）を含み得る。実施形態によって、ゲート電極１３０は、多結晶シリコンまたは金属シリサイド物質を含み得る。例示的な実施形態において、ゲート電極１３０は、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができ、例えば、前記拡散防止膜は、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、または、これらの組み合わせを含み得る。
【0032】
層間絶縁層１２０は、ソース構造物ＳＳ上に配置され、ゲート電極１３０の間に配置され得る。層間絶縁層１２０も、ゲート電極１３０と同様に、ソース構造物ＳＳの上面に垂直な方向において互いに離隔して配置され得る。層間絶縁層１２０は、シリコン酸化物またはシリコン窒化物のような絶縁性物質を含み得る。
【0033】
チャンネル構造物ＣＨは、それぞれ一つのメモリーセルストリングをなし、ソース構造物ＳＳ上に、行と列をなしながら、互いに離隔して配置され得る。チャンネル構造物ＣＨは、ｘ－ｙ平面において、格子柄を形成するように配置されるか、一方向にジグザグ形態で配置され得る。チャンネル構造物ＣＨは、チャンネルホール内を満たす柱状を有し、縦横比によって、プレート層１０１に近くなるほど細くなる、傾いた側面を有することができる。図３に示すように、チャンネル構造物ＣＨのそれぞれは、チャンネル層１４０、チャンネル層１４０の外側面上のチャンネル誘電層１４５、チャンネル層１４０内側のチャンネル埋込絶縁層１４７、及び上端のチャンネルパッド１４９を含み得る。
【0034】
チャンネル層１４０は、内部のチャンネル埋込絶縁層１４７を取り囲む環形（ａｎｎｕｌａｒ）で形成され得る。但し、一部の実施形態において、チャンネル埋込絶縁層１４７が省略され、チャンネル層１４０は、チャンネルホールの内部を満たす円柱のような柱状を有してもよい。チャンネル層１４０は、下部で第１水平導電層１０２と連結され得る。チャンネル層１４０は、多結晶シリコンまたは単結晶シリコンのような半導体物質を含み得る。
【0035】
チャンネル誘電層１４５は、ゲート電極１３０とチャンネル層１４０との間に配置され得る。チャンネル誘電層１４５は、チャンネル構造物ＣＨが配置されるチャンネルホールの内側面及び底面を覆うように配置され得る。チャンネル誘電層１４５は、ゲート電極１３０から順次に積層されたトンネリング層、電荷格納層、及びブロッキング層を含み得る。前記トンネリング層は、電荷を前記電荷格納層でトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、またはこれらの組み合わせを含み得る。前記電荷格納層は、電荷トラップ層またはフローティングゲート導電層であってよい。前記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）誘電物質、またはこれらの組み合わせを含み得る。例示的な実施形態において、チャンネル誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延長され得る。
【0036】
チャンネル埋込絶縁層１４７は、チャンネル層１４０内でチャンネルホールを満たすように配置され得る。チャンネル埋込絶縁層１４７は、絶縁性物質を含むことができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、またはこれらの組み合わせを含み得る。
【0037】
チャンネルパッド１４９は、チャンネル構造物ＣＨにおいてチャンネル層１４０の上端上に配置され得る。チャンネルパッド１４９は、チャンネル層１４０と物理的及び電気的に連結され得る。チャンネルパッド１４９は、例えば、ドーピングされた多結晶シリコンまたはドーピングされた単結晶シリコンを含み得る。
【0038】
上部分離領域ＵＳは、ｙ方向に沿って隣接する分離領域ＭＳの間でｘ方向に延長され得る。上部分離領域ＵＳは、ゲート電極１３０のうち最上部の上部ゲート電極を含む一部のゲート電極１３０を貫通するように配置され得る。上部分離領域ＵＳは、例えば、上部から三つのゲート電極１３０をｙ方向に互いに分離させることができる。但し、上部分離領域ＵＳによって分離されるゲート電極１３０の個数は、実施形態で多様に変更され得る。上部分離領域ＵＳは絶縁物質を含み得る。
【0039】
分離領域ＭＳは、ｘ方向に沿って延長されて、ゲート電極１３０をｙ方向に沿って互いに分離することができる。図１に示すように、分離領域ＭＳは互いに平行に配置されることができ、平面図上でｙ方向に沿った側面が屈曲した形状を有することができる。分離領域ＭＳは、例えば、円形が拡張して互いに連結された形状を有することができる。これにより、分離領域ＭＳは、ｙ方向に沿った幅が一定でなくてよく、複数の幅を有することができる。
【0040】
分離領域ＭＳは、図２に示すように、ゲート電極１３０、層間絶縁層１２０、及び第２水平導電層１０４を貫通してｚ方向に延長され、第１水平導電層１０２と接触し得る。分離領域ＭＳは、高い縦横比によって、ソース構造物ＳＳに向かいながら幅が減少する形状を有することができる。分離領域ＭＳの上面は、チャンネル構造物ＣＨの上面と実質的に同一のレベルに位置することができるが、これに限定されない。
【0041】
それぞれの分離領域ＭＳは、下部において第２水平導電層１０４の上面及び側面を覆いながら延長され得る。分離領域ＭＳは、第２水平導電層１０４の開口部ＳＯを満たすことができ、分離領域ＭＳの下面または下端は、第１水平導電層１０２と接触し得る。分離領域ＭＳは、第２水平導電層１０４上で一定傾斜の側面を有し、第２水平導電層１０４の側面に沿って折り曲げられて、不連続的に減少した幅を有することができる。分離領域ＭＳは、第２水平導電層１０４の端部において、第２水平導電層１０４の上面及び側面に沿って折り曲げられてよい。分離領域ＭＳは、開口部ＳＯ内でｙ方向に沿って第１幅Ｗ１を有し、開口部ＳＯ及び第２水平導電層１０４上で第１幅Ｗ１より大きい第２幅Ｗ２を有することができる。第１幅Ｗ１は、約６０ｎｍ～約１００ｎｍの範囲であってよい。第１水平導電層１０２において、チャンネル構造物ＣＨと分離領域ＭＳとの間の厚さは、第１幅Ｗ１より大きくてよい。
【0042】
分離領域ＭＳのそれぞれは、トレンチ内に配置される分離絶縁層１０５を含み得る。分離絶縁層１０５は、絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含み得る。一部の実施形態において、分離絶縁層１０５内に導電層が、さらに配置されてもよい。この場合、前記導電層は、ソース構造物ＳＳと電気的に連結されるコンタクトプラグとして機能することができる。
【0043】
コンタクトプラグ１７０は、チャンネル構造物ＣＨ上に配置され得る。コンタクトプラグ１７０は、円柱状を有することができ、縦横比によって、プレート層１０１に向かうほど幅が減少するように、傾いた側面を有することができる。コンタクトプラグ１７０は、チャンネル構造物ＣＨを、ビットラインのような上部配線構造物と電気的に連結することができる。コンタクトプラグ１７０は、導電性物質からなり得る。例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、及び銅（Ｃｕ）のうち少なくとも一つを含み得る。
【0044】
セル領域絶縁層１９０は、ゲート電極１３０及びチャンネル構造物ＣＨを覆うように配置され得る。セル領域絶縁層１９０は、実施形態によって、複数の絶縁層を含み得る。セル領域絶縁層１９０は、絶縁性物質から成り得る。例えば、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物のうち少なくとも一つを含み得る。
【0045】
【0046】
図４ａを参照すると、半導体装置１００ａにおいて、第１水平導電層１０２内のシームＳＥａの形状は、図３の実施形態と異なってよい。本実施形態において、シームＳＥａは、ｙ方向に沿って第１長さＬ１ａを有し、ｚ方向に沿って第１長さＬ１ａと類似するか、それより大きい第２長さＬ２ａを有することができる。このように、シームＳＥａの形状は、第１水平導電層１０２の厚さ、下部突出部ＬＰの深さなどによって、実施形態で多様に変更され得る。
【0047】
図４ｂを参照すると、半導体装置１００ｂにおいて、第１水平導電層１０２で分離領域ＭＳと接触する上面のレベルは、図３の実施形態と異なってよい。第１水平導電層１０２において分離領域ＭＳと接触する最上面の第５レベルＬＶ５は、第２水平導電層１０４の上面のレベルと同一であるか、類似し得る。第５レベルＬＶ５は、チャンネル層１４０と接触する領域における第１水平導電層１０２の上端のレベルである、第６レベルＬＶ６より高くてよい。本実施形態において、第１水平導電層１０２は、開口部ＳＯを通じて露出した第２水平導電層１０４の側面を全部覆うことができる。
【0048】
このように、例示的な実施形態において、第１水平導電層１０２において分離領域ＭＳと接触する最上面のレベルは、第２水平導電層１０４の上面上に延長されない範囲内で、多様に変更され得る。
【0049】
図４ｃを参照すると、半導体装置１００ｃにおいて、第１水平導電層１０２の下部突出部ＬＰの下端のレベルは、図３の実施形態と異なってよい。下部突出部ＬＰの下端の第１レベルＬＶ１ｃは、チャンネル構造物ＣＨの下端のレベルＬＶ４より低くてよい。例えば、同一のレベルにおいて、ｙ方向に沿った下部突出部ＬＰの幅がチャンネル構造物ＣＨの幅より大きい場合、下部突出部ＬＰは、相対的にプレート層１０１を深くリセスした形態を有することができる。
【0050】
【0051】
図５ａ及び図５ｂを参照すると、半導体装置１００ｄのメモリーセル領域ＣＥＬＬは、第１水平導電層１０２のシームＳＥ内のソース絶縁層１６０をさらに含み得る。ソース絶縁層１６０は、シームＳＥの周りに沿って延長されて、第１水平導電層１０２の上面を通じて露出することができる。例えば、図５ｂに示すように、ソース絶縁層１６０は、第１水平導電層１０２の上面を通じて第２水平導電層１０４の開口部ＳＯ内に突き出ることができる。ソース絶縁層１６０がこのように突き出た高さは、実施形態で多様に変更され得る。一部の実施形態において、ソース絶縁層１６０は、第１水平導電層１０２の上面に突き出さなくてもよい。また、実施形態において、ソース絶縁層１６０がシームＳＥを満たす程度は、多様に変更され得る。
【0052】
ソース絶縁層１６０は、絶縁物質からなってよく、例えば、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物のうち少なくとも一つを含み得る。
【0053】
図６は、例示的な実施形態による半導体装置の概略的な断面図である。
【0054】
図６を参照すると、半導体装置１００ｅでは、ゲート電極１３０の積層構造物ＧＳｅが、垂直に積層された第１及び第２積層構造物ＧＳ１、ＧＳ２からなり、チャンネル構造物ＣＨｅが、垂直に積層された第１及び第２チャンネル構造物ＣＨ１、ＣＨ２を含み得る。また、分離領域ＭＳｅは、垂直に積層された第１及び第２分離領域ＭＳ１、ＭＳ２を含み得る。第１積層構造物ＧＳ１の上端、第１チャンネル構造物ＣＨ１の上端、及び第１分離領域ＭＳ１の上端は、実質的に同一のレベルに位置することができる。第１積層構造物ＧＳ１の最上部には、相対的に厚さの厚い上部層間絶縁層１２５が配置され得る。但し、層間絶縁層１２０及び上部層間絶縁層１２５の形態は、実施形態で多様に変更され得る。
【0055】
チャンネル構造物ＣＨｅのそれぞれは、下部の第１チャンネル構造物ＣＨ１と上部の第２チャンネル構造物ＣＨ２とが連結された形態を有することができ、連結領域における幅の差による折曲部を有し得る。第１チャンネル構造物ＣＨ１と第２チャンネル構造物ＣＨ２との間で、チャンネル層１４０、チャンネル誘電層１４５、及びチャンネル埋込絶縁層１４７が互いに連結された状態であってよい。チャンネルパッド１４９は、上部の第２チャンネル構造物ＣＨ２の上端のみに配置され得る。但し、例示的な実施形態において、第１チャンネル構造物ＣＨ１及び第２チャンネル構造物ＣＨ２は、それぞれチャンネルパッド１４９を含んでもよく、この場合、第１チャンネル構造物ＣＨ１のチャンネルパッド１４９は、第２チャンネル構造物ＣＨ２のチャンネル層１４０と連結され得る。
【0056】
分離領域ＭＳｅは、下部の第１分離領域ＭＳ１と上部の第２分離領域ＭＳ２とが連結された形態を有することができ、連結領域における幅の差による折曲部を有し得る。
【0057】
このような多重積層構造は、相対的に積層されたゲート電極１３０の個数が多い場合に、チャンネル構造物ＣＨｅを安定して形成するために導入することができる。実施形態により、積層された積層構造物、チャンネル構造物、及び分離領域の個数は多様に変更されることができ、本実施形態の構造は、他の実施形態にも適用され得る。
【0058】
図７は、例示的な実施形態による半導体装置の概略的な断面図である。
【0059】
図７を参照すると、半導体装置１００ｆは、ウェーハボンディング方式で接合された第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２を含み得る。
【0060】
第１半導体構造物Ｓ１については、図２を参照して上述した周辺回路領域ＰＥＲＩに対する説明が適用され得る。但し、第１半導体構造物Ｓ１は、ボンディング構造物である、第１ボンディングビア２９８及び第１ボンディングパッド２９９をさらに含み得る。第１ボンディングビア２９８は、最上部の回路配線ライン２８０の上部に配置され、回路配線ライン２８０と連結され得る。第１ボンディングパッド２９９は、少なくとも一部が第１ボンディングビア２９８上で第１ボンディングビア２９８と連結され得る。第１ボンディングパッド２９９は、第２半導体構造物Ｓ２の第２ボンディングパッド１９９と連結され得る。第１ボンディングパッド２９９は、第２ボンディングパッド１９９と共に第１半導体構造物Ｓ１と第２半導体構造物Ｓ２との接合による電気的連結経路を提供することができる。第１ボンディングビア２９８及び第１ボンディングパッド２９９は、導電性物質、例えば銅（Ｃｕ）を含み得る。
【0061】
第２半導体構造物Ｓ２については、他の説明がない限り、図１～図３を参照した説明が同様に適用され得る。第２半導体構造物Ｓ２は、配線構造物である、下部コンタクトプラグ１８２及び下部配線ライン１８４をさらに含むことができ、ボンディング構造物である第２ボンディングビア１９８及び第２ボンディングパッド１９９をさらに含み得る。第２半導体構造物Ｓ２は、プレート層１０１の上面を覆う保護層１９５をさらに含み得る。
【0062】
下部コンタクトプラグ１８２は、配線ライン１８０の下に配置され、配線ライン１８０と下部配線ライン１８４を連結することができる。但し、実施形態において、配線構造物をなすコンタクトプラグ及び配線ラインの層数及び配置形態は、多様に変更され得る。下部コンタクトプラグ１８２及び下部配線ライン１８４は、導電性物質からなってよく、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、及び銅（Ｃｕ）のうち少なくとも一つを含み得る。
【0063】
第２ボンディングビア１９８及び第２ボンディングパッド１９９は、最下部の下部配線ライン１８４の下に配置され得る。第２ボンディングビア１９８は、配線ライン１８０及び第２ボンディングパッド１９９と連結され、第２ボンディングパッド１９９は、第１半導体構造物Ｓ１の第１ボンディングパッド２９９と接合され得る。第２ボンディングビア１９８及び第２ボンディングパッド１９９は、導電性物質、例えば、銅（Ｃｕ）を含み得る。
【0064】
第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２は、第１ボンディングパッド２９９及び第２ボンディングパッド１９９による銅（Ｃｕ）－銅（Ｃｕ）ボンディングによって接合され得る。前記銅（Ｃｕ）－銅（Ｃｕ）ボンディングの他に、第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２は、追加的に誘電体－誘電体ボンディングによっても接合され得る。前記誘電体－誘電体ボンディングは、周辺領域絶縁層２９０及びセル領域絶縁層１９０のそれぞれの一部をなし、第１ボンディングパッド２９９及び第２ボンディングパッド１９９のそれぞれを取り囲む誘電層による接合であってよい。これにより、第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２は、別途の接着層なしで接合され得る。
【0065】
図８～図１４は、例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。図８、図９、図１０ａ、図１１ａ、図１２ａ、図１３ａ、及び図１４は、図２に示した領域に対応する領域を示す。図１０ｂ、図１１ｂ、図１２ｂ、及び図１３ｂは、それぞれ、図１０ａ、図１１ａ、図１２ａ、及び図１３ａの「Ａ」領域を拡大して示す。
【0066】
図８を参照すると、周辺回路領域ＰＥＲＩを形成し、周辺回路領域ＰＥＲＩ上にプレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４を形成し、犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層し、セル領域絶縁層１９０を形成し、第１及び第２垂直犠牲層１１９Ａ、１１９Ｂを形成することができる。
【0067】
先ず、基板２０１内に素子分離層２１０を形成し、基板２０１上に回路ゲート誘電層２２２及び回路ゲート電極２２５を順次に形成することができる。素子分離層２１０は、例えば、シャロートレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）ＳＴＩ工程によって形成され得る。回路ゲート誘電層２２２と回路ゲート電極２２５は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）ＡＬＤまたは化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）ＣＶＤを利用して形成され得る。回路ゲート誘電層２２２は、シリコン酸化物で形成され、回路ゲート電極２２５は、多結晶シリコンまたは金属シリサイド層のうち少なくとも一つで形成され得るが、これに限定されない。次に、回路ゲート誘電層２２２と回路ゲート電極２２５の両側壁にスペーサ層２２４及び不純物領域２０５を形成することができる。実施形態によって、スペーサ層２２４は複数の層からなってよい。次に、イオン注入工程を行い、不純物領域２０５を形成することができる。
【0068】
前記回路配線構造物のうち回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を一部形成した後、一部をエッチングして除去し、導電性物質を埋め込むことで形成することができる。回路配線ライン２８０は、例えば、導電性物質を蒸着した後、これをパターニングすることで形成することができる。
【0069】
周辺領域絶縁層２９０は、複数個の絶縁層からなってよい。周辺領域絶縁層２９０は、前記回路配線構造物を形成する各段階で一部が形成され、最上部の回路配線ライン２８０の上部に一部を形成することで、最終的に、回路素子２２０及び前記回路配線構造物を覆うように形成され得る。これにより、周辺回路領域ＰＥＲＩが形成され得る。
【0070】
次に、プレート層１０１は、周辺領域絶縁層２９０上に形成され得る。プレート層１０１は、例えば、多結晶シリコンからなってよく、ＣＶＤ工程によって形成することができる。プレート層１０１をなす多結晶シリコンは、不純物を含み得る。
【0071】
水平絶縁層１１０をなす第１及び第２水平絶縁層１１１、１１２は、交互にプレート層１０１上に積層され得る。水平絶縁層１１０は、後続工程を通じて、一部が図２の第１水平導電層１０２に交替される層であってよい。第１水平絶縁層１１１は、第２水平絶縁層１１２と異なる物質を含み得る。例えば、第１水平絶縁層１１１は、層間絶縁層１２０と同一の物質からなり、第２水平絶縁層１１２は、後続の犠牲絶縁層１１８と同一の物質からなってよい。水平絶縁層１１０は、一部の領域、例えばチャンネル構造物ＣＨ（図２参照）が形成されない領域で、一部がパターニング工程によって除去され得る。第２水平導電層１０４は、水平絶縁層１１０上に形成され得る。
【0072】
次に、犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層し、セル領域絶縁層１９０を形成することができる。犠牲絶縁層１１８は、後続工程を通じてゲート電極１３０（図２参照）に交替される層であってよい。犠牲絶縁層１１８は、層間絶縁層１２０と異なる物質からなってよく、層間絶縁層１２０に対して、特定のエッチング条件でエッチング選択性を有し、エッチング可能な物質で形成され得る。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物のうち少なくとも一つからなってよく、犠牲絶縁層１１８は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物のうち選択される層間絶縁層１２０と異なる物質からなってよい。但し、実施形態において、層間絶縁層１２０の厚さは、全て同一でなくてよい。層間絶縁層１２０及び犠牲絶縁層１１８の厚さ及び構成する膜の個数は、図示のものから多様に変更され得る。
【0073】
次に、第１及び第２垂直犠牲層１１９Ａ、１１９Ｂを形成することができる。第１及び第２垂直犠牲層１１９Ａ、１１９Ｂは、それぞれ円柱状を有することができる。第１垂直犠牲層１１９Ａは、図２のチャンネル構造物ＣＨに対応する領域に形成され、第２垂直犠牲層１１９Ｂは、図２の分離領域ＭＳの一部及び第１水平導電層１０２の一部に対応する領域に形成され得る。第２垂直犠牲層１１９Ｂは、図２及び図３の第２水平導電層１０４の開口部ＳＯ及び第１水平導電層１０２の下部突出部ＬＰに対応する大きさで形成され得る。第２垂直犠牲層１１９Ｂは、隣接する第２垂直犠牲層１１９Ｂと、ｘ方向に沿って互いに離隔することができる。
【0074】
第１及び第２垂直犠牲層１１９Ａ、１１９Ｂは、犠牲絶縁層１１８のモールド構造物、第２水平導電層１０４、及び水平絶縁層１１０を貫通するように貫通ホールを形成した後、前記貫通ホールに第１及び第２垂直犠牲層１１９Ａ、１１９Ｂをなす物質を蒸着し、平坦化工程を行うことで形成され得る。第１及び第２垂直犠牲層１１９Ａ、１１９Ｂは、層間絶縁層１２０及び犠牲絶縁層１１８と異なる物質を含み得る。例えば、第１及び第２垂直犠牲層１１９Ａ、１１９Ｂは、多結晶シリコンのような半導体物質、シリコン系絶縁物質、または炭素系物質を含み得る。
【0075】
図９を参照すると、第１垂直犠牲層１１９Ａを除去し、チャンネル構造物ＣＨを形成することができる。
【0076】
先ず、犠牲絶縁層１１８及び層間絶縁層１２０の一部を除去して、図１の上部分離領域ＵＳを形成することができる。別途のマスク層を利用して、上部分離領域ＵＳが形成される領域を露出させ、最上部から所定個数の犠牲絶縁層１１８及び層間絶縁層１２０を除去した後、絶縁物質を蒸着して、上部分離領域ＵＳを形成することができる。
【0077】
次に、第２垂直犠牲層１１９Ｂを覆う第１マスク層ＭＬ１を形成し、第１垂直犠牲層１１９Ａを除去することができる。第１垂直犠牲層１１９Ａが除去された貫通ホールに、それぞれチャンネル誘電層１４５、チャンネル層１４０、チャンネル埋込絶縁層１４７、及びチャンネルパッド１４９を順次に形成して、チャンネル構造物ＣＨを形成することができる。チャンネル層１４０は、チャンネル構造物ＣＨ内でチャンネル誘電層１４５上に形成され得る。チャンネル埋込絶縁層１４７は、前記貫通ホールを充填するように形成され、絶縁物質であってよい。但し、実施形態によって、チャンネル埋込絶縁層１４７ではなく導電性物質で、チャンネル層１４０間の空間を埋め込むこともできる。チャンネルパッド１４９は導電性物質からなってよく、例えば、多結晶シリコンからなってよい。
【0078】
【0079】
チャンネル構造物ＣＨを覆う第２マスク層ＭＬ２を形成し、第２垂直犠牲層１１９Ｂを除去して、分離開口部ＯＰを形成することができる。
【0080】
次に、分離開口部ＯＰを通じて露出した第２水平絶縁層１１２及び犠牲絶縁層１１８を側面から一部除去し、第２水平絶縁層１１２の側面及び犠牲絶縁層１１８の側面上に埋込スペーサ層１５０を形成することができる。
【0081】
埋込スペーサ層１５０は、第２水平絶縁層１１２の側面及び犠牲絶縁層１１８の側面上に順次に積層された第１及び第２埋込スペーサ層１５２、１５４を含み得る。第１埋込スペーサ層１５２と第２埋込スペーサ層１５４は、互いに異なる物質を含み得る。埋込スペーサ層１５０は、犠牲絶縁層１１８を側面と第１埋込スペーサ層１５２との間に配置されるシーリング（ｓｅａｌｉｎｇ）窒化物層を、さらに含み得る。例示的な実施形態において、埋込スペーサ層１５０のそれぞれをなす層の個数及び形態は、多様に変更され得る。
【0082】
第１及び第２埋込スペーサ層１５０は、第２水平絶縁層１１２を一部露出させることができる。これと違って、第１及び第２埋込スペーサ層１５０は、犠牲絶縁層１１８の側面を完全に覆うことができる。このような構造は、第２水平絶縁層１１２の厚さＴ１が犠牲絶縁層１１８の厚さＴ２より大きいことを利用して、埋込スペーサ層１５０を形成することによるものであってよい。
【0083】
【0084】
水平絶縁層１１０は、例えば、湿式エッチング工程によって除去され得る。先ず、埋込スペーサ層１５０を通じて露出した第２水平絶縁層１１２を第２埋込スペーサ層１５４と共に除去し、第２水平絶縁層１１２が除去された後に露出した第１水平絶縁層１１１を第１埋込スペーサ層１５２と共に除去することができる。水平絶縁層１１０の除去工程時に、水平絶縁層１１０が除去された領域で、チャンネル誘電層１４５の一部も共に除去されてチャンネル層１４０が露出し得る。チャンネル構造物ＣＨと分離開口部ＯＰとの間の領域において、側面トンネル部ＴＬの高さは、開口部ＳＯの幅より大きくてよい。
【0085】
水平絶縁層１１０と共に埋込スペーサ層１５０が除去されることにより、分離開口部ＯＰがｘ方向及びｙ方向に沿って拡張し、分離開口部ＯＰ内に第２水平導電層１０４が突き出し得る。本段階によって、ｘ方向に沿って隣接する分離開口部ＯＰが、互いに連結され、図１の分離領域ＭＳに対応するトレンチ形状を有することができる。
【0086】
【0087】
予備第１水平導電層１０２Ｐは、チャンネル層１４０と接触し、側面トンネル部ＴＬを満たすことができる。予備第１水平導電層１０２Ｐは、第２水平導電層１０４の開口部ＳＯを満たし、第２水平導電層１０４上に延長され得る。予備第１水平導電層１０２Ｐは、第２水平導電層１０４の上面を覆い、第２水平導電層１０４上で分離開口部ＯＰの両側壁を覆うように延長され得る。
【0088】
予備第１水平導電層１０２Ｐは、側面トンネル部ＴＬ内で第２水平導電層１０４の開口部ＳＯとｚ方向に沿って重畳する領域に位置するシームＳＥを有することができる。シームＳＥは、チャンネル構造物ＣＨと分離開口部ＯＰとの間の領域における側面トンネル部ＴＬの高さが開口部ＳＯの幅より大きいため、開口部ＳＯの下で、側面トンネル部ＴＬ内に形成され得る。
【0089】
【0090】
予備第１水平導電層１０２Ｐは、例えば、トリム（ｔｒｉｍ）工程によって、第２水平導電層１０４の上面及び第２水平導電層１０４上の分離開口部ＯＰの両側壁上で除去され得る。本段階において、予備第１水平導電層１０２Ｐの除去程度によって、第２水平導電層１０４の開口部ＳＯを通じて露出する第１水平導電層１０２の上面のレベルが制御され得る。
【0091】
本工程によって、プレート層１０１及び第１及び第２水平導電層１０２、１０４を含むソース構造物ＳＳが形成され得る。
【0092】
図１４を参照すると、犠牲絶縁層１１８を除去した後、ゲート電極１３０を形成し、分離領域ＭＳを形成することができる。
【0093】
先ず、犠牲絶縁層１１８は、例えば、湿式エッチングを利用して、層間絶縁層１２０に対して選択的に除去され得る。ゲート電極１３０は、犠牲絶縁層１１８が除去された領域に導電性物質を蒸着して形成することができる。前記導電性物質は、金属、多結晶シリコン、または金属シリサイド物質を含み得る。一部の実施形態において、ゲート電極１３０の形成前に、チャンネル誘電層１４５の一部を先に形成してもよい。
【0094】
ゲート電極１３０を形成した後、分離開口部ＯＰ内に蒸着された前記導電性物質を追加的な工程を通じて除去した後、絶縁物質を蒸着して、分離絶縁層１０５を含む分離領域ＭＳを形成することができる。分離絶縁層１０５は、第１水平導電層１０２と接触することができる。
【0095】
次に、図２を参照すると、セル領域絶縁層１９０をさらに形成し、セル領域絶縁層１９０を貫通してチャンネル構造物ＣＨと連結されるコンタクトプラグ１７０を形成して、半導体装置１００を製造することができる。
【0096】
【0097】
【0098】
図１５ｂを参照すると、分離開口部ＯＰ及び側面トンネル部ＴＬ内に予備第１水平導電層１０２Ｐｄを形成することができる。
【0099】
予備第１水平導電層１０２Ｐｄは、図１２ａ及び図１２ｂを参照して上述したものと類似した方式で、形成され得る。但し、本実施形態において、予備第１水平導電層１０２Ｐｄは、側面トンネル部ＴＬ及び第２水平導電層１０４の開口部ＳＯを完全に満たさないように形成され得る。
【0100】
図１５ｃを参照すると、予備ソース絶縁層１６０Ｐを形成することができる。
【0101】
予備ソース絶縁層１６０Ｐは、予備第１水平導電層１０２Ｐｄ上にコンフォーマルに形成され得る。予備ソース絶縁層１６０Ｐは、第２水平導電層１０４の開口部ＳＯを満たすことができ、予備第１水平導電層１０２Ｐｄ内のシームＳＥを取り囲む形態で形成され得る。予備ソース絶縁層１６０Ｐは、例えば、酸化物であってよい。
【0102】
図１５ｄを参照すると、分離開口部ＯＰ内で予備ソース絶縁層１６０Ｐを一部除去することができる。
【0103】
予備ソース絶縁層１６０Ｐは、第２水平導電層１０４の開口部ＳＯ上で一部除去され得る。予備ソース絶縁層１６０Ｐは、分離開口部ＯＰ内の予備第１水平導電層１０２Ｐｄの両側面上で除去され得る。
【0104】
図１５ｅを参照すると、予備第１水平導電層１０２Ｐｄを一部除去して、第１水平導電層１０２を形成することができる。
【0105】
予備第１水平導電層１０２Ｐｄは、図１３ａ及び図１３ｂを参照して上述したものと同一の方式で、第２水平導電層１０４の上面及び第２水平導電層１０４上の分離開口部ＯＰの両側壁上で除去され得る。予備ソース絶縁層１６０Ｐにより、予備第１水平導電層１０２Ｐｄの除去程度が容易に調節され得る。これにより、プレート層１０１及び第１及び第２水平導電層１０２、１０４を含むソース構造物ＳＳが形成され得る。
【0106】
上述した予備第１水平導電層１０２Ｐｄの一部除去工程中に、予備ソース絶縁層１６０Ｐの上端も一部除去されて、最終的な形態のソース絶縁層１６０が形成され得る。
【0107】
【0108】
図１６は、例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した図面である。
【0109】
図１６を参照すると、データ格納システム１０００は、半導体装置１１００及び半導体装置１１００と電気的に連結されるコントローラ１２００を含み得る。データ格納システム１０００は、一つまたは複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であってよい。例えば、データ格納システム１０００は、一つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピュータシステム、医療装置または通信装置であってよい。
【0110】
半導体装置１１００は、非揮発性メモリー装置であってよく、例えば、図１～図７を参照して上述したＮＡＮＤフラッシュメモリー装置であってよい。半導体装置１１００は、第１半導体構造物１１００Ｆ及び第１半導体構造物１１００Ｆ上の第２半導体構造物１１００Ｓを含み得る。例示的な実施形態において、第１半導体構造物１１００Ｆは、第２半導体構造物１１００Ｓの横に配置されてもよい。第１半導体構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジッグ回路１１３０を含む、周辺回路構造物であってよい。第２半導体構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリーセルストリングＣＳＴＲ、を含むメモリーセル構造物であってよい。
【0111】
第２半導体構造物１１００Ｓにおいて、それぞれのメモリーセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスターＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスターＵＴ１、ＵＴ２、及び、下部トランジスターＬＴ１、ＬＴ２と上部トランジスターＵＴ１、ＵＴ２と間に配置される複数のメモリーセルトランジスターＭＣＴを含み得る。下部トランジスターＬＴ１、ＬＴ２の個数と上部トランジスターＵＴ１、ＵＴ２の個数は、実施形態によって多様に変形され得る。
【0112】
例示的な実施形態において、上部トランジスターＵＴ１、ＵＴ２は、ストリング選択トランジスターを含んでよく、下部トランジスターＬＴ１、ＬＴ２は、接地選択トランジスターを含み得る。ゲート下部ラインＬＬ１、ＬＬ２は、それぞれ、下部トランジスターＬＴ１、ＬＴ２のゲート電極であってよい。ワードラインＷＬは、メモリーセルトランジスターＭＣＴのゲート電極であってよく、ゲート上部ラインＵＬ１、ＵＬ２は、それぞれ上部トランジスターＵＴ１、ＵＴ２のゲート電極であってよい。
【0113】
例示的な実施形態において、下部トランジスターＬＴ１、ＬＴ２は、直列連結された下部消去制御トランジスターＬＴ１及び接地選択トランジスターＬＴ２を含み得る。上部トランジスターＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスターＵＴ１及び上部消去制御トランジスターＵＴ２を含み得る。下部消去制御トランジスターＬＴ１及び上部消去制御トランジスターＵＴ２のうち少なくとも一つは、ＧＩＤＬ現象を利用してメモリーセルトランジスターＭＣＴに格納されたデータを削除する消去動作に利用され得る。
【0114】
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延長される第１連結配線１１１５を通じてデコーダ回路１１１０と電気的に連結され得る。ビットラインＢＬは、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延長される第２連結配線１１２５を通じてページバッファ１１２０と電気的に連結され得る。
【0115】
第１半導体構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリーセルトランジスターＭＣＴのうち少なくとも一つの選択メモリーセルトランジスターに対する制御動作を行うことができる。デコーダ回路１１１０及びページバッファ１１２０は、ロジッグ回路１１３０によって制御され得る。半導体装置１１００は、ロジッグ回路１１３０と電気的に連結される入出力パッド１１０１を通じて、コントローラ１２００と通信することができる。入出力パッド１１０１は、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延長される入出力連結配線１１３５を通じて、ロジッグ回路１１３０と電気的に連結され得る。
【0116】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含み得る。実施形態によって、データ格納システム１０００は、複数の半導体装置１１００を含むことができ、この場合、コントローラ１２００は、複数の半導体装置１１００を制御することができる。
【0117】
プロセッサ１２１０は、コントローラ１２００を含むデータ格納システム１０００の全般の動作を制御することができる。プロセッサ１２１０は、所定のファームウエアに応じて動作することができ、ＮＡＮＤコントローラ１２２０を制御して、半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するコントローラインターフェース１２２１を含み得る。コントローラインターフェース１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリーセルトランジスターＭＣＴに記録しようとするデータ、半導体装置１１００のメモリーセルトランジスターＭＣＴから読み込もうとするデータなどが伝送され得る。ホストインターフェース１２３０は、データ格納システム１０００と外部ホストとの間の通信機能を提供することができる。ホストインターフェース１２３０を通じて外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体装置１１００を制御することができる。
【0118】
図１７は、例示的な実施形態による半導体装置を含むデータ格納システムを概略的に示した斜視図である。
【0119】
図１７を参照すると、本発明の例示的な実施形態によるデータ格納システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラ２００２、一つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含み得る。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によって、コントローラ２００２と互いに連結され得る。
【0120】
メイン基板２００１は、外部ホストと結合する複数のピンを含むコネクター２００６を含み得る。コネクター２００６における前記複数のピンの個数と配置は、データ格納システム２０００と前記外部ホストとの間の通信インターフェースによって変わってよい。例示的な実施形態において、データ格納システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインターフェースのいずれか一つによって、外部ホストと通信することができる。例示的な実施形態において、データ格納システム２０００は、コネクター２００６を通じて外部ホストから供給される、電源によって動作することができる。データ格納システム２０００は、前記外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含むこともできる。
【0121】
コントローラ２００２は、半導体パッケージ２００３にデータを記録するか、または、半導体パッケージ２００３からデータを読み込むことができ、データ格納システム２０００の動作速度を改善することができる。
【0122】
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリーであってよい。データ格納システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリーとしても動作することができ、半導体パッケージ２００３に対する制御動作で臨時にデータを格納するための空間を提供することもできる。データ格納システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの他に、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含み得る。
【0123】
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含み得る。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、それぞれ、複数の半導体チップ２２００を含む半導体パッケージであってよい。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及び、パッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００、を含み得る。
【0124】
パッケージ基板２１００は、パッケージ上部パッド２１３０を含む、印刷回路基板であってよい。それぞれの半導体チップ２２００は、入出力パッド２２１０を含み得る。入出力パッド２２１０は、図１６の入出力パッド１１０１に該当し得る。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャンネル構造物３２２０を含み得る。半導体チップ２２００のそれぞれは、図１～図７を参照して上述した半導体装置を含み得る。
【0125】
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０とを電気的に連結する、ボンディングワイヤであってよい。よって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に連結されてよく、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結され得る。実施形態によって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００は、ボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）ＴＳＶを含む連結構造物によって、互いに電気的に連結され得る。
【0126】
例示的な実施形態において、コントローラ２００２と半導体チップ２２００は、一つのパッケージに含まれてもよい。例示的な実施形態において、メイン基板２００１と他の別途のインターポーザ基板に、コントローラ２００２と半導体チップ２２００が実装され、前記インターポーザ基板に形成される配線によって、コントローラ２００２と半導体チップ２２００が互いに連結され得る。
【0127】
図１８は、例示的な実施形態による半導体パッケージを概略的に示した断面図である。図１８は、図１７の半導体パッケージ２００３の例示的な実施形態を説明し、図１７の半導体パッケージ２００３を切断線ＩＩ－ＩＩ’に沿って切断した領域を概念的に示す。
【0128】
図１８を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は、印刷回路基板であってよい。パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図１７参照）、パッケージ基板本体部２１２０の下面に配置されるか、下面を通じて露出する下部パッド２１２５、及び、パッケージ基板本体部２１２０の内部において上部パッド２１３０と下部パッド２１２５とを電気的に連結する内部配線２１３５を含み得る。上部パッド２１３０は、連結構造物２４００と電気的に連結され得る。下部パッド２１２５は、導電性連結部２８００を通じて、図１７のようにデータ格納システム２０００のメイン基板２００１の配線パターン２００５に連結され得る。
【0129】
半導体チップ２２００のそれぞれは、半導体基板３０１０及び半導体基板３０１０上に順に積層される第１半導体構造物３１００及び第２半導体構造物３２００を含み得る。第１半導体構造物３１００は、周辺配線３１１０を含む周辺回路領域を含み得る。第２半導体構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造物３２１０、ゲート積層構造物３２１０を貫通するチャンネル構造物３２２０と分離領域３２３０、メモリーチャンネル構造物３２２０と電気的に連結されるビットライン３２４０、及び、ゲート積層構造物３２１０のワードラインＷＬ（図１６参照）と電気的に連結されるセルコンタクトプラグ３２３５を含み得る。図１～図７を参照して上述したように、半導体チップ２２００のそれぞれにおいて、ソース構造物ＳＳをなす第１水平導電層１０２は、分離領域ＭＳと垂直に重畳して、分離領域ＭＳの下に延長され得る。
【0130】
半導体チップ２２００のそれぞれは、第１半導体構造物３１００の周辺配線３１１０と電気的に連結され、第２半導体構造物３２００内に延長される貫通配線３２４５を含み得る。貫通配線３２４５は、ゲート積層構造物３２１０の外側に配置されてよく、ゲート積層構造物３２１０を貫通するように、さらに配置され得る。半導体チップ２２００のそれぞれは、第１半導体構造物３１００の周辺配線３１１０と電気的に連結される、入出力パッド２２１０（図１７参照）をさらに含み得る。
【0131】
本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求の範囲によって限定されるものである。よって、請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、当技術分野の通常の知識を有する者によって、多様な形態の置換、変形及び変更と実施形態の組み合わせが可能であり、これも、本発明の範囲に属するといえる。
【符号の説明】
【0132】
ＣＨ：チャンネル構造物
ＧＳ：積層構造物
ＭＳ：分離領域
ＳＳ：ソース構造物
ＵＳ：上部分離領域
１０１：プレート層
１０２：第１水平導電層
１０４：第２水平導電層
１０５：分離絶縁層
１１０：水平犠牲層
１１８：犠牲絶縁層
１２０：層間絶縁層
１３０：ゲート電極
１４０：チャンネル層
１４５：チャンネル誘電層
１４７：チャンネル埋込絶縁層
１４９：チャンネルパッド
１５０：埋込スペーサ層
１６０：ソース絶縁層
１７０：コンタクトプラグ
１９０：セル領域絶縁層
ＧＳ：積層構造物
ＭＳ：分離領域
ＳＳ：ソース構造物
ＵＳ：上部分離領域
１０１：プレート層
１０２：第１水平導電層
１０４：第２水平導電層
１０５：分離絶縁層
１１０：水平犠牲層
１１８：犠牲絶縁層
１２０：層間絶縁層
１３０：ゲート電極
１４０：チャンネル層
１４５：チャンネル誘電層
１４７：チャンネル埋込絶縁層
１４９：チャンネルパッド
１５０：埋込スペーサ層
１６０：ソース絶縁層
１７０：コンタクトプラグ
１９０：セル領域絶縁層
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図4c】
【図5a】
【図5b】
【図6】
【図7】
【図8】
【図9】
【図10a】
【図10b】
【図11a】
【図11b】
【図12a】
【図12b】
【図13a】
【図13b】
【図14】
【図15a】
【図15b】
【図15c】
【図15d】
【図15e】
【図16】
【図17】
【図18】