本開示のおよび他の態様は、好ましいが、限定でない（複数の）実施形態の以下の詳細な説明に関して、よりよく理解されるであろう。以下の説明は添付図面を参照して行われる。
【図1A】
従来技術によるＤＲＡＭチップの回路図を示す図である。
【図1B】
従来のＣＭＯＳ構造を示す断面図である。
【図1C】
従来技術による、ＭＯＳＦＥＴのゲートツーソース間／ドレイン領域内に形成される寄生メタルゲートダイオード、およびＭＯＳＦＥＴ内のＧＩＤＬ問題を示す図である。
【図2A】
パッド窒化物層が堆積させられ、およびＮＭＯＳおよびＰＭＯＳトランジスタの活性領域を画定するようにＳＴＩが半導体基板内に形成された後の処理構造を示す上面図である。
【図2B】
図２Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図3A】
ゲート長が画定された後の処理構造を示す上面図である。
【図3B】
図３Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図3-1A】
チャネル領域を形成するためのシャロートレンチが形成された後の処理構造を示す上面図である。
【図3-1B】
図３－１Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図3-2A】
チャネル領域が選択的に形成された後の処理構造を示す上面図である。
【図3-2B】
図３－２Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図3-3A】
チャネル領域を形成するための、丸みを帯びた形状を備えたシャロートレンチが形成された後の処理構造を示す上面図である。
【図3-3B】
切断線（Ｘ軸）に沿って得られる断面図である。
【図3-4A】
丸みを帯びた形状を備えたシャロートレンチ内にチャネル領域が選択的に形成された後の処理構造を示す上面図である。
【図3-4B】
図３－４Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図4A】
ゲート導電領域が形成された後の処理構造を示す上面図である。
【図4B】
図４Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図5A】
ゲートキャップ領域が形成された後の処理構造を示す上面図である。
【図5B】
図５Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図6A】
ゲート領域外側のパッド窒化物およびパッド酸化物が除去された後の処理構造を示す上面図である。
【図6B】
図６Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図7A】
ゲート領域の側壁の上のスペーサが形成された後の処理構造を示す上面図である。
【図7B】
図７Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図8A】
ゲート領域外側の凹部が形成された後の処理構造を示す上面図である。
【図8B】
図８Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図9A】
凹部内の局所分離層が形成された後の処理構造を示す上面図である。
【図9B】
図９Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図10A】
凹部内の局所分離層の一部分が除去されて縦方向の半導体側壁を露呈させた後の処理構造を示す上面図である。
【図10B】
図１０Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図11A】
複数のシグマ（Σ）形状のアンダーカットを画定するように、縦方向の半導体側壁がエッチングされた後の処理構造を示す上面図である。
【図11B】
図１１Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図11B-1】
本開示の別の実施形態による、複数の湾曲形状または凹状の開口部、たとえば複数のシグマ（Σ）形状のアンダーカットを画定するように、縦方向の半導体側壁がエッチングされた後の処理構造を示す断面図である。
【図12A】
複数の湾曲形状または凹状の開口部、たとえば複数のシグマ（Σ）形状のアンダーカット内の、露呈させられたシリコン側壁から側方に半導体領域が伸びた後の処理構造を示す上面図である。
【図12B】
図１２Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。
【図12B-1】
図１１Ｂ－１に示されたような、複数の湾曲形状または凹状の開口部、たとえば複数のシグマ（Σ）形状のアンダーカット内の、露呈させられたシリコン側壁から側方に半導体領域が伸びた後の処理構造を示す断面図である。
【図12C】
本開示の別の実施形態による、複数の凹部内の、露呈させられたシリコン側壁から側方に半導体領域が伸びた後の処理構造を示す断面図である。
【図12C-1】
本開示のなお別の実施形態による、複数の凹部内の、露呈させられたシリコン側壁から側方に半導体領域が伸びた後の処理構造を示す断面図である。
【図13A】
本発明の一実施形態による新たなＣＭＯＳ構造の上面図である。
【図13B】
図１３Ａ中の切断線（Ｙ軸）に沿った、新たなＣＭＯＳ構造の断面を示す図である。
【図14】
絶縁体により、完全に分離されている訳でないｎ＋およびｐ＋領域を備えた従来のＣＭＯＳ構造を示す図である。
【図15A】
ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備えた新たなＣＭＯＳ構造の上面図である。
【図15B】
図１５Ａ中の水平方向の破線切断線に沿った、新たなＣＭＯＳ構造の断面を示す図である。
【図16】
従来のＣＭＯＳ構造のｎ＋／ｐ接合からｐ－ウェル／ｎ－ウェルを通ってｎ／ｐ＋接合構造までの考えられるラッチアップパスを示す図である。
