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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024004684
(43)【公開日】2024-01-17
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240110BHJP
H01L 21/336 20060101ALI20240110BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022104434
(22)【出願日】2022-06-29
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】鈴木 亮太
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA04
5F083JA32
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA05
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR05
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH16
(57)【要約】
【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。
【解決手段】実施形態の半導体記憶装置は、第１積層体と第２積層体と第１柱状部と第２柱状部と電極部と不純物拡散領域とを持つ。第１積層体は、第１方向に積層され互いに電気的に分離された複数の第１導電層を含む。第２積層体は、第１積層体の上方に設けられ、第１方向に積層され互いに電気的に分離された複数の第２導電層を含む。第１柱状部は、第１積層体内に第１方向に延伸するように設けられ、第１電荷蓄積膜及び第１半導体層を含む。第２柱状部は、第２積層体内に第１方向に延伸するように設けられ、第２電荷蓄積膜及び第２半導体層を含む。電極部は、第１柱状部の上端の内部および第２柱状部の下端の内部の少なくとも一方に設けられる。不純物拡散領域は、第１方向において、電極部の端面から、第１半導体層内部に突出する。
【選択図】図９
【解決手段】実施形態の半導体記憶装置は、第１積層体と第２積層体と第１柱状部と第２柱状部と電極部と不純物拡散領域とを持つ。第１積層体は、第１方向に積層され互いに電気的に分離された複数の第１導電層を含む。第２積層体は、第１積層体の上方に設けられ、第１方向に積層され互いに電気的に分離された複数の第２導電層を含む。第１柱状部は、第１積層体内に第１方向に延伸するように設けられ、第１電荷蓄積膜及び第１半導体層を含む。第２柱状部は、第２積層体内に第１方向に延伸するように設けられ、第２電荷蓄積膜及び第２半導体層を含む。電極部は、第１柱状部の上端の内部および第２柱状部の下端の内部の少なくとも一方に設けられる。不純物拡散領域は、第１方向において、電極部の端面から、第１半導体層内部に突出する。
【選択図】図９
【特許請求の範囲】
【請求項1】
第１方向に積層され互いに電気的に分離された複数の第１導電層を含む第１積層体と、
前記第１積層体の上方に設けられ、前記第１方向に積層され互いに電気的に分離された複数の第２導電層を含む第２積層体と、
前記第１積層体内に前記第１方向に延伸するように設けられ、第１電荷蓄積膜、および第１半導体層を含む第１柱状部と、
前記第２積層体内に前記第１方向に延伸するように設けられ、第２電荷蓄積膜、および第２半導体層を含む第２柱状部と、
前記第１柱状部の上端の内部および前記第２柱状部の下端の内部の少なくとも一方に設けられた電極部と、
前記第１方向において、前記電極部の端面から、前記第１半導体層の内部に突出する不純物拡散領域と、を備える半導体記憶装置。
前記第１積層体の上方に設けられ、前記第１方向に積層され互いに電気的に分離された複数の第２導電層を含む第２積層体と、
前記第１積層体内に前記第１方向に延伸するように設けられ、第１電荷蓄積膜、および第１半導体層を含む第１柱状部と、
前記第２積層体内に前記第１方向に延伸するように設けられ、第２電荷蓄積膜、および第２半導体層を含む第２柱状部と、
前記第１柱状部の上端の内部および前記第２柱状部の下端の内部の少なくとも一方に設けられた電極部と、
前記第１方向において、前記電極部の端面から、前記第１半導体層の内部に突出する不純物拡散領域と、を備える半導体記憶装置。
【請求項2】
前記第１柱状部の前記上端の内部に設けられた前記電極部を第１電極部、前記第２柱状部の前記下端の内部に設けられた前記電極部を第２電極部とした場合、前記第１電極部および前記第２電極部がともに設けられている、請求項１に記載の半導体記憶装置。
【請求項3】
前記第１電極部と前記第２電極部との間を電気的に接続する電極胴体部が設けられている、請求項２に記載の半導体記憶装置。
【請求項4】
前記第１電極部の下端の位置が、前記複数の第１導電層のうち最も上に位置する第１導電層の位置よりも下方であり、前記第２電極部の上端の位置が、前記複数の第２導電層のうち最も下に位置する第２導電層の位置よりも上方である、請求項２に記載の半導体記憶装置。
【請求項5】
前記第１電極部の前記第１方向とは交差した第２方向の寸法が、前記第１半導体層の前記第２方向の寸法と、略同一であり、前記第２電極部の前記第２方向の寸法が、前記第２半導体層の前記第２方向の寸法と、略同一である、請求項２に記載の半導体記憶装置。
【請求項6】
前記電極胴体部の材料、ならびに、前記第１電極部および前記第２電極部の材料が同じである、請求項３に記載の半導体記憶装置。
【請求項7】
前記第１積層体と前記第２積層体との間において、前記複数の第１導電層および前記複数の第２導電層と電気的に分離するとともに、前記電極胴体部と電気的に接続された第３導電層が設けられている、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－４２２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１積層体と、第２積層体と、第１柱状部と、第２柱状部と、電極部と、不純物拡散領域とを持つ。第１積層体は、第１方向に積層され互いに電気的に分離された複数の第１導電層を含む。第２積層体は、第１積層体の上方に設けられ、第１方向に積層され互いに電気的に分離された複数の第２導電層を含む。第１柱状部は、第１積層体内に第１方向に延伸するように設けられる。第１柱状部は、第１電荷蓄積膜、および第１半導体層を含む。第２柱状部は、第２積層体内に第１方向に延伸するように設けられる。第２柱状部は、第２電荷蓄積膜、および第２半導体層を含む。電極部は、第１柱状部の上端の内部および第２柱状部の下端の内部の少なくとも一方に設けられる。不純物拡散領域は、第１方向において、電極部の端面から、第１半導体層内部に突出する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体記憶装置の構成を示すブロック図。
【図2】第１実施形態のメモリセルの閾値電圧の分布を説明するための図。
【図3】第１実施形態の半導体記憶装置を示す斜視図。
【図4】第１実施形態のメモリセルアレイの一部を上方から見た場合の断面図。
【図5】第１実施形態のメモリセルアレイに含まれる回路構成を示す図。
【図6】第１実施形態の半導体記憶装置の一部を示す断面図。
【図7】第１実施形態の半導体記憶装置の柱状部を示す断面図。
【図8】第１実施形態の半導体記憶装置の一部を示す断面図。
【図9】第１実施形態の半導体記憶装置の電極部の近傍を拡大して示す断面図。
【図10】ブロック消去動作における消去パルス印加時の各配線の電圧を示すタイミングチャート。
【図11】第１実施形態の半導体記憶装置の動作を説明するための断面図。
【図12】第１実施形態の半導体記憶装置の動作を説明するための断面図。
【図13】第１実施形態の半導体記憶装置の動作を説明するための断面図。
【図14】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図15】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図16】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図17】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図18】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図19】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図20】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図21】第２実施形態の半導体記憶装置の電極部の近傍を拡大して示す断面図。
【図22】第２実施形態の半導体記憶装置の動作を説明するための断面図。
【図23】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図24】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図25】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図26】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図27】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図28】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図29】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本出願において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願において「平行」、「直交」、または「同一」とは、それぞれ「略平行」、「略直交」、または「略同一」である場合も含む。本出願において「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。ここでいう「Ａ方向」は任意の方向である。
【0008】
また先に、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、後述する基板Ｓｕｂの表面（図３参照）に沿う方向である。＋Ｘ方向は、後述するワード線ＷＬ（図３参照）の延伸方向と直交する方向のうちの一方向である。－Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するワード線ＷＬ（図３参照）が延びた方向のうちの一方向である。－Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、基板Ｓｕｂ（図３参照）の厚さ方向である。＋Ｚ方向は、基板Ｓｕｂから後述する積層体２に向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。＋Ｚ方向は、「第１方向」の一例である。＋Ｙ方向は、「第２方向」の一例である。＋Ｘ方向は、「第３方向」の一例である。
【0009】
以下で参照される図面のうち、一部の平面図には、図を見易くするために一部の構成にハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の一部の構成要素の図示が適宜省略されている。
【0010】
（第１実施形態）
＜１．半導体記憶装置の構成＞
図１は、第１実施形態の半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１００は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１００は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
＜１．半導体記憶装置の構成＞
図１は、第１実施形態の半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１００は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１００は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
【0011】
メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられている。
【0012】
コマンドレジスタ１２は、半導体記憶装置１００がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ１３は、半導体記憶装置１００がホスト装置から受信するアドレス情報ＡＤＤを保持する。制御回路１４は、半導体記憶装置１００の各種動作を制御する回路である。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づき、データの書き込み動作、読み出し動作、または消去動作などを実行する。
【0013】
ドライバモジュール１５は、電圧生成回路を含み、半導体記憶装置１００の各種動作（例えば、書き込み動作、読み出し動作、または消去動作など）で使用される電圧を発生させる。ドライバモジュール１５は、発生させた電圧を、メモリセルアレイ１１、ロウデコーダ１６、およびセンスアンプモジュール１７に供給する。
【0014】
本実施形態のドライバモジュール１５は、図２に示すように、正（ポジティブ）のみならず、負（ネガティブ）電圧を供給することも可能である。
図２は、後述するメモリセルＭＣの閾値電圧の分布の一例を説明するための図である。ここで、同じデータ値を保持する複数のメモリセルＭＣであっても、互いに相違する閾値電圧を有し得る。このため、同じデータ値を保持する複数のメモリセルＭＣの閾値電圧は、ロブ（Lob）と呼ばれる１つの分布を形成する。メモリセルＭＣがトリプルレベルセル（ＴＬＣ）で使用される場合、メモリセルＭＣの閾値分布は、８つのロブを含む。図２に示す８つのロブのうち最も低い分布から順に、８つのロブに属するメモリセルＭＣは、それぞれ、Ｅｒレベル、Ａレベル、Ｂレベル、Ｃレベル、Ｄレベル、Ｅレベル、Ｆレベル、Ｇレベルにある。Ｅｒレベル、Ａレベル、Ｂレベル、Ｃレベル、Ｄレベル、Ｅレベル、Ｆレベル、Ｇレベルは、例えば、それぞれ“１１１”データ、“０１１”データ、“００１”データ、“１０１”データ、１００”データ、“０００”データ、“０１０”データ、および“１１０”データを保持する状態として扱われる。ＡレベルおよびＢレベルは、閾値電圧が負側である領域にある。Ｅｒレベルは、消去状態に相当する。
図２は、後述するメモリセルＭＣの閾値電圧の分布の一例を説明するための図である。ここで、同じデータ値を保持する複数のメモリセルＭＣであっても、互いに相違する閾値電圧を有し得る。このため、同じデータ値を保持する複数のメモリセルＭＣの閾値電圧は、ロブ（Lob）と呼ばれる１つの分布を形成する。メモリセルＭＣがトリプルレベルセル（ＴＬＣ）で使用される場合、メモリセルＭＣの閾値分布は、８つのロブを含む。図２に示す８つのロブのうち最も低い分布から順に、８つのロブに属するメモリセルＭＣは、それぞれ、Ｅｒレベル、Ａレベル、Ｂレベル、Ｃレベル、Ｄレベル、Ｅレベル、Ｆレベル、Ｇレベルにある。Ｅｒレベル、Ａレベル、Ｂレベル、Ｃレベル、Ｄレベル、Ｅレベル、Ｆレベル、Ｇレベルは、例えば、それぞれ“１１１”データ、“０１１”データ、“００１”データ、“１０１”データ、１００”データ、“０００”データ、“０１０”データ、および“１１０”データを保持する状態として扱われる。ＡレベルおよびＢレベルは、閾値電圧が負側である領域にある。Ｅｒレベルは、消去状態に相当する。
【0015】
ロウデコーダモジュール１６は、選択されたワード線に対応する信号線に印加された電圧を、選択されたワード線に転送する。センスアンプモジュール１７は、書き込み動作において、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、各ビット線の電圧に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
【0016】
次に、第１実施形態の半導体記憶装置１００の物理的構成について説明する。
図３は、第１実施形態の半導体記憶装置１００を示す斜視図である。図４は、メモリセルアレイ１１の一部を上方から見た場合の断面図である。図５は、第１実施形態の半導体記憶装置１００を示す平面図である。図３に示すように、第１実施形態に係る半導体記憶装置１００は、３次元構造のメモリセルを有した不揮発性メモリである。
図３は、第１実施形態の半導体記憶装置１００を示す斜視図である。図４は、メモリセルアレイ１１の一部を上方から見た場合の断面図である。図５は、第１実施形態の半導体記憶装置１００を示す平面図である。図３に示すように、第１実施形態に係る半導体記憶装置１００は、３次元構造のメモリセルを有した不揮発性メモリである。
【0017】
【0018】
基体部１は、基板Ｓｕｂ、層間絶縁膜９、ソース層ＳＬを含む。層間絶縁膜９は、基板Ｓｕｂ上に設けられている。ソース層ＳＬは、層間絶縁膜９上に設けられている。
【0019】
基板Ｓｕｂは、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板Ｓｕｂの表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物（ＳｉＯ２）を含む絶縁領域であり、基板Ｓｕｂの表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。ＣＭＯＳ回路は、ソース層ＳＬの下方に設けられ、基板Ｓｕｂ上に設けられている。
【0020】
層間絶縁膜９は、例えば、シリコン酸化物を含み、トランジスタＴｒを被覆する。層間絶縁膜９内には、配線９ａが設けられている。配線９ａの一部は、トランジスタＴｒと電気的に接続される。ソース層ＳＬには、例えば、ドープドシリコン、タングステン（Ｗ）等の導電性材料が用いられている。ソース層ＳＬは複数の層によって構成され、その一部は、アンドープのシリコンを含んでいてもよい。ソース層ＳＬは、アレイ領域２ｍ（図４）の共通ソースラインとして機能する。
【0021】
積層体２は、基板Ｓｕｂの上方に設けられており、ソース層ＳＬに対して＋Ｚ方向に位置する。積層体２は、Ｚ方向に沿って複数の導電層２１及び複数の絶縁膜２２を交互に積層して構成されている。導電層２１は、導電性金属、例えば、タングステンを含む。絶縁膜２２は、例えば、シリコン酸化物を含む。絶縁膜２２は、導電層２１同士を電気的に分離する。導電層２１及び絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、エアギャップであってもよい。複数の絶縁膜２２のうち、積層体２と、ソース層ＳＬとの間に設けられた絶縁膜２２（例えば、最下に位置する絶縁膜２２）は、例えば、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物でもよい。
【0022】
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２において、基体部１に近い側の領域を指す。上部領域は、積層体２において、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
【0023】
複数の絶縁膜２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁膜２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
【0024】
半導体記憶装置１００は、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。
【0025】
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられた、例えば、配線である。板状部３は、深いスリットＳＴの内壁に設けられた絶縁膜（図示せず）によって積層体２と電気的に絶縁され、かつ、深いスリットＳＴ内に埋め込まれソース層ＳＬと電気的に接続された導電膜で構成されている。尚、板状部３は、例えば、シリコン酸化膜等の絶縁材料で充填されている場合もある。一方、浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤが設けられた積層体２の上部領域を貫通する。浅いスリットＳＨＥ内には、例えば、板状部４が設けられている（図４）。板状部４は、例えば、シリコン酸化物である。
【0026】
図４に示すように、積層体２を含むメモリセルアレイ１１は、アレイ領域２ｍと、一対の階段領域２ｓとを含む。階段領域２ｓはそれぞれ、積層体２の縁部に設けられている。アレイ領域２ｍは、一対の階段領域２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段領域２ｓから、アレイ領域２ｍを経て、積層体２の他端の階段領域２ｓまで設けられている。浅いスリットＳＨＥは、少なくともアレイ領域２ｍに設けられている。
【0027】
アレイ領域２ｍは、複数のメモリセルトランジスタＭＴ（図５参照）を含み、データを記憶可能な領域である。例えば、アレイ領域２ｍは、後述する下部アレイＬ２ｍと、上部アレイＵ２ｍ（図８参照）を含み、複数の柱状部ＣＬが設けられている。複数の柱状部ＣＬは、それぞれＸ方向に延びた複数の列に沿って配置されている。アレイ領域２ｍについては、詳しく後述する。
【0028】
図４に示す２つの板状部３によって挟まれた積層体２の部分は、「ブロック」（図中では“ＢＬＫ”と表示）と呼ばれている。ブロックＢＬＫは、例えば、データ消去の最小単位を構成する。板状部４は、ブロックＢＬＫ内に設けられている。板状部３と板状部４との間の積層体２は、「フィンガ」と呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロックＢＬＫ内の１つのフィンガを選択状態とすることができる。
【0029】
＜２． メモリセルアレイの構成＞
＜２．１ メモリセルアレイの電気的構成＞
次に、メモリセルアレイ１１の構成について説明する。
図５は、メモリセルアレイ１１の一部の等価回路を示す図である。図５は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、「フィンガ」と称される場合もある。
＜２．１ メモリセルアレイの電気的構成＞
次に、メモリセルアレイ１１の構成について説明する。
図５は、メモリセルアレイ１１の一部の等価回路を示す図である。図５は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、「フィンガ」と称される場合もある。
【0030】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
【0031】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データを不揮発に保持する。
【0032】
ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３のいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダモジュール１６と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。
【0033】
ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。
【0034】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。各ストリングユニットＳＵ０～ＳＵ３内のドレイン側選択トランジスタＳＴＤの制御ゲートは、それぞれ対応する選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
【0035】
【0036】
＜２．２．１ 柱状部＞
図６に示すように、複数の柱状部ＣＬのそれぞれは、積層体２内に形成されたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及びソース層ＳＬ内にかけて設けられている（図３参照）。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。ここで、「半導体ボディ」は半導体層の一例である。
図６に示すように、複数の柱状部ＣＬのそれぞれは、積層体２内に形成されたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及びソース層ＳＬ内にかけて設けられている（図３参照）。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。ここで、「半導体ボディ」は半導体層の一例である。
【0037】
半導体ボディ２１０は、ソース層ＳＬと電気的に接続されている。電荷蓄積部材としてのメモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される（図３参照）。
【0038】
図７に示すように、Ｚ方向から見た平面視（Ｘ－Ｙ平面）において、メモリホールＭＨの形状は、例えば、略円形又は略楕円形である。導電層２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２２１ａが設けられていてもよい。ブロック絶縁膜２２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電層２１と絶縁膜２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２２１ｂが設けられていてもよい。バリア膜２２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンが選ばれる。ブロック絶縁膜２２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２２１ｂは、導電層２１とブロック絶縁膜２２１ａとの密着性を向上させる。
【0039】
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであってもよい。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
【0040】
メモリ膜２２０は、ブロック絶縁膜２２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷蓄積膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、カバー絶縁膜２２１、電荷蓄積膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。
【0041】
カバー絶縁膜２２１は、絶縁膜２２と電荷蓄積膜２２２との間、並びに、ブロック絶縁膜２２１ａと電荷蓄積膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（例えば、図１９に示す符号２１ｄ）を導電層２１にリプレースするとき（リプレース工程）、電荷蓄積膜２２２がエッチングされないように保護する。
【0042】
電荷蓄積膜２２２は、ブロック絶縁膜２２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷蓄積膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
【0043】
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
【0044】
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
【0045】
柱状部ＣＬ、すなわち、メモリホールＭＨは、平面レイアウトにおいて、Ｙ方向に隣接する２つの深いスリットＳＴ間に、例えば、六方最密配置のように配置されている。浅いスリットＳＨＥは、一部の柱状部ＣＬの上に重複するように設けられていてよい。浅いスリットＳＨＥの下にある柱状部ＣＬには、メモリセルＭＣは形成されない。
【0046】
このような立体型のメモリセルアレイ１１は、積層数の増大に伴い、複数回に分けて形成される場合がある。これは、メモリセルアレイ１１の積層体が厚くなると、メモリホールＭＨを所望の形状に形成することが困難になるからである。そこで、本実施形態のメモリセルアレイ１１は、図８に示すように、下部アレイＬ２ｍと上部アレイＵ２ｍとの２つの積層体に分けて形成された構成を持つ。ここで、「下部アレイＬ２ｍ」は、第１積層体の一例であり、「上部アレイＵ２ｍ」は、第２積層体の一例である。
【0047】
図８は、半導体記憶装置１００の一部を示す断面図である。具体的に、図８は、メモリセルアレイ１１のうち、アレイ領域２ｍのより詳細な構成例を示す断面図である。アレイ領域２ｍは、下部アレイＬ２ｍと、上部アレイＵ２ｍとを含む。
【0048】
下部アレイＬ２ｍは、ソース層ＳＬ上に設けられている。下部アレイＬ２ｍは、Ｚ方向に交互に積層された複数の導電層２１ａと複数の絶縁膜２２とを含む。ここで、「導電層２１ａ」は、第１導電層の一例である。Ｚ方向に隣接する導電層２１ａは、絶縁膜２２によって電気的に分離されている。下部アレイＬ２ｍは、エピタキシャルシリコン層７０を介してソース層ＳＬに電極的に接続されている。なお、ソース層ＳＬがシリコン単結晶である場合に、エピタキシャルシリコン層７０をソース層ＳＬ上に成長させることができる。
【0049】
上部アレイＵ２ｍは、下部アレイＬ２ｍの上方に設けられている。上部アレイＵ２ｍは、Ｚ方向に交互に積層された複数の導電層２１ｂと複数の絶縁膜２２とを含む。ここで、「導電層２１ｂ」は、第２導電層の一例である。Ｚ方向に隣接する導電層２１ｂは、絶縁膜２２によって電気的に分離されている。絶縁膜２２は、Ｚ方向に隣接する導電層２１ａ間、ならびに導電層２１ｂ間に設けられており、これら導電層２１ａ，２１ｂを電気的に分離している。
【0050】
上部アレイＵ２ｍおよび下部アレイＬ２ｍ内には、複数の柱状部ＣＬが、Ｚ方向に延伸するように設けられている。各柱状部ＣＬは、下部柱状部ＬＣＬと上部柱状部ＵＣＬとを含む。ここで、「下部柱状部ＬＣＬ」は、第１柱状部の一例であり、「上部柱状部ＵＣＬ」は、第２柱状部の一例である。
【0051】
下部柱状部ＬＣＬは、下部アレイＬ２ｍ内にＺ方向に延伸するように設けられ、下部アレイＬ２ｍを貫通してソース層ＳＬに達している。上部柱状部ＵＣＬは、上部アレイＵ２ｍ内にＺ方向に延伸するように設けられ、上部アレイＵ２ｍを貫通している。上部柱状部ＵＣＬおよび下部柱状部ＬＣＬは、ともに図６および図７を参照して説明した構成を有する。従って、上部柱状部ＵＣＬは、上部メモリホールＵＭＨ内に、図６および図７のメモリ膜２２０、半導体ボディ２１０およびコア層２３０を有する。下部柱状部ＬＣＬは、下部メモリホールＬＭＨ内に、図６および図７のメモリ膜２２０、半導体ボディ２１０およびコア層２３０を有する。
【0052】
上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴには、中間膜５０、電極胴体部６０、ならびに電極部６１が設けられている。中間膜５０には、例えば、シリコン酸化膜等の絶縁膜が用いられている。
【0053】
図９は、半導体記憶装置１００の電極部６１の近傍、すなわち上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴ近傍の構成例を示す拡大断面図である。尚、下部柱状部ＬＣＬのメモリ膜２２０、電荷蓄積膜２２２、半導体ボディ２１０およびコア層２３０は、便宜的に、メモリ膜２２０Ｌ、電荷蓄積膜２２２Ｌ、半導体ボディ２１０Ｌおよびコア層２３０Ｌと呼ぶ。上部柱状部ＵＣＬのメモリ膜２２０、電荷蓄積膜２２２、半導体ボディ２１０およびコア層２３０は、便宜的に、メモリ膜２２０Ｕ、電荷蓄積膜２２２Ｕ、半導体ボディ２１０Ｕおよびコア層２３０Ｕと呼ぶ。ここで、「電荷蓄積膜２２２Ｌ」は、第１電荷蓄積膜の一例であり、「半導体ボディ２１０Ｌ」は、第１半導体層の一例である。また、「電荷蓄積膜２２２Ｕ」は、第２電荷蓄積膜の一例であり、「半導体ボディ２１０Ｕ」は、第２半導体層の一例である。
【0054】
上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴには、中間膜５０、電極胴体部６０、ならびに電極部６１が設けられている。
【0055】
中間膜５０は、柱状部ＣＬの中心から離れる方向（Ｘ方向、Ｙ方向）に後退している。即ち、ジョイント部ＪＴにおいて、中間膜５０は、上部アレイＵ２ｍおよび下部アレイＬ２ｍよりもＸ方向および／またはＹ方向に窪んでおり、窪みＲＣＳを形成している。中間膜５０には、例えば、シリコン酸化膜等の絶縁膜が用いられている。
【0056】
電極胴体部６０は、窪みＲＣＳに埋め込まれている。電極胴体部６０は、上部柱状部ＵＣＬと下部柱状部ＬＣＬとの間に設けられている。電極胴体部６０は、上部柱状部ＵＣＬと下部柱状部ＬＣＬとの間を、上部柱状部ＵＣＬおよび下部柱状部ＬＣＬの全体（全周）に亘って分断している。即ち、電極胴体部６０は、上部柱状部ＵＣＬと下部柱状部ＬＣＬとの間で、メモリ膜２２０Ｕとメモリ膜２２０Ｌとを分断している。なお、電極胴体部６０は省略されてもよい。電極胴体部６０を省略する場合、窪みＲＣＳ内は、絶縁膜で覆われてもよく、例えば、中間膜５０で覆われてもよい。電極胴体部６０を設ける場合、後述する電極部６１Ｌ，６１Ｕと同様に、不純物（例えば、リン（Ｐ））がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）により形成される。
【0057】
電極部６１は、下部柱状部ＬＣＬの上端の内部および上部柱状部ＵＣＬの下端部の内部の少なくとも一方に設けられている。図９では、各電極部６１の外形を円柱状として示しているが、各電極部６１は、直方体または円錐状などでもよい。各電極部６１は、不純物（例えば、リン（Ｐ））がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）により形成されている。なお、下部柱状部ＬＣＬの電極部６１は、便宜的に、電極部６１Ｌと呼び、上部柱状部ＵＣＬの電極部６１は、便宜的に、電極部６１Ｕと呼ぶ。ここで、「電極部６１Ｌ」は、第１電極部の一例であり、「電極部６１Ｕ」は、第２電極部の一例である。
【0058】
電極部６１Ｌの＋Ｚ方向側の端部は、中間膜５０の内部に向かって突出している。つまり、電極部６１Ｌの＋Ｚ方向側の上端は、複数の導電層２１ｂのうち、最も上に位置する導電層２１ｂの上面よりも上に位置する。一方、電極部６１Ｌの－Ｚ方向側の端部は、最も上に位置する導電層２１ｂの位置よりも下方に位置する。つまり、電極部６１Ｌは、Ｘ方向からの断面視で、最も上に位置する導電層２１ｂによって挟まれている。
【0059】
電極部６１Ｕの－Ｚ方向側の端部は、中間膜５０の内部に向かって突出している。つまり、電極部６１Ｕの－Ｚ方向側の上端は、複数の導電層２１ａのうち、最も下に位置する導電層２１ａの下面よりも下に位置する。一方、電極部６１Ｕの＋Ｚ方向側の端部は、最も下に位置する導電層２１ａの位置よりも上方に位置する。つまり、電極部６１Ｕは、Ｘ方向からの断面視で、最も下に位置する導電層２１ａによって挟まれている。
【0060】
後に詳述するが、電極部６１Ｌ，６１Ｕは、ＧＩＤＬ電流をアシストするためのＧＩＤＬ生成電極として作用する。そのため、電極部６１Ｌ，６１Ｕはともに設けられることが望ましいが、いずれか一方のみであってもよい。
【0061】
ジョイント部ＪＴにおいて、電極胴体部６０が設けられる場合、電極部６１Ｌ，６１Ｕと、電極胴体部６０とは、電気的に接続されていることが好ましい。例えば、電極部６１Ｌ，６１Ｕをそれぞれ、電極胴体部６０の両端面より柱状部ＣＬ側へ突出させた構造とすることが好ましい。このとき、電極胴体部６０と、電極部６１Ｌ，６１Ｕを同じ材料により構成されることがより好ましい。
【0062】
電極部６１ＬのＹ方向の寸法は、半導体ボディ２１０ＬのＹ方向の寸法と、略同一であってよい。電極部６１ＵのＹ方向の寸法は、半導体ボディ２１０ＵのＹ方向の寸法と、略同一であってよい。また、本実施形態のように、下部アレイＬ２ｍと上部アレイＵ２ｍを分けて形成された半導体記憶装置１００の場合、各柱状部ＣＬの形状は、Ｙ方向の寸法が＋Ｚ方向に向かって徐々に広がる略円錐状となる場合が多い。このように、各柱状部ＣＬの形状が略円錐状である場合には、各電極部６１の形状も、略円錐状であることが好ましい。つまり、各電極部６１の外径は、各半導体ボディ２１０の外径と略同一とすることが好ましい。
【0063】
図９に示すように、半導体記憶装置１００は、Ｚ方向において、電極部６１Ｌ，６１Ｕの各端面から、半導体ボディ２１０Ｌ，２１０Ｕの内部に向かって突出する不純物拡散領域６２、を備える。不純物拡散領域６２は、電極部６１Ｌ，６１Ｕと、半導体ボディ２１０Ｌ，２１０Ｕとの各接触面から半導体ボディ２１０Ｌ，２１０Ｕ内を各アレイ側に向かって、Ｎ型の不純物が拡散した領域である。なお、説明の便宜上、半導体ボディ２１０Ｌ内の不純物拡散領域６２は、不純物拡散領域６２Ｌと呼び、半導体ボディ２１０Ｕ内の不純物拡散領域６２は、不純物拡散領域６２Ｕと呼ぶ。ここで、「不純物拡散領域６２Ｌ」は、第１不純物拡散領域の一例であり、「不純物拡散領域６２Ｕ」は、第２不純物拡散領域の一例である。
【0064】
不純物拡散領域６２Ｌ，６２Ｕはそれぞれ、電極部６１Ｌ，６１Ｕに含まれるｎ型の不純物元素（例えば、リン（Ｐ））が熱拡散によって各半導体ボディ２１０Ｌ，２１０Ｕ内に拡散された領域である。つまり、消去動作時、不純物拡散領域６２Ｌ，６２Ｕによって、半導体ボディ２１０Ｌの上部周辺、ならびに半導体ボディ２１０Ｕの下部周辺にも正孔を発生させることができる。
【0065】
不純物拡散領域６２Ｌは、Ｚ方向において、電極部６１Ｌの下面から、半導体ボディ２１０Ｌ内部に向かって延在している。不純物拡散領域６２Ｌの下端の位置は特に限定されないが、少なくとも、複数の導電層２１ｂのうち、上から２番目の位置まで延在していることが好ましい。例えば、不純物拡散領域６２Ｌは、Ｙ方向において、電極部６１Ｌの下端部に最も近い導電層２１ｂと対向するよう設けられてよい。より好ましくは、複数の導電層２１ｂのうち、上から３番目の位置まで延在していることがより好ましい。なお、Ｙ方向において不純物拡散領域６２Ｌと対向する導電層２１ｂは、１層に限られない。図９に示す構造では、不純物拡散領域６２Ｌと対向する導電層２１ｂは１層のみであるが、例えば、不純物拡散領域６２ＬのＺ方向の寸法がさらに大きい場合は、複数の導電層２１ｂと対向する構成であってもよい。
【0066】
不純物拡散領域６２Ｕは、Ｚ方向において、電極部６１Ｕの上面から、半導体ボディ２１０Ｕ内部に向かって延在している。不純物拡散領域６２Ｕの上端の位置は特に限定されないが、少なくとも、複数の導電層２１ａのうち、下から２番目の位置まで延在していることが好ましい。例えば、不純物拡散領域６２Ｕは、Ｙ方向において、電極部６１Ｕの上端部に最も近い導電層２１ａと対向するよう設けられてよい。より好ましくは、複数の導電層２１ａのうち、下から３番目の位置まで延在していることがより好ましい。なお、Ｙ方向において不純物拡散領域６２Ｕと対向する導電層２１ａは、１層に限られない。図９に示す構造では、不純物拡散領域６２Ｕと対向する導電層２１ａは１層のみであるが、例えば、不純物拡散領域６２ＵのＺ方向の寸法がさらに大きい場合は、複数の導電層２１ａと対向する構成であってもよい。
【0067】
ここで、下部アレイＬ２ｍを構成する複数の導電層２１ｂのうち不純物拡散領域６２Ｌと対向する導電層２１ｂは、後述するように、ダミーワード線ＷＬＤＬ１（例えば、図１１参照）として機能し、このダミーワード線ＷＬＤＬ１の下方に位置する導電層２１ｂは、ワード線として機能する。また、下部アレイＬ２ｍを構成する複数の導電層２１ｂのうち最も上側（つまり上部アレイＵ２ｍ側）を含む少なくも１以上の導電層２１ｂ（ダミーワード線ＷＬＤＬ１の上方に位置する導電層２１ｂ）も、ダミーワード線ＷＬＤＬ０（例えば、図１１参照）として機能する。同様に、上部アレイＵ２ｍを構成する複数の導電層２１ａのうち不純物拡散領域６２Ｕと対向する導電層２１ａは、後述するように、ダミーワード線ＷＬＤＬ１（例えば、図１１参照）として機能し、このダミーワード線ＷＬＤＬ１の上方に位置する導電層２１ａは、ワード線として機能する。また、上部アレイＵ２ｍを構成する複数の導電層２１ａのうち最も下側（つまり下部アレイＬ２ｍ側）を含む少なくも１以上の導電層２１ａ（ダミーワード線ＷＬＤＬ１の下方に位置する導電層２１ａ）も、ダミーワード線ＷＬＤＬ０（例えば、図１１参照）として機能する。
【0068】
いずれのダミーワード線ＷＬＤＬ０は、後述するように、容量カップリングによって、電極部６１に所定の電圧（１０Ｖ程度）を印加するための導電層である。
【0069】
不純物拡散領域６２における不純物の拡散状況は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＳ）による元素マッピングによって確認することができる。例えば、電極部６１の材料としてリン（Ｐ）をドープさせたシリコンを用いる場合、不純物拡散領域６２のＰ濃度は、例えば、５×１０２０ｃｍ－３程度である。不純物拡散領域６２は、半導体ボディ２１０形成後、アニールによって不純物を熱拡散させることによって得られる。
【0070】
＜３．半導体記憶装置の基本動作＞
次に、半導体記憶装置１００の基本動作のうち、消去動作について説明する。
図１０は、ブロック消去動作における消去パルス印加時の各配線の電圧を示すタイミングチャートである。図１１～図１３は、半導体記憶装置１００の消去動作を説明するための断面図である。
図１０、図１１に示す例では、ブロック消去について説明する。ブロック消去は、１つのブロックＢＬＫを選択して消去動作を実行する。図１２、図１３に示す例では、サブブロック消去について説明する。サブブロック消去は、下部アレイＬ２ｍと上部アレイＵ２ｍを別の独立したブロック（サブブロック）として用いて、消去動作を実行する。
次に、半導体記憶装置１００の基本動作のうち、消去動作について説明する。
図１０は、ブロック消去動作における消去パルス印加時の各配線の電圧を示すタイミングチャートである。図１１～図１３は、半導体記憶装置１００の消去動作を説明するための断面図である。
図１０、図１１に示す例では、ブロック消去について説明する。ブロック消去は、１つのブロックＢＬＫを選択して消去動作を実行する。図１２、図１３に示す例では、サブブロック消去について説明する。サブブロック消去は、下部アレイＬ２ｍと上部アレイＵ２ｍを別の独立したブロック（サブブロック）として用いて、消去動作を実行する。
【0071】
第１実施形態の半導体記憶装置１００では、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳの少なくとも一つの選択トランジスタのゲートとドレインとの間に加え、電極部６１とその近傍のワード線（導電層２１）との間にも逆バイアス電圧を印加して、Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ（ＧＩＤＬ）を発生させることにより、消去（イレーズ）動作を行う。ＧＩＤＬにより、メモリトランジスタＭＴのチャネルを介して正孔を注入して電荷蓄積膜の電荷を消滅できる。
【0072】
消去動作は、大まかに、消去パルス印加動作と消去ベリファイ動作とを含む。消去パルス印加動作は、メモリトランジスタＭＴの閾値電圧を低下させるために消去パルスを印加する動作である。消去ベリファイ動作は、消去パルス印加動作を印加した結果、メモリトランジスタＭＴの閾値電圧が目標とする値より低くなったか否かを判定する動作である。消去動作では、消去パルス印加動作と消去ベリファイ動作との組み合わせを繰り返すことで、メモリトランジスタＭＴの閾値電圧を消去レベルまで低下させる。
【0073】
図１０は、図１１に示すブロック消去動作における消去パルス印加時の各配線の電圧を示すタイミングチャートである。まず、消去対象のブロックＢＬＫのダミーワード線ＷＬＤＵ１、ＷＬＤＬ１、データワード線ＷＬに、所定の電圧を印可する（時刻ｔ０）。ダミーワード線ＷＬＤＵ１、ＷＬＤＬ１に印加する電圧は、各ワード線ＷＬの劣化を防止するために、ダミーワード線ＷＬＤＵ０、ＷＬＤＬ０と、データワード線ＷＬとの中間電位を印可する。次に、ダミーワード線ＷＬＤＵ０、ＷＬＤＬ０に、所定の電圧を印可する（時刻ｔ１）。それにともない、容量カップリングによって、各電極部６１に所定の電圧が印加され（時刻ｔ１）、チャネルである半導体ボディ２１０にＧＩＤＬ電流が流れる。本実施形態では、電極部６１に、直接に電圧を印可することが厳しい。そのため、電極部６１に隣接する、上下の導電層２１をダミーワード線ＷＬＤＵ０、ＷＬＤＬ０として用い、ダミーワード線ＷＬＤＵ０、ＷＬＤＬ０に電圧Ｖｅｒａ（２０Ｖ程度）を印可することで、容量カップリングによって、各電極部６１に所定の電圧（１０Ｖ程度）を印加する。電圧Ｖｅｒａは、ＧＩＤＬを発生させるための高電圧である。
【0074】
各ダミーワード線ＷＬＤＵ１、ＷＬＤＬ１の本数は特に限定されず、１本以上であってもよい。
【0075】
図１２は、上部アレイＵ２ｍのみを消去対象のブロック（選択ブロック）とし、下部アレイＬ２ｍは消去対象外とした場合の消去動作を示す。一方、図１３は、下部アレイＬ２ｍのみを消去対象のブロック（選択ブロック）とし、上部アレイＵ２ｍは消去対象外とした場合の消去動作を示す。
図１２、図１３に示すように、本実施形態の半導体記憶装置１００によれば、上部アレイＵ２ｍと下部アレイＬ２ｍを含む積層構造において、上部アレイＵ２ｍと下部アレイＬ２ｍとの間（つまり、ジョイント部ＪＴ）に、ＧＩＤＬ生成用の電極として電極部６１を設けることで、サブブロック消去の実行も可能となる。
図１２、図１３に示すように、本実施形態の半導体記憶装置１００によれば、上部アレイＵ２ｍと下部アレイＬ２ｍを含む積層構造において、上部アレイＵ２ｍと下部アレイＬ２ｍとの間（つまり、ジョイント部ＪＴ）に、ＧＩＤＬ生成用の電極として電極部６１を設けることで、サブブロック消去の実行も可能となる。
【0076】
＜４．半導体記憶装置の製造方法＞
次に、半導体記憶装置１００の製造方法について説明する。図１４～図２０は、半導体記憶装置１００の製造方法を示す断面図である。なお以下で説明する材料は、あくまで例示であり、本実施形態の内容を限定するものではない。
次に、半導体記憶装置１００の製造方法について説明する。図１４～図２０は、半導体記憶装置１００の製造方法を示す断面図である。なお以下で説明する材料は、あくまで例示であり、本実施形態の内容を限定するものではない。
【0077】
図１４に示すように、まず、基板Ｓｕｂ上にトランジスタＴｒ（ＣＭＯＳ回路）が形成され、トランジスタＴｒを層間絶縁膜９で被覆する。層間絶縁膜９には、配線９ａが形成される。層間絶縁膜９上には、ソース層ＳＬが形成される。これにより、基体部１が形成される。
【0078】
次に、基体部１の上方に、複数の犠牲膜２１ｄと複数の絶縁膜２２とをＺ方向に交互に積層する。これにより、下部アレイＬ２ｍの領域に、犠牲膜２１ｄと絶縁膜２２との積層体Ｌ２ｍｍが形成される。犠牲膜２１ｄには、例えば、シリコン窒化膜等の絶縁材料が用いられる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。犠牲膜２１ｄは、Ｚ方向に積層され、互いに絶縁膜２２によって離隔されている。なお、犠牲膜２１ｄは、後の工程において、導電層２１ｂに置換される。
【0079】
次に、積層体Ｌ２ｍｍ上に中間膜５０の一部を形成する。中間膜５０には、例えば、シリコン酸化膜が用いられる。中間膜５０の残りは、積層体Ｕ２ｍｍを形成する前段階で形成する（図１７参照）。
【0080】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法等を用いて、中間膜５０および積層体Ｌ２ｍｍ内にＺ方向に延伸し、積層体Ｌ２ｍｍを貫通する下部メモリホールＬＭＨを形成する。尚、ソース層ＳＬがシリコン単結晶である場合に、エピタキシャルシリコン層７０をソース層ＳＬ上に成長させることができる。ソース層ＳＬが他の導電材料である場合には、エピタキシャルシリコン層７０は省略され得る。また、ソース層ＳＬと下部メモリホールＬＭＨとの接続構造については、これに限定されず、他の任意の構造でもよい。
【0081】
次に、下部メモリホールＬＭＨの底部にエピタキシャルシリコン層７０を形成する。エピタキシャルシリコン層７０は、高濃度不純物を含有するシリコン層であり、ソース層ＳＬに電気的に接続される。
【0082】
次に、下部メモリホールＬＭＨの内壁にメモリ膜２２０Ｌおよび半導体ボディ２１０Ｌを形成する。例えば、下部メモリホールＬＭＨの内壁に、カバー絶縁膜２２１Ｌ、電荷蓄積膜２２２Ｌおよびトンネル絶縁膜２２３Ｌをこの順番に堆積する。次に、トンネル絶縁膜２２３Ｌの内壁に、半導体ボディ２１０Ｌを成膜する。次に、下部メモリホールＬＭＨの側壁にあるメモリ膜２２０Ｌおよび半導体ボディ２１０Ｌを残置させたまま、下部メモリホールＬＭＨの底部にあるメモリ膜２２０Ｌおよび半導体ボディ２１０Ｌを除去する。
【0083】
次に、下部メモリホールＬＭＨ内および半導体ボディ２１０Ｌの上面にコア層２３０Ｌを成膜する。コア層２３０Ｌは、下部メモリホールＬＭＨの内部スペースを埋め込むように成膜する。コア層２３０Ｌは、例えば、シリコン酸化物を含み、絶縁性である。これにより、図１４に示す構造が得られる。
【0084】
次に、図１５に示すように、中間膜５０の上面と、中間膜５０の側面の少なくとも一部とが露出するように、メモリ膜２２０Ｌ、半導体ボディ２１０Ｌおよびコア層２３０Ｌの一部を除去する。このとき、半導体ボディ２１０Ｌおよびコア層２３０Ｌは、それらの上面がメモリ膜２２０Ｌの上面よりも低くなるまで除去する。これにより、図１５に示す構造が得られる。
【0085】
次に、図１６に示すように、メモリ膜２２０Ｌ、半導体ボディ２１０Ｌおよびコア層２３０Ｌの上方に、中間膜５０同士の隙間を埋めるように、電極胴体部６０と、電極部６１Ｌを埋め込む。電極胴体部６０と、電極部６１Ｌの形成方法としては、例えば、不純物（例えば、リン（Ｐ））がドープされたシリコン膜を中間膜５０、ならびにメモリ膜２２０Ｌ、半導体ボディ２１０Ｌおよびコア層２３０Ｌの上方に成膜し、中間膜５０上のシリコン膜を除去する方法が適用可能である。このとき、電極胴体部６０の上面の位置は、中間膜５０の上面の位置と略同一とするとよい。
【0086】
次に、図１７に示すように、中間膜５０および電極胴体部６０上に、残りの中間膜５０を形成した上で、その上に、複数の犠牲膜２１ｄと複数の絶縁膜２２とをＺ方向に交互に積層する。これにより、上部アレイＵ２ｍの領域に、犠牲膜２１ｄと絶縁膜２２との積層体Ｕ２ｍｍが形成される。積層体Ｕ２ｍｍの犠牲膜２１ｄおよび絶縁膜２２はそれぞれ、積層体Ｌ２ｍｍの犠牲膜２１ｄおよび絶縁膜２２のそれぞれと同一材料でよい。積層体Ｕ２ｍｍの犠牲膜２１ｄは、Ｚ方向に積層され、互いに絶縁膜２２によって離隔されている。尚、積層体Ｕ２ｍｍの犠牲膜２１ｄは、後の工程において、導電層２１ａに置換される。
【0087】
次に、絶縁膜５５を積層体Ｕ２ｍｍ上に形成する。
【0088】
次に、図１７に示すように、リソグラフィ技術およびＲＩＥ法等を用いて、絶縁膜５５および積層体Ｕ２ｍｍ、ならびに中間膜５０の一部の中に、Ｚ方向に延伸し、積層体Ｕ２ｍｍを貫通する上部メモリホールＵＭＨを形成する。上部メモリホールＵＭＨは、電極胴体部６０に達するように形成される。これにより、図１７に示す構造が得られる。
【0089】
次に、上部メモリホールＵＭＨの内壁にメモリ膜２２０Ｕを形成する。例えば、上部メモリホールＵＭＨの内壁に、カバー絶縁膜２２１Ｕ、電荷蓄積膜２２２Ｕおよびトンネル絶縁膜２２３Ｕをこの順番に堆積する。次に、メモリ膜２２０Ｕをエッチバックすることによって、上部メモリホールＵＭＨの側壁にあるメモリ膜２２０Ｕを残置させたまま、上部メモリホールＵＭＨの底部にあるメモリ膜２２０Ｕを除去し、電極胴体部６０の上面を露出させる。これにより、図１８に示す構造が得られる。
【0090】
次に、図１９に示すように、電極胴体部６０上に、電極部６１Ｕを形成する。電極部６１Ｕの形成方法としては、シリコンの選択成長を適用できる。例えば、不純物がドープされたシリコンからなる電極胴体部６０を、選択成長させることで、エピタキシャルシリコン層からなる電極部６１Ｕを形成できる。これにより、図１９に示す構造が得られる。
【0091】
次に、メモリ膜２２０Ｕの内壁に、半導体ボディ２１０Ｕ、コア層２３０Ｕを順に体積させることで、上部アレイＵ２ｍが得られる。
最後に、得られた上部アレイＵ２ｍおよび下部アレイＬ２ｍを、アニールすることで、電極部６１Ｌ，６１Ｕ内の不純物を半導体ボディ２１０Ｌ，２１０Ｕそれぞれに熱拡散させる。これにより、不純物拡散領域６２Ｌ，６２Ｕが形成される。
最後に、得られた上部アレイＵ２ｍおよび下部アレイＬ２ｍを、アニールすることで、電極部６１Ｌ，６１Ｕ内の不純物を半導体ボディ２１０Ｌ，２１０Ｕそれぞれに熱拡散させる。これにより、不純物拡散領域６２Ｌ，６２Ｕが形成される。
【0092】
その後、図示しないが、層間絶縁膜、コンタクト、配線層（ビット線ＢＬ等）を形成し、さらに、犠牲膜２１ｄを導電層２１にリプレースすることによって、本実施形態による半導体記憶装置１００が製造される。尚、基体部１のＣＭＯＳ回路は、別の基板に形成し、積層体Ｌ２ｍｍ、Ｕ２ｍｍを有する基板とＣＭＯＳ回路を有する基板とを貼合して、半導体記憶装置１００が形成されてもよい。
【0093】
以上、第１実施形態の半導体記憶装置１００について説明したが、半導体記憶装置１００を構成する各要素の平面レイアウトは、図３、４に示すレイアウトに限らず、その他のレイアウトであってもよい。例えば、１つのブロックＢＬＫ内に配置される柱状部ＣＬの個数及び配置は、適宜変更されうる。
【0094】
第１実施形態に係る半導体記憶装置１００は、ジョイント部ＪＴに、ＧＩＤＬ生成用の電極部６１を設け、かつ、電極部６１からチャネルとなる半導体ボディ２１０に向かう不純物拡散領域６２を設けた構造を有する。そのため、電極部６１を、ＧＩＤＬ電流をアシストするためのＧＩＤＬ生成電極として作用させることができ、安定したＧＩＤＬ消去特性を発揮させることができる。また、従来より、セル特性改善のためにチャネル（半導体ボディ）の薄膜化が要求されているが、チャネルを薄膜化すると、セル特性は向上する一方、ＧＩＤＬ電流が減少し、ＧＩＤＬ消去特性が劣化してしまう問題があった。しかし、本実施形態に係る半導体記憶装置１００によれば、上部アレイと下部アレイとの間に、ＧＩＤＬ生成用の電極部６１を設けることで、安定したＧＩＤＬ電流の供給が可能となり、結果、電気的特性の向上を図ることができる。
【0095】
（第２実施形態）
次に、第２実施形態について説明する。
第２実施形態は、下部アレイＬ２ｍと上部アレイＵ２ｍとの間において、電極胴体部６０と電気的に接続された導電層９０が設けられている点で第１実施形態と異なる。「導電層９０」は第３導電層の一例である。第２実施形態の構成は、以下に説明する以外、第１実施形態の構成と同様である。
次に、第２実施形態について説明する。
第２実施形態は、下部アレイＬ２ｍと上部アレイＵ２ｍとの間において、電極胴体部６０と電気的に接続された導電層９０が設けられている点で第１実施形態と異なる。「導電層９０」は第３導電層の一例である。第２実施形態の構成は、以下に説明する以外、第１実施形態の構成と同様である。
【0096】
図２１は、第２実施形態の電極胴体部６０および電極部６１Ｕ，Ｌの近傍、すなわち上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴ近傍の構成例を示す拡大断面図である。上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴには、第１実施形態と同様に、中間膜５０、電極胴体部６０および電極部６１Ｕ，６１Ｌが設けられている。電極部６１Ｕ，６１Ｌは、いずれか一方のみで構成されてもよい。
【0097】
中間膜５０は、柱状部ＣＬの中心から離れる方向（Ｘ方向、Ｙ方向）に後退している。即ち、ジョイント部ＪＴにおいて、中間膜５０は、上部アレイＵ２ｍおよび下部アレイＬ２ｍよりもＸ方向および／またはＹ方向に窪んでおり、窪みＲＣＳを形成している。電極胴体部６０は、第１実施形態と同様に、窪みＲＣＳに埋め込まれている。
【0098】
導電層９０は、Ｚ方向から見た平面視（Ｘ－Ｙ平面）において、電極胴体部６０の側面からＸ方向およびＹ方向に沿って広がる層状の導電膜である。導電層９０は、電極胴体部６０と接続している。導電層９０は、中間膜５０内に埋め込まれおり、その表面（上面および下面）は、導電層２１ａ、２１ｂとは電気的に分離している。導電層９０は、導電性金属、例えば、タングステンを含む。
【0099】
本実施形態では、導電層９０は、電極胴体部６０を介して電極部６１Ｌ，６１Ｕに電圧を印可するための導電層として機能する。
【0100】
図２２は、第２実施形態の半導体記憶装置１００Ａの消去動作を説明するための断面図である。図２２に示す例では、ブロック消去を例に挙げて説明する。
第２実施形態の半導体記憶装置１００Ａでも、第１実施形態と同様に、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳの少なくとも一つの選択トランジスタのゲートとドレインとの間に加え、電極部６１とその近傍のワード線（導電層２１）との間にも逆バイアス電圧を印加して、ＧＩＤＬを発生させることにより、消去動作を行う。第１実施形態の半導体記憶装置１００の場合では、電極部６１に直接に電圧を印可することが厳しいため、電極部６１に隣接するダミーワード線ＷＬＤＵ０、ＷＬＤＬ０に電圧Ｖｅｒａ（２０Ｖ程度）を印可することで、容量カップリングによって、各電極部６１に所定の電圧（１０Ｖ程度）を印加する。一方、第２実施形態の半導体記憶装置１００Ａの場合は、電極胴体部６０に接続された導電層９０に直接に電圧Ｖｅｒａ（２０Ｖ程度）を印可することで、各電極部６１に所定の電圧（１０Ｖ程度）を印加する。これにより、より安定して消去動作を実行できる。なお、第２実施形態の半導体記憶装置１００Ａの場合も、柱状部ＣＬの各構成要素の劣化を防止するために、導電層９０に近い位置の導電層２１の一部には、ダミーワード線ＷＬＤＬ，ＷＬＤＵとして、Ｖｅｒａとワード線ＷＬに印加する電圧の中間電位（例えば、１０Ｖ程度）が印加されるとよい。ただし、ダミーワード線ＷＬＤＬ，ＷＬＤＵの本数は限定されない。
第２実施形態の半導体記憶装置１００Ａでも、第１実施形態と同様に、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳの少なくとも一つの選択トランジスタのゲートとドレインとの間に加え、電極部６１とその近傍のワード線（導電層２１）との間にも逆バイアス電圧を印加して、ＧＩＤＬを発生させることにより、消去動作を行う。第１実施形態の半導体記憶装置１００の場合では、電極部６１に直接に電圧を印可することが厳しいため、電極部６１に隣接するダミーワード線ＷＬＤＵ０、ＷＬＤＬ０に電圧Ｖｅｒａ（２０Ｖ程度）を印可することで、容量カップリングによって、各電極部６１に所定の電圧（１０Ｖ程度）を印加する。一方、第２実施形態の半導体記憶装置１００Ａの場合は、電極胴体部６０に接続された導電層９０に直接に電圧Ｖｅｒａ（２０Ｖ程度）を印可することで、各電極部６１に所定の電圧（１０Ｖ程度）を印加する。これにより、より安定して消去動作を実行できる。なお、第２実施形態の半導体記憶装置１００Ａの場合も、柱状部ＣＬの各構成要素の劣化を防止するために、導電層９０に近い位置の導電層２１の一部には、ダミーワード線ＷＬＤＬ，ＷＬＤＵとして、Ｖｅｒａとワード線ＷＬに印加する電圧の中間電位（例えば、１０Ｖ程度）が印加されるとよい。ただし、ダミーワード線ＷＬＤＬ，ＷＬＤＵの本数は限定されない。
【0101】
【0102】
まず、図２３に示すように、第１実施形態と同様に、基体部１の上方に、複数の犠牲膜２１ｄと複数の絶縁膜２２とをＺ方向に交互に積層することにより、下部アレイＬ２ｍの領域に、犠牲膜２１ｄと絶縁膜２２との積層体Ｌ２ｍｍが形成される。
【0103】
次に、積層体Ｌ２ｍｍ上に中間膜５０の一部を成膜した後に、この中間膜５０上に導電層９０を形成する。導電層９０は、導電性金属、例えば、タングステンを含む。次いで、導電層９０上に、残りの中間膜５０を成膜する。
【0104】
次に、第１実施形態と同様に、リソグラフィ技術およびＲＩＥ法等を用いて、中間膜５０、導電層９０、ならびに積層体Ｌ２ｍｍ内にＺ方向に延伸し、積層体Ｌ２ｍｍを貫通する下部メモリホールＬＭＨを形成する。
【0105】
次に、下部メモリホールＬＭＨの底部にエピタキシャルシリコン層７０を形成し、さらに、下部メモリホールＬＭＨの内壁にメモリ膜２２０Ｌおよび半導体ボディ２１０Ｌを形成する。次いで、下部メモリホールＬＭＨの側壁にあるメモリ膜２２０Ｌおよび半導体ボディ２１０Ｌを残置させたまま、下部メモリホールＬＭＨの底部にあるメモリ膜２２０Ｌおよび半導体ボディ２１０Ｌを除去する。
【0106】
次に、下部メモリホールＬＭＨ内および半導体ボディ２１０Ｌの上面にコア層２３０Ｌを成膜する。コア層２３０Ｌは、下部メモリホールＬＭＨの内部スペースを埋め込むように成膜する。これにより、図２３に示す構造が得られる。
【0107】
【0108】
このような第２実施形態の構成によっても、第１実施形態と同様に、電極部６１を、ＧＩＤＬ電流をアシストするためのＧＩＤＬ生成電極として作用させることができ、安定したＧＩＤＬ消去特性を発揮させることができ、結果、半導体記憶装置１００Ａの電気的特性の向上を図ることができる。また、第２実施形態は、電極胴体部６０に隣接した導電層９０を備える。そのため、この導電層９０に直接に電圧Ｖｅｒａを印可することができ、結果、より安定した消去動作が期待される。
【0109】
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、メモリ膜は、分極の方向によりデータを記憶するFeFET（Ferroelectric FET）メモリに含まれる強誘電体膜であってもよい。強誘電体膜は、例えば、ハフニウム酸化物で形成される。
【0110】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0111】
２１…導電層（第１導電層、第２導電層）、２２…絶縁膜、６０…電極胴体部、６１…電極部、６２…不純物拡散領域、９０…導電層（第３導電層）、１００、１００Ａ…半導体記憶装置、２２２…電荷蓄積膜（第１電荷蓄積膜、第２電荷蓄積膜）、２１０…半導体ボディ（第１半導体層、第２半導体層）、ＣＬ…柱状部（第１柱状部、第２柱状部）、Ｌ２ｍ…下部アレイ（第１積層体）、Ｕ２ｍ…上部アレイ（第２積層体）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】