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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024046868
(43)【公開日】2024-04-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240329BHJP
H01L 29/12 20060101ALI20240329BHJP
【ＦＩ】
H01L29/78 657Z
H01L29/78 652F
H01L29/78 652S
H01L29/78 653C
H01L29/78 652M
H01L29/78 652J
H01L29/78 652K
H01L29/78 652N
H01L29/78 652T
H01L29/78 657G
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022152202
(22)【出願日】2022-09-26
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】奥田 肇
(72)【発明者】
【氏名】福田 泰詔
(72)【発明者】
【氏名】アドリアン ジョイタ
(72)【発明者】
【氏名】宅間 徹
(57)【要約】
【課題】新規なレイアウトを有するキャパシタを備えた半導体装置を提供する。
【解決手段】半導体装置１は、第１主面３を有するｎ型の第１半導体領域１０と、第１主面３の表層部に形成されたｐ型のキャパシタ領域１０７と、キャパシタ領域１０７を貫通するように第１主面３に形成されたトレンチ１１１、トレンチ１１１の壁面を被覆する上絶縁膜１１６（絶縁膜）、および、上絶縁膜１１６を介してキャパシタ領域１０７と容量結合を形成するようにトレンチ１１１に埋設された上電極１１３（埋設電極）を有するトレンチ構造１１０と、を含む。
【選択図】図１７
【解決手段】半導体装置１は、第１主面３を有するｎ型の第１半導体領域１０と、第１主面３の表層部に形成されたｐ型のキャパシタ領域１０７と、キャパシタ領域１０７を貫通するように第１主面３に形成されたトレンチ１１１、トレンチ１１１の壁面を被覆する上絶縁膜１１６（絶縁膜）、および、上絶縁膜１１６を介してキャパシタ領域１０７と容量結合を形成するようにトレンチ１１１に埋設された上電極１１３（埋設電極）を有するトレンチ構造１１０と、を含む。
【選択図】図１７
【特許請求の範囲】
【請求項1】
主面を有する第１導電型の半導体領域と、
前記主面の表層部に形成された第２導電型のキャパシタ領域と、
前記キャパシタ領域を貫通するように前記主面に形成されたトレンチ、前記トレンチの壁面を被覆する絶縁膜、および、前記絶縁膜を介して前記キャパシタ領域と容量結合を形成するように前記トレンチに埋設された埋設電極を有するトレンチ構造と、を含む、半導体装置。
前記主面の表層部に形成された第２導電型のキャパシタ領域と、
前記キャパシタ領域を貫通するように前記主面に形成されたトレンチ、前記トレンチの壁面を被覆する絶縁膜、および、前記絶縁膜を介して前記キャパシタ領域と容量結合を形成するように前記トレンチに埋設された埋設電極を有するトレンチ構造と、を含む、半導体装置。
【請求項2】
前記埋設電極は、前記絶縁膜を挟んで前記トレンチの開口側に埋設された上電極、および、前記絶縁膜を挟んで前記トレンチの底壁側に埋設された下電極を含むマルチ電極構造を有している、請求項１に記載の半導体装置。
【請求項3】
前記上電極は、前記絶縁膜を挟んで前記キャパシタ領域と前記容量結合を形成するように前記キャパシタ領域の底部に対して前記トレンチの前記開口側に埋設され、
前記下電極は、前記絶縁膜を挟んで前記半導体領域に対向するように前記キャパシタ領域の底部に対して前記トレンチの前記底壁側に埋設されている、請求項２に記載の半導体装置。
前記下電極は、前記絶縁膜を挟んで前記半導体領域に対向するように前記キャパシタ領域の底部に対して前記トレンチの前記底壁側に埋設されている、請求項２に記載の半導体装置。
【請求項4】
前記絶縁膜は、前記トレンチの前記開口側の壁面を被覆する上絶縁膜、および、前記上絶縁膜よりも大きい厚さで前記トレンチの前記底壁側の壁面を被覆する下絶縁膜を含み、
前記上電極は、前記上絶縁膜を挟んで前記トレンチの前記開口側に埋設され、
前記下電極は、前記下絶縁膜を挟んで前記トレンチの前記底壁側に埋設されている、請求項２に記載の半導体装置。
前記上電極は、前記上絶縁膜を挟んで前記トレンチの前記開口側に埋設され、
前記下電極は、前記下絶縁膜を挟んで前記トレンチの前記底壁側に埋設されている、請求項２に記載の半導体装置。
【請求項5】
前記トレンチ構造は、前記上電極および前記下電極の間に介在された中間絶縁膜を含む、請求項２に記載の半導体装置。
【請求項6】
前記キャパシタ領域には第１電位が付与され、
前記上電極には前記第１電位とは異なる第２電位が付与される、請求項５に記載の半導体装置。
前記上電極には前記第１電位とは異なる第２電位が付与される、請求項５に記載の半導体装置。
【請求項7】
複数の前記トレンチ構造が、間隔を空けて前記主面に形成されている、請求項１に記載の半導体装置。
【請求項8】
前記キャパシタ領域よりも高い不純物濃度を有し、前記キャパシタ領域の表層部に形成された第２導電型の高濃度キャパシタ領域をさらに含み、
前記トレンチは、前記キャパシタ領域および前記高濃度キャパシタ領域を貫通するように前記主面に形成され、
前記埋設電極は、前記絶縁膜を介して前記キャパシタ領域および前記高濃度キャパシタ領域と前記容量結合を形成している、請求項１～７のいずれか一項に記載の半導体装置。
前記トレンチは、前記キャパシタ領域および前記高濃度キャパシタ領域を貫通するように前記主面に形成され、
前記埋設電極は、前記絶縁膜を介して前記キャパシタ領域および前記高濃度キャパシタ領域と前記容量結合を形成している、請求項１～７のいずれか一項に記載の半導体装置。
【請求項9】
前記主面の上で前記トレンチ構造に電気的に接続された第１配線と、
前記主面の上で前記キャパシタ領域に電気的に接続された第２配線と、をさらに含む、請求項１～７のいずれか一項に記載の半導体装置。
前記主面の上で前記キャパシタ領域に電気的に接続された第２配線と、をさらに含む、請求項１～７のいずれか一項に記載の半導体装置。
【請求項10】
前記主面に設けられた容量デバイス領域と、
前記容量デバイス領域を他の領域から電気的に分離するように前記主面に形成された領域分離構造と、をさらに含み、
前記キャパシタ領域は、前記容量デバイス領域に形成され、
前記トレンチ構造は、前記容量デバイス領域に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
前記容量デバイス領域を他の領域から電気的に分離するように前記主面に形成された領域分離構造と、をさらに含み、
前記キャパシタ領域は、前記容量デバイス領域に形成され、
前記トレンチ構造は、前記容量デバイス領域に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
【請求項11】
前記主面に設けられたトランジスタ領域と、
前記主面に設けられた容量デバイス領域と、をさらに含み、
前記キャパシタ領域は、前記容量デバイス領域に形成され、
前記トレンチ構造は、前記容量デバイス領域に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
前記主面に設けられた容量デバイス領域と、をさらに含み、
前記キャパシタ領域は、前記容量デバイス領域に形成され、
前記トレンチ構造は、前記容量デバイス領域に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
【請求項12】
前記容量デバイス領域は、前記トランジスタ領域の平面積未満の平面積を有している、請求項１１に記載の半導体装置。
【請求項13】
前記トランジスタ領域において前記主面の表層部に形成された第２導電型のボディ領域と、
前記トランジスタ領域において前記ボディ領域を貫通するように前記主面に形成されたゲートトレンチ、前記ゲートトレンチの壁面を被覆するゲート絶縁膜、および、前記ゲート絶縁膜を挟んで前記ゲートトレンチに埋設されたゲート電極を有するトレンチゲート構造と、をさらに含む、請求項１１に記載の半導体装置。
前記トランジスタ領域において前記ボディ領域を貫通するように前記主面に形成されたゲートトレンチ、前記ゲートトレンチの壁面を被覆するゲート絶縁膜、および、前記ゲート絶縁膜を挟んで前記ゲートトレンチに埋設されたゲート電極を有するトレンチゲート構造と、をさらに含む、請求項１１に記載の半導体装置。
【請求項14】
前記ゲート電極は、前記ゲート絶縁膜を挟んで前記ゲートトレンチの開口側に埋設されたゲート上電極、および、前記ゲート絶縁膜を挟んで前記ゲートトレンチの底壁側に埋設されたゲート下電極を含むマルチ電極構造を有している、請求項１３に記載の半導体装置。
【請求項15】
前記ゲート上電極は、前記ゲート絶縁膜を挟んで前記ボディ領域に対向するように前記ボディ領域の底部に対して前記ゲートトレンチの前記開口側に埋設され、
前記ゲート下電極は、前記ゲート絶縁膜を挟んで前記半導体領域に対向するように前記ボディ領域の底部に対して前記ゲートトレンチの前記底壁側に埋設されている、請求項１４に記載の半導体装置。
前記ゲート下電極は、前記ゲート絶縁膜を挟んで前記半導体領域に対向するように前記ボディ領域の底部に対して前記ゲートトレンチの前記底壁側に埋設されている、請求項１４に記載の半導体装置。
【請求項16】
前記ゲート絶縁膜は、前記ゲートトレンチの前記開口側の壁面を被覆するゲート上絶縁膜、および、前記ゲート上絶縁膜よりも大きい厚さで前記ゲートトレンチの前記底壁側の壁面を被覆するゲート下絶縁膜を含み、
前記ゲート上電極は、前記ゲート上絶縁膜を挟んで前記ゲートトレンチの前記開口側に埋設され、
前記ゲート下電極は、前記ゲート下絶縁膜を挟んで前記ゲートトレンチの前記底壁側に埋設されている、請求項１４に記載の半導体装置。
前記ゲート上電極は、前記ゲート上絶縁膜を挟んで前記ゲートトレンチの前記開口側に埋設され、
前記ゲート下電極は、前記ゲート下絶縁膜を挟んで前記ゲートトレンチの前記底壁側に埋設されている、請求項１４に記載の半導体装置。
【請求項17】
前記トレンチゲート構造は、前記ゲート上電極および前記ゲート下電極の間に介在されたゲート中間絶縁膜を含む、請求項１４に記載の半導体装置。
【請求項18】
前記ボディ領域の表層部において前記トレンチゲート構造に沿う領域に形成された第１導電型のソース領域をさらに含む、請求項１３に記載の半導体装置。
【請求項19】
前記ボディ領域よりも高い不純物濃度を有し、前記ボディ領域の表層部において前記トレンチゲート構造に沿う領域に形成された第２導電型の高濃度ボディ領域さらに含む、請求項１３に記載の半導体装置。
【請求項20】
複数の前記トレンチゲート構造が、間隔を空けて前記主面に形成されている、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献１の図９は、ＭＯＳＦＥＴおよびキャパシタを備えた半導体装置を開示している。この半導体装置は、キャパシタ側において、ｎ型の半導体基板、トレンチ、容量絶縁膜、トレンチソース電極、ｐ型の不純物領域、ソース電極およびドレイン電極を含む。半導体基板は、表面および裏面を有している。トレンチは、半導体基板の表面に形成されている。容量絶縁膜は、トレンチの壁面を被覆している。
【0003】
トレンチソース電極は、容量絶縁膜を挟んでトレンチに埋設されている。不純物領域は、半導体基板の表層部においてトレンチに沿う領域に形成されている。ソース電極は、半導体基板の表面の上でトレンチソース電極および不純物領域に電気的に接続され、トレンチソース電極および不純物領域を同電位に固定している。ドレイン電極は、半導体基板の裏面に電気的に接続されている。
【0004】
キャパシタは、半導体基板、トレンチソース電極、ならびに、半導体基板およびトレンチソース電極の間に介在された容量絶縁膜によって形成され、ＭＯＳＦＥＴのソースおよびドレインの間に電気的に介装されている。つまり、トレンチソース電極は、半導体基板に容量結合され、不純物領域に容量結合されていない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２００９－０２４２９７７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
一実施形態は、新規なレイアウトを有するキャパシタを備えた半導体装置を提供する。
【課題を解決するための手段】
【0007】
一実施形態は、主面を有する第１導電型の半導体領域と、前記主面の表層部に形成された第２導電型のキャパシタ領域と、前記キャパシタ領域を貫通するように前記主面に形成されたトレンチ、前記トレンチの壁面を被覆する絶縁膜、および、前記絶縁膜を介して前記キャパシタ領域と容量結合を形成するように前記トレンチに埋設された埋設電極を有するトレンチ構造と、を含む、半導体装置を提供する。
【0008】
上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
【0011】
比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
【0012】
図１は、実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図１および図２を参照して、半導体装置１は、直方体形状に形成されたチップ２を含む。チップ２は、この形態（this embodiment）では、Ｓｉ単結晶を含むＳｉチップである。
【0013】
むろん、チップ２は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップからなっていてもよい。ワイドバンドギャップ半導体は、Ｓｉのバンドギャップよりも大きいバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、Ｃ（ダイアモンド）等が、ワイドバンドギャップ半導体として例示される。たとえば、チップ２は、ＳｉＣ単結晶を含むＳｉＣチップであってもよい。
【0014】
チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。
【0015】
第１主面３は、電子回路を構成する種々の回路構造物が形成された回路面である。第２主面４は、回路構造物を有さない非回路面である。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向（背向）している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向（背向）している。
【0016】
半導体装置１は、第１主面３に設けられたトランジスタ領域６を含む。トランジスタ領域６は、トレンチゲート型のトランジスタを含み、外部に出力する出力信号を生成する領域（出力領域）である。トランジスタ領域６は、この形態では、第１主面３において第１側面５Ａ側の領域に区画されている。トランジスタ領域６は、平面視において第１主面３の周縁に平行な４辺を有する多角形状（この形態では四角形状）に区画されている。
【0017】
トランジスタ領域６の位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。トランジスタ領域６は、第１主面３の平面積の２５％以上８０％以下の平面積を有していてもよい。トランジスタ領域６の平面積は、第１主面３の平面積の３０％以上であってもよい。トランジスタ領域６の平面積は、第１主面３の平面積の４０％以上であってもよい。トランジスタ領域６の平面積は、第１主面３の平面積の５０％以上であってもよい。トランジスタ領域６の平面積は、第１主面３の平面積の７５％以下であってもよい。
【0018】
半導体装置１は、第１主面３においてトランジスタ領域６とは異なる領域に設けられた制御領域７を含む。制御領域７は、種々の機能を実現する複数種の電子回路（回路デバイス）を有する領域である。制御領域７は、この形態では、トランジスタ領域６に対して第２側面５Ｂ側の領域に区画され、第２方向Ｙにトランジスタ領域６に対向している。制御領域７は、この形態では、平面視において第１主面３の周縁に平行な４辺を有する多角形状（この形態では四角形状）に区画されている。
【0019】
制御領域７の位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。制御領域７は、第１主面３の平面積の２５％以上８０％以下の平面積を有していてもよい。制御領域７の平面積は、第１主面３の平面積の３０％以上であってもよい。制御領域７の平面積は、第１主面３の平面積の４０％以上であってもよい。制御領域７の平面積は、第１主面３の平面積の５０％以上であってもよい。制御領域７の平面積は、第１主面３の平面積の７５％以下であってもよい。
【0020】
制御領域７の平面積は、トランジスタ領域６の平面積とほぼ等しくてもよい。制御領域７の平面積は、トランジスタ領域６の平面積よりも大きくてもよい。制御領域７の平面積は、トランジスタ領域６の平面積よりも小さくてもよい。トランジスタ領域６の平面積に対する制御領域７の平面積の比は、０．１以上４以下であってもよい。
【0021】
制御領域７は、ゲート制御領域８を含む。ゲート制御領域８は、トランジスタ領域６を制御するゲート信号を生成するように構成された複数種の電子回路（回路デバイス）を有する領域である。ゲート制御領域８は、この形態では、ＣＭＩＳ領域８ａ（Complementary Metal Insulator Semiconductor region）および昇圧領域８ｂを含む。
【0022】
ＣＭＩＳ領域８ａは、ゲート信号を生成し、トランジスタ領域６に付与する領域である。ＣＭＩＳ領域８ａは、プレーナゲート・ｐチャネル型の第１トランジスタＴｒ１およびプレーナゲート・ｎチャネル型の第２トランジスタＴｒ２を含む。ＣＭＩＳ領域８ａの位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。ＣＭＩＳ領域８ａは、この形態では、制御領域７の内方部に配置されている。
【0023】
ＣＭＩＳ領域８ａは、トランジスタ領域６の平面積未満の平面積を有していることが好ましい。ＣＭＩＳ領域８ａの平面積は、トランジスタ領域６の平面積の１／１０以下であることが好ましい。ＣＭＩＳ領域８ａの平面積は、トランジスタ領域６の平面積の１／２５以下であることが特に好ましい。ＣＭＩＳ領域８ａの平面積は、トランジスタ領域６の平面積の１／５０以下であってもよい。ＣＭＩＳ領域８ａの平面積は、トランジスタ領域６の平面積の１／１００以下であってもよい。
【0024】
昇圧領域８ｂは、昇圧回路を含み、外部からの入力電圧に応答して昇圧電圧を生成し、ＣＭＩＳ領域８ａに付与する領域である。昇圧回路は、具体的には、チャージポンプ回路である。昇圧領域８ｂは、「チャージポンプ回路領域」と称されてもよい。
【0025】
昇圧領域８ｂは、この形態では、少なくとも１つ（この形態では１つ）の整流デバイス領域８ｃ、少なくとも１つ（この形態では複数）の容量デバイス領域８ｄ、および、昇圧制御領域８ｅを含む。整流デバイス領域８ｃは「能動デバイス領域」と称され、容量デバイス領域８ｄは「受動デバイス領域」と称されてもよい。
【0026】
整流デバイス領域８ｃは、少なくとも１つ（この形態では複数）のダイオードＤｉ（第１～第３ダイオードＤｉ１～Ｄｉ３）を有する領域である。整流デバイス領域８ｃの位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。整流デバイス領域８ｃは、トランジスタ領域６の平面積未満の平面積を有していることが好ましい。整流デバイス領域８ｃは、この形態では、ＣＭＩＳ領域８ａに隣り合うように制御領域７の周縁部（ＣＭＩＳ領域８ａの周囲）に配置されている。
【0027】
整流デバイス領域８ｃの平面積は、トランジスタ領域６の平面積の１／１０以下であることが好ましい。整流デバイス領域８ｃの平面積は、トランジスタ領域６の平面積の１／２５以下であることが特に好ましい。整流デバイス領域８ｃの平面積は、トランジスタ領域６の平面積の１／５０以下であってもよい。整流デバイス領域８ｃの平面積は、トランジスタ領域６の平面積の１／１００以下であってもよい。
【0028】
各容量デバイス領域８ｄは、少なくとも１つ（この形態では１つ）のキャパシタＣ（第１キャパシタＣ１～Ｃ３）を有する領域である。各容量デバイス領域８ｄの位置、大きさおよび平面形状等は、達成すべき容量値に応じて適宜調節され、特定のレイアウトに制限されない。各容量デバイス領域８ｄは、この形態では、整流デバイス領域８ｃに隣り合うように制御領域７の周縁部（整流デバイス領域８ｃの周囲）に配置されている。
【0029】
各容量デバイス領域８ｄは、トランジスタ領域６の平面積未満の平面積を有していることが好ましい。各容量デバイス領域８ｄの平面積は、トランジスタ領域６の平面積の１／１０以下であることが好ましい。各容量デバイス領域８ｄの平面積は、トランジスタ領域６の平面積の１／２５以下であることが特に好ましい。各容量デバイス領域８ｄの平面積は、トランジスタ領域６の平面積の１／５０以下であってもよい。各容量デバイス領域８ｄの平面積は、トランジスタ領域６の平面積の１／１００以下であってもよい。
【0030】
各容量デバイス領域８ｄのキャパシタＣは、１Ｖ以上１０Ｖ以下のキャパシタ電圧（端子間電圧）によって制御される。キャパシタ電圧は、１Ｖ以上２．５Ｖ以下、２．５Ｖ以上５Ｖ以下、５Ｖ以上７．５Ｖ以下、７．５Ｖ以上１０Ｖ以下であってもよい。キャパシタ電圧は、２Ｖ以上６Ｖ以下であることが好ましい。
【0031】
キャパシタＣは、１００００μｍ２当たりにおいて、１０ｐＦ以上１００ｐＦ以下の容量値を有していてもよい。１００００μｍ２における容量値は、１０ｐＦ以上２５ｐＦ以下、２５ｐＦ以上５０ｐＦ以下、５０ｐＦ以上７５ｐＦ以下、７５ｐＦ以上１００ｐＦ以下であってもよい。１００００μｍ２における容量値は、２５ｐＦ以上６０ｐＦ以下であることが好ましい。
【0032】
昇圧制御領域８ｅは、少なくとも１つ（この形態では複数）の容量デバイス領域８ｄ（キャパシタＣ）に付与される電気信号を生成するように構成された電子回路を有する領域である。昇圧制御領域８ｅの位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。昇圧制御領域８ｅは、整流デバイス領域８ｃおよび／または少なくとも１つの容量デバイス領域８ｄに隣り合うように制御領域７の周縁部に配置されている。昇圧制御領域８ｅは、トランジスタ領域６の平面積未満の平面積を有していることが好ましい。
【0033】
半導体装置１は、第１主面３の表層部に形成されたｎ型の第１半導体領域１０を含む。第１半導体領域１０は、「ドリフト領域」または「ドレイン領域」と称されてもよい。第１半導体領域１０のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
【0034】
第１半導体領域１０は、トランジスタ領域６および制御領域７（容量デバイス領域８ｄ）において第１主面３に沿って延びる層状に形成されている。具体的には、第１半導体領域１０は、第１主面３の表層部の全域において第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。
【0035】
第１半導体領域１０の厚さは、１μｍ以上２０μｍ以下であってもよい。第１半導体領域１０の厚さは、５μｍ以上１５μｍ以下であることが好ましい。第１半導体領域１０の厚さは、１０μｍ以下であることが特に好ましい。第１半導体領域１０は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0036】
半導体装置１は、第２主面４の表層部に形成されたｎ型（第１導電型）の第２半導体領域１１を含む。第２半導体領域１１は、「ドレイン領域」と称されてもよい。第２半導体領域１１は、第１半導体領域１０よりも高いｎ型不純物濃度を有している。第２半導体領域１１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２半導体領域１１は、第２主面４の表層部の全域において第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。
【0037】
第２半導体領域１１は、チップ２内において第１半導体領域１０に電気的に接続されている。第２半導体領域１１は、第１半導体領域１０の厚さよりも大きい厚さを有している。第２半導体領域１１は、５０μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域１１の厚さは、１５０μｍ以下であることが好ましい。第２半導体領域１１は、この形態では、ｎ型の半導体基板（Ｓｉ基板）によって形成されている。
【0038】
半導体装置１は、第１主面３を被覆する層間絶縁層１２を含む。層間絶縁層１２は、トランジスタ領域６、制御領域７および昇圧領域８ｂを一括して被覆している。層間絶縁層１２は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第１主面３の全域を被覆していてもよい。
【0039】
層間絶縁層１２は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。各配線層は、純Ａｌ層（純度が９９％以上のＡｌ層）、Ｃｕ層（純度が９９％以上のＣｕ層）、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
【0040】
半導体装置１は、第１主面３および第２主面４のいずれか一方または双方（この形態では双方）の上に配置された複数の端子１３～１５を含む。複数の端子１３～１５は、ソース端子１３、複数の制御端子１４およびドレイン端子１５を含む。
【0041】
ソース端子１３は、この形態では、負荷に電気的に接続される出力端子として設けられ、層間絶縁層１２のうちトランジスタ領域６を被覆する部分の上に配置されている。ソース端子１３は、平面視においてトランジスタ領域６の全域を被覆していてもよい。ソース端子１３は、純Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
【0042】
複数の制御端子１４は、制御領域７内の各種の電子回路に電気的に接続される端子であり、層間絶縁層１２のうち制御領域７を被覆する部分の上に配置されている。複数の制御端子１４は、ソース端子１３の平面積未満の平面積をそれぞれ有し、制御領域７の周縁部（第１主面３の周縁部）に沿って間隔を空けて配置されている。
【0043】
複数の制御端子１４は、平面視において複数の容量デバイス領域８ｄを露出させるように配置されていることが好ましい。複数の制御端子１４は、平面視において整流デバイス領域８ｃを露出させるように配置されていることが好ましい。複数の制御端子１４は、平面視においてＣＭＩＳ領域８ａを露出させるように配置されていることが好ましい。複数の制御端子１４は、平面視において昇圧領域８ｂを露出させるように配置されていることが好ましい。複数の制御端子１４は、平面視においてゲート制御領域８を露出させるように配置されていることが好ましい。
【0044】
各制御端子１４の平面積は、ボンディングワイヤが接続可能な範囲に設定される。各制御端子１４の平面積は、ソース端子１３の平面積の１／１０以下であってもよい。複数の制御端子１４は、純Ａｌ層、Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。
【0045】
ドレイン端子１５は、この形態では、電源端子として設けられ、チップ２の第２主面４を直接被覆している。つまり、半導体装置１は、この形態では、電源および負荷の間に電気的に介装されるハイサイドスイッチングデバイスである。ドレイン端子１５は、第２主面４において第２半導体領域１１に電気的に接続されている。ドレイン端子１５は、第２主面４の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆している。
【0046】
【0047】
図３では、半導体装置１の動作例を示すべく、負荷の一例としての誘導性負荷Ｌがソース端子１３に電気的に接続された例が示されている。誘導性負荷Ｌは、半導体装置１の構成要素ではない。したがって、半導体装置１および誘導性負荷Ｌを含む構成は、「誘導性負荷駆動装置」または「誘導性負荷制御装置」と称されてもよい。リレー、ソレノイド、ランプ、モータ等が誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、車載用の誘導性負荷であってもよい。すなわち、半導体装置１は、車載用半導体装置であってもよい。
【0048】
図３および図４を参照して、半導体装置１は、トランジスタ領域６に形成された出力トランジスタ２０を含む。出力トランジスタ２０は、この形態では、１つのメインドレイン、１つのメインソースおよび複数のメインゲートを含むゲート分割トランジスタからなる。メインドレインは、ドレイン端子１５に電気的に接続されている。メインソースは、ソース端子１３に電気的に接続されている。
【0049】
複数のメインゲートは、電気的に独立した複数のゲート信号（ゲート電位）が個別的に入力されるように構成されている。出力トランジスタ２０は、複数のゲート信号に応答して単一の出力電流Ｉｏ（出力信号）を生成する。つまり、出力トランジスタ２０は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流Ｉｏは、メインドレインおよびメインソースの間を流れるドレイン・ソース電流である。出力電流Ｉｏは、ソース端子１３を介してチップ２外（誘導性負荷Ｌ）に出力される。
【0050】
出力トランジスタ２０は、電気的に独立して制御される複数（２つ以上）の系統トランジスタ２１を含む。複数の系統トランジスタ２１は、この形態では、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂを含む。複数の系統トランジスタ２１は、トランジスタ領域６に集約して形成されている。複数の系統トランジスタ２１は、複数のゲート信号が個別入力されるように並列接続され、オン状態の系統トランジスタ２１およびオフ状態の系統トランジスタ２１が併存するように構成されている。
【0051】
複数の系統トランジスタ２１は、システムドレイン、システムソースおよびシステムゲートをそれぞれ含む。複数のシステムドレインは、メインドレイン（ドレイン端子１５）に電気的に接続されている。複数のシステムソースは、メインソース（ソース端子１３）に電気的に接続されている。各システムゲートは、各メインゲートに電気的に接続されている。換言すると、各システムゲートは、各メインゲートを構成している。
【0052】
複数の系統トランジスタ２１は、対応するゲート信号に応答して系統電流Ｉｓをそれぞれ生成する。各系統電流Ｉｓは、各系統トランジスタ２１のシステムドレインおよびシステムソースの間を流れるドレイン・ソース電流である。複数の系統電流Ｉｓは、異なる値を有していてもよいし、ほぼ等しい値を有していてもよい。複数の系統電流Ｉｓは、メインドレインおよびメインソースの間で加算される。これにより、複数の系統電流Ｉｓの加算値からなる単一の出力電流Ｉｏが生成される。
【0053】
図４を参照して、複数の系統トランジスタ２１は、個別制御対象として系統化（グループ化）された単一のまたは複数の単位トランジスタ２２をそれぞれ含む。具体的には、複数の系統トランジスタ２１は、単一の単位トランジスタ２２または複数の単位トランジスタ２２を含む並列回路によって構成される。複数の単位トランジスタ２２は、この形態では、トレンチゲートバーティカル型からそれぞれなる。複数の系統トランジスタ２１は、同数の単位トランジスタ２２によって構成されていてもよいし、異なる個数の単位トランジスタ２２によって構成されていてもよい。
【0054】
各単位トランジスタ２２は、ユニットドレイン、ユニットソースおよびユニットゲート、を含む。各単位トランジスタ２２のユニットドレインは、対応する系統トランジスタ２１のシステムドレインに電気的に接続されている。各単位トランジスタ２２のユニットソースは、対応する系統トランジスタ２１のシステムソースに電気的に接続されている。各単位トランジスタ２２のユニットゲートは、対応する系統トランジスタ２１のシステムゲートに電気的に接続されている。
【0055】
複数の単位トランジスタ２２は、対応するゲート信号に応答して単位電流Ｉｕをそれぞれ生成する。各単位電流Ｉｕは、各単位トランジスタ２２のユニットドレインおよびユニットソースの間を流れるドレイン・ソース電流である。複数の単位電流Ｉｕは、異なる値を有していてもよいし、ほぼ等しい値を有していてもよい。複数の単位電流Ｉｕは、対応するシステムドレインおよびシステムソースの間で加算される。これにより、複数の単位電流Ｉｕの加算値からなる系統電流Ｉｓが生成される。
【0056】
このように、出力トランジスタ２０は、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂが互いに電気的に独立した状態でオンオフ制御されるように構成されている。すなわち、出力トランジスタ２０は、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方が同時にオン状態になるように構成されている。また、出力トランジスタ２０は、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂのいずれか一方がオン状態になり、他方がオフ状態になるように構成されている。
【0057】
第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方が同時にオン状態になるとき、出力トランジスタ２０のチャネル利用率が増加し、オン抵抗が低下する。第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂのいずれか一方がオン状態になる一方で他方がオフ状態になるとき、出力トランジスタ２０のチャネル利用率が低下し、オン抵抗が増加する。すなわち、出力トランジスタ２０は、オン抵抗可変型のスイッチングデバイスからなる。
【0058】
半導体装置１は、出力トランジスタ２０に電気的に接続されるように制御領域７に形成された制御回路２３を含む。制御回路２３は、「コントロールＩＣ」と称されてもよい。制御回路２３は、種々の機能回路を備え、出力トランジスタ２０と共にＩＰＤ（Intelligent Power Device）を構成する。ＩＰＤは、「ＩＰＭ（Intelligent Power Module）」、「ＩＰＳ(Intelligent Power Switch)」、「スマートパワードライバ」、「スマートＭＩＳＦＥＴ（スマートＭＯＳＦＥＴ）」または「プロテクテッドＭＩＳＦＥＴ（プロテクテッドＭＯＳＦＥＴ）」と称されてもよい。
【0059】
制御回路２３は、この形態では、ゲート制御回路２４、電流モニタ回路２５、過電流保護回路２６、過熱保護回路２７、低電圧誤動作回避回路２８、負荷オープン検出回路２９、アクティブクランプ回路３０、電源逆接続保護回路３１およびロジック回路３２を含む。制御回路２３は、必ずしもこれらの機能回路の全てを同時に含む必要はなく、これらの機能回路の少なくとも１つを含んでいればよい。
【0060】
電流モニタ回路２５は、ＣＳ回路（Current Sense circuit）と称されてもよい。過電流保護回路２６は、ＯＣＰ回路（Over Current Protection circuit）と称されてもよい。過熱保護回路２７は、ＴＳＤ回路（Thermal shut down circuit）と称されてもよい。低電圧誤動作回避回路２８は、ＵＶＬＯ回路（Under Voltage Lock Out circuit）と称されてもよい。負荷オープン検出回路２９は、ＯＬＤ回路（Open Load Detection circuit）と称されてもよい。電源逆接続保護回路３１は、ＲＢＰ回路（Reverse Battery Protection circuit）と称されてもよい。
【0061】
ゲート制御回路２４は、ゲート制御領域８に形成され、出力トランジスタ２０のオンオフを制御するゲート信号を生成するように構成されている。具体的には、ゲート制御回路２４は、複数の系統トランジスタ２１を個別的にオンオフ制御する複数のゲート信号を生成する。
【0062】
つまり、ゲート制御回路２４は、この形態では、第１系統トランジスタ２１Ａを個別的にオンオフ制御する第１ゲート信号、および、第２系統トランジスタ２１Ｂを第１系統トランジスタ２１Ａから電気的に独立して個別的にオンオフ制御する第２ゲート信号を生成する。以下、１つのゲート信号を生成する回路例が示される。
【0063】
図１、図３および図５を参照して、ゲート制御回路２４は、ＣＭＩＳ回路４０および昇圧回路４１を含む。昇圧回路４１は、「チャージポンプ回路」と称されてもよい。ＣＭＩＳ回路４０は、ＣＭＩＳ領域８ａに形成されている。ＣＭＩＳ回路４０は、ｐチャネル型の第１トランジスタＴｒ１およびｎチャネル型の第２トランジスタＴｒ２を含む直列回路によって構成されている。
【0064】
第１トランジスタＴｒ１は高電位側（ハイサイド側）に配置され、第２トランジスタＴｒ２は低電位側（ローサイド側）に配置されている。第１トランジスタＴｒ１および第２トランジスタＴｒ２の間のノード部は、出力トランジスタ２０の１つのメインゲートに電気的に接続されている。
【0065】
昇圧回路４１は、第１トランジスタＴｒ１のゲートに対する電圧源として第１トランジスタＴｒ１に電気的に接続されている。昇圧回路４１は、入力電圧Ｖｉｎを昇圧して所定の制御電圧Ｖｇ（昇圧電圧）を生成し、第１トランジスタＴｒ１のゲートに出力する。図示は省略されるが、第２トランジスタＴｒ２のゲートには他の電圧源から制御電圧Ｖｇが付与される。これにより、第１トランジスタＴｒ１および第２トランジスタＴｒ２が交互にオンオフ制御され、ゲート信号が生成される。たとえば、入力電圧Ｖｉｎは、電源電圧であってもよい。
【0066】
昇圧回路４１は、この形態では、複数のダイオードＤｉ（第１～第３ダイオードＤｉ１～Ｄｉ３）、複数のキャパシタＣ（第１～第３キャパシタＣ１～Ｃ３）および昇圧制御回路４２を含むラダー回路によって構成されている。第１～第３ダイオードＤｉ１～Ｄｉ３は、整流デバイス領域８ｃに形成されている。第１～第３ダイオードＤｉ１～Ｄｉ３は、アノード部およびカソード部をそれぞれ有している。
【0067】
第１ダイオードＤｉ１のアノード部は、昇圧前の入力電圧Ｖｉｎを受け付ける入力端（ドレイン端子１５）に電気的に接続されている。第２ダイオードＤｉ２のアノード部は、第１ダイオードＤｉ１のカソード部に電気的に接続され、第１ノード部Ｎ１を形成している。
【0068】
第３ダイオードＤｉ３のアノード部は、第２ダイオードＤｉ２のカソード部に電気的に接続され、第２ノード部Ｎ２を形成している。第３ダイオードＤｉ３のカソード部は、ＣＭＩＳ回路４０に電気的に接続され、第３ノード部Ｎ３を形成している。第３ダイオードＤｉ３のカソード部は、昇圧後の制御電圧Ｖｇを第１トランジスタＴｒ１のゲートに出力する。
【0069】
第１～第３キャパシタＣ１～Ｃ３は、複数の容量デバイス領域８ｄにそれぞれ形成されている。第１～第３キャパシタＣ１～Ｃ３は、第１端部および第２端部をそれぞれ有している。第１キャパシタＣ１の第１端部は、第１ノード部Ｎ１に電気的に接続されている。第２キャパシタＣ２の第１端部は、第２ノード部Ｎ２に電気的に接続されている。第３キャパシタＣ３の第１端部は、第３ノード部Ｎ３に電気的に接続されている。第３キャパシタＣ３の第２端部は、グランドに電気的に接続されている。
【0070】
昇圧制御回路４２、昇圧制御領域８ｅに形成されている。昇圧制御回路４２は、第１キャパシタＣ１の第２端部および第２キャパシタＣ２の第２端部に電気的に接続されている。昇圧制御回路４２は、第１パルス電圧Ｖｐ１を生成し、第１キャパシタＣ１の第２端部に出力する。昇圧制御回路４２は、第１パルス電圧Ｖｐ１とは逆相からなる第２パルス電圧Ｖｐ２を生成し、第２キャパシタＣ２の第２端部に出力する。
【0071】
たとえば、昇圧回路４１において、昇圧前の入力電圧Ｖｉｎは１Ｖ以上３Ｖ未満であり、昇圧後の制御電圧Ｖｇは３Ｖ以上１０Ｖ以下であってもよい。たとえば、制御電圧Ｖｇは４Ｖ以上８Ｖ以下であってもよい。第１～第３キャパシタＣ１～Ｃ３の破壊を回避すべく、第１～第３キャパシタＣ１～Ｃ３の耐電圧は、制御電圧Ｖｇ以上に調節されることが好ましい。
【0072】
たとえば、第１～第３キャパシタＣ１～Ｃ３の耐電圧は、各容量デバイス領域８ｄの平面積を拡大させることによって増加させることができる。しかし、この場合、トランジスタ領域６の平面積の縮小化、および／または、チップ２のサイズの大型化につながる。したがって、第１～第３キャパシタＣ１～Ｃ３に対しては、限られた平面積の中において高耐電圧化を図ることが求められる。キャパシタＣ（第１～第３キャパシタＣ１～Ｃ３）の具体的な構成は、後述される。
【0073】
電流モニタ回路２５は、出力トランジスタ２０の出力電流Ｉｏを監視するモニタ電流を生成し、他の回路に出力する。たとえば、モニタ回路は、出力トランジスタ２０と同様の構成を有するトランジスタを含み、出力トランジスタ２０と同時にオンオフ制御されることによって、出力電流Ｉｏに連動したモニタ電流を生成するように構成されていてもよい。むろん、電流モニタ回路２５は、１つまたは複数の系統電流Ｉｓに連動したモニタ電流を生成するように構成されていてもよい。
【0074】
過電流保護回路２６は、電流モニタ回路２５からのモニタ電流に基づいてゲート制御回路２４を制御する電気信号を生成し、ゲート制御回路２４と協働して出力トランジスタ２０のオンオフを制御する。たとえば、過電流保護回路２６は、モニタ電流が所定の閾値以上になったときに出力トランジスタ２０が過電流状態であると判定し、ゲート制御回路２４と協働して出力トランジスタ２０（複数の系統トランジスタ２１）の一部または全部をオフ状態に制御するように構成されていてもよい。また、過電流保護回路２６は、モニタ電流が所定の閾値未満になったときにゲート制御回路２４と協働して出力トランジスタ２０を通常動作に移行させるように構成されていてもよい。
【0075】
過熱保護回路２７は、トランジスタ領域６の温度を検出する第１感温デバイス（たとえば感温ダイオード）、および、制御領域７の温度を検出する第２感温デバイス（たとえば感温ダイオード）を含む。過熱保護回路２７は、第１感温デバイスからの第１温度検知信号および第２感温デバイスからの第２温度検知信号に基づいてゲート制御回路２４を制御する電気信号を生成し、ゲート制御回路２４と協働して出力トランジスタ２０のオンオフを制御する。
【0076】
たとえば、過熱保護回路２７は、第１温度検知信号および第２温度検知信号の差分値が所定の閾値以上になったときにトランジスタ領域６が過熱状態であると判定し、ゲート制御回路２４と協働して出力トランジスタ２０（複数の系統トランジスタ２１）の一部または全部をオフ状態に制御するように構成されていてもよい。また、過熱保護回路２７は、前記差分値が所定の閾値未満になったときにゲート制御回路２４と協働して出力トランジスタ２０を通常動作に移行させるように構成されていてもよい。
【0077】
低電圧誤動作回避回路２８は、制御回路２３を起動するための起動電圧が所定値未満である場合に制御回路２３内の各種機能回路が誤動作するのを回避するように構成されている。たとえば、低電圧誤動作回避回路２８は、起動電圧が所定の閾値電圧以上になると制御回路２３を起動し、起動電圧が前記閾値電圧未満になると制御回路２３を停止させるように構成されていてもよい。閾値電圧は、ヒステリシス特性を有していてもよい。
【0078】
負荷オープン検出回路２９は、誘導性負荷Ｌの電気的接続状態を判定する。たとえば、負荷オープン検出回路２９は、出力トランジスタ２０の端子間電圧を監視し、当該端子間電圧が所定の閾値以上になったときに誘導性負荷Ｌがオープン状態であると判定するように構成されていてもよい。たとえば、負荷オープン検出回路２９は、モニタ電流が所定の閾値以下になったときに誘導性負荷Ｌがオープン状態であると判定するように構成されていてもよい。
【0079】
アクティブクランプ回路３０は、出力トランジスタ２０のメインドレインおよび少なくとも１つのメインゲート（たとえば第１系統トランジスタ２１Ａのシステムゲート）に電気的に接続されている。アクティブクランプ回路３０は、ツェナダイオードおよび当該ツェナダイオードに逆バイアス直列接続されたｐｎ接合ダイオードを含む。ｐｎ接合ダイオードは、出力トランジスタ２０からの逆流を防止する逆流防止ダイオードである。
【0080】
アクティブクランプ回路３０は、誘導性負荷Ｌに起因する逆起電圧が出力トランジスタ２０に印加されたときにゲート制御回路２４と協働して出力トランジスタ２０の一部または全部をオン状態に制御するように構成されている。具体的には、出力トランジスタ２０は、通常動作、第１オフ動作、アクティブクランプ動作および第２オフ動作を含む複数種の動作モードで制御される。
【0081】
通常動作では、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方が同時にオン状態に制御される。これにより、出力トランジスタ２０のチャネル利用率が増加し、オン抵抗が低下する。第１オフ動作では、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方が同時にオン状態からオフ状態に制御される。これにより、誘導性負荷Ｌに起因する逆起電圧が、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂの双方に印加される。
【0082】
アクティブクランプ動作は、誘導性負荷Ｌに蓄積されたエネルギを出力トランジスタ２０によって吸収（消費）させる動作であり、誘導性負荷Ｌに起因する逆起電圧が所定の閾値電圧以上になると実行される。アクティブクランプ動作では、第１系統トランジスタ２１Ａがオフ状態からオン状態に制御されると同時に、第２系統トランジスタ２１Ｂがオフ状態に制御（維持）される。
【0083】
アクティブクランプ動作時における出力トランジスタ２０のチャネル利用率は、通常動作時における出力トランジスタ２０のチャネル利用率未満である。アクティブクランプ動作時における出力トランジスタ２０のオン抵抗は、通常動作時における出力トランジスタ２０のオン抵抗よりも大きい。これにより、アクティブクランプ動作時における出力トランジスタ２０の急激な温度上昇が抑制され、アクティブクランプ耐量が向上する。
【0084】
第２オフ動作は、逆起電圧が所定の閾値電圧未満になると実行される。第２オフ動作では、第１系統トランジスタ２１Ａがオン状態からオフ状態に制御されると同時に、第２系統トランジスタ２１Ｂがオフ状態に制御（維持）される。このように、誘導性負荷Ｌの逆起電圧（エネルギ）は、出力トランジスタ２０の一部（ここでは第１系統トランジスタ２１Ａ）によって吸収される。むろん、アクティブクランプ動作時では、第１系統トランジスタ２１Ａがオフ状態に制御（維持）されると同時に、第２系統トランジスタ２１Ｂがオン状態に制御されてもよい。
【0085】
電源逆接続保護回路３１は、電源が逆接続された際の逆電圧を検出し、当該逆電圧（逆電流）から制御回路２３や出力トランジスタ２０を保護するように構成されている。ロジック回路３２は、制御回路２３内の各種回路に供給される電気信号を生成するように構成されている。
【0086】
以下、図６～図１３を参照して、トランジスタ領域６側の構成が説明される。図６は、図１に示すトランジスタ領域６を示す平面図である。図７は、図６に示すトランジスタ領域６の要部を示す拡大平面図である。図８は、図６に示すトランジスタ領域６の更なる要部を示す拡大平面図である。図９は、図７に示すIX-IX線に沿う断面図である。図１０は、図７に示すX-X線に沿う断面図である。図１１は、図７に示すXI-XI線に沿う断面図である。図１２は、図７に示すXII-XII線に沿う断面図である。図１３は、図７に示すXIII-XIII線に沿う断面図である。
【0087】
半導体装置１は、トランジスタ領域６を区画するように第１主面３に形成された第１トレンチ分離構造６０を含む。第１トレンチ分離構造６０は、「第１領域分離構造」と称されてもよい。第１トレンチ分離構造６０は、チップ２内において制御領域７からトランジスタ領域６を電気的に分離する。第１トレンチ分離構造６０にはソース電位が付与される。
【0088】
第１トレンチ分離構造６０は、平面視においてトランジスタ領域６を取り囲む環状に形成されている。第１トレンチ分離構造６０は、この形態では、平面視において第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に形成されている。第１トレンチ分離構造６０は、第１半導体領域１０の底部から第１主面３側に間隔を空けて形成され、第１半導体領域１０の一部を挟んで第２半導体領域１１に対向している。
【0089】
第１トレンチ分離構造６０は、第１幅Ｗ１を有している。第１幅Ｗ１は、第１トレンチ分離構造６０の延在方向に直交する方向の幅である。第１幅Ｗ１は、０．４μｍ以上２．５μｍ以下であってもよい。第１幅Ｗ１は、０．４μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、および、１．７５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１幅Ｗ１は、１．２５μｍ以上１．７５μｍ以下であることが好ましい。
【0090】
第１トレンチ分離構造６０は、第１深さＤ１を有している。第１深さＤ１は、１μｍ以上６μｍ以下であってもよい。第１深さＤ１は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、および、５μｍ以上６μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１深さＤ１は、２．５μｍ以上４．５μｍ以下であることが好ましい。
【0091】
第１トレンチ分離構造６０は、第１分離トレンチ６１、第１分離絶縁膜６２および第１分離電極６３を含む。つまり、第１トレンチ分離構造６０は、絶縁体（第１分離絶縁膜６２）を挟んで第１分離トレンチ６１に埋設された単一の電極（第１分離電極６３）を含むシングル電極構造を有している。
【0092】
第１分離トレンチ６１は、第１主面３に形成され、第１トレンチ分離構造６０の壁面を区画している。第１分離絶縁膜６２は、第１分離トレンチ６１の壁面を被覆している。第１分離絶縁膜６２は、酸化シリコン膜を含んでいてもよい。第１分離絶縁膜６２は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。第１分離電極６３は、第１分離絶縁膜６２を挟んで第１分離トレンチ６１に埋設されている。第１分離電極６３は、導電性ポリシリコンを含んでいてもよい。
【0093】
半導体装置１は、トランジスタ領域６において第１主面３に形成された出力トランジスタ２０を含む。以下の構成は、半導体装置１の構成要素として説明されるが、出力トランジスタ２０の構成要素でもある。
【0094】
半導体装置１は、トランジスタ領域６において第１半導体領域１０の表層部に形成されたｎ型の高濃度領域６４を含む。高濃度領域６４は、「高濃度ドリフト領域」と称されてもよい。高濃度領域６４は、第１半導体領域１０よりも高いｎ型不純物濃度を有している。高濃度領域６４のｎ型不純物濃度は、第２半導体領域１１のｎ型不純物濃度未満であってもよい。高濃度領域６４のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。高濃度領域６４は、第１半導体領域１０の高濃度部とみなされてもよい。
【0095】
高濃度領域６４は、第１半導体領域１０内において第１半導体領域１０の底部側から第１主面３側に向けてｎ型不純物濃度が増加する濃度勾配を形成している。つまり、トランジスタ領域６の第１半導体領域１０は、高濃度領域６４によって底部側から第１主面３側に向けてｎ型不純物濃度が増加するように形成された濃度勾配を有している。
【0096】
高濃度領域６４は、第１トレンチ分離構造６０から間隔を空けてトランジスタ領域６の内方部に形成されている。したがって、高濃度領域６４は、トランジスタ領域６において第１半導体領域１０によって取り囲まれ、第１トレンチ分離構造６０に接していない。高濃度領域６４は、トランジスタ領域６における第１半導体領域１０のｎ型不純物濃度を局所的に高めている。
【0097】
高濃度領域６４は、第１半導体領域１０の底部から第１主面３側に間隔を空けて形成され、第１半導体領域１０の一部を挟んで第２半導体領域１１に対向している。高濃度領域６４は、第１トレンチ分離構造６０の底壁よりも第１半導体領域１０の底部側に位置する底部を有している。高濃度領域６４の底部は、断面視において厚さ方向の一方側および他方側に蛇行している。
【0098】
具体的には、高濃度領域６４の底部は、断面視において複数の膨出部６５および複数の窪み部６６を有している。複数の膨出部６５は、第１半導体領域１０の底部側に向けて円弧状に膨出した部分である。複数の膨出部６５は、平面視において第１方向Ｘに連続的に形成され、第２方向Ｙに延びる帯状にそれぞれ形成されている。各膨出部６５は、第１方向Ｘに関して第１トレンチ分離構造６０よりも幅広に形成されている。
【0099】
複数の窪み部６６は、複数の膨出部６５の間の領域において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の窪み部６６は、複数の膨出部６５の浅部同士が接続された部分であり、複数の膨出部６５の最深部に対して第１主面３側に位置している。むろん、高濃度領域６４は、厚さ方向に上下する蛇行を有さない平坦な底部を有していてもよい。
【0100】
高濃度領域６４は、トランジスタ領域６内の第１半導体領域１０の全域を高濃度化していてもよい。このような構成によれば、第１半導体領域１０の高濃度化によって第１半導体領域１０のオン抵抗を低減できる。ただし、この場合、第１半導体領域１０中のキャリア密度の増加によって電界集中が生じ易くなる結果、ブレークダウン電圧が低下する可能性に留意すべきである。したがって、ブレークダウン電圧の低下を抑制しながらオン抵抗を削減する上では、トランジスタ領域６の一部に高濃度領域６４を導入することが好ましい。
【0101】
半導体装置１は、トランジスタ領域６において第１半導体領域１０の表層部に形成されたｐ型（第２導電型）のボディ領域６７を含む。ボディ領域６７は、トランジスタ領域６の全域において第１主面３に沿って層状に延び、第１トレンチ分離構造６０の壁面に接続されている。つまり、ボディ領域６７は、この形態では、第１トレンチ分離構造６０外の領域に形成されていない。
【0102】
ボディ領域６７は、高濃度領域６４よりも浅く形成されている。具体的には、ボディ領域６７は、第１トレンチ分離構造６０よりも浅く形成され、第１トレンチ分離構造６０の底壁よりも第１主面３側に位置する底部を有している。ボディ領域６７の底部は、第１トレンチ分離構造６０の深さ範囲中間部よりも第１主面３側に位置していることが好ましい。
【0103】
半導体装置１は、トランジスタ領域６において第１主面３に形成された複数のトレンチゲート構造７０を含む。複数のトレンチゲート構造７０は、第１トレンチ分離構造６０から間隔を空けてトランジスタ領域６の内方部に形成されている。複数のトレンチゲート構造７０は、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチゲート構造７０は、第２方向Ｙに延びるストライプ状に配列されている。複数のトレンチゲート構造７０は、長手方向（第２方向Ｙ）に関して、高濃度領域６４の一端部および他端部を横切っている。
【0104】
複数のトレンチゲート構造７０は、長手方向（第２方向Ｙ）の一方側の第１端部、および、長手方向（第２方向Ｙ）の他方側の第２端部を有している。第１端部は、平面視において第１トレンチ分離構造６０および高濃度領域６４の一端部の間の領域に位置している。第２端部は、平面視において第１トレンチ分離構造６０および高濃度領域６４の他端部の間の領域に位置している。
【0105】
複数のトレンチゲート構造７０は、断面視においてボディ領域６７を貫通し、高濃度領域６４内に位置している。複数のトレンチゲート構造７０は、高濃度領域６４の底部から第１主面３側に間隔を空けて形成され、高濃度領域６４の一部を挟んで第１半導体領域１０に対向している。
【0106】
複数のトレンチゲート構造７０は、複数の窪み部６６に対して第１方向Ｘにずれて形成され、厚さ方向に複数の膨出部６５にそれぞれ対向している。複数のトレンチゲート構造７０は、複数の膨出部６５の最深部に対向していることが好ましい。このような構成は、複数のゲートトレンチ７１の形成工程後、複数のゲートトレンチ７１の壁面からチップ２の内部にｎ型不純物を導入することによって得られる。
【0107】
第１方向Ｘの両サイドに位置する２つのトレンチゲート構造７０は、高濃度領域６４外の領域に形成されていることが好ましい。つまり、最外のトレンチゲート構造７０は、高濃度領域６４から第１トレンチ分離構造６０側に間隔を空けた位置においてボディ領域６７を貫通し、第１半導体領域１０内に位置していることが好ましい。最外のトレンチゲート構造７０は、第１半導体領域１０の底部から第１主面３側に間隔を空けて形成され、第１半導体領域１０の一部を挟んで第２半導体領域１１に対向している。
【0108】
複数のトレンチゲート構造７０は、第２幅Ｗ２を有している。第２幅Ｗ２は、トレンチゲート構造７０の延在方向に直交する方向（つまり第１方向Ｘ）の幅である。第２幅Ｗ２は、第１トレンチ分離構造６０の第１幅Ｗ１とほぼ等しくてもよい。第２幅Ｗ２は、第１幅Ｗ１以下であることが好ましい。第２幅Ｗ２は、第１幅Ｗ１未満であることが特に好ましい。
【0109】
第２幅Ｗ２は、０．４μｍ以上２μｍ以下であってもよい。第２幅Ｗ２は、０．４μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、および、１．７５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第２幅Ｗ２は、０．８μｍ以上１．２μｍ以下であることが好ましい。
【0110】
複数のトレンチゲート構造７０は、第１方向Ｘに第１間隔Ｉ１を空けて配列されている。第１間隔Ｉ１は、互いに隣り合う２つのトレンチゲート構造７０の間の領域に区画されたメサ部（第１メサ部）のメサ幅（第１メサ幅）でもある。第１間隔Ｉ１は、第１トレンチ分離構造６０の第１幅Ｗ１以下であることが好ましい。第１間隔Ｉ１は、第２幅Ｗ２以下であることが好ましい。第１間隔Ｉ１は、第２幅Ｗ２未満であることが特に好ましい。
【0111】
第１間隔Ｉ１は、０．４μｍ以上０．８μｍ以下であってもよい。第１間隔Ｉ１は、０．４μｍ以上０．５μｍ以下、０．５μｍ以上０．６μｍ以下、０．６μｍ以上０．７μｍ以下、および、０．７μｍ以上０．８μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１間隔Ｉ１は、０．５μｍ以上０．７μｍ以下であることが好ましい。
【0112】
トレンチゲート構造７０は、第２深さＤ２を有している。第２深さＤ２は、第１トレンチ分離構造６０の第１深さＤ１とほぼ等しくてもよい。第２深さＤ２は、第１深さＤ１以下であることが好ましい。第２深さＤ２は、第１深さＤ１未満であることが特に好ましい。
【0113】
第２深さＤ２は、１μｍ以上６μｍ以下であってもよい。第２深さＤ２は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、および、５μｍ以上６μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第２深さＤ２は、２．５μｍ以上４．５μｍ以下であることが好ましい。
【0114】
以下、１つのトレンチゲート構造７０の内部構成が説明される。トレンチゲート構造７０は、ゲートトレンチ７１、ゲート絶縁膜７２、ゲート上電極７３、ゲート下電極７４およびゲート中間絶縁膜７５を含む。つまり、トレンチゲート構造７０は、ゲート絶縁膜を挟んでゲートトレンチ７１内に埋設されたゲート埋設電極を含む。ゲート埋設電極は、ゲートトレンチ７１内に上下方向に埋設された複数の電極（ゲート上電極７３およびゲート下電極７４）を含むマルチ電極構造を有している。
【0115】
ゲートトレンチ７１は、第１主面３に形成され、トレンチゲート構造７０の壁面を区画している。ゲート絶縁膜７２は、ゲートトレンチ７１の壁面を被覆している。ゲート絶縁膜７２は、ゲート上絶縁膜７６およびゲート下絶縁膜７７を含む。ゲート上絶縁膜７６は、ボディ領域６７の底部に対してゲートトレンチ７１の開口側の壁面を被覆している。
【0116】
ゲート上絶縁膜７６は、第１半導体領域１０（高濃度領域６４）およびボディ領域６７の境界部を横切って第１半導体領域１０（高濃度領域６４）を被覆する部分を有している。この場合、ボディ領域６７に対するゲート上絶縁膜７６の被覆面積は、第１半導体領域１０（高濃度領域６４）に対するゲート上絶縁膜７６の被覆面積よりも大きいことが好ましい。
【0117】
ゲート上絶縁膜７６は、第１分離絶縁膜６２よりも薄い。ゲート上絶縁膜７６は、チャネル制御用のゲート絶縁膜として形成されている。ゲート上絶縁膜７６は、酸化シリコン膜を含んでいてもよい。ゲート上絶縁膜７６は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0118】
ゲート上絶縁膜７６は、１ｎｍ以上５０ｎｍ以下の厚さを有していてもよい。ゲート上絶縁膜７６の厚さは、１ｎｍ以上５ｎｍ以下、５ｎｍ以上１０ｎｍ以下、１０ｎｍ以上１５ｎｍ以下、１５ｎｍ以上２０ｎｍ以下、２０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上３０ｎｍ以下、３０ｎｍ以上３５ｎｍ以下、３５ｎｍ以上４０ｎｍ以下、４０ｎｍ以上４５ｎｍ以下、および、４５ｎｍ以上５０ｎｍ以下のいずれか１つの範囲に属する値を有していてもよい。
【0119】
ゲート上絶縁膜７６の厚さは、５ｎｍ以上１５ｎｍ以下であることが好ましい。ゲート上絶縁膜７６の厚さは、５ｎｍ以上１０ｎｍ以下であってもよい。ゲート上絶縁膜７６の厚さは、１０ｎｍ以上１５ｎｍ以下であってもよい。
【0120】
ゲート下絶縁膜７７は、ボディ領域６７の底部に対してゲートトレンチ７１の底壁側の壁面を被覆している。ゲート下絶縁膜７７は、第１半導体領域１０（高濃度領域６４）を被覆している。第１半導体領域１０（高濃度領域６４）に対するゲート下絶縁膜７７の被覆面積は、ボディ領域６７に対するゲート上絶縁膜７６の被覆面積よりも大きい。
【0121】
ゲート下絶縁膜７７は、第１半導体領域１０（高濃度領域６４）およびボディ領域６７の境界部を横切ってボディ領域６７の底部を被覆する部分を有していてもよい。ゲート下絶縁膜７７は、ゲート上絶縁膜７６よりも厚い。ゲート下絶縁膜７７の厚さは、ゲート上絶縁膜７６の厚さの１０倍以上５０倍以下であることが好ましい。
【0122】
ゲート下絶縁膜７７の厚さは、第１分離絶縁膜６２の厚さとほぼ等しくてもよい。ゲート下絶縁膜７７は、酸化シリコン膜を含んでいてもよい。ゲート下絶縁膜７７は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0123】
ゲート下絶縁膜７７は、１００ｎｍ以上５００ｎｍ以下の厚さを有していてもよい。ゲート下絶縁膜７７の厚さは、１００ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上２００ｎｍ以下、２００ｎｍ以上２５０ｎｍ以下、２５０ｎｍ以上３００ｎｍ以下、３００ｎｍ以上３５０ｎｍ以下、３５０ｎｍ以上４００ｎｍ以下、４００ｎｍ以上４５０ｎｍ以下、および、４５０ｎｍ以上５００ｎｍ以下のいずれか１つの範囲に属する値を有していてもよい。ゲート下絶縁膜７７の厚さは、２００ｎｍ以上２５０ｎｍ以下であってもよい。
【0124】
ゲート上電極７３は、ゲート絶縁膜７２を挟んでゲートトレンチ７１の開口側に埋設されている。具体的には、ゲート上電極７３は、ゲート上絶縁膜７６を挟んでゲートトレンチ７１の開口側に埋設され、ゲート上絶縁膜７６を挟んでボディ領域６７および高濃度領域６４に対向している。
【0125】
つまり、ゲート上電極７３は、ボディ領域６７の底部に対してゲートトレンチ７１の開口側に埋設され、ボディ領域６７内におけるチャネルの反転および非反転を制御する。ボディ領域６７に対するゲート上電極７３の対向面積は、第１半導体領域１０（高濃度領域６４）に対するゲート上電極７３の対向面積よりも大きい。ゲート上電極７３は、導電性ポリシリコンを含んでいてもよい。
【0126】
ゲート下電極７４は、ゲート絶縁膜７２を挟んでゲートトレンチ７１の底壁側に埋設されている。具体的には、ゲート下電極７４は、ゲート下絶縁膜７７を挟んでゲートトレンチ７１の底壁側に埋設され、ゲート下絶縁膜７７を挟んで高濃度領域６４に対向している。つまり、ゲート下電極７４は、ボディ領域６７の底部に対してゲートトレンチ７１の底壁側に埋設されている。
【0127】
第１半導体領域１０（高濃度領域６４）に対するゲート下電極７４の対向面積は、ボディ領域６７に対するゲート上電極７３の対向面積よりも大きい。最外のトレンチゲート構造７０のゲート下電極７４は、ゲート下絶縁膜７７を挟んで第１半導体領域１０に対向している。
【0128】
ゲート下電極７４は、ゲートトレンチ７１の深さ方向（チップ２の厚さ方向）に沿って壁状に延びている。ゲート下電極７４は、ゲート上電極７３の底部に系合するようにゲート下絶縁膜７７からゲート上電極７３側に突出した上端部を有している。ゲート下電極７４の上端部は、第１主面３に沿う横方向にゲート上電極７３の下端部を挟んでゲート上絶縁膜７６に対向している。ゲート下電極７４は、導電性ポリシリコンを含んでいてもよい。
【0129】
ゲート中間絶縁膜７５は、ゲート上電極７３およびゲート下電極７４の間に介在され、ゲートトレンチ７１内においてゲート上電極７３およびゲート下電極７４を電気的に絶縁させている。ゲート中間絶縁膜７５は、ゲート上絶縁膜７６およびゲート下絶縁膜７７に連なっている。ゲート中間絶縁膜７５は、ゲート下絶縁膜７７よりも薄い。ゲート中間絶縁膜７５は、酸化シリコン膜を含んでいてもよい。ゲート中間絶縁膜７５は、ゲート下電極７４の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0130】
半導体装置１は、各トレンチゲート構造７０の制御対象として各トレンチゲート構造７０の両サイドに形成された複数のチャネルセル７８を含む。この形態では、１つのトレンチゲート構造７０の両サイドに配置された２つのチャネルセル７８は、当該１つのトレンチゲート構造７０によって制御され、他のトレンチゲート構造７０の制御対象から外れる。
【0131】
複数のチャネルセル７８は、トレンチゲート構造７０の長手方向（第２方向Ｙ）の両端部から間隔を空けてトレンチゲート構造７０の内方部に沿う領域に形成されている。複数のチャネルセル７８は、第１主面３のうち複数のトレンチゲート構造７０の両端部に挟まれた領域からボディ領域６７を露出させている。
【0132】
複数のチャネルセル７８は、厚さ方向にボディ領域６７の一部を挟んで高濃度領域６４に対向している。複数のチャネルセル７８は、平面視において高濃度領域６４の周縁よりも高濃度領域６４の内方部に形成されていることが好ましい。
【0133】
各チャネルセル７８は、ｎ型の複数のソース領域７９およびｐ型の複数の高濃度ボディ領域８０を含む。図７では、明瞭化のため、ソース領域７９にハッチングが付されている。高濃度ボディ領域８０は、「コンタクト領域」または「バックゲート領域」と称されてもよい。
【0134】
各ソース領域７９は、第１半導体領域１０よりも高いｎ型不純物濃度を有している。各ソース領域７９は、高濃度領域６４よりも高いｎ型不純物濃度を有していてもよい。各ソース領域７９のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
【0135】
複数のソース領域７９は、各トレンチゲート構造７０に沿って間隔を空けて配列されている。複数のソース領域７９は、ボディ領域６７の底部から第１主面３側に間隔を空けて形成され、ゲート絶縁膜７２（ゲート上絶縁膜７６）を挟んでゲート上電極７３に対向している。
【0136】
各高濃度ボディ領域８０は、ボディ領域６７よりも高いｐ型不純物濃度を有している。各高濃度ボディ領域８０のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。複数の高濃度ボディ領域８０は、各トレンチゲート構造７０に沿って複数のソース領域７９と交互に配列されている。複数の高濃度ボディ領域８０は、ボディ領域６７の底部から第１主面３側に間隔を空けて形成され、ゲート絶縁膜７２（ゲート上絶縁膜７６）を挟んでゲート上電極７３に対向している。
【0137】
１つのトレンチゲート構造７０の両サイドに形成された２つのチャネルセル７８に関して、一方のチャネルセル７８内の複数のソース領域７９は、トレンチゲート構造７０を挟んで他方のチャネルセル７８内の複数のソース領域７９に対向している。また、一方のチャネルセル７８内の複数の高濃度ボディ領域８０は、トレンチゲート構造７０を挟んで他方のチャネルセル７８内の複数の高濃度ボディ領域８０に対向している。
【0138】
むろん、一方のチャネルセル７８内の複数のソース領域７９は、トレンチゲート構造７０を挟んで他方のチャネルセル７８内の複数の高濃度ボディ領域８０に対向していてもよい。また、一方のチャネルセル７８内の複数の高濃度ボディ領域８０は、トレンチゲート構造７０を挟んで他方のチャネルセル７８内の複数のソース領域７９に対向していてもよい。
【0139】
２つのトレンチゲート構造７０の間に介在された２つのチャネルセル７８に関して、一方のチャネルセル７８内の複数のソース領域７９は、第１方向Ｘに他方のチャネルセル７８内の複数の高濃度ボディ領域８０に接続されている。また、一方のチャネルセル７８内の複数の高濃度ボディ領域８０は、第１方向Ｘに他方のチャネルセル７８内の複数のソース領域７９に接続されている。
【0140】
むろん、一方のチャネルセル７８内の複数のソース領域７９は、第１方向Ｘに他方のチャネルセル７８内の複数のソース領域７９に接続されていてもよい。また、一方のチャネルセル７８内の複数の高濃度ボディ領域８０は、第１方向Ｘに他方のチャネルセル７８内の複数の高濃度ボディ領域８０に接続されていてもよい。
【0141】
最外のトレンチゲート構造７０の両サイドに形成された２つのチャネルセル７８のうち内方側に位置するチャネルセル７８は、厚さ方向にボディ領域６７の一部を挟んで第１半導体領域１０に対向している。一方、外方側に位置するチャネルセル７８は、ソース領域７９を含まず、高濃度ボディ領域８０のみを含む。これにより、第１トレンチ分離構造６０および最外のトレンチゲート構造７０の間の領域における電流経路の形成が抑制される。
【0142】
出力トランジスタ２０は、複数の単位トランジスタ２２を含む。複数の単位トランジスタ２２は、１つのトレンチゲート構造７０および当該１つのトレンチゲート構造７０の両サイドに形成された２つのチャネルセル７８をそれぞれ含む。各単位トランジスタ２２に関して、１つのトレンチゲート構造７０はユニットゲートを構成し、複数のソース領域７９（２つのチャネルセル７８）はユニットソースを構成し、第２半導体領域１１（第１半導体領域１０および高濃度領域６４）はユニットドレインを構成している。
【0143】
出力トランジスタ２０は、第１系統トランジスタ２１Ａおよび第２系統トランジスタ２１Ｂを含む。第１系統トランジスタ２１Ａは、複数の単位トランジスタ２２から個別制御対象として系統化（グループ化）された複数の単位トランジスタ２２を含む。第２系統トランジスタ２１Ｂは、第１系統トランジスタ２１Ａ以外の複数の単位トランジスタ２２から個別制御対象として系統化（グループ化）された複数の単位トランジスタ２２を含む。
【0144】
出力トランジスタ２０は、この形態では、トランジスタ領域６に設けられた複数のブロック領域８１を含む。複数のブロック領域８１は、複数の第１ブロック領域８１Ａおよび複数の第２ブロック領域８１Ｂを含む。複数の第１ブロック領域８１Ａは、第１系統トランジスタ２１Ａ用の１つまたは複数（この形態では複数）の単位トランジスタ２２がそれぞれ配置される領域である。複数の第２ブロック領域８１Ｂは、第２系統トランジスタ２１Ｂ用の１つまたは複数（この形態では複数）の単位トランジスタ２２が配置される領域である。
【0145】
複数の第１ブロック領域８１Ａは、第１方向Ｘに間隔を空けて配列されている。各第１ブロック領域８１Ａ内の単位トランジスタ２２の個数は任意である。この形態では、各第１ブロック領域８１Ａ内に２つの単位トランジスタ２２が配置されている。各第１ブロック領域８１Ａ内の単位トランジスタ２２の個数が多くなると、各第１ブロック領域８１Ａ内の発熱量が増加する。したがって、各第１ブロック領域８１Ａ内の単位トランジスタ２２の個数は、２個以上５個以下であることが好ましい。
【0146】
複数の第２ブロック領域８１Ｂは、１つの第１ブロック領域８１Ａを挟み込むように第１方向Ｘに沿って複数の第１ブロック領域８１Ａと交互に配列されている。これにより、複数の第１ブロック領域８１Ａに起因する発熱箇所を複数の第２ブロック領域８１Ｂによって間引くことができると同時に、複数の第２ブロック領域８１Ｂに起因する発熱箇所を複数の第１ブロック領域８１Ａによって間引くことができる。
【0147】
各第２ブロック領域８１Ｂ内の単位トランジスタ２２の個数は任意である。この形態では、各第２ブロック領域８１Ｂ内に２つの単位トランジスタ２２が配置されている。各第２ブロック領域８１Ｂ内の単位トランジスタ２２の個数が多くなると、各第２ブロック領域８１Ｂ内の発熱量が増加する。
【0148】
したがって、各第２ブロック領域８１Ｂ内の単位トランジスタ２２の個数は、２個以上５個以下であることが好ましい。トランジスタ領域６内の温度の面内ばらつきを鑑みると、第２ブロック領域８１Ｂ内の単位トランジスタ２２の個数は、第１ブロック領域８１Ａ内の単位トランジスタ２２の個数と同じであることが好ましい。
【0149】
半導体装置１は、各ブロック領域８１において系統化（グループ化）すべき複数（この形態では２つ）のトレンチゲート構造７０の両端部を接続する一対の第１トレンチ接続構造９０を含む。すなわち、一対の第１トレンチ接続構造９０は、系統トランジスタ２１として系統化すべき複数のトレンチゲート構造７０の両端部をそれぞれ接続している。
【0150】
一方側の第１トレンチ接続構造９０は、平面視において対応する複数（この形態では２つ）のトレンチゲート構造７０の第１端部同士をアーチ状に接続している。他方側の第１トレンチ接続構造９０は、平面視において対応する複数（この形態では２つ）のトレンチゲート構造７０の第２端部同士をアーチ状に接続している。
【0151】
具体的には、一方側の第１トレンチ接続構造９０は、第１方向Ｘに延びる第１部分、および、第２方向Ｙに延びる複数（この形態では２つ）の第２部分を有している。第１部分は、平面視において複数のトレンチゲート構造７０の第１端部に対向している。複数の第２部分は、複数の第１端部に接続されるように第１部分から複数の第１端部に向けて延びている。
【0152】
他方側の第１トレンチ接続構造９０は、第１方向Ｘに延びる第１部分、および、第２方向Ｙに延びる複数（この形態では２つ）の第２部分を有している。第１部分は、平面視において複数のトレンチゲート構造７０の第２端部に対向している。複数の第２部分は、複数の第２端部に接続されるように第１部分から複数の第２端部に向けて延びている。複数の第１トレンチ接続構造９０は、各ブロック領域８１内において複数のトレンチゲート構造７０と１つの環状または梯子状のトレンチ構造を構成している。
【0153】
複数の第１トレンチ接続構造９０は、第１トレンチ分離構造６０および高濃度領域６４から間隔を空けて第１トレンチ分離構造６０および高濃度領域６４の間の領域に形成されている。複数の第１トレンチ接続構造９０は、第１半導体領域１０の底部から第１主面３側に間隔を空けて形成され、第１半導体領域１０の一部を挟んで第２半導体領域１１に対向している。
【0154】
複数の第１トレンチ接続構造９０は、トレンチゲート構造７０とほぼ等しい幅およびほぼ等しい深さで形成されていてもよい。むろん、第１トレンチ接続構造９０の第１部分および第２部分は、互いに異なる幅を有していてもよい。たとえば、第１トレンチ接続構造９０の第２部分は、第１トレンチ接続構造９０の第１部分よりも幅狭に形成されていてもよい。
【0155】
この場合、第１部分は第１トレンチ分離構造６０の幅とほぼ等しい幅を有し、第２部分はトレンチゲート構造７０の幅とほぼ等しい幅を有していてもよい。さらにこの場合、第１部分は第１トレンチ分離構造６０の深さとほぼ等しい深さを有し、第２部分はトレンチゲート構造７０の深さとほぼ等しい深さを有していてもよい。
【0156】
他方側の第１トレンチ接続構造９０は、トレンチゲート構造７０の第２端部に接続されている点を除き、一方側の第１トレンチ接続構造９０と同様の構造を有している。以下、一方側の第１トレンチ接続構造９０の構成が説明され、他方側の第１トレンチ接続構造９０の構成についての説明は省略される。
【0157】
第１トレンチ接続構造９０は、第１接続トレンチ９１、第１接続絶縁膜９２および第１接続電極９３を含む。第１接続トレンチ９１は、第１主面３に形成され、第１トレンチ接続構造９０の壁面を区画している。第１接続トレンチ９１は、複数のゲートトレンチ７１に接続されている。
【0158】
第１接続絶縁膜９２は、第１接続トレンチ９１の壁面を被覆している。第１接続絶縁膜９２は、第１接続トレンチ９１およびゲートトレンチ７１の連通部においてゲート上絶縁膜７６、ゲート下絶縁膜７７およびゲート中間絶縁膜７５に接続されている。第１接続絶縁膜９２は、ゲート上絶縁膜７６よりも厚い。第１接続絶縁膜９２の厚さは、ゲート下絶縁膜７７の厚さとほぼ等しくてもよい。第１接続絶縁膜９２は、酸化シリコン膜を含んでいてもよい。第１接続絶縁膜９２は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0159】
第１接続電極９３は、第１接続絶縁膜９２を挟んで第１接続トレンチ９１に埋設され、第１接続絶縁膜９２を挟んで第１半導体領域１０およびボディ領域６７に対向している。第１接続電極９３は、第１接続トレンチ９１およびゲートトレンチ７１の連通部においてゲート下電極７４に接続され、ゲート中間絶縁膜７５によってゲート上電極７３から電気的に絶縁されている。第１接続電極９３は、ゲート下電極７４がゲートトレンチ７１内から第１接続トレンチ９１内に引き出された引き出し部からなる。第１接続電極９３は、導電性ポリシリコンを含んでいてもよい。
【0160】
半導体装置１は、トランジスタ領域６において第１主面３を選択的に被覆する第１主面絶縁膜９４を含む。第１主面絶縁膜９４は、ゲート絶縁膜７２（ゲート上絶縁膜７６）および第１接続絶縁膜９２に接続され、第１分離電極６３、ゲート上電極７３および第１接続電極９３を露出させている。
【0161】
第１主面絶縁膜９４は、第１分離絶縁膜６２よりも薄い。第１主面絶縁膜９４は、ゲート下絶縁膜７７よりも薄い。第１主面絶縁膜９４は、第１接続絶縁膜９２よりも薄い。第１主面絶縁膜９４は、ゲート上絶縁膜７６とほぼ等しい厚さを有していてもよい。第１主面絶縁膜９４は、酸化シリコン膜を含んでいてもよい。第１主面絶縁膜９４は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0162】
半導体装置１は、トランジスタ領域６の内外において第１主面３を選択的に被覆する第１フィールド絶縁膜９５を含む。第１フィールド絶縁膜９５は、第１主面絶縁膜９４よりも厚い。第１フィールド絶縁膜９５は、ゲート上絶縁膜７６よりも厚い。第１フィールド絶縁膜９５は、第１分離絶縁膜６２とほぼ等しい厚さを有していてもよい。第１フィールド絶縁膜９５は、酸化シリコン膜を含んでいてもよい。第１フィールド絶縁膜９５は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0163】
第１フィールド絶縁膜９５は、トランジスタ領域６内において第１トレンチ分離構造６０の内壁に沿って第１主面３を被覆し、第１分離絶縁膜６２、第１接続絶縁膜９２および第１主面絶縁膜９４に接続されている。第１フィールド絶縁膜９５は、トランジスタ領域６外において第１トレンチ分離構造６０の外壁に沿って第１主面３を被覆し、第１分離絶縁膜６２に接続されている。
【0164】
前述の層間絶縁層１２は、トランジスタ領域６において、第１トレンチ分離構造６０、トレンチゲート構造７０、第１トレンチ接続構造９０、第１主面絶縁膜９４および第１フィールド絶縁膜９５を被覆している。
【0165】
半導体装置１は、層間絶縁層１２内に配置された複数のゲート配線９６を含む。複数のゲート配線９６は、トランジスタ領域６および制御領域７に引き回され、トランジスタ領域６において出力トランジスタ２０に電気的に接続され、制御領域７において制御回路２３（ゲート制御回路２４）に電気的に接続されている。複数のゲート配線９６は、制御回路２３（ゲート制御回路２４）で生成された複数のゲート信号を出力トランジスタ２０に個別的に伝達する。
【0166】
複数のゲート配線９６は、第１系統ゲート配線９６Ａおよび第２系統ゲート配線９６Ｂを含む。第１系統ゲート配線９６Ａは、第１系統トランジスタ２１Ａにゲート信号を個別的に伝達する。第１系統ゲート配線９６Ａは、層間絶縁層１２内に配置された複数のビア電極９７を介して第１系統トランジスタ２１Ａ用の複数のトレンチゲート構造７０に電気的に接続されている。具体的には、第１系統ゲート配線９６Ａは、複数のビア電極９７を介して対応する複数のゲート上電極７３および複数の第１接続電極９３に電気的に接続されている。
【0167】
つまり、第１系統トランジスタ２１Ａ用のゲート上電極７３およびゲート下電極７４は、同一のゲート信号によって同時にオンオフ制御される。これにより、ゲート上電極７３およびゲート下電極７４の間の電圧降下が抑制され、不所望な電界集中が抑制される。その結果、当該電界集中に起因する耐圧（ブレークダウン電圧）の低下が抑制される。
【0168】
第２系統ゲート配線９６Ｂは、第１系統ゲート配線９６Ａから電気的に独立して第２系統トランジスタ２１Ｂにゲート信号を個別的に伝達する。第２系統ゲート配線９６Ｂは、層間絶縁層１２内に配置された複数のビア電極９７を介して第２系統トランジスタ２１Ｂ用の複数のトレンチゲート構造７０に電気的に接続されている。具体的には、第２系統ゲート配線９６Ｂは、複数のビア電極９７を介して対応する複数のゲート上電極７３および複数の第１接続電極９３に電気的に接続されている。
【0169】
つまり、第２系統トランジスタ２１Ｂ用のゲート上電極７３およびゲート下電極７４は、同一のゲート信号によって同時にオンオフ制御される。これにより、ゲート上電極７３およびゲート下電極７４の間の電圧降下が抑制され、不所望な電界集中が抑制される。その結果、当該電界集中に起因する耐圧（ブレークダウン電圧）の低下が抑制される。
【0170】
半導体装置１は、層間絶縁層１２内に配置されたソース配線９８を含む。ソース配線９８は、ソース端子１３、第１トレンチ分離構造６０および複数のチャネルセル７８に電気的に接続されている。具体的には、ソース配線９８は、層間絶縁層１２内に配置された複数のビア電極９７を介して第１トレンチ分離構造６０および複数のチャネルセル７８に電気的に接続されている。
【0171】
各チャネルセル７８用のビア電極９７は、隣接した２つのチャネルセル７８に跨るように配置され、平面視において各チャネルセル７８に沿って延びる帯状に形成されている。これにより、ソース端子１３は、全ての系統トランジスタ２１のシステムソース（単位トランジスタ２２のユニットソース）に電気的に接続されている。
【0172】
以下、図１４～図２１を参照して、１つの容量デバイス領域８ｄ（キャパシタＣ）の構成が説明される。複数の容量デバイス領域８ｄ（キャパシタＣ）は、電気的な接続形態、配置箇所、平面積（容量値）等が異なる点を除き、同様の構成を有している（図１～図５も併せて参照）。したがって、以下の説明は、各容量デバイス領域８ｄ（キャパシタＣ）に適用される。
【0173】
図１４は、図１に示す容量デバイス領域８ｄを示す平面図である。図１５は、図１４に示す容量デバイス領域８ｄの要部を示す拡大平面図である。図１６は、図１４に示す容量デバイス領域８ｄの更なる要部を示す拡大平面図である。
【0174】
図１７は、図１５に示すXVII-XVII線に沿う断面図である。図１８は、図１５に示すXVIII-XVIII線に沿う断面図である。図１９は、図１５に示すXIX-XIX線に沿う断面図である。図２０は、図１５に示すXX-XX線に沿う断面図である。図２１は、トランジスタ領域６側の構成および容量デバイス領域８ｄ側の構成を比較するための断面図である。
【0175】
図１４～図２１を参照して、半導体装置１は、容量デバイス領域８ｄを区画するように第１主面３に形成された第２トレンチ分離構造１００を含む。第２トレンチ分離構造１００は、「第１領域分離構造」と称されてもよい。第２トレンチ分離構造１００は、チップ２内においてトランジスタ領域６および制御領域７の他の領域から容量デバイス領域８ｄを電気的に分離する。第２トレンチ分離構造１００にはソース電位が付与される。第２トレンチ分離構造１００は、平面視において容量デバイス領域８ｄを取り囲む環状に形成されている。
【0176】
第２トレンチ分離構造１００は、この形態では、平面視において第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に形成されている。第２トレンチ分離構造１００は、第１半導体領域１０の底部から第１主面３側に間隔を空けて形成され、第１半導体領域１０の一部を挟んで第２半導体領域１１に対向している。
【0177】
第２トレンチ分離構造１００は、第３幅Ｗ３を有している。第３幅Ｗ３は、第２トレンチ分離構造１００の延在方向に直交する方向の幅である。第３幅Ｗ３は、複数のトレンチゲート構造７０の第１間隔Ｉ１よりも大きいことが好ましい。第３幅Ｗ３は、トレンチゲート構造７０の第２幅Ｗ２よりも大きいことが好ましい。第３幅Ｗ３は、第１トレンチ分離構造６０の第１幅Ｗ１とほぼ等しいことが特に好ましい。むろん、第３幅Ｗ３は、第１幅Ｗ１よりも大きくてもよいし、第１幅Ｗ１よりも小さくてもよい。また、第３幅Ｗ３は、第２幅Ｗ２とほぼ等しくてもよい。
【0178】
第３幅Ｗ３は、０．４μｍ以上２．５μｍ以下であってもよい。第３幅Ｗ３は、０．４μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、および、１．７５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第３幅Ｗ３は、１．２５μｍ以上１．７５μｍ以下であることが好ましい。
【0179】
第２トレンチ分離構造１００は、第３深さＤ３を有している。第３深さＤ３は、トレンチゲート構造７０の第２深さＤ２よりも大きいことが好ましい。第３深さＤ３は、第１トレンチ分離構造６０の第１深さＤ１とほぼ等しいことが特に好ましい。むろん、第３深さＤ３は、第１深さＤ１よりも大きくてもよいし、第１深さＤ１よりも小さくてもよい。また、第３深さＤ３は、第２深さＤ２とほぼ等しくてもよい。
【0180】
第３深さＤ３は、１μｍ以上６μｍ以下であってもよい。第３深さＤ３は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、および、５μｍ以上６μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第３深さＤ３は、２．５μｍ以上４．５μｍ以下であることが好ましい。
【0181】
第２トレンチ分離構造１００は、第２分離トレンチ１０１、第２分離絶縁膜１０２および第２分離電極１０３を含む。つまり、第２トレンチ分離構造１００は、絶縁体（第２分離絶縁膜１０２）を挟んで第２分離トレンチ１０１に埋設された単一の電極（第２分離電極１０３）を含むシングル電極構造を有している。
【0182】
第２分離トレンチ１０１は、第１主面３に形成され、第２トレンチ分離構造１００の壁面を区画している。第２分離絶縁膜１０２は、第２分離トレンチ１０１の壁面を被覆している。第２分離絶縁膜１０２は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0183】
第２分離絶縁膜１０２は、ゲート上絶縁膜７６よりも厚い。第２分離絶縁膜１０２の厚さは、第１分離絶縁膜６２の厚さとほぼ等しいことが好ましい。第２分離電極１０３は、第２分離絶縁膜１０２を挟んで第２分離トレンチ１０１に埋設されている。第２分離電極１０３は、導電性ポリシリコンを含んでいてもよい。
【0184】
半導体装置１は、容量デバイス領域８ｄにおいて第１主面３に形成されたキャパシタＣを含む。以下の構成は、半導体装置１の構成要素として説明されるが、キャパシタＣの構成要素でもある。
【0185】
半導体装置１は、容量デバイス領域８ｄにおいて第１半導体領域１０の表層部に形成されたｐ型（第２導電型）のキャパシタ領域１０７を含む。キャパシタ領域１０７は、ボディ領域６７とほぼ等しいｐ型不純物濃度を有していることが好ましい。むろん、キャパシタ領域１０７は、ボディ領域６７よりも高いｐ型不純物濃度を有していてもよいし、ボディ領域６７よりも低いｐ型不純物濃度を有していてもよい。
【0186】
キャパシタ領域１０７は、容量デバイス領域８ｄの全域において第１主面３に沿って層状に延び、第２トレンチ分離構造１００の壁面に接続されている。つまり、キャパシタ領域１０７は、この形態では、第２トレンチ分離構造１００外の領域に形成されていない。キャパシタ領域１０７は、第２トレンチ分離構造１００よりも浅く形成され、第２トレンチ分離構造１００の底壁よりも第１主面３側に位置する底部を有している。
【0187】
キャパシタ領域１０７の底部は、第２トレンチ分離構造１００の深さ範囲中間部よりも第１主面３側に位置していることが好ましい。キャパシタ領域１０７は、ボディ領域６７とほぼ等しい厚さを有していることが好ましい。むろん、キャパシタ領域１０７の厚さは、ボディ領域６７の厚さよりも大きくてもよいし、ボディ領域６７の厚さよりも小さくてもよい。
【0188】
半導体装置１は、容量デバイス領域８ｄにおいてキャパシタ領域１０７の表層部に形成されたｐ型の高濃度キャパシタ領域１０８を含む。高濃度キャパシタ領域１０８は、キャパシタ領域１０７よりも高いｐ型不純物濃度を有している。高濃度キャパシタ領域１０８のｐ型不純物濃度は、高濃度ボディ領域８０のｐ型不純物濃度とほぼ等しいことが好ましい。高濃度キャパシタ領域１０８のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。高濃度キャパシタ領域１０８は、キャパシタ領域１０７の高濃度部とみなされてもよい。
【0189】
高濃度キャパシタ領域１０８は、キャパシタ領域１０７の底部から第１主面３側に間隔を空けて形成され、キャパシタ領域１０７の一部を挟んで第１半導体領域１０に対向している。高濃度キャパシタ領域１０８は、高濃度ボディ領域８０の厚さとほぼ等しい厚さを有していることが好ましい。むろん、高濃度キャパシタ領域１０８の厚さは、高濃度ボディ領域８０の厚さよりも大きくてもよいし、高濃度ボディ領域８０の厚さよりも小さくてもよい。
【0190】
高濃度キャパシタ領域１０８は、キャパシタ領域１０７内においてキャパシタ領域１０７の底部側から第１主面３側に向けてｐ型不純物濃度が増加する濃度勾配を形成している。つまり、キャパシタ領域１０７は、高濃度キャパシタ領域１０８によって底部側から第１主面３側に向けてｐ型不純物濃度が増加するように形成された濃度勾配を有している。
【0191】
高濃度キャパシタ領域１０８は、第２トレンチ分離構造１００から間隔を空けて容量デバイス領域８ｄの内方部に形成されている。したがって、高濃度キャパシタ領域１０８は、容量デバイス領域８ｄにおいてキャパシタ領域１０７によって取り囲まれ、第２トレンチ分離構造１００に接していない。高濃度キャパシタ領域１０８は、キャパシタ領域１０７のｐ型不純物濃度を局所的に高めている。
【0192】
半導体装置１は、トランジスタ領域６側の構成とは異なり、キャパシタ領域１０７の表層部においてｎ型の不純物領域を有さない。つまり、キャパシタ領域１０７の表層部には、高濃度キャパシタ領域１０８のみが形成され、ｎ型のソース領域７９のような５価元素の不純物領域は形成されていない。つまり、キャパシタ領域１０７内においてチャネルは形成されない。
【0193】
さらに、半導体装置１は、トランジスタ領域６側の構成とは異なり、容量デバイス領域８ｄ側の第１半導体領域１０の表層部において高濃度領域６４を有さない。つまり、容量デバイス領域８ｄ側の第１半導体領域１０は、トランジスタ領域６側の構成とは異なり、底部側から第１主面３側に向けて不純物濃度が増加する濃度勾配を有さない。
【0194】
換言すると、容量デバイス領域８ｄ側の第１半導体領域１０は、第１半導体領域１０の底部およびトレンチゲート構造７０の間の厚さ範囲において不純物濃度が増加する濃度勾配を有さない。容量デバイス領域８ｄ側の第１半導体領域１０は、厚さ方向にほぼ一定のｎ型不純物濃度を有している。これにより、容量デバイス領域８ｄ側の第１半導体領域１０内において不所望な電界集中が抑制される。
【0195】
半導体装置１は、容量デバイス領域８ｄにおいて第１主面３に形成された複数のトレンチ構造１１０を含む。複数のトレンチ構造１１０は、トレンチゲート構造７０とは異なり、チャネル制御には寄与しない。複数のトレンチ構造１１０の個数は、複数のトレンチゲート構造７０の個数未満である。
【0196】
複数のトレンチ構造１１０は、第２トレンチ分離構造１００から間隔を空けて容量デバイス領域８ｄの内方部に形成されている。複数のトレンチ構造１１０は、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、トレンチ構造１１０は、第２方向Ｙに延びるストライプ状に配列されている。複数のトレンチ構造１１０の長さは、複数のトレンチゲート構造７０の長さ未満である。複数のトレンチ構造１１０は、長手方向（第２方向Ｙ）に関して、高濃度領域６４の一端部および他端部を横切っている。
【0197】
複数のトレンチ構造１１０は、長手方向（第２方向Ｙ）の一方側に第１端部を有し、長手方向（第２方向Ｙ）の他方側に第２端部を有している。第１端部は、平面視において第２トレンチ分離構造１００および高濃度キャパシタ領域１０８の一端部の間の領域に位置している。第２端部は、平面視において第２トレンチ分離構造１００および高濃度キャパシタ領域１０８の間の領域に位置している。複数のトレンチ構造１１０は、第１主面３のうち複数のトレンチ構造１１０の両端部に挟まれた領域からキャパシタ領域１０７を露出させている。
【0198】
複数のトレンチ構造１１０は、断面視においてキャパシタ領域１０７および高濃度キャパシタ領域１０８を貫通し、第１半導体領域１０内に位置している。複数のトレンチ構造１１０は、第１半導体領域１０の底部から第１主面３側に間隔を空けて形成され、第１半導体領域１０の一部を挟んで第２半導体領域１１に対向している。
【0199】
第１方向Ｘの両サイドに位置する２つのトレンチ構造１１０は、高濃度キャパシタ領域１０８外の領域に形成されていることが好ましい。つまり、最外のトレンチ構造１１０は、高濃度キャパシタ領域１０８から第２トレンチ分離構造１００側に間隔を空けた位置においてキャパシタ領域１０７を貫通し、第１半導体領域１０内に位置していることが好ましい。
【0200】
最外のトレンチ構造１１０は、第１半導体領域１０の底部から第１主面３側に間隔を空けて形成され、第１半導体領域１０の一部を挟んで第２半導体領域１１に対向している。むろん、最外のトレンチ構造１１０は、内方側のトレンチ構造１１０と同様、キャパシタ領域１０７および高濃度キャパシタ領域１０８を貫通していてもよい。
【0201】
複数のトレンチ構造１１０は、第４幅Ｗ４を有している（図２１も併せて参照）。第４幅Ｗ４は、トレンチ構造１１０の延在方向に直交する方向（つまり第１方向Ｘ）の幅である。第４幅Ｗ４は、第１トレンチ分離構造６０の第１幅Ｗ１未満であることが好ましい。第４幅Ｗ４は、第２トレンチ分離構造１００の第３幅Ｗ３未満であることが好ましい。
【0202】
第４幅Ｗ４は、複数のトレンチゲート構造７０の第１間隔Ｉ１以上であることが好ましい。第４幅Ｗ４は、第１間隔Ｉ１よりも大きいことが特に好ましい。第４幅Ｗ４は、トレンチゲート構造７０の第２幅Ｗ２とほぼ等しいことが好ましい。むろん、第４幅Ｗ４は、第２幅Ｗ２よりも大きくてもよいし、第２幅Ｗ２未満であってもよい。
【0203】
第４幅Ｗ４は、０．４μｍ以上２μｍ以下であってもよい。第４幅Ｗ４は、０．４μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、および、１．７５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第４幅Ｗ４は、０．８μｍ以上１．２μｍ以下であることが好ましい。
【0204】
複数のトレンチ構造１１０は、第１方向Ｘに第２間隔Ｉ２を空けて配列されている（図２１も併せて参照）。第２間隔Ｉ２は、互いに隣り合う２つのトレンチ構造１１０の間の領域に区画されたメサ部（第２メサ部）のメサ幅（第２メサ幅）でもある。第２間隔Ｉ２は、第１トレンチ分離構造６０の第１幅Ｗ１未満であることが好ましい。第２間隔Ｉ２は、第２トレンチ分離構造１００の第３幅Ｗ３未満であることが好ましい。
【0205】
第２間隔Ｉ２は、トレンチゲート構造７０の第２幅Ｗ２以下であることが好ましい。第２間隔Ｉ２は、第２幅Ｗ２未満であることが特に好ましい。第２間隔Ｉ２は、トレンチ構造１１０の第４幅Ｗ４以下であることが好ましい。第２間隔Ｉ２は、第４幅Ｗ４未満であることが特に好ましい。
【0206】
第２間隔Ｉ２は、トレンチゲート構造７０の第１間隔Ｉ１とほぼ等しくてもよい。むろん、第２間隔Ｉ２は、第１間隔Ｉ１よりも大きくてもよいし、第１間隔Ｉ１未満であってもよい。第２間隔Ｉ２は、第１間隔Ｉ１の０．５倍以上４倍以下であることが好ましい。第２間隔Ｉ２は、第１間隔Ｉ１の２．５倍以下であることが特に好ましい。
【0207】
第２間隔Ｉ２は、０．４μｍ以上１．６μｍ以下であってもよい。第２間隔Ｉ２は、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１μｍ以下、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、および、１．４μｍ以上１．６μｍのいずれか１つの範囲に属する値を有していてもよい。第２間隔Ｉ２は、０．５μｍ以上０．７μｍ以下であることが特に好ましい。
【0208】
トレンチ構造１１０は、第４深さＤ４を有している（図２１も併せて参照）。第４深さＤ４は、第１トレンチ分離構造６０の第１深さＤ１とほぼ等しくてもよい。第４深さＤ４は、第１深さＤ１未満であることが好ましい。第４深さＤ４は、第２トレンチ分離構造１００の第３深さＤ３とほぼ等しくてもよい。第４深さＤ４は、第３深さＤ３未満であることが好ましい。第４深さＤ４は、トレンチゲート構造７０の第２深さＤ２とほぼ等しいことが特に好ましい。むろん、第４深さＤ４は、第２深さＤ２よりも大きくてもよいし、第２深さＤ２よりも小さくてもよい。
【0209】
第４深さＤ４は、１μｍ以上６μｍ以下であってもよい。第４深さＤ４は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、および、５μｍ以上６μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第４深さＤ４は、２．５μｍ以上４．５μｍ以下であることが好ましい。
【0210】
複数の容量デバイス領域８ｄにおいて、トレンチ構造１１０の第４幅Ｗ４、第２間隔Ｉ２および第４深さＤ４は、互いに等しい値に設定されていてもよいし、互いに異なる値に設定されていてもよい。これらは、各容量デバイス領域８ｄにおける達成すべき電気的特性（容量値や耐電圧）に応じて適宜調節される。
【0211】
以下、１つのトレンチ構造１１０の内部構成が説明される。トレンチ構造１１０は、トレンチ１１１、絶縁膜１１２、上電極１１３、下電極１１４および中間絶縁膜１１５を含む。つまり、トレンチ構造１１０は、絶縁膜を挟んでトレンチ１１１内に埋設された埋設電極を含む。埋設電極は、トレンチ１１１内に上下方向に埋設された複数の電極（上電極１１３および下電極１１４）を含むマルチ電極構造を有している。
【0212】
トレンチ１１１は、第１主面３に形成され、トレンチ構造１１０の壁面を区画している。絶縁膜１１２は、トレンチ１１１の壁面を被覆している。絶縁膜１１２は、上絶縁膜１１６および下絶縁膜１１７を含む。上絶縁膜１１６は、キャパシタ領域１０７の底部に対してトレンチ１１１の開口側の壁面を被覆している。
【0213】
具体的には、上絶縁膜１１６は、キャパシタ領域１０７および高濃度キャパシタ領域１０８を被覆している。上絶縁膜１１６は、第１半導体領域１０およびキャパシタ領域１０７の境界部を横切って第１半導体領域１０を被覆する部分を有していてもよい。この場合、キャパシタ領域１０７に対する上絶縁膜１１６の被覆面積は、第１半導体領域１０に対する上絶縁膜１１６の被覆面積よりも大きいことが好ましい。
【0214】
上絶縁膜１１６は、第１分離絶縁膜６２よりも薄い。上絶縁膜１１６の厚さは、第２分離絶縁膜１０２の厚さよりも小さい。上絶縁膜１１６の厚さは、ゲート上絶縁膜７６の厚さとほぼ等しいことが好ましい。むろん、上絶縁膜１１６の厚さは、ゲート上絶縁膜７６の厚さよりも大きくてもよいし、ゲート上絶縁膜７６の厚さよりも小さくてもよい。上絶縁膜１１６は、酸化シリコン膜を含んでいてもよい。上絶縁膜１１６は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0215】
上絶縁膜１１６は、１ｎｍ以上５０ｎｍ以下の厚さを有していてもよい。上絶縁膜１１６の厚さは、１ｎｍ以上５ｎｍ以下、５ｎｍ以上１０ｎｍ以下、１０ｎｍ以上１５ｎｍ以下、１５ｎｍ以上２０ｎｍ以下、２０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上３０ｎｍ以下、３０ｎｍ以上３５ｎｍ以下、３５ｎｍ以上４０ｎｍ以下、４０ｎｍ以上４５ｎｍ以下、および、４５ｎｍ以上５０ｎｍ以下のいずれか１つの範囲に属する値を有していてもよい。
【0216】
上絶縁膜１１６の厚さは、５ｎｍ以上１５ｎｍ以下であることが好ましい。上絶縁膜１１６の厚さは、５ｎｍ以上１０ｎｍ以下であってもよい。上絶縁膜１１６の厚さは、１０ｎｍ以上１５ｎｍ以下であってもよい。
【0217】
下絶縁膜１１７は、キャパシタ領域１０７の底部に対してトレンチ１１１の底壁側の壁面を被覆している。下絶縁膜１１７は、第１半導体領域１０を被覆している。第１半導体領域１０に対する下絶縁膜１１７の被覆面積は、キャパシタ領域１０７に対する上絶縁膜１１６の被覆面積よりも大きい。
【0218】
下絶縁膜１１７は、第１半導体領域１０およびキャパシタ領域１０７の境界部を横切ってキャパシタ領域１０７の底部を被覆する部分を有していてもよい。下絶縁膜１１７は、上絶縁膜１１６よりも厚い。下絶縁膜１１７の厚さは、上絶縁膜１１６の厚さの１０倍以上５０倍以下であることが好ましい。
【0219】
下絶縁膜１１７の厚さは、ゲート下絶縁膜７７の厚さとほぼ等しいことが好ましい。下絶縁膜１１７の厚さは、第１分離絶縁膜６２（第２分離絶縁膜１０２）の厚さとほぼ等しくてもよい。下絶縁膜１１７は、酸化シリコン膜を含んでいてもよい。下絶縁膜１１７は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0220】
下絶縁膜１１７は、１００ｎｍ以上５００ｎｍ以下の厚さを有していてもよい。下絶縁膜１１７の厚さは、１００ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上２００ｎｍ以下、２００ｎｍ以上２５０ｎｍ以下、２５０ｎｍ以上３００ｎｍ以下、３００ｎｍ以上３５０ｎｍ以下、３５０ｎｍ以上４００ｎｍ以下、４００ｎｍ以上４５０ｎｍ以下、および、４５０ｎｍ以上５００ｎｍ以下のいずれか１つの範囲に属する値を有していてもよい。下絶縁膜１１７の厚さは、２００ｎｍ以上２５０ｎｍ以下であってもよい。
【0221】
上電極１１３は、絶縁膜１１２を挟んでトレンチ１１１の開口側に埋設され、絶縁膜１１２を介してキャパシタ領域１０７と容量結合を形成している。具体的には、上電極１１３は、上絶縁膜１１６を挟んでトレンチ１１１の開口側に埋設され、上絶縁膜１１６を挟んで第１半導体領域１０、キャパシタ領域１０７および高濃度キャパシタ領域１０８に対向している。
【0222】
つまり、上電極１１３は、キャパシタ領域１０７の底部に対してトレンチ１１１の開口側に埋設され、上絶縁膜１１６を介してキャパシタ領域１０７および高濃度キャパシタ領域１０８と容量結合を形成している。キャパシタ領域１０７（高濃度キャパシタ領域１０８）に対する上電極１１３の対向面積は、第１半導体領域１０に対する上電極１１３の対向面積よりも大きい。高濃度キャパシタ領域１０８に対する上電極１１３の対向面積は、キャパシタ領域１０７に対する上電極１１３の対向面積よりも小さい。上電極１１３は、導電性ポリシリコンを含んでいてもよい。
【0223】
下電極１１４は、絶縁膜１１２を挟んでトレンチ１１１の底壁側に埋設され、絶縁膜１１２を挟んで第１半導体領域１０に対向している。具体的には、下電極１１４は、下絶縁膜１１７を挟んでトレンチ１１１の底壁側に埋設され、下絶縁膜１１７を挟んで第１半導体領域１０に対向している。つまり、下電極１１４は、キャパシタ領域１０７の底部に対してトレンチ１１１の開口側に埋設されている。第１半導体領域１０に対する下電極１１４の対向面積は、キャパシタ領域１０７に対する上電極１１３の対向面積よりも大きい。
【0224】
下電極１１４は、トレンチ１１１の深さ方向（チップ２の厚さ方向）に沿って壁状に延びている。下電極１１４は、上電極１１３の底部に系合するように下絶縁膜１１７から上電極１１３側に突出した上端部を有している。下電極１１４の上端部は、第１主面３に沿う横方向に上電極１１３の下端部を挟んで上絶縁膜１１６に対向している。下電極１１４は、導電性ポリシリコンを含んでいてもよい。
【0225】
中間絶縁膜１１５は、上電極１１３および下電極１１４の間に介在され、トレンチ１１１内において上電極１１３および下電極１１４を電気的に絶縁させている。中間絶縁膜１１５は、上絶縁膜１１６および下絶縁膜１１７に連なっている。中間絶縁膜１１５は、下絶縁膜１１７よりも薄い。中間絶縁膜１１５の厚さは、ゲート中間絶縁膜７５の厚さとほぼ等しいことが好ましい。中間絶縁膜１１５は、酸化シリコン膜を含んでいてもよい。中間絶縁膜１１５は、下電極１１４の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0226】
半導体装置１は、容量デバイス領域８ｄにおいて複数（この形態では全て）のトレンチ構造１１０の両端部を接続する一対の第２トレンチ接続構造１３０を含む。一方側の第２トレンチ接続構造１３０は、平面視において複数（この形態では全て）のトレンチ構造１１０の第１端部同士をアーチ状に接続している。他方側の第２トレンチ接続構造１３０は、平面視において複数（この形態では全て）のトレンチ構造１１０の第２端部同士をアーチ状に接続している。
【0227】
具体的には、一方側の第２トレンチ接続構造１３０は、第１方向Ｘに延びる第１部分、および、第２方向Ｙに延びる複数の第２部分を有している。第１部分は、平面視において複数のトレンチ構造１１０の第１端部に対向している。複数の第２部分は、複数の第１端部に接続されるように第１部分から複数の第１端部に向けて延びている。
【0228】
他方側の第２トレンチ接続構造１３０は、第１方向Ｘに延びる第１部分、および、第２方向Ｙに延びる複数の第２部分を有している。第１部分は、平面視において複数のトレンチ構造１１０の第２端部に対向している。複数の第２部分は、複数の第２端部に接続されるように第１部分から複数の第２端部に向けて延びている。複数の第２トレンチ接続構造１３０は、容量デバイス領域８ｄ内において複数のトレンチ構造１１０と梯子状のトレンチ構造を構成している。
【0229】
第２トレンチ接続構造１３０は、第２トレンチ分離構造１００および高濃度キャパシタ領域１０８から間隔を空けて第２トレンチ分離構造１００および高濃度キャパシタ領域１０８の間の領域に形成されている。複数の第２トレンチ接続構造１３０は、第１半導体領域１０の底部から第１主面３側に間隔を空けて形成され、第１半導体領域１０の一部を挟んで第２半導体領域１１に対向している。
【0230】
複数の第２トレンチ接続構造１３０は、トレンチ構造１１０とほぼ等しい幅およびほぼ等しい深さで形成されていてもよい。むろん、第２トレンチ接続構造１３０の第１部分および第２部分は、互いに異なる幅を有していてもよい。たとえば、第２トレンチ接続構造１３０の第２部分は、第２トレンチ接続構造１３０の第１部分よりも幅狭に形成されていてもよい。
【0231】
この場合、第１部分は第２トレンチ分離構造１００の幅とほぼ等しい幅を有し、第２部分はトレンチ構造１１０の幅とほぼ等しい幅を有していてもよい。さらにこの場合、第１部分は第２トレンチ分離構造１００の深さとほぼ等しい深さを有し、第２部分はトレンチ構造１１０の深さとほぼ等しい深さを有していてもよい。
【0232】
第２トレンチ接続構造１３０の第１部分は、第１トレンチ接続構造９０の第１部分の幅および深さとほぼ等しい幅および深さを有していてもよい。第２トレンチ接続構造１３０の第２部分は、第１トレンチ接続構造９０の第２部分の幅および深さとほぼ等しい幅および深さを有していてもよい。
【0233】
他方側の第２トレンチ接続構造１３０は、トレンチ構造１１０の第２端部に接続されている点を除き、一方側の第２トレンチ接続構造１３０と同様の構造を有している。以下、一方側の第２トレンチ接続構造１３０の構成が説明され、他方側の第２トレンチ接続構造１３０の構成についての説明は省略される。
【0234】
第２トレンチ接続構造１３０は、第２接続トレンチ１３１、第２接続絶縁膜１３２および第２接続電極１３３を含む。第２接続トレンチ１３１は、第１主面３に形成され、第２トレンチ接続構造１３０の壁面を区画している。第２接続トレンチ１３１は、複数のトレンチ１１１に接続されている。
【0235】
第２接続絶縁膜１３２は、第２接続トレンチ１３１の壁面を被覆している。第２接続絶縁膜１３２は、第２接続トレンチ１３１およびトレンチ１１１の連通部において上絶縁膜１１６、下絶縁膜１１７および中間絶縁膜１１５に接続されている。第２接続絶縁膜１３２は、上絶縁膜１１６よりも厚い。
【0236】
第２接続絶縁膜１３２の厚さは、下絶縁膜１１７の厚さとほぼ等しくてもよい。第２接続絶縁膜１３２の厚さは、第１接続絶縁膜９２の厚さとほぼ等しくてもよい。第２接続絶縁膜１３２は、酸化シリコン膜を含んでいてもよい。第２接続絶縁膜１３２は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0237】
第２接続電極１３３は、第２接続絶縁膜１３２を挟んで第２接続トレンチ１３１に埋設され、第２接続絶縁膜１３２を挟んで第１半導体領域１０およびキャパシタ領域１０７に対向している。第２接続電極１３３は、第２接続トレンチ１３１およびトレンチ１１１の連通部において下電極１１４に接続され、中間絶縁膜１１５によって上電極１１３から電気的に絶縁されている。第２接続電極１３３は、下電極１１４がトレンチ１１１内から第２接続トレンチ１３１内に引き出された引き出し部からなる。第２接続電極１３３は、導電性ポリシリコンを含んでいてもよい。
【0238】
キャパシタＣは、複数の単位キャパシタＣｕを含む。複数の単位キャパシタＣｕは、１つのトレンチ構造１１０および当該１つのトレンチ構造１１０と容量結合を形成するキャパシタ領域１０７（高濃度キャパシタ領域１０８）をそれぞれ含む。キャパシタＣは、複数の単位キャパシタＣｕの並列回路によって構成される。つまり、キャパシタＣの容量値は、複数の単位キャパシタＣｕの合成容量値である。
【0239】
半導体装置１は、容量デバイス領域８ｄにおいて第１主面３を選択的に被覆する第２主面絶縁膜１３４を含む。第２主面絶縁膜１３４は、絶縁膜１１２（上絶縁膜１１６）および第２接続絶縁膜１３２に接続され、第２分離電極１０３、上電極１１３および第２接続電極１３３を露出させている。
【0240】
第２主面絶縁膜１３４は、第２分離絶縁膜１０２よりも薄い。第２主面絶縁膜１３４は、下絶縁膜１１７よりも薄い。第２主面絶縁膜１３４は、第２接続絶縁膜１３２よりも薄い。第２主面絶縁膜１３４は、上絶縁膜１１６とほぼ等しい厚さを有していてもよい。第２主面絶縁膜１３４は、第１主面絶縁膜９４とほぼ等しい厚さを有していることが好ましい。第２主面絶縁膜１３４は、酸化シリコン膜を含んでいてもよい。第２主面絶縁膜１３４は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0241】
半導体装置１は、容量デバイス領域８ｄの内外において第１主面３を選択的に被覆する第２フィールド絶縁膜１３５を含む。第２フィールド絶縁膜１３５は、第２主面絶縁膜１３４よりも厚い。第２フィールド絶縁膜１３５は、上絶縁膜１１６よりも厚い。第２フィールド絶縁膜１３５は、第２分離絶縁膜１０２とほぼ等しい厚さを有していてもよい。
【0242】
第２フィールド絶縁膜１３５は、第１フィールド絶縁膜９５とほぼ等しい厚さを有していることが好ましい。第２フィールド絶縁膜１３５は、酸化シリコン膜を含んでいてもよい。第２フィールド絶縁膜１３５は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。
【0243】
第２フィールド絶縁膜１３５は、容量デバイス領域８ｄ内において第２トレンチ分離構造１００の内壁に沿って第１主面３を被覆し、第２分離絶縁膜１０２、第２接続絶縁膜１３２および第２主面絶縁膜１３４に接続されている。第２フィールド絶縁膜１３５は、容量デバイス領域８ｄ外において第２トレンチ分離構造１００の外壁に沿って第１主面３を被覆し、第２分離絶縁膜１０２に接続されている。
【0244】
前述の層間絶縁層１２は、容量デバイス領域８ｄにおいて、第２トレンチ分離構造１００、トレンチ構造１１０、第２トレンチ接続構造１３０、第２主面絶縁膜１３４および第２フィールド絶縁膜１３５を被覆している。
【0245】
半導体装置１は、層間絶縁層１２内に配置された第１電位側の第１配線１３６を含む。第１配線１３６は、高電位側に設けられる高電位側配線である。第１配線１３６は、ダイオードＤｉのカソード部に電気的に接続される配線である（図５参照）。第１配線１３６は、複数（この形態では全て）のトレンチ構造１１０に電気的に接続されている。具体的には、第１配線１３６は、層間絶縁層１２内に配置された複数のビア電極９７を介して複数のトレンチ構造１１０に電気的に接続されている。
【0246】
より具体的には、第１配線１３６は、複数のビア電極９７を介して複数の上電極１１３および複数の第２接続電極１３３に電気的に接続されている。つまり、上電極１１３および下電極１１４には、同一の電位（第１電位）が付与される。これにより、上電極１１３および下電極１１４の間の電圧降下が抑制され、不所望な電界集中が抑制される。その結果、当該電界集中に起因する耐圧（ブレークダウン電圧）の低下が抑制される。
【0247】
半導体装置１は、層間絶縁層１２内に配置された第１電位とは異なる第２電位側の第２配線１３８を含む。第２配線１３８は、第１配線１３６よりも低電位側に設けられる低電位側配線である。第２配線１３８は、この形態では、昇圧制御回路４２に電気的に接続される配線である（図５参照）。第２配線１３８は、第２トレンチ分離構造１００、キャパシタ領域１０７および高濃度キャパシタ領域１０８に電気的に接続されている。
【0248】
第２配線１３８は、複数のビア電極９７を介して第２トレンチ分離構造１００、キャパシタ領域１０７および高濃度キャパシタ領域１０８に電気的に接続されている。キャパシタ領域１０７（高濃度キャパシタ領域１０８）用の複数のビア電極９７は、隣り合う複数のトレンチ構造１１０の間の領域にそれぞれ配置されている。キャパシタ領域１０７（高濃度キャパシタ領域１０８）用の複数のビア電極９７は、平面視において複数のトレンチ構造１１０に沿って延びる帯状に形成されている。
【0249】
図２２は、キャパシタＣの容量特性を示すグラフである。図２２において、縦軸は１００００μｍ２当たりの容量値［ｐＦ／１００００μｍ２］を示し、横軸はキャパシタＣの端子間電圧［Ｖ］を示している。端子間電圧は、キャパシタ領域１０７およびトレンチ構造１１０（上電極１１３）の間の電圧でもある。
【0250】
図２２には、第１特性Ｓ１および第２特性Ｓ２が示されている。第１特性Ｓ１は、端子間電圧の周波数が１００ｋＨｚである場合の特性を示している。第２特性Ｓ２は、端子間電圧の周波数が１ＭＨｚである場合の特性を示している。端子間電圧は、０Ｖを基準に－６Ｖおよび＋６Ｖの間で変動された。
【0251】
第１特性Ｓ１を参照して、端子間電圧が＋１Ｖ以上になると容量値が２０ｐＦ以上になった。また、端子間電圧が＋３Ｖ以上になると容量値が２５ｐＦ以上になった。＋１Ｖ以上＋６Ｖ以下の電圧範囲において、容量値は２０ｐＦ以上３０ｐＦ以下であった。
【0252】
一方、端子間電圧が－１Ｖ以下になると容量値が２０ｐＦ以上になった。また、端子間電圧が－３Ｖ以下になると容量値が２５ｐＦ以上になった。－６Ｖ以上－１Ｖ以下の電圧範囲において、容量値は２０ｐＦ以上３０ｐＦ以下であった。つまり、第１特性Ｓ１では、１Ｖ以上６Ｖ以下の絶対電圧範囲において、容量値が２０ｐＦ以上３０ｐＦ以下であった。
【0253】
第２特性Ｓ２を参照して、端子間電圧が＋１Ｖ以上になると容量値が４０ｐＦ以上になった。また、端子間電圧が＋３Ｖ以上になると容量値が４５ｐＦ以上になった。＋１Ｖ以上＋６Ｖ以下の電圧範囲において、容量値は４０ｐＦ以上５０ｐＦ以下であった。
【0254】
一方、端子間電圧が－１Ｖ以下になると容量値が４０ｐＦ以上になった。一方、端子間電圧が－３Ｖ以下になると容量値が４５ｐＦ以上になった。－６Ｖ以上－１Ｖ以下の電圧範囲において、容量値は４０ｐＦ以上５０ｐＦ以下であった。つまり、第２特性Ｓ２では、１Ｖ以上６Ｖ以下の絶対電圧範囲において、容量値が４０ｐＦ以上５０ｐＦ以下であった。
【0255】
第１特性Ｓ１および第２特性Ｓ２を参照して、キャパシタＣは、±６Ｖの電圧範囲において破壊されなかった。すなわち、キャパシタＣは、６Ｖ以上の耐電圧を有している。キャパシタＣの耐電圧は、３Ｖ以上５０Ｖ以下であってもよい。キャパシタＣの耐電圧は、３Ｖ以上５Ｖ以下、５Ｖ以上１０Ｖ以下、１０Ｖ以上２０Ｖ以下、２０Ｖ以上３０Ｖ以下、３０Ｖ以上４０Ｖ以下、および、４０Ｖ以上５０Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。キャパシタＣの耐電圧は、絶縁膜１１２の厚さ（具体的には上絶縁膜１１６の厚さ）を調節することによって調整可能である。
【0256】
以上、半導体装置１は、ｎ型（第１導電型）の第１半導体領域１０、ｐ型（第２導電型）のキャパシタ領域１０７およびトレンチ構造１１０を含む。第１半導体領域１０は、第１主面３を有している。キャパシタ領域１０７は、第１主面３の表層部に形成されている。トレンチ構造１１０は、トレンチ１１１、絶縁膜１１２および埋設電極を含む。
【0257】
トレンチ１１１は、キャパシタ領域１０７を貫通するように第１主面３に形成されている。絶縁膜１１２は、トレンチ１１１の壁面を被覆している。埋設電極は、絶縁膜１１２を介してキャパシタ領域１０７と容量結合を形成するようにトレンチ１１１に埋設されている。この構成によれば、キャパシタ領域１０７およびトレンチ構造１１０の間にキャパシタＣを形成できる。よって、新規なレイアウトを有するキャパシタＣを備えた半導体装置１を提供できる。
【0258】
埋設電極は、絶縁膜１１２を挟んでトレンチ１１１の開口側に埋設された上電極１１３、および、絶縁膜１１２を挟んでトレンチ１１１の底壁側に埋設された下電極１１４を含むマルチ電極構造を有していることが好ましい。この構成によれば、キャパシタ領域１０７およびマルチ電極構造を有するトレンチ構造１１０の間にキャパシタＣを形成できる。
【0259】
この場合、上電極１１３は、絶縁膜１１２を挟んでキャパシタ領域１０７と容量結合を形成するようにキャパシタ領域１０７の底部に対してトレンチ１１１の開口側に埋設されていることが好ましい。一方、下電極１１４は、絶縁膜１１２を挟んで第１半導体領域１０に対向するようにキャパシタ領域１０７の底部に対してトレンチ１１１の底壁側に埋設されていることが好ましい。この構成によれば、キャパシタ領域１０７および上電極１１３の間にキャパシタＣを形成できる。
【0260】
絶縁膜１１２は、トレンチ１１１の開口側の壁面を被覆する上絶縁膜１１６、および、上絶縁膜１１６よりも大きい厚さでトレンチ１１１の底壁側の壁面を被覆する下絶縁膜１１７を含むことが好ましい。この場合、上電極１１３は、上絶縁膜１１６を挟んでトレンチ１１１の開口側に埋設されていることが好ましい。一方、下電極１１４は、下絶縁膜１１７を挟んでトレンチ１１１の底壁側に埋設されていることが好ましい。
【0261】
この構成によれば、上電極１１３は、下絶縁膜１１７よりも薄い上絶縁膜１１６を介してキャパシタ領域１０７と容量結合を形成する。したがって、キャパシタＣの容量値を増加させることができる。キャパシタＣの耐電圧は、上絶縁膜１１６の厚さを調節することによって調整される。一方で、下絶縁膜１１７は上絶縁膜１１６よりも厚く形成されているため、トレンチ構造１１０の耐圧を下絶縁膜１１７によって高めることができる。
【0262】
トレンチ構造１１０は、上電極１１３および下電極１１４の間に介在された中間絶縁膜１１５を含んでいてもよい。この構成によれば、トレンチ１１１内において上電極１１３および下電極１１４を中間絶縁膜１１５によって電気的に絶縁させることができる。これにより、キャパシタ領域１０７および上電極１１３の間にキャパシタＣを適切に形成できる。
【0263】
キャパシタ領域１０７には第１電位が付与され、上電極１１３には第１電位とは異なる第２電位が付与されることが好ましい。この場合、下電極１１４には第２電位が付与されることが好ましい。この構成によれば、中間絶縁膜１１５を介する上電極１１３および下電極１１４の間の電圧降下を抑制できる。これにより、上電極１１３および下電極１１４の間の不所望な電界集中を抑制できる。
【0264】
複数のトレンチ構造１１０が、間隔を空けて第１主面３に形成されていることが好ましい。この構成によれば、複数のトレンチ構造１１０によって、キャパシタ領域１０７の容量値を調整できる。また、複数のトレンチ構造１１０によってキャパシタＣの耐電圧を高めることができる。
【0265】
半導体装置１は、高濃度キャパシタ領域１０８を含んでいてもよい。この場合、高濃度キャパシタ領域１０８は、キャパシタ領域１０７よりも高い不純物濃度を有し、キャパシタ領域１０７の表層部に形成される。このような構成において、トレンチ１１１は、キャパシタ領域１０７および高濃度キャパシタ領域１０８を貫通するように第１主面３に形成される。
【0266】
トレンチ１１１内の埋設電極（具体的には上電極１１３）は、絶縁膜１１２を介してキャパシタ領域１０７および高濃度キャパシタ領域１０８と容量結合を形成する。この構成によれば、キャパシタ領域１０７およびトレンチ構造１１０の間の領域、ならびに、高濃度キャパシタ領域１０８およびトレンチ構造１１０の間の領域にキャパシタＣを形成できる。
【0267】
半導体装置１は、第１配線１３６および第２配線１３８を含んでいてもよい。第１配線１３６は、第１主面３の上でトレンチ構造１１０に電気的に接続されている。第２配線１３８は、第１主面３の上でキャパシタ領域１０７に電気的に接続されている。この構成によれば、第１配線１３６および第２配線１３８を介してキャパシタＣに電気信号を付与できる。
【0268】
半導体装置１は、第１主面３に設けられた容量デバイス領域８ｄ、および、容量デバイス領域８ｄを他の領域から電気的に分離するように第１主面３に形成された第２トレンチ分離構造１００（領域分離構造）を含むことが好ましい。この場合、キャパシタ領域１０７は容量デバイス領域８ｄに形成され、トレンチ構造１１０は容量デバイス領域８ｄに形成される。この構成によれば、他の領域から電気的に独立した容量デバイス領域８ｄにキャパシタＣを形成できる。つまり、キャパシタＣに対する他の領域からの電気的な影響を低減できるから、キャパシタＣの電気的特性を向上できる。
【0269】
半導体装置１は、第１主面３に設けられたトランジスタ領域６、および、トランジスタ領域６から間隔を空けて第１主面３に設けられた容量デバイス領域８ｄを含むことが好ましい。この場合、キャパシタ領域１０７は容量デバイス領域８ｄに形成され、トレンチ構造１１０は容量デバイス領域８ｄに形成される。この構成によれば、トランジスタ領域６から電気的に独立した容量デバイス領域８ｄにキャパシタＣを形成できる。
【0270】
つまり、キャパシタＣに対するトランジスタ領域６からの電気的な影響を低減できるから、トランジスタ領域６および容量デバイス領域８ｄを含む構成においてキャパシタＣの電気的特性を向上できる。また、トランジスタ領域６に対する容量デバイス領域８ｄからの電気的な影響を低減できるから、トランジスタ領域６および容量デバイス領域８ｄを含む構成においてトランジスタ領域６の電気的特性を向上できる。容量デバイス領域８ｄは、トランジスタ領域６の平面積未満の平面積を有していることが好ましい。
【0271】
半導体装置１は、トランジスタ領域６において出力トランジスタ２０を含むことが好ましい。出力トランジスタ２０は、トランジスタ領域６においてボディ領域６７およびトレンチゲート構造７０を含む。ボディ領域６７は、第１主面３の表層部に形成されている。トレンチゲート構造７０は、ゲートトレンチ７１、ゲート絶縁膜７２およびゲート埋設電極を含む。
【0272】
ゲートトレンチ７１は、ボディ領域６７を貫通するように第１主面３に形成されている。ゲート絶縁膜７２は、ゲートトレンチ７１の壁面を被覆している。ゲート埋設電極は、ゲート絶縁膜７２を挟んでゲートトレンチ７１に埋設されている。この構成によれば、トランジスタ領域６においてトレンチゲート型の出力トランジスタ２０を備えた半導体装置１を提供できる。また、このような構成によれば、トレンチゲート構造７０の形成工程と同時にトレンチ構造１１０を形成することもできる。
【0273】
ゲート埋設電極は、ゲート絶縁膜７２を挟んでゲートトレンチ７１の開口側に埋設されたゲート上電極７３、および、ゲート絶縁膜７２を挟んでゲートトレンチ７１の底壁側に埋設されたゲート下電極７４を含むマルチ電極構造を有していることが好ましい。この構成によれば、マルチ電極構造を有するトレンチゲート構造７０を形成できる。このような構成は、マルチ電極構造を有するトレンチ構造１１０と同時に適用されることが好ましい。
【0274】
この場合、ゲート上電極７３は、ゲート絶縁膜７２を挟んでボディ領域６７に対向するようにボディ領域６７の底部に対してゲートトレンチ７１の開口側に埋設されていることが好ましい。一方、ゲート下電極７４は、ゲート絶縁膜７２を挟んで第１半導体領域１０に対向するようにボディ領域６７の底部に対してゲートトレンチ７１の底壁側に埋設されていることが好ましい。
【0275】
ゲート絶縁膜７２は、ゲートトレンチ７１の開口側の壁面を被覆するゲート上絶縁膜７６、および、ゲート上絶縁膜７６よりも大きい厚さでゲートトレンチ７１の底壁側の壁面を被覆するゲート下絶縁膜７７を含むことが好ましい。この場合、ゲート上電極７３は、ゲート上絶縁膜７６を挟んでゲートトレンチ７１の開口側に埋設されていることが好ましい。一方、ゲート下電極７４は、ゲート下絶縁膜７７を挟んでゲートトレンチ７１の底壁側に埋設されていることが好ましい。
【0276】
トレンチゲート構造７０は、ゲート上電極７３およびゲート下電極７４の間に介在されたゲート中間絶縁膜７５を含んでいてもよい。この構成によれば、ゲートトレンチ７１内においてゲート上電極７３およびゲート下電極７４をゲート中間絶縁膜７５によって電気的に絶縁させることができる。
【0277】
ゲート上電極７３にはゲート電位（ゲート信号）が付与され、ゲート下電極７４にはゲート上電極７３と同時にゲート電位（ゲート信号）が付与されることが好ましい。この構成によれば、中間絶縁膜１１５を介するゲート上電極７３およびゲート下電極７４の間の電圧降下を抑制できる。これにより、ゲート上電極７３およびゲート下電極７４の間の不所望な電界集中を抑制できる。複数のトレンチゲート構造７０が、間隔を空けて第１主面３に形成されていることが好ましい。
【0278】
半導体装置１は、ボディ領域６７の表層部においてトレンチゲート構造７０に沿う領域に形成されたｎ型のソース領域７９を含むことが好ましい。半導体装置１は、ボディ領域６７の表層部においてトレンチゲート構造７０に沿う領域に形成されたｐ型の高濃度ボディ領域８０を含むことが好ましい。
【0279】
出力トランジスタ２０は、オン抵抗可変型のゲート分割トランジスタであることが好ましい。つまり、出力トランジスタ２０は、第１主面３に個別制御可能にそれぞれ形成された複数の系統トランジスタ２１を含み、複数の系統トランジスタ２１の選択制御によって単一の出力電流Ｉｏを生成するように構成されていることが好ましい。このような構成によれば、複数の系統トランジスタ２１の個別制御によってオン抵抗（チャネル利用率）が変化する出力トランジスタ２０を提供できる。
【0280】
以下、トランジスタ領域６の第１～第２変形例が示される。第１～第２変形例は、個別的にトランジスタ領域６に適用されてもよいし、組み合わされてトランジスタ領域６に適用されてもよい。
【0281】
図２３は、トランジスタ領域６の第１変形例を示す断面図である。前述の実施形態では、トランジスタ領域６（出力トランジスタ２０）が高濃度領域６４を有していた。これに対して、第１変形例に係るトランジスタ領域６は、高濃度領域６４を有していない。つまり、トランジスタ領域６の第１半導体領域１０は、底部側から第１主面３側に向けて不純物濃度が増加する濃度勾配を有さない。
【0282】
換言すると、トランジスタ領域６側の第１半導体領域１０は、第１半導体領域１０の底部およびトレンチゲート構造７０の間の厚さ範囲において不純物濃度が増加する濃度勾配を有さない。トランジスタ領域６側の第１半導体領域１０は、厚さ方向にほぼ一定のｎ型不純物濃度を有している。
【0283】
図２４は、トランジスタ領域６の第２変形例を示す平面図である。前述の実施形態では、系統化（グループ化）すべき特定のトレンチゲート構造７０の両端部を接続する複数の第１トレンチ接続構造９０が形成され、複数の系統トランジスタ２１を含む出力トランジスタ２０が示された。
【0284】
しかし、１系統の出力トランジスタ２０が採用されてもよい。この場合、第２系統トランジスタ２１Ｂが第１系統トランジスタ２１Ａとして形成され、全てのトレンチゲート構造７０が同時にオンオフ制御される。さらに、このような構造の場合、図２４に示されるように、複数の第１トレンチ接続構造９０は、全てのトレンチゲート構造７０の両端部を接続していてもよい。
【0285】
一方側の第１トレンチ接続構造９０は、平面視において全てのトレンチゲート構造７０の第１端部同士をアーチ状に接続している。他方側の第１トレンチ接続構造９０は、平面視において全てのトレンチゲート構造７０の第２端部同士をアーチ状に接続している。その他、第１トレンチ接続構造９０の構成は、前述の実施形態の場合と同様である。
【0286】
以下、容量デバイス領域８ｄの第１～第２変形例が示される。第１～第２変形例は、個別的に容量デバイス領域８ｄに適用されてもよいし、組み合わされてトランジスタ領域６に適用されてもよい。
【0287】
図２５は、容量デバイス領域８ｄの第１変形例を示す平面図である。前述の実施形態では、全てのトレンチ構造１１０の両端部をアーチ状に接続する一対の第２トレンチ接続構造１３０が容量デバイス領域８ｄに形成された例が示された。
【0288】
しかし、複数の第２トレンチ接続構造１３０は、複数の第１トレンチ接続構造９０と同様の形態を有していてもよい。すなわち、複数の第２トレンチ接続構造１３０がトレンチ構造１１０の第１端部側に設けられると同時に、複数の第２トレンチ接続構造１３０がトレンチ構造１１０の第２端部側に設けられていてもよい。
【0289】
第１端部側の各第２トレンチ接続構造１３０は、平面視において複数（この形態では２つ）のトレンチ構造１１０の第１端部同士をアーチ状に接続している。第１端部側の各第２トレンチ接続構造１３０は、第１方向Ｘに延びる第１部分、および、第２方向Ｙに延びる複数（この形態では２つ）の第２部分を有している。第１部分は、平面視において複数のトレンチ構造１１０の第１端部に対向している。複数の第２部分は、複数の第１端部に接続されるように第１部分から複数の第１端部に向けて延びている。
【0290】
第２端部側の各第２トレンチ接続構造１３０は、平面視において各第１トレンチ接続構造９０が接続された複数（この形態では２つ）のトレンチ構造１１０の第２端部同士をアーチ状に接続している。第２端部側の各第２トレンチ接続構造１３０は、第１方向Ｘに延びる第１部分、および、第２方向Ｙに延びる複数（この形態では２つ）の第２部分を有している。第１部分は、平面視において複数のトレンチ構造１１０の第２端部に対向している。複数の第２部分は、複数の第２端部に接続されるように第１部分から複数の第２端部に向けて延びている。
【0291】
これにより、第１端部側の第２トレンチ接続構造１３０および第２端部側の第２トレンチ接続構造１３０は、対応する複数のトレンチ構造１１０と１つの環状または梯子状のトレンチ構造を構成している。その他、第２トレンチ接続構造１３０の構成は、前述の実施形態の場合と同様である。
【0292】
図２６は、容量デバイス領域８ｄの第２変形例を示す平面図である。図２７は、図２６に示す容量デバイス領域８ｄの要部を示す拡大平面図である。図２６および図２７を参照して、キャパシタＣは、図２５に示す第１変形例の構成において、容量デバイス領域８ｄに設けられた複数の容量ブロック領域１４１を含んでいてもよい。複数の容量ブロック領域１４１は、複数の第１容量ブロック領域１４１Ａおよび複数の第２容量ブロック領域１４１Ｂを含む。
【0293】
複数の第１容量ブロック領域１４１Ａは、第１系統キャパシタＣｓＡ用の１つまたは複数（この形態では複数）の単位キャパシタＣｕがそれぞれ配置される領域である。複数の第２容量ブロック領域１４１Ｂは、第２系統キャパシタＣｓＢ用の１つまたは複数（この形態では複数）の単位キャパシタＣｕが配置される領域である。
【0294】
複数の第１容量ブロック領域１４１Ａは、第１方向Ｘに間隔を空けて配列されている。各第１容量ブロック領域１４１Ａ内の単位キャパシタＣｕの個数は任意である。この形態では、各第１容量ブロック領域１４１Ａ内に２つの単位キャパシタＣｕが配置されている。各第１容量ブロック領域１４１Ａ内の単位キャパシタＣｕの個数が多くなると、各第１容量ブロック領域１４１Ａ内の発熱量が増加する。したがって、各第１容量ブロック領域１４１Ａ内の単位キャパシタＣｕの個数は、２個以上５個以下であることが好ましい。
【0295】
複数の第２容量ブロック領域１４１Ｂは、１つの第１容量ブロック領域１４１Ａを挟み込むように第１方向Ｘに沿って複数の第１容量ブロック領域１４１Ａと交互に配列されている。これにより、複数の第１容量ブロック領域１４１Ａに起因する発熱箇所を複数の第２容量ブロック領域１４１Ｂによって間引くことができると同時に、複数の第２容量ブロック領域１４１Ｂに起因する発熱箇所を複数の第１容量ブロック領域１４１Ａによって間引くことができる。
【0296】
各第２容量ブロック領域１４１Ｂ内の単位キャパシタＣｕの個数は任意である。この形態では、各第２容量ブロック領域１４１Ｂ内に２つの単位キャパシタＣｕが配置されている。各第２容量ブロック領域１４１Ｂ内の単位キャパシタＣｕの個数が多くなると、各第２容量ブロック領域１４１Ｂ内の発熱量が増加する。
【0297】
したがって、各第２容量ブロック領域１４１Ｂ内の単位キャパシタＣｕの個数は、２個以上５個以下であることが好ましい。トランジスタ領域６内の温度の面内ばらつきを鑑みると、第２容量ブロック領域１４１Ｂ内の単位キャパシタＣｕの個数は、第１容量ブロック領域１４１Ａ内の単位キャパシタＣｕの個数と同じであることが好ましい。
【0298】
前述の複数の第２トレンチ接続構造１３０は、各容量ブロック領域１４１において系統化（グループ化）すべき複数（この形態では２つ）のトレンチ構造１１０の両端部を接続している。
【0299】
半導体装置１は、この形態では、層間絶縁層１２内に配置された複数の第１配線１３６を含む。複数の第１配線１３６は、第１系統配線１３６Ａおよび第２系統配線１３６Ｂを含む。第１系統配線１３６Ａは、第１系統キャパシタＣｓＡに電気的に接続され、第２系統キャパシタＣｓＢから電気的に分離されている。第２系統配線１３６Ｂは、第２系統キャパシタＣｓＢに電気的に接続され、第１系統キャパシタＣｓＡから電気的に分離されている。
【0300】
第１系統配線１３６Ａは、層間絶縁層１２内に配置された複数のビア電極９７を介して対応する複数のトレンチ構造１１０および複数の第２トレンチ接続構造１３０に電気的に接続されている。具体的には、第１系統配線１３６Ａは、複数のビア電極９７を介して対応する複数のゲート上電極７３および複数の第１接続電極９３に電気的に接続されている。
【0301】
第２系統配線１３６Ｂは、層間絶縁層１２内に配置された複数のビア電極９７を介して対応する複数のトレンチ構造１１０および複数の第２トレンチ接続構造１３０に電気的に接続されている。具体的には、第２系統配線１３６Ｂは、複数のビア電極９７を介して対応する複数のゲート上電極７３および複数の第１接続電極９３に電気的に接続されている。
【0302】
第２変形例に係る容量デバイス領域８ｄによれば、容量値可変型のキャパシタＣを提供できる。すなわち、このような構成によれば、第１系統キャパシタＣｓＡのオンオフを個別的に制御し、第２系統キャパシタＣｓＢのオンオフを個別的に制御できる。つまり、第２系統キャパシタＣｓＢから電気的に独立した状態で第１系統キャパシタＣｓＡを個別的に制御でき、第１系統キャパシタＣｓＡから電気的に独立した状態で第２系統キャパシタＣｓＢを個別的に制御できる。
【0303】
つまり、キャパシタＣは、第１系統キャパシタＣｓＡおよび第２系統キャパシタＣｓＢの双方が同時にオン状態になるように制御可能である。また、キャパシタＣは、第１系統キャパシタＣｓＡがオン状態になる一方で第２系統キャパシタＣｓＢがオフ状態になるように制御可能である。また、キャパシタＣは、第１系統キャパシタＣｓＡがオフ状態になる一方で第２系統キャパシタＣｓＢがオン状態になるように制御可能である。
【0304】
第２系統キャパシタＣｓＢの容量値は、第１系統キャパシタＣｓＡの容量値とほぼ等しくてもよい。むろん、第２系統キャパシタＣｓＢの容量値は、第１系統キャパシタＣｓＡの容量値よりも大きくてもよい。また、第２系統キャパシタＣｓＢの容量値は、第１系統キャパシタＣｓＡの容量値よりも小さくてもよい。
【0305】
前述の実施形態は、さらに他の形態で実施できる。たとえば、前述の実施形態では、トランジスタ領域６および制御領域７が１つのチップ２に形成された例が示された。しかし、容量デバイス領域８ｄを有する限り、半導体装置１の構成は任意である。
【0306】
たとえば、単一のまたは複数の容量デバイス領域８ｄのみを有し、トランジスタ領域６および制御領域７の他の領域を有さない半導体装置１が採用されてもよい。たとえば、トランジスタ領域６を有さず、制御領域７のみを有する半導体装置１が採用されてもよい。たとえば、トランジスタ領域６および容量デバイス領域８ｄを有し、制御領域７の他の領域を有さない半導体装置１が採用されてもよい。
【0307】
前述の実施形態では、２系統の出力トランジスタ２０が示された。しかし、３系統以上の出力トランジスタ２０が採用されてもよい。この場合、３系統以上の系統を構成する系統トランジスタ用の複数のブロック領域８１が設けられると同時に、当該ブロック領域８１に対応した３系統以上のゲート配線９６が設けられる。
【0308】
前述の実施形態では、電流モニタ回路２５を有する構成が示された。電流モニタ回路２５は、複数の単位トランジスタ２２のうちの少なくとも１つの単位トランジスタ２２を利用して形成されていてもよい。
【0309】
前述の実施形態では、ゲート上電極７３およびゲート下電極７４が同電位である例が示された。しかし、ゲート下電極７４にソース電位が印加されてもよい。この場合、ソース配線９８がビア電極９７を介して第１接続電極９３に電気的に接続される。
【0310】
前述の実施形態では、上電極１１３および下電極１１４が同電位である例が示された。しかし、下電極１１４にソース電位が印加されてもよい。この場合、第２配線１３８がビア電極９７を介して第２接続電極１３３に電気的に接続される。
【0311】
前述の実施形態では、第２トレンチ分離構造１００が第２配線１３８に電気的に接続されている例が示された。しかし、第２トレンチ分離構造１００は、第２配線１３８に代えてソース配線９８に電気的に接続されていてもよい。
【0312】
前述の実施形態では、複数のトレンチゲート構造７０が第２方向Ｙに延びるストライプ状に配列され、複数のトレンチ構造１１０が第２方向Ｙに延びるストライプ状に配列された例が示された。しかし、複数のトレンチ構造１１０は、複数のトレンチゲート構造７０の延在方向とは異なる方向に延びていてもよい。
【0313】
たとえば、複数のトレンチゲート構造７０が第２方向Ｙに延びるストライプ状に配列され、複数のトレンチ構造１１０が第１方向Ｘに延びるストライプ状に配列されていてもよい。たとえば、複数のトレンチゲート構造７０が第１方向Ｘに延びるストライプ状に配列され、複数のトレンチ構造１１０が第２方向Ｙに延びるストライプ状に配列されていてもよい。
【0314】
前述の実施形態では、ソース端子１３が出力端子からなり、ドレイン端子１５が電源端子からなる例が示された。しかし、ソース端子１３がグランド端子からなり、ドレイン端子１５が出力端子からなる形態が採用されてもよい。この場合、半導体装置１は、負荷（誘導性負荷Ｌ）およびグランドの間に電気的に介装されるローサイドスイッチングデバイスとなる。
【0315】
前述の実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である例が示された。しかし、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換えると同時に、ｐ型領域をｎ型領域に置き換えることによって得られる。
【0316】
前述の実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第３側面５Ｃ（第４側面５Ｄ）の延在方向であり、第２方向Ｙは第１側面５Ａ（第２側面５Ｂ）の延在方向であってもよい。また、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
【0317】
以下、この明細書および添付図面から抽出される特徴例が示される。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「半導体スイッチング装置」、「半導体制御装置」、「半導体モジュール」、「電子回路」、「半導体回路」、「インテリジェントパワーデバイス」、「インテリジェントパワーモジュール」、「インテリジェントパワースイッチ」等に置き換えられてもよい。
【0318】
［Ａ１］主面（３）を有する第１導電型（ｎ型）の半導体領域（１０）と、前記主面（３）の表層部に形成された第２導電型（ｐ型）のキャパシタ領域（１０７）と、前記キャパシタ領域（１０７）を貫通するように前記主面（３）に形成されたトレンチ（１１１）、前記トレンチ（１１１）の壁面を被覆する絶縁膜（１１２）、および、前記絶縁膜（１１２）を介して前記キャパシタ領域（１０７）と容量結合を形成するように前記トレンチ（１１１）に埋設された埋設電極（１１３、１１４）を有するトレンチ構造（１１０）と、を含む、半導体装置（１）。
【0319】
［Ａ２］前記埋設電極（１１３、１１４）は、前記絶縁膜（１１２）を挟んで前記トレンチ（１１１）の開口側に埋設された上電極（１１３）、および、前記絶縁膜（１１２）を挟んで前記トレンチ（１１１）の底壁側に埋設された下電極（１１４）を含むマルチ電極構造を有している、Ａ１に記載の半導体装置（１）。
【0320】
［Ａ３］前記上電極（１１３）は、前記絶縁膜（１１２）を挟んで前記キャパシタ領域（１０７）と前記容量結合を形成するように前記キャパシタ領域（１０７）の底部に対して前記トレンチ（１１１）の前記開口側に埋設され、前記下電極（１１４）は、前記絶縁膜（１１２）を挟んで前記半導体領域（１０）に対向するように前記キャパシタ領域（１０７）の底部に対して前記トレンチ（１１１）の前記底壁側に埋設されている、Ａ２に記載の半導体装置（１）。
【0321】
［Ａ４］前記絶縁膜（１１２）は、前記トレンチ（１１１）の前記開口側の壁面を被覆する上絶縁膜（１１６）、および、前記上絶縁膜（１１６）よりも大きい厚さで前記トレンチ（１１１）の前記底壁側の壁面を被覆する下絶縁膜（１１７）を含み、前記上電極（１１３）は、前記上絶縁膜（１１６）を挟んで前記トレンチ（１１１）の前記開口側に埋設され、前記下電極（１１４）は、前記下絶縁膜（１１７）を挟んで前記トレンチ（１１１）の前記底壁側に埋設されている、Ａ２またはＡ３に記載の半導体装置（１）。
【0322】
［Ａ５］前記トレンチ構造（１１０）は、前記上電極（１１３）および前記下電極（１１４）の間に介在された中間絶縁膜（１１５）を含む、Ａ２～Ａ４のいずれか一つに記載の半導体装置（１）。
【0323】
［Ａ６］前記キャパシタ領域（１０７）には第１電位が付与され、前記上電極（１１３）には前記第１電位とは異なる第２電位が付与される、Ａ５に記載の半導体装置（１）。
【0324】
［Ａ７］複数の前記トレンチ構造（１１０）が、間隔を空けて前記主面（３）に形成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置（１）。
【0325】
［Ａ８］前記キャパシタ領域（１０７）よりも高い不純物濃度を有し、前記キャパシタ領域（１０７）の表層部に形成された第２導電型（ｐ型）の高濃度キャパシタ領域（１０８）をさらに含み、前記トレンチ（１１１）は、前記キャパシタ領域（１０７）および前記高濃度キャパシタ領域（１０８）を貫通するように前記主面（３）に形成され、前記埋設電極（１１３、１１４）は、前記絶縁膜（１１２）を介して前記キャパシタ領域（１０７）および前記高濃度キャパシタ領域（１０８）と前記容量結合を形成している、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１）。
【0326】
［Ａ９］前記主面（３）の上で前記トレンチ構造（１１０）に電気的に接続された第１配線（１３６）と、前記主面（３）の上で前記キャパシタ領域（１０７）に電気的に接続された第２配線（１３８）と、をさらに含む、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１）。
【0327】
［Ａ１０］前記主面（３）に設けられた容量デバイス領域（８ｄ）と、前記容量デバイス領域（８ｄ）を他の領域から電気的に分離するように前記主面（３）に形成された領域分離構造（１００）と、をさらに含み、前記キャパシタ領域（１０７）は、前記容量デバイス領域（８ｄ）に形成され、前記トレンチ構造（１１０）は、前記容量デバイス領域（８ｄ）に形成されている、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１）。
【0328】
［Ａ１１］前記主面（３）に設けられたトランジスタ領域（６）と、前記主面（３）に設けられた容量デバイス領域（８ｄ）と、をさらに含み、前記キャパシタ領域（１０７）は、前記容量デバイス領域（８ｄ）に形成され、前記トレンチ構造（１１０）は、前記容量デバイス領域（８ｄ）に形成されている、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１）。
【0329】
［Ａ１２］前記容量デバイス領域（８ｄ）は、前記トランジスタ領域（６）の平面積未満の平面積を有している、Ａ１１に記載の半導体装置（１）。
【0330】
［Ａ１３］前記トランジスタ領域（６）において前記主面（３）の表層部に形成された第２導電型（ｐ型）のボディ領域（６７）と、前記トランジスタ領域（６）において前記ボディ領域（６７）を貫通するように前記主面（３）に形成されたゲートトレンチ（７１）、前記ゲートトレンチ（７１）の壁面を被覆するゲート絶縁膜（７２）、および、前記ゲート絶縁膜（７２）を挟んで前記ゲートトレンチ（７１）に埋設されたゲート電極（７３、７４）を有するトレンチゲート構造（７０）と、をさらに含む、Ａ１１またはＡ１２に記載の半導体装置（１）。
【0331】
［Ａ１４］前記ゲート電極（７３、７４）は、前記ゲート絶縁膜（７２）を挟んで前記ゲートトレンチ（７１）の開口側に埋設されたゲート上電極（７３）、および、前記ゲート絶縁膜（７２）を挟んで前記ゲートトレンチ（７１）の底壁側に埋設されたゲート下電極（７４）を含むマルチ電極構造を有している、Ａ１３に記載の半導体装置（１）。
【0332】
［Ａ１５］前記ゲート上電極（７３）は、前記ゲート絶縁膜（７２）を挟んで前記ボディ領域（６７）に対向するように前記ボディ領域（６７）の底部に対して前記ゲートトレンチ（７１）の前記開口側に埋設され、前記ゲート下電極（７４）は、前記ゲート絶縁膜（７２）を挟んで前記半導体領域（１０）に対向するように前記ボディ領域（６７）の底部に対して前記ゲートトレンチ（７１）の前記底壁側に埋設されている、Ａ１４に記載の半導体装置（１）。
【0333】
［Ａ１６］前記ゲート絶縁膜（７２）は、前記ゲートトレンチ（７１）の前記開口側の壁面を被覆するゲート上絶縁膜（７６）、および、前記ゲート上絶縁膜（７６）よりも大きい厚さで前記ゲートトレンチ（７１）の前記底壁側の壁面を被覆するゲート下絶縁膜（７７）を含み、前記ゲート上電極（７３）は、前記ゲート上絶縁膜（７６）を挟んで前記ゲートトレンチ（７１）の前記開口側に埋設され、前記ゲート下電極（７４）は、前記ゲート下絶縁膜（７７）を挟んで前記ゲートトレンチ（７１）の前記底壁側に埋設されている、Ａ１４またはＡ１５に記載の半導体装置（１）。
【0334】
［Ａ１７］前記トレンチゲート構造（７０）は、前記ゲート上電極（７３）および前記ゲート下電極（７４）の間に介在されたゲート中間絶縁膜（７５）を含む、Ａ１４～Ａ１６のいずれか一つに記載の半導体装置（１）。
【0335】
［Ａ１８］前記ボディ領域（６７）の表層部において前記トレンチゲート構造（７０）に沿う領域に形成された第１導電型（ｎ型）のソース領域（７９）をさらに含む、Ａ１３～Ａ１７のいずれか一つに記載の半導体装置（１）。
【0336】
［Ａ１９］前記ボディ領域（６７）よりも高い不純物濃度を有し、前記ボディ領域（６７）の表層部において前記トレンチゲート構造（７０）に沿う領域に形成された第２導電型（ｐ型）の高濃度ボディ領域（８０）をさらに含む、Ａ１３～Ａ１８のいずれか一つに記載の半導体装置（１）。
【0337】
［Ａ２０］複数の前記トレンチゲート構造（７０）が、間隔を空けて前記主面（３）に形成されている、Ａ１３～Ａ１９のいずれか一つに記載の半導体装置（１）。
【0338】
［Ａ２１］前記主面（３）に設けられたトランジスタ領域（６）と、前記主面（３）に設けられた容量デバイス領域（８ｄ）と、前記トランジスタ領域（６）に形成された出力トランジスタ（２０）と、をさらに含み、前記キャパシタ領域（１０７）は、前記容量デバイス領域（８ｄ）に形成され、前記トレンチ構造（１１０）は、前記容量デバイス領域（８ｄ）に形成されている、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１）。
【0339】
［Ａ２２］前記出力トランジスタ（２０）は、前記第１主面（３）に個別制御可能にそれぞれ形成された複数の系統トランジスタ（２１、２１Ａ、２１Ｂ）を含み、複数の前記系統トランジスタ（２１、２１Ａ、２１Ｂ）の選択制御によって単一の出力信号（Ｉｏ）を生成するように構成されている、Ａ２１に記載の半導体装置（１）。
【0340】
［Ａ２３］前記出力トランジスタ（２０）は、複数の前記系統トランジスタ（２１、２１Ａ、２１Ｂ）の個別制御によってオン抵抗が変化するように構成されている、Ａ２２に記載の半導体装置（１）。
【0341】
以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序等に制限されずにそれらの間で適宜組み合わせ可能である。
【符号の説明】
【0342】
１ 半導体装置
２ チップ
３ 第１主面
６ トランジスタ領域
８ｄ 容量デバイス領域
１０ 第１半導体領域
２０ 出力トランジスタ
２１ 系統トランジスタ
２１Ａ 第１系統トランジスタ
２１Ｂ 第２系統トランジスタ
６０ 第１トレンチ分離構造（領域分離構造）
６７ ボディ領域
７０ トレンチゲート構造
７１ ゲートトレンチ
７２ ゲート絶縁膜
７３ ゲート上電極
７４ ゲート下電極
７５ ゲート中間絶縁膜
７６ ゲート上絶縁膜
７７ ゲート下絶縁膜
７９ ソース領域
８０ 高濃度ボディ領域
１００ 第２トレンチ分離構造（領域分離構造）
１０７ キャパシタ領域
１０８ 高濃度キャパシタ領域
１１０ トレンチ構造
１１１ トレンチ
１１２ 絶縁膜
１１３ 上電極
１１４ 下電極
１１５ 中間絶縁膜
１１６ 上絶縁膜
１１７ 下絶縁膜
１３６ 第１配線
１３８ 第２配線
Ｉｏ 出力電流（出力信号）
２ チップ
３ 第１主面
６ トランジスタ領域
８ｄ 容量デバイス領域
１０ 第１半導体領域
２０ 出力トランジスタ
２１ 系統トランジスタ
２１Ａ 第１系統トランジスタ
２１Ｂ 第２系統トランジスタ
６０ 第１トレンチ分離構造（領域分離構造）
６７ ボディ領域
７０ トレンチゲート構造
７１ ゲートトレンチ
７２ ゲート絶縁膜
７３ ゲート上電極
７４ ゲート下電極
７５ ゲート中間絶縁膜
７６ ゲート上絶縁膜
７７ ゲート下絶縁膜
７９ ソース領域
８０ 高濃度ボディ領域
１００ 第２トレンチ分離構造（領域分離構造）
１０７ キャパシタ領域
１０８ 高濃度キャパシタ領域
１１０ トレンチ構造
１１１ トレンチ
１１２ 絶縁膜
１１３ 上電極
１１４ 下電極
１１５ 中間絶縁膜
１１６ 上絶縁膜
１１７ 下絶縁膜
１３６ 第１配線
１３８ 第２配線
Ｉｏ 出力電流（出力信号）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】