特開 2024-46994 表示装置及びソースドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024046994

(43)【公開日】2024-04-05

(54)【発明の名称】表示装置及びソースドライバ

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240329BHJP

   G09G 3/36 20060101ALI20240329BHJP

【ＦＩ】

G09G3/20 670M

G09G3/36

G09G3/20 611C

G09G3/20 623R

G09G3/20 623A

G09G3/20 623V

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022152399

(22)【出願日】2022-09-26

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】小澤 俊佑

【テーマコード（参考）】

5C006

5C080

【Ｆターム（参考）】

5C006AC21

5C006AF43

5C006AF52

5C006AF54

5C006AF65

5C006AF71

5C006BB11

5C006BC03

5C006BC11

5C006BC20

5C006BC23

5C006BC24

5C006BF24

5C006BF25

5C006BF26

5C006BF33

5C006BF34

5C006FA32

5C080BB05

5C080DD12

5C080DD14

5C080FF09

5C080JJ02

5C080JJ03

5C080JJ04

(57)【要約】

【課題】データ線の時分割駆動に用いるセレクト信号を出力するバッファ間での貫通電流の発生を抑える。
【解決手段】階調電圧信号を出力する複数のソースドライバと、出力された階調電圧信号を複数のデータ線に切替可能に供給するセレクタと、を含む。複数のソースドライバは、切替信号を出力する第１の出力バッファを有する第１のソースドライバ及び第２の出力バッファを有する第２のドライバを含む。第１の出力バッファは、切替信号の出力端を介して接続され且つ相補的にオンオフする第１及び第２トランジスタを有する。第２の出力バッファは、切替信号の出力端を介して接続され且つ相補的にオンオフする第３及び第４トランジスタを有する。第１及び第２の出力バッファの出力端は電気的に接続され、第１のドライバは、出力端間で貫通電流が発生する状態になったことを検出する異常検出回路を有する。
【選択図】図３Ａ

【特許請求の範囲】

【請求項1】

複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有するディスプレイと、
各々が映像データ信号に基づいて階調電圧信号を出力する複数のソースドライバと、
切替信号の供給を受け、前記複数のソースドライバの各々から出力された前記階調電圧信号を前記複数本のデータ線のうちの２以上のデータ線に前記切替信号に応じて切替可能に夫々供給するセレクタと、
を含み、
前記複数のソースドライバは、前記切替信号を出力する第１の出力バッファを有する第１のソースドライバ及び前記切替信号を出力する第２の出力バッファを有する第２のソースドライバを含み、
前記第１の出力バッファは、前記切替信号を出力する出力端である第１のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第１トランジスタ及び第２トランジスタを含み、
前記第２の出力バッファは、前記切替信号を出力する出力端である第２のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第３トランジスタ及び第４トランジスタを含み、
前記第１の出力バッファ及び前記第２の出力バッファは、各々の前記出力端同士が電気的に接続され、
前記第１のソースドライバは、前記第１の出力バッファの前記出力端と前記第２の出力バッファの前記出力端との間で貫通電流が発生する状態になったことを検出する異常検出回路を有することを特徴とする表示装置。

【請求項2】

前記異常検出回路は、前記第１のノードの電位及び前記第２のノードの電位に基づいて、前記貫通電流が発生する状態になったことを検出することを特徴とする請求項１に記載の表示装置。

【請求項3】

前記異常検出回路は、第１入力端が前記第１のノードに接続されるとともに第２入力端が前記第２のノードに接続され、出力端から前記第１のノードの電位と前記第２のノードの電位との排他的論理和を出力する排他的論理和回路を含むことを特徴とする請求項２に記載の表示装置。

【請求項4】

前記第１トランジスタは、第１端に電源電圧の印加を受け且つ第２端が前記第１のノードに接続された第１導電型のトランジスタであり、
前記第２トランジスタは、第１端が接地され且つ第２端が前記第１のノードに接続された第２導電型のトランジスタであり、
前記第３トランジスタは、第１端に電源電圧の印加を受け且つ第２端が前記第２のノードに接続された前記第１導電型のトランジスタであり、
前記第４トランジスタは、第１端が接地され且つ第２端が前記第２のノードに接続された前記第２導電型のトランジスタであることを特徴とする請求項２に記載の表示装置。

【請求項5】

前記異常検出回路は、前記第１の出力バッファ及び前記第２の出力バッファに向けてテスト信号を出力し、
前記第１の出力バッファは、前記テスト信号の受信に応じて第１のフィードバック信号を前記異常検出回路に向けて送信し、
前記第２の出力バッファは、前記テスト信号の受信に応じて第２のフィードバック信号を前記異常検出回路に向けて送信し、
前記異常検出回路は、前記第１のフィードバック信号を受信したタイミングと前記第２のフィードバック信号を受信したタイミングとの時間差に基づいて、前記貫通電流が発生する状態になったことを検出することを特徴とする請求項１に記載の表示装置。

【請求項6】

前記複数のソースドライバは、前記複数本のゲート線の延伸方向に沿って配列され、
前記第１のソースドライバ及び前記第２のソースドライバは、配列された前記複数のソースドライバのうちの両端部に位置するソースドライバであり、
前記第１の出力バッファ及び前記第２の出力バッファの各々の出力端は、前記ディスプレイを構成するパネル上で短絡されることにより、電気的に接続されていることを特徴とする請求項１乃至５のいずれか１に記載の表示装置。

【請求項7】

複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、映像データ信号に基づいて階調電圧信号を出力するソースドライバであって、
前記ソースドライバから出力された前記階調電圧信号を前記複数本のデータ線のうちの２以上のデータ線に切替信号に応じて切替可能に供給するセレクタに接続され、各々が前記階調電圧信号を出力する複数のドライバＩＣを含み、
前記複数のドライバＩＣは、前記切替信号を出力する第１の出力バッファを有する第１のドライバＩＣ及び前記切替信号を出力する第２の出力バッファを有する第２のドライバＩＣを含み、
前記第１の出力バッファは、前記切替信号を出力する出力端である第１のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第１トランジスタ及び第２トランジスタを含み、
前記第２の出力バッファは、前記切替信号を出力する出力端である第２のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第３トランジスタ及び第４トランジスタを含み、
前記第１の出力バッファ及び前記第２の出力バッファは、各々の前記出力端が電気的に接続され、
前記第１のドライバＩＣは、前記第１の出力バッファの出力端と前記第２の出力バッファの出力端との間で貫通電流が発生する状態になったことを検出する異常検出回路を有することを特徴とするソースドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置及びソースドライバに関する。

【背景技術】

【0002】

近年、表示装置における表示パネルの横長化に伴い、ソースドライバを複数のドライバＩＣによって構成する仕様が主流となっている。複数のドライバＩＣは、ゲート線の延伸方向に沿って配置され、例えば隣接するドライバＩＣ同士がカスケード接続されている。

【0003】

また、チップ面積の増大を抑えるため、ドライバＩＣに設けられた出力アンプがそれぞれ複数のデータ線を駆動できるように、データ線の時分割駆動を行う表示装置が提案されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８－１０７６５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

データ線の時分割駆動を行う表示装置では、ソースドライバと表示パネルとの間に設けられたマルチプレクスセレクタが、ソースドライバから供給されたセレクト信号に基づいて、駆動対象となるデータ線の切り替えを順次行う。ソースドライバが複数のドライバＩＣから構成されている場合、ゲート線の延伸方向に沿って配置された複数のドライバＩＣのうちの両端に位置するドライバＩＣ（以下、左端のドライバＩＣ及び右端のドライバＩＣと称する）が、セレクト信号をマルチプレクスセレクタにそれぞれ供給する。

【0006】

セレクト信号を出力するバッファは、例えば相補的に動作するように各々のドレイン同士が接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称する）及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳと称する）から構成されている。左端のドライバＩＣのバッファの出力及び右端のドライバＩＣのバッファの出力は、マルチプレクスセレクタを介して互いに接続され、パネル上でショートされている。

【0007】

左端のドライバＩＣ及び右端のドライバＩＣの各々のバッファは、互いに同じタイミングでＰＭＯＳ及びＮＭＯＳが相補的にオン及びオフとなるように動作することが好ましい。しかし、各ドライバＩＣに供給される映像信号の信号遅延等により、各々のバッファの動作タイミングに時間差が生じる場合がある。この時間差に起因して、左端のドライバＩＣのバッファの出力と右端のドライバＩＣのバッファの出力との間で、貫通電流が発生するおそれがある。

【0008】

例えば、左端のドライバＩＣのバッファを構成するＰＭＯＳがオンになるタイミングと右端のドライバＩＣのバッファを構成するＰＭＯＳがオンになるタイミングとに時間差が生じた場合、左端のドライバＩＣではＰＭＯＳがオンであるにもかかわらず、右端のドライバＩＣではＮＭＯＳがオンになる時間が発生し、バッファ間で貫通電流が発生する。同様に、右端のドライバＩＣではＰＭＯＳがオンであるにもかかわらず、左端のドライバＩＣではＮＭＯＳがオンになる時間が発生し、バッファ間で貫通電流が発生する。

【0009】

このように、両端のドライバＩＣのバッファの動作タイミングに時間差が生じることに起因して、バッファ間で貫通電流が発生するという問題があった。また、貫通電流の発生により、ＥＭＩ（Electro Magnetic Interference）ノイズが発生するおそれがあるという問題があった。

【0010】

本発明は上記問題点に鑑みてなされたものであり、複数のドライバＩＣからなるソースドライバからのセレクト信号に基づいてデータ線を時分割で駆動する表示装置において、セレクト信号を出力するバッファ間における貫通電流の発生を抑えることが可能な表示装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係る表示装置は、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有するディスプレイと、各々が映像データ信号に基づいて階調電圧信号を出力する複数のソースドライバと、切替信号の供給を受け、前記複数のソースドライバの各々から出力された前記階調電圧信号を前記複数本のデータ線のうちの２以上のデータ線に前記切替信号に応じて切替可能に夫々供給するセレクタと、を含み、前記複数のソースドライバは、前記切替信号を出力する第１の出力バッファを有する第１のソースドライバ及び前記切替信号を出力する第２の出力バッファを有する第２のソースドライバを含み、前記第１の出力バッファは、前記切替信号を出力する出力端である第１のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第１トランジスタ及び第２トランジスタを含み、前記第２の出力バッファは、前記切替信号を出力する出力端である第２のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第３トランジスタ及び第４トランジスタを含み、前記第１の出力バッファ及び前記第２の出力バッファは、各々の前記出力端同士が電気的に接続され、前記第１のソースドライバは、前記第１の出力バッファの前記出力端と前記第２の出力バッファの前記出力端との間で貫通電流が発生する状態になったことを検出する異常検出回路を有することを特徴とする。

【0012】

本発明に係るソースドライバは、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、映像データ信号に基づいて階調電圧信号を出力するソースドライバであって、前記ソースドライバから出力された前記階調電圧信号を前記複数本のデータ線のうちの２以上のデータ線に切替信号に応じて切替可能に供給するセレクタに接続され、各々が前記階調電圧信号を出力する複数のドライバＩＣを含み、前記複数のドライバＩＣは、前記切替信号を出力する第１の出力バッファを有する第１のドライバＩＣ及び前記切替信号を出力する第２の出力バッファを有する第２のドライバＩＣを含み、前記第１の出力バッファは、前記切替信号を出力する出力端である第１のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第１トランジスタ及び第２トランジスタを含み、前記第２の出力バッファは、前記切替信号を出力する出力端である第２のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第３トランジスタ及び第４トランジスタを含み、前記第１の出力バッファ及び前記第２の出力バッファは、各々の前記出力端が電気的に接続され、前記第１のドライバＩＣは、前記第１の出力バッファの出力端と前記第２の出力バッファの出力端との間で貫通電流が発生する状態になったことを検出する異常検出回路を有することを特徴とする。

【発明の効果】

【0013】

本発明に係る表示装置によれば、データ線の時分割駆動における切り替えを制御するためのセレクト信号を出力するバッファ間における貫通電流の発生を抑えることが可能となる。

【図面の簡単な説明】

【0014】

【図1】実施例１の表示装置の構成を示すブロック図である。

【図2A】両端のドライバＩＣにおけるバッファの構成を示す図である。

【図2B】バッファの印加電圧の変化及び貫通電流の発生を示すタイムチャートである。

【図3A】実施例１の異常電流検出回路の構成を示す回路図である。

【図3B】排他的論理和回路の真理値表を示す図である。

【図4】実施例２の異常電流検出回路を含むドライバＩＣの構成を示すブロック図である。

【図5】実施例２の異常検出における各信号の信号波形の例を示すタイムチャートである。

【図6】変形例の表示装置の構成を示すブロック図である。

【発明を実施するための形態】

【0015】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

【実施例0016】

図１は、本発明の実施例１に係る表示装置１００の構成を示すブロック図である。表示装置１００は、表示ディスプレイ１１、マスターＩＣ１２、スレーブＩＣ１３－１～１３－ｎ、マルチプレクスセレクタ１４、ＧＩＰ１５Ｌ及び１５Ｒを含む。

【0017】

表示ディスプレイ１１は、複数の画素部がマトリクス状に配置された半導体基板から構成されている。表示ディスプレイ１１は、水平走査ラインである複数本のゲート線Ｓ_１～Ｓ_ｍと、これに交差して直交するように配された複数本のデータ線Ｄ_１～Ｄ_ｎと、を有する。画素部の各々は、ゲート線Ｓ_１～Ｓ_ｍ及びデータ線Ｄ_１～Ｄ_ｎの交差部に設けられている。

【0018】

マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎは、ソースドライバを構成するドライバＩＣ群である。マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎは、ゲート線Ｓ_１～Ｓ_ｍの延伸方向に沿って配列されている。

【0019】

マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎの各々は、外部から供給された映像信号ＶＤに基づいて、画素部に印加するための階調電圧信号を生成する。マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎは、生成した階調電圧信号をデータ線Ｄ_１～Ｄ_ｎに出力する。映像信号ＶＤは、例えばＬＶＤＳ（Low Voltage Differential Signaling）によるデータ伝送によって供給される。

【0020】

マルチプレクスセレクタ１４は、表示ディスプレイ１１とマスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎとの間に設けられ、マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎの出力アンプから出力された階調電圧信号を、複数のデータ線（本実施例では、１つの出力アンプにつき３本のデータ線）に切替可能に供給するセレクタである。マルチプレクスセレクタ１４は、マスターＩＣ１２及びスレーブＩＣ１３－ｎから供給されたセレクト信号ＳＥＬに基づいて切り替えを行う。これにより、データ線Ｄ_１～Ｄ_ｎの時分割駆動が行われる。

【0021】

ＧＩＰ１５Ｌ及び１５Ｒは、ＧＩＰ（Gate In Panel）技術を用いてパネル上に搭載されたゲートドライバである。ＧＩＰ１５Ｌは、マスターＩＣ１２からゲート制御信号の供給を受け、ゲート制御信号に含まれるクロックタイミングに基づいて、ゲート線Ｓ_１～Ｓ_ｍにゲート信号を順次供給する。また、ＧＩＰ１５Ｒは、スレーブＩＣ１３－ｎからゲート制御信号の供給を受け、ゲート制御信号に含まれるクロックタイミングに基づいて、ゲート線Ｓ_１～Ｓ_ｍにゲート信号を順次供給する。

【0022】

ソースドライバを構成するマスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎの各々は、階調電圧信号を出力するための複数の出力アンプを有している。本実施例では、出力アンプ１つ毎に３本のデータ線が切替可能に接続されており、マルチプレクスセレクタ１４の切り替え動作に応じてデータ線の時分割駆動を行うことが可能に構成されている。

【0023】

ゲート線Ｓ_１～Ｓ_ｍの延伸方向に配列されたマスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎのうち、両端に位置するマスターＩＣ１２及びスレーブＩＣ１３－ｎは、マルチプレクスセレクタ１４の切り替えタイミングを制御するセレクト信号ＳＥＬを、マルチプレクスセレクタ１４に供給する。

【0024】

マスターＩＣ１２は、セレクト信号ＳＥＬを出力するためのバッファＢＵＦ１を有する。また、スレーブＩＣ１３－ｎは、セレクト信号ＳＥＬを出力するためのバッファＢＵＦｎを有する。本実施例では、マスターＩＣ１２に設けられたタイミングコントローラ（図１では図示を省略）により、バッファＢＵＦ１及びバッファＢＵＦｎからのセレクト信号ＳＥＬの出力タイミングの調整が行われる。

【0025】

また、マスターＩＣ１２は、異常電流検出回路２１を有する。異常電流検出回路２１は、マスターＩＣ１２のバッファＢＵＦ１とスレーブＩＣ１３－ｎのバッファＢＵＦｎとの間で貫通電流が発生する状態となったことを検出する検出回路である。異常電流検出回路２１による検出結果（判定結果）は、マスターＩＣ１２内のタイミングコントローラに供給される。

【0026】

図２Ａは、マスターＩＣ１２のバッファＢＵＦ１及びスレーブＩＣ１３－ｎのＢＵＦｎの構成を示す図である。

【0027】

バッファＢＵＦ１は、トランジスタＰＭ１及びＮＭ１から構成されている。また、バッファＢＵＦｎは、トランジスタＰＭ２及びＮＭ２から構成されている。本実施例では、各トランジスタは同じサイズ（ゲート幅、ゲート長）を有する。

【0028】

トランジスタＰＭ１は、第１導電型であるＰチャネル型のＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタ）である。トランジスタＰＭ１のソースは、電源電圧ＶＤＤの供給ラインに接続されている。

【0029】

トランジスタＮＭ１は、第２導電型であるＮチャネル型のＭＯＳトランジスタ（すなわち、ＮＭＯＳトランジスタ）である。トランジスタＮＭ１のソースは、接地されている。トランジスタＰＭ１及びＮＭ１の各々のドレインは、ノードｎ１を介して互いに接続されている。ノードｎ１は、バッファＢＵＦ１の信号出力端である。すなわち、ノードｎ１からセレクト信号ＳＥＬが出力され、マルチプレクスセレクタ１４に供給される。

【0030】

トランジスタＰＭ１及びＮＭ１の各々のゲートには、共通の入力電圧ＶＧ１が印加される。入力電圧ＶＧ１の信号レベルに応じて、トランジスタＰＭ１及びＮＭ１は相補的にＯＮ及びＯＦＦとなる。具体的には、ＶＧ１がＬレベル（論理レベル０）のとき、トランジスタＰＭ１はＯＮ、トランジスタＮＭ１はＯＦＦとなる。また、ＶＧ１がＨレベル（論理レベル１）のとき、トランジスタＰＭ１はＯＦＦ、トランジスタＮＭ１はＯＮとなる。

【0031】

トランジスタＰＭ２は、第１導電型であるＰチャネル型のＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタ）である。トランジスタＰＭ２のソースは、電源電圧ＶＤＤの供給ラインに接続されている。

【0032】

トランジスタＮＭ２は、第２導電型であるＮチャネル型のＭＯＳトランジスタ（すなわち、ＮＭＯＳトランジスタ）である。トランジスタＮＭ２のソースは、接地されている。トランジスタＰＭ２及びＮＭ２の各々のドレインは、ノードｎ２を介して互いに接続されている。ノードｎ２は、バッファＢＵＦｎの信号出力端である。すなわち、ノードｎ２からセレクト信号ＳＥＬが出力され、マルチプレクスセレクタ１４に供給される。

【0033】

トランジスタＰＭ２及びＮＭ２の各々のゲートには、共通の入力電圧ＶＧ２が印加される。入力電圧ＶＧ２の信号レベルに応じて、トランジスタＰＭ２及びＮＭ２は相補的にＯＮ及びＯＦＦとなる。具体的には、ＶＧ２がＬレベル（論理レベル０）のとき、トランジスタＰＭ２はＯＮ、トランジスタＮＭ２はＯＦＦとなる。また、ＶＧ２がＨレベル（論理レベル１）のとき、トランジスタＰＭ２はＯＦＦ、トランジスタＮＭ２はＯＮとなる。

【0034】

バッファＢＵＦ１の信号出力端であるノードｎ１及びバッファＢＵＦｎの信号出力端であるノードｎ２は、表示ディスプレイ１１を構成するパネル上で、例えばマルチプレクスセレクタ１４の配線を介してショートされている。図２Ａでは、ノードｎ１とノードｎ２とがショートされた接続部分を、模式的に接続ラインＬ１として示している。また、図２Ａの接続ラインＬ１の抵抗及び容量は、マルチプレクスセレクタ１４内の配線の寄生成分及び切替スイッチ（トランジスタ）の寄生容量を等価回路で表したものである。

【0035】

バッファＢＵＦ１及びバッファＢＵＦｎは、各々のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが同じタイミングでオン及びオフとなるように動作することが好ましい。しかし、入力電圧ＶＧ１及びＶＧ２の電圧変化のタイミングにずれが生じると、バッファＢＵＦ１及びＢＵＦｎの動作のタイミングにずれが生じ、接続ラインＬ１において貫通電流が発生するおそれがある。

【0036】

図２Ｂは、バッファＢＵＦ１及びＢＵＦｎの動作のタイミングにずれが生じる場合の入力電圧及び電流の時間変化を示すタイムチャートである。

【0037】

期間Ｔ１では、入力電圧ＶＧ１と入力電圧ＶＧ２の電圧変化のタイミングにずれが生じておらず、互いに同じタイミングでＨレベル及びＬレベルに変化する。このため、バッファＢＵＦ１のトランジスタＰＭ１とバッファＢＵＦｎのトランジスタＰＭ２、バッファＢＵＦ１のトランジスタＮＭ１とバッファＢＵＦｎのトランジスタＮＭ２は、それぞれ同じタイミングでＯＮ及びＯＦＦとなる。

【0038】

したがって、期間Ｔ１では、トランジスタＰＭ１及びＰＭ２がＯＦＦのタイミングでトランジスタＮＭ１及びＮＭ２がＯＮとなり、トランジスタＮＭ１のドレインソース間に電流Ｉｎ１、トランジスタＮＭ２のドレインソース間に電流Ｉｎ２がそれぞれ流れる。また、トランジスタＰＭ１及びＰＭ２がＯＮのタイミングでトランジスタＮＭ１及びＮＭ２がＯＦＦとなり、トランジスタＰＭ１のソースドレイン間に電流Ｉｐ１、トランジスタＰＭ２のソースドレイン間に電流Ｉｐ２がそれぞれ流れる。なお、上記の通り各トランジスタは同じサイズを有するため、電流Ｉｎ１と電流Ｉｎ２、電流Ｉｐ１と電流Ｉｐ２はそれぞれ同じ信号波形となる。

【0039】

期間Ｔ２は、入力電圧ＶＧ１及び入力電圧ＶＧ２の電圧変化のタイミングに時間差が生じている期間である。期間Ｔ２の開始直後に、入力電圧ＶＧ１がＨレベルで且つ入力電圧ＶＧ２はＬレベルとなる期間ｄ１が生じている。期間ｄ１では、入力電圧ＶＧ１がＨレベルであるため、バッファＢＵＦ１のトランジスタＰＭ１はＯＦＦ、トランジスタＮＭ１はＯＮの状態となる。一方、入力電圧ＶＧ２はＬレベルであるため、バッファＢＵＦｎのトランジスタＰＭ２はＯＮ、トランジスタＮＭ２はＯＦＦの状態となる。したがって、電流がトランジスタＰＭ２から接続ラインＬ１を介してトランジスタＮＭ１に向かって流れる、所謂貫通電流が発生する。

【0040】

また、期間ｄ２では、入力電圧ＶＧ１がＬレベルで且つ入力電圧ＶＧ２がＨレベルとなる。入力電圧ＶＧ１がＬレベルであるため、バッファＢＵＦ１のトランジスタＰＭ１はＯＮ、トランジスタＮＭ１はＯＦＦの状態となる。一方、入力電圧ＶＧ２はＨレベルであるため、バッファＢＵＦｎのトランジスタＰＭ２はＯＦＦ、トランジスタＮＭ２はＯＮの状態となる。したがって、電流がトランジスタＰＭ１から接続ラインＬ１を介してトランジスタＮＭ２に向かって流れる、所謂貫通電流が発生する。

【0041】

図１に示す異常電流検出回路２１は、このような貫通電流の発生を検出する回路である。本実施例では、異常電流検出回路２１は、バッファＢＵＦ１内のノードｎ１の電位及びバッファＢＵＦｎ内のノードｎ２の電位に基づいて、異常電流の発生を検出する。

【0042】

図３Ａは、異常電流検出回路２１の構成を示す回路図である。異常電流検出回路２１は、排他的論理和回路ＸＯＲから構成されている。

【0043】

排他的論理和回路ＸＯＲの第１の入力端は、バッファＢＵＦ１のトランジスタＰＭ１及びＮＭ１の各々のドレインを接続するノードであるノードｎ１に接続されている。排他的論理和回路ＸＯＲの第１の入力端には、ノードｎ１の電位を“Ｈ”又は“Ｌ”の２値の電圧レベルで示す第１の入力電圧Ｏ１が入力される。

【0044】

排他的論理和回路ＸＯＲの第２の入力端は、バッファＢＵＦｎのトランジスタＰＭ２及びＮＭ２の各々のドレインを接続するノードであるノードｎ２に接続されている。排他的論理和回路ＸＯＲの第２の入力端には、ノードｎ２の電位を“Ｈ”又は“Ｌ”の２値の電圧レベルで示す第２の入力電圧Ｏ２が入力される。

【0045】

排他的論理和回路ＸＯＲは、第１の入力電圧Ｏ１及び第２の入力電圧Ｏ２の排他的論理和を判定結果ＪＤとして出力する。

【0046】

上記の通り、バッファＢＵＦ１及びＢＵＦｎは同じタイミングで動作することが好ましく、バッファＢＵＦ１及びＢＵＦｎの出力端の電圧レベルがＨレベル又はＬレベルに揃っている状態が「正常」な状態となる。一方、バッファＢＵＦ１及びＢＵＦｎの動作タイミングに時間差が生じた場合、バッファ間の接続ラインに異常電流（貫通電流）が流れる「異常」な状態となる。排他的論理和回路ＸＯＲは、バッファ間が「正常」であることを示すＬレベルの信号又は「異常」であることを示すＨレベルの判定結果ＪＤを出力する。

【0047】

図３Ｂは、排他的論理和回路ＸＯＲの真理値表を示す図である。第１の入力電圧Ｏ１がＨレベル、第２の入力電圧Ｏ２がＬレベルである場合、排他的論理和回路ＸＯＲの出力である判定結果ＪＤはＨレベル、すなわち「異常」を示す判定結果となる。また、第１の入力電圧Ｏ１がＬレベル、第２の入力電圧Ｏ２がＨレベルである場合、排他的論理和回路ＸＯＲの出力である判定結果ＪＤはＨレベル、すなわち「異常」を示す判定結果となる。

【0048】

一方、第１の入力電圧Ｏ１及び第２の入力電圧Ｏ２がともにＬレベルである場合、排他的論理和回路ＸＯＲの出力である判定結果ＪＤはＬレベル、すなわち「正常」を示す判定結果となる。また、第１の入力電圧Ｏ１及び第２の入力電圧Ｏ２がともにＨレベルである場合、排他的論理和回路ＸＯＲの出力である判定結果ＪＤはＬレベル、すなわち「正常」を示す判定結果となる。

【0049】

判定結果ＪＤは、マスターＩＣ１２に設けられた図示せぬタイミングコントローラに供給される。マスターＩＣ１２内のタイミングコントローラは、判定結果ＪＤに基づいて、バッファＢＵＦ１に印加される入力電圧ＶＧ１の電圧変化のタイミングと、スレーブＩＣ１３－ｎのバッファＢＵＦｎに印加される入力電圧ＶＧ２の電圧変化のタイミングに時間差が生じないように、入力電圧ＶＧ１及びＶＧ２の出力のタイミング調整を行う。これにより、貫通電流の発生が防止される。

【0050】

以上のように、本実施例の表示装置１００では、マスターＩＣ１２に異常電流検出回路２１が設けられ、バッファＢＵＦ１とＢＵＦｎとの間に貫通電流が発生する状態になっているか否かを検出する。異常電流検出回路２１は、排他的論理和回路ＸＯＲから構成され、バッファＢＵＦ１を構成するトランジスタＰＭ１及びＮＭ１の接続ノードの電位とバッファＢＵＦｎを構成するトランジスタＰＭ２及びＮＭ２の接続ノードの電位とに基づいて検出を行う。

【0051】

本実施例の表示装置１００によれば、データ線を時分割で駆動する表示装置において、時分割駆動のためのセレクト信号ＳＥＬを出力するバッファ間における貫通電流の発生を抑えることが可能となる。また、貫通電流の発生を抑えることにより、ＥＭＩノイズを低減することが可能となる。

【実施例0052】

次に、本発明の実施例２について説明する。本実施例の表示装置は、異常電流（貫通電流）が流れる状態を検出するための構成において実施例１の表示装置と異なる。

【0053】

図４は、本実施例のマスターＩＣ１２及びスレーブＩＣ１３－ｎの構成の一部を簡略化して示すブロック図である。

【0054】

マスターＩＣ１２は、バッファＢＵＦ１Ａ及び異常検出調整回路３１を有する。スレーブＩＣ１３－ｎは、バッファＢＵＦｎＡを有する。

【0055】

バッファＢＵＦ１Ａは、実施例１のバッファＢＵＦ１と同様の構成を有し、入力電圧ＶＧ１の印加を受けてセレクト信号ＳＥＬを出力する出力バッファである。同様に、バッファＢＵＦｎＡは、実施例１のバッファＢＵＦｎと同様の構成を有し、入力電圧ＶＧ２の印加を受けてセレクト信号ＳＥＬを出力する出力バッファである。

【0056】

異常検出調整回路３１は、タイミングコントローラ３２及びタイミング検出回路３３から構成されている。

【0057】

タイミングコントローラ３２は、接続ラインＬＡ１によってバッファＢＵＦ１Ａに接続されている。タイミングコントローラ３２は、接続ラインＬＡ１を介して入力電圧ＶＧ１をバッファＢＵＦ１Ａに供給する。

【0058】

また、タイミングコントローラ３２は、接続ラインＬＢ１によってスレーブＩＣ１３－ｎのバッファＢＵＦｎＡに接続されている。タイミングコントローラ３２は、接続ラインＬＢ１を介して入力電圧ＶＧ２をバッファＢＵＦｎＡに供給する。

【0059】

なお、接続ラインＬＢ１は接続ラインＬＡ１よりも長いため、入力電圧ＶＧ２が出力されてからバッファＢＵＦｎＡに到達するまでの時間は、入力電圧ＶＧ１が出力されてからバッファＢＵＦ１Ａに供給されるまでの時間よりも長い。このため、タイミングコントローラ３２は、バッファＢＵＦ１Ａに印加される入力電圧ＶＧ１の電圧変化のタイミングとバッファＢＵＦｎＡに印加される入力電圧ＶＧ２の電圧変化のタイミングとを一致させるべく、入力電圧ＶＧ１及びＶＧ２の出力のタイミングを調整する。

【0060】

また、タイミングコントローラ３２は、入力電圧ＶＧ１及びＶＧ２の出力のタイミングを調整するためのテストパルスＴＰ１及びＴＰ２を出力し、これに応じてタイミング検出回路３３から供給された受信タイミング信号ＲＴを受信して、入力電圧ＶＧ１及びＶＧ２の出力のタイミングの調整を行う。

【0061】

タイミングコントローラ３２は、所定のパルス幅を有する１パルスの信号であるテストパルスＴＰ１を、接続ラインＬＡ１を介してバッファＢＵＦ１Ａに供給する。同様に、タイミングコントローラ３２は、テストパルスＴＰ１と同様の波形を有するテストパルスＴＰ２を、接続ラインＬＢ１を介してバッファＢＵＦｎＡに供給する。

【0062】

本実施例のバッファＢＵＦ１Ａは、タイミングコントローラ３２からのテストパルスＴＰ１の受信に応じて、フィードバック信号ＦＢ１をタイミング検出回路３３に供給する機能を有する。バッファＢＵＦ１Ａは、接続ラインＬＡ２によってタイミング検出回路３３と接続されており、接続ラインＬＡ２を介してフィードバック信号ＦＢ１をタイミング検出回路３３に供給する。

【0063】

また、本実施例のバッファＢＵＦｎＡは、タイミングコントローラ３２からのテストパルスＴＰ２の受信に応じて、フィードバック信号ＦＢ２をタイミング検出回路３３に供給する機能を有する。バッファＢＵＦｎＡは、接続ラインＬＢ２によってタイミング検出回路３３と接続されており、接続ラインＬＢ２を介してフィードバック信号ＦＢ２をタイミング検出回路３３に供給する。

【0064】

フィードバック信号ＦＢ１及びＦＢ２は、所定のパルス幅を有する１パルスの信号であり、テストパルスＴＰ１及びＴＰ２と同様の波形を有する。

【0065】

なお、図４では、動作説明のために接続ラインＬＡ１及び接続ラインＬＡ２が異なる長さに記載されているが、これらは実際には同じ長さを有する。したがって、仮に信号遅延がないと仮定した場合、テストパルスＴＰ１がタイミングコントローラ３２から出力されてバッファＢＵＦ１Ａに到達するまでの時間と、フィードバック信号ＦＢ１がバッファＢＵＦ１Ａから出力されてタイミング検出回路３３に到達するまでの時間とが一致するように、接続ラインＬＡ１及びＬＡ２の長さが設計されている。

【0066】

同様に、接続ラインＬＢ１及びＬＢ２も同じ長さを有し、テストパルスＴＰ２がタイミングコントローラ３２から出力されてバッファＢＵＦｎＡに到達するまでの時間と、フィードバック信号ＦＢ２がバッファＢＵＦｎＡから出力されてタイミング検出回路３３に到達するまでの時間とが一致するように設計されている。

【0067】

タイミング検出回路３３は、フィードバック信号ＦＢ１及びフィードバック信号ＦＢ２を受信し、それぞれの受信タイミングを示す１パルスの信号を受信タイミング信号ＲＴとして出力する。受信タイミング信号ＲＴは、タイミングコントローラ３２に供給される。

【0068】

タイミングコントローラ３２は、図示せぬパルスカウンタを有しており、受信タイミング信号ＲＴを受信したタイミングの時間差を当該パルスカウンタで計測する。タイミングコントローラ３２は、パルスカウンタによる計測結果に基づいて、入力電圧ＶＧ１及びＶＧ２の出力のタイミングを調整する。

【0069】

図５は、本実施例の異常検出動作における各信号の信号波形の例を示すタイムチャートである。

【0070】

タイミングコントローラ３２は、まず接続ライン（ＬＢ１）の距離が長いバッファＢＵＦｎＡに向けて、テストパルスＴＰ２を出力する。タイミングコントローラ３２は、テストパルスＴＰ２の出力からｔ１秒後に、接続ライン（ＬＡ１）の距離が短いバッファＢＵＦ１Ａに向けて、テストパルスＴＰ１を出力する。

【0071】

なお、テストパルスＴＰ１及びＴＰ２の出力タイミングの時間差である“ｔ１”は、接続ラインＬＡ１及び接続ラインＬＢ１の長さの差異に鑑みて設定されている。具体的には、接続ラインの長さ以外の要因による信号遅延がないと仮定した場合に、テストパルスＴＰ１がバッファＢＵＦ１Ａに到達する時間とテストパルスＴＰ２がバッファＢＵＦｎＡに到達する時間とが一致するように、時間差“ｔ１”が設定されている。

【0072】

タイミング検出回路３３は、フィードバック信号ＦＢ１及びＦＢ２を順次受信する。上記の通り、接続ラインの長さ以外の要因による信号遅延がないと仮定した場合、テストパルスＴＰ２は、テストパルスＴＰ１がバッファＢＵＦ１Ａに到達するのと同時に、バッファＢＵＦｎに到達することになる。したがって、テストパルスと同じ長さの接続ラインを戻ってくるフィードバック信号ＦＢ１とフィードバック信号ＦＢ２の受信タイミングには、時間差“ｔ１”が生じる。すなわち、接続ラインの長さ以外の要因による信号遅延がないと仮定した場合、タイミング検出回路３３は、フィードバック信号ＦＢ１を受信してからｔ１秒後にフィードバック信号ＦＢ２を受信することになる。

【0073】

タイミング検出回路３３は、フィードバック信号ＦＢ１及びＦＢ２をそれぞれ受信したタイミングで受信タイミング信号ＲＴを出力する。図５に示す例では、タイミング検出回路３３は、フィードバック信号ＦＢ１を受信してから（ｔ１＋Δｔ）秒後にフィードバック信号ＦＢ２を受信している。したがって、タイミング検出回路３３は、受信タイミング信号ＲＴを出力した後、（ｔ１＋Δｔ）秒後に再び受信タイミング信号ＲＴを出力する。

【0074】

タイミングコントローラ３２は、受信タイミング信号ＲＴを受信してからｔ１秒後にパルスカウンタを用いたパルスカウントを開始し、時間差Δｔを計測する。計測された時間差Δｔは、タイミングコントローラ３２が入力電圧ＶＧ１及びＶＧ２を出力した際の、バッファＢＵＦ１Ａ及びＢＵＦｎＡにおける受信タイミングの時間差に相当する時間差となる。したがって、タイミングコントローラ３２は、計測した時間差Δｔに基づいて、入力電圧ＶＧ１及びＶＧ２の出力のタイミングを調整する。

【0075】

すなわち、タイミング検出回路３３によるフィードバック信号ＦＢ１及びＦＢ２の受信に（ｔ１＋Δｔ）の時間差が生じている場合、入力電圧ＶＧ１及びＶＧ２がそれぞれバッファＢＵＦ１Ａ及びＢＵＦｎＡに到達する時間にΔｔの時間差が生じることになる。したがって、タイミングコントローラ３２は、時間差Δｔが小さくなるように出力タイミングの調整を行うことにより、入力電圧ＶＧ１がバッファＢＵＦ１Ａに到達するタイミングと入力電圧ＶＧ２がバッファＢＵＦｎＡに到達するタイミングとの時間差を小さくすることができる。

【0076】

以上のように、本実施例の表示装置では、異常検出調整回路３１（タイミングコントローラ３２、タイミング検出回路３３）がバッファＢＵＦ１Ａ及びＢＵＦｎＡに向けてテストパルス（ＴＰ１、ＴＰ２）を出力し、バッファＢＵＦ１Ａ及びＢＵＦｎＡからのフィードバック信号ＦＢ１及びＦＢ１を受信したタイミングの時間差に基づいて、入力電圧ＶＧ１及びＶＧ２の出力のタイミングを調整する。

【0077】

本実施例の表示装置によれば、各バッファに供給される入力電圧のタイミングを揃えることにより、バッファ間における貫通電流の発生を抑えることが可能となる。また、貫通電流の発生を抑えることにより、ＥＭＩノイズを低減することが可能となる。

【0078】

なお、本発明は上記実施形態に限定されない。例えば、上記実施例１では、異常電流検出回路２１が排他的論理和回路ＸＯＲから構成されている場合を例として説明した。しかし、異常電流検出回路の構成はこれに限られず、ノードｎ１の電位とノードｎ２の電位とに基づいて、貫通電流が発生する状態であるか否かを判定可能な回路構成であればよい。

【0079】

また、上記実施例２では、接続ラインＬＡ１とＬＡ２とが同じ長さを有し、接続ラインＬＢ１とＬＢ２とが同じ長さを有する場合を例として説明した。しかし、接続ラインの長さの関係はこれに限られず、接続ラインの長さの差に起因したフィードバック信号ＦＢ１及びＦＢ２の受信のタイミング差が、入力電圧ＶＧ１及びＶＧ２の出力のタイミング差（上記実施例では、ｔ１）に応じた既知のタイミング差となるように、接続ラインＬＡ１とＬＡ２、ＬＢ１とＬＢ２がそれぞれ所定の関係を有する長さに設計されていればよい。

【0080】

上記実施例１及び実施例２では、ゲート線Ｓ_１～Ｓ_ｍの延伸方向に沿って配列された複数のドライバＩＣのうち、両端のドライバＩＣであるマスターＩＣ１２及びスレーブＩＣ１３－ｎにおける出力バッファの動作タイミングを調整し、貫通電流の発生を防止する場合を例として説明した。しかし、タイミング調整の対象となるドライバＩＣは両端のドライバＩＣに限られない。マルチプレクスセレクタ１４を時分割駆動するためのセレクト信号ＳＥＬは、マスターＩＣ１２とスレーブＩＣ１３－ｎとの間に位置する他のドライバＩＣ、例えばｋ番目のスレーブＩＣ１３－ｋ（ｋは、１以上ｎ未満の整数）からも出力するように構成することが可能である。かかる構成では、マスターＩＣ１２内のバッファに供給する入力電圧ＶＧ１及びスレーブＩＣ１３－ｋ内のバッファに供給される入力電圧の出力のタイミングを調整することにより、バッファ間における貫通電流の発生を防止することが可能となる。

【0081】

また、上記実施例では、セレクト信号ＳＥＬを出力するバッファ間における貫通電流の発生を防止するために各バッファの動作タイミングを制御する場合を例として説明した。しかし、セレクト信号ＳＥＬを出力するバッファの動作タイミングの調整を用いて、他の信号を出力するバッファの動作タイミングの調整を行ってもよい。

【0082】

図６は、係る変形例の表示装置２００の構成を示すブロック図である。表示装置２００は、表示ディスプレイ１１、マスターＩＣ１２Ｂ、スレーブＩＣ１３－１Ｂ～１３－ｎＢ、マルチプレクスセレクタ１４、ＧＩＰ１５Ｌ及び１５Ｒを含む。

【0083】

マスターＩＣ１２Ｂは、ゲート制御信号ＧＣＳを出力するためのバッファＢＵＦ１－２を有する。バッファＢＵＦ１－２から出力されたゲート制御信号ＧＣＳは、ＧＩＰ１５Ｌに供給される。バッファＢＵＦ１－２は、バッファＢＵＦ１の動作と連動したタイミングで動作し、ゲート制御信号ＧＣＳの出力を行う。

【0084】

スレーブＩＣ１３－ｎＢは、ゲート制御信号ＧＣＳを出力するためのバッファＢＵＦｎ－２を有する。バッファＢＵＦｎ－２から出力されたゲート制御信号ＧＣＳは、ＧＩＰ１５Ｒに供給される。バッファＢＵＦｎ－２は、バッファＢＵＦｎの動作と連動したタイミングで動作し、ゲート制御信号ＧＣＳの出力を行う。

【0085】

マスターＩＣ１２に設けられたタイミングコントローラ（図６では図示を省略）は、実施例１及び実施例２と同様にバッファＢＵＦ１－ＢＵＦｎ間の貫通電流の発生を防止するため、バッファＢＵＦ１及びＢＵＦｎに供給する入力電圧（ＶＧ１、ＶＧ２）の出力のタイミングを調整することにより、バッファＢＵＦ１及びＢＵＦｎの動作タイミングの制御を行う。

【0086】

また、タイミングコントローラは、バッファＢＵＦ１及びＢＵＦｎの動作タイミングの制御と連動して、バッファＢＵＦ１－２及びバッファＢＵＦｎ－２の動作タイミングの制御を行う。これにより、バッファＢＵＦ１－２から出力されたゲート制御信号ＧＣＳがＧＩＰ１５Ｌに供給されるタイミングと、バッファＢＵＦｎ－２から出力されたゲート制御信号ＧＣＳがＧＩＰ１５Ｒに供給されるタイミングとを揃えることができる。

【0087】

また、上記実施例ではデータ線の時分割駆動を行う表示装置を例として説明したが、時分割駆動でない表示装置に適用しても良い。その場合、例えば、図１においてマルチプレクスセレクタ１４を構成しないで、代わりにバッファＢＵＦ１及びＢＵＦｎの信号出力端を配線を介して互いに接続した構成でも良い。