特開 2024-47001 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024047001

(43)【公開日】2024-04-05

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240329BHJP

   H01L 21/8234 20060101ALI20240329BHJP

   H01L 27/088 20060101ALI20240329BHJP

   H01L 21/28 20060101ALI20240329BHJP

   H01L 31/10 20060101ALI20240329BHJP

【ＦＩ】

H01L27/146 A

H01L27/06 102A

H01L27/088 331A

H01L21/28 301A

H01L31/10 A

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022152406

(22)【出願日】2022-09-26

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】関口 勇士

【テーマコード（参考）】

4M104

4M118

5F048

5F149

5F849

【Ｆターム（参考）】

4M104AA01

4M104BB01

4M104BB20

4M104BB21

4M104BB25

4M104BB26

4M104BB40

4M104CC01

4M104DD07

4M104DD08

4M104DD26

4M104DD37

4M104DD43

4M104DD75

4M104DD80

4M104DD84

4M104FF03

4M104FF27

4M104GG05

4M118AA10

4M118AB01

4M118BA14

4M118CA03

4M118CA05

4M118CA06

4M118CA18

4M118EA14

4M118FA27

4M118FA28

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5F048AC10

5F048BA01

5F048BA06

5F048BA07

5F048BB06

5F048BB07

5F048BC06

5F048BE03

5F048BF04

5F048BF05

5F048BF06

5F048BG03

5F048BG13

5F149AA02

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5F149AB03

5F149CB05

5F149CB08

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5F149DA44

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5F149XB15

5F149XB24

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5F849AA02

5F849AB02

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5F849EA13

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5F849LA03

5F849XB15

5F849XB24

5F849XB36

(57)【要約】

【課題】新規なレイアウトを有するフォトダイオードを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１Ａは、第１主面３を有するチップ２と、少なくとも第１主面３の表層部に形成されたｐ型の第１半導体領域６と、第１半導体領域６内に位置するように第１主面３に形成されたトレンチ５５、および、トレンチ５５内においてチップ２に機械的および電気的に接続されたｎ型のポリシリコン５６を含むトレンチ構造５４と、トレンチ構造５４の壁面に沿うように第１半導体領域６内に形成され、第１半導体領域６とフォトダイオードとしてのｐｎ接合部を形成するｎ型の第２半導体領域５９と、を含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

主面を有するチップと、
少なくとも前記主面の表層部に形成された第１導電型の第１半導体領域と、
前記第１半導体領域内に位置するように前記主面に形成されたトレンチ、および、前記トレンチ内において前記チップに機械的および電気的に接続された第２導電型のポリシリコンを含むトレンチ構造と、
前記トレンチ構造の壁面に沿うように前記第１半導体領域内に形成され、前記第１半導体領域とフォトダイオードとしてのｐｎ接合部を形成する第２導電型の第２半導体領域と、を含む、半導体装置。

【請求項2】

前記第２半導体領域は、前記ポリシリコンの第２導電型不純物と同一種類の第２導電型不純物を含む、請求項１に記載の半導体装置。

【請求項3】

前記第２半導体領域は、前記ポリシリコンよりも低い不純物濃度を有している、請求項１に記載の半導体装置。

【請求項4】

前記第２半導体領域は、前記ポリシリコンを起点に漸減する濃度勾配を有している、請求項１に記載の半導体装置。

【請求項5】

前記トレンチ構造は、前記ポリシリコン内において前記ポリシリコンよりも高い不純物濃度を有する第２導電型の不純物領域を含む、請求項１～４のいずれか一項に記載の半導体装置。

【請求項6】

前記不純物領域は、前記トレンチの底壁から間隔を空けて前記ポリシリコンの表層部に形成されている、請求項５に記載の半導体装置。

【請求項7】

前記不純物領域は、前記トレンチの深さ範囲の中間部から前記トレンチの開口側に間隔を空けて形成されている、請求項６に記載の半導体装置。

【請求項8】

前記不純物領域は、前記トレンチ内において前記ポリシリコンの内方部から周縁部に向けて漸減する濃度勾配を形成している、請求項５に記載の半導体装置。

【請求項9】

前記不純物領域は、前記ポリシリコンの第２導電型不純物とは異なる種類の第２導電型不純物を含む、請求項５に記載の半導体装置。

【請求項10】

前記主面を被覆する絶縁膜と、
前記絶縁膜内で前記ポリシリコンに電気的に接続されたビア電極と、をさらに含む、請求項１～４のいずれか一項に記載の半導体装置。

【請求項11】

前記ビア電極は、前記第２半導体領域から間隔を空けて前記ポリシリコンに機械的および電気的に接続されている、請求項１０に記載の半導体装置。

【請求項12】

前記ビア電極は、前記第２半導体領域に対する機械的接続部を有さない、請求項１０に記載の半導体装置。

【請求項13】

前記トレンチ構造は、前記ポリシリコン内において前記ポリシリコンよりも高い不純物濃度を有する第２導電型の不純物領域を含む、請求項１０に記載の半導体装置。

【請求項14】

前記不純物領域は、前記ポリシリコンの表層部に形成され、
前記ビア電極は、前記不純物領域とオーミック接触を形成している、請求項１３に記載の半導体装置。

【請求項15】

前記絶縁膜の上で前記ビア電極に電気的に接続された配線をさらに含む、請求項１０に記載の半導体装置。

【請求項16】

前記トレンチ構造から間隔を空けて前記第１半導体領域の表層部に形成された第２導電型のコンタクト領域をさらに含む、請求項１～４のいずれか一項に記載の半導体装置。

【請求項17】

前記主面に設けられた受光領域と、
前記受光領域を他の領域から電気的に分離する領域分離構造と、をさらに含み、
前記トレンチ構造が前記受光領域に形成され、
前記第２半導体領域が前記受光領域において前記トレンチ構造の壁面に沿うように形成されている、請求項１～４のいずれか一項に記載の半導体装置。

【請求項18】

前記主面に設けられた複数の受光領域をさらに含み、
前記トレンチ構造が各前記受光領域に形成され、
前記第２半導体領域が各前記受光領域において前記トレンチ構造の壁面に沿うように形成されている、請求項１～４のいずれか一項に記載の半導体装置。

【請求項19】

主面を有し、少なくとも前記主面の表層部において第１導電型の第１半導体領域を有するウエハを用意する工程と、
前記第１半導体領域内に位置するように前記主面にトレンチを形成する工程と、
前記ウエハに機械的および電気的に接続されるように前記トレンチ内に第２導電型のポリシリコンを埋設する工程と、
前記ポリシリコンを個相拡散源として前記第１半導体領域内に第２導電型不純物を拡散させ、前記第１半導体領域とフォトダイオードとしてのｐｎ接合部を形成する第２導電型の第２半導体領域を形成する工程と、を含む、半導体装置の製造方法。

【請求項20】

前記第２半導体領域の形成工程後、前記ポリシリコンは前記第２半導体領域に対する極性電極として残存される、請求項１９に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

特許文献１は、撮像素子や太陽電池に供される半導体装置に関して、光電変換効率とｐｎ接合部の深さに関する技術を開示している。特許文献１の図１は、ｐ型の半導体基板、および、半導体基板の表層部においてｐｎ接合部を形成するｎ型のドーピング層を備えた半導体装置を開示している。

【0003】

この半導体装置の場合、半導体基板内の比較的浅い領域にｐｎ接合部が形成されるため、当該ｐｎ接合部よりも深い領域で電子を励起させる波長帯の入射光を適切に検知できない。特許文献１の図２および図３は、このような問題を解決する構成を開示している。

【0004】

特許文献１の図２は、ｐ型の半導体基板、半導体基板の表面に形成されたトレンチ、および、トレンチに埋設されたｎ型のシリコン層を備えた半導体装置を開示している。この半導体装置の構成は、同出願人に係る特許文献２の図２に具体的に開示されている。特許文献２の図２では、ｎ型のシリコン層がトレンチの壁面に沿って膜状に形成され、トレンチ内においてリセス空間を区画している。ｎ型のシリコン層は、トレンチ内においてｐ型の半導体基板に直接接続され、当該半導体基板とｐｎ接合部を形成している。

【0005】

特許文献１の図３は、ｐ型の半導体基板、半導体基板の表面に形成されたトレンチ、および、半導体基板内において半導体基板の表面およびトレンチの壁面に沿って形成されたｎ型のドーピング層を備えた半導体装置を開示している。ｎ型のドーピング層は、ｐ型の半導体基板とｐｎ接合部を形成している。この半導体装置は、トレンチ内に埋設物を有さない。トレンチは、ｎ型のドーピング層を外部に露出させる空洞からなる。

【0006】

この半導体装置の製造方法は、ｐ型の半導体基板の表面にトレンチを形成する工程、ｎ型不純物を含有する薄膜によって半導体基板の表面およびトレンチの壁面を膜状に被覆する工程、薄膜を個相拡散源として半導体基板中にｎ型不純物を拡散させて半導体基板の表面およびトレンチの壁面に沿うｎ型のドーピング層を形成する工程、および、半導体基板から薄膜を除去する工程を含む。

【0007】

特許文献１の段落［００１６］では、酸化シリコン膜が個相拡散源薄膜として適用されている一方、シリコン膜は個相拡散源薄膜としての適用対象から除外されている。これは、半導体基板と同質のシリコン膜を個相拡散源薄膜として適用した場合、薄膜の除去工程においてシリコン膜と同時に半導体基板が除去されるためである。このような技術手段を以て、空洞からなるトレンチに沿うドーピング層を有する半導体装置が製造される。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１２－１９９４１７号公報

【特許文献2】特開２０１０－２１９０８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

一実施形態は、新規なレイアウトを有するフォトダイオードを備えた半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0010】

一実施形態は、主面を有するチップと、少なくとも前記主面の表層部に形成された第１導電型の第１半導体領域と、前記第１半導体領域内に位置するように前記主面に形成されたトレンチ、および、前記トレンチ内において前記チップに機械的および電気的に接続された第２導電型のポリシリコンを含むトレンチ構造と、前記トレンチ構造の壁面に沿うように前記第１半導体領域内に形成され、前記第１半導体領域とフォトダイオードとしてのｐｎ接合部を形成する第２導電型の第２半導体領域と、を含む、半導体装置を提供する。

【0011】

一実施形態は、主面を有し、少なくとも前記主面の表層部に第１導電型の第１半導体領域を有するウエハを用意する工程と、前記第１半導体領域内に位置するように前記主面にトレンチを形成する工程と、前記ウエハに機械的および電気的に接続されるように前記トレンチ内に第２導電型のポリシリコンを埋設する工程と、前記ポリシリコンを個相拡散源として前記第１半導体領域内に第２導電型不純物を拡散させ、前記第１半導体領域とフォトダイオードとしてのｐｎ接合部を形成する第２導電型の第２半導体領域を形成する工程と、を含む、半導体装置の製造方法を提供する。

【0012】

上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。

【図面の簡単な説明】

【0013】

【図1】図１は、第１実施形態に係る半導体装置を示す平面図である。

【図2】図２は、図１のＣＭＩＳ領域を示す平面図である。

【図3】図３は、図２のIII-III線に沿う断面図である。

【図4】図４は、図１の受光領域を示す平面図である。

【図5】図５は、図４のV-V線に沿う断面図である。

【図6】図６は、図４のVI-VI線に沿う断面図である。

【図7】図７は、図５のトレンチ構造の上端部近傍を示す断面図である。

【図8A】図８Ａは、図７の第１ラインＬ１に沿う濃度勾配例を示す第１グラフである。

【図8B】図８Ｂは、図７の第２ラインＬ２に沿う濃度勾配例を示す第２グラフである。

【図9A】図９Ａは、トレンチ構造の第１変形例を示す断面図である。

【図9B】図９Ｂは、トレンチ構造の第２変形例を示す断面図である。

【図9C】図９Ｃは、トレンチ構造の第３変形例を示す断面図である。

【図9D】図９Ｄは、トレンチ構造の第４変形例を示す断面図である。

【図10】図１０は、第２実施形態に係る半導体装置の受光領域を示す平面図である。

【図11】図１１は、図１０のXI-XI線に沿う断面図である。

【図12】図１２は、図１０のXII-XII線に沿う断面図である。

【図13】図１３は、図１２の第３ラインＬ３に沿う濃度勾配例を示すグラフである。

【図14】図１４は、第２実施形態に係る第２半導体領域の変形例を示す断面図である。

【図15】図１５は、第３実施形態に係る半導体装置の受光領域を示す平面図である。

【図16】図１６は、図１５のXVI-XVI線に沿う断面図である。

【図17】図１７は、第４実施形態に係る半導体装置の受光領域を示す平面図である。

【図18】図１８は、図１７のXVIII-XVIII線に沿う断面図である。

【図19】図１９は、図１７のXIX-XIX線に沿う断面図である。

【図20】図２０は、第５実施形態に係る半導体装置を示す平面図である。

【図21】図２１は、図２０の半導体装置の一要部を示す断面図である。

【図22】図２２は、第５実施形態に係る受光領域の変形例を示す断面図である。

【図23A】図２３Ａは、半導体装置の製造方法例を示す断面図である。

【図23B】図２３Ｂは、図２３Ａの後の工程を示す断面図である。

【図23C】図２３Ｃは、図２３Ｂの後の工程を示す断面図である。

【図23D】図２３Ｄは、図２３Ｃの後の工程を示す断面図である。

【図23E】図２３Ｅは、図２３Ｄの後の工程を示す断面図である。

【図23F】図２３Ｆは、図２３Ｅの後の工程を示す断面図である。

【図23G】図２３Ｇは、図２３Ｆの後の工程を示す断面図である。

【図23H】図２３Ｈは、図２３Ｇの後の工程を示す断面図である。

【図23I】図２３Ｉは、図２３Ｈの後の工程を示す断面図である。

【図23J】図２３Ｊは、図２３Ｉの後の工程を示す断面図である。

【図23K】図２３Ｋは、図２３Ｊの後の工程を示す断面図である。

【図23L】図２３Ｌは、図２３Ｋの後の工程を示す断面図である。

【図23M】図２３Ｍは、図２３Ｌの後の工程を示す断面図である。

【図23N】図２３Ｎは、図２３Ｍの後の工程を示す断面図である。

【図23O】図２３Ｏは、図２３Ｎの後の工程を示す断面図である。

【図23P】図２３Ｐは、図２３Ｏの後の工程を示す断面図である。

【図23Q】図２３Ｑは、図２３Ｐの後の工程を示す断面図である。

【図23R】図２３Ｒは、図２３Ｑの後の工程を示す断面図である。

【図23S】図２３Ｓは、図２３Ｒの後の工程を示す断面図である。

【図23T】図２３Ｔは、図２３Ｓの後の工程を示す断面図である。

【図23U】図２３Ｕは、図２３Ｔの後の工程を示す断面図である。

【図23V】図２３Ｖは、図２３Ｕの後の工程を示す断面図である。

【図23W】図２３Ｗは、図２３Ｖの後の工程を示す断面図である。

【図24A】図２４Ａは、複数のトレンチの形成工程例を示す概略断面図である。

【図24B】図２４Ｂは、図２３Ａの後の工程を示す概略断面図である。

【図24C】図２４Ｃは、図２３Ｂの後の工程を示す概略断面図である。

【図24D】図２４Ｄは、図２３Ｃの後の工程を示す概略断面図である。

【図25】図２５は、チップの変形例を示す断面図である。

【図26】図２６は、カソードビア電極の第１変形例を示す平面図である。

【図27】図２７は、カソードビア電極の第２変形例を示す平面図である。

【発明を実施するための形態】

【0014】

以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。

【0015】

比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。

【0016】

図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図１を参照して、半導体装置１Ａは、この形態（this embodiment）では、Ｓｉ単結晶からなるチップ２を含む。チップ２は、「Ｓｉチップ」と称されてもよい。チップ２は、六面体形状（具体的に直方体形状）に形成されている。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。チップ２の厚さは、２００μｍ以上５００μｍ以下であってもよい。

【0017】

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１主面３に沿って第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向（背向）している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向（背向）している。

【0018】

半導体装置１Ａは、チップ２内に形成されたｐ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６のｐ型不純物濃度は、１×１０^１４ｃｍ^－３以上１×１０^１６ｃｍ^－３以下であってもよい。第１半導体領域６は、チップ２内において少なくとも第１主面３の表層部に形成されている。第１半導体領域６は、第１主面３から露出していることが好ましい。第１半導体領域６は、この形態では、チップ２の厚さ範囲の全域に形成され、第１主面３および第２主面４から露出している。

【0019】

具体的には、第１半導体領域６は、チップ２の全域において第１主面３および第２主面４に沿って延びる層状に形成され、第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、第１半導体領域６は、この形態では、第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄを有している。

【0020】

この形態では、チップ２はｐ型の半導体基板（シリコン基板）からなる単層構造を有し、第１半導体領域６はｐ型の半導体基板を利用して形成されている。むろん、チップ２はｎ型の半導体基板からなる単層構造を有していてもよい。この場合、ｐ型の第１半導体領域６は、ｎ型の半導体基板において少なくとも第１主面３の表層部にｐ型不純物を導入することによって形成されてもよい。

【0021】

半導体装置１Ａは、第１主面３に区画された複数の回路デバイス領域７を含む。複数の回路デバイス領域７の個数および配置は任意である。複数の回路デバイス領域７は、第１主面３および／または第１主面３の表層部を利用して形成された種々の回路デバイス（機能デバイス）を含む領域である。回路デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。複数の回路デバイスは、ＬＳＩ（Large Scale Integration）等の集積回路を構成していてもよい。

【0022】

半導体スイッチングデバイスは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。

【0023】

半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。

【0024】

複数の回路デバイス領域７は、この形態では、少なくとも１つのＣＭＩＳ領域８（Complementary Metal Insulator Semiconductor region）、および、少なくとも１つの受光領域９を含む。ＣＭＩＳ領域８はＣＭＩＳを含む領域であり、受光領域９は光検出用の受光デバイスを含む領域である。

【0025】

受光領域９は、第１主面３においてＣＭＩＳ領域８とは異なる領域に設けられている。受光領域９は、典型的には、第１主面３の周縁部に設けられている。むろん、受光領域９は、第１主面３の内方部に配置され、他の回路デバイス領域７を挟んで第１主面３の周縁部に対向していてもよい。ＣＭＩＳ領域８および受光領域９の配置箇所は任意であり、特定のレイアウトに制限されない。以下、ＣＭＩＳ領域８の構成および受光領域９の構成が順に説明される。

【0026】

図２は、図１のＣＭＩＳ領域８を示す平面図である。図３は、図２のIII-III線に沿う断面図である。図２および図３を参照して、ＣＭＩＳ領域８は、第１ＭＩＳ領域８ａ（第１トランジスタ領域）および第２ＭＩＳ領域８ｂ（第２トランジスタ領域）を有している。第１ＭＩＳ領域８ａは、平面視において第１方向Ｘの一方側に配置されている。第２ＭＩＳ領域８ｂは、第１ＭＩＳ領域８ａに対して第１方向Ｘの他方側に配置され、第１方向Ｘに第１ＭＩＳ領域８ａに対向している。

【0027】

むろん、第１ＭＩＳ領域８ａおよび第２ＭＩＳ領域８ｂの配置は入れ替えられてもよい。また、第１ＭＩＳ領域８ａおよび第２ＭＩＳ領域８ｂは、第２方向Ｙに沿って配置され、第２方向Ｙに互いに対向していてもよい。

【0028】

半導体装置１Ａは、ＣＭＩＳ領域８を他の回路デバイス領域７（受光領域９等）から電気的に分離するように第１主面３に形成された第１領域分離構造１０を含む。第１領域分離構造１０は、この形態では、トレンチ絶縁構造からなる。第１領域分離構造１０は、「第１トレンチ絶縁構造」と称されてもよい。第１領域分離構造１０は、第１主面３から露出するように第１半導体領域６の表層部に形成されている。

【0029】

第１領域分離構造１０は、平面視において第１ＭＩＳ領域８ａを取り囲む第１環状部、および、平面視において第２ＭＩＳ領域８ｂを取り囲む第２環状部を有している。第１環状部は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する多角環状（この形態では四角環状）に形成されている。

【0030】

第２環状部は、この形態では、平面視において第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に形成され、第１環状部に接続されている。つまり、第１領域分離構造１０は、平面視において第１ＭＩＳ領域８ａおよび第２ＭＩＳ領域８ｂを取り囲む梯子状に形成されている。むろん、第２環状部は、第１環状部から間隔を空けて形成されていてもよい。

【0031】

第１領域分離構造１０は、第１分離トレンチ１１および第１埋設絶縁体１２を含む。第１分離トレンチ１１は、第１主面３に形成され、第１領域分離構造１０の壁面を区画している。第１分離トレンチ１１は、断面視において開口から底壁に向けて開口幅が徐々に狭まるテーパ形状に形成されている。

【0032】

第１分離トレンチ１１の深さは、０．２μｍ以上１μｍ以下であってもよい。第１分離トレンチ１１の深さは、０．２μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、および、０．７５μｍ以上１μｍ以下のいずれかの範囲に属する値を有していてもよい。

【0033】

第１埋設絶縁体１２は、第１分離トレンチ１１に埋設されている。第１埋設絶縁体１２は、この形態では、第１主面３に対して第１分離トレンチ１１の底壁側に位置する第１埋設部、および、第１埋設部から第１主面３よりも上方に突出した第１突出部を有している。むろん、第１埋設絶縁体１２は、第１主面３に対して面一に形成されていてもよい。第１埋設絶縁体１２は、酸化シリコンおよび窒化シリコンのうちの少なくとも一方を含んでいてもよい。

【0034】

半導体装置１Ａは、第１ＭＩＳ領域８ａに形成されたｐｎｐ型の第１ＭＩＳＦＥＴ構造１３を含む。以下の構成は、半導体装置１Ａの構成要素として説明されるが、第１ＭＩＳＦＥＴ構造１３の構成要素でもある。

【0035】

半導体装置１Ａは、第１ＭＩＳ領域８ａにおいて第１主面３の表層部に形成されたｎ型（第２導電型）の第１ウェル領域１４を含む。第１ウェル領域１４のｎ型不純物濃度は、１×１０^１４ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。第１ウェル領域１４は、平面視において第１ＭＩＳ領域８ａの全域に形成され、第１領域分離構造１０に接続されている。第１ウェル領域１４は、第１領域分離構造１０よりも深く形成され、第１領域分離構造１０の底壁を被覆する部分を有している。

【0036】

半導体装置１Ａは、第１ＭＩＳ領域８ａにおいて第１主面３の上に配置された第１プレーナゲート構造１５を含む。第１プレーナゲート構造１５は、第１ゲート絶縁膜１６、第１ゲート電極１７および第１側壁絶縁膜１８を含む。第１側壁絶縁膜１８は、「第１サイドウォール構造」と称されてもよい。第１側壁絶縁膜１８の有無は任意であり、必要に応じて取り除かれてもよい。

【0037】

第１ゲート絶縁膜１６は、第１ＭＩＳ領域８ａにおいて第１主面３を膜状に被覆している。第１ゲート絶縁膜１６は、この形態では、第１ＭＩＳ領域８ａの全域を被覆し、第１領域分離構造１０（第１埋設絶縁体１２）に接続された部分を有している。第１ゲート絶縁膜１６は、第１埋設絶縁体１２の第１突出部の厚さよりも小さい厚さを有している。第１ゲート絶縁膜１６は、酸化シリコン膜を含むことが好ましい。第１ゲート絶縁膜１６は、チップ２（第１主面３）の酸化物からなる酸化シリコン膜を含むことが特に好ましい。

【0038】

第１ゲート電極１７は、第１ＭＩＳ領域８ａの内方部において第１ゲート絶縁膜１６の上に配置されている。第１ゲート電極１７は、この形態では、平面視において第２方向Ｙに延びる帯状に形成されている。第１ゲート電極１７は、第１ゲート絶縁膜１６の上から第１埋設絶縁体１２の上にそれぞれ引き出された第１端部および第２端部を有している。

【0039】

第１端部および第２端部は、第１領域分離構造１０のうち第１方向Ｘに延びる部分にそれぞれ直交している。第１ゲート電極１７は、ｎ型不純物（５価元素）および／またはｐ型不純物（３価元素）を含む導電性ポリシリコンを有していることが好ましい。

【0040】

第１側壁絶縁膜１８は、第１ゲート電極１７の側壁を被覆している。第１側壁絶縁膜１８は、この形態では、第１埋設絶縁体１２の上で第１ゲート電極１７の側壁を被覆し、第１ゲート絶縁膜１６の上で第１ゲート電極１７の側壁を被覆している。第１側壁絶縁膜１８は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。

【0041】

半導体装置１Ａは、第１ウェル領域１４の表層部に形成されたｐ型の第１ドレイン領域１９を含む。第１ドレイン領域１９のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。第１ドレイン領域１９のｐ型不純物濃度は、第１半導体領域６のｐ型不純物濃度よりも高い。第１ドレイン領域１９は、第１プレーナゲート構造１５に対して第１方向Ｘの一方側の領域に形成されている。第１ドレイン領域１９は、平面視において第１領域分離構造１０および第１プレーナゲート構造１５の間の領域に形成されている。

【0042】

第１ドレイン領域１９は、この形態では、第１側壁絶縁膜１８に対して自己整合的に形成され、平面視において第１側壁絶縁膜１８に沿って形成されている。第１ドレイン領域１９は、第１領域分離構造１０（第１分離トレンチ１１）の底壁から第１主面３側に間隔を空けて形成されている。第１ドレイン領域１９は、第１領域分離構造１０（第１分離トレンチ１１）に接していてもよい。

【0043】

半導体装置１Ａは、第１ドレイン領域１９の表層部から第１側壁絶縁膜１８の直下の領域に引き出されたｐ型の第１ドレイン表層領域２０を含む。第１ドレイン表層領域２０は、第１ゲート絶縁膜１６を挟んで第１側壁絶縁膜１８に対向している。第１ドレイン表層領域２０は、第１ドレイン領域１９のｐ型不純物濃度よりも低いｐ型不純物濃度を有していることが好ましい。第１ドレイン表層領域２０のｐ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。

【0044】

第１ドレイン表層領域２０は、この形態では、第１ゲート電極１７の側壁に対して自己整合的に形成され、平面視において第１ゲート電極１７の側壁に沿って形成されている。第１ドレイン表層領域２０は、第１ドレイン領域１９の底部に対して第１主面３側に形成されている。第１ドレイン表層領域２０の有無は任意であり、必要に応じて取り除かれてもよい。

【0045】

半導体装置１Ａは、第１ウェル領域１４の表層部に形成されたｐ型の第１ソース領域２１を含む。第１ソース領域２１のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。第１ソース領域２１のｐ型不純物濃度は、第１半導体領域６のｐ型不純物濃度よりも高い。第１ソース領域２１のｐ型不純物濃度は、第１ドレイン領域１９のｐ型不純物濃度とほぼ等しいことが好ましい。

【0046】

第１ソース領域２１は、第１プレーナゲート構造１５に対して第１方向Ｘの他方側の領域に形成されている。第１ソース領域２１は、平面視において第１領域分離構造１０および第１プレーナゲート構造１５の間の領域に形成され、第１プレーナゲート構造１５を挟んで第１ドレイン領域１９に対向している。

【0047】

第１ソース領域２１は、この形態では、第１側壁絶縁膜１８に対して自己整合的に形成され、平面視において第１側壁絶縁膜１８に沿って形成されている。第１ソース領域２１は、第１領域分離構造１０（第１分離トレンチ１１）の底壁から第１主面３側に間隔を空けて形成されている。第１ソース領域２１は、第１領域分離構造１０（第１分離トレンチ１１）に接していてもよい。

【0048】

半導体装置１Ａは、第１ソース領域２１の表層部から第１側壁絶縁膜１８の直下の領域に引き出されたｐ型の第１ソース表層領域２２を含む。第１ソース表層領域２２は、第１ゲート絶縁膜１６を挟んで第１側壁絶縁膜１８に対向している。第１ソース表層領域２２は、第１ソース表層領域２２のｐ型不純物濃度よりも低いｐ型不純物濃度を有していることが好ましい。第１ソース表層領域２２のｐ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。第１ソース表層領域２２のｐ型不純物濃度は、第１ドレイン表層領域２０のｐ型不純物濃度とほぼ等しいことが好ましい。

【0049】

第１ソース表層領域２２は、第１ウェル領域１４の一部を挟んで第１ドレイン表層領域２０に対向している。第１ソース表層領域２２は、この形態では、第１ゲート電極１７の側壁に対して自己整合的に形成され、平面視において第１ゲート電極１７の側壁に沿って形成されている。第１ソース表層領域２２は、第１ソース領域２１の底部に対して第１主面３側に形成されている。第１ソース表層領域２２の有無は任意であり、必要に応じて取り除かれてもよい。

【0050】

半導体装置１Ａは、第２ＭＩＳ領域８ｂに形成されたｎｐｎ型の第２ＭＩＳＦＥＴ構造２３を含む。第２ＭＩＳＦＥＴ構造２３は、第１ＭＩＳＦＥＴ構造１３に相補的に接続され、第１ＭＩＳＦＥＴ構造１３とＣＭＩＳを構成している。以下の構成は、半導体装置１Ａの構成要素として説明されるが、第２ＭＩＳＦＥＴ構造２３の構成要素でもある。

【0051】

半導体装置１Ａは、第２ＭＩＳ領域８ｂにおいて第１主面３の表層部に形成されたｐ型の第２ウェル領域２４を含む。第２ウェル領域２４のｐ型不純物濃度は、第１半導体領域６のｐ型不純物濃度よりも高い。第２ウェル領域２４のｐ型不純物濃度は、１×１０^１４ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。第２ウェル領域２４は、平面視において第２ＭＩＳ領域８ｂの全域に形成され、第１領域分離構造１０に接続されている。第２ウェル領域２４は、第１領域分離構造１０よりも深く形成され、第１領域分離構造１０の底壁を被覆する部分を有している。

【0052】

半導体装置１Ａは、第２ＭＩＳ領域８ｂにおいて第１主面３の上に配置された第２プレーナゲート構造２５を含む。第２プレーナゲート構造２５は、第２ゲート絶縁膜２６、第２ゲート電極２７および第２側壁絶縁膜２８を含む。第２側壁絶縁膜２８は、「第２サイドウォール構造」と称されてもよい。第２側壁絶縁膜２８の有無は任意であり、必要に応じて取り除かれてもよい。

【0053】

第２ゲート絶縁膜２６は、第２ＭＩＳ領域８ｂにおいて第１主面３を膜状に被覆している。第２ゲート絶縁膜２６は、この形態では、第２ＭＩＳ領域８ｂの全域を被覆し、第１領域分離構造１０（第１埋設絶縁体１２）に接続された部分を有している。第２ゲート絶縁膜２６は、第１埋設絶縁体１２の第１突出部の厚さよりも小さい厚さを有している。第２ゲート絶縁膜２６は、酸化シリコン膜を含むことが好ましい。第２ゲート絶縁膜２６は、チップ２（第１主面３）の酸化物からなる酸化シリコン膜を含むことが特に好ましい。

【0054】

第２ゲート電極２７は、第２ＭＩＳ領域８ｂの内方部において第２ゲート絶縁膜２６の上に配置されている。第２ゲート電極２７は、この形態では、平面視において第２方向Ｙに延びる帯状に形成されている。第２ゲート電極２７は、第２ゲート絶縁膜２６の上から第１埋設絶縁体１２の上にそれぞれ引き出された第１端部および第２端部を有している。

【0055】

第１端部および第２端部は、第１領域分離構造１０のうち第１方向Ｘに延びる部分にそれぞれ直交している。第２ゲート電極２７は、ｎ型不純物（５価元素）および／またはｐ型不純物（３価元素）を含む導電性ポリシリコンを有していることが好ましい。第２ゲート電極２７は、第１ゲート電極１７の不純物濃度とは異なる不純物濃度を有していてもよい。

【0056】

第２側壁絶縁膜２８は、第２ゲート電極２７の側壁を被覆している。第２側壁絶縁膜２８は、この形態では、第１埋設絶縁体１２の上で第２ゲート電極２７の側壁を被覆し、第２ゲート絶縁膜２６の上で第２ゲート電極２７の側壁を被覆している。第２側壁絶縁膜２８は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。

【0057】

半導体装置１Ａは、第２ウェル領域２４の表層部に形成されたｎ型の第２ドレイン領域２９を含む。第２ドレイン領域２９のｎ型不純物濃度は、第１ウェル領域１４のｎ型不純物濃度よりも高い。第２ドレイン領域２９のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0058】

第２ドレイン領域２９は、比較的小さい拡散係数を有するｎ型不純物（５価元素）を含むことが好ましい。第２ドレイン領域２９のｎ型不純物は、ヒ素であることが好ましい。第２ドレイン領域２９は、第２プレーナゲート構造２５に対して第１方向Ｘの一方側の領域に形成されている。第２ドレイン領域２９は、平面視において第１領域分離構造１０および第２プレーナゲート構造２５の間の領域に形成されている。

【0059】

第２ドレイン領域２９は、この形態では、第２側壁絶縁膜２８に対して自己整合的に形成され、平面視において第２側壁絶縁膜２８に沿って形成されている。第２ドレイン領域２９は、第１領域分離構造１０（第１分離トレンチ１１）の底壁から第１主面３側に間隔を空けて形成されている。第２ドレイン領域２９は、第１領域分離構造１０（第１分離トレンチ１１）に接していてもよい。

【0060】

半導体装置１Ａは、第２ドレイン領域２９の表層部から第２側壁絶縁膜２８の直下の領域に引き出されたｎ型の第２ドレイン表層領域３０を含む。第２ドレイン表層領域３０は、第２ゲート絶縁膜２６を挟んで第２側壁絶縁膜２８に対向している。第２ドレイン表層領域３０は、第２ドレイン領域２９のｎ型不純物濃度よりも低いｎ型不純物濃度を有していることが好ましい。第２ドレイン表層領域３０のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。

【0061】

第２ドレイン表層領域３０は、この形態では、第２ゲート電極２７の側壁に対して自己整合的に形成され、平面視において第２ゲート電極２７の側壁に沿って形成されている。第２ドレイン表層領域３０は、第２ドレイン領域２９の底部に対して第１主面３側に形成されている。第２ドレイン表層領域３０の有無は任意であり、必要に応じて取り除かれてもよい。

【0062】

半導体装置１Ａは、第２ウェル領域２４の表層部に形成されたｎ型の第２ソース領域３１を含む。第２ソース領域３１のｎ型不純物濃度は、第１ウェル領域１４のｎ型不純物濃度よりも高い。第２ソース領域３１のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。第２ソース領域３１のｎ型不純物濃度は、第２ドレイン領域２９のｎ型不純物濃度とほぼ等しいことが好ましい。

【0063】

第２ソース領域３１は、比較的小さい拡散係数を有するｎ型不純物（５価元素）を含むことが好ましい。第２ソース領域３１のｎ型不純物は、ヒ素であることが好ましい。第２ソース領域３１は、第２プレーナゲート構造２５に対して第１方向Ｘの他方側の領域に形成されている。第２ソース領域３１は、平面視において第１領域分離構造１０および第２プレーナゲート構造２５の間の領域に形成され、第２プレーナゲート構造２５を挟んで第２ドレイン領域２９に対向している。

【0064】

第２ソース領域３１は、この形態では、第２側壁絶縁膜２８に対して自己整合的に形成され、平面視において第２側壁絶縁膜２８に沿って形成されている。第２ソース領域３１は、第１領域分離構造１０（第１分離トレンチ１１）の底壁から第１主面３側に間隔を空けて形成されている。第２ソース領域３１は、第１領域分離構造１０（第１分離トレンチ１１）に接していてもよい。

【0065】

半導体装置１Ａは、第２ソース領域３１の表層部から第２側壁絶縁膜２８の直下の領域に引き出されたｎ型の第２ソース表層領域３２を含む。第２ソース表層領域３２は、第２ゲート絶縁膜２６を挟んで第２側壁絶縁膜２８に対向している。第２ソース表層領域３２は、第２ソース領域３１のｎ型不純物濃度よりも低いｎ型不純物濃度を有していることが好ましい。第２ソース表層領域３２のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。第２ソース表層領域３２のｎ型不純物濃度は、第２ドレイン表層領域３０のｎ型不純物濃度とほぼ等しいことが好ましい。

【0066】

第２ソース表層領域３２は、第２ウェル領域２４の一部を挟んで第２ドレイン表層領域３０に対向している。第２ソース表層領域３２は、この形態では、第２ゲート電極２７の側壁に対して自己整合的に形成され、平面視において第２ゲート電極２７の側壁に沿って形成されている。第２ソース表層領域３２は、第２ソース領域３１の底部に対して第１主面３側に形成されている。第２ソース表層領域３２の有無は任意であり、必要に応じて取り除かれてもよい。

【0067】

半導体装置１Ａは、第１主面３の上でＣＭＩＳ領域８を被覆する層間絶縁膜３３を含む。層間絶縁膜３３は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜３３は、第１領域分離構造１０、第１プレーナゲート構造１５、第１ドレイン領域１９、第１ソース領域２１、第２プレーナゲート構造２５、第２ドレイン領域２９および第２ソース領域３１を被覆している。

【0068】

半導体装置１Ａは、第１ＭＩＳ領域８ａ側において層間絶縁膜３３に埋設された少なくとも１つ（この形態では複数）の第１ゲートビア電極３４、少なくとも１つ（この形態では複数）の第１ドレインビア電極３５、および、少なくとも１つ（この形態では複数）の第１ソースビア電極３６を含む。

【0069】

複数の第１ゲートビア電極３４は、層間絶縁膜３３に形成されたビア開口内にそれぞれ埋設され、第１ゲート電極１７に電気的に接続されている。複数の第１ゲートビア電極３４は、この形態では、第１ゲート電極１７の第１端部および第２端部にそれぞれ接続されている。つまり、複数の第１ゲートビア電極３４は、第１ゲート電極１７を挟んで第１領域分離構造１０（第１埋設絶縁体１２）に対向している。むろん、単一または複数の第１ゲートビア電極３４が第１ゲート電極１７の任意の位置（たとえば中央部）に接続されていてもよい。

【0070】

複数の第１ドレインビア電極３５は、層間絶縁膜３３に形成されたビア開口内にそれぞれ埋設され、第１ドレイン領域１９に電気的に接続されている。複数の第１ドレインビア電極３５は、この形態では、第２方向Ｙに間隔を空けて配列されている。むろん、第２方向Ｙに帯状に延びる単一または複数の第１ドレインビア電極３５が第１ドレイン領域１９に接続されていてもよい。

【0071】

複数の第１ソースビア電極３６は、層間絶縁膜３３に形成されたビア開口内にそれぞれ埋設され、第１ソース領域２１に電気的に接続されている。複数の第１ソースビア電極３６は、この形態では、第２方向Ｙに間隔を空けて配列されている。むろん、第２方向Ｙに帯状に延びる単一または複数の第１ソースビア電極３６が第１ソース領域２１に接続されていてもよい。

【0072】

半導体装置１Ａは、第１ＭＩＳ領域８ａ側において層間絶縁膜３３の上に配置された第１ゲート配線３７、第１ドレイン配線３８および第１ソース配線３９を含む。第１ゲート配線３７は、層間絶縁膜３３の上で複数の第１ゲートビア電極３４に電気的に接続されている。第１ドレイン配線３８は、層間絶縁膜３３の上で複数の第１ドレインビア電極３５に電気的に接続されている。第１ソース配線３９は、層間絶縁膜３３の上で複数の第１ソースビア電極３６に電気的に接続されている。

【0073】

半導体装置１Ａは、第２ＭＩＳ領域８ｂ側において層間絶縁膜３３に埋設された少なくとも１つ（この形態では複数）の第２ゲートビア電極４０、少なくとも１つ（この形態では複数）の第２ドレインビア電極４１、および、少なくとも１つ（この形態では複数）の第２ソースビア電極４２を含む。

【0074】

複数の第２ゲートビア電極４０は、層間絶縁膜３３に形成されたビア開口内にそれぞれ埋設され、第２ゲート電極２７に電気的に接続されている。複数の第２ゲートビア電極４０は、この形態では、第２ゲート電極２７の第１端部および第２端部にそれぞれ接続されている。つまり、複数の第２ゲートビア電極４０は、第２ゲート電極２７を挟んで第１領域分離構造１０（第１埋設絶縁体１２）に対向している。むろん、単一または複数の第２ゲートビア電極４０が第２ゲート電極２７の任意の位置（たとえば中央部）に接続されていてもよい。

【0075】

複数の第２ドレインビア電極４１は、層間絶縁膜３３に形成されたビア開口内にそれぞれ埋設され、第２ドレイン領域２９に電気的に接続されている。複数の第２ドレインビア電極４１は、この形態では、第２方向Ｙに間隔を空けて配列されている。むろん、第２方向Ｙに帯状に延びる単一または複数の第２ドレインビア電極４１が第２ドレイン領域２９に接続されていてもよい。

【0076】

複数の第２ソースビア電極４２は、層間絶縁膜３３に形成されたビア開口内にそれぞれ埋設され、第２ソース領域３１に電気的に接続されている。複数の第２ソースビア電極４２は、この形態では、第２方向Ｙに間隔を空けて配列されている。むろん、第２方向Ｙに帯状に延びる単一または複数の第２ソースビア電極４２が第２ソース領域３１に接続されていてもよい。

【0077】

半導体装置１Ａは、第２ＭＩＳ領域８ｂ側において層間絶縁膜３３の上に配置された第２ゲート配線４３、第２ドレイン配線４４および第２ソース配線４５を含む。第２ゲート配線４３は、層間絶縁膜３３の上で複数の第２ゲートビア電極４０に電気的に接続されている。第２ドレイン配線４４は、層間絶縁膜３３の上で複数の第２ドレインビア電極４１に電気的に接続されている。第２ソース配線４５は、層間絶縁膜３３の上で複数の第２ソースビア電極４２に電気的に接続されている。

【0078】

図４は、図１の受光領域９を示す平面図である。図５は、図４のV-V線に沿う断面図である。図６は、図４のVI-VI線に沿う断面図である。図７は、図５のトレンチ構造５４の上端部近傍を示す断面図である。

【0079】

図４～図７を参照して、半導体装置１Ａは、受光領域９を他の回路デバイス領域７（ＣＭＩＳ領域８等）から電気的に分離するように第１主面３に形成された第２領域分離構造５０を含む。第２領域分離構造５０は、この形態では、トレンチ絶縁構造からなる。第２領域分離構造５０は、「第２トレンチ絶縁構造」と称されてもよい。

【0080】

第２領域分離構造５０は、第１主面３から露出するように第１半導体領域６の表層部に形成されている。第２領域分離構造５０は、平面視において受光領域９を取り囲む環状に形成されている。第２領域分離構造５０は、この形態では、平面視において第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する多角環状（この形態では四角環状）に形成されている。

【0081】

第２領域分離構造５０は、第２分離トレンチ５１および第２埋設絶縁体５２を含む。第２分離トレンチ５１は、第１主面３に形成され、第２領域分離構造５０の壁面を区画している。第２分離トレンチ５１は、断面視において開口から底壁に向けて開口幅が徐々に狭まるテーパ形状に形成されている。

【0082】

第２分離トレンチ５１の深さは、０．２μｍ以上１μｍ以下であってもよい。第２分離トレンチ５１の深さは、０．２μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、および、０．７５μｍ以上１μｍ以下のいずれかの範囲に属する値を有していてもよい。第２分離トレンチ５１の深さは、第１分離トレンチ１１の深さとほぼ等しいことが好ましい。むろん、第２分離トレンチ５１の深さは、第１分離トレンチ１１の深さよりも大きくてもよいし、第１分離トレンチ１１の深さよりも小さくてもよい。

【0083】

第２埋設絶縁体５２は、第２分離トレンチ５１に埋設されている。第２埋設絶縁体５２は、この形態では、第１主面３に対して第２分離トレンチ５１の底壁側に位置する第２埋設部、および、第２埋設部から第１主面３よりも上方に突出した第２突出部を有している。むろん、第２埋設絶縁体５２は、第１主面３に対して面一に形成されていてもよい。第２埋設絶縁体５２は、酸化シリコンおよび窒化シリコンのうちの少なくとも一方を含んでいてもよい。

【0084】

半導体装置１Ａは、受光領域９に形成された受光デバイスの一例としてのフォトダイオード構造５３を含む。以下の構成は、半導体装置１Ａの構成要素として説明されるが、フォトダイオード構造５３の構成要素でもある。

【0085】

半導体装置１Ａは、受光領域９において第１主面３に形成された少なくとも１つ（この形態では１つ）のトレンチ構造５４を含む。トレンチ構造５４は、第１半導体領域６内に位置している。トレンチ構造５４は、第２領域分離構造５０から間隔を空けて受光領域９の内方部に形成されている。

【0086】

トレンチ構造５４は、この形態では、平面視において第２方向Ｙに延びる帯状に形成されている。むろん、トレンチ構造５４は、平面視において第１方向Ｘに延びる帯状に形成されていてもよい。むろん、トレンチ構造５４は、必ずしも平面視において一方方向に延びる帯状に形成されている必要はなく、平面視において多角形状（四角形状や六角形状等）、円形状または楕円形状に形成されていてもよい。トレンチ構造５４は、この形態では、第２領域分離構造５０（第１主面３の周縁）に平行な４辺を有する多角形状（具体的には長方形状）に形成されている。

【0087】

トレンチ構造５４は、断面視において第１領域分離構造１０よりも深く形成されている。また、トレンチ構造５４は、断面視において第２領域分離構造５０よりも深く形成されている。つまり、トレンチ構造５４の底壁は、第１領域分離構造１０の底壁および第２領域分離構造５０の底壁に対して第２主面４側の領域に位置している。トレンチ構造５４の底壁は、第１ウェル領域１４の底部および第２ウェル領域２４の底部よりも第２主面４側の領域に位置していることが好ましい。

【0088】

トレンチ構造５４は、トレンチ５５、ｎ型のポリシリコン５６およびｎ型の高濃度不純物領域５７を含む。ポリシリコン５６は、「導電性ポリシリコン」、「ドープドポリシリコン」、「ドープドポリシリコン電極」、「ポリシリコン電極」等と称されてもよい。

【0089】

トレンチ５５は、第１半導体領域６内に位置するように第１主面３に形成され、トレンチ構造５４の壁面を区画している。トレンチ５５は、この形態では、断面視において開口から底壁に向けて開口幅が徐々に狭まるテーパ形状に形成されている。

【0090】

トレンチ５５は、第１方向Ｘに沿う断面視および第２方向Ｙに沿う断面視の双方においてテーパ形状に形成されていることが好ましい。むろん、トレンチ５５は、第１主面３に対して垂直に形成されていてもよい。トレンチ５５の底壁は、断面視において第１主面３に平行に形成されている。むろん、トレンチ５５の底壁は、第２主面４側に向かう円弧状に形成されていてもよい。

【0091】

トレンチ５５は、トレンチ幅Ｗおよびトレンチ深さＤを有している。トレンチ幅Ｗは、０．５μｍ以上５μｍ以下であってもよい。トレンチ幅Ｗは、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、および、４μｍ以上５μｍ以下のいずれかの範囲に属する値を有していてもよい。

【0092】

トレンチ深さＤは、０．５μｍ以上２０μｍ以下であってもよい。トレンチ深さＤは、０．５μｍ以上１μｍ以下、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、および、１５μｍ以上２０μｍ以下のいずれかの範囲に属する値を有していてもよい。

【0093】

トレンチ５５は、１以上のアスペクト比Ｄ／Ｗを有する高アスペクト比のトレンチであることが好ましい。アスペクト比Ｄ／Ｗは、トレンチ幅Ｗに対するトレンチ深さＤの比である。アスペクト比Ｄ／Ｗは、１以上５以下であってもよい。アスペクト比Ｄ／Ｗは、１以上２以下、２以上３以下、３以上４以下、および、４以上５以下のいずれかの範囲に属する値を有していてもよい。

【0094】

トレンチ深さＤは、受光領域９に対する入射光の波長帯に応じて調節される。入射光に起因するチップ２の内部光電効果（光導電）は、チップ２の材質に依存している。Ｓｉ単結晶からなるチップ２の場合、チップ２は２００ｎｍ以上１１００ｎｍ以下の波長帯域（紫外領域～赤外領域）に感度を有している。

【0095】

５００ｎｍ以下の比較的小さい波長域を有する青色光や紫外光は、チップ２に対する侵入長が小さいため、トレンチ深さＤは比較的小さい値に設定されてよい。たとえば、５００ｎｍ以下の比較的小さい波長域を有する入射光を検知する場合、トレンチ深さＤは、０．５μｍ以上１μｍ以下であってもよい。

【0096】

一方、６００ｎｍ以上の比較的大きい波長域を有する赤色光や赤外光は、チップ２に対する侵入長が大きいため、トレンチ深さＤは比較的大きい値に設定される必要がある。たとえば、６００ｎｍ以上の比較的大きい波長域を有する入射光を検知する場合、トレンチ深さＤは、１μｍ以上２０μｍ以下であってもよい。

【0097】

ｎ型のポリシリコン５６は、トレンチ５５内に埋設され、トレンチ５５の壁面においてチップ２に機械的および電気的に接続されている。絶縁体（絶縁膜）を介してポリシリコン５６をトレンチ５５に埋設させることも考えられるところ、ポリシリコン５６は絶縁体を介さずにトレンチ５５に埋設され、チップ２に対する機械的接続部を有している。

【0098】

ポリシリコン５６は、この形態では、カソード埋設電極（極性埋設電極）としてトレンチ５５内に埋設されている。ポリシリコン５６は、トレンチ５５に埋設されたポリシリコン、および、当該ポリシリコン内に形成されたｎ型の不純物領域（カソード領域）を含む埋設物であると見なされてもよい。

【0099】

ポリシリコン５６は、第１ウェル領域１４、第１ゲート電極１７、第１ドレイン領域１９（第１ソース領域２１）、第２ゲート電極２７および第２ドレイン領域２９（第２ソース領域３１）とは異なる不純物濃度を有している。ポリシリコン５６のｎ型不純物濃度は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物濃度よりも低いことが好ましい。ポリシリコン５６のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１９ｃｍ^－３以下であってもよい。

【0100】

ポリシリコン５６は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物（５価元素）とは異なる種類のｎ型不純物（５価元素）を含むことが好ましい。ポリシリコン５６は、比較的大きい拡散係数を有するｎ型不純物を含むことが好ましい。ポリシリコン５６は、ヒ素の拡散係数よりも大きい拡散係数を有するｎ型不純物を含むことが好ましい。ポリシリコン５６のｎ型不純物は、燐またはアンチモンであることが好ましい。ポリシリコン５６のｎ型不純物は、燐であることが特に好ましい。

【0101】

ポリシリコン５６は、トレンチ５５を底壁側から開口側に向けて埋め戻している。つまり、ポリシリコン５６は、一体物としてトレンチ５５内に埋設されている。具体的には、ポリシリコン５６は、断面視においてトレンチ５５の内方部で一体化するようにトレンチ５５の壁面からトレンチ５５の内方部に向けてポリシリコン層を積層することによって形成されている。

【0102】

つまり、ポリシリコン５６は、トレンチ５５の全体を埋め戻した構成を有し、トレンチ５５内においてリセス空間を区画するようにトレンチ５５の壁面を膜状に被覆する構成を有していない。ポリシリコン５６は、内方部においてトレンチ５５の深さ方向に沿って延びる積層境界部を有していてもよい。積層境界部は、断面視において両サイドの側壁から内方に向けて積層されたポリシリコン層の一体化部（接続部）である。

【0103】

図７を参照して、ポリシリコン５６は、トレンチ５５の開口から露出した上端部５８（上端面）を有している。上端部５８は、第１主面３に対して平行に延びる平坦面を有している。上端部５８は、第１主面３に連なっていてもよい。つまり、上端部５８は、第１主面３に対して面一に形成されていてもよい。この場合、第１主面３は研削面からなり、上端部５８は研削面からなっていてもよい。つまり、上端部５８は、第１主面３と１つの研削面を形成していてもよい。

【0104】

ｎ型の高濃度不純物領域５７は、ポリシリコン５６のｎ型不純物濃度よりも高いｎ型不純物濃度を有し、ポリシリコン５６内に形成されている。高濃度不純物領域５７は、ポリシリコン５６に対してｎ型不純物を導入することによって形成された領域である。つまり、高濃度不純物領域５７は、この形態では、ポリシリコン５６を低濃度カソード領域とする高濃度カソード領域である。

【0105】

高濃度不純物領域５７のｎ型不純物濃度は、第２ドレイン表層領域３０（第２ソース表層領域３２）のｎ型不純物濃度よりも高いことが好ましい。高濃度不純物領域５７のｎ型不純物濃度は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物濃度よりも高いことが好ましい。高濃度不純物領域５７のｎ型不純物濃度は、ポリシリコン５６のｎ型不純物濃度に第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物濃度を加算した値からなることが好ましい。

【0106】

高濃度不純物領域５７は、ポリシリコン５６のｎ型不純物（５価元素）とは異なるｎ型不純物（５価元素）を含むことが好ましい。高濃度不純物領域５７は、ポリシリコン５６のｎ型不純物の拡散係数よりも小さい拡散係数を有するｎ型不純物を含むことが好ましい。高濃度不純物領域５７は、燐の拡散係数よりも小さい拡散係数を有するｎ型不純物を含むことが好ましい。

【0107】

高濃度不純物領域５７のｎ型不純物は、ヒ素またはアンチモンであることが好ましい。ポリシリコン５６のｎ型不純物は、ヒ素であることが特に好ましい。高濃度不純物領域５７のｎ型不純物は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物と同じ種類であることが好ましい。

【0108】

この形態では、単一の高濃度不純物領域５７がポリシリコン５６内に形成されている。高濃度不純物領域５７は、平面視においてトレンチ５５に沿って第２方向Ｙに延びる帯状に形成されている。むろん、複数の高濃度不純物領域５７が、平面視においてトレンチ５５に沿って間隔を空けて形成されていてもよい。

【0109】

高濃度不純物領域５７は、断面視においてポリシリコン５６の下端（トレンチ５５の底壁）からポリシリコン５６の上端部５８側に間隔を空けてポリシリコン５６内に形成されている。これにより、高濃度不純物領域５７は、トレンチ５５の深さ方向に関して、ポリシリコン５６の一部（低濃度不純物領域）を挟んでチップ２に対向している。高濃度不純物領域５７は、トレンチ５５の深さ範囲中間部からポリシリコン５６の上端部５８側に間隔を空けて形成されていることが好ましい。

【0110】

高濃度不純物領域５７は、この形態では、ポリシリコン５６の表層部に形成され、ポリシリコン５６の上端部５８から露出している。高濃度不純物領域５７の厚さは、第２ドレイン領域２９（第２ソース領域３１）の厚さとほぼ等しいことが好ましい。高濃度不純物領域５７の厚さは、ポリシリコン５６の上端部５８を基準とする厚さである。ポリシリコン５６の上端部５８の高さ位置によっては、高濃度不純物領域５７の底部は、必ずしも第２ドレイン領域２９（第２ソース領域３１）の底部と同一平面上に位置するとは限らない。

【0111】

高濃度不純物領域５７は、平面視および断面視においてトレンチ５５の壁面から内方に間隔を空けてポリシリコン５６内に形成されている。高濃度不純物領域５７は、第１主面３に沿う水平方向（第１方向Ｘおよび第２方向Ｙ）にポリシリコン５６の一部を挟んで第１主面３の表層部に対向している。高濃度不純物領域５７は、この形態では、平面視においてトレンチ５５の壁面の全周から内方に間隔を空けて形成されている。つまり、高濃度不純物領域５７は、平面視においてポリシリコン５６の一部によって取り囲まれている。

【0112】

半導体装置１Ａは、受光領域９においてトレンチ構造５４の壁面に沿うようにチップ２内に形成されたｎ型の第２半導体領域５９を含む。第２半導体領域５９は、第１半導体領域６内に形成され、トレンチ５５の壁面においてポリシリコン５６に機械的および電気的に接続されている。第２半導体領域５９は、第１半導体領域６とｐｎ接合部を形成している。

【0113】

ｐｎ接合部は、アノードとしてのｐ型の第１半導体領域６およびカソードとしての第２半導体領域５９を有するフォトダイオードとして機能する。第１半導体領域６および第２半導体領域５９の間に逆バイアス電圧が印加された場合、ｐｎ接合部は、第１半導体領域６および第２半導体領域５９の間の電位差に起因してチップ２内に空乏層を形成する。この空乏層に入射光が入り込むことによって光電効果に起因する光電流が生成される。

【0114】

第２半導体領域５９は、高濃度不純物領域５７のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。第２半導体領域５９のｎ型不純物濃度は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物濃度よりも低い。第２半導体領域５９のｎ型不純物濃度は、ポリシリコン５６のｎ型不純物濃度よりも低い。第２半導体領域５９のｎ型不純物濃度は、１×１０^１４ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。

【0115】

第２半導体領域５９は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物（５価元素）とは異なる種類のｎ型不純物（５価元素）を含むことが好ましい。第２半導体領域５９は、高濃度不純物領域５７のｎ型不純物とは異なる種類のｎ型不純物を含むことが好ましい。第２半導体領域５９は、この形態では、ｐ型の第１半導体領域６にｎ型不純物を導入した領域からなる。具体的には、第２半導体領域５９は、ポリシリコン５６を固相拡散源として第１半導体領域６中にｎ型不純物を拡散させた領域からなる。

【0116】

つまり、第２半導体領域５９のｎ型不純物は、ポリシリコン５６のｎ型不純物と同一種類であり、高濃度不純物領域５７のｎ型不純物の拡散係数よりも大きい拡散係数を有している。また、第２半導体領域５９は、第１半導体領域６のｐ型不純物およびポリシリコン５６のｎ型不純物を含み、第１半導体領域６の導電型をｐ型からｎ型に置換している。したがって、第２半導体領域５９のｎ型不純物濃度は、第１半導体領域６のｐ型不純物濃度よりも高い。

【0117】

高濃度不純物領域５７は、第２半導体領域５９に対する固相拡散源として形成されていない。また、高濃度不純物領域５７のｎ型不純物は、比較的低い拡散係数を有している。また、高濃度不純物領域５７は、ポリシリコン５６の内方部に形成されている。したがって、高濃度不純物領域５７は、第１半導体領域６にｎ型不純物を供給しない。

【0118】

仮に、高濃度不純物領域５７が第１半導体領域６に対してｎ型不純物を供給していたとしても、その供給量は微量であり、第２半導体領域５９のｎ型不純物濃度に影響を与えない程度である。したがって、第２半導体領域５９は、高濃度不純物領域５７のｎ型不純物を含まないと言える。第２半導体領域５９のｎ型不純物濃度は、ポリシリコン５６から供給されるｎ型不純物量によって決まり、ポリシリコン５６のｎ型不純物濃度によって調節される。

【0119】

第２半導体領域５９は、平面視においてトレンチ構造５４の壁面を取り囲む環状（この形態では四角環状）に形成されている。第２半導体領域５９は、断面視においてトレンチ構造５４の側壁および底壁に沿って形成され、トレンチ構造５４の開口側において第１主面３から露出している。

【0120】

第２半導体領域５９は、トレンチ構造５４の壁面の全域に亘ってポリシリコン５６に機械的および電気的に接続され、トレンチ構造５４の側壁および底壁に沿うｐｎ接合部を形成している。第１主面３に対するｐｎ接合部の深さ位置は、トレンチ深さＤによって調節される。つまり、比較的大きいトレンチ深さＤを有するトレンチ構造５４を形成することによって、比較的深い位置にｐｎ接合部を形成できる。これにより、比較的大きい波長帯の入射光（赤色光～赤外光）の検出感度を高めることができる。

【0121】

第２半導体領域５９のうちトレンチ構造５４の側壁に沿う部分は、トレンチ構造５４の側壁に沿って第１主面３に対して傾斜して延びている。トレンチ構造５４の側壁が第１主面３に対して垂直に形成されている場合、第２半導体領域５９は第１主面３に対して垂直に延びていてもよい。第２半導体領域５９のうちトレンチ構造５４の底壁に沿う部分は、トレンチ構造５４の底壁に対して平行に延びている。トレンチ構造５４の底壁が円弧状に形成されている場合、第２半導体領域５９は底壁に沿って円弧状に湾曲していてもよい。

【0122】

第２半導体領域５９は、トレンチ構造５４の開口端（第１主面３の表層部）においてポリシリコン５６の一部を介して高濃度不純物領域５７に対向する部分を有し、ポリシリコン５６の一部を介して高濃度不純物領域５７に電気的に接続されている。第２半導体領域５９は、高濃度不純物領域５７の底部に対してトレンチ構造５４の底壁側の領域においてポリシリコン５６に接続されている。

【0123】

第２半導体領域５９は、断面視においてトレンチ構造５４の壁面に倣って形成され、第１主面３の表層部において第１主面３に沿う水平方向（横方向）に層状に引き出された部分を有さない。

【0124】

以下、図７に併せて図８Ａおよび図８Ｂを参照して、ポリシリコン５６、高濃度不純物領域５７および第２半導体領域５９の濃度勾配例がそれぞれ示される。図８Ａは、図７の第１ラインＬ１に沿う濃度勾配例を示す第１グラフである。図８Ｂは、図７の第２ラインＬ２に沿う濃度勾配例を示す第２グラフである。

【0125】

図７を参照して、第１ラインＬ１は、ポリシリコン５６、第２半導体領域５９および第１半導体領域６を通過するように、ポリシリコン５６の中央部から第１主面３に沿う水平方向（第１方向Ｘ）に設定された仮想ラインである。第２ラインＬ２は、高濃度不純物領域５７、ポリシリコン５６、第２半導体領域５９および第１半導体領域６を通過するように、ポリシリコン５６の中央部から第１主面３に沿う水平方向（第１方向Ｘ）に設定された仮想ラインである。

【0126】

図８Ａおよび図８Ｂにおいて、縦軸は不純物濃度［ｃｍ^－３］を示し、横軸はポリシリコン５６の中央部を零地点としたときの距離［μｍ］を示している。図８Ａでは第２ラインＬ２に係る不純物濃度が破線によって示され、図８Ｂでは第１ラインＬ１に係る不純物濃度が破線によって示されている。

【0127】

図８Ａを参照して、ポリシリコン５６は、比較的高いｎ型不純物濃度を有する内方部５６ａ、および、内方部５６ａのｎ型不純物濃度よりも低いｎ型不純物濃度を有する周縁部５６ｂを含む。内方部５６ａのｎ型不純物濃度はほぼ一定である。一方、周縁部５６ｂのｎ型不純物濃度は内方部５６ａからトレンチ５５の壁面に向けて漸減している。つまり、ポリシリコン５６は、内方部５６ａ（トレンチ５５の中央部）から周縁部５６ｂ（トレンチ５５の壁面）に向けて漸減する濃度勾配を有している。むろん、ポリシリコン５６は、内方部５６ａから周縁部５６ｂに向けて連続的に漸減する濃度勾配を有していてもよい。

【0128】

第２半導体領域５９は、トレンチ構造５４の壁面（ポリシリコン５６の周縁部５６ｂ）を起点に漸減する濃度勾配を有している。第２半導体領域５９のｎ型不純物濃度は、トレンチ構造５４の壁面（ポリシリコン５６の周縁部５６ｂ）から単調に減少している。第２半導体領域５９のうち側壁を被覆する部分では、当該側壁を起点に水平方向に沿ってｎ型不純物濃度が漸減する。一方、第２半導体領域５９のうち側壁を被覆する部分では、当該底壁を起点にチップ２の厚さ方向にｎ型不純物濃度が漸減する。

【0129】

図８Ｂを参照して、高濃度不純物領域５７は、比較的高いｎ型不純物濃度を有する内方部５７ａ、および、内方部５７ａのｎ型不純物濃度よりも低いｎ型不純物濃度を有する周縁部５７ｂを含む。内方部５７ａのｎ型不純物濃度はほぼ一定である。一方、周縁部５７ｂのｎ型不純物濃度は内方部５７ａからトレンチ５５の壁面に向けて漸減している。

【0130】

つまり、高濃度不純物領域５７は、内方部５７ａ（トレンチ５５の中央部）から周縁部５７ｂ（トレンチ５５の壁面）に向けて漸減する濃度勾配を有している。高濃度不純物領域５７の周縁部５７ｂは、ポリシリコン５６の内方部５６ａに接続されていてもよいし、ポリシリコン５６の周縁部５６ｂに接続されていてもよい。むろん、高濃度不純物領域５７は、内方部５７ａから周縁部５７ｂに向けて連続的に漸減する濃度勾配を有していてもよい。

【0131】

第２半導体領域５９は、高濃度不純物領域５７に対向する部分においても、トレンチ構造５４の壁面（ポリシリコン５６の周縁部５６ｂ）を起点に漸減する濃度勾配を有している。つまり、第２半導体領域５９のｎ型不純物濃度は、高濃度不純物領域５７の影響を受けていないと言える。この明細書は、このような状態を以て、第２半導体領域５９は高濃度不純物領域５７のｎ型不純物を含まないと定義している。

【0132】

図４～図６を再度参照して、半導体装置１Ａは、受光領域９においてトレンチ構造５４から間隔を空けて第１主面３の表層部に形成されたｐ型のコンタクト領域６０を含む。コンタクト領域６０は、第１半導体領域６のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。つまり、コンタクト領域６０は、第１半導体領域６を低濃度アノード領域とする高濃度アノード領域である。

【0133】

コンタクト領域６０のｐ型不純物濃度は、第１ドレイン表層領域２０（第１ソース表層領域２２）のｐ型不純物濃度よりも高いことが好ましい。コンタクト領域６０のｐ型不純物濃度は、第１ドレイン領域１９（第１ソース領域２１）のｐ型不純物濃度とほぼ等しいことが好ましい。コンタクト領域６０のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0134】

コンタクト領域６０は、この形態では、第２領域分離構造５０および第２半導体領域５９から間隔を空けて第２領域分離構造５０および第２半導体領域５９の間の領域に形成されている。コンタクト領域６０は、第２領域分離構造５０（トレンチ５５第２分離トレンチ５１）に接するように形成されていてもよい。コンタクト領域６０は、第１主面３に沿う水平方向に第１半導体領域６の一部を挟んで第２半導体領域５９に対向している。

【0135】

コンタクト領域６０は、トレンチ構造５４の底壁の深さ位置から第１主面３側に間隔を空けて形成されている。つまり、コンタクト領域６０は、トレンチ構造５４よりも浅い領域に形成されている。コンタクト領域６０は、第２領域分離構造５０（第１領域分離構造１０）の底壁の深さ位置から第１主面３側に間隔を空けて形成されている。つまり、コンタクト領域６０は、第２領域分離構造５０よりも浅い領域に形成されている。コンタクト領域６０は、第１ドレイン領域１９（第１ソース領域２１）の厚さとほぼ等しい厚さを有していることが好ましい。

【0136】

コンタクト領域６０は、平面視においてトレンチ構造５４に沿って延びる帯状に形成されている。コンタクト領域６０は、この形態では、平面視において第１方向Ｘに沿って帯状に延びる部分、および、第２方向Ｙに沿って帯状に延びる部分を有している。具体的には、コンタクト領域６０は、平面視においてトレンチ構造５４を取り囲む環状（この形態では四角環状）に形成されている。

【0137】

半導体装置１Ａは、受光領域９において第１主面３を被覆する主面絶縁膜６１を含む。主面絶縁膜６１は、受光領域９において第１主面３を膜状に被覆している。主面絶縁膜６１は、この形態では、受光領域９の全域を被覆し、第２領域分離構造５０（第２埋設絶縁体５２）に接続された部分を有している。

【0138】

主面絶縁膜６１は、受光領域９においてトレンチ構造５４外を被覆する部分、および、トレンチ構造５４内を被覆する部分を有している。主面絶縁膜６１は、トレンチ構造５４外の領域において、第１半導体領域６、第２半導体領域５９およびコンタクト領域６０を被覆している。主面絶縁膜６１は、トレンチ構造５４内の領域において、ポリシリコン５６の内方部および周縁部を被覆している。つまり、主面絶縁膜６１は、トレンチ構造５４内の領域において高濃度不純物領域５７も被覆している。

【0139】

主面絶縁膜６１は、第２埋設絶縁体５２の第２突出部の上端部５８の厚さよりも小さい厚さを有している。主面絶縁膜６１の厚さは、第１ゲート絶縁膜１６の厚さおよび第２ゲート絶縁膜２６の厚さのいずれか一方または双方とほぼ等しくてもよい。主面絶縁膜６１は、酸化シリコン膜を含むことが好ましい。主面絶縁膜６１は、チップ２（第１主面３）の酸化物からなる酸化シリコン膜を含むことが特に好ましい。

【0140】

この場合、主面絶縁膜６１は、ポリシリコン５６を被覆する部分においてポリシリコン５６の酸化物からなる酸化シリコン膜を含むことが好ましい。この場合、主面絶縁膜６１は、ポリシリコン５６を被覆する部分においてポリシリコン５６のｎ型不純物および高濃度不純物領域５７のｎ型不純物を含む。

【0141】

半導体装置１Ａは、第１主面３の上で受光領域９を被覆する前述の層間絶縁膜３３を含む。層間絶縁膜３３は、受光領域９において、第１半導体領域６、第２領域分離構造５０、トレンチ構造５４、第２半導体領域５９、コンタクト領域６０および主面絶縁膜６１を被覆している。

【0142】

半導体装置１Ａは、受光領域９において層間絶縁膜３３に埋設された少なくとも１つ（この形態では複数）のカソードビア電極６２（第１極性ビア電極）、および、少なくとも１つ（この形態では複数）のアノードビア電極６３（第２極性ビア電極）を含む。

【0143】

複数のカソードビア電極６２は、層間絶縁膜３３に形成されたビア開口内にそれぞれ埋設され、ポリシリコン５６の上端部５８に機械的および電気的に接続されている。複数のカソードビア電極６２は、この形態では、高濃度不純物領域５７に機械的および電気的に接続されている。複数のカソードビア電極６２は、高濃度不純物領域５７とオーミック接触を形成している。

【0144】

図７を参照して、ポリシリコン５６の上端部５８は、トレンチ５５の底壁に向けて窪んだ複数のリセス５８ａを有していてもよい。この場合、複数のカソードビア電極６２は、複数のリセス５８ａに連通する複数のビア開口を介してポリシリコン５６の上端部５８に接続されていてもよい。この形態では、複数のカソードビア電極６２は、リセス内においてポリシリコン５６（高濃度不純物領域５７）に機械的および電気的に接続されている。

【0145】

複数のカソードビア電極６２は、この形態では、トレンチ構造５４の延在方向（第２方向Ｙ）に間隔を空けて配列されている。むろん、第２方向Ｙに帯状に延びる単一または複数のカソードビア電極６２がポリシリコン５６に接続されていてもよい。

【0146】

複数のカソードビア電極６２は、この形態では、第２半導体領域５９から間隔を空けてポリシリコン５６に接続されている。具体的には、複数のカソードビア電極６２は、トレンチ５５の壁面（ポリシリコン５６の周縁）から間隔を空けてポリシリコン５６の内方部に接続されている。したがって、複数のカソードビア電極６２は、ポリシリコン５６に対する機械的接続部のみを有し、第２半導体領域５９に対する機械的接続部を有さない。

【0147】

複数のアノードビア電極６３は、層間絶縁膜３３に形成されたビア開口内にそれぞれ埋設され、コンタクト領域６０の任意の箇所にそれぞれ電気的および機械的に接続されている。複数のアノードビア電極６３は、この形態では、コンタクト領域６０のうち第２方向Ｙに延びる部分において、第２方向Ｙに間隔を空けて配列されている。

【0148】

むろん、複数のアノードビア電極６３は、コンタクト領域６０のうち第１方向Ｘに延びる部分において、第１方向Ｘに間隔を空けて配列されていてもよい。また、複数のアノードビア電極６３は、コンタクト領域６０のうち第１方向Ｘに延びる部分において第１方向Ｘに間隔を空けて配列され、コンタクト領域６０のうち第２方向Ｙに延びる部分において第２方向Ｙに間隔を空けて配列されていてもよい。

【0149】

むろん、コンタクト領域６０に沿って第１方向Ｘおよび／または第２方向Ｙに帯状に延びる単一または複数のアノードビア電極６３がコンタクト領域６０に接続されていてもよい。たとえば、コンタクト領域６０に沿って環状に延びる単一のアノードビア電極６３が形成されていてもよい。

【0150】

半導体装置１Ａは、受光領域９において層間絶縁膜３３の上に配置された単一または複数（この形態では単一）のカソード配線６４、および、単一または複数（この形態では単一）のアノード配線６５を含む。カソード配線６４は、層間絶縁膜３３の上で複数のカソードビア電極６２に接続されている。

【0151】

これにより、カソード配線６４は、複数のカソードビア電極６２を介して１つのトレンチ構造５４（ポリシリコン５６）に電気的に接続されている。むろん、複数のカソード配線６４が複数のカソードビア電極６２に接続されていてもよい。つまり、複数のカソード配線６４が複数のカソードビア電極６２を介して１つのトレンチ構造５４（ポリシリコン５６）に電気的に接続されていてもよい。

【0152】

アノード配線６５は、層間絶縁膜３３の上で複数のアノードビア電極６３に電気的に接続されている。これにより、アノード配線６５は、複数のアノードビア電極６３を介して１つのコンタクト領域６０に電気的に接続されている。むろん、複数のアノード配線６５が複数のアノードビア電極６３に接続されていてもよい。つまり、複数のアノード配線６５が複数のアノードビア電極６３を介して１つのコンタクト領域６０に電気的に接続されていてもよい。

【0153】

以下、図９Ａ～図９Ｄを参照して、トレンチ構造５４の変形例（第１～第４変形例）が示される。図９Ａは、トレンチ構造５４の第１変形例を示す断面図である。図９Ｂは、トレンチ構造５４の第２変形例を示す断面図である。図９Ｃは、トレンチ構造５４の第３変形例を示す断面図である。図９Ｄは、トレンチ構造５４の第４変形例を示す断面図である。

【0154】

図９Ａを参照して、ポリシリコン５６は、トレンチ５５内に埋設されたトレンチ埋設部７０、および、トレンチ埋設部７０から第１主面３よりも上方（チップ２とは反対側）に突出したトレンチ突出部７１を有していてもよい。トレンチ突出部７１は、第２埋設絶縁体５２の第２突出部の厚さよりも大きくてもよいし、第２埋設絶縁体５２の第２突出部の厚さよりも小さくてもよい。ポリシリコン５６の上端部５８は、トレンチ突出部７１によって形成されている。

【0155】

高濃度不純物領域５７は、トレンチ埋設部７０に位置する部分、および、トレンチ突出部７１に位置する部分を有していてもよい。高濃度不純物領域５７のうちトレンチ突出部７１内に位置する部分の断面面積は、高濃度不純物領域５７のうちトレンチ埋設部７０内に位置する部分の断面面積よりも小さいことが好ましい。むろん、トレンチ突出部７１内に位置する部分の断面面積は、トレンチ埋設部７０内に位置する部分の断面面積よりも大きくてもよい。

【0156】

前述の主面絶縁膜６１は、第２半導体領域５９の上からポリシリコン５６の突出側壁を介してポリシリコン５６のトレンチ突出部７１（上端部５８）を被覆している。前述の複数のカソードビア電極６２は、ポリシリコン５６のトレンチ突出部７１（上端部５８）に機械的および電気的に接続されている。

【0157】

図９Ｂを参照して、ポリシリコン５６は、第１主面３に対してトレンチ５５の底壁側に位置する上端部５８を有していてもよい。つまり、ポリシリコン５６は、トレンチ５５の側壁とリセス空間７３を区画する上端部５８を有していてもよい。リセス空間７３の深さは、トレンチ５５の深さ範囲中間部よりも浅いことが好ましい。リセス空間７３の深さは、第１主面３を基準に１μｍ以下であることが好ましい。

【0158】

ポリシリコン５６は、トレンチ５５の側壁のうち上端部５８および第１主面３の間に位置する部分において、チップ２の一部（第１主面３の表層部）を露出させる側壁窓部を区画している。ポリシリコン５６は、トレンチ５５の壁面の全周に亘って側壁窓部を区画していることが好ましい。

【0159】

前述の第２半導体領域５９は、トレンチ５５の壁面の全域に沿って形成されている。つまり、第２半導体領域５９は、第１主面３の表層部においてトレンチ５５の側壁窓部から露出した露出部５９ａを有している。露出部５９ａは、側壁窓部の全域から露出している。露出部５９ａは、第１主面３からも露出している。

【0160】

前述の主面絶縁膜６１は、第１主面３（第２半導体領域５９）の上からリセス空間７３内に入り込み、トレンチ５５の側壁窓部およびポリシリコン５６の上端部５８を膜状に被覆している。つまり、主面絶縁膜６１は、トレンチ５５の側壁窓部において第２半導体領域５９の露出部５９ａを被覆している。主面絶縁膜６１の絶縁主面のうちトレンチ５５内に位置する部分の外面は、第１主面３に対してトレンチ５５の底壁側に位置していてもよい。むろん、主面絶縁膜６１のうちポリシリコン５６を被覆する部分の外面は、第１主面３よりも上方に位置していてもよい。

【0161】

主面絶縁膜６１がチップ２の酸化物からなる酸化シリコン膜を含む場合、主面絶縁膜６１は側壁窓部を被覆する部分において、第２半導体領域５９のｎ型不純物を含んでいてもよい。つまり、主面絶縁膜６１は、側壁窓部においてもポリシリコン５６のｎ型不純物を含んでいてもよい。前述の複数のカソードビア電極６２は、トレンチ５５の壁面から内方に間隔を空けて形成され、トレンチ５５内においてポリシリコン５６の上端部５８に機械的および電気的に接続されている。

【0162】

図９Ｃを参照して、トレンチ構造５４は、ポリシリコン５６の上端部５８を被覆するシリサイド層７４を含んでいてもよい。シリサイド層７４は、ポリシリコン５６の上端部５８と一体化していてもよい。シリサイド層７４は、ポリシリコン５６の上端部５８を金属材料によってシリサイド化したポリサイド領域からなることが好ましい。シリサイド層７４は、ＴｉＳｉ層、ＴｉＳｉ_２層、ＮｉＳｉ層、ＣｏＳｉ層、ＣｏＳｉ_２層、ＭｏＳｉ_２層およびＷＳｉ_２層のうちの少なくとも１つを含んでいてもよい。

【0163】

シリサイド層７４は、ポリシリコン５６の上端部５８に沿って層状または膜状に延びている。シリサイド層７４は、高濃度不純物領域５７の底部から間隔を空けてポリシリコン５６の上端部５８側に形成されていてもよい。つまり、シリサイド層７４は、ポリシリコン５６のｎ型不純物および高濃度不純物領域５７のｎ型不純物を含んでいてもよい。むろん、高濃度不純物領域５７のほぼ全域がシリサイド層７４に置換されていてもよい。

【0164】

この形態では、単一のシリサイド層７４がポリシリコン５６の上端部５８に形成されている。シリサイド層７４は、平面視においてトレンチ５５に沿って第２方向Ｙに延びる帯状に形成されている。むろん、複数のシリサイド層７４が、平面視においてトレンチ５５に沿って間隔を空けて形成されていてもよい。

【0165】

シリサイド層７４は、平面視および断面視においてトレンチ５５の壁面から内方に間隔を空けてポリシリコン５６の上端部５８に形成されていてもよい。この場合、シリサイド層７４は、平面視においてトレンチ５５の壁面の全周から内方に間隔を空けて形成されていてもよい。つまり、シリサイド層７４は、平面視においてポリシリコン５６（低濃度不純物領域）の一部によって取り囲まれていてもよい。

【0166】

シリサイド層７４は、第１主面３に沿う水平方向（第１方向Ｘおよび第２方向Ｙ）にポリシリコン５６の一部を挟んで第１主面３の表層部に対向していてもよい。むろん、シリサイド層７４は、チップ２の表層部に接するようにポリシリコン５６の上端部５８の全域を被覆していてもよい。むろん、シリサイド層７４は、第２半導体領域５９の表層部の一部または全部に形成されていてもよい。この場合、シリサイド層７４は、第１主面３（チップ２）を金属材料によってシリサイド化したシリサイド領域からなることが好ましい。

【0167】

前述の主面絶縁膜６１は、シリサイド層７４を被覆する部分を有していてもよい。むろん、シリサイド層７４を露出させる主面絶縁膜６１が形成されていてもよい。前述の複数のカソードビア電極６２は、シリサイド層７４に機械的および電気的に接続されている。つまり、複数のカソードビア電極６２は、シリサイド層７４を介して高濃度不純物領域５７およびポリシリコン５６に接続されていている。複数のカソードビア電極６２は、シリサイド層７４とオーミック接触を形成している。

【0168】

前述のリセス５８ａは、この形態では、シリサイド層７４に形成されている。むろん、リセス５８ａは、シリサイド層７４を貫通してポリシリコン５６を露出させていてもよい。トレンチ構造５４がシリサイド層７４を有する構成は、第１～第２変形例にも適用可能である。

【0169】

具体的な図示は省略されるが、ビア電極の接続対象となる構造物にはシリサイド層７４と同様のシリサイド層が形成されていてもよい。つまり、第１ゲート電極１７の表層部、第１ドレイン領域１９（第１ドレイン表層領域２０）の表層部、第１ソース領域２１（第１ソース表層領域２２）の表層部、第２ゲート電極２７の表層部、第２ドレイン領域２９（第２ドレイン表層領域３０）の表層部、第２ソース領域３１（第２ソース表層領域３２）の表層部、および、コンタクト領域６０の表層部には、シリサイド層がそれぞれ形成されていてもよい。

【0170】

図９Ｄを参照して、トレンチ構造５４は、必ずしも高濃度不純物領域５７を含む必要はない。したがって、高濃度不純物領域５７を有さないトレンチ構造５４が採用されてもよい。この場合、前述の主面絶縁膜６１は、トレンチ構造５４を被覆する部分においてポリシリコン５６を被覆する。また、前述のカソードビア電極６２は、ポリシリコン５６に接続される。トレンチ構造５４が高濃度不純物領域５７を有さない構成は、第１～第３変形例にも適用可能である。

【0171】

以上、半導体装置は、チップ２、ｐ型（第１導電型）の第１半導体領域６、トレンチ構造５４およびｎ型（第２導電型）の第２半導体領域５９を含む。チップ２は、第１主面３を有している。第１半導体領域６は、少なくとも第１主面３の表層部に形成されている。トレンチ構造５４は、トレンチ５５およびｎ型のポリシリコン５６を含む。

【0172】

トレンチ５５は、第１半導体領域６内に位置するように第１主面３に形成されている。ポリシリコン５６は、トレンチ５５内においてチップ２に機械的および電気的に接続されている。第２半導体領域５９は、トレンチ構造５４の壁面に沿うように第１主面３の表層部に形成されている。第２半導体領域５９は、第１半導体領域６とフォトダイオードとしてのｐｎ接合部を形成している。

【0173】

この構成によれば、トレンチ構造５４を利用してチップ２内の比較的深い領域にｐｎ接合部を形成できる新規なレイアウトを有するフォトダイオードを有する半導体装置１Ａを提供できる。

【0174】

第２半導体領域５９は、ポリシリコン５６のｎ型不純物と同一種類のｎ型不純物を含むことが好ましい。第２半導体領域５９は、ポリシリコン５６よりも低い不純物濃度を有していることが好ましい。第２半導体領域５９は、ポリシリコン５６を起点に漸減する濃度勾配を有していることが好ましい。

【0175】

トレンチ構造５４は、ポリシリコン５６内においてポリシリコン５６よりも高いｎ型不純物濃度を有するｎ型の高濃度不純物領域５７を含むことが好ましい。高濃度不純物領域５７は、トレンチ５５の底壁から間隔を空けてポリシリコン５６の表層部に形成されていることが好ましい。高濃度不純物領域５７は、トレンチ５５の深さ範囲の中間部からトレンチ５５の開口側に間隔を空けて形成されていることが好ましい。

【0176】

高濃度不純物領域５７は、トレンチ５５内においてポリシリコン５６の内方部から周縁部に向けて漸減する濃度勾配を形成していることが好ましい。高濃度不純物領域５７は、ポリシリコン５６のｎ型不純物とは異なる種類のｎ型不純物を含むことが好ましい。

【0177】

半導体装置１Ａは、第１主面３を被覆する層間絶縁膜３３、および、層間絶縁膜３３内でポリシリコン５６に電気的に接続されたカソードビア電極６２（ビア電極）を含むことが好ましい。カソードビア電極６２は、第２半導体領域５９から間隔を空けてポリシリコン５６に機械的および電気的に接続されていることが好ましい。カソードビア電極６２は、第２半導体領域５９に対する機械的接続部を有さないことが好ましい。カソードビア電極６２は、高濃度不純物領域５７とオーミック接触を形成していることが好ましい。

【0178】

半導体装置１Ａは、層間絶縁膜３３の上でカソードビア電極６２に電気的に接続されたカソード配線６４を含むことが好ましい。半導体装置１Ａは、トレンチ構造５４から間隔を空けて第１主面３の表層部に形成されたｐ型のコンタクト領域６０を含むことが好ましい。コンタクト領域６０は、第１半導体領域６のｐ型不純物濃度よりも高いｐ型不純物濃度を有していることが好ましい。

【0179】

コンタクト領域６０は、平面視においてトレンチ構造５４に沿って帯状に延びていることが好ましい。コンタクト領域６０は、平面視においてトレンチ構造５４を取り囲む環状に形成されていることが好ましい。半導体装置１Ａは、層間絶縁膜３３内でコンタクト領域６０に電気的に接続されたアノードビア電極６３（ビア電極）を含むことが好ましい。半導体装置１Ａは、層間絶縁膜３３の上でアノードビア電極６３に電気的に接続されたアノード配線６５を含むことが好ましい。

【0180】

半導体装置１Ａは、第１主面３に設けられた受光領域９、および、受光領域９を他の領域から電気的に分離する第２領域分離構造５０を含むことが好ましい。この場合、トレンチ構造５４は、受光領域９に形成される。また、第２半導体領域５９は、受光領域９においてトレンチ構造５４の壁面に沿うように形成される。

【0181】

半導体装置１Ａは、第１主面３に設けられたＣＭＩＳ領域８（トランジスタ領域）を含んでいてもよい。この場合、受光領域９は、第１主面３においてＣＭＩＳ領域８とは異なる領域に設けられる。ＣＭＩＳ領域８は、第２プレーナゲート構造２５（プレーナゲート構造）、ｎ型の第２ドレイン領域２９（ドレイン領域）およびｎ型の第２ソース領域３１（ソース領域）を含んでいてもよい。

【0182】

第２プレーナゲート構造２５は、第１主面３の上に配置されている。第２ドレイン領域２９は、第１主面３の表層部において第２プレーナゲート構造２５に対して一方側の領域に形成されている。第２ソース領域３１は、第１主面３の表層部において第２プレーナゲート構造２５に対して他方側の領域に形成されている。

【0183】

ポリシリコン５６は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物濃度よりも低いｎ型不純物濃度を有していてもよい。第２半導体領域５９は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物濃度よりも低いｎ型不純物濃度を有していてもよい。高濃度不純物領域５７は、第２ドレイン領域２９（第２ソース領域３１）のｎ型不純物濃度よりも高いｎ型不純物濃度を有していてもよい。

【0184】

第２プレーナゲート構造２５は、第１主面３の上に配置された第２ゲート絶縁膜２６（ゲート絶縁膜）、および、第２ゲート絶縁膜２６の上に配置された第２ゲート電極２７（ゲート電極）を含む。第２ゲート電極２７は、導電性ポリシリコンを含むことが好ましい。この場合、ポリシリコン５６は、第２ゲート電極２７とは異なる不純物濃度を有していることが好ましい。

【0185】

図１０は、第２実施形態に係る半導体装置１Ｂの受光領域９を示す平面図である。図１１は、図１０のXI-XI線に沿う断面図である。図１２は、図１０のXII-XII線に沿う断面図である。図１０～図１２を参照して、半導体装置１Ｂは、受光領域９において間隔を空けて第１主面３に配列された複数のトレンチ構造５４を有している。

【0186】

複数のトレンチ構造５４は、第１方向Ｘまたは第２方向Ｙに間隔を空けて配列されていてもよい。複数のトレンチ構造５４は、この形態では、第２方向Ｙに間隔を空けて配列されている。トレンチ構造５４の個数は２つ以上であればよく、特定の個数に制限されない。この形態では、一例として、４つのトレンチ構造５４が設けられている。

【0187】

複数のトレンチ構造５４は、等間隔に配列されていることが好ましい。むろん、複数のトレンチ構造５４は不等間隔に配列されていてもよい。各トレンチ構造５４は、この形態では、平面視において四角形状に形成されている。複数のトレンチ構造５４は、平面視において多角形状、円形状または楕円形状に形成されていてもよい。その他、各トレンチ構造５４の構成は、第１実施形態の場合と同様である。むろん、第１～第４変形例に係る構成が、各トレンチ構造５４に適用されてもよい。

【0188】

半導体装置１Ｂは、受光領域９において複数のトレンチ構造５４の壁面に沿うようにチップ２内に形成された複数の第２半導体領域５９を含む。複数の第２半導体領域５９は、複数のトレンチ構造５４に対して１対１の対応関係でそれぞれ形成されている。各第２半導体領域５９は、断面視において対応するトレンチ構造５４の側壁および底壁に沿って形成され、トレンチ構造５４の開口側において第１主面３から露出している。

【0189】

複数の第２半導体領域５９は、第１実施形態の場合と同様、対応するトレンチ構造５４のポリシリコン５６を固相拡散源として第１半導体領域６中にｎ型不純物（５価元素）を拡散させた領域（拡散領域）からなる。第２半導体領域５９は、対応するトレンチ構造５４の側壁および底壁に沿うｐｎ接合部を形成している。

【0190】

第１主面３に対する各ｐｎ接合部の深さ位置は、各トレンチ構造５４のトレンチ深さＤによって調節される。複数のトレンチ構造５４は、互いに等しいトレンチ深さＤを有していることが好ましい。むろん、複数のトレンチ深さＤは検出すべき入射光の波長帯に応じて適宜調節可能であり、複数のトレンチ構造５４は互いに異なるトレンチ深さＤを有していてもよい。この場合、入射光の検出感度をトレンチ構造５４毎に調節できる。

【0191】

複数の第２半導体領域５９は、平面視において対応するトレンチ構造５４の壁面を取り囲む環状（この形態では四角環状）にそれぞれ形成されている。複数の第２半導体領域５９は、この形態では、隣り合う複数のトレンチ構造５４の間の領域において接続されている。これにより、第１主面３の表層部には、複数のトレンチ構造５４を一括して包含する単一の第２半導体領域５９が形成されている。

【0192】

各第２半導体領域５９のうち対応するトレンチ構造５４の側壁に沿う部分は、トレンチ構造５４の側壁に沿って第１主面３に対して傾斜して延びている。トレンチ構造５４の側壁が第１主面３に対して垂直に形成されている場合、各第２半導体領域５９は第１主面３に対して垂直に延びていてもよい。各第２半導体領域５９のうち対応するトレンチ構造５４の底壁に沿う部分は、トレンチ構造５４の底壁に対して平行に延びている。トレンチ構造５４の底壁が円弧状に形成されている場合、各第２半導体領域５９は底壁に沿って円弧状に湾曲していてもよい。

【0193】

複数の第２半導体領域５９は、この形態では、複数のトレンチ構造５４の下方の領域において複数の膨出部７５および複数の窪み部７６を形成している。複数の膨出部７５は、複数のトレンチ構造５４の底壁に沿う部分にそれぞれ形成されている。複数の膨出部７５は、第２主面４側に向かう円弧状に膨出している。各膨出部７５は、対応するトレンチ構造５４のトレンチ５５幅よりも幅広に形成されている。

【0194】

複数の窪み部７６は、複数の膨出部７５の浅部同士が接続部に形成された部分であり、複数のトレンチ構造５４の間の領域にそれぞれ形成されている。複数の窪み部７６は、複数の膨出部７５の最深部に対して第１主面３側に位置している。むろん、複数の第２半導体領域５９は、複数の膨出部７５および複数の窪み部７６が形成されないように接続されていてもよい。

【0195】

複数の第２半導体領域５９は、対応するトレンチ構造５４の壁面の全域に渡ってポリシリコン５６に機械的および電気的に接続されている。第２半導体領域５９は、対応するトレンチ構造５４の開口端（第１主面３の表層部）においてポリシリコン５６の一部を介して高濃度不純物領域５７に対向する部分を有し、ポリシリコン５６の一部を介して高濃度不純物領域５７に電気的に接続されている。第２半導体領域５９は、高濃度不純物領域５７の底部に対して対応するトレンチ構造５４の底壁側の領域においてポリシリコン５６に接続されている。

【0196】

図１３は、図１２の第３ラインＬ３に沿う濃度勾配を示すグラフである。図１２を参照して、第３ラインＬ３は、複数のトレンチ構造５４（ポリシリコン５６）、複数の第２半導体領域５９および第１半導体領域６を通過するように、複数のトレンチ構造５４の厚さ範囲中間部を水平方向（第１方向Ｘ）に横切るように設定された仮想ラインである。

【0197】

図１３において、縦軸は不純物濃度［ｃｍ^－３］を示し、横軸は第２方向Ｙの距離［μｍ］を示している。ここでは、複数の第２半導体領域５９の濃度勾配が具体的に示されている。各トレンチ構造５４内の濃度勾配については、図８Ａおよび図８Ｂに係る説明が適用される。

【0198】

図１３を参照して、複数の第２半導体領域５９は、対応するトレンチ構造５４の壁面（ポリシリコン５６の周縁部５６ｂ）を起点に漸減する濃度勾配をそれぞれ有している。複数の第２半導体領域５９のｎ型不純物濃度は、トレンチ構造５４の壁面（ポリシリコン５６の周縁部５６ｂ）から単調に減少している。

【0199】

複数の第２半導体領域５９のうち対応するトレンチ構造５４の側壁を被覆する部分では、当該側壁を起点に水平方向に沿ってｎ型不純物濃度が漸減する。一方、複数の第２半導体領域５９のうち対応するトレンチ構造５４の底壁を被覆する部分では、当該底壁を起点にチップ２の厚さにｎ型不純物濃度が漸減する。

【0200】

複数の第２半導体領域５９の接続部では、ｎ型不純物濃度が減少から増加に転じる濃度勾配が形成されている。これにより、複数のトレンチ構造５４の間の領域には、ｎ型不純物濃度のピーク値Ｐｅが形成されている。ピーク値Ｐｅは、一方側のポリシリコン５６から拡散されたｎ型不純物および他方側のポリシリコン５６から拡散されたｎ型不純物が隣り合う複数のトレンチ構造５４の間の領域で重なり合うことによって形成されている。

【0201】

ピーク値Ｐｅは、この形態では、ポリシリコン５６のｎ型不純物濃度よりも低い。むろん、ピーク値Ｐｅは、ポリシリコン５６のｎ型不純物濃度よりも高くなるように調節されてもよい。ピーク値Ｐｅは、複数のトレンチ構造５４の間隔、ポリシリコン５６のｎ型不純物濃度、熱拡散処理の条件等によって調整される。ピーク値Ｐｅの調節は、ｐｎ接合部（フォトダイオード）の電気的特性の調節に寄与する。

【0202】

図９および図１０を再度参照して、前述のコンタクト領域６０は、この形態では、平面視において複数のトレンチ構造５４および複数の第２半導体領域５９を一括して取り囲む環状に形成されている。これにより、コンタクト領域６０は、第１半導体領域６の一部を挟んで水平方向に複数のトレンチ構造５４および複数の第２半導体領域５９に対向している。

【0203】

前述の複数のカソードビア電極６２は、複数のポリシリコン５６にそれぞれ接続されている。この形態では、単一のカソードビア電極６２が１対１の対応関係で各ポリシリコン５６に接続されている。むろん、複数のカソードビア電極６２が各ポリシリコン５６に接続されていてもよい。

【0204】

前述のカソード配線６４は、この形態では、層間絶縁膜３３の上において複数のカソードビア電極６２に接続されている。これにより、カソード配線６４は、複数のカソードビア電極６２を介して複数のトレンチ構造５４（複数のポリシリコン５６）に電気的に接続されている。むろん、複数のカソード配線６４が、複数のカソードビア電極６２に接続されていてもよい。つまり、複数のカソード配線６４が、複数のカソードビア電極６２を介して複数のトレンチ構造５４（複数のポリシリコン５６）に電気的に接続されていてもよい。

【0205】

図１４は、第２実施形態に係る第２半導体領域５９の変形例を示す断面図である。第２実施形態では、複数の第２半導体領域５９が互いに接続された例が示された。しかし、図１４に示されるように、複数の第２半導体領域５９は、隣り合う複数のトレンチ構造５４の間の領域において互いに間隔を空けて形成されていてもよい。

【0206】

この場合、複数の第２半導体領域５９は、隣り合う複数のトレンチ構造５４の間の領域において、第１半導体領域６の一部を挟んで互いに対向する。つまり、複数の第２半導体領域５９は、隣り合う複数のトレンチ構造５４の間の領域においてもｐｎ接合部を形成する。この場合、前述のピーク値Ｐｅ（図１３参照）は、複数のトレンチ構造５４の間の領域に形成されない。

【0207】

図１５は、第３実施形態に係る半導体装置１Ｃの受光領域９を示す平面図である。図１６は、図１５のXVI-XVI線に沿う断面図である。図１５および図１６を参照して、半導体装置１Ｃは、半導体装置１Ｂと同様、受光領域９において間隔を空けて第１主面３に配列された複数のトレンチ構造５４を有している。複数のトレンチ構造５４は、第１方向Ｘまたは第２方向Ｙに間隔を空けて配列されていてもよい。

【0208】

複数のトレンチ構造５４は、この形態では、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。むろん、複数のトレンチ構造５４は、第２方向Ｙに間隔を空けて配列され、第１方向Ｘに延びる帯状にそれぞれ形成されていてもよい。

【0209】

トレンチ構造５４の個数は２つ以上であればよく、特定の個数に制限されない。この形態では、一例として、４つのトレンチ構造５４が設けられている。その他、各トレンチ構造５４の構成は、第１～第２実施形態の場合と同様である。むろん、第１～第４変形例に係る構成が、各トレンチ構造５４に適用されてもよい。

【0210】

半導体装置１Ｃは、第２実施形態の場合と同様、受光領域９において複数のトレンチ構造５４の壁面に沿うようにチップ２内に形成された複数の第２半導体領域５９を含む。複数の第２半導体領域５９は、平面視において対応するトレンチ構造５４の壁面を取り囲む環状（この形態では長方形環状）にそれぞれ形成されている。その他、各第２半導体領域５９の構成は、第１～第２実施形態の場合と同様である（図１０～図１４も参照）。

【0211】

前述の複数のカソードビア電極６２は、複数のポリシリコン５６にそれぞれ接続されている。この形態では、各ポリシリコン５６に対して複数のカソードビア電極６２が１対多の対応関係でそれぞれ接続されている。むろん、各ポリシリコン５６に対して単一のカソードビア電極６２が接続されていてもよい。

【0212】

前述のカソード配線６４は、この形態では、層間絶縁膜３３の上において複数のカソードビア電極６２に接続されている。これにより、カソード配線６４は、複数のカソードビア電極６２を介して複数のトレンチ構造５４（複数のポリシリコン５６）に電気的に接続されている。むろん、複数のカソード配線６４が、複数のカソードビア電極６２に接続されていてもよい。つまり、複数のカソード配線６４が、複数のカソードビア電極６２を介して複数のトレンチ構造５４（複数のポリシリコン５６）に電気的に接続されていてもよい。

【0213】

図１７は、第４実施形態に係る半導体装置１Ｄの受光領域９を示す平面図である。図１８は、図１７のXVIII-XVIII線に沿う断面図である。図１９は、図１７のXIX-XIX線に沿う断面図である。半導体装置１Ｄは、半導体装置１Ｂの構成および半導体装置１Ｃの構成を組み合わせた形態を有している。

【0214】

図１７～図１９を参照して、半導体装置１Ｄは、受光領域９において第１方向Ｘおよび第２方向Ｙに間隔を空けて第１主面３に配列された複数のトレンチ構造５４を有している。複数のトレンチ構造５４は、この形態では、平面視において第１主面３に十字路が区画されるように第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。

【0215】

行列状のレイアウトでは、第１方向Ｘに配列された複数のトレンチ構造５４が、平面視において第２方向Ｙに他の複数のトレンチ構造５４に対向する。また、第２方向Ｙに配列された複数のトレンチ構造５４が、平面視において第１方向Ｘに他の複数のトレンチ構造５４に対向する。

【0216】

むろん、複数のトレンチ構造５４は、平面視において第１主面３にＴ字路が区画されるように第１方向Ｘおよび第２方向Ｙに千鳥状に配列されていてもよい。千鳥状のレイアウトでは、第１方向Ｘに配列された複数のトレンチ構造５４が、平面視において第２方向Ｙに他の複数のトレンチ構造５４の間の領域に対向してもよい。また、第２方向Ｙに配列された複数のトレンチ構造５４が、平面視において第１方向Ｘに他の複数のトレンチ構造５４の間の領域に対向してもよい。

【0217】

半導体装置１Ｄは、第２～第３実施形態の場合と同様、受光領域９において複数のトレンチ構造５４の壁面に沿うようにチップ２内に形成された複数の第２半導体領域５９を含む。複数の第２半導体領域５９は、平面視において対応するトレンチ構造５４の壁面を取り囲む環状（この形態では長方形環状）にそれぞれ形成されている。

【0218】

つまり、複数の第２半導体領域５９は、複数のトレンチ構造５４の配列に対応して、第１方向Ｘおよび第２方向Ｙに沿って互いに間隔を空けて、または、互いに接続されるように、第１主面３の表層部に形成される。その他、各第２半導体領域５９の構成は、第１～第３実施形態の場合と同様である（図１０～図１４も参照）。

【0219】

前述の複数のカソードビア電極６２は、複数のポリシリコン５６にそれぞれ接続されている。この形態では、各ポリシリコン５６に対して単一のカソードビア電極６２が１対１の対応関係で接続されている。むろん、各ポリシリコン５６に対して複数のカソードビア電極６２が接続されていてもよい。

【0220】

前述のカソード配線６４は、この形態では、層間絶縁膜３３の上において複数のカソードビア電極６２に接続されている。これにより、カソード配線６４は、複数のカソードビア電極６２を介して複数のトレンチ構造５４（複数のポリシリコン５６）に電気的に接続されている。むろん、複数のカソード配線６４が、複数のカソードビア電極６２に接続されていてもよい。つまり、複数のカソード配線６４が、複数のカソードビア電極６２を介して複数のトレンチ構造５４（複数のポリシリコン５６）に電気的に接続されていてもよい。

【0221】

図２０は、第５実施形態に係る半導体装置１Ｅを示す平面図である。図２１は、図２０の半導体装置１Ｅの一要部を示す断面図である。図２２は、第５実施形態に係る受光領域９の変形例を示す断面図である。

【0222】

半導体装置１Ｅは、複数の受光領域９を含む。複数の受光領域９は、この形態では、第１主面３の周縁部において互いに隣り合うように第１主面３に設けられている。むろん、複数の受光領域９は、任意であり、第１主面３の内方部に設けられていてもよい。また、複数の受光領域９のうちの少なくとも１つは、他の受光領域９に隣り合わないように他の回路デバイス領域７の間の領域に介在されていてもよい。

【0223】

各受光領域９は、前述の第２領域分離構造５０によって他の領域から電気的に分離されている。各受光領域９は、第１～第４実施形態に係る受光領域９のいずれか１つであってもよい。すなわち、複数の受光領域９は、同一の内部構造を有していてもよいし、異なる内部構造を有していてもよい。

【0224】

複数の受光領域９は、異なる波長帯の入射光を検出する領域であってもよい。各受光領域９は、紫外光、青色光、緑色光、黄色光、赤色光および赤外光から選択されるいずれか１つの波長帯を有する入射光を検出する領域であってもよい。たとえば、複数の受光領域９は、第１波長の入射光を検出する第１受光領域９Ａ、第１波長よりも小さい第２波長の入射光を検出する第２受光領域９Ｂ、および、第２波長よりも小さい第３波長の入射光を検出する第３受光領域９Ｃを含んでいてもよい。

【0225】

むろん、図２２を参照して、複数の受光領域９は、互いに異なるトレンチ深さＤを有するトレンチ構造５４を含んでいてもよい。つまり、複数のトレンチ構造５４は、互いに異なるトレンチ深さＤで複数の受光領域９に形成されていてもよい。複数のトレンチ深さＤは、検出すべき入射光の波長帯に応じて調節されてもよい。

【0226】

第１受光領域９Ａは、比較的小さいトレンチ深さＤを有するトレンチ構造５４を含んでいてもよい。第２受光領域９Ｂは、第１受光領域９Ａ側のトレンチ深さＤよりも大きいトレンチ深さＤを有するトレンチ構造５４を含んでいてもよい。第３受光領域９Ｃは、第２受光領域９Ｂ側のトレンチ深さＤよりも大きいトレンチ深さＤを有するトレンチ構造５４を含んでいてもよい。

【0227】

これらの構成によれば、異なるトレンチ深さＤを有するトレンチ構造５４に沿って異なる深さの第２半導体領域５９（ｐｎ接合部）を形成できる。したがって、異なる波長帯の入射光を複数の受光領域９によって適切に検出できる。

【0228】

以下、半導体装置１Ａ～１Ｅに適用される製造方法例が示される。図２３Ａ～図２３Ｗは、半導体装置１Ａ～１Ｅの製造方法例を示す断面図である。以下では、半導体装置１Ａの製造方法が例示される。半導体装置１Ｂ～１Ｅは、半導体装置１Ａの製造方法において各種マスクのレイアウトの変更し、トレンチ構造５４の個数やレイアウトを調節することによって得られる。

【0229】

図２３Ａを参照して、チップ２のベースとしての板状（たとえば円板状または多角板状）のウエハ８０（この形態ではシリコンウエハ）が用意される。ウエハ８０は、一方側の第１ウエハ主面８１および他方側の第２ウエハ主面８２を有している。第１ウエハ主面８１および第２ウエハ主面８２は、チップ２の第１主面３および第２主面４にそれぞれ対応している。

【0230】

ウエハ８０は、その内部に第１半導体領域６を有している。第１半導体領域６は、ウエハ８０内において少なくとも第１ウエハ主面８１の表層部に形成されている。第１半導体領域６は、第１ウエハ主面８１から露出していることが好ましい。第１半導体領域６は、この形態では、ウエハ８０の厚さ範囲の全域に形成され、第１ウエハ主面８１および第２ウエハ主面８２から露出している。

【0231】

具体的には、第１半導体領域６は、ウエハ８０の全域において第１ウエハ主面８１および第２ウエハ主面８２に沿って延びる層状に形成されている。この形態では、ウエハ８０はｐ型の半導体ウエハからなる単層構造を有し、第１半導体領域６はｐ型の半導体ウエハを利用して形成されている。

【0232】

次に、半導体装置１Ａ（半導体装置１Ｂ～１Ｅ）にそれぞれ対応した複数のデバイス形成領域８３がウエハ８０（第１ウエハ主面８１）に設定される。たとえば、複数のデバイス形成領域８３は、第１方向Ｘおよび第２方向Ｙに沿って行列状に設定される。デバイス形成領域８３は、複数の回路デバイス領域７を含む。

【0233】

複数の回路デバイス領域７は、少なくとも１つのＣＭＩＳ領域８および少なくとも１つの受光領域９を含む。図２３Ａ～図２３Ｗでは、紙面左側にＣＭＩＳ領域８が示され、紙面右側に受光領域９が示されている。ＣＭＩＳ領域８は、第１ＭＩＳ領域８ａおよび第２ＭＩＳ領域８ｂを含む。

【0234】

次に、図２３Ｂを参照して、第１ウエハ主面８１の上に無機マスク８４が形成される。無機マスク８４の形成工程は、ウエハ８０とは異なる材質からなる無機マスク８４を形成する工程を含む。具体的には、無機マスク８４は、ウエハ８０のエッチングレートとは異なるエッチングレートを有する無機物膜を第１ウエハ主面８１の上に形成する工程を含む。無機マスク８４の形成工程は、この形態では、第１無機絶縁膜８５の形成工程および第２無機絶縁膜８６の形成工程を含む。

【0235】

第１無機絶縁膜８５の形成工程は、第１ウエハ主面８１を被覆する第１無機絶縁膜８５を形成する工程を含む。第１無機絶縁膜８５は、酸化シリコン膜であってもよい。第１無機絶縁膜８５は、ＣＶＤ（Chemical Vapor Deposition）法および／または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。酸化処理法では、第１ウエハ主面８１に対する酸化処理によって第１無機絶縁膜８５が形成される。

【0236】

第２無機絶縁膜８６の形成工程は、第１無機絶縁膜８５を被覆する第２無機絶縁膜８６を形成する工程を含む。第２無機絶縁膜８６は、第１無機絶縁膜８５とは異なる絶縁体を含む。第２無機絶縁膜８６は、窒化シリコン膜であってもよい。第２無機絶縁膜８６は、ＣＶＤ法によって形成されてもよい。第２無機絶縁膜８６は、第１無機絶縁膜８５よりも厚く形成されることが好ましい。無機マスク８４は、第１無機絶縁膜８５または第２無機絶縁膜８６からなる単層構造を有していてもよい。

【0237】

次に、所定パターンを有する第１マスクＭ１が無機マスク８４の上に形成される。たとえば、第１マスクＭ１は、レジストマスク（有機マスク）である。第１マスクＭ１は、受光領域９においてトレンチ５５を形成すべき領域を露出させ、それ以外の領域を被覆するレイアウトを有している。

【0238】

次に、第１マスクＭ１を介するエッチング法によって第２無機絶縁膜８６の不要な部分が除去される。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。次に、第１マスクＭ１を介するエッチング法によって第１無機絶縁膜８５の不要な部分が除去される。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。これにより、トレンチ５５を形成すべき領域を露出させる少なくとも１つ（この形態では１つ）の開口８７を有する無機マスク８４が第１ウエハ主面８１の上に形成される。第１マスクＭ１は、その後、除去される。

【0239】

次に、図２３Ｃを参照して、無機マスク８４を介するエッチング法によって第１ウエハ主面８１の不要な部分が除去される。これにより、第１ウエハ主面８１のうち開口８７から露出した部分に開口８７のレイアウトに対応したレイアウトを有するトレンチ５５が形成される。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。比較的大きいトレンチ深さＤを有するトレンチ５５が形成される場合、ボッシュ法によってトレンチ５５が形成されてもよい。

【0240】

次に、図２３Ｄを参照して、トレンチ５５を埋めて無機マスク８４を被覆するｎ型のポリシリコン層８８が形成される。ポリシリコン層８８は、トレンチ５５の壁面および無機マスク８４の外面に沿って膜状に堆積される。ポリシリコン層８８は、断面視においてトレンチ５５の両側壁を被覆する部分がトレンチ５５の内方部において一体化するまで積層される。たとえば、ポリシリコン層８８は、ｎ型不純物（５価元素）をドーパントとして使用したＣＶＤ法によって形成されてもよい。ＣＶＤ法は、減圧ＣＶＤ法および／またはプラズマＣＶＤ法であってもよい。

【0241】

次に、図２３Ｅを参照して、ポリシリコン層８８のうちトレンチ５５内に位置する部分をｎ型不純物の固相拡散源として利用して、熱拡散法によってポリシリコン層８８中のｎ型不純物を第１半導体領域６中に拡散させる。これにより、第１半導体領域６内においてトレンチ５５の壁面に沿うｎ型の第２半導体領域５９が形成される。第２半導体領域５９は、第１半導体領域６とフォトダイオードとしてのｐｎ接合部を形成する。

【0242】

ポリシリコン層８８のうちトレンチ５５外に位置する部分は、無機マスク８４を挟んで第１ウエハ主面８１に対向している。したがって、無機マスク８４は、ポリシリコン層８８中のｎ型不純物が第１ウエハ主面８１側から第１半導体領域６中に拡散することを抑制するバリア膜として機能する。

【0243】

これにより、トレンチ５５の壁面に沿って層状に延びる一方で、第１ウエハ主面８１の表層部において水平方向に層状に引き出された部分を有さない第２半導体領域５９が形成される。この工程で形成される第２半導体領域５９の構成の具体的な説明は、前述の第１～第４実施形態の通りであるので省略される。

【0244】

比較的深く、かつ、比較的広い範囲にｎ型不純物の拡散領域を有する第２半導体領域５９の形成工程では、比較的大きい熱負荷がウエハ８０に付与される。したがって、第２半導体領域５９の形成工程を他の半導体領域（ＣＭＩＳ領域８内の構造物等）の形成工程前に実施することによって、第２半導体領域５９の熱拡散工程に起因する他の半導体領域の不所望な不純物拡散が回避される。たとえば、第２半導体領域５９は、ウエハ８０に対して実施される半導体プロセスにおいて最初に形成される不純物領域であることが好ましい。

【0245】

一方、他の不純物領域の熱拡散工程に起因する第２半導体領域５９のｎ型不純物の拡散範囲は、逆算によって予め調節できる。したがって、第２半導体領域５９の熱拡散工程は、後の工程の熱負荷に起因する拡散範囲を考慮して、ｎ型不純物の拡散範囲を制限する（途中で留める）工程を含むことが好ましい。この方法によれば、一連の工程を通して、第２半導体領域５９を適切に形成できると同時に、他の半導体領域も適切に形成できる。

【0246】

次に、図２３Ｆを参照して、ポリシリコン層８８のうち無機マスク８４を被覆する部分が除去される。ポリシリコン層８８は、研削法および／またはエッチング法によって除去されてもよい。研削法は、ＣＭＰ（Chemical Mechanical Polishing）法であってもよい。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。ポリシリコン層８８がエッチング法によって除去される場合、ポリシリコン層８８は第２無機絶縁膜８６をエッチングストップ層として除去される。

【0247】

次に、第２無機絶縁膜８６が除去される。第２無機絶縁膜８６は、研削法および／またはエッチング法によって除去されてもよい。研削法は、ＣＭＰ法であってもよい。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。第２無機絶縁膜８６がエッチング法によって除去される場合、第２無機絶縁膜８６は第１無機絶縁膜８５をエッチングストップ層として除去される。ポリシリコン層８８が研削法によって除去される場合、第２無機絶縁膜８６はポリシリコン層８８に対する研削法を利用してポリシリコン層８８と同時に除去されてもよい。

【0248】

次に、図２３Ｇを参照して、第１無機絶縁膜８５が除去される。第１無機絶縁膜８５は、研削法および／またはエッチング法によって除去されてもよい。研削法は、ＣＭＰ法であってもよい。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。第１無機絶縁膜８５がエッチング法によって除去される場合、第１無機絶縁膜８５はウエハ８０をエッチングストップ層として除去される。これにより、トレンチ５５内に埋設されたポリシリコン５６を有するトレンチ構造５４が形成される。

【0249】

第２無機絶縁膜８６が研削法によって除去される場合、第１無機絶縁膜８５は第２無機絶縁膜８６に対する研削法を利用してポリシリコン層８８と同時に除去されてもよい。ポリシリコン層８８が研削法によって除去される場合、第２無機絶縁膜８６は、ポリシリコン層８８に対する研削法を利用してポリシリコン層８８と同時に除去されてもよい。

【0250】

たとえば、前述の図７の形態は、第１ウエハ主面８１、無機マスク８４（第２無機絶縁膜８６）およびポリシリコン層８８に対して研削法を実施することによって得られる。たとえば、前述の図９Ａの形態は、開口８７内にポリシリコン層８８の一部が残存している状態においてエッチング法によって無機マスク８４（第１無機絶縁膜８５および第２無機絶縁膜８６を含む積層膜、または、第２無機絶縁膜８６からなる単層膜）を除去することによって得られる。たとえば、前述の図９Ｂの形態は、ポリシリコン層８８のエッチング面が第１ウエハ主面８１よりもトレンチ５５の底壁側に位置するまでポリシリコン層８８をエッチング法によって除去することによって得られる。

【0251】

前述の第２半導体領域５９の拡散工程は、無機マスク８４の除去工程（図２３Ｇ参照）の後（つまり、トレンチ構造５４の形成後）に実施されてもよい。むろん、前述の第２半導体領域５９の拡散工程は、無機マスク８４の除去工程の途中に実施されてもよい。つまり、前述の第２半導体領域５９の拡散工程は、第１無機絶縁膜８５の除去工程（図２３Ｆ参照）および第２無機絶縁膜８６の除去工程（図２３Ｇ参照）の間に実施されてもよい。

【0252】

次に、図２３Ｈを参照して、所定パターンを有する第２マスクＭ２が第１ウエハ主面８１の上に形成される。たとえば、第２マスクＭ２は、ハードマスク（無機マスク）である。第２マスクＭ２は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも一方を含んでいてもよい。第２マスクＭ２は、受光領域９において第１分離トレンチ１１および第２分離トレンチ５１を形成すべき領域を露出させ、それら以外の領域を被覆するレイアウトを有している。

【0253】

次に、第２マスクＭ２を介するエッチング法によって第１ウエハ主面８１の不要な部分が除去される。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。これにより、第１分離トレンチ１１および第２分離トレンチ５１が第１ウエハ主面８１に形成される。

【0254】

次に、図２３Ｉを参照して、第１分離トレンチ１１および第２分離トレンチ５１を埋めて第１ウエハ主面８１を被覆するベース絶縁膜８９が形成される。ベース絶縁膜８９は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも一方を含んでいてもよい。ベース絶縁膜８９は、第２マスクＭ２とは異なる絶縁体を含むことが好ましい。たとえば、ベース絶縁膜８９は、ＣＶＤ法によって形成されてもよい。

【0255】

次に、図２３Ｊを参照して、ベース絶縁膜８９のうち第２マスクＭ２を被覆する部分が除去される。ベース絶縁膜８９は、研削法および／またはエッチング法によって除去されてもよい。研削法は、ＣＭＰ法であってもよい。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。

【0256】

次に、第２マスクＭ２が除去される。第２マスクＭ２は、研削法および／またはエッチング法によって除去されてもよい。研削法は、ＣＭＰ法であってもよい。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。これにより、第１領域分離構造１０および第２領域分離構造５０が形成される。

【0257】

ベース絶縁膜８９が研削法によって除去される場合、第２マスクＭ２はベース絶縁膜８９に対する研削法を利用してベース絶縁膜８９と同時に除去されてもよい。この場合、突出部を有さない第１埋設絶縁体１２および突出部を有さない第２埋設絶縁体５２が形成される。

【0258】

つまり、第１埋設絶縁体１２の端部は第１ウエハ主面８１（ポリシリコン５６の上端部５８）に対して面一に形成され、第２埋設絶縁体５２の端部は第１ウエハ主面８１（ポリシリコン５６の上端部５８）に対して面一に形成される。第１埋設絶縁体１２の端部は第１ウエハ主面８１と１つの研削面を形成し、第２埋設絶縁体５２の端部は第１ウエハ主面８１と１つの研削面を形成する。

【0259】

次に、図２３Ｋを参照して、第１ＭＩＳ領域８ａにおいて第１ゲート絶縁膜１６が第１ウエハ主面８１の上に形成される。第１ゲート絶縁膜１６は、酸化シリコン膜であってもよい。この場合、第１ゲート絶縁膜１６の形成工程は、第１ウエハ主面８１に対する酸化処理工程（たとえば熱酸化処理工程）を含んでいてもよい。むろん、第１ゲート絶縁膜１６は、ＣＶＤ法によって形成されてもよい。

【0260】

また、第２ＭＩＳ領域８ｂにおいて第２ゲート絶縁膜２６が第１ウエハ主面８１の上に形成される。第２ゲート絶縁膜２６は、酸化シリコン膜であってもよい。この場合、第２ゲート絶縁膜２６の形成工程は、第１ウエハ主面８１に対する酸化処理工程（たとえば熱酸化処理工程）を含んでいてもよい。むろん、第２ゲート絶縁膜２６は、ＣＶＤ法によって形成されてもよい。

【0261】

また、受光領域９において主面絶縁膜６１が第１ウエハ主面８１の上に形成される。主面絶縁膜６１は、酸化シリコン膜であってもよい。この場合、主面絶縁膜６１の形成工程は、第１ウエハ主面８１に対する酸化処理工程（たとえば熱酸化処理工程）を含んでいてもよい。むろん、主面絶縁膜６１は、ＣＶＤ法によって形成されてもよい。

【0262】

酸化処理工程が実施される場合、主面絶縁膜６１は、第１ウエハ主面８１を被覆する部分においてウエハ８０の酸化物からなる酸化シリコン膜を含み、ポリシリコン５６を被覆する部分においてポリシリコン５６の酸化物からなる酸化シリコン膜を含む。第１ゲート絶縁膜１６の形成工程、第２ゲート絶縁膜２６の形成工程および主面絶縁膜６１の形成工程は同時に実施されてもよい。むろん、第１ゲート絶縁膜１６の形成工程、第２ゲート絶縁膜２６の形成工程および主面絶縁膜６１の形成工程は別々に実施されてもよい。

【0263】

次に、図２３Ｌを参照して、所定パターンを有する第３マスクＭ３が第１ウエハ主面８１の上に形成される。第３マスクＭ３は、イオン注入マスクとしてのレジストマスク（有機マスク）である。第３マスクＭ３は、第１ＭＩＳ領域８ａの第１ウエハ主面８１を露出させ、それ以外の領域を被覆している。

【0264】

次に、第３マスクＭ３を介するイオン注入法によって、第１ＭＩＳ領域８ａの第１ウエハ主面８１の表層部にｎ型不純物が導入される。その後、第３マスクＭ３が除去され、ｎ型不純物の熱拡散処理を経て第１ウェル領域１４が形成される。第１ウェル領域１４の拡散工程は、ポリシリコン５６のｎ型不純物の拡散工程および第２半導体領域５９のｎ型不純物の拡散工程を含んでいてもよい。

【0265】

次に、図２３Ｍを参照して、所定パターンを有する第４マスクＭ４が第１ウエハ主面８１の上に形成される。第４マスクＭ４は、イオン注入マスクとしてのレジストマスク（有機マスク）である。第４マスクＭ４は、第２ＭＩＳ領域８ｂの第１ウエハ主面８１を露出させ、それ以外の領域を被覆している。

【0266】

次に、第４マスクＭ４を介するイオン注入法によって、第２ＭＩＳ領域８ｂの第１ウエハ主面８１の表層部にｐ型不純物が導入される。その後、第４マスクＭ４が除去され、ｐ型不純物の熱拡散処理を経て第２ウェル領域２４が形成される。第２ウェル領域２４の拡散工程は、ポリシリコン５６のｎ型不純物の拡散工程および第２半導体領域５９のｎ型不純物の拡散工程を含んでいてもよい。第２ウェル領域２４の拡散工程は、第１ウェル領域１４の拡散工程と同時に実施されてもよい。第２ウェル領域２４のｐ型不純物導入工程は、第１ウェル領域１４のｎ型不純物導入工程の前に実施されてもよい。

【0267】

次に、図２３Ｎを参照して、第１ゲート電極１７および第２ゲート電極２７のベースとなるゲート電極層９０が第１ウエハ主面８１の上に形成される。ゲート電極層９０は、ポリシリコンを含み、ＣＶＤ法によって形成されてもよい。

【0268】

次に、所定パターンを有する第５マスクＭ５がゲート電極層９０の上に形成される。第５マスクＭ５は、第１ゲート電極１７および第２ゲート電極２７を形成すべき領域を被覆し、それら以外の領域露出させている。次に、第５マスクＭ５を介するエッチング法によってゲート電極層９０の不要な部分が除去される。これにより、第１ゲート電極１７および第２ゲート電極２７が形成される。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。

【0269】

次に、図２３Ｏを参照して、所定パターンを有する第６マスクＭ６が第１ウエハ主面８１の上に形成される。第６マスクＭ６は、イオン注入マスクとしてのレジストマスク（有機マスク）である。第６マスクＭ６は、第１ＭＩＳ領域８ａの第１ウエハ主面８１を露出させ、それ以外の領域を被覆している。第６マスクＭ６は、第１ＭＩＳ領域８ａにおいて第１ゲート電極１７も露出させている。

【0270】

次に、第６マスクＭ６を介するイオン注入法によって、第１ＭＩＳ領域８ａの第１ウエハ主面８１の表層部にｐ型不純物が導入される。具体的には、ｐ型不純物は、第１ウェル領域１４の表層部および第１ゲート電極１７に導入される。ｐ型不純物は、第１ゲート電極１７をマスク（遮蔽物）として第１ゲート電極１７の側壁に対して自己整合的に導入される。

【0271】

その後、第６マスクＭ６が除去され、ｐ型不純物の熱拡散処理を経て第１ドレイン表層領域２０および第１ソース表層領域２２が形成される。この拡散工程は、ポリシリコン５６のｎ型不純物の拡散工程および第２半導体領域５９のｎ型不純物の拡散工程を含んでいてもよい。

【0272】

次に、図２３Ｐを参照して、所定パターンを有する第７マスクＭ７が第１ウエハ主面８１の上に形成される。第７マスクＭ７は、イオン注入マスクとしてのレジストマスク（有機マスク）である。第７マスクＭ７は、第２ＭＩＳ領域８ｂの第１ウエハ主面８１を露出させ、それ以外の領域を被覆している。第２ＭＩＳ領域８ｂは、第１ＭＩＳ領域８ａにおいて第２ゲート電極２７も露出させている。

【0273】

次に、第７マスクＭ７を介するイオン注入法によって、第２ＭＩＳ領域８ｂの第１ウエハ主面８１の表層部にｎ型不純物が導入される。具体的には、ｎ型不純物は、第２ウェル領域２４の表層部および第２ゲート電極２７に導入される。ｎ型不純物は、第２ゲート電極２７をマスク（遮蔽物）として第２ゲート電極２７の側壁に対して自己整合的に導入される。

【0274】

その後、第７マスクＭ７が除去され、ｎ型不純物の熱拡散処理を経て第２ドレイン表層領域３０および第２ソース表層領域３２が形成される。第２ドレイン表層領域３０（第２ソース表層領域３２）の拡散工程は、ポリシリコン５６のｎ型不純物の拡散工程および第２半導体領域５９のｎ型不純物の拡散工程を含んでいてもよい。

【0275】

第２ドレイン表層領域３０（第２ソース表層領域３２）の拡散工程は、第１ドレイン表層領域２０（第１ソース表層領域２２）の拡散工程と同時に実施されてもよい。第２ドレイン表層領域３０（第２ソース表層領域３２）のｎ型不純物導入工程は、第１ドレイン表層領域２０（第１ソース表層領域２２）のｐ型不純物導入工程の前に実施されてもよい。

【0276】

次に、図２３Ｑを参照して、第１側壁絶縁膜１８および第２側壁絶縁膜２８が形成される。この工程では、第１側壁絶縁膜１８および第２側壁絶縁膜２８のベースとなる絶縁膜（図示せず）が第１ゲート電極１７および第２ゲート電極２７を被覆するように第１ウエハ主面８１の上に形成される。絶縁膜は、ＣＶＤ法によって形成されてもよい。

【0277】

次に、第１ゲート電極１７の側壁および第２ゲート電極２７の側壁に絶縁膜が部分的に残存するように、絶縁膜の不要な部分がエッチング法によって除去される。たとえば、エッチング法は、異方性エッチング法（ドライエッチング法）であってもよい。これにより、第１側壁絶縁膜１８および第２側壁絶縁膜２８が形成される。

【0278】

次に、図２３Ｒを参照して、所定パターンを有する第８マスクＭ８が第１ウエハ主面８１の上に形成される。第８マスクＭ８は、イオン注入マスクとしてのレジストマスク（有機マスク）である。第８マスクＭ８は、第１ＭＩＳ領域８ａおよび受光領域９において、ｐ型の第１ドレイン領域１９、ｐ型の第１ソース領域２１およびｐ型のコンタクト領域６０を形成すべき領域を露出させ、それら以外の領域を被覆している。第８マスクＭ８は、第１ＭＩＳ領域８ａにおいて第１ゲート電極１７および第１側壁絶縁膜１８も露出させている。

【0279】

次に、第８マスクＭ８を介するイオン注入法によって、第１ＭＩＳ領域８ａの第１ウエハ主面８１の表層部にｐ型不純物が導入され、受光領域９の第１ウエハ主面８１の表層部にｐ型不純物が導入される。第１ＭＩＳ領域８ａでは、ｐ型不純物は第１ウェル領域１４の表層部および第１ゲート電極１７に導入される。

【0280】

ｐ型不純物は、第１側壁絶縁膜１８をマスク（遮蔽物）として第１側壁絶縁膜１８に対して自己整合的に導入される。受光領域９では、ｐ型不純物は、第１ウエハ主面８１の表層部において第２領域分離構造５０およびトレンチ構造５４（第２半導体領域５９）から間隔を空けた位置に導入される。

【0281】

その後、第８マスクＭ８が除去され、ｐ型不純物の熱拡散処理を経て第１ドレイン領域１９、第１ソース領域２１およびコンタクト領域６０が形成される。この拡散工程は、ポリシリコン５６のｎ型不純物の拡散工程および第２半導体領域５９のｎ型不純物の拡散工程を含んでいてもよい。第１ドレイン領域１９の形成工程、第１ソース領域２１の形成工程およびコンタクト領域６０の形成工程は、任意の順序で別々に実施されてもよい。

【0282】

次に、図２３Ｓを参照して、所定パターンを有する第９マスクＭ９が第１ウエハ主面８１の上に形成される。第９マスクＭ９は、イオン注入マスクとしてのレジストマスク（有機マスク）である。第９マスクＭ９は、第２ＭＩＳ領域８ｂおよび受光領域９において、ｎ型の第２ドレイン領域２９、ｎ型の第２ソース領域３１およびｎ型の高濃度不純物領域５７を形成すべき領域を露出させ、それら以外の領域被覆している。第９マスクＭ９は、第２ＭＩＳ領域８ｂにおいて第２ゲート電極２７および第２側壁絶縁膜２８も露出させている。第９マスクＭ９は、受光領域９においてトレンチ構造５４（ポリシリコン５６）を露出させている。

【0283】

次に、第９マスクＭ９を介するイオン注入法によって、第２ＭＩＳ領域８ｂの第１ウエハ主面８１の表層部にｎ型不純物が導入され、受光領域９のポリシリコン５６内にｎ型不純物が導入される。第２ＭＩＳ領域８ｂにおいて、ｎ型不純物は第２ウェル領域２４の表層部および第２ゲート電極２７に導入される。ｎ型不純物は、第２側壁絶縁膜２８をマスク（遮蔽物）として第２側壁絶縁膜２８に対して自己整合的に導入される。受光領域９では、ｎ型不純物はポリシリコン５６の上端部５８（表層部）に導入される。

【0284】

その後、第９マスクＭ９が除去され、ｎ型不純物の熱拡散処理を経て第２ドレイン領域２９、第２ソース領域３１および高濃度不純物領域５７が形成される。この拡散工程は、ポリシリコン５６のｎ型不純物の拡散工程および第２半導体領域５９のｎ型不純物の拡散工程を含んでいてもよい。

【0285】

第２ドレイン領域２９等の拡散工程は、第１ドレイン領域１９等の拡散工程と同時に実施されてもよい。第２ドレイン領域２９等のｎ型不純物導入工程は、第１ドレイン領域１９等のｐ型不純物導入工程の前に実施されてもよい。第２ドレイン領域２９の形成工程、第２ソース領域３１の形成工程および高濃度不純物領域５７の形成工程は、任意の順序で別々に実施されてもよい。たとえば、前述の図９Ｄの形態は、ポリシリコン層８８（ポリシリコン５６）に対するｎ型不純物の導入工程を省略することによって得られる。

【0286】

次に、図２３Ｔを参照して、ＣＭＩＳ領域８および受光領域９を被覆する層間絶縁膜３３が第１主面３の上に形成される。層間絶縁膜３３は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜３３は、ＣＶＤ法によって形成されてもよい。

【0287】

次に、図２３Ｕを参照して、所定パターンを有する第１０マスクＭ１０が層間絶縁膜３３の上に形成される。たとえば、第１０マスクＭ１０は、レジストマスク（有機マスク）である。第１０マスクＭ１０は、複数のビア開口を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、第１０マスクＭ１０を介するエッチング法によって層間絶縁膜３３の不要な部分が除去される。これにより、複数のビア開口が層間絶縁膜３３に形成される。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。

【0288】

次に、図２３Ｖを参照して、複数のビア開口を埋めて層間絶縁膜３３を被覆するベース電極９１が形成される。ｎ型のベース電極９１は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。次に、エッチング法によってベース電極９１のうち層間絶縁膜３３の上に位置する部分が除去される。これにより、第１ゲートビア電極３４、第１ドレインビア電極３５、第１ソースビア電極３６、第２ゲートビア電極４０、第２ドレインビア電極４１、第２ソースビア電極４２、カソードビア電極６２およびアノードビア電極６３が形成される。

【0289】

たとえば、ベース電極９１の形成工程に先立って、または、ベース電極９１の形成工程を利用して、シリサイド層７４の形成工程を実施してもよい（図９Ｃ参照）。この場合、複数のビア開口内において接続対象（第１ウエハ主面８１、第１ゲート電極１７、第２ゲート電極２７、ポリシリコン５６等）を被覆する金属膜が形成される。次に、金属膜が熱処理法によって接続対象とシリサイド化される。熱処理法は、ＲＴＡ法（Rapid Thermal Anneal method）法であってもよい。金属膜は、ビア電極の一部として残存されてもよいし、エッチング法等によって除去されてもよい。

【0290】

次に、図２３Ｗを参照して、第１ゲート配線３７、第１ドレイン配線３８、第１ソース配線３９、第２ゲート配線４３、第２ドレイン配線４４、第２ソース配線４５、カソード配線６４およびアノード配線６５が形成される。この工程は、これらの配線のベースとなる電極層を層間絶縁膜３３の上に形成する工程、および、所定パターンを有するマスクを介するエッチング法によって電極層の不要な部分を除去する工程を含む。その後、ウエハ８０がデバイス形成領域８３に沿って切断され、１枚のウエハ８０から複数の半導体装置１Ａが取得される。

【0291】

複数のトレンチ５５が形成される場合、図２３Ｂ～図２３Ｃの工程に変えて、図２４Ａ～図２４Ｄに示される工程が実施される。図２４Ａ～図２４Ｄは、複数のトレンチ５５の形成工程例を示す概略断面図である。図２４Ａ～図２４Ｄは、異なるトレンチ深さＤを有する複数のトレンチ５５の形成工程例も示している。

【0292】

図２４Ａを参照して、複数のトレンチ５５を形成する場合、図２３Ｂの工程に係る第１マスクＭ１のレイアウトが変更され、複数のトレンチ５５を形成すべき領域を露出させる複数の開口８７を有する無機マスク８４が形成される。

【0293】

次に、図２４Ｂを参照して、無機マスク８４を介するエッチング法によって第１ウエハ主面８１の不要な部分が除去され、複数のトレンチ５５が第１ウエハ主面８１に形成される（図２３Ｃ参照）。ほぼ等しいトレンチ深さＤを有する複数のトレンチ構造５４を形成する場合は、この工程の後に、図２３Ｄ以降の工程を実施すればよい。

【0294】

次に、図２４Ｃを参照して、第１トレンチマスクＴＭ１が無機マスク８４の上に形成される。第１トレンチマスクＴＭ１は、トレンチ深さＤを増加させるべき任意のトレンチ５５を露出させ、トレンチ深さＤを維持すべき任意のトレンチ５５を被覆している。次に、第１トレンチマスクＴＭ１を介するエッチング法によって、エッチング対象のトレンチ５５が更に掘り下げられる。第１トレンチマスクＴＭ１は、その後、除去される。

【0295】

次に、図２４Ｄを参照して、異なるトレンチ深さＤを有するトレンチ５５がさらに形成される場合、第２トレンチマスクＴＭ２が無機マスク８４の上に形成される。第２トレンチマスクＴＭ２は、トレンチ深さＤを増加させるべき任意のトレンチ５５を露出させ、トレンチ深さＤを維持すべき任意のトレンチ５５を被覆している。

【0296】

次に、第２トレンチマスクＴＭ２を介するエッチング法によって、エッチング対象のトレンチ５５が更に掘り下げられる。第２トレンチマスクＴＭ２は、その後、除去される。このようにして、異なるトレンチ深さＤを有する複数のトレンチ５５が形成される。この工程の後、図２３Ｄ以降の工程が実施される。

【0297】

以下、半導体装置１Ａ～１Ｅに適用される変形例が示される。図２５は、チップ２の変形例を示す断面図である。前述の各実施形態では、第１半導体領域６（半導体基板）からなる単層構造を有するチップ２が示された。しかし、図２５に示されるように、チップ２は、半導体基板９５（Ｓｉ基板）およびエピタキシャル層９６（Ｓｉエピタキシャル層）を有する積層構造を有していてもよい。

【0298】

半導体基板９５の導電型は任意である。半導体基板９５の導電型はｎ型であってもよいし、ｐ型であってもよい。エピタキシャル層９６の導電型は任意である。エピタキシャル層９６の導電型はｎ型であってもよいし、ｐ型であってもよい。エピタキシャル層９６の厚さは、半導体基板９５の厚さ未満であることが好ましい。

【0299】

たとえば、ｎ型のエピタキシャル層９６が採用される場合、ｐ型の第１半導体領域６はｎ型のエピタキシャル層９６にｐ型不純物を導入することによって形成されてもよい。たとえば、ｐ型のエピタキシャル層９６が採用される場合、ｐ型の第１半導体領域６はｐ型のエピタキシャル層９６によって形成されてもよい。

【0300】

つまり、第１半導体領域６は、第２主面４から第１主面３側に間隔を空けて第１主面３の表層部に形成されていてもよい。また、第１半導体領域６は、第１主面３の表層部において第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出していてもよい。

【0301】

ｐ型の半導体基板９５およびｐ型のエピタキシャル層９６が採用される場合、第１半導体領域６は、ｐ型の半導体基板９５およびｐ型のエピタキシャル層９６の双方によって形成されていると見做されてもよいし、ｐ型のエピタキシャル層９６の単体によって形成されていると見做されてもよい。

【0302】

ｐ型の半導体基板９５およびｐ型のエピタキシャル層９６が採用される場合、トレンチ構造５４は半導体基板９５から間隔を空けてエピタキシャル層９６内に形成されていてもよい。むろん、ｐ型の半導体基板９５およびｐ型のエピタキシャル層９６が採用される場合、トレンチ構造５４は半導体基板９５およびエピタキシャル層９６の境界部を横切って形成されていてもよい。

【0303】

つまり、トレンチ構造５４は、半導体基板９５内に位置する部分、および、エピタキシャル層９６内に位置する部分を有していてもよい。この場合、第２半導体領域５９は、半導体基板９５内に位置する部分、および、エピタキシャル層９６内に位置する部分を有していてもよい。

【0304】

変形例に係るチップ２では、エピタキシャル層９６がデバイス形成層として設けられ、ＣＭＩＳ領域８の構造物および受光領域９の構造物がエピタキシャル層９６にそれぞれ形成される。このような構成は、前述のウエハ８０の用意工程（図２３Ａ参照）において、半導体基板９５およびエピタキシャル層９６を含む積層構造を有するウエハ８０を用意した後、図２３Ｂ以降の工程を実施することによって得られる。

【0305】

図２６は、カソードビア電極６２の第１変形例を示す平面図である。図２７は、カソードビア電極６２の第２変形例を示す平面図である。前述の各実施形態では、カソードビア電極６２が第２半導体領域５９から間隔を空けてポリシリコン５６に接続されていた。

【0306】

しかし、図２６を参照して、カソードビア電極６２は、トレンチ５５の側壁を横切ってポリシリコン５６および第２半導体領域５９の双方に機械的および電気的に接続されていてもよい。また、図２７を参照して、カソードビア電極６２は、ポリシリコン５６から間隔を空けて第２半導体領域５９に機械的および電気的に接続されていてもよい。つまり、ポリシリコン５６に対する機械的接続部を有さないカソードビア電極６２が採用されてもよい。

【0307】

前述の実施形態は、さらに他の形態で実施できる。たとえば、前述の各実施形態では、第１主面３に複数の回路デバイス領域７が設けられていた。しかし、単一の受光領域９または複数の受光領域９のみが第１主面３に設けられ、他の回路デバイス領域７を有さない半導体装置１Ａ～１Ｅが採用されてもよい。

【0308】

前述の実施形態では、第１領域分離構造１０がトレンチ分離構造からなる例が示された。しかし、第１領域分離構造１０は、第１主面３の選択酸化によって形成された第１フィールド酸化膜であってもよい。第１フィールド酸化膜は、「第１ＬＯＣＯＳ（Local Oxidation of Silicon）膜」と称されてもよい。

【0309】

前述の実施形態では、第２領域分離構造５０がトレンチ分離構造からなる例が示された。しかし、第２領域分離構造５０は、第１主面３の選択酸化によって形成された第２フィールド酸化膜であってもよい。第２フィールド酸化膜は、「第２ＬＯＣＯＳ膜」と称されてもよい。

【0310】

前述の実施形態では、第２領域分離構造５０がトレンチ構造５４よりも浅いトレンチ分離構造からなる例が示された。しかし、第２領域分離構造５０は、トレンチ構造５４のトレンチ深さＤ以上の深さを有するディープトレンチ分離構造からなっていてもよい。この場合、第２領域分離構造５０は、絶縁膜を挟んで第２分離トレンチ５１に埋設されたポリシリコンを含んでいてもよい。

【0311】

前述の実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第３側面５Ｃ（第４側面５Ｄ）の延在方向であり、第２方向Ｙは第１側面５Ａ（第２側面５Ｂ）の延在方向であってもよい。また、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。

【0312】

以下、この明細書および添付図面から抽出される特徴例が示される。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「フォトダイオード装置」、「半導体受光装置」、「集積回路装置」等に置き換えられてもよい。

【0313】

［Ａ１］主面（３）を有するチップ（２）と、少なくとも前記主面（３）の表層部に形成された第１導電型（ｐ型）の第１半導体領域（６）と、前記第１半導体領域（６）内に位置するように前記主面（３）に形成されたトレンチ（５５）、および、前記トレンチ（５５）内において前記チップ（２）に機械的および電気的に接続された第２導電型（ｎ型）のポリシリコン（５６）を含むトレンチ構造（５４）と、前記トレンチ構造（５４）の壁面に沿うように前記第１半導体領域（６）内に形成され、前記第１半導体領域（６）とフォトダイオードとしてのｐｎ接合部を形成する第２導電型（ｎ型）の第２半導体領域（５９）と、を含む、半導体装置（１Ａ～１Ｅ）。

【0314】

［Ａ２］前記第２半導体領域（５９）は、前記ポリシリコン（５６）の第２導電型不純物と同一種類の第２導電型不純物を含む、Ａ１に記載の半導体装置（１Ａ～１Ｅ）。

【0315】

［Ａ３］前記第２半導体領域（５９）は、前記ポリシリコン（５６）よりも低い不純物濃度を有している、Ａ１またはＡ２に記載の半導体装置（１Ａ～１Ｅ）。

【0316】

［Ａ４］前記第２半導体領域（５９）は、前記ポリシリコン（５６）を起点に漸減する濃度勾配を有している、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0317】

［Ａ５］前記トレンチ構造（５４）は、前記ポリシリコン（５６）内において前記ポリシリコン（５６）よりも高い不純物濃度を有する第２導電型（ｎ型）の不純物領域（５７）を含む、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0318】

［Ａ６］前記不純物領域（５７）は、前記トレンチ（５５）の底壁から間隔を空けて前記ポリシリコン（５６）の表層部に形成されている、Ａ５に記載の半導体装置（１Ａ～１Ｅ）。

【0319】

［Ａ７］前記不純物領域（５７）は、前記トレンチ（５５）の深さ範囲の中間部から前記トレンチ（５５）の開口側に間隔を空けて形成されている、Ａ６に記載の半導体装置（１Ａ～１Ｅ）。

【0320】

［Ａ８］前記不純物領域（５７）は、前記トレンチ（５５）内において前記ポリシリコン（５６）の内方部から周縁部に向けて漸減する濃度勾配を形成している、Ａ５～Ａ７のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0321】

［Ａ９］前記不純物領域（５７）は、前記ポリシリコン（５６）の第２導電型不純物とは異なる種類の第２導電型不純物を含む、Ａ５～Ａ８のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0322】

［Ａ１０］前記主面（３）を被覆する絶縁膜（３３）と、前記絶縁膜（３３）内で前記ポリシリコン（５６）に電気的に接続されたビア電極（６２）と、をさらに含む、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0323】

［Ａ１１］前記ビア電極（６２）は、前記第２半導体領域（５９）から間隔を空けて前記ポリシリコン（５６）に機械的および電気的に接続されている、Ａ１０に記載の半導体装置（１Ａ～１Ｅ）。

【0324】

［Ａ１２］前記ビア電極（６２）は、前記第２半導体領域（５９）に対する機械的接続部を有さない、Ａ１０またはＡ１１に記載の半導体装置（１Ａ～１Ｅ）。

【0325】

［Ａ１３］前記トレンチ構造（５４）は、前記ポリシリコン（５６）内において前記ポリシリコン（５６）よりも高い不純物濃度を有する第２導電型（ｎ型）の不純物領域（５７）を含む、Ａ１０～Ａ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0326】

［Ａ１４］前記不純物領域（５７）は、前記ポリシリコン（５６）の表層部に形成され、前記ビア電極（６２）は、前記不純物領域（５７）とオーミック接触を形成している、Ａ１３に記載の半導体装置（１Ａ～１Ｅ）。

【0327】

［Ａ１５］前記絶縁膜（３３）の上で前記ビア電極（６２）に電気的に接続された配線（６４）をさらに含む、Ａ１０～Ａ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0328】

［Ａ１６］前記トレンチ構造（５４）から間隔を空けて前記第１半導体領域（６）の表層部に形成された第２導電型（ｎ型）のコンタクト領域（６０）をさらに含む、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0329】

［Ａ１７］前記コンタクト領域（６０）は、平面視において前記トレンチ構造（５４）に沿って帯状に延びている、Ａ１６に記載の半導体装置（１Ａ～１Ｅ）。

【0330】

［Ａ１８］前記コンタクト領域（６０）は、平面視において前記トレンチ構造（５４）を取り囲む環状に形成されている、Ａ１６または１７に記載の半導体装置（１Ａ～１Ｅ）。

【0331】

［Ａ１９］前記主面（３）に設けられた受光領域（９、９Ａ～９Ｃ）と、前記受光領域（９、９Ａ～９Ｃ）を他の領域から電気的に分離する領域分離構造（５０）と、をさらに含み、前記トレンチ構造（５４）が前記受光領域（９、９Ａ～９Ｃ）に形成され、前記第２半導体領域（５９）が前記受光領域（９、９Ａ～９Ｃ）において前記トレンチ構造（５４）の壁面に沿うように形成されている、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0332】

［Ａ２０］前記主面（３）に設けられた複数の受光領域（９、９Ａ～９Ｃ）をさらに含み、前記トレンチ構造（５４）が各前記受光領域（９、９Ａ～９Ｃ）に形成され、前記第２半導体領域（５９）が各前記受光領域（９、９Ａ～９Ｃ）において前記トレンチ構造（５４）の壁面に沿うように形成されている、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0333】

［Ａ２１］前記主面（３）に設けられたトランジスタ領域（８、８ａ、８ｂ）と、前記主面（３）に設けられた受光領域（９、９Ａ～９Ｃ）と、をさらに含み、前記トレンチ構造（５４）が前記受光領域（９、９Ａ～９Ｃ）に形成され、前記第２半導体領域（５９）が前記受光領域（９、９Ａ～９Ｃ）において前記トレンチ構造（５４）の壁面に沿うように形成されている、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0334】

［Ａ２２］前記トランジスタ領域（８、８ａ、８ｂ）の前記主面（３）の上に配置されたプレーナゲート構造（２５）と、前記トランジスタ領域（８、８ａ、８ｂ）の前記主面（３）の表層部において前記プレーナゲート構造（２５）に対して一方側の領域に形成され第２導電型（ｎ型）のドレイン領域（２１）と、前記トランジスタ領域（８、８ａ、８ｂ）の前記主面（３）の表層部において前記プレーナゲート構造（２５）に対して他方側の領域に形成され第２導電型（ｎ型）のソース領域（３１）と、をさらに含む、Ａ２１に記載の半導体装置（１Ａ～１Ｅ）。

【0335】

［Ａ２３］前記ポリシリコン（５６）は、前記ドレイン領域（２９）よりも低い第２導電型不純物濃度を有している、Ａ２２に記載の半導体装置（１Ａ～１Ｅ）。

【0336】

［Ａ２４］前記第２半導体領域５９は、前記ドレイン領域（２９）よりも低い第２導電型不純物濃度を有している、Ａ２２またはＡ２３に記載の半導体装置（１Ａ～１Ｅ）。

【0337】

［Ａ２５］前記第２半導体領域（５９）は、前記トレンチ構造（５４）の壁面に倣って形成され、前記主面（３）の表層部において前記主面（３）に沿う水平方向に層状に引き出された部分を有していない、Ａ１～Ａ２４のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）。

【0338】

［Ｂ１］主面（８１）を有し、少なくとも前記主面（８１）の表層部において第１導電型（ｐ型）の第１半導体領域（６）を有するウエハ（８０）を用意する工程と、前記第１半導体領域（６）内に位置するように前記主面（８１）にトレンチ（５５）を形成する工程と、前記ウエハ（８０）に機械的および電気的に接続されるように前記トレンチ（５５）内に第２導電型（ｎ型）のポリシリコン（５６、８８）を埋設する工程と、前記ポリシリコン（５６、８８）を個相拡散源として前記第１半導体領域（６）内に第２導電型不純物を拡散させ、前記第１半導体領域（６）とフォトダイオードとしてのｐｎ接合部を形成する第２導電型（ｎ型）の第２半導体領域（５９）を形成する工程と、を含む、半導体装置（１Ａ～１Ｅ）の製造方法。

【0339】

［Ｂ２］前記第２半導体領域（５９）の形成工程後、前記ポリシリコン（５６、８８）は前記第２半導体領域（５９）に対する極性電極として残存される、Ｂ１に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0340】

［Ｂ３］前記第２半導体領域（５９）の形成工程は、前記ポリシリコン（５６、８８）の第２導電型不純物と同一種類の第２導電型不純物を含む前記第２半導体領域（５９）を形成する工程を含む、Ｂ１またはＢ２に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0341】

［Ｂ４］前記第２半導体領域（５９）の形成工程は、前記ポリシリコン（５６、８８）よりも低い不純物濃度を有する前記第２半導体領域（５９）を形成する工程を含む、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0342】

［Ｂ５］前記第２半導体領域（５９）の形成工程は、前記ポリシリコン（５６、８８）を起点に漸減する濃度勾配を有する前記第２半導体領域（５９）を形成する工程を含む、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0343】

［Ｂ６］前記第２半導体領域（５９）の形成工程後、前記ポリシリコン（５６、８８）内に第２導電型不純物を導入し、前記ポリシリコン（５６、８８）内に第２導電型（ｎ型）の不純物領域（５７）を形成する工程をさらに含む、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0344】

［Ｂ７］前記不純物領域（５７）の形成工程は、前記トレンチ（５５）の底壁から間隔を空けて前記ポリシリコン（５６、８８）の表層部に前記不純物領域（５７）を形成する工程を含む、Ｂ６に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0345】

［Ｂ８］前記不純物領域（５７）の形成工程は、前記トレンチ（５５）の深さ範囲の中間部から前記トレンチ（５５）の開口側に間隔を空けた位置に前記不純物領域（５７）を形成する工程を含む、Ｂ７に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0346】

［Ｂ９］前記不純物領域（５７）の形成工程は、前記ポリシリコン（５６、８８）の内方部から周縁部に向けて漸減する濃度勾配を形成する前記不純物領域（５７）を形成する工程を含む、Ｂ６～Ｂ８のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0347】

［Ｂ１０］前記不純物領域（５７）の形成工程は、前記ポリシリコン（５６、８８）の第２導電型不純物とは異なる種類の第２導電型不純物を前記ポリシリコン（５６、８８）内に導入する工程を含む、Ｂ６～Ｂ９のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0348】

［Ｂ１１］前記主面（８１）を被覆する絶縁膜（３３）を形成する工程と、前記ポリシリコン（５６、８８）に電気的に接続されるように前記絶縁膜（３３）内にビア電極（６２）を埋設する工程と、をさらに含む、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0349】

［Ｂ１２］前記ビア電極（６２）の形成工程は、前記第２半導体領域（５９）から間隔を空けて前記ポリシリコン（５６、８８）に機械的および電気的に接続される前記ビア電極（６２）を形成する工程を含む、Ｂ１１に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0350】

［Ｂ１３］前記ビア電極（６２）の形成工程は、前記第２半導体領域（５９）に対する機械的接続部を有さない前記ビア電極（６２）を形成する工程を含む、Ｂ１１またはＢ１２に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0351】

［Ｂ１４］前記第２半導体領域（５９）の形成工程後、前記絶縁膜（３３）の形成工程前に、前記ポリシリコン（５６、８８）内に第２導電型不純物を導入し、前記ポリシリコン（５６、８８）内に第２導電型（ｎ型）の不純物領域（５７）を形成する工程をさらに含む、Ｂ１１～Ｂ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0352】

［Ｂ１５］前記不純物領域（５７）の形成工程は、前記ポリシリコン（５６、８８）の表層部に前記不純物領域（５７）を形成する工程を含み、前記ビア電極（６２）の形成工程は、前記不純物領域（５７）とオーミック接触を形成する前記ビア電極（６２）を形成する工程を含む、Ｂ１４に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0353】

［Ｂ１６］前記ビア電極（６２）の形成工程後、前記ビア電極（６２）に電気的に接続されるように前記絶縁膜（３３）の上に配線（６４）を形成する工程をさらに含む、Ｂ１１～Ｂ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0354】

［Ｂ１７］前記トレンチ（５５）の形成工程後、前記第１半導体領域（６）の表層部において前記トレンチ（５５）から間隔を空けた領域に第１導電型不純物を導入し、第１導電型（ｐ型）のコンタクト領域（６０）を形成する工程をさらに含む、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0355】

［Ｂ１８］前記コンタクト領域（６０）の形成工程は、平面視において前記トレンチ（５５）に沿って帯状に延びる前記コンタクト領域（６０）を形成する工程を含む、Ｂ１７に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0356】

［Ｂ１９］前記コンタクト領域（６０）の形成工程は、平面視において前記トレンチ（５５）を取り囲む環状に延びる前記コンタクト領域（６０）を形成する工程を含む、Ｂ１７またはＢ１８に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0357】

［Ｂ２０］前記主面（８１）に受光領域（９、９Ａ～９Ｃ）を設定し、前記受光領域（９、９Ａ～９Ｃ）の前記主面（８１）に前記トレンチ（５５）を形成する工程と、前記受光領域（９、９Ａ～９Ｃ）を他の領域から電気的に分離する領域分離構造（５０）を形成する工程と、をさらに含む、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0358】

［Ｂ２１］前記主面（８１）に複数の受光領域（９、９Ａ～９Ｃ）を設定し、各前記受光領域（９、９Ａ～９Ｃ）に前記トレンチ（５５）を形成する工程をさらに含む、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0359】

［Ｂ２２］前記トレンチ（５５）の形成工程の前に、トランジスタ領域（８、８ａ、８ｂ）および受光領域（９、９Ａ～９Ｃ）を前記主面（８１）に設定する工程をさらに含み、前記トランジスタ領域（８、８ａ、８ｂ）に係る製造工程の実施前に、前記トレンチ（５５）の形成工程、前記ポリシリコン（５６、８８）の埋設工程および前記第２半導体領域（５９）の形成工程が実施される、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0360】

［Ｂ２３］前記第２半導体領域（５９）の形成工程は、前記主面（８１）の表層部において前記主面（８１）に沿う水平方向に層状に引き出された部分を有さない前記第２半導体領域（５９）を形成する工程を含む、Ｂ１～Ｂ２２のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0361】

［Ｂ２４］前記トレンチ（５５）の形成工程の前に、前記主面（８１）を露出させる開口（８７）を有するマスク（８４）を前記主面（８１）の上に形成する工程をさらに含み、前記トレンチ（５５）の形成工程は、前記マスク（８４）を介するエッチング法によって前記主面（８１）のうち前記マスク（８４）の前記開口（８７）から露出する部分に前記トレンチ（５５）を形成する工程を含み、前記ポリシリコン（５６、８８）の埋設工程は、前記トレンチ（５５）を埋めて前記マスク（８４）を被覆する第２導電型（ｎ型）のポリシリコン層（８８）を形成する工程を含む、Ｂ１～Ｂ２３のいずれか一つに記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0362】

［Ｂ２５］前記第２半導体領域（５９）の形成工程の後、前記ポリシリコン層（８８）のうち前記マスク（８４）を被覆する部分を除去する工程をさらに含み、前記第２半導体領域（５９）の形成工程は、前記ポリシリコン層（８８）が前記マスク（８４）を被覆している状態で実施される、Ｂ２４に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0363】

［Ｂ２６］前記第２半導体領域（５９）の形成工程の前に、前記ポリシリコン層（８８）のうち前記マスク（８４）を被覆する部分を除去する工程をさらに含み、前記第２半導体領域（５９）の形成工程は、前記ポリシリコン層（８８）が前記マスク（８４）を露出させている状態で実施される、Ｂ２４に記載の半導体装置（１Ａ～１Ｅ）の製造方法。

【0364】

以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序等に制限されずにそれらの間で適宜組み合わせ可能である。

【符号の説明】

【0365】

１Ａ 半導体装置
１Ｂ 半導体装置
１Ｃ 半導体装置
１Ｄ 半導体装置
１Ｅ 半導体装置
２ チップ
３ 第１主面
６ 第１半導体領域
８ ＣＭＳＩ領域（トランジスタ領域）
８ａ 第１ＭＩＳ領域（トランジスタ領域）
８ｂ 第２ＭＩＳ領域（トランジスタ領域）
９ 受光領域
９Ａ 第１受光領域
９Ｂ 第２受光領域
９Ｃ 第３受光領域
２５ 第２プレーナゲート構造
２６ 第２ゲート絶縁膜
２７ 第２ゲート電極
２９ 第２ドレイン領域
３１ 第２ソース領域
３３ 層間絶縁膜
５０ 第２領域分離構造
５４ トレンチ構造
５５ トレンチ
５６ ポリシリコン
５７ 高濃度不純物領域
５９ 第２半導体領域
６０ コンタクト領域
６２ カソードビア電極
６４ カソード配線
８０ ウエハ
８１ 第１ウエハ主面
８４ 無機マスク
８７ 開口
８８ ポリシリコン層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図9D】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23A】

【図23B】

【図23C】

【図23D】

【図23E】

【図23F】

【図23G】

【図23H】

【図23I】

【図23J】

【図23K】

【図23L】

【図23M】

【図23N】

【図23O】

【図23P】

【図23Q】

【図23R】

【図23S】

【図23T】

【図23U】

【図23V】

【図23W】

【図24A】

【図24B】

【図24C】

【図24D】

【図25】

【図26】

【図27】