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特開2024-47096制御装置、画像処理装置、及び制御プログラム

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024047096

(43)【公開日】2024-04-05

(54)【発明の名称】制御装置、画像処理装置、及び制御プログラム

(51)【国際特許分類】

G06F 11/07 20060101AFI20240329BHJP

【ＦＩ】

G06F11/07 157

G06F11/07 140J

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022152517

(22)【出願日】2022-09-26

(71)【出願人】

【識別番号】000005496

【氏名又は名称】富士フイルムビジネスイノベーション株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】塩安麻人

(72)【発明者】

【氏名】大津正彦

(72)【発明者】

【氏名】野村建太

(72)【発明者】

【氏名】谷畑友樹

(72)【発明者】

【氏名】田口冬馬

【テーマコード（参考）】

5B042

【Ｆターム（参考）】

5B042GA11

5B042JJ15

5B042JJ21

(57)【要約】

【課題】複数のプロセッサコアによる通知の競合を防止する。
【解決手段】制御装置３０は、複数のＣＰＵコア０～３を備える。複数のＣＰＵコア０～３は、ＣＰＵコア０が正常に動作していることを監視するＷＤＴ２１と、複数のＣＰＵコア０～３の各々に予め対応付けられた複数の記憶領域を有するＲＡＭ１３とに接続される。複数のＣＰＵコア０～３の各々は、対応するＲＡＭ１３の記憶領域に対して、正常に動作していることを示す情報を定期的に書き込んで更新し、ＣＰＵコア０は、ＲＡＭ１３の各記憶領域に対して、複数のＣＰＵコア０～３の各々により情報が更新されているか否かを判定し、判定結果に基づいて、ＷＤＴ２１を制御する。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数のプロセッサコアのうちの何れかのプロセッサコアである第１プロセッサコアが正常に動作していることを監視する監視部と、
前記複数のプロセッサコアの各々に予め対応付けられた複数の記憶領域を有するメモリと、
に接続された前記複数のプロセッサコアを備え、
前記複数のプロセッサコアの各々は、対応する前記メモリの記憶領域に対して、正常に動作していることを示す情報を定期的に書き込んで更新し、
前記第１プロセッサコアは、前記メモリの各記憶領域に対して、前記複数のプロセッサコアの各々により前記情報が更新されているか否かを判定し、判定結果に基づいて、前記監視部を制御する
制御装置。

【請求項2】

前記第１プロセッサコアが前記情報の更新の有無を判定するタイミングは、前記複数のプロセッサコアの各々が前記情報を更新するタイミングとは異なる
請求項１に記載の制御装置。

【請求項3】

前記第１プロセッサコアは、前記情報を更新してから次の更新までの間に、前記情報の更新の有無を判定する
請求項２に記載の制御装置。

【請求項4】

前記メモリは、前記複数のプロセッサコアの各々について前記記憶領域を複数個ずつ有し、
前記複数のプロセッサコアの各々は、対応する前記メモリの複数個の記憶領域に対して、順番に前記情報を定期的に更新し、
前記第１プロセッサコアは、前記複数個の記憶領域のうち何れかの前記情報が更新されている場合に、前記情報が更新されていると判定する
請求項１に記載の制御装置。

【請求項5】

前記第１プロセッサコアは、前記複数個の記憶領域のうち全ての前記情報が更新されていない場合に、前記情報が更新されていないと判定する
請求項４に記載の制御装置。

【請求項6】

前記第１プロセッサコアは、前記複数のプロセッサコアの各々について前記情報が更新されている場合、前記監視部に対して、カウントをクリアするように指示する
請求項１に記載の制御装置。

【請求項7】

前記第１プロセッサコアは、前記複数のプロセッサコアの何れかについて前記情報が更新されていない場合、異常の発生と判定し、前記監視部に対して、前記複数のプロセッサコアの全てをリセットするように指示する
請求項６に記載の制御装置。

【請求項8】

前記第１プロセッサコアは、前記複数のプロセッサコアの何れかについて前記情報が更新されていない場合、異常の発生と判定し、前記監視部に対して、前記複数のプロセッサコアのうち前記異常が発生したプロセッサコアのみをリセットするように指示する
請求項６に記載の制御装置。

【請求項9】

前記監視部は、前記第１プロセッサコアからの指示が一定時間以上ない場合、前記複数のプロセッサコアの全てをリセットするリセット信号を出力する
請求項１に記載の制御装置。

【請求項10】

前記監視部からのリセット信号を受け付け、受け付けたリセット信号に応じて、前記第１プロセッサコアを、予め定めた別のプロセッサコアに代替させる割り込み処理を行う割込部を更に備えた
請求項９に制御装置。

【請求項11】

請求項１～請求項１０の何れか１項に記載の制御装置と、
前記制御装置によって制御される画像処理部と、
を含む画像処理装置。

【請求項12】

複数のプロセッサコアの何れかのプロセッサコアである第１プロセッサコアが正常に動作していることを監視する監視部と、
前記複数のプロセッサコアの各々に予め対応付けられた複数の記憶領域を有するメモリと、
に接続された前記複数のプロセッサコアのうち前記第１プロセッサコアの制御プログラムであって、
前記第１プロセッサコアに対応する前記メモリの記憶領域に対して、正常に動作していることを示す情報を定期的に書き込んで更新し、
前記メモリの各記憶領域に対して、前記複数のプロセッサコアの各々により前記情報が更新されているか否かに基づいて、前記監視部を制御することを、
コンピュータに実行させるための制御プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御装置、画像処理装置、及び制御プログラムに関する。

【背景技術】

【0002】

例えば、特許文献１には、予め割り当てられた処理を実行する第一コアと第二コアとを少なくとも有するマルチコアＣＰＵを備える制御装置が記載されている。この制御装置は、第二コアに、第一コアの異常を検知させる第一コア監視手段と、第一コアに、第二コアの異常を検知させる第二コア監視手段と、を備える。第一コアは、第二コア監視手段を介して第二コアの異常を検知すると、第二コアにより実行される処理を代行する第一代行処理を実行し、第二コアは、第一コア監視手段を介して第一コアの異常を検知すると、第一コアにより実行される処理を代行する第二代行処理を実行する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２－７３７４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

コントローラに搭載されるプロセッサは、複数のプロセッサコアを搭載して性能を向上している。一方、例えば、高温、高電圧を使用する装置では、安全面からＷＤＴ（ＷａｔｃｈＤｏｇＴｉｍｅｒ）を使用し、不具合発生時に安全な状態にするためにシステムをリセットさせている。

【0005】

しかしながら、複数のプロセッサコアでＷＤＴを共用する場合、複数のプロセッサコアの各々が正常に動作し続けていることをＷＤＴに通知する際に、通知が重なってしまうと、重なった通知を調停する調停機能がないと、複数のプロセッサコアの間で競合が発生する。競合が発生すると、ＷＤＴが通知を受信できず、プロセッサコアが正常に動作していないと誤認識し、不要なリセットを行う可能性がある。

【0006】

本開示は、複数のプロセッサコアによる通知の競合を防止することができる制御装置、画像処理装置、及び制御プログラムを提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために、第１態様に係る制御装置は、複数のプロセッサコアのうちの何れかのプロセッサコアである第１プロセッサコアが正常に動作していることを監視する監視部と、複数の前記プロセッサコアの各々に予め対応付けられた複数の記憶領域を有するメモリと、に接続された前記複数のプロセッサコアを備え、前記複数のプロセッサコアの各々が、対応する前記メモリの記憶領域に対して、正常に動作していることを示す情報を定期的に書き込んで更新し、前記第１プロセッサコアが、前記メモリの各記憶領域に対して、前記複数のプロセッサコアの各々により前記情報が更新されているか否かを判定し、判定結果に基づいて、前記監視部を制御する。

【0008】

また、第２態様に係る制御装置は、第１態様に係る制御装置において、前記第１プロセッサコアが前記情報の更新の有無を判定するタイミングが、前記複数のプロセッサコアの各々が前記情報を更新するタイミングとは異なる。

【0009】

また、第３態様に係る制御装置は、第２態様に係る制御装置において、前記第１プロセッサコアが、前記情報を更新してから次の更新までの間に、前記情報の更新の有無を判定する。

【0010】

また、第４態様に係る制御装置は、第１態様に係る制御装置において、前記メモリが、前記複数のプロセッサコアの各々について前記記憶領域を複数個ずつ有し、前記複数のプロセッサコアの各々が、対応する前記メモリの複数個の記憶領域に対して、順番に前記情報を定期的に更新し、前記第１プロセッサコアが、前記複数個の記憶領域のうち何れかの前記情報が更新されている場合に、前記情報が更新されていると判定する。

【0011】

また、第５態様に係る制御装置は、第４態様に係る制御装置において、前記第１プロセッサコアが、前記複数個の記憶領域のうち全ての前記情報が更新されていない場合に、前記情報が更新されていないと判定する。

【0012】

また、第６態様に係る制御装置は、第１態様に係る制御装置において、前記第１プロセッサコアが、前記複数のプロセッサコアの各々について前記情報が更新されている場合、前記監視部に対して、カウントをクリアするように指示する。

【0013】

また、第７態様に係る制御装置は、第６態様に係る制御装置において、前記第１プロセッサコアが、前記複数のプロセッサコアの何れかについて前記情報が更新されていない場合、異常の発生と判定し、前記監視部に対して、前記複数のプロセッサコアの全てをリセットするように指示する。

【0014】

また、第８態様に係る制御装置は、第６態様に係る制御装置において、前記第１プロセッサコアが、前記複数のプロセッサコアの何れかについて前記情報が更新されていない場合、異常の発生と判定し、前記監視部に対して、前記複数のプロセッサコアのうち前記異常が発生したプロセッサコアのみをリセットするように指示する。

【0015】

また、第９態様に係る制御装置は、第１態様に係る制御装置において、前記監視部が、前記第１プロセッサコアからの指示が一定時間以上ない場合、前記複数のプロセッサコアの全てをリセットするリセット信号を出力する。

【0016】

また、第１０態様に係る制御装置は、第９態様に係る制御装置において、前記監視部からのリセット信号を受け付け、受け付けたリセット信号に応じて、前記第１プロセッサコアを、予め定めた別のプロセッサコアに代替させる割り込み処理を行う割込部を更に備える。

【0017】

更に、上記目的を達成するために、第１１態様に係る画像処理装置は、第１態様～第１０態様の何れか１態様に記載の制御装置と、前記制御装置によって制御される画像処理部と、を含む。

【0018】

更に、上記目的を達成するために、第１２態様に係る制御プログラムは、複数のプロセッサコアの何れかのプロセッサコアである第１プロセッサコアが正常に動作していることを監視する監視部と、前記複数のプロセッサコアの各々に予め対応付けられた複数の記憶領域を有するメモリと、に接続された前記複数のプロセッサコアのうち前記第１プロセッサコアの制御プログラムであって、前記第１プロセッサコアに対応する前記メモリの記憶領域に対して、正常に動作していることを示す情報を定期的に書き込んで更新し、前記メモリの各記憶領域に対して、前記複数のプロセッサコアの各々により前記情報が更新されているか否かに基づいて、前記監視部を制御することを、コンピュータに実行させる。

【発明の効果】

【0019】

第１態様、第１１態様、及び第１２態様によれば、複数のプロセッサコアによる通知の競合を防止することができる、という効果を有する。

【0020】

第２態様によれば、同じタイミングにする場合と比較して、適切なタイミングで情報の更新の有無を判定することができる、という効果を有する。

【0021】

第３態様によれば、情報を更新してから次の更新までの間に、情報の更新の有無を判定することができる、という効果を有する。

【0022】

第４態様によれば、複数のプロセッサコアの各々について記憶領域を１個ずつとする場合と比較して、複数のプロセッサコア間でメモリの更新タイミングがずれた場合であっても、情報が更新されていることを適切に判定することができる、という効果を有する。

【0023】

第５態様によれば、複数のプロセッサコアの各々について記憶領域を１個ずつとする場合と比較して、複数のプロセッサコア間でメモリの更新タイミングがずれた場合であっても、情報が更新されていないことを適切に判定することができる、という効果を有する。

【0024】

第６態様によれば、複数のプロセッサコアの各々についての情報更新の有無を考慮しない場合と比較して、監視部のカウントを適切にクリアすることができる、という効果を有する。

【0025】

第７態様によれば、複数のプロセッサコアの各々についての情報更新の有無を考慮しない場合と比較して、複数のプロセッサコアの全てを適切にリセットすることができる、という効果を有する。

【0026】

第８態様によれば、複数のプロセッサコアの各々についての情報更新の有無を考慮しない場合と比較して、異常が発生したプロセッサコアのみを適切にリセットすることができる、という効果を有する。

【0027】

第９態様によれば、第１プロセッサコアに異常が発生した場合であっても、リセット信号を出力することができる、という効果を有する。

【0028】

第１０態様によれば、第１プロセッサコアに異常が発生した場合であっても、別のプロセッサコアに代替させることができる、という効果を有する。

【図面の簡単な説明】

【0029】

【図1】第１の実施形態に係る画像処理システムの構成の一例を示す図である。

【図2】第１の実施形態に係る画像処理装置の電気的な構成の一例を示すブロック図である。

【図3】比較例に係る制御装置の構成を示すブロック図である。

【図4】第１の実施形態に係る制御装置の構成の一例を示すブロック図である。

【図5】第１の実施形態に係るＲＡＭの構成の一例を示す図である。

【図6】第１の実施形態に係る制御装置の動作の一例を示すシーケンス図である。

【図7】第１の実施形態に係る第１ＣＰＵコアの制御プログラムによる処理の流れの一例を示すフローチャートである。

【図8】第２の実施形態に係るＲＡＭの構成の一例を示す図である。

【図9】第２の実施形態に係る制御装置の動作の一例を示すシーケンス図である。

【図10】図９に示す制御装置の動作に対応するＲＡＭの更新状態の一例を示す図である。

【図11】第２の実施形態に係る複数のＣＰＵコアの制御プログラムによる処理の流れの一例を示すフローチャートである。

【図12】第３の実施形態に係る制御装置の構成の一例を示すブロック図である。

【図13】第３の実施形態に係る制御装置の動作の一例を示すシーケンス図である。

【発明を実施するための形態】

【0030】

以下、図面を参照して、本開示の技術を実施するための形態の一例について詳細に説明する。なお、動作、作用、機能が同じ働きを担う構成要素及び処理には、全図面を通して同じ符号を付与し、重複する説明を適宜省略する場合がある。各図面は、本開示の技術を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本開示の技術は、図示例のみに限定されるものではない。また、本実施形態では、本開示の技術と直接的に関連しない構成や周知な構成については、説明を省略する場合がある。

【0031】

[第１の実施形態]
図１は、第１の実施形態に係る画像処理システム１００の構成の一例を示す図である。

【0032】

図１に示すように、本実施形態に係る画像処理システム１００は、画像処理装置１０と、端末装置５０と、を備えている。図１の例では、１台の端末装置を示しているが、その数は任意である。

【0033】

画像処理装置１０は、ユーザの指示に従って画像に関する機能を実行する装置である。画像処理装置１０は、ユーザが使用する端末装置５０とネットワークＮを介して接続される。なお、ネットワークＮには、インターネット、ＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）、ＷＡＮ（ＷｉｄｅＡｒｅａＮｅｔｗｏｒｋ）等が適用される。ネットワークＮの接続形態に制約はなく、有線、無線、又は有線と無線が混在した形態の何れであってもよい。

【0034】

画像処理装置１０は一例として、用紙等の記録媒体に記載された画像を画像データとして読み込むスキャン機能、画像データによって表される画像を記録媒体に形成するプリント機能、及び記録媒体に形成された画像と同一の画像を他の記録媒体に形成するコピー機能を有する。コピー機能、プリント機能、及びスキャン機能は、画像処理装置１０における画像処理の一例である。

【0035】

端末装置５０には、例えば、ユーザが使用するパーソナルコンピュータ（ＰＣ：ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒ）、スマートフォン、タブレット端末等の各種デバイスが適用される。

【0036】

ユーザは、端末装置５０で生成した画像データを、ネットワークＮを通じて画像処理装置１０へ送信することで、画像処理装置１０に所望の画像処理を実行させる。又は、ユーザは、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）メモリ若しくはメモリカード等の可搬型記憶媒体に画像データを記憶して画像処理装置１０まで移動し、可搬型記憶媒体を画像処理装置１０に接続することで、画像処理装置１０に所望の画像処理を実行させてもよい。更に、ユーザは、文字及び画像の少なくとも一方が記載された原稿を持って画像処理装置１０まで移動し、原稿を画像処理装置１０に読み取らせることで、画像処理装置１０に所望の画像処理を実行させてもよい。

【0037】

図２は、第１の実施形態に係る画像処理装置１０の電気的な構成の一例を示すブロック図である。

【0038】

図２に示すように、本実施形態に係る画像処理装置１０は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１１と、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）１２と、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１３と、入出力インタフェース（Ｉ／Ｏ）１４と、記憶部１５と、表示部１６と、操作部１７と、原稿読取部１８と、画像形成部１９と、通信部２０と、を備えている。ＣＰＵ１１は、プロセッサの一例である。

【0039】

ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、及びＩ／Ｏ１４は、バスを介して各々接続されている。Ｉ／Ｏ１４には、記憶部１５と、表示部１６と、操作部１７と、原稿読取部１８と、画像形成部１９と、通信部２０と、を含む各機能部が接続されている。これらの各機能部は、Ｉ／Ｏ１４を介して、ＣＰＵ１１と相互に通信可能とされる。

【0040】

ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、及びＩ／Ｏ１４によってコントローラとして機能する制御装置３０が構成される。制御装置３０は、画像処理装置１０の一部の動作を制御するサブ制御部として構成されてもよいし、画像処理装置１０の全体の動作を制御するメイン制御部の一部として構成されてもよい。制御装置３０の各ブロックの一部又は全部には、例えば、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）等の集積回路又はＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）チップセットが用いられる。上記各ブロックに個別の回路を用いてもよいし、一部又は全部を集積した回路を用いてもよい。上記各ブロック同士が一体として設けられてもよいし、一部のブロックが別に設けられてもよい。また、上記各ブロックのそれぞれにおいて、その一部が別に設けられてもよい。制御装置３０の集積化には、ＬＳＩに限らず、専用回路又は汎用プロセッサを用いてもよい。なお、制御装置３０は、ＣＰＵ１１のみで構成されていてもよい。

【0041】

ＲＯＭ１２には、ＣＰＵ１１の動作を制御する制御プログラムが記憶される。制御プログラムは、例えば、制御装置３０に予めインストールされていてもよい。制御プログラムは、不揮発性の記憶媒体に記憶して、又はネットワークＮを介して配布して、制御装置３０に適宜インストールすることで実現してもよい。なお、不揮発性の記憶媒体の例としては、ＣＤ-ＲＯＭ（ＣｏｍｐａｃｔＤｉｓｃＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、光磁気ディスク、ＨＤＤ、ＤＶＤ-ＲＯＭ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、フラッシュメモリ、メモリカード等が想定される。

【0042】

記憶部１５としては、例えば、ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）、フラッシュメモリ等が用いられる。

【0043】

表示部１６には、例えば、液晶ディスプレイ（ＬＣＤ:ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等が用いられる。表示部１６は、タッチパネルを一体的に有していてもよい。操作部１７には、例えば、テンキー、スタートキー等の各種の操作キーが設けられている。表示部１６及び操作部１７は、操作パネルとして、画像処理装置１０のユーザから各種の画像処理機能、設定に関する指示を受け付ける。この各種の指示には、例えば、原稿の読み取りを開始させる指示や、原稿のコピーを開始させる指示、画像処理装置１０に保持した印刷データの印刷指示等が含まれる。表示部１６は、ユーザから受け付けた指示に応じて実行された処理の結果や、処理に対する通知等の各種の情報を表示する。

【0044】

原稿読取部１８は、画像処理装置１０の上部に設けられた自動原稿送り装置（図示省略）の給紙台に置かれた原稿を１枚ずつ取り込み、取り込んだ原稿を光学的に読み取って画像データを得る。あるいは、原稿読取部１８は、プラテンガラス等の原稿台に置かれた原稿を光学的に読み取って画像データを得る。

【0045】

画像形成部１９は、原稿読取部１８による読み取りによって得られた画像データ、あるいは、端末装置５０による印刷指示により得られた画像データに基づく画像を、記録媒体の一例である用紙に形成する。画像形成部１９は、画像処理部の一例である。なお、以下では、画像を形成する方式として、電子写真方式を例示して説明するが、インクジェット方式等の他の方式を採用してもよい。

【0046】

画像を形成する方式が電子写真方式の場合、画像形成部１９は、感光体ドラム、帯電装置、露光装置、現像装置、転写装置、及び定着装置を含んでいる。帯電装置は、感光体ドラムに電圧を印加して感光体ドラムの表面を帯電させる。露光装置は、帯電装置で帯電された感光体ドラムを画像データに応じた光で露光することにより感光体ドラムに静電潜像を形成する。現像装置は、感光体ドラムに形成された静電潜像をトナーにより現像することで感光体ドラムにトナー像を形成する。転写装置は、感光体ドラムに形成されたトナー像を用紙に転写する。定着装置は、用紙に転写されたトナー像を加熱及び加圧により定着させる。

【0047】

通信部２０は、インターネット、ＬＡＮ、ＷＡＮ等のネットワークＮに接続するための通信インタフェースであり、端末装置５０との間でネットワークＮを介して通信が可能とされる。

【0048】

図３は、比較例に係る制御装置２００の構成を示すブロック図である。

【0049】

図３に示すように、制御装置２００は、ＣＰＵ２０１を備えている。ＣＰＵ２０１は、複数のＣＰＵコア０～３と、入出力Ｉ／Ｆ（インタフェース）２０２とを備えている。入出力Ｉ／Ｆ２０２には、例えば、ＧＰＩＯ（ＧｅｎｅｒａｌＰｕｒｐｏｓｅＩｎｐｕｔＯｕｔｐｕｔ）、Ｉ２Ｃ（ＩｎｔｅｒＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等が適用される。複数のＣＰＵコア０～３は、入出力Ｉ／Ｆ２０２を介してＷＤＴ２０３と接続されている。

【0050】

ＣＰＵ２０１は、複数のＣＰＵコア０～３を搭載して性能を向上している。一方、ＷＤＴ２０３を使用し、不具合発生時に安全な状態にするためにシステムをリセットさせている。ＷＤＴ２０３は、複数のＣＰＵコア０～３が起動すると監視状態に入り、複数のＣＰＵコア０～３上で稼働しているプログラムは一定時間毎に特定の操作を実行して正常に動作していることを表す情報をＷＤＴ２０３に通知する。一定時間を過ぎてもＷＤＴ２０３へ通知が行われないと、何らかのトラブルが発生したとみなし、ＷＤＴ２０３によって予め決められた異常時の処理（リセット等）が実行される。

【0051】

複数のＣＰＵコア０～３でＷＤＴ２０３を共用する場合、複数のＣＰＵコア０～３の各々が正常に動作していることをＷＤＴ２０３に通知する際に、通知が重なってしまうと、重なった通知を調停する調停機能がないと、複数のＣＰＵコア０～３の間で競合が発生する。競合が発生すると、ＷＤＴ２０３が通知を受信できず、ＣＰＵコア０～３が正常に動作していないと誤認識し、不要なリセットを行う可能性がある。

【0052】

このため、本実施形態に係る制御装置３０は、複数のプロセッサコアを備え、複数のプロセッサコアの各々は、対応するメモリの記憶領域に対して、正常に動作していることを示す情報を書き込んで更新し、複数のプロセッサコアのうちの何れかのプロセッサコアである第１プロセッサコアは、メモリの各記憶領域に対して、複数のプロセッサコアの各々により情報が更新されているか否かを判定し、判定結果に基づいて、監視部を制御する。

【0053】

図４は、第１の実施形態に係る制御装置３０の構成の一例を示すブロック図である。なお、本実施形態では、プロセッサの一例としてＣＰＵ１１を適用し、プロセッサコアの一例としてＣＰＵコア０～３を適用し、メモリの一例としてＲＡＭ１３を適用し、監視部の一例としてＷＤＴ２１を適用した場合について説明する。

【0054】

図４に示すように、制御装置３０は、ＣＰＵ１１を備えている。ＣＰＵ１１は、複数のＣＰＵコア０～３と、ＲＡＭコントローラ１１Ａと、入出力Ｉ／Ｆ１１Ｂとを備えている。入出力Ｉ／Ｆ１１Ｂには、例えば、ＧＰＩＯ、Ｉ２Ｃ等が適用される。複数のＣＰＵコア０～３は、ＲＡＭコントローラ１１Ａを介してＲＡＭ１３と接続され、入出力Ｉ／Ｆ１１Ｂを介してＷＤＴ２１と接続されている。なお、複数のＣＰＵコアは、図４の例では４個としているが、ＣＰＵコアは２個以上であればよい。また、制御装置３０は、ＣＰＵ１１のみを含む構成としてもよいし、ＣＰＵ１１、ＲＡＭ１３、及びＷＤＴ２１を含む構成としてもよい。

【0055】

ＷＤＴ２１は、上述のＷＤＴ２０３と同様のタイマであるが、本実施形態においては、複数のＣＰＵコア０～３のうち何れかのＣＰＵコアである第１ＣＰＵコアが正常に動作していることを監視する。ここで、第１ＣＰＵコアは、複数のＣＰＵコア０～３のうちの例えばＣＰＵコア０とする。

【0056】

ＲＡＭコントローラ１１Ａは、複数のＣＰＵコア０～３がＲＡＭ１３にアクセスする際に、複数のＣＰＵコア０～３からのアクセスが競合しないように、アクセスタイミングを調停する調停機能を備える。

【0057】

図５は、第１の実施形態に係るＲＡＭ１３の構成の一例を示す図である。

【0058】

図５に示すように、ＲＡＭ１３は、複数のＣＰＵコア０～３の各々に予め対応付けられた複数の記憶領域１３０～１３３を有する。図５の例において、コア０用記憶領域１３０はＣＰＵコア０に対応する記憶領域であり、コア１用記憶領域１３１はＣＰＵコア１に対応する記憶領域である。コア２用記憶領域１３２はＣＰＵコア２に対応する記憶領域であり、コア３用記憶領域１３３はＣＰＵコア３に対応する記憶領域である。なお、これらコア０用記憶領域１３０、コア１用記憶領域１３１、コア２用記憶領域１３２、及びコア３用記憶領域１３３を総称して記憶領域１３０～１３３ともいう。

【0059】

図４及び図５に示すように、複数のＣＰＵコア０～３の各々は、ＲＯＭ１２（図２）に記憶されている制御プログラムを実行することにより、対応するＲＡＭ１３の記憶領域１３０～１３３に対して、正常に動作していることを示す情報（以下、「正常動作情報」という。）を定期的に書き込んで更新する。つまり、ＣＰＵコア０は正常動作情報をコア０用記憶領域１３０に定期的に書き込み、ＣＰＵコア１は正常動作情報をコア１用記憶領域１３１に定期的に書き込む。ＣＰＵコア２は正常動作情報をコア２用記憶領域１３２に定期的に書き込み、ＣＰＵコア３は正常動作情報をコア３用記憶領域１３３に定期的に書き込む。なお、ＣＰＵコア０～ＣＰＵコア３の各々の書き込みタイミングは、各ＣＰＵコアの処理内容に応じて変化することを許容する。

【0060】

第１ＣＰＵコアであるＣＰＵコア０は、ＲＯＭ１２（図２）に記憶されている制御プログラムを実行することにより、ＲＡＭ１３の各記憶領域１３０～１３３に対して、複数のＣＰＵコア０～３の各々により正常動作情報が更新されているか否かを判定し、判定結果に基づいて、ＷＤＴ２１を制御する。

【0061】

具体的に、ＣＰＵコア０が正常動作情報の更新の有無を判定するタイミングは、複数のＣＰＵコア０～３の各々が正常動作情報を更新するタイミングとは異なっている。ＣＰＵコア０は、正常動作情報を更新してから次の更新までの間に、正常動作情報の更新の有無を判定する。

【0062】

ＣＰＵコア０は、複数のＣＰＵコア０～３の各々について正常動作情報が更新されている場合、ＷＤＴ２１に対して、カウントをクリア（解除）するように指示する。一方、ＣＰＵコア０は、複数のＣＰＵコア０～３の何れかについて正常動作情報が更新されていない場合、異常の発生と判定し、ＷＤＴ２１に対して、複数のＣＰＵコア０～３の全てをリセットするように指示する。また、ＣＰＵコア０は、複数のＣＰＵコア０～３の何れかについて正常動作情報が更新されていない場合、異常の発生と判定し、ＷＤＴ２１に対して、複数のＣＰＵコア０～３のうち異常が発生したＣＰＵコアのみをリセットするように指示してもよい。

【0063】

図６は、第１の実施形態に係る制御装置３０の動作の一例を示すシーケンス図である。

【0064】

図６の（Ｓ１）では、ＣＰＵコア０～３の各々が、一例として、上述の図５に示す、対応するＲＡＭ１３の記憶領域１３０～１３３に対して、正常動作情報を書き込んで更新する。

【0065】

（Ｓ２）では、ＣＰＵコア０が、ＲＡＭ１３の各記憶領域１３０～１３３に対して、複数のＣＰＵコア０～３の各々により正常動作情報が更新されているか否かを確認する。

【0066】

（Ｓ３）では、ＣＰＵコア０が、複数のＣＰＵコア０～３の各々により正常動作情報が更新されていることを確認した場合、入出力Ｉ／Ｆ１１Ｂを介してＷＤＴ２１にタイマカウントをクリアするように指示する。

【0067】

（Ｓ４）では、ＷＤＴ２１が、ＣＰＵコア０からのクリア指示に応じて、タイマカウントをクリアし、新たなタイマカウントを開始する。

【0068】

（Ｓ５）では、ＣＰＵコア０～３の各々が、（Ｓ１）と同様に、対応するＲＡＭ１３の記憶領域１３０～１３３に対して、正常動作情報を書き込んで更新する。

【0069】

（Ｓ６）では、ＣＰＵコア０が、ＲＡＭ１３の各記憶領域１３０～１３３に対して、複数のＣＰＵコア０～３の各々により正常動作情報が更新されているか否かを確認する。

【0070】

（Ｓ７）では、ＣＰＵコア０が、複数のＣＰＵコア０～３の各々により正常動作情報が更新されていることを確認した場合、入出力Ｉ／Ｆ１１Ｂを介してＷＤＴ２１にタイマカウントをクリアするように指示する。

【0071】

（Ｓ８）では、ＷＤＴ２１が、ＣＰＵコア０からのクリア指示に応じて、タイマカウントをクリアし、新たなタイマカウントを開始する。

【0072】

（Ｓ９）では、ＣＰＵコア０、２、３の各々は、対応するＲＡＭ１３の記憶領域１３０、１３２、１３３に対して、正常動作情報を書き込んで更新する。一方、ＣＰＵコア１は、対応するＲＡＭ１３のコア１用記憶領域１３１に対して、正常動作情報を書き込まないため、更新されない。

【0073】

（Ｓ１０）では、ＣＰＵコア０が、ＲＡＭ１３の各記憶領域１３０～１３３に対して、複数のＣＰＵコア０～３の各々により正常動作情報が更新されているか否かを確認する。ここでは、ＣＰＵコア１に対応するコア１用記憶領域１３１の正常動作情報が更新されないため、ＣＰＵコア１の何らかの異常として検知する。コア異常を検知した場合、システムを安全な状態にするため、例えば、異常コアのみのリセット処理等で復旧を行う。あるいは、ＷＤＴ２１をクリアせず、ＷＤＴ２１からＣＰＵコア全体をリセット処理し、再起動により復旧を行うようにしてもよい。

【0074】

次に、図７を参照して、第１の実施形態に係る制御装置３０の作用について説明する。

【0075】

図７は、第１の実施形態に係る第１ＣＰＵコアの制御プログラムによる処理の流れの一例を示すフローチャートである。

【0076】

まず、第１ＣＰＵコアの一例であるＣＰＵコア０により制御プログラムが起動され、以下のステップを実行する。

【0077】

図７のステップＳ１０１では、ＣＰＵコア０が、正常動作情報をＲＡＭ１３のコア０用記憶領域１３０に書き込んで更新する。このとき、他のＣＰＵコア１～３についても正常に動作している場合には、ＣＰＵコア０と同様に、正常動作情報をＲＡＭ１３の記憶領域１３１～１３３に書き込んで更新する。

【0078】

ステップＳ１０２では、ＣＰＵコア０が、ＲＡＭ１３の各記憶領域１３０～１３３に対して、複数のＣＰＵコア０～３の各々により正常動作情報が更新されているか否か、つまり、異常が発生しているか否かを判定する。異常が発生していない、つまり、正常と判定した場合（否定判定の場合）、ステップＳ１０３に移行し、異常が発生していると判定した場合（肯定判定の場合）、ステップＳ１０５に移行する。

【0079】

ステップＳ１０３では、ＣＰＵコア０が、ＷＤＴ２１に対して、カウントのクリアを指示する。ＷＤＴ２１は、ＣＰＵコア０からのクリア指示に応じて、タイマカウントをクリアし、新たなタイマカウントを開始する。

【0080】

ステップＳ１０４では、ＣＰＵコア０が、前回更新から一定時間が経過したか否かを判定する。一定時間が経過したと判定した場合（肯定判定の場合）、ステップＳ１０１に戻り処理を繰り返し、一定時間が経過していないと判定した場合（否定判定の場合）、ステップＳ１０４で待機となる。

【0081】

一方、ステップＳ１０５では、ＣＰＵコア０が、ＷＤＴ２１に対して、複数のＣＰＵコア０～３の全て、あるいは、複数のＣＰＵコア０～３のうち異常が発生したＣＰＵコアをリセットするように指示し、本制御プログラムによる一連の処理を終了する。

【0082】

このように本実施形態によれば、複数のプロセッサコアの各々が、対応するメモリの記憶領域に対して、正常動作情報を書き込んで更新し、第１プロセッサコアが、メモリの各記憶領域に対して、複数のプロセッサコアの各々により正常動作情報が更新されているか否かを判定し、判定結果に基づいて、監視部を制御する。これにより、複数のプロセッサコアによる通知の競合が防止される。このため、監視部が複数のプロセッサコアが正常に動作していないと誤認識し、不要なリセットを行うことが防止される。

【0083】

[第２の実施形態]
上記第１の実施形態では、各プロセッサコアは別途優先度の高い処理をしており、メモリの更新タイミングがずれてしまう場合がある。このため、第２の実施形態では、複数のプロセッサコア間でメモリの更新タイミングがずれてしまう場合であっても、メモリ更新が可能な形態について説明する。

【0084】

図８は、第２の実施形態に係るＲＡＭ１３Ａの構成の一例を示す図である。なお、本実施形態に係る制御装置（以下、「制御装置３０Ａ」という。）は、上述の図４に示す制御装置３０において、ＲＡＭ１３に代えてＲＡＭ１３Ａを備える点で異なり、これ以外の部分では同様の構成とする。

【0085】

図８に示すように、ＲＡＭ１３Ａは、複数のＣＰＵコア０～３の各々について記憶領域を複数個ずつ有している。つまり、コア０用記憶領域１３０は、コア０用記憶領域０及びコア０用記憶領域１を含む。コア１用記憶領域１３１は、コア１用記憶領域０及びコア１用記憶領域１を含む。コア２用記憶領域１３２は、コア２用記憶領域０及びコア２用記憶領域１を含む。コア３用記憶領域１３３は、コア３用記憶領域０及びコア３用記憶領域１を含む。なお、図８の例では、各ＣＰＵコアに対応する記憶領域を２個として示しているが、３個以上であってもよい。また、これらコア０用記憶領域０、１、コア１用記憶領域０、１、コア２用記憶領域０、１、及びコア３用記憶領域０、１を総称して記憶領域０、１ともいう。

【0086】

複数のＣＰＵコア０～３の各々は、対応するＲＡＭ１３Ａの複数個の記憶領域０、１に対して、順番に正常動作情報を定期的に書き込んで更新する。つまり、ＣＰＵコア０は正常動作情報をコア０用記憶領域０、コア０用記憶領域１に順番に書き込み、ＣＰＵコア１は正常動作情報をコア１用記憶領域０、コア１用記憶領域１に順番に書き込む。ＣＰＵコア２は正常動作情報をコア２用記憶領域０、コア２用記憶領域１に順番に書き込み、ＣＰＵコア３は正常動作情報をコア３用記憶領域０、コア３用記憶領域１に順番に書き込む。

【0087】

第１ＣＰＵコアであるＣＰＵコア０は、複数のＣＰＵコア０～３の各々について、複数個の記憶領域０、１のうち何れかの正常動作情報が更新されている場合に、正常動作情報が更新されていると判定する。一方、ＣＰＵコア０は、複数個の記憶領域０、１のうち全ての正常動作情報が更新されていない場合に、正常動作情報が更新されていないと判定する。

【0088】

図９は、第２の実施形態に係る制御装置３０Ａの動作の一例を示すシーケンス図である。図１０は、図９に示す制御装置３０Ａの動作に対応するＲＡＭ１３Ａの更新状態の一例を示す図である。

【0089】

図９の（Ｓ１１）では、ＣＰＵコア０～３の各々が、一例として、上述の図８に示す、対応するＲＡＭ１３Ａの記憶領域０に対して、正常動作情報を書き込んで更新する。但し、ＲＡＭ１３Ａの記憶領域１には正常動作情報が既に書き込まれているものとする。

【0090】

（Ｓ１２）では、ＣＰＵコア０が、ＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されているか否かを確認する。図１０の（Ｓ１２）では、ＣＰＵコア０に対応するコア０用記憶領域０、１が両方とも更新され、ＣＰＵコア１に対応するコア１用記憶領域０、１が両方とも更新されている。同様に、ＣＰＵコア２に対応するコア２用記憶領域０、１が両方とも更新され、ＣＰＵコア３に対応するコア３用記憶領域０、１が両方とも更新されている。なお、ここでは、時系列的に記憶領域１が記憶領域０よりも前である。この場合、記憶領域１のみを確認してもよい。

【0091】

（Ｓ１３）では、ＣＰＵコア０が、複数のＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されていることを確認した場合、入出力Ｉ／Ｆ１１Ｂを介してＷＤＴ２１にタイマカウントをクリアするように指示する。

【0092】

（Ｓ１４）では、ＷＤＴ２１が、ＣＰＵコア０からのクリア指示に応じて、タイマカウントをクリアし、新たなタイマカウントを開始する。

【0093】

（Ｓ１５）では、ＣＰＵコア０～３の各々が、対応するＲＡＭ１３Ａの記憶領域１に対して、正常動作情報を書き込んで更新する。

【0094】

（Ｓ１６）では、ＣＰＵコア０が、ＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されているか否かを確認する。図１０の（Ｓ１６）では、各ＣＰＵコア０～３に対応する複数個の記憶領域０、１が両方共に更新されている。なお、ここでは、時系列的に記憶領域０が記憶領域１よりも前である。この場合、記憶領域０のみを確認してもよい。

【0095】

（Ｓ１７）では、ＣＰＵコア０が、複数のＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されていることを確認した場合、入出力Ｉ／Ｆ１１Ｂを介してＷＤＴ２１にタイマカウントをクリアするように指示する。

【0096】

（Ｓ１８）では、ＷＤＴ２１が、ＣＰＵコア０からのクリア指示に応じて、タイマカウントをクリアし、新たなタイマカウントを開始する。

【0097】

（Ｓ１９）では、ＣＰＵコア０、２、３の各々が、対応するＲＡＭ１３Ａの記憶領域０に対して、正常動作情報を書き込んで更新する。一方、ＣＰＵコア１は、対応するＲＡＭ１３Ａの記憶領域０に対して、正常動作情報を書き込まないため更新されない。

【0098】

（Ｓ２０）では、ＣＰＵコア０が、ＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されているか否かを確認する。図１０の（Ｓ２０）では、各ＣＰＵコア０、２、３に対応する複数個の記憶領域０、１は両方共に更新されている。一方、ＣＰＵコア１に対応する複数個の記憶領域０、１は記憶領域１のみが更新され記憶領域０は更新されない。なお、ここでは、時系列的に記憶領域１が記憶領域０よりも前である。この場合、記憶領域１のみを確認してもよい。

【0099】

（Ｓ２１）では、ＣＰＵコア０が、複数のＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されていることを確認した場合、入出力Ｉ／Ｆ１１Ｂを介してＷＤＴ２１にタイマカウントをクリアするように指示する。なお、ＷＤＴ２１の「タイマカウント」のステップの記載は省略する。

【0100】

（Ｓ２２）では、ＣＰＵコア０、２、３の各々が、対応するＲＡＭ１３Ａの記憶領域１に対して、正常動作情報を書き込んで更新する。一方、ＣＰＵコア１は、対応するＲＡＭ１３Ａの記憶領域１に対して、正常動作情報を書き込まないため更新されない。

【0101】

（Ｓ２３）では、ＣＰＵコア０が、ＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されているか否かを確認する。図１０の（Ｓ２３）では、各ＣＰＵコア０、２、３に対応する複数個の記憶領域０、１は両方共に更新されている、一方、ＣＰＵコア１に対応する複数個の記憶領域０、１は共に更新されない。つまり、ＣＰＵコア１については複数個の記憶領域０、１のうち全ての正常動作情報が更新されていないため、ＣＰＵコア１の何らかの異常として検知する。コア異常を検知した場合、システムを安全な状態にするため、例えば、異常コアのみのリセット処理等で復旧を行う。あるいは、ＷＤＴ２１をクリアせず、ＷＤＴ２１からＣＰＵコア全体をリセット処理し、再起動により復旧を行うようにしてもよい。

【0102】

次に、図１１を参照して、第２の実施形態に係る制御装置３０Ａの作用について説明する。

【0103】

図１１は、第２の実施形態に係る複数のＣＰＵコア０～３の制御プログラムによる処理の流れの一例を示すフローチャートである。

【0104】

まず、複数のＣＰＵコア０～３の各々により制御プログラムが起動され、以下のステップを実行する。

【0105】

図１１のステップＳ１１１では、ＣＰＵコア０～３の各々が、一例として、上述の図８に示す、対応するＲＡＭ１３Ａのコアｎ（ｎ＝０～３）用記憶領域０に正常動作情報を書き込んで更新する。

【0106】

ステップＳ１１２では、ＣＰＵコア０～３の各々が、対応するＲＡＭ１３Ａのコアｎ（ｎ＝０～３）用記憶領域１に正常動作情報を書き込んで更新し、ステップＳ１１１に戻り処理を繰り返す。

【0107】

このように本実施形態によれば、複数のプロセッサコア間でメモリの更新タイミングがずれてしまう場合であっても、複数のプロセッサコアによる通知の競合が防止される。このため、監視部が複数のプロセッサコアが正常に動作していないと誤認識し、不要なリセットを行うことが防止される。

【0108】

[第３の実施形態]
第３の実施形態では、第１プロセッサコアに異常が発生した場合に、別のプロセッサコアに代替させる形態について説明する。

【0109】

図１２は、第３の実施形態に係る制御装置３０Ｂの構成の一例を示すブロック図である。

【0110】

図１２に示すように、制御装置３０Ｂは、ＣＰＵ１１を備えている。ＣＰＵ１１は、複数のＣＰＵコア０～３と、ＲＡＭコントローラ１１Ａと、入出力Ｉ／Ｆ１１Ｂと、割込部１１Ｃとを備えている。割込部１１Ｃを備える点以外は上述の第１の実施形態で説明した制御装置３０又は第２の実施形態で説明した制御装置３０Ａと同様の構成である。

【0111】

ＷＤＴ２１は、第１ＣＰＵコアであるＣＰＵコア０からの指示が一定時間以上ない場合、複数のＣＰＵコア０～３の全てをリセットするリセット信号を出力する。

【0112】

割込部１１Ｃは、ＷＤＴ２１からのリセット信号を受け付け、受け付けたリセット信号に応じて、ＣＰＵコア０を、予め定めた別のＣＰＵコア（図１２の例ではＣＰＵコア１）に代替させる割り込み処理を行う。

【0113】

つまり、ＲＡＭ１３又はＲＡＭ１３Ａの更新確認を実施しているＣＰＵコア０に異常が発生した場合はそのコアのみをリセット処理し復旧することができない。このため、ＷＤＴ２１からのリセット要求を割り込みとして別のコアである例えばＣＰＵコア１で受け、ＣＰＵコア１からＲＡＭ１３又はＲＡＭ１３Ａの更新確認を実施しているＣＰＵコア０のみをリセット処理し復旧させる。

【0114】

図１３は、第３の実施形態に係る制御装置３０Ｂの動作の一例を示すシーケンス図である。なお、本例では、上述の図８に示すＲＡＭ１３Ａを適用した場合について説明する。

【0115】

図１３の（Ｓ３１）では、ＣＰＵコア１～３の各々が、一例として、上述の図８に示す、対応するＲＡＭ１３Ａの記憶領域０に対して、正常動作情報を書き込んで更新する。一方、第１ＣＰＵコアであるＣＰＵコア０は、対応するＲＡＭ１３Ａの記憶領域０に対して、正常動作情報を書き込まないため更新されない。

【0116】

（Ｓ３２）では、ＣＰＵコア１～３の各々が、対応するＲＡＭ１３Ａの記憶領域１に対して、正常動作情報を書き込んで更新する。一方、ＣＰＵコア０は、対応するＲＡＭ１３Ａの記憶領域１に対しても、正常動作情報を書き込まないため更新されない。

【0117】

（Ｓ３３）では、ＷＤＴ２１が、ＣＰＵコア０からの指示が一定時間以上ないため、タイマカウントオーバーとなる。

【0118】

（Ｓ３４）では、ＷＤＴ２１が、割込部１１Ｃに対して、リセット信号を送信し、割込部１１Ｃから予め定めた別のＣＰＵコアであるＣＰＵコア１にリセット信号を送信する。

【0119】

（Ｓ３５）では、ＣＰＵコア１が、異常が発生したＣＰＵコア０に対して、リセット信号を送信する。

【0120】

（Ｓ３６）では、ＣＰＵコア１が、ＣＰＵコア２、３の各々に対して、ＲＡＭ１３Ａの更新停止を指示する。

【0121】

（Ｓ３７）では、ＣＰＵコア０が、ＣＰＵコア１からのリセット信号に応じて、再起動を行う。

【0122】

（Ｓ３８）では、再起動したＣＰＵコア０が、ＷＤＴ２１に対して、タイマカウントの再開要求を行う。

【0123】

（Ｓ３９）では、ＷＤＴ２１が、ＣＰＵコア０からの再開要求に応じて、タイマカウントを再開する。

【0124】

（Ｓ４０）では、ＣＰＵコア０が、ＣＰＵコア０～３の各々に対して、ＲＡＭ１３Ａの更新開始を指示する。

【0125】

（Ｓ４１）では、ＣＰＵコア０～３の各々が、対応するＲＡＭ１３Ａの記憶領域０に対して、正常動作情報を書き込んで更新する。

【0126】

（Ｓ４２）では、ＣＰＵコア０～３の各々が、対応するＲＡＭ１３Ａの記憶領域１に対して、正常動作情報を書き込んで更新する。

【0127】

（Ｓ４３）では、ＣＰＵコア０が、ＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されているか否かを確認する。このとき、時系列的に前の記憶領域のみを確認してもよい。

【0128】

（Ｓ４４）では、ＣＰＵコア０が、複数のＣＰＵコア０～３の各々について、対応するＲＡＭ１３Ａの複数個の記憶領域０、１のうち何れかの正常動作情報が更新されていることを確認した場合、入出力Ｉ／Ｆ１１Ｂを介してＷＤＴ２１にタイマカウントをクリアするように指示する。

【0129】

（Ｓ４５）では、ＷＤＴ２１が、ＣＰＵコア０からのクリア指示に応じて、タイマカウントをクリアし、新たなタイマカウントを開始する。

【0130】

このように本実施形態によれば、第１プロセッサコアに異常が発生した場合であっても、別のプロセッサコアに代替させることが可能とされる。これにより、複数のプロセッサコアによる通知の競合が防止される。このため、監視部が複数のプロセッサコアが正常に動作していないと誤認識し、不要なリセットを行うことが防止される。

【0131】

なお、上記各実施形態において、プロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えば、ＣＰＵ：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ、等）や、専用のプロセッサ（例えば、ＧＰＵ：ＧｒａｐｈｉｃｓｐｒｏｃｅｓｓｉｎｇＵｎｉｔ、ＡＳＩＣ：ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ、ＦＰＧＡ：ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ、プログラマブル論理デバイス、等）を含むものである。

【0132】

また、上記各実施形態におけるプロセッサの動作は、１つのプロセッサによって成すのみでなく、物理的に離れた位置に存在する複数のプロセッサが協働して成すものであってもよい。また、プロセッサの各動作の順序は、上記各実施形態において記載した順序のみに限定されるものではなく、適宜変更してもよい。

【0133】

以上、実施形態は、制御装置が備える各部の機能をコンピュータに実行させるためのプログラムの形態としてもよい。実施形態は、これらのプログラムを記憶したコンピュータが読み取り可能な非一時的記憶媒体の形態としてもよい。

【0134】

その他、上記実施形態で説明した制御装置の構成は、一例であり、主旨を逸脱しない範囲内において状況に応じて変更してもよい。

【0135】

また、上記実施形態で説明したプログラムの処理の流れも、一例であり、主旨を逸脱しない範囲内において不要なステップを削除したり、新たなステップを追加したり、処理順序を入れ替えたりしてもよい。

【0136】

また、上記実施形態では、プログラムを実行することにより、実施形態に係る処理がコンピュータを利用してソフトウェア構成により実現される場合について説明したが、これに限らない。実施形態は、例えば、ハードウェア構成や、ハードウェア構成とソフトウェア構成との組み合わせによって実現してもよい。

【0137】

以上の実施形態に関し、更に以下を開示する。

【0138】

（（（１）））に係る制御装置は、複数のプロセッサコアのうちの何れかのプロセッサコアである第１プロセッサコアが正常に動作していることを監視する監視部と、複数の前記プロセッサコアの各々に予め対応付けられた複数の記憶領域を有するメモリと、に接続された前記複数のプロセッサコアを備え、前記複数のプロセッサコアの各々が、対応する前記メモリの記憶領域に対して、正常に動作していることを示す情報を定期的に書き込んで更新し、前記第１プロセッサコアが、前記メモリの各記憶領域に対して、前記複数のプロセッサコアの各々により前記情報が更新されているか否かを判定し、判定結果に基づいて、前記監視部を制御する。

【0139】

（（（２）））に係る制御装置は、（（（１）））に係る制御装置において、前記第１プロセッサコアが前記情報の更新の有無を判定するタイミングが、前記複数のプロセッサコアの各々が前記情報を更新するタイミングとは異なる。

【0140】

（（（３）））に係る制御装置は、（（（２）））に係る制御装置において、前記第１プロセッサコアが、前記情報を更新してから次の更新までの間に、前記情報の更新の有無を判定する。

【0141】

（（（４）））に係る制御装置は、（（（１）））～（（（３）））の何れか１に係る制御装置において、前記メモリが、前記複数のプロセッサコアの各々について前記記憶領域を複数個ずつ有し、前記複数のプロセッサコアの各々が、対応する前記メモリの複数個の記憶領域に対して、順番に前記情報を定期的に更新し、前記第１プロセッサコアが、前記複数個の記憶領域のうち何れかの前記情報が更新されている場合に、前記情報が更新されていると判定する。

【0142】

（（（５）））に係る制御装置は、（（（４）））に係る制御装置において、前記第１プロセッサコアが、前記複数個の記憶領域のうち全ての前記情報が更新されていない場合に、前記情報が更新されていないと判定する。

【0143】

（（（６）））に係る制御装置は、（（（１）））～（（（３）））の何れか１に係る制御装置において、前記第１プロセッサコアが、前記複数のプロセッサコアの各々について前記情報が更新されている場合、前記監視部に対して、カウントをクリアするように指示する。

【0144】

（（（７）））に係る制御装置は、（（（６）））に係る制御装置において、前記第１プロセッサコアが、前記複数のプロセッサコアの何れかについて前記情報が更新されていない場合、異常の発生と判定し、前記監視部に対して、前記複数のプロセッサコアの全てをリセットするように指示する。

【0145】

（（（８）））に係る制御装置は、（（（６）））に係る制御装置において、前記第１プロセッサコアが、前記複数のプロセッサコアの何れかについて前記情報が更新されていない場合、異常の発生と判定し、前記監視部に対して、前記複数のプロセッサコアのうち前記異常が発生したプロセッサコアのみをリセットするように指示する。

【0146】

（（（９）））に係る制御装置は、（（（１）））～（（（８）））の何れか１に係る制御装置において、前記監視部が、前記第１プロセッサコアからの指示が一定時間以上ない場合、前記複数のプロセッサコアの全てをリセットするリセット信号を出力する。

【0147】

（（（１０）））に係る制御装置は、（（（９）））に係る制御装置において、前記監視部からのリセット信号を受け付け、受け付けたリセット信号に応じて、前記第１プロセッサコアを、予め定めた別のプロセッサコアに代替させる割り込み処理を行う割込部を更に備える。

【0148】

（（（１１）））に係る画像処理装置は、（（（１）））～（（（１０）））の何れか１に記載の制御装置と、前記制御装置によって制御される画像処理部と、を含む。

【0149】

（（（１２）））に係る制御プログラムは、複数のプロセッサコアの何れかのプロセッサコアである第１プロセッサコアが正常に動作していることを監視する監視部と、前記複数のプロセッサコアの各々に予め対応付けられた複数の記憶領域を有するメモリと、に接続された前記複数のプロセッサコアのうち前記第１プロセッサコアの制御プログラムであって、前記第１プロセッサコアに対応する前記メモリの記憶領域に対して、正常に動作していることを示す情報を定期的に書き込んで更新し、前記メモリの各記憶領域に対して、前記複数のプロセッサコアの各々により前記情報が更新されているか否かに基づいて、前記監視部を制御することを、コンピュータに実行させる。

【0150】

（（（１）））、（（（１１）））、及び（（（１２）））によれば、複数のプロセッサコアによる通知の競合を防止することができる、という効果を有する。

【0151】

（（（２）））によれば、同じタイミングにする場合と比較して、適切なタイミングで情報の更新の有無を判定することができる、という効果を有する。

【0152】

（（（３）））によれば、情報を更新してから次の更新までの間に、情報の更新の有無を判定することができる、という効果を有する。

【0153】

（（（４）））によれば、複数のプロセッサコアの各々について記憶領域を１個ずつとする場合と比較して、複数のプロセッサコア間でメモリの更新タイミングがずれた場合であっても、情報が更新されていることを適切に判定することができる、という効果を有する。

【0154】

（（（５）））によれば、複数のプロセッサコアの各々について記憶領域を１個ずつとする場合と比較して、複数のプロセッサコア間でメモリの更新タイミングがずれた場合であっても、情報が更新されていないことを適切に判定することができる、という効果を有する。

【0155】

（（（６）））によれば、複数のプロセッサコアの各々についての情報更新の有無を考慮しない場合と比較して、監視部のカウントを適切にクリアすることができる、という効果を有する。