(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024047100
(43)【公開日】2024-04-05
(54)【発明の名称】縦型半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240329BHJP
H01L 29/12 20060101ALI20240329BHJP
H01L 21/336 20060101ALI20240329BHJP
【FI】
H01L29/78 652B
H01L29/78 652T
H01L29/78 652F
H01L29/78 652S
H01L29/78 653A
H01L29/78 652J
H01L29/78 658A
H01L29/78 652K
【審査請求】未請求
【請求項の数】13
【出願形態】OL
(21)【出願番号】P 2022152522
(22)【出願日】2022-09-26
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】上野 勝典
(72)【発明者】
【氏名】高島 信也
(57)【要約】
【課題】抵抗の低減が可能な縦型半導体装置を提供する。
【解決手段】縦型半導体装置は、ワイドバンドギャップ半導体層と、ワイドバンドギャップ半導体層に設けられた電界効果トランジスタと、を備える。ワイドバンドギャップ半導体層は、第1主面側に突き出たFin部を有する。電界効果トランジスタは、ワイドバンドギャップ半導体層に設けられた第1導電型のドリフト領域と、ワイドバンドギャップ半導体層に設けられ、ドリフト領域上に位置する第2導電型の第1ウェル領域と、ワイドバンドギャップ半導体層に設けられ、第1ウェル領域上に位置する第1導電型のソース領域と、ワイドバンドギャップ半導体層に設けられ、第1ウェル領域とドリフト領域との間に位置する第1導電型の電流拡張領域とを有する。第1ウェル領域及びソース領域はFin部に設けられている。電流拡張領域はドリフト領域よりも第1導電型の不純物濃度が高い。
【選択図】
図2
【特許請求の範囲】
【請求項1】
第1主面と、前記第1主面の反対側に位置する第2主面とを有し、シリコンよりもバンドギャップが大きいワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層に設けられた電界効果トランジスタと、を備え、
前記ワイドバンドギャップ半導体層は、第1主面側に突き出たFin部を有し、
前記電界効果トランジスタは、
前記ワイドバンドギャップ半導体層に設けられた第1導電型のドリフト領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記ドリフト領域上に位置する第2導電型の第1ウェル領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記第1ウェル領域上に位置する第1導電型のソース領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記第1ウェル領域と前記ドリフト領域との間に位置する第1導電型の電流拡張領域とを有し、
前記第1ウェル領域及び前記ソース領域はFin部に設けられており、
前記電流拡張領域は前記ドリフト領域よりも第1導電型の不純物濃度が高い、縦型半導体装置。
【請求項2】
前記Fin部は、第1側面と、前記第1側面の反対側に位置する第2側面とを有し、
前記第1側面から前記第2側面に至る方向を幅方向とすると、
前記Fin部の前記幅方向における長さは100nm以下である、請求項1に記載の縦型半導体装置。
【請求項3】
前記Fin部の前記幅方向における長さよりも、前記電流拡張領域の前記幅方向における長さの方が長い、請求項2に記載の縦型半導体装置。
【請求項4】
前記電界効果トランジスタは、前記ワイドバンドギャップ半導体層に設けられ、前記電流拡張領域よりも前記第1主面から遠い側に位置する第2導電型の第2ウェル領域、をさらに有する、請求項2又は3に記載の縦型半導体装置。
【請求項5】
前記第2ウェル領域の前記幅方向における長さは、前記Fin部の前記幅方向における長さよりも長い、請求項4に記載の縦型半導体装置。
【請求項6】
前記第1主面の法線方向からの平面視で、前記第2ウェル領域は前記Fin部の両側に位置する、請求項4に記載の縦型半導体装置。
【請求項7】
前記ドリフト領域は、
前記幅方向で隣り合う一方の前記第2ウェル領域と他方の前記第2ウェル領域との間に位置する第1導電型のJFET領域を有し、
前記JFET領域の前記幅方向における長さは、前記電流拡張領域の前記幅方向における長さよりも短い、請求項4に記載の縦型半導体装置。
【請求項8】
前記電界効果トランジスタは、
前記Fin部の前記第1側面及び前記第2側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記Fin部の前記第1側面及び前記第2側面にそれぞれ隣接するゲート電極と、を有する請求項2又は3に記載の縦型半導体装置。
【請求項9】
前記ワイドバンドギャップ半導体層の前記第1主面側に設けられたトレンチ、をさらに備え、
前記ゲート電極は前記トレンチ内に配置されている、請求項8に記載の縦型半導体装置。
【請求項10】
前記トレンチは、
第1トレンチと、
前記第1トレンチの内側に位置し、前記第1主面からの深さが前記第1トレンチよりも深い第2トレンチと、を有し、
前記ゲート電極は前記第1トレンチ内と前記第2トレンチ内とに連続して配置されている、請求項9に記載の縦型半導体装置。
【請求項11】
前記電界効果トランジスタは、
前記ワイドバンドギャップ半導体層に設けられ、前記電流拡張領域よりも前記第1主面から遠い側に位置する第2導電型の第2ウェル領域と、をさらに有し、
前記第2ウェル領域は、前記第2トレンチの下方に配置されている、請求項10に記載の縦型半導体装置。
【請求項12】
前記電界効果トランジスタは、
前記ワイドバンドギャップ半導体層に設けられ、前記電流拡張領域よりも前記第1主面から遠い側に位置する第2導電型の第2ウェル領域と、
前記ワイドバンドギャップ半導体層の前記第1主面側に設けられ、前記第2ウェル領域に電気的に接続する第2導電型のコンタクト領域と、
前記ワイドバンドギャップ半導体層の上方に設けられ、前記ソース領域と前記コンタクト領域とに接続するソース電極と、をさらに有する請求項1又は2に記載の縦型半導体装置。
【請求項13】
前記ワイドバンドギャップ半導体層は、窒化ガリウム、又は、炭化シリコンである、請求項1又は2に記載の縦型半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、縦型半導体装置に関する。
【背景技術】
【0002】
炭化シリコン(SiC)や窒化ガリウム(GaN)で構成されるパワー半導体は、ドリフト領域の理想抵抗がシリコン(Si)と比べて大幅に小さく、大幅な損失低減が期待される。また、FinFET(Fin Field Effec Transistor)構造を有する縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)が知られている(例えば、非特許文献1参照)。FinFETは、基板に立体的に配置された半導体層の2面以上にチャネルが形成されるMOSFETである。FinFET構造を採用することにより、素子の微細化と高密度化が容易となる。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】F. Udrea et.al., ´Experimental demonstration, challenges, and prospects of the vertical SiC FinFET´, 2022 IEEE 34th International Symposium on Power Semiconductor Devices and ICs (ISPSD)
【発明の概要】
【発明が解決しようとする課題】
【0004】
FinFET構造では、Fin(フィン)と呼ばれる半導体層の幅(以下、Fin幅ともいう)が小さい。このため、SiCやGaN等の化合物半導体を用いてチャネル部の抵抗を低減しても、ドリフト領域の広がり抵抗が大きくなり易い。デバイス構造全体において、抵抗の低減が望まれている。
【0005】
本発明はこのような事情に鑑みてなされたものであって、抵抗の低減が可能な縦型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本発明の一態様に係る縦型半導体装置は、第1主面と、前記第1主面の反対側に位置する第2主面とを有し、シリコンよりもバンドギャップが大きいワイドバンドギャップ半導体層と、前記ワイドバンドギャップ半導体層に設けられた電界効果トランジスタと、を備える。前記ワイドバンドギャップ半導体層は、第1主面側に突き出たFin部を有する。前記電界効果トランジスタは、前記ワイドバンドギャップ半導体層に設けられた第1導電型のドリフト領域と、前記ワイドバンドギャップ半導体層に設けられ、前記ドリフト領域上に位置する第2導電型の第1ウェル領域と、前記ワイドバンドギャップ半導体層に設けられ、前記第1ウェル領域上に位置する第1導電型のソース領域と、前記ワイドバンドギャップ半導体層に設けられ、前記第1ウェル領域と前記ドリフト領域との間に位置する第1導電型の電流拡張領域とを有する。前記第1ウェル領域及び前記ソース領域はFin部に設けられている。前記電流拡張領域は前記ドリフト領域よりも第1導電型の不純物濃度が高い。
【発明の効果】
【0007】
本発明によれば、抵抗の低減が可能な縦型半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
【
図1】
図1は、本発明の実施形態1に係る縦型半導体装置の構成例を示す平面図である。
【
図2】
図2は、本発明の実施形態1に係る縦型半導体装置の構成例を示す断面図である。
【
図3】
図3は、本発明の実施形態1に係る縦型半導体装置の構成例を示す断面図である。
【
図4】
図4は、本発明の実施形態1に係る縦型半導体装置の構成例を示す断面図である。
【
図5】
図5は、本発明の実施形態1に係る縦型半導体装置の構成例を示す断面図である。
【
図6A】
図6Aは、本発明の実施形態1に係る縦型半導体装置の製造方法を工程順に示す断面図である。
【
図6B】
図6Bは、本発明の実施形態1に係る縦型半導体装置の製造方法を工程順に示す断面図である。
【
図6C】
図6Cは、本発明の実施形態1に係る縦型半導体装置の製造方法を工程順に示す断面図である。
【
図6D】
図6Dは、本発明の実施形態1に係る縦型半導体装置の製造方法を工程順に示す断面図である。
【
図6E】
図6Eは、本発明の実施形態1に係る縦型半導体装置の製造方法を工程順に示す断面図である。
【
図6F】
図6Fは、本発明の実施形態1に係る縦型半導体装置の製造方法を工程順に示す断面図である。
【
図6G】
図6Gは、本発明の実施形態1に係る縦型半導体装置の製造方法を工程順に示す断面図である。
【
図7】
図7は、本発明の実施形態2に係る縦型半導体装置の構成例を示す断面図である。
【
図8】
図8は、本発明の実施形態3に係る縦型半導体装置の構成例を示す断面図である。
【発明を実施するための形態】
【0009】
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0010】
以下の説明では、X軸方向、Y軸方向及びZ軸方向の文言を用いて、方向を説明する場合がある。例えば、X軸方向及びY軸方向は、GaN基板10の表面10aに平行な方向である。X軸方向及びY軸方向を水平方向ともいう。Z軸方向は、GaN基板10の表面10aの法線方向である。X軸方向、Y軸方向及びZ軸方向は、互いに直交する。
【0011】
以下の説明では、Z軸の矢印方向を「上」と称し、Z軸の矢印の反対方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を180度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
【0012】
以下の説明では、第1導電型がN型であり、第2導電型がP型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第1導電型をP型、第2導電型をN型としても構わない。また、半導体領域の導電型を示すPやNに付す+又は-は、+又は-が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じPとP(又は、NとN)とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
【0013】
<実施形態1>
(構成例)
図1は、本発明の実施形態1に係る縦型半導体装置100の構成例を示す平面図である。
図2から
図5は、本発明の実施形態1に係る縦型半導体装置100の構成例を示す断面図である。
図2は、
図1の平面図をX軸に平行で、かつソース領域を通るA-A´線で切断した断面を示している。
図3は、
図1の平面図をX軸に平行で、かつコンタクト領域を通るB-B´線で切断した断面を示している。
図4は、
図1の平面図をY軸に平行で、かつFin(フィン)部を通るC-C´線で切断した断面を示している。
図5は、
図1の平面図をY軸に平行で、かつ隣り合う一方のFin部と他方のFin部との間を通るD-D´線で切断した断面を示している。なお、
図1では、図面の複雑化を回避するために、
図2から
図5に示すソース電極の図示と、
図2、
図3及び
図5に示すゲート電極の図示とを省略している。
【0014】
図1から
図5に示す縦型半導体装置100は、パワーデバイスである。縦型半導体装置100は、窒化ガリウム(GaN)基板10と、GaN基板10に設けられた複数の縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)1とを備える。
【0015】
GaN基板10は、本発明の「ワイドバンドギャップ半導体層」の一例である。GaN基板10は、表面10a(本発明の「第1主面」の一例)と、表面10aの反対側に位置する裏面10b(本発明の「第2主面」の一例)とを有し、シリコン(Si)よりもバンドギャップが大きい窒化ガリウム(GaN)で構成されている。例えば、GaN基板10は、N+型の単結晶GaN基板11と、単結晶GaN基板11上にエピタキシャル成長法で形成された単結晶でN-型のGaN層13とを備える。
【0016】
例えば、GaN基板10は、貫通転位密度が1×107cm-2未満である低転位自立GaN基板である。GaN基板10が低転位自立GaN基板であることにより、GaN基板10に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、パワーデバイスを高い良品率で製造することが可能となる。また、縦型MOSFET1の製造工程に含まれる熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。
【0017】
GaN基板10に含まれるN型不純物(ドナー元素)は、シリコン(Si)及び酸素(O)の少なくとも一方を含む。また、GaN基板10に含まれるP型不純物(アクセプタ元素)は、マグネシウム(Mg)及びベリリウム(Be)の少なくとも一方を含む。
【0018】
縦型MOSFET1は、本発明の「電界効果トランジスタ」の一例である。例えば、複数の縦型MOSFET1は、一方向(例えば、X軸方向)に繰り返し設けられている。1つの縦型MOSFET1が繰り返しの単位構造であり、この単位構造が一方向(例えば、X軸方向)に並んで配置されている。
【0019】
縦型MOSFET1は、GaN基板10のGaN層13に設けられたN-型のドリフト領域15と、GaN層13に設けられ、ドリフト領域15上に位置するN型の電流拡張領域21と、GaN層13に設けられ、電流拡張領域21上に位置するP型の第1ウェル領域23と、GaN層13に設けられ、第1ウェル領域23上に位置するN+型のソース領域25と、を有する。
【0020】
ドリフト領域15は、GaN層13のうち、電流拡張領域21と、第1ウェル領域23と、ソース領域25と、後述の第2ウェル領域31とが設けられていない領域である。ドリフト領域15は、単結晶GaN基板11と電流拡張領域21との間の電流経路として機能する。電流拡張領域21は、第1ウェル領域23とドリフト領域15との間に位置する。電流拡張領域21は、ドリフト領域15よりもN型の不純物濃度が高い。
【0021】
GaN基板10は、GaN層13の一部であって、表面10a側に突き出たFin(フィン)部30を有する。Fin部30は、例えば、フォトリソグラフィ技術によりGaN層13上にマスク(例えば、レジストパターン)を形成し、このマスクから露出しているGaN層13をドライエッチングすることによって、第1トレンチH1(後述の
図6D参照)と共に形成される。
【0022】
第1ウェル領域23及びソース領域25は、Fin部30に設けられている。また、第1ウェル領域23及びソース領域25に加えて、電流拡張領域21の一部(例えば、第1ウェル領域23に接続する部位)がFin部30に設けられていてもよい。
【0023】
図2に示すように、第1ウェル領域23及びソース領域25が設けられているFin部30は、第1側面30aと、第1側面30aの反対側に位置する第2側面30bとを有する。例えば、後述の
図6Dに示すように、GaN基板10には、表面10a側に開口するトレンチHが設けられている。トレンチHは、第1トレンチH1と、第1トレンチH1の内側に位置し、第1トレンチH1よりも表面10aからの深さが深い第2トレンチH2とを有する。Fin部30の第1側面30a及び第2側面30bは、第1トレンチH1の内側面でもある。
【0024】
図2に示すように、縦型MOSFET1は、Fin部30の第1側面30a及び第2側面30bを覆うゲート絶縁膜27と、ゲート絶縁膜27を介してFin部30の第1側面30a及び第2側面30bにそれぞれ隣接するゲート電極29と、をさらに有する。ゲート絶縁膜27は、Fin部30の第1側面30a及び第2側面30b(すなわち、第1トレンチH1の内側面)と、第1トレンチH1の底面と、第2トレンチH2の内側面と、第2トレンチH2の底面とに連続して設けられている。ゲート絶縁膜27は、例えばシリコン酸化膜(SiO
2膜)である。
【0025】
ゲート電極29は、ゲート絶縁膜27を介して、トレンチH内に配置されている。例えば、ゲート電極29は、第1トレンチH1内と第2トレンチH2内とに連続して配置されている。ゲート電極29は、例えば不純物をドープしたポリシリコン膜で構成されている。
【0026】
Fin部30の第1側面30aから第2側面30bに至る幅方向(例えば、X軸方向)の長さをW1とすると、W1は例えば50nm以上100nm以下である。Fin部30の幅方向の長さW1が非常に狭いため、ゲートをオフ状態にするとFin部は完全に空乏化する。本明細書では、Fin部が非常に狭く、ゲートオフ状態にするとFin部が完全に空乏化する電界効果トランジスタの構造をFinFET構造ともいう。
【0027】
例えば、電流拡張領域21の幅方向(例えば、X軸方向)の長さをW2とすると、この長さW2はFin部30の幅方向の長さW1よりも長い(W2>W1)。
【0028】
図2に示すように、縦型MOSFET1は、GaN基板10に設けられ、電流拡張領域21よりも表面10aから遠い側(
図2から
図5では、下側)に位置するP型の第2ウェル領域31と、GaN基板10の表面10a側に設けられたソース電極33と、GaN基板10の裏面10bに設けられたドレイン電極35と、をさらに有する。
【0029】
P型の第2ウェル領域31は、第2トレンチH2の下方に配置されている。例えば、第2ウェル領域31は、第2トレンチH2の底面と、第2トレンチH2の底面近傍の側面とに面している。
【0030】
例えば、第2ウェル領域31の幅方向(例えば、X軸方向)の長さをW3とすると、この長さW3はFin部30の幅方向の長さW1よりも長い(W3>W1)。
【0031】
ドリフト領域15は、幅方向で隣り合う一方の第2ウェル領域31と他方の第2ウェル領域31との間に、N-型(または、N型)のJFET領域151を有する。例えば、JFET領域151の幅方向(例えば、X軸方向)における長さをW4とすると、この長さW4はFin部30の幅方向の長さW1よりも長く、電流拡張領域21の幅方向の長さW2よりも短い(W2>W4>W1)。
【0032】
ソース電極33は、ソース領域25に接している。また、ソース電極33は、絶縁膜を介してゲート電極29の上方に延設されている。ドレイン電極35は、単結晶GaN基板11に接している。ソース電極33及びドレイン電極35は、例えば、Al又はAl-Siの合金でそれぞれ構成されている。
【0033】
図3及び
図4に示すように、縦型MOSFET1は、GaN基板10の表面10a側に設けられ、P型の第1ウェル領域23上に位置するP+型のコンタクト領域37と、GaN基板10に設けられ、第1ウェル領域23と第2ウェル領域31との間に位置するP型の第3ウェル領域39と、をさらに有する。コンタクト領域37は、ソース電極33に接している。
【0034】
第1ウェル領域23と第2ウェル領域31は、第3ウェル領域39を介して電気的に接続している。ソース電極33は、コンタクト領域37、第1ウェル領域23及び第3ウェル領域39を介して、第2ウェル領域31に電気的に接続している。これにより、第2ウェル領域31の電位をソース電極33の電位(例えば、接地電位(0V))に固定することができる。
【0035】
(製造方法)
次に、本発明の実施形態1に係る縦型半導体装置100の製造方法について説明する。
図6Aから
図6Gは、本発明の実施形態1に係る縦型半導体装置100の製造方法を工程順に示す断面図である。縦型MOSFET1は、イオン注入装置、熱処理装置、成膜装置、露光装置、エッチング装置など、各種の装置によって製造される。以下、これらの装置を製造装置と総称する。
【0036】
図6Aに示すように、製造装置は、N+型の単結晶GaN基板11上に単結晶でN-型の第1GaN層131をエピタキシャル成長させる。次に、製造装置は、第1GaN層131においてP型の第2ウェル領域31(
図2参照)が形成される予定領域に、P型不純物として例えばマグネシウム(Mg)をイオン注入する。次に、製造装置は、Mgがイオン注入された第1GaN層131を含む基板全体に熱処理を施して、Mgを活性化させる。これにより、
図6Aに示すように、第1GaN層131にP型の第2ウェル領域31が形成される。
【0037】
次に、製造装置は、第1GaN層131上に単結晶でN-型の第2GaN層132をエピタキシャル成長させる。次に、製造装置は、第2GaN層132において、N型の電流拡張領域21(
図2参照)が形成される予定領域に、N型不純物として例えばシリコン(Si)をイオン注入する。次に、製造装置は、Siがイオン注入された第2GaN層132を含む基板全体に熱処理を施して、Siを活性化させる。これにより、
図6Bに示すように、第2GaN層132にN型の電流拡張領域21が形成される。第1GaN層131及び第2GaN層132において、第2ウェル領域31及び電流拡張領域21が形成されていない領域が、N-型のドリフト領域15となる。
【0038】
次に、
図6Cにおいて、電流拡張領域21が形成された第2GaN層132上に単結晶でN-型の第3GaN層133を形成する。これにより、第1GaN層131、第2GaN層132及び第3GaN層133を含むGaN層13が完成する。次に、製造装置は、第3GaN層133において、P型の第1ウェル領域23(
図2参照)が形成される予定領域に、P型不純物として例えばMgをイオン注入する。
【0039】
なお、
図6Cでは、第3GaN層133の全域にMgをイオン注入する例を示しているが、これはあくまで一例である。第3GaN層133において、第1ウェル領域23(
図2参照)が形成される予定領域以外の領域には、Mgをイオン注入しなくてもよい。また、エピタキシャル成長法で形成される第3GaN層133の導電型は、N型やN-型でなく、P型やP-型であってもよい。第3GaN層133をP型でエピタキシャル成長させる場合は、第1ウェル領域23を形成するためのMgイオン注入工程を省略することも可能がある。
【0040】
次に、製造装置は、第3GaN層133において、N+型のソース領域25(
図2参照)が形成される予定領域に、N型不純物として例えばSiをイオン注入する。また、このSiのイオン注入と前後して、製造装置は、第3GaN層133において、P+型のコンタクト領域37(
図3参照)が形成される予定領域に、P型不純物として例えばMgをイオン注入する。
【0041】
次に、製造装置は、MgやSiがイオン注入された第3GaN層133を含む基板全体に熱処理を施して、MgとSiとを活性化させる。これにより、
図6Cに示すように、第3GaN層133にP型の第1ウェル領域23と、N+型のソース領域25と、P+型のコンタクト領域37とが形成される。
【0042】
次に、
図6D示すように、製造装置は、GaN層13の表面(すなわち、GaN基板10の表面10a)側にトレンチHを形成する。例えば、トレンチHは、第1トレンチH1と、第1トレンチH1の内側に位置し、表面10aからの深さが第1トレンチH1よりも深い第2トレンチH2と、を有する。第1トレンチH1の下方には電流拡張領域21が位置する。第2トレンチH2の下方にはP型の第2ウェル領域31が位置する。
【0043】
製造装置は、GaN層13に第1トレンチH1を形成し、次に、第2トレンチH2を形成する。または、製造装置は、GaN層13に第2トレンチH2を形成し、次に、第1トレンチH1を形成してもよい。第1トレンチH1と第2トレンチH2の形成順は任意である。
【0044】
次に、
図6Eに示すように、製造装置は、GaN基板10の表面10a上にゲート絶縁膜27を形成する。これにより、第1トレンチH1の内側面(Fin部30の第1側面30a及び第2側面30bを含む)及び底面と、第2トレンチH2の内側面及び底面とがゲート絶縁膜27で連続して覆われる。例えば、ゲート絶縁膜27はSiO
2膜である。ゲート絶縁膜27は、CVD法(Chemical Vapor Deposition)で形成する。
【0045】
次に、製造装置は、ゲート絶縁膜27上に電極膜29´を形成する。例えば、電極膜29´は不純物をドープしたポリシリコン膜である。電極膜29´は、CVDで形成する。
【0046】
次に、
図6Fに示すように、製造装置は、電極膜29´の表面を平坦化して、Fin部30の上方から電極膜29´を除去する。これにより、電極膜29´からゲート電極29が形成される。電極膜29´の平坦化は、例えばCMP(Chemical Mechanical Polishing)で行う。
【0047】
次に、
図6Gに示すように、製造装置は、ゲート電極29が形成されたGaN基板10の上方に層間絶縁膜32を形成する。例えば、層間絶縁膜32はSiO
2膜であり、CVD法で形成する。
【0048】
次に、製造装置は、層間絶縁膜32のうち、ソース領域25上に位置する部分と、コンタクト領域37(
図3参照)上に位置する部分とをエッチングして除去して、コンタクトホールを形成する。次に、製造装置は、コンタクトホールが形成された層間絶縁膜32上にソース電極33を形成する。コンタクトホールを介してソース電極33はソース領域25とコンタクト領域37とに接続される。
【0049】
次に、製造装置は、GaN基板10の裏面側にドレイン電極35を形成する。このような工程を経て、
図1から
図5に示した縦型半導体装置100が完成する。
【0050】
(実施形態1の効果)
以上説明したように、本発明の実施形態1に係る縦型半導体装置100は、表面10aと、表面10aの反対側に位置する裏面10bとを有し、シリコン(Si)よりもバンドギャップが大きいGaN基板10と、GaN基板10に設けられた縦型MOSFET1と、を備える。GaN基板10は、表面10a側に突き出たFin部30を有する。縦型MOSFET1は、GaN基板10に設けられたN-型のドリフト領域15と、GaN基板10に設けられ、ドリフト領域15上に位置するP型の第1ウェル領域23と、GaN基板10に設けられ、第1ウェル領域23上に位置するN+型のソース領域25と、GaN基板10に設けられ、第1ウェル領域23とドリフト領域15との間に位置するN型の電流拡張領域21とを有する。第1ウェル領域23及びソース領域25は、Fin部30に設けられている。電流拡張領域21は、ドリフト領域15よりもN型の不純物濃度が高い。
【0051】
これによれば、縦型MOSFET1は、FinFET構造を有するため、チャネルの移動度を高くすることができ、オン抵抗のチャネル抵抗成分を低減することができる。また、縦型MOSFET1は、FinFET構造を有するため、素子密度を高くすることができ、オン抵抗のチャネル抵抗成分を低減することができる。縦型MOSFET1は、オン抵抗のチャネル抵抗成分を低減できるため、定常損失を小さくすることができる。
【0052】
縦型MOSFET1は、チャネルが形成されるP型の第1ウェル領域23とN-型のドリフト領域15との間に、ドリフト領域15よりもN型の不純物濃度が高いN型の電流拡張領域21を有する。例えば、Fin部30の幅方向における長さW1は、例えば50nm以上100nm以下である。Fin部30の幅方向における長さW1よりも、電流拡張領域21の幅方向における長さW2の方が長い(W2>W1)。縦型MOSFET1は、幅方向の長さが非常に狭いFin部30とドリフト領域15との間に電流拡張領域21を有することにより、Fin部30からドリフト領域15への広がり抵抗を低減することができる。
【0053】
以上から、縦型半導体装置100は、デバイス構造全体にわたって抵抗を低減することが可能である。
【0054】
また、縦型MOSFET1は、GaN基板10に設けられ、電流拡張領域21よりも表面10aから遠い側に位置するP型の第2ウェル領域31、をさらに有する。例えば、第2ウェル領域31の幅方向における長さW3は、Fin部30の幅方向における長さW1よりも長い(W3>W1)。GaN基板10の表面10aの法線方向(例えば、Z軸方向)からの平面視で、第2ウェル領域31はFin部30の両側に位置する。
【0055】
これによれば、縦型MOSFET1は、第2ウェル領域31からFin部30の直下の位置するドリフト領域15側へ空乏層を拡げることができ、Fin部30の直下に電界が集中することを抑制することができる。これにより、縦型MOSFET1は、電界集中による絶縁破壊を抑制することができ、電界集中による耐圧低下を抑制することができる。
【0056】
ドリフト領域15は、幅方向で隣り合う一方の第2ウェル領域31と他方の第2ウェル領域31との間に位置するN-型(または、N型)のJFET領域151を有する。JFET領域151の幅方向における長さW4は、電流拡張領域21の幅方向における長さW2よりも短いことが好ましい(W2>W4)。これによれば、ソース・ドレインの短絡時に、大きな短絡電流が流れることを抑制することができる。
【0057】
<実施形態2>
上記の実施形態1では、トレンチHが第1トレンチH1と、表面からの深さが第1トレンチH1よりも深い第2トレンチH2とを有し、第1トレンチH1内と第2トレンチH2内とにゲート電極29が連続して配置されることを説明した。しかしながら、本発明の実施形態はこれに限定されない。トレンチHは、第1トレンチH1のみで構成されていてもよい。
【0058】
図7は、本発明の実施形態2に係る縦型半導体装置100Aの構成例を示す断面図である。
図7に示すように、縦型半導体装置100Aにおいて、ゲート電極29が配置されるトレンチHは、第1トレンチH1のみで構成されている。縦型半導体装置100Aには、第2トレンチH2(
図6D参照)は設けられていない。
【0059】
縦型半導体装置100Aでは、実施形態1に係る縦型半導体装置100において第2トレンチH2が設けられていた領域に、P型の第2ウェル領域31と、P型の第3ウェル領域39と、P型の第1ウェル領域23と、P+型のコンタクト領域37とが設けられている。
【0060】
縦型半導体装置100Aは、実施形態1に係る縦型半導体装置100(
図2参照)と同様にFinFET構造を有するため、オン抵抗のチャネル抵抗成分を低減することができ、定常損失を小さくすることができる。また、縦型半導体装置100Aは、縦型半導体装置100と同様にN型の電流拡張領域21を有するため、Fin部30からドリフト領域15への広がり抵抗を低減することができる。以上から、縦型半導体装置100Aは、デバイス構造全体にわたって抵抗を低減することが可能である。
【0061】
また、縦型半導体装置100Aによれば、ゲート電極29は第1トレンチH1のみに配置されるため、実施形態1に係る縦型半導体装置100と比べて、ゲート電極29の面積を小さくすることができ、ゲート電極29の容量を低減することができる。これにより、縦型半導体装置100Aは、縦型MOSFET1の高速スイッチングが可能となる。
【0062】
縦型半導体装置100Aでは、P+型のコンタクト領域37と、P型の第1ウェル領域23と、P型の第3ウェル領域39と、P型の第2ウェル領域31とがこの順で、GaN基板10の厚さ方向に沿って直線状に配置されている。これにより、ソース電極33から第2ウェル領域31までの距離を短くすることができるので、第2ウェル領域31の電位をソース電極33の電位に固定することが容易であり、過渡的な寄生効果の発生を抑制することができる。
【0063】
縦型半導体装置100Aでは、第2トレンチH2の形成が不要であるため、第2トレンチH2を有する縦型半導体装置100と比べて、製造が容易である。
【0064】
<実施形態3>
図8は、本発明の実施形態3に係る縦型半導体装置100Bの構成例を示す断面図である。
図8に示すように、縦型半導体装置100Bにおいても、ゲート電極29が配置されるトレンチHは、第1トレンチH1のみで構成されている。縦型半導体装置100Bには、第2トレンチH2(
図6D参照)は設けられていない。
【0065】
このような構成であっても、縦型半導体装置100Bは、実施形態1に係る縦型半導体装置100(
図2参照)と同様にFinFET構造を有するため、オン抵抗のチャネル抵抗成分を低減することができ、定常損失を小さくすることができる。また、縦型半導体装置100Bは、縦型半導体装置100と同様にN型の電流拡張領域21を有するため、Fin部30からドリフト領域15への広がり抵抗を低減することができる。以上から、縦型半導体装置100Bは、デバイス構造全体にわたって抵抗を低減することが可能である。
【0066】
また、縦型半導体装置100Bによれば、ゲート幅を広くとれるので、ゲート抵抗を小さくでき、縦型MOSFET1の高速駆動が容易となる。
【0067】
縦型半導体装置100Bでは、第2トレンチH2の形成が不要であるため、第2トレンチH2を有する縦型半導体装置100と比べて、製造が容易である。
【0068】
<変形例>
上記の実施形態1、2、3では、本発明の「ワイドバンドギャップ半導体層」が窒化ガリウム(GaN)であることを説明した。すなわち、縦型半導体装置100、100A、100Bが、GaN半導体装置であることを説明した。しかしながら、本発明の「ワイドバンドギャップ半導体層」はGaNに限定されない。
【0069】
本発明の「ワイドバンドギャップ半導体層」は、例えば炭化シリコン(SiC)であってもよい。すなわち、GaN基板10はSiC基板であってもよく、縦型半導体装置100、100A、100Bは、SiC半導体装置であってもよい。このような構成であっても、GaN半導体装置の場合と同様の効果を奏する。
【0070】
<その他の実施形態>
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。本発明はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも1つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【0071】
なお、本発明は以下のような構成も取ることができる。
(1)
第1主面と、前記第1主面の反対側に位置する第2主面とを有し、シリコンよりもバンドギャップが大きいワイドバンドギャップ半導体層と、
前記ワイドバンドギャップ半導体層に設けられた電界効果トランジスタと、を備え、
前記ワイドバンドギャップ半導体層は、第1主面側に突き出たFin部を有し、
前記電界効果トランジスタは、
前記ワイドバンドギャップ半導体層に設けられた第1導電型のドリフト領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記ドリフト領域上に位置する第2導電型の第1ウェル領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記第1ウェル領域上に位置する第1導電型のソース領域と、
前記ワイドバンドギャップ半導体層に設けられ、前記第1ウェル領域と前記ドリフト領域との間に位置する第1導電型の電流拡張領域とを有し、
前記第1ウェル領域及び前記ソース領域はFin部に設けられており、
前記電流拡張領域は前記ドリフト領域よりも第1導電型の不純物濃度が高い、縦型半導体装置。
(2)
前記Fin部は、第1側面と、前記第1側面の反対側に位置する第2側面とを有し、
前記第1側面から前記第2側面に至る方向を幅方向とすると、
前記Fin部の前記幅方向における長さは100nm以下である、前記(1)に記載の縦型半導体装置。
(3)
前記Fin部の前記幅方向における長さよりも、前記電流拡張領域の前記幅方向における長さの方が長い、前記(2)に記載の縦型半導体装置。
(4)
前記電界効果トランジスタは、前記ワイドバンドギャップ半導体層に設けられ、前記電流拡張領域よりも前記第1主面から遠い側に位置する第2導電型の第2ウェル領域、をさらに有する、前記(2)又は(3)に記載の縦型半導体装置。
(5)
前記第2ウェル領域の前記幅方向における長さは、前記Fin部の前記幅方向における長さよりも長い、前記(4)に記載の縦型半導体装置。
(6)
前記第1主面の法線方向からの平面視で、前記第2ウェル領域は前記Fin部の両側に位置する、前記(4)又は(5)に記載の縦型半導体装置。
(7)
前記ドリフト領域は、
前記幅方向で隣り合う一方の前記第2ウェル領域と他方の前記第2ウェル領域との間に位置する第1導電型のJFET領域を有し、
前記JFET領域の前記幅方向における長さは、前記電流拡張領域の前記幅方向における長さよりも短い、前記(4)から(6)のいずれか1項に記載の縦型半導体装置。
(8)
前記電界効果トランジスタは、
前記Fin部の前記第1側面及び前記第2側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記Fin部の前記第1側面及び前記第2側面にそれぞれ隣接するゲート電極と、を有する前記(2)から(7)のいずれか1項に記載の縦型半導体装置。
(9)
前記ワイドバンドギャップ半導体層の前記第1主面側に設けられたトレンチ、をさらに備え、
前記ゲート電極は前記トレンチ内に配置されている、前記(8)に記載の縦型半導体装置。
(10)
前記トレンチは、
第1トレンチと、
前記第1トレンチの内側に位置し、前記第1主面からの深さが前記第1トレンチよりも深い第2トレンチと、を有し、
前記ゲート電極は前記第1トレンチ内と前記第2トレンチ内とに連続して配置されている、前記(9)に記載の縦型半導体装置。
(11)
前記電界効果トランジスタは、
前記ワイドバンドギャップ半導体層に設けられ、前記電流拡張領域よりも前記第1主面から遠い側に位置する第2導電型の第2ウェル領域と、をさらに有し、
前記第2ウェル領域は、前記第2トレンチの下方に配置されている、前記(10)に記載の縦型半導体装置。
(12)
前記電界効果トランジスタは、
前記ワイドバンドギャップ半導体層に設けられ、前記電流拡張領域よりも前記第1主面から遠い側に位置する第2導電型の第2ウェル領域と、
前記ワイドバンドギャップ半導体層の前記第1主面側に設けられ、前記第2ウェル領域に電気的に接続する第2導電型のコンタクト領域と、
前記ワイドバンドギャップ半導体層の上方に設けられ、前記ソース領域と前記コンタクト領域とに接続するソース電極と、をさらに有する前記(1)から(11)のいずれか1項に記載の縦型半導体装置。
(13)
前記ワイドバンドギャップ半導体層は、窒化ガリウム、又は、炭化シリコンである、前記(1)から(12)のいずれか1項に記載の縦型半導体装置。
【符号の説明】
【0072】
1 縦型MOSFET
10 GaN基板
10a 表面
10b 裏面
11 単結晶GaN基板
13 GaN層
15 ドリフト領域
21 電流拡張領域
23 第1ウェル領域
25 ソース領域
27 ゲート絶縁膜
29´ 電極膜
29 ゲート電極
30 Fin部
30a 第1側面
30b 第2側面
31 第2ウェル領域
32 層間絶縁膜
33 ソース電極
35 ドレイン電極
37 コンタクト領域
39 第3ウェル領域
100、100A、100B 縦型半導体装置
131 第1GaN層
132 第2GaN層
133 第3GaN層
151 JFET領域
H トレンチ
H1 第1トレンチ
H2 第2トレンチ