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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024047255
(43)【公開日】2024-04-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240329BHJP
H01L 29/12 20060101ALI20240329BHJP
H01L 21/76 20060101ALI20240329BHJP
H01L 21/336 20060101ALI20240329BHJP
H01L 21/8249 20060101ALI20240329BHJP
H01L 21/8238 20060101ALI20240329BHJP
H01L 21/8234 20060101ALI20240329BHJP
【ＦＩ】
H01L29/78 656D
H01L29/78 652T
H01L29/78 652Q
H01L29/78 657G
H01L29/78 652R
H01L29/78 653A
H01L29/78 652J
H01L29/78 652H
H01L29/78 301D
H01L29/78 301V
H01L29/78 301S
H01L29/78 301B
H01L27/06 321A
H01L27/092 A
H01L27/088 B
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022152779
(22)【出願日】2022-09-26
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】松永 慎一郎
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA01
5F048AB10
5F048AC03
5F048AC06
5F048BA01
5F048BA14
5F048BB05
5F048BB19
5F048BC03
5F048BC12
5F048BD07
5F048CB07
5F140AA39
5F140AB01
5F140AB03
5F140AC23
5F140BA02
5F140BB04
5F140BB06
5F140BC15
5F140BF04
5F140BF43
5F140BH05
5F140BH25
5F140BH30
5F140BH47
5F140CD02
(57)【要約】
【課題】制御回路部の面積を小さくできる半導体装置を提供する。
【解決手段】炭化珪素を含む半導体基板と、１つ以上の制御素子を含む制御回路部とを備え、前記制御素子は、前記半導体基板の上面に設けられた制御ソース領域と、前記半導体基板の前記上面に設けられ、前記制御ソース領域と同一の導電型の制御ドレイン領域と、前記制御ソース領域と接して設けられ、前記制御ソース領域と異なる導電型の制御ベース領域と、前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記制御ベース領域と接する制御ゲートトレンチ部とを備える半導体装置を提供する。
【選択図】図３
【解決手段】炭化珪素を含む半導体基板と、１つ以上の制御素子を含む制御回路部とを備え、前記制御素子は、前記半導体基板の上面に設けられた制御ソース領域と、前記半導体基板の前記上面に設けられ、前記制御ソース領域と同一の導電型の制御ドレイン領域と、前記制御ソース領域と接して設けられ、前記制御ソース領域と異なる導電型の制御ベース領域と、前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記制御ベース領域と接する制御ゲートトレンチ部とを備える半導体装置を提供する。
【選択図】図３
【特許請求の範囲】
【請求項1】
上面および下面を有し、炭化珪素を含む半導体基板と、
前記半導体基板に形成され、１つ以上の制御素子を含む制御回路部と
を備え、
前記制御素子は、
前記半導体基板の前記上面に設けられた制御ソース領域と、
前記半導体基板の前記上面に設けられ、前記制御ソース領域と同一の導電型の制御ドレイン領域と、
前記制御ソース領域と接して設けられ、前記制御ソース領域と異なる導電型の制御ベース領域と、
前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記制御ベース領域と接する制御ゲートトレンチ部と
を備える半導体装置。
前記半導体基板に形成され、１つ以上の制御素子を含む制御回路部と
を備え、
前記制御素子は、
前記半導体基板の前記上面に設けられた制御ソース領域と、
前記半導体基板の前記上面に設けられ、前記制御ソース領域と同一の導電型の制御ドレイン領域と、
前記制御ソース領域と接して設けられ、前記制御ソース領域と異なる導電型の制御ベース領域と、
前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記制御ベース領域と接する制御ゲートトレンチ部と
を備える半導体装置。
【請求項2】
前記半導体基板に形成され、前記半導体基板の前記上面と前記下面との間で電流を流すか否かを制御するパワー素子部を更に備え、
前記パワー素子部は、
前記半導体基板の前記上面に設けられたパワーソース領域と、
前記半導体基板の前記下面に設けられ、前記パワーソース領域と同一の導電型のパワードレイン領域と、
前記パワーソース領域の下方に設けられ、前記パワーソース領域と異なる導電型のパワーベース領域と、
前記パワーベース領域と前記パワードレイン領域との間に設けられ、前記パワーソース領域と同一の導電型のパワードリフト領域と、
前記半導体基板の前記上面から前記パワードリフト領域に達する深さまで設けられ、前記パワーベース領域と接するパワーゲートトレンチ部とを有し、
前記制御回路部は、前記パワー素子部の動作を制御する
請求項１に記載の半導体装置。
前記パワー素子部は、
前記半導体基板の前記上面に設けられたパワーソース領域と、
前記半導体基板の前記下面に設けられ、前記パワーソース領域と同一の導電型のパワードレイン領域と、
前記パワーソース領域の下方に設けられ、前記パワーソース領域と異なる導電型のパワーベース領域と、
前記パワーベース領域と前記パワードレイン領域との間に設けられ、前記パワーソース領域と同一の導電型のパワードリフト領域と、
前記半導体基板の前記上面から前記パワードリフト領域に達する深さまで設けられ、前記パワーベース領域と接するパワーゲートトレンチ部とを有し、
前記制御回路部は、前記パワー素子部の動作を制御する
請求項１に記載の半導体装置。
【請求項3】
前記１つ以上の制御素子は、第１制御素子を含み、
前記第１制御素子において、
前記制御ソース領域および前記制御ドレイン領域はＮ型の領域であり、
前記制御ベース領域は前記制御ソース領域の下方に設けられたＰ型の領域であり、
前記制御ベース領域と前記制御ドレイン領域とを接続するＮ型の制御ドリフト領域が設けられ、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ベース領域との境界から、前記制御ドリフト領域と前記制御ベース領域との境界まで、前記制御ベース領域と接している
請求項１または２に記載の半導体装置。
前記第１制御素子において、
前記制御ソース領域および前記制御ドレイン領域はＮ型の領域であり、
前記制御ベース領域は前記制御ソース領域の下方に設けられたＰ型の領域であり、
前記制御ベース領域と前記制御ドレイン領域とを接続するＮ型の制御ドリフト領域が設けられ、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ベース領域との境界から、前記制御ドリフト領域と前記制御ベース領域との境界まで、前記制御ベース領域と接している
請求項１または２に記載の半導体装置。
【請求項4】
前記１つ以上の制御素子は、第２制御素子を含み、
前記第２制御素子において、
前記制御ソース領域および前記制御ドレイン領域はＰ型の領域であり、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置され、
前記制御ベース領域は、前記制御ソース領域から前記制御ドレイン領域まで、前記制御ゲートトレンチ部に沿った部分を有するＮ型の領域である
請求項１または２に記載の半導体装置。
前記第２制御素子において、
前記制御ソース領域および前記制御ドレイン領域はＰ型の領域であり、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置され、
前記制御ベース領域は、前記制御ソース領域から前記制御ドレイン領域まで、前記制御ゲートトレンチ部に沿った部分を有するＮ型の領域である
請求項１または２に記載の半導体装置。
【請求項5】
前記１つ以上の制御素子を前記半導体基板の上面視において囲んでいるＰ型の分離領域を更に備える
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項6】
前記１つ以上の制御素子と前記パワー素子部との間にＰ型の分離領域を更に備える
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項7】
前記半導体基板の深さ方向において、前記制御ゲートトレンチ部の下端と向かい合って配置されたＰ型の制御高濃度領域を更に備える
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項8】
前記制御高濃度領域は、前記制御ゲートトレンチ部の前記下端と接している
請求項７に記載の半導体装置。
請求項７に記載の半導体装置。
【請求項9】
前記深さ方向において、前記パワーゲートトレンチ部の下端と向かい合って配置されたＰ型のパワー高濃度領域を更に備える
請求項７に記載の半導体装置。
請求項７に記載の半導体装置。
【請求項10】
前記制御高濃度領域と、前記パワー高濃度領域とが、前記深さ方向において同じ位置に設けられている
請求項９に記載の半導体装置。
請求項９に記載の半導体装置。
【請求項11】
前記制御ソース領域および前記制御ドレイン領域はＰ型の領域であり、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置され、前記深さ方向において前記パワーゲートトレンチ部よりも短く、且つ、前記制御高濃度領域とは離れて配置されている
請求項１０に記載の半導体装置。
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置され、前記深さ方向において前記パワーゲートトレンチ部よりも短く、且つ、前記制御高濃度領域とは離れて配置されている
請求項１０に記載の半導体装置。
【請求項12】
前記パワー高濃度領域は、前記パワーゲートトレンチ部と離れて配置されている
請求項１０に記載の半導体装置。
請求項１０に記載の半導体装置。
【請求項13】
前記制御ゲートトレンチ部の下端に接して設けられ、前記制御ベース領域よりも高濃度のＮ型の反転抑止領域を更に有する
請求項７に記載の半導体装置。
請求項７に記載の半導体装置。
【請求項14】
前記１つ以上の制御素子は、第１制御素子および第２制御素子を含み、
前記第１制御素子において、
前記制御ソース領域および前記制御ドレイン領域はＮ型の領域であり、
前記制御ベース領域は前記制御ソース領域の下方に設けられたＰ型の領域であり、
前記制御ベース領域と前記制御ドレイン領域とを接続するＮ型の制御ドリフト領域が設けられ、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ベース領域との境界から、前記制御ドリフト領域と前記制御ベース領域との境界まで、前記制御ベース領域と接しており、
前記第２制御素子において、
前記制御ソース領域および前記制御ドレイン領域はＰ型の領域であり、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置され、
前記制御ベース領域は、前記制御ソース領域から前記制御ドレイン領域まで、前記制御ゲートトレンチ部に沿った部分を有するＮ型の領域である
請求項１または２に記載の半導体装置。
前記第１制御素子において、
前記制御ソース領域および前記制御ドレイン領域はＮ型の領域であり、
前記制御ベース領域は前記制御ソース領域の下方に設けられたＰ型の領域であり、
前記制御ベース領域と前記制御ドレイン領域とを接続するＮ型の制御ドリフト領域が設けられ、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ベース領域との境界から、前記制御ドリフト領域と前記制御ベース領域との境界まで、前記制御ベース領域と接しており、
前記第２制御素子において、
前記制御ソース領域および前記制御ドレイン領域はＰ型の領域であり、
前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置され、
前記制御ベース領域は、前記制御ソース領域から前記制御ドレイン領域まで、前記制御ゲートトレンチ部に沿った部分を有するＮ型の領域である
請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来、炭化珪素の半導体基板に形成されたパワーＩＣにおいて、ＣＭＯＳゲートバッファと、縦型ＭＯＳＦＥＴとが設けられた構成が知られている（例えば非特許文献１参照）。
非特許文献１ Mitsuo Okamoto、他３名、「First Demonstration of a Monolithic SiC Power IC Integrating a Vertical MOSFET with a CMOS Gate Buffer」、2021 33rd International Symposium on Power Semiconductor Devices and ICs (ISPSD)
非特許文献１ Mitsuo Okamoto、他３名、「First Demonstration of a Monolithic SiC Power IC Integrating a Vertical MOSFET with a CMOS Gate Buffer」、2021 33rd International Symposium on Power Semiconductor Devices and ICs (ISPSD)
【発明の概要】
【発明が解決しようとする課題】
【0003】
半導体装置では、ＣＭＯＳゲートバッファ等の制御回路の面積を小さくできることが好ましい。
【課題を解決するための手段】
【0004】
上記課題を解決するために、本発明の一つの態様においては、半導体装置を提供する。半導体装置は、上面および下面を有し、炭化珪素を含む半導体基板を備えてよい。半導体装置は、前記半導体基板に形成され、１つ以上の制御素子を含む制御回路部を備えてよい。上記何れかの半導体装置において、前記制御素子は、前記半導体基板の前記上面に設けられた制御ソース領域を有してよい。上記何れかの半導体装置において、前記制御素子は、前記半導体基板の前記上面に設けられ、前記制御ソース領域と同一の導電型の制御ドレイン領域を有してよい。上記何れかの半導体装置において、前記制御素子は、前記制御ソース領域と接して設けられ、前記制御ソース領域と異なる導電型の制御ベース領域を有してよい。上記何れかの半導体装置において、前記半導体基板の前記上面から前記半導体基板の内部まで設けられ、前記制御ベース領域と接する制御ゲートトレンチ部を有してよい。
【0005】
上記何れかの半導体装置は、前記半導体基板に形成され、前記半導体基板の前記上面と前記下面との間で電流を流すか否かを制御するパワー素子部を備えてよい。
【0006】
上記何れかの半導体装置において、前記パワー素子部は、前記半導体基板の前記上面に設けられたパワーソース領域を有してよい。上記何れかの半導体装置において、前記パワー素子部は、前記半導体基板の前記下面に設けられ、前記パワーソース領域と同一の導電型のパワードレイン領域を有してよい。上記何れかの半導体装置において、前記パワー素子部は、前記パワーソース領域の下方に設けられ、前記パワーソース領域と異なる導電型のパワーベース領域を有してよい。上記何れかの半導体装置において、前記パワー素子部は、前記パワーベース領域と前記パワードレイン領域との間に設けられ、前記パワーソース領域と同一の導電型のパワードリフト領域を有してよい。上記何れかの半導体装置において、前記パワー素子部は、前記半導体基板の前記上面から前記パワードリフト領域に達する深さまで設けられ、前記パワーベース領域と接するパワーゲートトレンチ部を有してよい。
【0007】
上記何れかの半導体装置において、前記制御回路部は、前記パワー素子部の動作を制御してよい。
【0008】
上記何れかの半導体装置において、前記１つ以上の制御素子は、第１制御素子を含んでよい。上記何れかの半導体装置の前記第１制御素子において、前記制御ソース領域および前記制御ドレイン領域はＮ型の領域であってよい。上記何れかの半導体装置の前記第１制御素子において、前記制御ベース領域は前記制御ソース領域の下方に設けられたＰ型の領域であってよい。上記何れかの半導体装置の前記第１制御素子において、前記制御ベース領域と前記制御ドレイン領域とを接続するＮ型の制御ドリフト領域が設けられてよい。上記何れかの半導体装置の前記第１制御素子において、前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ベース領域との境界から、前記制御ドリフト領域と前記制御ベース領域との境界まで、前記制御ベース領域と接していてよい。
【0009】
上記何れかの半導体装置において、前記１つ以上の制御素子は、第２制御素子を含んでよい。上記何れかの半導体装置の前記第２制御素子において、前記制御ソース領域および前記制御ドレイン領域はＰ型の領域であってよい。上記何れかの半導体装置の前記第２制御素子において、前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置されてよい。上記何れかの半導体装置の前記第２制御素子において、前記制御ベース領域は、前記制御ソース領域から前記制御ドレイン領域まで、前記制御ゲートトレンチ部に沿った部分を有するＮ型の領域であってよい。
【0010】
上記何れかの半導体装置は、前記半導体基板の深さ方向において、前記制御ゲートトレンチ部の下端と向かい合って配置されたＰ型の制御高濃度領域を備えてよい。
【0011】
上記何れかの半導体装置において、前記制御高濃度領域は、前記制御ゲートトレンチ部の前記下端と接していてよい。
【0012】
上記何れかの半導体装置は、前記深さ方向において、前記パワーゲートトレンチ部の下端と向かい合って配置されたＰ型のパワー高濃度領域を備えてよい。
【0013】
上記何れかの半導体装置において、前記制御高濃度領域と、前記パワー高濃度領域とが、前記深さ方向において同じ位置に設けられていてよい。
【0014】
上記何れかの半導体装置において、前記制御ソース領域および前記制御ドレイン領域はＰ型の領域であってよい。上記何れかの半導体装置において、前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置され、前記深さ方向において前記パワーゲートトレンチ部よりも短く、且つ、前記制御高濃度領域とは離れて配置されていてよい。
【0015】
上記何れかの半導体装置において、前記パワー高濃度領域は、前記パワーゲートトレンチ部と離れて配置されていてよい。
【0016】
上記何れかの半導体装置は、前記制御ゲートトレンチ部の下端に接して設けられ、前記ベース領域よりも高濃度のＮ型の反転抑止領域を有してよい。
【0017】
上記何れかの半導体装置において、前記１つ以上の制御素子は、第１制御素子および第２制御素子を含んでよい。上記何れかの半導体装置の前記第１制御素子において、前記制御ソース領域および前記制御ドレイン領域はＮ型の領域であってよい。上記何れかの半導体装置の前記第１制御素子において、前記制御ベース領域は前記制御ソース領域の下方に設けられたＰ型の領域であってよい。上記何れかの半導体装置の前記第１制御素子において、前記制御ベース領域と前記制御ドレイン領域とを接続するＮ型の制御ドリフト領域が設けられてよい。上記何れかの半導体装置の前記第１制御素子において、前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ベース領域との境界から、前記制御ドリフト領域と前記制御ベース領域との境界まで、前記制御ベース領域と接していてよい。上記何れかの半導体装置の前記第２制御素子において、前記制御ソース領域および前記制御ドレイン領域はＰ型の領域であってよい。上記何れかの半導体装置の前記第２制御素子において、前記制御ゲートトレンチ部は、前記制御ソース領域と前記制御ドレイン領域との間に配置されてよい。上記何れかの半導体装置の前記第２制御素子において、前記制御ベース領域は、前記制御ソース領域から前記制御ドレイン領域まで、前記制御ゲートトレンチ部に沿った部分を有するＮ型の領域であってよい。
【0018】
上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0019】
【図1】本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。
【図2】半導体装置１００の等価回路の一例を示す図である。
【図3】制御回路部２００に設けられる制御素子の一例を示す断面図である。
【図4】制御回路部２００に設けられる制御素子の他の例を示す断面図である。
【図5】制御回路部２００に設けられる制御素子の他の例を示す断面図である。
【図6】パワー素子部１０の一例を示す断面図である。
【図7】パワー素子部１０の他の例を示す断面図である。
【図8】ＭＯＳＦＥＴ２０２の他の例を示す断面図である。
【発明を実施するための形態】
【0020】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0021】
本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
【0022】
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
【0023】
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。本明細書において半導体基板の上面側と称した場合、半導体基板の深さ方向における中央から上面までの領域を指す。半導体基板の下面側と称した場合、半導体基板の深さ方向における中央から下面までの領域を指す。
【0024】
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。本明細書において、「垂直」、「平行」または「沿って」のように方向を説明した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば５度以内である。
【0025】
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。N型は第１導電型の一例であり、Ｐ型は第２導電型の一例である。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。本明細書においては、Ｎ－型、Ｎ型、Ｎ＋型のように、濃度の異なる領域をＮ型と総称する場合があり、Ｐ－型、Ｐ型、Ｐ＋型のように、濃度の異なる領域をＰ型と総称する場合がある。
【0026】
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。半導体装置１００は、ＭＯＳＦＥＴ等のトランジスタ素子が形成された半導体チップである。半導体装置１００は、トランジスタ素子が形成された半導体基板１１０を備える。本例の半導体基板１１０は炭化珪素（ＳｉＣ）を含む基板である。一例として半導体基板１１０は、微量の不純物を除き、全体が炭化珪素で形成された炭化珪素基板である。図１においては、半導体基板１１０の上面の一部の領域を示している。図１においては、半導体基板１１０の上面に、半導体装置１００の一部の部材の位置を投影している。本明細書では、半導体基板１１０の上面と平行な面に、各部材の位置を投影して観察することを上面視と称する場合がある。
【0027】
半導体装置１００は、半導体基板１１０に形成された制御回路部２００を備える。制御回路部２００は、１つ以上の制御素子を含む。制御回路部２００には複数の制御素子が含まれてよい。少なくとも１つの制御素子は、半導体基板１１０の上面に形成された横型のＭＯＳＦＥＴである。横型のＭＯＳＦＥＴにおいては、ソース領域およびドレイン領域が、半導体基板１１０の同一の面（例えば上面）に配置されている。制御回路部２００は、制御素子としてＰチャネルのＭＯＳＦＥＴを含んでよく、ＮチャネルのＭＯＳＦＥＴを含んでよく、ＣＭＯＳＦＥＴを含んでもよい。
【0028】
半導体装置１００は、制御回路部２００に接続される複数のパッドを備えてよい。各パッドは、アルミニウム等の金属材料で形成されてよい。本例の半導体装置１００は、半導体基板１１０の上方に配置されたＶＤＤパッド１２２、ＶＳＳパッド１２４および信号パッド１２６を備える。ＶＤＤパッド１２２には、電源電圧ＶＤＤが印加される。ＶＳＳパッド１２４には、基準電圧ＶＳＳが印加される。基準電圧ＶＳＳは接地電位であってよく、他の電位であってもよい。信号パッド１２６には、入力信号Ｖｉｎが印加される。例えば入力信号Ｖｉｎは、制御回路部２００に含まれるＭＯＳＦＥＴのゲート端子に印加される信号である。
【0029】
半導体装置１００は、半導体基板１１０に形成されたパワー素子部１０を更に備えてよい。パワー素子部１０は縦型のＭＯＳＦＥＴを含んでよい。縦型のＭＯＳＦＥＴにおいては、ソース領域およびドレイン領域が、半導体基板１１０の異なる面（本例では上面および下面）に配置されている。パワー素子部１０は、半導体基板１１０の上面と下面との間に電流を流すか否かを制御する。本例のパワー素子部１０の上方にはソースパッド５２が配置されている。
【0030】
本例の制御回路部２００は、パワー素子部１０の動作を制御する。制御回路部２００は、パワー素子部１０に設けられた縦型のＭＯＳＦＥＴをオンするか、または、オフするかを制御してよい。本例の制御回路部２００は、入力信号Ｖｉｎに応じて、パワー素子部１０を制御するための出力信号を出力する。
【0031】
図２は、半導体装置１００の等価回路の一例を示す図である。本例のパワー素子部１０は、縦型のＭＯＳＦＥＴである。図２においては１つの縦型ＭＯＳＦＥＴを示しているが、パワー素子部１０には、複数の縦型ＭＯＳＦＥＴが設けられてよい。縦型のＭＯＳＦＥＴは、ドレインパッド２４とソースパッド５２との間に接続されている。
【0032】
本例の制御回路部２００は、１つ以上のＣＭＯＳＦＥＴを含む。図２においては１つのＣＭＯＳＦＥＴを示しているが、制御回路部２００には、複数のＣＭＯＳＦＥＴが設けられてよい。ＣＭＯＳＦＥＴは、ＰチャネルのＭＯＳＦＥＴ２０２と、ＮチャネルのＭＯＳＦＥＴ２０４とを含む。
【0033】
ＭＯＳＦＥＴ２０２は、ＶＤＤパッド１２２と、出力端子２０６との間に接続されている。出力端子２０６は、出力電圧Ｖｏｕｔを、パワー素子部１０のＭＯＳＦＥＴのゲート端子に印加する。
【0034】
ＭＯＳＦＥＴ２０４は、出力端子２０６と、ＶＳＳパッド１２４との間に接続されている。ＭＯＳＦＥＴ２０２およびＭＯＳＦＥＴ２０４には、同一の入力信号Ｖｉｎが印加される。これによりＭＯＳＦＥＴ２０２およびＭＯＳＦＥＴ２０４は互いに相補的に動作し、入力信号Ｖｉｎに応じた出力信号Ｖｏｕｔを出力する。
【0035】
制御回路部２００が出力する駆動電流により、パワー素子部１０のゲート容量が充電される。このため制御回路部２００は、パワー素子部１０のゲート容量を十分高速に充電できるだけの駆動電流を出力することが好ましい。しかし、制御回路部２００が出力する駆動電流を大きくしようとすると、半導体基板１１０において制御回路部２００が占める面積が大きくなってしまう。制御回路部２００のＭＯＳＦＥＴ２０２およびＭＯＳＦＥＴ２０４がプレーナ型のゲートを有する場合、制御回路部２００の面積を小さくすることが困難である。
【0036】
図３は、制御回路部２００に設けられる制御素子の一例を示す断面図である。当該断面は、半導体基板１１０の上面２１と垂直なＹＺ面である。図３においては、制御素子として、ＰチャネルのＭＯＳＦＥＴ２０２を示している。ＭＯＳＦＥＴ２０２は、第２制御素子の一例である。
【0037】
ＭＯＳＦＥＴ２０２は、Ｐ＋型のソース領域２１８、Ｐ＋型のドレイン領域２２０、Ｎ－型のベース領域２２２および、ゲートトレンチ部２１０を有する。ＭＯＳＦＥＴ２０２は、Ｎ＋型のソース領域２１６、Ｐ型の高濃度領域２２４およびＮ－型のドリフト領域２２６のうちの少なくとも一つを更に有してよい。
【0038】
ソース領域２１８は、制御ソース領域の一例である。ソース領域２１８は、半導体基板１１０の上面２１に露出して設けられる。ソース領域２１８には、ＶＤＤパッド１２２から電源電圧ＶＤＤが印加される。
【0039】
ドレイン領域２２０は、半導体基板１１０の上面２１に露出して設けられている。ドレイン領域２２０は、制御ソース領域（本例ではソース領域２１８）と同一の導電型の制御ドレイン領域の一例である。ドレイン領域２２０は、出力端子２０６に出力信号Ｖｏｕｔを出力する。
【0040】
ベース領域２２２は、制御ソース領域（本例ではソース領域２１８）と異なる導電型の制御ベース領域の一例である。ベース領域２２２は、ソース領域２１８と接して設けられる。ベース領域２２２は、ソース領域２１６を介してＶＤＤパッド１２２に接続されてよい。
【0041】
ソース領域２１６は、半導体基板１１０の上面２１に露出して設けられた、ベース領域２２２よりもドーピング濃度の高いＮ＋型の領域である。ソース領域２１６は、ベース領域２２２に電源電圧ＶＤＤを印加してよい。
【0042】
ゲートトレンチ部２１０は、制御ゲートトレンチ部の一例である。ゲートトレンチ部２１０は、半導体基板１１０の上面２１から半導体基板１１０の内部まで設けられ、ベース領域２２２と接する。ゲートトレンチ部２１０は、ゲート絶縁膜２１２およびゲート電極２１４を有する。ゲート絶縁膜２１２は、溝状のゲートトレンチ部２１０の内壁を覆っている。ゲート絶縁膜２１２は、例えばゲートトレンチ部２１０の内壁を酸化または窒化して形成した膜である。
【0043】
ゲート電極２１４は、ゲート絶縁膜２１２に囲まれている。ゲート絶縁膜２１２は、ゲート電極２１４と半導体基板１１０とを電気的に絶縁する。ゲート電極２１４には、信号パッド１２６から入力信号Ｖｉｎが印加される。ゲート電極２１４は、例えば不純物が添加されたポリシリコンを、ゲート絶縁膜２１２により囲まれた領域に堆積して形成される。
【0044】
各図のＹＺ断面に示した各部材は、Ｘ軸方向に延伸して設けられてよい。例えばゲートトレンチ部２１０は、Ｘ軸方向に延伸して設けられている。本例のゲートトレンチ部２１０は、Ｘ軸方向においてソース領域２１８とドレイン領域２２０との間に配置されている。ゲートトレンチ部２１０は、ソース領域２１８およびドレイン領域２２０と接していてよく、接していなくてもよい。ソース領域２１８およびドレイン領域２２０も、ゲートトレンチ部２１０に沿って、Ｘ軸方向に延伸して設けられていてよい。
【0045】
ベース領域２２２は、ソース領域２１８からドレイン領域２２０まで、ゲートトレンチ部２１０に沿った部分を有する。本例のベース領域２２２は、部分２２１、部分２２３、部分２２５を有する。部分２２１は、ソース領域２１８と接する位置からゲートトレンチ部２１０の下端まで、ゲートトレンチ部２１０の側壁に接して設けられた部分である。部分２２３は、ドレイン領域２２０と接する位置からゲートトレンチ部２１０の下端まで、ゲートトレンチ部２１０の側壁に接して設けられた部分である。部分２２５は、部分２２１から部分２２３まで、ゲートトレンチ部２１０の下面に接して設けられた部分である。
【0046】
ゲート電極２１４に所定のオン電圧が印加されると、部分２２１、部分２２３および部分２２５においてゲートトレンチ部２１０と接する表層に、Ｐ型のチャネルが形成される。これにより、ソース領域２１８とドレイン領域２２０とが導通する。ゲートトレンチ部２１０の側面に接する半導体基板１１０の面は、ｍ面であってよい。つまり、半導体基板１１０のＸＺ断面がｍ面であってよい。これにより、部分２２１および部分２２３におけるキャリアの移動度を向上できる。
【0047】
半導体基板１１０の上面２１と、ゲートトレンチ部２１０の下端とのＺ軸方向の距離をＺ１とする。半導体基板１１０の上面２１と、ソース領域２１８の下端とのＺ軸方向の距離をＺ２とする。半導体基板１１０の上面２１と、ドレイン領域２２０の下端とのＺ軸方向の距離をＺ２としてもよい。距離Ｚ１は、距離Ｚ２よりも大きい。距離Ｚ２は、距離Ｚ１の半分以上であってもよい。距離Ｚ２を大きくすることで、部分２２１および部分２２３のＺ軸方向の長さを小さくできる。これにより、チャネルを短くできる。距離Ｚ２は、距離Ｚ１の３／４以上であってもよい。
【0048】
高濃度領域２２４は、半導体基板１１０の深さ方向（Ｚ軸方向）において、ゲートトレンチ部２１０の下端と向かい合って配置されている。高濃度領域２２４は、制御高濃度領域の一例である。本例の高濃度領域２２４は、ゲートトレンチ部２１０とは離れて配置されている。高濃度領域２２４は、ソース領域２１８、ドレイン領域２２０、ベース領域２２２およびゲートトレンチ部２１０の下方に設けられてよい。高濃度領域２２４は、図３に示したＭＯＳＦＥＴ２０２の全体と重なるように配置されてよい。高濃度領域２２４を設けることで、ＭＯＳＦＥＴ２０２をドリフト領域２２６から分離できる。パワー素子部１０にも、制御回路部２００と共通のドリフト領域２２６が設けられている。このため、高濃度領域２２４を設けることで、ＭＯＳＦＥＴ２０２とパワー素子部１０とを分離できる。
【0049】
ドリフト領域２２６は、高濃度領域２２４と、半導体基板１１０の下面との間に設けられる。半導体基板１１０は、ソース領域２１８等の局所的なドーピング領域を形成する前は、全体がＮ－型の基板であってよい。ドリフト領域２２６は、局所的なドーピング領域が形成されずに残存した領域であってよい。ベース領域２２２は、ドリフト領域２２６であってよく、局所的に形成したドーピング領域であってもよい。つまりベース領域２２２は、ドリフト領域２２６と同一のドーピング濃度を有してよく、異なるドーピング濃度を有してもよい。
【0050】
図３に示すように、ゲートトレンチ部２１０を設けることで、制御回路部２００において、半導体基板１１０の深さ方向にチャネルを形成できる。このため、制御回路部２００の上面視において多くのチャネルを形成でき、上面視におけるチャネル幅およびチャネル密度を容易に向上できる。従って、制御回路部２００が出力する駆動電流を容易に増大できる。
【0051】
図４は、制御回路部２００に設けられる制御素子の他の例を示す断面図である。当該断面は、半導体基板１１０の上面２１と垂直なＹＺ面である。図４においては、制御素子として、ＮチャネルのＭＯＳＦＥＴ２０４を示している。ＭＯＳＦＥＴ２０４は、第１制御素子の一例である。
【0052】
ＭＯＳＦＥＴ２０４は、Ｎ＋型のソース領域２３２、Ｎ＋型のドレイン領域２２８、Ｐ型のベース領域２３４および、ゲートトレンチ部２１０を有する。ＭＯＳＦＥＴ２０４は、Ｐ＋型のソース領域２３０、Ｐ型の高濃度領域２２４、Ｎ－型のベース領域２２２、Ｎ型の抵抗低減領域２３６およびＮ－型のドリフト領域２２６のうちの少なくとも一つを更に有してよい。
【0053】
ソース領域２３２は、半導体基板１１０の上面２１に露出して設けられた制御ソース領域の一例である。ソース領域２３２には、ＶＳＳパッド１２４から基準電圧ＶＳＳが印加される。
【0054】
ドレイン領域２２８は、半導体基板１１０の上面２１に露出して設けられている。ドレイン領域２２８は、制御ソース領域（本例ではソース領域２３２）と同一の導電型の制御ドレイン領域の一例である。ドレイン領域２２８は、出力端子２０６に出力信号Ｖｏｕｔを出力する。ドレイン領域２２８は、ＭＯＳＦＥＴ２０２のドレイン領域２２０と接続されてよい。
【0055】
ベース領域２３４は、制御ソース領域（本例ではソース領域２３２）と異なる導電型の制御ベース領域の一例である。ベース領域２３４は、ソース領域２３２と接して設けられる。ベース領域２３４は、ソース領域２３０を介してＶＳＳパッド１２４に接続されてよい。
【0056】
ソース領域２３０は、半導体基板１１０の上面２１に露出して設けられてよい。ソース領域２３０は、ベース領域２３４に基準電圧ＶＳＳを印加してよい。
【0057】
ゲートトレンチ部２１０は、制御ベース領域（本例ではベース領域２３４）と接する制御ゲートトレンチ部の一例である。ゲートトレンチ部２１０は、半導体基板１１０の上面２１から半導体基板１１０の内部まで設けられる。ゲートトレンチ部２１０は、図３に示したゲートトレンチ部２１０と同一の構造を有してよい。
【0058】
半導体基板１１０には、ベース領域２３４とドレイン領域２２８とを接続する、Ｎ型の制御ドリフト領域が設けられる。本例では、抵抗低減領域２３６およびベース領域２２２が、制御ドリフト領域の一例である。ベース領域２２２は、ドレイン領域２２８に接続されている。ベース領域２２２のドーピング濃度は、図３に示したベース領域２２２のドーピング濃度と同一であってよい。
【0059】
抵抗低減領域２３６は、ベース領域２３４とベース領域２２２とを接続する。抵抗低減領域２３６は、ベース領域２２２よりもドーピング濃度の高いＮ型の領域である。抵抗低減領域２３６を設けることで、ベース領域２３４からドレイン領域２２８までの電流経路における電気抵抗を低減できる。他の例では、抵抗低減領域２３６が設けられておらず、ベース領域２２２がベース領域２３４に接続されていてもよい。
【0060】
本例のゲートトレンチ部２１０は、ソース領域２３２とベース領域２３４との境界から、抵抗低減領域２３６とベース領域２３４との境界まで、ベース領域２３４と接している。ゲート電極２１４に所定のオン電圧が印加されると、ベース領域２３４においてゲートトレンチ部２１０と接する表層に、Ｎ型のチャネルが形成される。これにより、ソース領域２３２と抵抗低減領域２３６とが導通し、ソース領域２３２とドレイン領域２２８とが導通する。
【0061】
抵抗低減領域２３６は、ベース領域２３４の下端と接する位置から、ゲートトレンチ部２１０と離れる方向（Ｙ軸方向）に延伸して設けられてよい。抵抗低減領域２３６は、ベース領域２３４の下方から、ドレイン領域２２８の下方まで延伸していてよい。抵抗低減領域２３６は、ソース領域２３０の下方を通過して、Ｙ軸方向に延伸してよい。ソース領域２３０は、抵抗低減領域２３６と接していてよく、接していなくてもよい。ソース領域２３０と抵抗低減領域２３６との間には、ベース領域２３４が配置されていてもよい。ベース領域２２２は、Ｚ軸方向において、ドレイン領域２２８と抵抗低減領域２３６との間に配置されてよい。
【0062】
ＭＯＳＦＥＴ２０４においても、高濃度領域２２４は、半導体基板１１０の深さ方向（Ｚ軸方向）において、ゲートトレンチ部２１０の下端と向かい合って配置されている。ＭＯＳＦＥＴ２０４において、高濃度領域２２４は、ゲートトレンチ部２１０の下端と接していてよく、ゲートトレンチ部２１０とは離れて配置されていてもよい。高濃度領域２２４は、ソース領域２３２、ドレイン領域２２８、ベース領域２３４およびゲートトレンチ部２１０の下方に設けられてよい。高濃度領域２２４は、図４に示したＭＯＳＦＥＴ２０４の全体と重なるように配置されてよい。高濃度領域２２４を設けることで、ＭＯＳＦＥＴ２０４とパワー素子部１０とを分離できる。ドリフト領域２２６は、高濃度領域２２４と、半導体基板１１０の下面との間に設けられている。
【0063】
図４に示すように、ゲートトレンチ部２１０を設けることで、制御回路部２００において、半導体基板１１０の深さ方向にチャネルを形成できる。このため、制御回路部２００におけるチャネル幅およびチャネル密度を容易に向上でき、制御回路部２００が出力する駆動電流を容易に増大できる。
【0064】
図５は、制御回路部２００に設けられる制御素子の他の例を示す断面図である。本例の制御回路部２００は、ＭＯＳＦＥＴ２０２およびＭＯＳＦＥＴ２０４を有する。ＭＯＳＦＥＴ２０４の構造は、図３に示したＭＯＳＦＥＴ２０４と同様である。ＭＯＳＦＥＴ２０２の構造は、図４に示したＭＯＳＦＥＴ２０２と同様である。
【0065】
本例の制御回路部２００は、分離領域２４０を有する。分離領域２４０は、ＭＯＳＦＥＴ２０２を他の素子から分離し、また、ＭＯＳＦＥＴ２０４を他の素子から分離する。分離領域２４０は、Ｐ型の領域である。分離領域２４０のドーピング濃度は、高濃度領域２２４と同一であってよく、異なっていてもよい。分離領域２４０のドーピング濃度は、ソース領域２１８、ドレイン領域２２０、または、ソース領域２３０のいずれかと同一であってもよい。
【0066】
分離領域２４０は、半導体基板１１０の上面２１から、高濃度領域２２４まで設けられてよい。分離領域２４０は、ＭＯＳＦＥＴ２０２およびＭＯＳＦＥＴ２０４の間に配置されてよい。本例の分離領域２４０は、上面視においてＭＯＳＦＥＴ２０２およびＭＯＳＦＥＴ２０４のそれぞれを囲んでいる。分離領域２４０を設けることで、ＭＯＳＦＥＴ２０２およびＭＯＳＦＥＴ２０４のそれぞれを、他の素子から分離できる。分離領域２４０には、基準電圧ＶＳＳが印加されてよい。
【0067】
本例では、ＭＯＳＦＥＴ２０２の高濃度領域２２４と、ＭＯＳＦＥＴ２０４の高濃度領域２２４とが同一の深さ位置に設けられている。また、ＭＯＳＦＥＴ２０２のゲートトレンチ部２１０と、ＭＯＳＦＥＴ２０４のゲートトレンチ部２１０は、同一の深さまで設けられている。これにより、簡易な製造工程で制御回路部２００を形成できる。ＭＯＳＦＥＴ２０２においては、ゲートトレンチ部２１０と高濃度領域２２４とが離れて配置される。このため、本例のＭＯＳＦＥＴ２０４では、ゲートトレンチ部２１０と高濃度領域２２４とが離れて配置されている。
【0068】
図６は、パワー素子部１０の一例を示す断面図である。当該断面は、半導体基板１１０の上面２１と垂直なＹＺ面である。本例のパワー素子部１０は、半導体基板１１０の上面２１および下面２３の間に配置されたＮ－型のドリフト領域２２６を有する。パワー素子部１０のドリフト領域２２６は、制御回路部２００のドリフト領域２２６とつながっている。パワー素子部１０と制御回路部２００との間は、Ｐ型の分離領域２４０を有してよい。Ｐ型の分離領域２４０は、高濃度領域２２４と接してよい。
【0069】
パワー素子部１０は、ドリフト領域２２６の上方に配置され、ドリフト領域２２６よりもドーピング濃度の高い抵抗低減領域２３６を有してもよい。ドリフト領域２２６および抵抗低減領域２３６は、パワードリフト領域の一例である。抵抗低減領域２３６は、制御回路部２００における抵抗低減領域２３６と同一のドーピング濃度であってよく、異なるドーピング濃度であってもよい。
【0070】
パワー素子部１０には、ドリフト領域２２６よりもドーピング濃度の高いＮ＋型のソース領域１２が、ドリフト領域２２６と半導体基板１１０の上面２１との間に設けられている。ソース領域１２は、半導体基板１１０の上面２１に設けられたパワーソース領域の一例である。ソース領域１２は、ソースパッド５２と接続され、ソース電圧Ｖｓが印加される。
【0071】
ソース領域１２とドリフト領域２２６との間には、Ｐ型のベース領域１４が設けられている。ベース領域１４は、パワーソース領域（本例ではソース領域１２）と異なる導電型のパワーベース領域の一例である。ベース領域１４は、ソース領域１２の下方に設けられる。
【0072】
ベース領域１４とドリフト領域２２６との間には、抵抗低減領域２３６が設けられてよい。抵抗低減領域２３６を設けることで、主電流が流れる経路の抵抗を低減できる。
【0073】
ドリフト領域２２６と下面２３との間には、ドリフト領域２２６よりもドーピング濃度の高いＮ型のドレイン領域２２が設けられてよい。ドレイン領域２２は、パワーソース領域（ソース領域１２）と同一の導電型のパワードレイン領域の一例である。ドレイン領域２２は、半導体基板１１０の下面２３に設けられる。ドレイン領域２２は、ドレインパッド２４に接続され、ドレイン電圧Ｖｄが印加される。ドリフト領域２２６は、パワーソース領域（ソース領域１２）と同一の導電型のパワードリフト領域の一例である。ドリフト領域２２６は、ベース領域１４とドレイン領域２２との間に設けられる。ドレイン領域２２は、ドレインパッド２４と接続している。他の例では、半導体基板１１０にドレイン領域２２が設けられずに、ドリフト領域２２６の下端を含む領域がドレイン領域２２として機能してもよい。
【0074】
半導体基板１１０の上面２１には、複数のゲートトレンチ部４１が設けられている。それぞれのゲートトレンチ部４１は、半導体基板１１０の上面２１から、ベース領域１４よりも下方まで設けられ、パワードリフト領域まで達している。本例のゲートトレンチ部４１は、抵抗低減領域２３６に達する深さまで設けられている。抵抗低減領域２３６が設けられない場合、ゲートトレンチ部４１は、ドリフト領域２２６に達する深さまで設けられてよい。ゲートトレンチ部４１は、パワーベース領域（ベース領域１４）と接するパワーゲートトレンチ部の一例である。
【0075】
ゲートトレンチ部４１は、ＹＺ断面において、制御回路部２００のゲートトレンチ部２１０と同一の構造を有してよい。ゲートトレンチ部４１の深さ方向における長さＺ３は、ゲートトレンチ部２１０の深さ方向における長さＺ１と同一であってよく、異なっていてもよい。
【0076】
ゲートトレンチ部４１は、ゲート絶縁膜４３およびゲート電極４４を有する。ゲート絶縁膜４３は、溝状のゲートトレンチ部４１の内壁を覆っている。ゲート絶縁膜４３は、例えばゲートトレンチ部４１の内壁を酸化または窒化して形成した膜である。ゲート絶縁膜４３は、シリコン酸化膜またはシリコン窒化膜を堆積した膜でもよい。
【0077】
ゲート電極４４は、ゲート絶縁膜４３に囲まれている。ゲート絶縁膜４３は、ゲート電極４４と半導体基板１１０とを電気的に絶縁する。ゲート電極４４には、制御回路部２００の出力端子２０６から出力信号Ｖｏｕｔが印加される。ゲート電極４４は、例えば不純物が添加されたポリシリコンを、ゲート絶縁膜４３により囲まれた領域に堆積して形成される。
【0078】
ゲート電極４４に所定のオン電圧が印加されると、ベース領域１４においてゲートトレンチ部４１と接する表層に、Ｎ型のチャネルが形成される。これにより、ソース領域１２とドレイン領域２２とが導通する。
【0079】
半導体基板１１０には、Ｚ軸方向においてゲートトレンチ部４１の下端と向かい合って配置されたＰ型の高濃度領域２０が設けられてよい。高濃度領域２０は、パワー高濃度領域の一例である。
【0080】
本例の高濃度領域２０は、ゲートトレンチ部４１の下端と接している。高濃度領域２０は、ベース領域１４の下方の少なくとも一部の領域には設けられていない。高濃度領域２０は抵抗低減領域２３６の下端よりも浅い範囲に設けられてよく、ドリフト領域２２６と接していてもよい。高濃度領域２０を設けることで、ゲートトレンチ部４１の下端近傍における電界集中を緩和して、パワー素子部１０の耐圧を向上できる。
【0081】
高濃度領域２０は、制御回路部２００の高濃度領域２２４と、深さ方向において同じ位置に配置されてよい。高濃度領域２０は、高濃度領域２２４と同一のドーピング濃度を有してよい。これにより、高濃度領域２０と高濃度領域２２４とを同一の製造工程で形成できる。他の例では、高濃度領域２０は、高濃度領域２２４と異なる深さ位置に設けられてよい。高濃度領域２０は、高濃度領域２２４とは異なるドーピング濃度を有してもよい。
【0082】
【0083】
本例では、パワー素子部１０のゲートトレンチ部４１の長さＺ３と、制御回路部２００のゲートトレンチ部２１０の長さＺ１とが同一である。また、パワー素子部１０の高濃度領域２０の深さ位置と、制御回路部２００の高濃度領域２２４の深さ位置とが同一である。このような構造により、パワー素子部１０の製造工程と、制御回路部２００の製造工程とを共通化できる。
【0084】
上述したように、ＭＯＳＦＥＴ２０２の高濃度領域２２４は、ゲートトレンチ部２１０の下端から離れて配置される。このため、ＭＯＳＦＥＴ２０４においても、高濃度領域２２４はゲートトレンチ部２１０の下端から離れて配置される。同様に、パワー素子部１０の高濃度領域２０は、ゲートトレンチ部４１の下端から離れて配置されている。このような構造でも、ゲートトレンチ部４１の下端の近傍に高濃度領域２０を配置することで、ゲートトレンチ部４１の下端近傍における電界集中を緩和できる。高濃度領域２０は、抵抗低減領域２３６の下端よりも上方に配置されていてよい。
【0085】
他の例では、図６に示すように、高濃度領域２０がゲートトレンチ部４１の下端と接しており、且つ、ＭＯＳＦＥＴ２０２の高濃度領域２２４は、ゲートトレンチ部２１０の下端から離れて配置されていてもよい。これにより、ゲートトレンチ部４１の下端近傍の電界集中をより緩和できる。ＭＯＳＦＥＴ２０４の高濃度領域２２４は、ゲートトレンチ部２１０の下端に接していてよく、離れていてもよい。
【0086】
この場合、ＭＯＳＦＥＴ２０２のゲートトレンチ部２１０の長さＺ１は、パワー素子部１０のゲートトレンチ部４１の長さＺ３よりも短くてよい。ＭＯＳＦＥＴ２０４のゲートトレンチ部２１０の長さは、パワー素子部１０のゲートトレンチ部４１の長さＺ３と同一であってよい。高濃度領域２０および高濃度領域２２４は同一の深さ位置に形成されてよい。これにより、高濃度領域２０をゲートトレンチ部４１の下端に接して配置し、且つ、ＭＯＳＦＥＴ２０２の高濃度領域２２４をゲートトレンチ部２１０の下端から離れて配置できる。また、ＭＯＳＦＥＴ２０４の高濃度領域２２４を、ゲートトレンチ部２１０の下端に接して配置できる。他の例では、ゲートトレンチ部２１０とゲートトレンチ部４１の長さを同一にして、高濃度領域２０および高濃度領域２２４の深さ位置を異ならせてもよい。
【0087】
図８は、ＭＯＳＦＥＴ２０２の他の例を示す断面図である。本例のＭＯＳＦＥＴ２０２は、反転抑止領域２５２を有する点で、図３から図７において説明した例と相違する。他の構造は、図３から図７において説明したいずれかの例と同様である。
【0088】
反転抑止領域２５２は、ゲートトレンチ部２１０の下端に接して設けられ、ベース領域２２２よりも高濃度のＮ型の領域である。反転抑止領域２５２は、ゲートトレンチ部２１０の下面の全体を覆ってよい。このような構造により、ゲートトレンチ部２１０の下端に接する領域が、Ｐ型に反転するのを抑止できる。このため、ソース領域２１８およびドレイン領域２２０の間に、意図せずにチャネルが形成されるのを抑制できる。また、反転抑止領域２５２を設けることで、ＭＯＳＦＥＴ２０２の閾値電圧を調整できる。
【0089】
図１から図８において説明した例において、パワー素子部１０のゲートトレンチ部４１と、制御回路部２００のゲートトレンチ部２１０とは、ともにＸ軸方向に延伸して設けられている。他の例では、上面視においてパワー素子部１０のゲートトレンチ部４１が延伸する方向と、制御回路部２００のゲートトレンチ部２１０が延伸する方向とは異なっていてもよい。
【0090】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【0091】
１０・・・パワー素子部、１２・・・ソース領域、１４・・・ベース領域、２０・・・高濃度領域、２１・・・上面、２２・・・ドレイン領域、２３・・・下面、２４・・・ドレインパッド、４１・・・ゲートトレンチ部、４３・・・ゲート絶縁膜、４４・・・ゲート電極、５２・・・ソースパッド、１００・・・半導体装置、１１０・・・半導体基板、１２２・・・ＶＤＤパッド、１２４・・・ＶＳＳパッド、１２６・・・信号パッド、２００・・・制御回路部、２０２・・・ＭＯＳＦＥＴ、２０４・・・ＭＯＳＦＥＴ、２０６・・・出力端子、２１０・・・ゲートトレンチ部、２１２・・・ゲート絶縁膜、２１４・・・ゲート電極、２１６・・・ソース領域、２１８・・・ソース領域、２２０・・・ドレイン領域、２２１、２２３、２２５・・・部分、２２２・・・ベース領域、２２４・・・高濃度領域、２２６・・・ドリフト領域、２２８・・・ドレイン領域、２３０・・・ソース領域、２３２・・・ソース領域、２３４・・・ベース領域、２３６・・・抵抗低減領域、２４０・・・分離領域、２５２・・・反転抑止領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】