特開 2024-474 配線装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000474

(43)【公開日】2024-01-05

(54)【発明の名称】配線装置

(51)【国際特許分類】

   H01L 23/12 20060101AFI20231225BHJP

   H05K 1/02 20060101ALI20231225BHJP

【ＦＩ】

H01L23/12 Q

H05K1/02 J

【審査請求】未請求

【請求項の数】7

【出願形態】書面

(21)【出願番号】P 2022109339

(22)【出願日】2022-06-20

(71)【出願人】

【識別番号】391018662

【氏名又は名称】木本 軍生

(72)【発明者】

【氏名】木本 軍生

【テーマコード（参考）】

5E338

【Ｆターム（参考）】

5E338AA01

5E338CC10

5E338CD02

5E338CD13

5E338EE11

5E338EE32

(57)【要約】

【課題】 シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供する。
【解決手段】 １つのＸＹ平面上に設置した複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが電鋳又はエッチング加工により形成された配線装置において、２つ以上の前記導電性パターンの一部がＺ方向に段差を有して交差する交差部を有し、少なくとも前記交差部において、各々の前記導電性パターン表面に独立して誘電体膜を有すること、及び、前記電気端子及び前記交差部を含む前記導電性パターンが同一の誘電体シート上に設置されたこと。
【選択図】図１

【特許請求の範囲】

【請求項1】

１つのＸＹ平面上に設置した複数の電気端子と任意の前記電気端子間を接続する導電性パターンとがメッキ又はエッチング加工により形成された配線装置において、
２つ以上の前記導電性パターンの一部がＺ方向に段差を有して交差する交差部を有し、少なくとも前記交差部において各々の前記導電性パターン表面に独立して誘電体膜を有すること、
を特徴とする配線装置。

【請求項2】

前記電気端子及び前記交差部を含む前記導電性パターンが同一の誘電体シート上に設置されたこと、
を特徴とする請求項１記載の配線装置。

【請求項3】

前記電気端子の一部又は全部を前記誘電体シートの両面に設置し、相対する両面の前記電気端子を電気的に接続し貫通ビアを形成したこと、
を特徴とする請求項１又は２の何れか記載の配線装置

【請求項4】

前記貫通ビアが内径空間を有するスルーホールであることを特徴とする請求項３記載の配線装置

【請求項5】

任意の平面上に配置した１つ又は複数の第１の半導体デバイス群と、同一又は他の平面上に配置した１つ又は複数の第２の半導体デバイス群とを電気的に接続する半導体装置であって、前記誘電体シートの一方の面に前記第１の半導体デバイス群の電極端子と接続する第１の電気端子と、前記誘電体シートの同一又は他方の面に前記第２の半導体デバイス群の電極端子と接続する第２の電気端子と、前記第１の電気端子と前記第２の電気端子とを接続する導電性パターンとを有すること、
を特徴とする請求項１乃至４の何れか記載の配線装置

【請求項6】

前記配線装置が、少なくとも前記第１の半導体デバイス群と前記第２の半導体デバイス群との間において折り曲げ可能な可塑性又は弾性を有すること、
を特徴とする請求項５記載の配線装置

【請求項7】

任意の１つの前記半導体デバイスに複数の独立した配線装置を設置したことを特徴とする請求項５又は６の何れか記載の配線装置

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の半導体デバイスを接続搭載する配線装置に関する。

【背景技術】

【0002】

ＩｏＴ、ＡＩ、５Ｇ社会の到来と共に、これらに適用すべき半導体の多機能化、高機能化、小型化、低価格化が要求されている。このような要求を満たすべく、様々な半導体デバイスの実装形態が紹介されている。三次元（３Ｄ）積層と呼ばれているＴｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ Ｖｉａ（ＴＳＶ：シリコン貫通ビア）による垂直配線は、主としてＤＲＡＭ等の同種のＩＣ間接続に使用されている。一方、異種ＩＣ間の接続技術としては、多くは２．５次元（２．５Ｄ）積層と呼ばれる方法が一般的で、複数の異種ＩＣを同一パッケージ面に実装してシステム化し、一つのデバイスチップとしたものをＳｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ（ＳｉＰ：システムインパッケージ）と称している。

【0003】

ＳｉＰのさらなる高密度化・小型化を実現するパッケージング技術としては、上下間をＴＳＶ技術により導通可能にし、微細配線を備えたシリコン等を基材としたインターポーザをＩＣチップ側の微細端子接続・配線手段とし、さらに有機基材によるビルドアップ配線板等で装置ＰＣＢ側に接続する方法が多く採用されている（特許文献１）。さらに、シリコンブリッジと呼ばれている複数ＩＣ相互間の高密度信号接続のみにシリコン基板による高密度配線技術を適用し、それらのシリコン基板を有機材基板に埋め込み、電源・装置インターフェース信号等を有機基板内の配線が担う方法等（特許文献２）が実用化されている。

【0004】

このように、ＳｉＰの高密度化・小型化を実現する手段としては、
▲１▼ＩＣチップ側の微細端子接続及び微細な再配線を実現する手段としての薄膜ウェハプロセス、
▲２▼シリコン基板上下の伝達手段としてのＴＳＶ技術、
▲３▼配線ピッチを広げ装置ＰＣＢ端子へ接続する手段としてのビルドアップ有機基板技術
の選択、組合せによるものが主流となっている。

【0005】

しかしながら、特許文献１又は特許文献２に代表される従来の方法の特徴と問題点は、以下に示すようなものとなる。
１つには、搭載すべきＩＣ数が増加し又は入出力（Ｉ／Ｏ）端子数が増加し高密度になるほど、端子間の配線数を増加させるか、又はより多層化せざるを得ないため、製造コストの増大につながるものである。
又、上記端子間配線数を増やすためには配線の微細化（例えば配線幅２μｍクラス）が必要であり、そのためにはウェハプロセスによる製造工程を使用せざるを得ず、又、シリコン基板における表裏面の接続手段としてＴＳＶ技術が必須となり、製造コストの増大と歩留まりの低下につながる。
さらに、ウェハプロセスやＴＳＶ技術による配線基板と、有機基板技術による基板とを組み合わせることにより、特性の劣化や製造コストの増加、及び異種製造工程の混在による開発及び製造の長納期化にもつながっている。

【0006】

一方、電鋳、いわゆるメッキ手法による微細形状形成技術は、近年では広範囲の分野への応用が開発されている。多数の半導体デバイス端子間を接続する手段として、半導体デバイス端子配列平面に対し、垂直方向に突出した端子及び配線を有する配線パターンシートと、半導体デバイス外部の共通配線を有する配線パターンシートとを接続することにより、複数の半導体デバイス間を水平方向又は垂直方向のいずれにも接続可能とする方法が報告されている（特許文献３，特許文献４）。当該発明は微細配線を可能としながら配線基板の多層化を排除する利点を有するものである。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００９－１１０９８３号公報

【特許文献2】特開２０１４－１７９６１３号公報

【特許文献3】特開２０２１－１１１８３４１号公報

【特許文献4】特開２０２１－１２１０１１号公報

【発明の開示】

【発明が解決しようとする課題】

【0008】

本発明は、従来の微細配線の多層基板化の問題点を解決するものであり、半導体デバイス端子間を接続する導電性パターンが電鋳又はエッチング加工により形成された配線装置において、各々の導体パターンに個別に誘電体膜を設置することにより、単一の誘電体シート上で複数の交差配線を含む配線パターンを構成するものであり、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供することができる。

【0009】

又、本発明による配線装置により、例えば、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）、メモリー等の半導体デバイスを同時に搭載することが可能となり、コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。

【課題を解決するための手段】

【0010】

本発明は、１つのＸＹ平面上に設置した複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが、メッキ又はエッチング加工により形成された配線装置において、２つ以上の前記導電性パターンの一部がＺ方向に段差を有して交差する交差部を有し、少なくとも前記交差部において各々の前記導電性パターン表面に独立して誘電体膜を有するため、同一面上における複数の導電性パターンの交差配置が可能となる。

【0011】

又、前記電気端子及び前記交差部を含む前記導電性パターンが同一の誘電体シート上に設置される手段を有するため、単一の誘電体シート上での複数の交差配線が可能となり、従来の基板の多層化を排除できるものである。

【0012】

又、前記電気端子の一部又は全部を前記誘電体シートの両面に設置し、相対する両面の前記電気端子を電気的に接続し貫通ビアを形成する手段を有するため、誘電体シートの両面に半導体デバイスの搭載・接続が可能となる。

【0013】

又、前記貫通ビアが内径空間を有するスルーホールである手段を有するため、ピン端子を有する半導体デバイスの搭載が可能となる。

【0014】

又、任意の平面上に配置した１つ又は複数の第１の半導体デバイス群と、同一又は他の平面上に配置した１つ又は複数の第２の半導体デバイス群とを電気的に接続する半導体装置であって、前記誘電体シートの一方の面に前記第１の半導体デバイス群の電極端子と接続する第１の電気端子と、前記誘電体シートの同一又は他方の面に前記第２の半導体デバイス群の電極端子と接続する第２の電気端子と、前記第１の電気端子と前記第２の電気端子とを接続する導電性パターンとを有するため、例えば、ＣＰＵ、ＧＰＵ、メモリー等の半導体デバイスを同時に搭載することが可能となり、コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。

【0015】

又、前記配線装置が、少なくとも前記第１の半導体デバイス群と前記第２の半導体デバイス群との間において折り曲げ可能な可塑性又は弾性を有するため、半導体デバイスどうしを垂直方向にも実装すること、いわゆる三次元実装が可能となる。

【0016】

さらに、任意の１つの前記半導体デバイスに複数の独立した配線装置を設置する手段を有するため、例えばメモリーＩＣの増設等に対応可能となる。

【発明の効果】

【0017】

本発明の配線装置によれば、半導体デバイス端子間を接続する導電性パターンが電鋳又はエッチング加工により形成された配線装置において、各々の導体パターンに個別に誘電体膜を設置することにより、単一の誘電体シート上で複数の交差配線を含む配線パターンを構成するものであり、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供することができる。
又、本発明による配線装置により、例えば、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）、メモリー等の半導体デバイスを同時に搭載することが可能となり、コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。

【図面の簡単な説明】

【0018】

【図1】本発明による配線装置の基本構成を示す図

【図2】本発明による配線装置の部分構造を示す斜視図及び断面図

【図3】本発明の第１の実施例による配線装置を示す斜視図

【図4】本発明の第２の実施例による配線装置を使用した半導体装置を構成する斜視図

【図5】本発明の第２の実施例による配線装置を使用した半導体装置を示す斜視図

【図6】本発明の第３の実施例による配線装置を使用した半導体装置を構成する斜視図

【図7】本発明の第３の実施例による配線装置を使用した半導体装置を示す断面図

【図8】本発明の第４の実施例による配線装置を使用した半導体装置を構成する斜視図

【図9】本発明の第４の実施例による配線装置を使用した半導体装置を示す斜視図

【図10】本発明の第５の実施例による配線装置を使用した半導体装置を構成する斜視図

【図11】本発明の第５の実施例による配線装置を使用した半導体装置を示す斜視図

【図12】本発明の配線装置の電気端子近傍の配線例を示す正面図

【発明を実施するための最良の形態】

【0019】

次に、本発明の半導体装置について図面を参照して詳細に説明する。図１は、本発明による配線装置の基本構成を示す図である。図１において、１０は本発明による配線装置であり、１つのＸＹ平面における誘電体シート３に設置した複数の電気端子１と、任意の前記電気端子１間を接続する導電性パターン２とが電鋳加工又はエッチング加工等により形成された配線装置において、複数の前記導電性パターン２の一部が図２にて後述するＺ方向に段差を有して交差する交差部４を有し、少なくとも前記交差部４において、各々の前記導電性パターン２表面に独立して誘電体膜を有するものである。

【0020】

図２は、本発明による配線装置の部分構造を示す斜視図及び断面図であり、図１における前記交差部４の一部についてその構造を説明するものである。図２（ａ）において、前記誘電体シート３上に設置した複数の電気端子列１ａ～１ｄと１ｅ～１ｈとの間を、導電性パターン２ａ～２ｄで接続したものである。図２の如く接続された場合、前記導電性パターン２ａは前記導電性パターン２ｃ及び２ｄと、前記導電性パターン２ｂは同様に、前記導電性パターン２ｃ及び２ｄと交差することになる。

【0021】

図２（ｂ）に示す断面Ａ－Ａにおいて、前記導電性パターン２ａ及び２ｂの導体形成後に導体表面に誘電体膜２１が形成されている。これにより、前記導電性パターン２ａ及び２ｂの上部を交差する前記導電性パターン２ｃ及び２ｄは、電気的に独立して配線することが可能となる。さらに、前記導電性パターン２ｃ及び２ｄにおいて導体形成後に導体表面に誘電体膜を形成することにより、前記導電性パターン２ｃ及び２ｄの上部にも他の配線（図示せず）を交差することができる。

【0022】

以上が、本発明による配線装置の基本構成を説明するものであり、半導体デバイス端子間を接続する導電性パターンが電鋳又はエッチング加工により形成された配線装置において、各々の導体パターンに個別に誘電体膜を設置することにより、単一の誘電体シート上で複数の交差配線を含む配線パターンを構成するものである。

【0023】

図３は、本発明の第１の実施例による配線装置を示す斜視図である。図３は、図１に示す構成の内、前記電気端子１の一部又は全部を前記誘電体シート３の両面に設置し、相対する表面電気端子１Ｆと裏面電気端子１Ｒとを電気的に接続するための貫通ビア６１を形成したものである。これにより、例えば電気端子列１Ａと電気端子列１Ｂを接続する導電性パターンは、前記誘電体シート３の表面と裏面の何れか、又は両方に設置することが可能である。

【0024】

図４は、本発明の第２の実施例による配線装置を使用した半導体装置を構成する斜視図である。図４において、１つのＸＹ平面上に配置した２つの半導体デバイス５０１と５０２、及び、他のＸＹ平面上に配置した１つの半導体デバイス５０３が、配線装置１０１を介して接続搭載するための搭載前の構成を示す。

【0025】

前記誘電体シート３の一方の面（本図では表面）に、前記半導体デバイス５０１及び５０２の電極端子列５１Ａ及び５１Ｂに接続する電気端子列１Ａと、前記誘電体シート３の同一又は他方の面（本図では裏面）に、前記半導体デバイス５０３の電極端子列５１Ｃに接続する電気端子列１Ｂと、前記電気端子列１Ａと前記電気端子列１Ｂとを接続する導電性パターン２とを設置した。

【0026】

図５は、本発明の第２の実施例による配線装置を使用した半導体装置を示す斜視図であり、図４で示した構成による半導体デバイス群を搭載した後の構造を示すものである。本実施例において、例えば、前記半導体デバイス５０１及び５０２をメモリーＩＣ、前記半導体デバイス５０３をＣＰＵ等の半導体チップとすれば、コンピュータシステムの基本構築が可能である。又、前記配線装置１０１をＸＹ平面方向に拡張し電気端子及び導電性パターンを適宜増加することによって、他の半導体デバイスの搭載を同時に可能とするものである。

【0027】

図６は、本発明の第３の実施例による配線装置を使用した半導体装置を構成する斜視図であり、図６は、図４に示す構成の内、前記貫通ビア６１を内径空間を有するスルーホール６２としたものである。１つの平面上に配置した２つの半導体デバイス５０１と５０２、及び、他の平面上に配置した１つの半導体デバイス５０３が、配線装置１０２を介して接続搭載するための搭載前の構成を示す。

【0028】

前記誘電体シート３の一方の面（本図では表面）に前記半導体デバイス５０１及び５０２の電極端子列５１Ａ及び５１Ｂに接続する電気端子列１Ａと、前記誘電体シート３の同一又は他方の面（本図では裏面）に前記半導体デバイス５０３の電極端子列５１Ｃに接続する電気端子列１Ｂと、前記電気端子列１Ａと前記電気端子列１Ｂとを接続する導電性パターン２とを設置した。

【0029】

前記半導体デバイス５０１乃至５０３の電極端子列５１Ａ乃至５１Ｃには、ピン端子５５を設置したものも多く市販されており、前記貫通ビア６１を前記ピン端子５５の外形よりも大きな内径空間を有するスルーホールとすることで、前記ピン端子５５を前記スルーホール６２に挿入し、半田付け等により固定することが可能となる。

【0030】

又、前記電気端子列１Ａと前記電気端子列１Ｂとを接続する前記導電性パターン２の途中にスルーホール６３を設置し、１つの前記導電性パターン２を前記誘電体シートの表面と裏面に分離することが可能となり、前記電気端子列１Ａ又は前記電気端子列１Ｂ近傍における輻輳を防ぐことができる。

【0031】

図７は、本発明の第３の実施例による配線装置を使用した半導体装置を示す断面図であり、図６における断面Ｂ－Ｂを表したものである。前記半導体デバイス５０１乃至５０３の電極端子列５１Ａ乃至５１Ｃに設置された前記ピン端子５５を、前記スルーホール６２に挿入し、半田付け等により固定するものである。又、前述のようにスルーホール６３を設置し、１つの前記導電性パターン２を前記誘電体シートの表面配線２ｆと裏面配線２ｒに分離することが可能となり、配線の輻輳を排除することができる。

【0032】

図８は、本発明の第４の実施例による配線装置を使用した半導体装置を構成する斜視図であり、４つの半導体デバイス５１１～５１４を搭載する構造を示すものである。１０３は、１つの誘電体シート３０に電気端子列１１と導電性パターン２２を有し、折り曲げ可能な可塑性又は弾性を有する配線装置であり、前記配線装置１０３の一部（本図では上部）１０３ａには、表面に電気端子１１ａ－１を、裏面に電気端子１１ａ－２を有し、前記電気端子１１ａ－１又は前記電気端子１１ａ－２から導電性パターン２２ａが接続されている。

【0033】

又、前記配線装置１０３の他部（本図では下部）１０３ｂには、表面に電気端子列１１ｂ－１を、裏面に電気端子列１１ｂ－２を有し、前記電気端子列１１ｂ－１又は前記電気端子列１１ｂ－２から導電性パターン２２ｂが接続されており、前記導電性パターン２２ａの一部又は全部と前記導電性パターン２２ｂの一部又は全部とは導電性パターン２２ｃにて接続されている。

【0034】

一方、前記半導体デバイス５１１には前記電気端子列１１ａ－１と同一の配列である電極端子列５１－１を有し、前記半導体デバイス５１２には前記電気端子列１１ａ－２と同一の配列である電極端子列５１－２を有し、前記半導体デバイス５１１及び５１２がそれぞれ前記配線装置１０３ａの両面に実装可能な状態となっている。さらに、前記半導体デバイス５１３には前記電気端子列１１ｂ－１と同一の配列である電極端子列５１－３を有し、前記半導体デバイス５１４には前記電気端子列１１ｂ－２と同一の配列である電極端子列５１－４を有し、前記半導体デバイス５１３及び５１４がそれぞれ前記配線装置１０３ｂの両面に実装可能な状態となっている。

【0035】

図９は、本発明の第４の実施例による配線装置を使用した半導体装置を示す斜視図であり、図８にて説明した構成の半導体装置の組立実装後を示すものである。折り曲げ可能な可塑性又は弾性を有する１つの前記配線装置１０３が、前記半導体デバイス群５１１及び５１２と、前記半導体デバイス群５１３及び５１４との間において折り曲げられることにより、４つの半導体デバイスが垂直方向（Ｚ方向）に省スペースに実装可能となる。

【0036】

本実施例において、例えば、前記半導体デバイス５１１乃至５１３をメモリーＩＣ、前記半導体デバイス５１４をＣＰＵ等の半導体チップとすれば、コンピュータシステムの基本構築が可能である。

【0037】

図１０は、本発明の第５の実施例による配線装置を使用した半導体装置を構成する斜視図であり、任意の１つの半導体デバイスに複数の独立した配線装置を設置したものである。図１０において、配線装置は、３つの独立した配線装置１０４～１０６で構成され、１つの半導体デバイス５２４に共通に設置される例を示すものである。前記半導体デバイス５２４には電極端子５２－４に設置されたピン端子５６を有している。

【0038】

前記配線装置１０４の一部（本図では左部）１０４ａには、１つの誘電体シート３１上に、前記半導体デバイス５２４の前記ピン端子５６に挿入可能な電気端子列１２と、前記電気端子列１２の一部の電気端子列１２ａから接続される導電性パターン２３を有し、前記配線装置１０４の他部（本図では右部）１０４ｂには、１つの前記誘電体シート３１上に電気端子列１２ｂを有し、前記導電性パターン２３の一部又は全部と接続されている。一方、半導体デバイス５２１には前記電気端子列１２ｂの一部又は全部と同一の配列である電極端子列５２－１を有し、前記半導体デバイス５２１が前記配線装置１０４ｂに実装可能な状態となっている。

【0039】

又、前記配線装置１０５の一部（本図では左部）１０５ａには、１つの誘電体シート３２上に、前記半導体デバイス５２４の前記ピン端子５６に挿入可能な電気端子列１３と、前記電気端子列１３の一部の電気端子列１３ａから接続される導電性パターン２４を有し、前記配線装置１０５の他部（本図では右部）１０５ｂには、１つの前記誘電体シート３２上に電気端子列１３ｂを有し、前記導電性パターン２４の一部又は全部と接続されている。一方、半導体デバイス５２２には前記電気端子列１３ｂの一部又は全部と同一の配列である電極端子列５２－２を有し、前記半導体デバイス５２２が前記配線装置１０５ｂに実装可能な状態となっている。

【0040】

さらに、前記配線装置１０６の一部（本図では左部）１０６ａには、１つの誘電体シート３３上に、前記半導体デバイス５２４の前記ピン端子５６に挿入可能な電気端子列１４と、前記電気端子列１４の一部の電気端子列１４ａから接続される導電性パターン２５を有し、前記配線装置１０６の他部（本図では右部）１０６ｂには、１つの前記誘電体シート３３上に電気端子列１４ｂを有し、前記導電性パターン２５の一部又は全部と接続されている。一方、半導体デバイス５２３には前記電気端子列１４ｂの一部又は全部と同一の配列である電極端子列５２－３を有し、前記半導体デバイス５２３が前記配線装置１０６ｂに実装可能な状態となっている。

【0041】

図１１は、本発明の第５の実施例による配線装置を使用した半導体装置を示す斜視図であり、図１０にて説明した構成の半導体装置の組立実装後を示すものである。前記配線装置１０４～１０６に共通に接続された前記半導体デバイス５２４と、前記配線装置１０４に実装された前記半導体デバイス５２１及び、前記配線装置１０５に実装された前記半導体デバイス５２２及び、前記配線装置１０６に実装された前記半導体デバイス５２３との間において、折り曲げ可能な可塑性又は弾性を有する前記配線装置１０４乃至１０６が折り曲げられることにより、４つの半導体デバイス５２１乃至５２４が垂直方向（Ｚ方向）に省スペースに実装可能となる。

【0042】

本実施例において、例えば、前記半導体デバイス５２１乃至５２３をメモリーＩＣ、前記半導体デバイス５２４をＣＰＵ等の半導体チップとすれば、コンピュータシステムの基本構築が可能である。

【0043】

図１２は、本発明の配線装置の電気端子近傍の配線例を示す正面図である。図１２において１５ａ及び１５ｂは、誘電体シート３上における半導体デバイスの電極端子近傍の電気端子であり、２ｅは、前記電気端子列１５ａに接続する導電性パターンで、周囲に誘電体膜２１を有する。又、２ｆは、前記電気端子列１５ｂに接続する導電性パターンで、周囲に誘電体膜２１を有する。一般的に半導体デバイスの電極端子近傍では、配線の輻輳が発生し易いが、導電性パターンの周囲に前記誘電体膜２１を有することにより、前記電極端子列１５ａ、１５ｂ近傍においても導電性パターンどうしの交差が可能であり、高密度な配線を容易にするものである。

【0044】

以上説明したように、本発明の配線装置によれば、半導体デバイス端子間を接続する導電性パターンが電鋳又はエッチング加工により形成された配線装置において、各々の導体パターンに個別に誘電体膜を設置することにより、単一の誘電体シート上で複数の交差配線を含む配線パターンを構成するものであり、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供することができる。

【0045】

又、本発明による配線装置により、例えば、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）、メモリー等の半導体デバイスを同時に搭載することが可能となり、コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。

【産業上の利用可能性】

【0046】

複数の半導体デバイスを水平方向又は垂直方向に積層する半導体装置に利用することができる。

【符号の説明】

【0047】

１０、１０１～１０６ 配線装置
１、１１～１５ 電気端子
２、２２～２５ 導電性パターン
２１ 誘電体膜
３、３０～３３ 誘電体シート
４ 交差部
５１、５２ 電極端子
５５、５６ ピン端子
５０１～５０３、５１１～５１４、５２１～５２４ 半導体デバイス
６１ 貫通ビア
６２、６３ スルーホール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】