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特開2024-47511ページバッファのスイッチングデバイスを有するメモリデバイス及びその消去方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024047511
(43)【公開日】2024-04-05
(54)【発明の名称】ページバッファのスイッチングデバイスを有するメモリデバイス及びその消去方法
(51)【国際特許分類】
H10B 43/50 20230101AFI20240329BHJP
G11C 16/04 20060101ALI20240329BHJP
G11C 16/24 20060101ALI20240329BHJP
G11C 16/14 20060101ALI20240329BHJP
H10B 43/27 20230101ALI20240329BHJP
H01L 21/336 20060101ALI20240329BHJP
【ＦＩ】
H10B43/50
G11C16/04 170
G11C16/24 100
G11C16/14 110
H10B43/27
H01L29/78 371
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022199400
(22)【出願日】2022-12-14
(31)【優先権主張番号】17/953,094
(32)【優先日】2022-09-26
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】100107423
【弁理士】
【氏名又は名称】城村 邦彦
(74)【代理人】
【識別番号】100120949
【弁理士】
【氏名又は名称】熊野 剛
(74)【代理人】
【識別番号】100093997
【弁理士】
【氏名又は名称】田中 秀佳
(72)【発明者】
【氏名】丁 榕泉
(72)【発明者】
【氏名】楊 怡箴
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225CA06
5B225DC12
5B225EA05
5B225EC08
5B225ED04
5B225FA02
5B225FA07
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA03
5F083JA04
5F083JA19
5F083JA35
5F083JA39
5F083MA06
5F083MA19
5F101BA46
5F101BA47
5F101BB02
5F101BD02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】 （修正有）
【課題】ページバッファ用のスイッチングデバイスを有するメモリデバイス及びその消去方法を提供する。
【解決手段】ページバッファ内のスイッチングデバイスは、メモリセルアレイ１０２とページバッファ１０６のセンス増幅回路１０６ａとの間に結合された複数のスイッチングデバイス１０６ｂを含む。複数のスイッチングデバイスの各々は、互いに直列に接続された高電圧素子（トランジスタＭＮ１）及び低電圧素子（トランジスタＭＮ２）を備える。高電圧素子の第１の端部は、センス増幅回路に結合され、低電圧素子の第１の端部はメモリセルアレイの共通ソース線ＣＳＬに結合される。高電圧素子の第２の端部及び低電圧素子の第２の端部は互いに接続され、メモリセルアレイの対応するビット線ＢＬ０～ＢＬｉに結合される。複数のスイッチングユニットの各々に結合された共通ソース線は、共通の活性領域を共有する。
【選択図】図２
【解決手段】ページバッファ内のスイッチングデバイスは、メモリセルアレイ１０２とページバッファ１０６のセンス増幅回路１０６ａとの間に結合された複数のスイッチングデバイス１０６ｂを含む。複数のスイッチングデバイスの各々は、互いに直列に接続された高電圧素子（トランジスタＭＮ１）及び低電圧素子（トランジスタＭＮ２）を備える。高電圧素子の第１の端部は、センス増幅回路に結合され、低電圧素子の第１の端部はメモリセルアレイの共通ソース線ＣＳＬに結合される。高電圧素子の第２の端部及び低電圧素子の第２の端部は互いに接続され、メモリセルアレイの対応するビット線ＢＬ０～ＢＬｉに結合される。複数のスイッチングユニットの各々に結合された共通ソース線は、共通の活性領域を共有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
ページバッファ用のスイッチングデバイスを有するメモリデバイスであって、
メモリセルアレイとページバッファのセンス増幅回路との間に結合された複数のスイッチングユニットを備え、
前記複数のスイッチングユニットの各々は、
互いに直列に接続された高電圧素子及び低電圧素子をさらに備え、
前記高電圧素子の第１の端部は前記センス増幅回路に結合され、前記低電圧素子の第１の端部は前記メモリセルアレイの共通ソース線に結合され、
前記高電圧素子の第２の端部と前記低電圧素子の第２の端部とは互いに接続され、前記メモリセルアレイの対応するビット線に結合され、
前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有する、ページバッファ用のスイッチングデバイスを有するメモリデバイス。
メモリセルアレイとページバッファのセンス増幅回路との間に結合された複数のスイッチングユニットを備え、
前記複数のスイッチングユニットの各々は、
互いに直列に接続された高電圧素子及び低電圧素子をさらに備え、
前記高電圧素子の第１の端部は前記センス増幅回路に結合され、前記低電圧素子の第１の端部は前記メモリセルアレイの共通ソース線に結合され、
前記高電圧素子の第２の端部と前記低電圧素子の第２の端部とは互いに接続され、前記メモリセルアレイの対応するビット線に結合され、
前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有する、ページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項2】
前記高電圧素子及び前記低電圧素子は、それぞれ第１のトランジスタ及び第２のトランジスタであり、
前記第１のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に対応するセンス増幅器に結合され、前記第２のソース／ドレインは前記対応するビット線に結合され、
前記第２のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に結合され、前記第２のソース／ドレインは前記共通ソース線に結合され、
前記第２のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも小さい、請求項１に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
前記第１のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に対応するセンス増幅器に結合され、前記第２のソース／ドレインは前記対応するビット線に結合され、
前記第２のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に結合され、前記第２のソース／ドレインは前記共通ソース線に結合され、
前記第２のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも小さい、請求項１に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項3】
前記スイッチングデバイスのレイアウト構造は、
第１の方向に沿って延在する複数の第１の活性領域と、
第２の方向に沿って延在し、前記複数の第１の活性領域に接続する第２の活性領域であって、前記第２の活性領域は、前記複数の第１の活性領域の各々を第１の領域と第２の領域とに分割し、前記第１の方向と前記第２の方向とは互いに交差している、第２の活性領域と、
前記第２の方向に沿って延在し、前記第１の領域及び前記第２の領域の各々に配置され、前記複数の第１の活性領域の各々の上方に配置される第１のゲート及び第２のゲートであって、前記第２のゲートは前記第１のゲートよりも前記第２の活性領域に近い、第１のゲート及び第２のゲートと、を備える、請求項２に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
第１の方向に沿って延在する複数の第１の活性領域と、
第２の方向に沿って延在し、前記複数の第１の活性領域に接続する第２の活性領域であって、前記第２の活性領域は、前記複数の第１の活性領域の各々を第１の領域と第２の領域とに分割し、前記第１の方向と前記第２の方向とは互いに交差している、第２の活性領域と、
前記第２の方向に沿って延在し、前記第１の領域及び前記第２の領域の各々に配置され、前記複数の第１の活性領域の各々の上方に配置される第１のゲート及び第２のゲートであって、前記第２のゲートは前記第１のゲートよりも前記第２の活性領域に近い、第１のゲート及び第２のゲートと、を備える、請求項２に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項4】
前記第１の領域内の前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は、前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は、前記第２のトランジスタを形成し、
前記第２の領域における前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は前記第２のトランジスタを形成し、
前記第２のゲートの前記第１の方向における前記第２のトランジスタの前記ゲート長は、前記第１のゲートの前記第１の方向における前記第１のトランジスタの前記ゲート長よりも小さい、
請求項３に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
前記第２の領域における前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は前記第２のトランジスタを形成し、
前記第２のゲートの前記第１の方向における前記第２のトランジスタの前記ゲート長は、前記第１のゲートの前記第１の方向における前記第１のトランジスタの前記ゲート長よりも小さい、
請求項３に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項5】
前記第２のトランジスタの前記ゲート長に対する前記第１のトランジスタの前記ゲート長の比は３～４である、請求項２に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項6】
前記第２のトランジスタのゲート酸化物層の厚さは、前記第１のトランジスタのゲート酸化物層の厚さよりも小さい、請求項２に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項7】
前記メモリセルアレイは３次元構造であり、前記ページバッファは前記メモリセルアレイの下方に配置される、請求項１に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項8】
前記メモリセルアレイは、第１のサブアレイ及び第２のサブアレイをさらに備え、前記ページバッファの前記センス増幅回路は、第１のセンス増幅回路及び第２のセンス増幅回路をさらに備え、
前記第１のセンス増幅回路及び前記第２のセンス増幅回路は、前記第１のサブアレイ及び前記第２のサブアレイの下方にそれぞれ配置され、
前記スイッチングデバイスは、前記メモリセルアレイの下方であって、前記第１のサブアレイと前記第２のサブアレイとの間に配置される、
請求項７に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
前記第１のセンス増幅回路及び前記第２のセンス増幅回路は、前記第１のサブアレイ及び前記第２のサブアレイの下方にそれぞれ配置され、
前記スイッチングデバイスは、前記メモリセルアレイの下方であって、前記第１のサブアレイと前記第２のサブアレイとの間に配置される、
請求項７に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項9】
ページバッファのスイッチングデバイスを有するメモリデバイスであって、
複数のビット線、複数のワード線、及び複数のメモリセルを含むメモリセルアレイであって、前記複数のメモリセルの各々は、前記複数のワード線と前記複数のビット線との交点にそれぞれ配置される、メモリセルアレイを備え、
ページバッファは前記メモリセルアレイの前記複数のビット線に結合され、前記ページバッファは、スイッチングデバイス及びセンス増幅器回路をさらに含み、
前記スイッチングデバイスは、
前記メモリセルアレイと前記センス増幅回路との間に結合された複数のスイッチングユニットをさらに含み、
前記複数のスイッチングユニットの各々は、互いに直列に接続された高電圧素子及び低電圧素子をさらに備え、
前記高電圧素子の第１の端部は前記センス増幅回路に結合され、前記低電圧素子の第１の端部は前記メモリセルアレイの共通ソース線に結合され、
前記高電圧素子の第２の端部と前記低電圧素子の第２の端部とは互いに接続され、前記メモリセルアレイの対応するビット線に結合され、
前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有する、ページバッファのスイッチングデバイスを有するメモリデバイス。
複数のビット線、複数のワード線、及び複数のメモリセルを含むメモリセルアレイであって、前記複数のメモリセルの各々は、前記複数のワード線と前記複数のビット線との交点にそれぞれ配置される、メモリセルアレイを備え、
ページバッファは前記メモリセルアレイの前記複数のビット線に結合され、前記ページバッファは、スイッチングデバイス及びセンス増幅器回路をさらに含み、
前記スイッチングデバイスは、
前記メモリセルアレイと前記センス増幅回路との間に結合された複数のスイッチングユニットをさらに含み、
前記複数のスイッチングユニットの各々は、互いに直列に接続された高電圧素子及び低電圧素子をさらに備え、
前記高電圧素子の第１の端部は前記センス増幅回路に結合され、前記低電圧素子の第１の端部は前記メモリセルアレイの共通ソース線に結合され、
前記高電圧素子の第２の端部と前記低電圧素子の第２の端部とは互いに接続され、前記メモリセルアレイの対応するビット線に結合され、
前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有する、ページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項10】
前記高電圧素子及び前記低電圧素子は、それぞれ第１のトランジスタ及び第２のトランジスタであり、
前記第１のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に対応するセンス増幅器に結合され、前記第２のソース／ドレインは前記対応するビット線に結合され、
前記第２のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に結合され、前記第２のソース／ドレインは前記共通ソース線に結合され、
前記第２のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも小さい、請求項９に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
前記第１のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に対応するセンス増幅器に結合され、前記第２のソース／ドレインは前記対応するビット線に結合され、
前記第２のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に結合され、前記第２のソース／ドレインは前記共通ソース線に結合され、
前記第２のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも小さい、請求項９に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項11】
前記スイッチングデバイスのレイアウト構造は、
第１の方向に沿って延在する複数の第１の活性領域と、
第２の方向に沿って延在し、前記複数の第１の活性領域に接続する第２の活性領域であって、前記第２の活性領域は、前記複数の第１の活性領域の各々を第１の領域と第２の領域とに分割し、前記第１の方向と前記第２の方向とは互いに交差している、第２の活性領域と、
前記第２の方向に沿って延在し、前記第１の領域及び前記第２の領域の各々に配置され、前記複数の第１の活性領域の各々の上方に配置される第１のゲート及び第２のゲートであって、前記第２のゲートは前記第１のゲートよりも前記第２の活性領域に近い、第１のゲート及び第２のゲートと、を備える、請求項１０に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
第１の方向に沿って延在する複数の第１の活性領域と、
第２の方向に沿って延在し、前記複数の第１の活性領域に接続する第２の活性領域であって、前記第２の活性領域は、前記複数の第１の活性領域の各々を第１の領域と第２の領域とに分割し、前記第１の方向と前記第２の方向とは互いに交差している、第２の活性領域と、
前記第２の方向に沿って延在し、前記第１の領域及び前記第２の領域の各々に配置され、前記複数の第１の活性領域の各々の上方に配置される第１のゲート及び第２のゲートであって、前記第２のゲートは前記第１のゲートよりも前記第２の活性領域に近い、第１のゲート及び第２のゲートと、を備える、請求項１０に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項12】
前記第１の領域内の前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は、前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は、前記第２のトランジスタを形成し、
前記第２の領域における前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は前記第２のトランジスタを形成し、
前記第２のゲートの前記第１の方向における前記第２のトランジスタの前記ゲート長は、前記第１のゲートの前記第１の方向における前記第１のトランジスタの前記ゲート長よりも小さい、
請求項１１に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
前記第２の領域における前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は前記第２のトランジスタを形成し、
前記第２のゲートの前記第１の方向における前記第２のトランジスタの前記ゲート長は、前記第１のゲートの前記第１の方向における前記第１のトランジスタの前記ゲート長よりも小さい、
請求項１１に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項13】
前記第２のトランジスタの前記ゲート長に対する前記第１のトランジスタの前記ゲート長の比は３から４である、請求項１０に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項14】
前記第１のトランジスタのゲート酸化物層の厚さに対する前記第２のトランジスタのゲート酸化物層の厚さの比は、５から６である、請求項１０に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項15】
前記メモリセルアレイは３次元構造であり、前記ページバッファは前記メモリセルアレイの下方に配置される、請求項９に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項16】
前記メモリセルアレイは、第１のサブアレイ及び第２のサブアレイをさらに備え、前記ページバッファの前記センス増幅回路は、第１のセンス増幅回路及び第２のセンス増幅回路をさらに備え、
前記第１のセンス増幅回路及び前記第２のセンス増幅回路は、前記第１のサブアレイ及び前記第２のサブアレイの下方にそれぞれ配置され、
前記スイッチングデバイスは、前記メモリセルアレイの下方であって、前記第１のサブアレイと前記第２のサブアレイとの間に配置される、
請求項１５に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
前記第１のセンス増幅回路及び前記第２のセンス増幅回路は、前記第１のサブアレイ及び前記第２のサブアレイの下方にそれぞれ配置され、
前記スイッチングデバイスは、前記メモリセルアレイの下方であって、前記第１のサブアレイと前記第２のサブアレイとの間に配置される、
請求項１５に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項17】
メモリデバイスの消去方法であって、前記メモリデバイスは、メモリセルアレイと、前記メモリセルアレイに結合されたページバッファとを含み、前記ページバッファは、複数のスイッチングユニットを有するスイッチングデバイスを含み、前記スイッチングユニットの各々は、高電圧素子としての第１のトランジスタと、低電圧素子としての第２のトランジスタとを含み、前記第１のトランジスタ及び前記第２のトランジスタは直列に接続され、前記第１のトランジスタの第１の端部は、前記ページバッファのセンス増幅回路に結合され、前記第２のトランジスタの第１の端部は、前記メモリセルアレイの共通ソース線に結合され、前記第１のトランジスタの第２の端部及び前記第２のトランジスタの第２の他の端部は、互いに接続され、前記メモリセルアレイの対応するビット線に結合され、前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有し、前記スイッチングユニットの各々の消去方法は、
前記第１のトランジスタをオフにすることと、
前記第２のトランジスタをオンにするために前記第２のトランジスタのゲートに第１の電圧を印加することと、
前記第２のトランジスタの前記ゲートに印加される前記第１の電圧が予め設定された時間安定して維持される場合、前記共通ソース線に消去電圧が印加され、
前記消去電圧によって前記第２のトランジスタの前記ゲート上のゲート電圧を前記消去電圧と前記第１の電圧との和まで昇圧させ、前記対応するビット線上のビット線電圧を前記消去電圧まで昇圧させることと、
前記対応するビット線上のメモリセルに対して両面消去を実行することと、を含む、消去方法。
前記第１のトランジスタをオフにすることと、
前記第２のトランジスタをオンにするために前記第２のトランジスタのゲートに第１の電圧を印加することと、
前記第２のトランジスタの前記ゲートに印加される前記第１の電圧が予め設定された時間安定して維持される場合、前記共通ソース線に消去電圧が印加され、
前記消去電圧によって前記第２のトランジスタの前記ゲート上のゲート電圧を前記消去電圧と前記第１の電圧との和まで昇圧させ、前記対応するビット線上のビット線電圧を前記消去電圧まで昇圧させることと、
前記対応するビット線上のメモリセルに対して両面消去を実行することと、を含む、消去方法。
【請求項18】
前記共通ソース線上の共通電圧を前記消去電圧まで多段階方式で上昇させる、請求項１７に記載の消去方法。
【請求項19】
前記多段階方式の各段階の増分は同じ又は異なる、請求項１８に記載の消去方法。
【請求項20】
前記多段階方式の各段階の適用時間は同じ又は異なる、請求項１８に記載の消去方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ページバッファのスイッチングデバイスを有するメモリデバイス及びその消去方法に関する。
【背景技術】
【0002】
メモリデバイスの発展に伴い、メモリデバイス内のメモリセルの数も増加しており、結果としてメモリデバイスの面積が増加している。
【0003】
メモリデバイスは、メモリセルアレイ及びその関連回路を主に含み、メモリセルアレイのビット線と内部データ出力線との間には、ページバッファが接続されている。一般に、スイッチングデバイスは、薄いゲート酸化物層及び消去動作のための深い接合部を有する高電圧素子を備えるページバッファ内に含まれてもよい。したがって、これらの高電圧素子はより多くの面積を占める。
【発明の概要】
【発明が解決しようとする課題】
【0004】
したがって、既存の機能を実現し、メモリ領域を削減することができるページバッファのスイッチングデバイスの構造をどのように提供するかが、取り組むべき課題である。
【課題を解決するための手段】
【0005】
以上の説明に基づいて、本発明は、ページバッファのスイッチングデバイス、スイッチングデバイスを有するメモリデバイス、及びその消去方法を提供する。
【0006】
本発明の一実施形態によれば、ページバッファ用のスイッチングデバイスを有するメモリデバイスが提供される。ページバッファ用のスイッチングデバイスを有するメモリデバイスは、メモリセルアレイとページバッファのセンス増幅回路との間に結合された複数のスイッチングユニットを備える。複数のスイッチングユニットの各々は、互いに直列に接続された高電圧素子及び低電圧素子をさらに備える。高電圧素子の第１の端部はセンス増幅回路に結合され、低電圧素子の第１の端部はメモリセルアレイの共通ソース線に結合される。高電圧素子の第２の端部及び低電圧素子の第２の端部は互いに接続され、メモリセルアレイの対応するビット線に結合される。複数のスイッチングユニットの各々に結合された共通ソース線は、共通の活性領域を共有する。
【0007】
本発明の別の実施形態によれば、ページバッファ用のスイッチングデバイスを有するメモリデバイスが提供される。ページバッファ用のスイッチングデバイスを有するメモリデバイスは、メモリセルアレイ及びページバッファを備える。メモリセルアレイは、複数のビット線と、複数のワード線と、複数のメモリセルとを含む。複数のメモリセルの各々は、複数のワード線と複数のビット線との交点に配置される。ページバッファは、メモリセルアレイの複数のビット線に結合される。ページバッファは、スイッチングデバイス及びセンス増幅回路をさらに含む。スイッチングデバイスは、メモリセルアレイとセンス増幅回路との間に結合された複数のスイッチングユニットをさらに含む。複数のスイッチングユニットの各々は、互いに直列に接続された高電圧素子及び低電圧素子をさらに備える。高電圧素子の第１の端部はセンス増幅回路に結合され、低電圧素子の第１の端部はメモリセルアレイの共通ソース線に結合される。高電圧素子の第２の端部及び低電圧素子の第２の端部は互いに接続され、メモリセルアレイの対応するビット線に結合される。複数のスイッチングユニットの各々に結合された共通ソース線は、共通の活性領域を共有する。
【0008】
本発明の別の実施形態によれば、メモリデバイスの消去方法が提供される。メモリデバイスは、メモリセルアレイと、メモリセルアレイに結合されたページバッファとを含む。ページバッファは、複数のスイッチングユニットを有するスイッチングデバイスを含む。スイッチングユニットの各々は、高電圧素子としての第１のトランジスタと、低電圧素子としての第２のトランジスタとを含む。第１のトランジスタ及び第２のトランジスタは、直列に接続される。第１のトランジスタの第１の端部はページバッファのセンス増幅回路に結合され、第２のトランジスタの第１の端部はメモリセルアレイの共通ソース線に結合される。第１のトランジスタの第２の端部及び第２のトランジスタの第２の端部は互いに接続され、メモリセルアレイの対応するビット線に結合される。複数のスイッチングユニットの各々に結合された共通ソース線は、共通の活性領域を共有する。スイッチングユニットの各々の消去方法は、第１のトランジスタをオフにすることと、第２のトランジスタをオンにするために第２のトランジスタのゲートに第１の電圧を印加することと、第２のトランジスタのゲートに印加される第１の電圧が予め設定された時間安定して維持される場合、共通ソース線に消去電圧が印加され、消去電圧によって第２のトランジスタのゲート上のゲート電圧を消去電圧と第１の電圧との和まで昇圧させ、対応するビット線上のビット線電圧を消去電圧まで昇圧させることと、対応するビット線上のメモリセルに対して両面消去を実行することと、を含む。
【図面の簡単な説明】
【0009】
【図1】メモリデバイスの回路構成のブロック図を示す。
【0010】
【図2】ページバッファのスイッチングデバイスの概略回路図を示す。
【0011】
【図3A】本発明の一実施形態によるページバッファ内のスイッチングデバイスのスイッチングユニットの回路構成の概略図を示す。
【0012】
【図3B】本発明の一実施形態によるページバッファのスイッチングデバイスの概略レイアウト構造を示す。
【0013】
【0014】
【図4A】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4B】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4C】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4D】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4E】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4F】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4G】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4H】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4I】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【図4J】本発明によるページバッファのスイッチングデバイスの製造工程を示す概略図である。
【0015】
【図5】本発明のページバッファのスイッチングデバイスを適用した３Ｄフラッシュメモリの概略構造図である。
【0016】
【図6】本発明の実施形態によるページバッファのスイッチングデバイスが消去動作を行う際の電圧波形の概略図である。
【0017】
【図7】本発明の一実施形態によるページバッファのスイッチングデバイスの面積削減効果を示す概略図である。
【発明を実施するための形態】
【0018】
図１は、メモリデバイスの回路構成のブロック図を示す。メモリデバイス１００は、基本的に、メモリセルアレイ１０２、行デコーダ１０４ａ、列デコーダ１０４ｂ、ページバッファ１０６、高電圧生成器１０８、制御回路１１０、コマンドレジスタ１１２ａ、アドレスレジスタ１１２ｂ、ステータスレジスタ１１２ｃ、出力バッファ１１４ａ、制御バッファ１１４ｂ、データバッファ１１４ｃ、行プレデコーダ１１６ａ、及び列プレデコーダ１１６ｂを備える。
【0019】
メモリセルアレイ１０２は、複数のメモリセルを備えてもよく、メモリセルアレイ１０２は、複数のビット線ＢＬ及び複数のワード線ＷＬを備えてもよく、複数のメモリセルは、複数のビット線と複数のワード線ＷＬとの交点にそれぞれ配置される。アドレス信号を行デコーダ１０４ａ及び列デコーダ１０４ｂでデコードすることにより、メモリセルアレイ１０２内の特定のメモリセルを特定することができ、メモリセルの書き込み（プログラム）、読み出し又は消去が可能である。
【0020】
高電圧生成器１０８は、メモリセルアレイ１０２及びページバッファ１０６に対するメモリ動作に必要な高電圧を生成することができる。制御回路１１０は、メモリセルアレイ１０２及び周辺回路の全ての動作を制御することができる。他のレジスタ及びバッファは、様々なデータ、信号、又はコマンドの一時的な記憶及びバッファリングに使用することができる。本発明は、メモリデバイス１００の構造を限定するものではなく、当業者は、設計要件に従ってメモリデバイス１００の内部回路の設計を変更又は修正することができ、これは本発明の実施に影響を及ぼさない。
【0021】
図２は、ページバッファのスイッチングデバイスの概略回路図である。図２に示すように、メモリセルアレイ１０２は、複数のブロックＢｌｏｃｋ［１］～Ｂｌｏｃｋ［ｋ］を備えてもよく、各ブロックは、ページ１～ページｉなどの複数のページを備えてもよい。図２に示すように、各ブロック（例えば、ブロック［１］）は、複数のビット線ＢＬ０～ＢＬｉを備える。各ビット線（例えば、ＢＬ０）は、複数のワード線ＷＬ１～ＷＬｉ、ストリング選択線（ＳＳＬ）及びゲート選択線（ＧＳＬ）と交差している。ページバッファ１０６は、センス増幅回路１０６ａ及びスイッチングデバイス１０６ｂを備える。センス増幅回路１０６ａは、対応するビット線ＢＬ０～ＢＬｉにそれぞれ結合される複数のセンス増幅器ＳＡ０～ＳＡｉを備えてもよい。
【0022】
さらに、スイッチングデバイス１０６ｂは、複数のスイッチングユニットを備えてもよく、各スイッチングユニットは、第１のトランジスタＭＮ１及び第２のトランジスタＭＮ２を備える。第１のトランジスタＭＮ１と第２のトランジスタＭＮ２とは直列に接続され、第１のトランジスタＭＮ１と第２のトランジスタＭＮ２との接続点は、対応するビット線（例えばＢＬ０）に結合されている。第１のトランジスタＭＮ１のゲートには、ビット線選択信号ＢＬＳが入力される。第１のトランジスタＭＮ１のソース／ドレインの一方は、センス増幅回路１０６ａ内のビット線ＢＬ０に対応するセンス増幅器ＳＡ０に結合され、他方は、対応するビット線ＢＬ０に結合されている。第２のトランジスタＭＮ２のゲートにはバイアス電圧選択信号Ｂｉａｓ＿ｓｅｌｅｃｔが入力され、ソース／ドレインの一方は共通ソース線ＣＳＬに結合され、他方のソース／ドレインは対応するビット線ＢＬ０に結合されている。
【0023】
スイッチングデバイス１０６ｂでは、各スイッチングユニットの第１のトランジスタＭＮ１のゲート同士が結合され、各スイッチングユニットの第２のトランジスタＭＮ２のゲート同士も結合されている。また、本実施形態では、第１のトランジスタＭＮ１は高電圧素子であり、第２のトランジスタＭＮ２は低電圧素子である。すなわち、本発明の実施形態によれば、スイッチングデバイス１０６ｂの各スイッチングユニットは、高電圧素子として機能するトランジスタと、低電圧素子として機能するトランジスタとを備える。ここで、第１のトランジスタＭＮ１及び第２のトランジスタＭＮ２は、例えばＭＯＳトランジスタである。第１のトランジスタＭＮ１と第２のトランジスタＭＮ２とは、同じ構造であってもよいが、ゲート長が異なっていてもよい。
【0024】
図３Ａは、本発明の一実施形態によるページバッファ内のスイッチングデバイスのスイッチングユニットの回路構成の概略図であり、図３Ｂは、本発明の一実施形態によるページバッファのスイッチングデバイスの概略レイアウト構造図である。図３Ｃは、図３Ｂのレイアウト構造に対応するスイッチングデバイスの有効回路の一部を示す。
【0025】
図２に示すように、スイッチングデバイス１０６ｂは、メモリセルアレイ１０２とページバッファ１０６のセンス増幅回路１０６ａとの間に結合され、スイッチングデバイス１０６ｂは、メモリセルアレイ１０２の全てのビット線ＢＬ０～ＢＬｉに結合されている。
【0026】
スイッチングデバイス１０６ｂは、複数のスイッチングユニット２００を備え、各スイッチングユニット２００は、図３Ａに示すように、メモリセルアレイ１０２内の対応するビット線ＢＬｊ（ｊ＝０～ｉ、この例ではＢＬ０）に接続されている。スイッチングユニット２００の一方の端部は、ビット線ＢＬ０に対応するセンス増幅器ＳＡに接続され、スイッチングユニット２００の他方の端部は、メモリセルアレイ１０２の共通ソース線ＣＳＬに接続されている。図３Ａに示すように、スイッチングユニット２００は、互いに直列に接続された高電圧素子２０２及び低電圧素子２０４を備える。高電圧素子２０２の第１の端部はセンス増幅回路１０６ａ（ＳＡ）に結合され、低電圧素子２０４の第１の端部はメモリセルアレイ１０２の共通ソース線ＣＳＬに結合されている。高電圧素子２０２の第２の端部と低電圧素子２０４の第２の端部は互いに接続され（ノードＮ０）、複数のビット線ＢＬ０～ＢＬｉの対応するビット線ＢＬ０に結合されている。複数のスイッチングユニット２００の共通ソース線ＣＳＬのノードは、共通の活性領域２１２（図３Ｂを参照）を共有する。高電圧素子２０２及び低電圧素子２０４は、それぞれビット線選択信号ＢＬＳ０及びバイアス電圧選択信号Ｂｉａｓ＿ｓｅｌｅｃｔ０によって制御される。
【0027】
具体的には、高電圧素子２０２及び低電圧素子２０４は、それぞれＭＯＳトランジスタＭＮ１及びＭＮ２によって構成されてもよい。すなわち、スイッチングユニット２００は、高電圧素子２０２としての第１のトランジスタＭＮ１と、低電圧素子２０４としての第２のトランジスタＭＮ２とを備え、第１のトランジスタＭＮ１と第２のトランジスタＭＮ２とはノードＮ０において直列に接続されてもよい。第１のトランジスタＭＮ１のゲートはビット線選択信号ＢＬＳ０を受け取ることができ、第１のソース／ドレインはビット線ＢＬ０に対応するセンス増幅器ＳＡに結合され、第２のソース／ドレインはノードＮ０を介してビット線ＢＬ０に結合される。第２のトランジスタＭＮ２のゲートはバイアス選択信号Ｂｉａｓ＿ｓｅｌｅｃｔ０を受け取ることができ、第１のソース／ドレインもノードＮ０を介してビット線ＢＬ０に結合され、第２のソース／ドレインは共通ソース線ＣＳＬに結合される。
【0028】
また、第２のトランジスタＭＮ２のゲート長Ｌ２は、第１のトランジスタＭＮ１のゲート長Ｌ１よりも小さい。一実施形態において、第２のトランジスタＭＮ２のゲート長Ｌ２に対する第１のトランジスタＭＮ１のゲート長Ｌ１の比Ｌ１／Ｌ２は、約３～４であってもよい。また、一実施形態において、第２のトランジスタＭＮ２のゲート酸化物層の厚さＴ２は、第１のトランジスタＭＮ１のゲート酸化物層の厚さＴ１よりも小さい。一例では、第２のトランジスタＭＮ２のゲート酸化物層の厚さＴ２に対する第１のトランジスタＭＮ１のゲート酸化物層の厚さＴ１の比Ｔ１／Ｔ２は、約５～６であってもよい。
【0029】
また、図３Ｃは、後述するレイアウト構造に対応するスイッチングデバイスの有効回路の一部を示す。図３Ｃでは、第２のトランジスタＭＮ２、ＭＮ３の第２のソース／ドレインが共通ソース線ＣＳＬに接続されているため、スイッチングデバイス１０６ｂの回路の一部は、図３Ａに示すスイッチングユニットによって構成される。図３Ｃでは、図３Ａの２つのスイッチングユニット２００が直列に接続されている。ビット線ＢＬ０に接続された上側スイッチングユニット２００は、第１のトランジスタＭＮ１及び第２のトランジスタＭＮ２を備え、同様に、ビット線ＢＬ１に接続された下側スイッチングユニット２００は、第１のトランジスタＭＮ４及び第２のトランジスタＭＮ３を備える。ここで、第１のトランジスタＭＮ１（ＭＮ４）及び第２のトランジスタＭＮ２（ＭＮ３）の接続については、図３Ａと同様であるため説明を省略する。また、第１のトランジスタＭＮ１、ＭＮ４のゲートにはビット線選択信号ＢＬＳ０、ＢＬＳ１がそれぞれ入力され、第２のトランジスタＭＮ２、ＭＮ３のゲートにはバイアス選択信号Ｂｉａｓ＿ｓｅｌｅｃｔ０、Ｂｉａｓ＿ｓｅｌｅｃｔ１がそれぞれ入力される。
【0030】
図３Ｂに示すスイッチングデバイスのレイアウト構造図に示すように、複数のスイッチングユニット２００が示されており、基本的に、スイッチングユニット２００の数は、メモリセルアレイ１０２のビット線ＢＬ０～ＢＬｉの数に等しい。図３Ｂにおいて、スイッチングデバイス１０６ｂは、第１の方向Ｘに延在する複数の第１の活性領域２１０と、第２の方向Ｙに延在し、第１の活性領域２１０の略中央位置に沿って配置された第２の活性領域２１２とを備える。第１の方向Ｘと第２の方向Ｙとは交差（非平行）しており、例えば、第１の方向Ｘは第２の方向Ｙに対して略垂直である。第２の活性領域２１２は、第１の活性領域２１０を第１の領域と第２の領域とに分割する。図３Ｂに示す例のように、第２の活性領域２１２の上方の第１の活性領域２１０の各々は第１の領域の一例であり、第２の活性領域２１２の下方の第１の活性領域２１０の各々は第２の領域の一例である。ここで、第２の活性領域２１２の上方又は下方について図３Ｂを参照して説明するが、本発明の範囲を限定するものではない。
【0031】
スイッチングデバイス１０６ｂは、第１の活性領域２１０の第１の領域及び第２の領域の各々に配置された第１のゲート２０２ａ及び第２のゲート２０４ａをさらに備える。例えば、各第１の活性領域２１０の第１の領域において、第１のゲート２０２ａ及び第２のゲート２０４ａは、第２の方向Ｙに延在し、各第１の活性領域２１０の上方に配置されている。第１のゲート２０２ａ及び第２のゲート２０４ａは、第１の活性領域２１０の各々の第１の領域に対して略垂直である。第２のゲート２０４ａは、第１のゲート２０２ａよりも第２の活性領域２１２に近い。第１のゲート２０２ａと第１の活性領域２１０の各々の第１の領域とは、共に複数の第１のトランジスタＭＮ１（すなわち、高電圧素子２０２）を形成している。第２のゲート２０４ａと第１の活性領域２１０の各々の第１の領域とは、共に複数の第２のトランジスタＭＮ２（すなわち、低電圧素子２０４）を形成している。また、第１の活性領域２１０の各々の第１の領域における第１のゲート２０２ａと第２のゲート２０４ａとの間の領域は、コンタクトのような接続構造を介して対応するビット線（例えばビット線ＢＬ０）と電気的に結合され得る。
【0032】
同様に、各第１の活性領域２１０の第２の領域において、第１のゲート２０２ａ及び第２のゲート２０４ａは、第２の方向Ｙに延在し、各第１の活性領域２１０の上方に配置されている。第１のゲート２０２ａ及び第２のゲート２０４ａは、第１の活性領域２１０の各々の第２の領域に対して略垂直である。第２のゲート２０４ａは、第１のゲート２０２ａよりも第２の活性領域２１２に近い。第１のゲート２０２ａと第１の活性領域２１０の各々の第２の領域とは、共に複数の第１のトランジスタＭＮ４（すなわち、高電圧素子２０２）を形成している。第２のゲート２０４ａと第１の活性領域２１０の各々の第２の領域とは、共に複数の第２のトランジスタＭＮ３（すなわち、低電圧素子２０４）を形成している。また、第１の活性領域２１０の各々の第２の領域における第１のゲート２０２ａと第２のゲート２０４ａとの間の領域は、コンタクトのような接続構造を介して対応するビット線（例えばビット線ＢＬ１）と電気的に結合され得る。
【0033】
上述したように、第２のトランジスタＭＮ２（ＭＮ３）のゲート（すなわち、第２のゲート２０４ａ）のゲート長Ｌ２は、第１のトランジスタＭＮ１（ＭＮ４）のゲート（すなわち、第１のゲート２０２ａ）のゲート長Ｌ１よりも小さい。また、第２の活性領域２１２は、共通ソース線ＣＳＬを接続するための共通活性領域である。したがって、この構成では、スイッチングデバイス１０６ｂの各スイッチングユニット２００における共通ソース線ＣＳＬに接続するためのノードに結合される活性領域２１２は共通である。
【0034】
動作方法については、図３Ｃのビット線ＢＬ０に接続されたスイッチングユニット２００を例に説明する。読み出し動作を行う場合、図１に示すように、行デコーダ１０４ａ及び列デコーダ１０４ｂによって、メモリセルがビット線で指定され、ワード線が選択される。このとき、バイアス選択信号Ｂｉａｓ＿ｓｅｌｅｃｔ０は、スイッチングユニット２００の第２のトランジスタＭＮ２をオフにすることができ、ビット線選択信号ＢＬＳ０は、スイッチングユニット２００の第１のトランジスタＭＮ１をオンにする。
【0035】
このように、ビット線ＢＬ０が選択されると、ビット線ＢＬ０と選択ワード線ＷＬとの交点に位置するメモリセルに記憶されたデータを、対応するビット線ＢＬ０を介して対応するセンス増幅器ＳＡに転送して読み出すことができる。他のビット線の読み出し動作も同様である。
【0036】
また、消去動作が行われるとき、バイアス電圧選択信号Ｂｉａｓ＿ｓｅｌｅｃｔ０は、トランジスタＭＮ２をオンにし、ビット線選択信号ＢＬＳ０は、トランジスタＭＮ１をオフにすることができる。これにより、共通ソース線ＣＳＬに印加された消去電圧をトランジスタＭＮ２を介してビット線ＢＬ０に印加し、ビット線ＢＬ０上の全てのメモリセルを消去することができる。フラッシュメモリはブロック消去を用いて消去されるため、他のビット線上のメモリセルも同様に消去される。同時に、図２に太線で示す電圧印加経路を参照すると、ビット線ＢＬ０を例にとると、共通ソース線ＣＳＬに印加される消去電圧は、メモリセルストリングの上からビット線ＢＬ０を介して各メモリセルに印加することができ、一方で、各メモリセルは、メモリセルストリングの下から消去することもできる。すなわち、この消去動作は、一方がビット線側から、他方がソース線側からの両面消去である。各メモリセルストリング上のメモリセルの数が増加すると、両面消去は消去速度を向上させることができる。
【0037】
【0038】
図４Ａに示すように、まず基板３００が設けられ、基板３００上にパッド酸化物層３０２及び窒化シリコン層３０４が順次形成される。次に、図４Ｂにおいて、窒化シリコン層３０４をパターニングして窒化シリコン層３０４ａを形成する。パターニングされた窒化シリコン層３０４ａは、注入のマスクとして用いられる。基板３００ａ上には、注入工程によりウェル領域を有する構造３００ｂが形成される。一例では、構造３００ｂなどのＮウェルは、Ｐ型基板３００ａ上に形成することができる。
【0039】
図４Ｃにおいて、窒化シリコン層３０４ａに覆われていないパッド酸化物層３０２を除去する。同じ位置に熱酸化法により厚い酸化物部分を形成する。構造３００ｂ上には、より厚い酸化物部分を含む酸化物層３０６が形成されている。次に、図４Ｄにおいて、パターニングされた窒化シリコン層３０４ａを除去する。酸化物層３０６が露出している。
【0040】
次に、図４Ｅにおいて、酸化物層３０６をエッチバックして洗浄し、酸化物層３０６を部分的に薄くする。その後、薄い酸化物層の成長を行い、最終的にゲート酸化物層３０６ａを形成する。ゲート酸化物層３０６ａは、厚さＴ１の厚い部分と厚さＴ２の薄い部分とを含む。厚さＴ１は、厚さＴ２よりも大きい。次に、図４Ｆにおいて、ゲート酸化物層３０６ａ上に、蒸着法により導体層３１０を形成する。導体層３１０は、例えば、ポリシリコン及び金属シリサイドを含む。金属シリサイドは、例えば、タングステンシリサイドであり得る。次に、図４Ｇにおいて、導体層３１０上にマスク層３１２を形成する。マスク層３１２は、導体層３１０をパターニングしてゲート３１０－１、３１０－２、３１０－３、３１０－４を形成するためのゲート電極としてのパターンを有する。一例では、導体層３１０をエッチングによってパターニングして、ゲート３１０－１、３１０－２、３１０－３、及び３１０－４を形成することができる。
【0041】
図４Ｈにおいて、マスク層３１２を除去してゲート３１０－１、３１０－２、３１０－３、３１０－４を露出させる。ウェル領域３００ｂには、複数のＬＤＤ領域３２０が形成されている。次に、図４Ｉにおいて、ゲート３１０－１、３１０－２、３１０－３、３１０－４の側壁の周囲にスペーサ３１４を形成する。また、ウェル領域３００ｂには、複数のドープ領域３２２が形成されている。ここで、各ドープ領域３２２はトランジスタのソース／ドレインとして作用する。各ドープ領域３２２は、各ゲート電極３１０－１、３１０－２、３１０－３、及び３１０－４と共にトランジスタをそれぞれ形成し、これは図３ＣのトランジスタＭＮ１、ＭＮ２、ＭＮ３、及びＭＮ４と同等である。
【0042】
次に、ゲート３１０－１、３１０－２、３１０－３、３１０－４の上に層間誘電体層３３０を形成する。その後、層間誘電体層３３０にドープ領域３２２と位置合わせされた位置にコンタクト開口部を形成し、コンタクト開口部に金属材料を充填してコンタクト３４０を形成する。
【0043】
以上のようにして形成されたトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のうち、トランジスタＭＮ２、ＭＮ３は低電圧素子２０４として用いられ、ゲート長はＬ２である。トランジスタＭＮ２及びＭＮ３のゲートは、図４Ｉのゲート３１０－２及び３１０－３をそれぞれ参照することができる。トランジスタＭＮ１、ＭＮ４は、高電圧素子２０２として用いられ、そのゲート長はＬ１であり、長さＬ１は長さＬ２よりも大きい。トランジスタＭＮ１及びＭＮ４のゲートは、図４Ｉのゲート３１０－１及び３１０－４をそれぞれ参照することができる。一例では、長さＬ１は１μｍであってもよく、長さＬ２は約０．３５μｍである。加えて、トランジスタＭＮ２及びＭＮ３のゲート酸化物の厚さＴ２は約７０Åとすることができ、一方、トランジスタＭＮ１及びＭＮ４のゲート酸化物の厚さＴ１は約４００Åである。
【0044】
以上の説明は、スイッチングデバイスのトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４の形成例に過ぎない。本発明は、これらのトランジスタの形成方法を限定するものではない。本発明のスイッチングデバイスを形成することができる任意の方法を使用することができる。
【0045】
図５は、本発明のページバッファのスイッチングデバイスを適用した３Ｄフラッシュメモリの概略構造図である。本発明のページバッファのスイッチングデバイスは、２次元メモリ構造に適用できるだけでなく、３次元メモリ構造にも適用できる。
【0046】
図５に示すように、これは３次元ＮＡＮＤフラッシュメモリの構造を示す概略図である。この例では、ページバッファ４１０は、メモリセルアレイ４２０の下方に配置されている。図５に示すように、ページバッファ４１０は、センス増幅回路４１２及びスイッチングデバイス４１４を備える。センス増幅回路４１２は、複数のセンス増幅器ＳＡをそれぞれ有する第１のセンス増幅回路４１２ａ及び第２のセンス増幅回路４１２ｂをさらに備える。スイッチングデバイス４１４の構造は、例えば、図３Ｂ～３Ｃに示す構造であってもよい。
【0047】
図５に示す例では、メモリセルアレイ４２０は、複数の垂直チャネルピラーを含む。各垂直チャネルピラーは、メモリセルのストリングを含み、対応するビット線（ＢＬ０～ＢＬｉ）に結合されている。垂直チャネルピラーは、導電層（ゲート層又はワード線層）及び絶縁層の複数の交互の対を通って下方に貫通する。絶縁層は、誘電材料、例えば酸化ケイ素で作ることができる。導電層は、導電性材料、例えばタングステン（Ｗ）などの金属で作ることができる。導電層は、１つ又は複数のストリング選択線（ＳＳＬ）、１つ又は複数のワード線（ＷＬ）、及び１つ又は複数の接地選択線（ＧＳＬ）を形成することができる。垂直チャネルピラーの外面は、メモリセルのゲートとして機能する導電層に接触する。垂直チャネルピラーは、トンネル層、電荷トラップ層、及びブロッキング層を含むことができる複数の層を含むことができる。トンネル層は、酸化ケイ素、又は酸化ケイ素／窒化ケイ素の組み合わせ（例えば、酸化物／窒化物／酸化物又はＯＮＯ）を含むことができる。電荷トラップ層は、窒化ケイ素又は電荷をトラップすることができる他の材料を含むことができる。ブロッキング層は、酸化ケイ素、酸化アルミニウム、及び／又はそのような材料の組み合わせを含むことができる。複数の層を垂直チャネルピラーの内面に形成することができ、ポリシリコンを垂直チャネルピラーの中央に充填することができる。導電層と交差する各垂直チャネルピラー内の充填材料（例えば、複数の層及びポリシリコン）は、Ｚ方向などの垂直方向に沿ってメモリセルのストリングを形成することができる。
【0048】
図５に示す例では、メモリセルアレイ４２０は、第１のサブアレイ４２０ａ及び第２のサブアレイ４２０ｂを備えてもよい。第１のサブアレイ４２０ａ及び第２のサブアレイ４２０ｂは、いずれもビット線ＢＬ０～ＢＬｉを備え、第１のサブアレイ４２０ａ及び第２のサブアレイ４２０ｂのビット線ＢＬ０～ＢＬｉは、それぞれ電気的に互いに接続されている。第１のサブアレイ４２０ａ及び第２のサブアレイ４２０ｂは、それぞれ対応する第１のセンス増幅回路４１２ａ及び第２のセンス増幅回路４１２ｂを有する。第１のセンス増幅回路４１２ａ及び第２のセンス増幅回路４１２ｂは、それぞれ第１のサブアレイ４２０ａ及び第２のサブアレイ４２０ｂの下方に配置されてもよい。すなわち、第１のセンス増幅回路４１２ａ及び第２のセンス増幅回路４１２ｂは、第１のサブアレイ４２０ａ及び第２のサブアレイ４２０ｂの複数の垂直チャネルピラーの下方に配置されている。
【0049】
図５に示す例では、スイッチングデバイス４１４は、第１のサブアレイ４２０ａと第２のサブアレイ４２０ｂとの間の下方に配置されてもよい。上述したように、スイッチングデバイス４１４では、トランジスタＭＮ１、ＭＮ２間のノードを、例えば金属線や金属接続構造を用いて、第１のサブアレイ４２０ａ及び第２のサブアレイ４２０ｂのビット線ＢＬ０に対して上方に接続することができる。同様に、他のビット線ＢＬ１～ＢＬｎも同様にスイッチングデバイス４１４に結合される。
【0050】
なお、ページバッファ４１０のスイッチングデバイス４１４を用いたメモリセルアレイ４２０の読み出し、書き込み、及び消去の動作については上述した通りであるため、ここでは詳細な説明を省略する。なお、上述したメモリセルアレイ４２０の配置はあくまで一例であり、メモリセルアレイ４２０の配置は任意に変更又は変更可能であり、本発明のスイッチングデバイス４１４の配置及び動作概念に影響を及ぼすものではない。
【0051】
図６は、本発明の実施形態によるページバッファのスイッチングデバイスを用いて消去動作を行う際の電圧波形の概略図である。ここでは、図３Ｃの第１のトランジスタＭＮ１及び第２のトランジスタＭＮ２を例に挙げて説明するが、トランジスタＭＮ３及びＭＮ４の動作タイミングは同じである。
【0052】
なお、以下の説明を簡単にするため、１本のビット線ＢＬ０を用いて説明するが、実際にはメモリセルアレイの消去動作はブロック消去のように行われる。また、以下の説明では、２１Ｖの消去電圧を例に挙げて説明するが、本発明において具体的な消去電圧は特に限定されない。また、ここで説明した消去方法は、上述した２次元又は３次元のメモリセルアレイに適用することができる。
【0053】
図６に示すように、消去動作中は、第１のトランジスタＭＮ１をオフにし、第２のトランジスタＭＮ２をオンにすることで、共通ソース線ＣＳＬを介してビット線ＢＬ０に消去電圧を印加することができる。まず、時刻ｔ１～ｔ２の間に、電源側（すなわち、ゲート電圧を供給する電源）から第２のトランジスタＭＮ２のゲート用の電圧（第１の電圧）Ｖ１を有するゲート電力が供給され、時刻ｔ２で電源がオフにされる。同時に、第２のトランジスタＭＮ２のゲートが電圧Ｖ１まで上昇し、時刻ｔ２以降、第２のトランジスタＭＮ２のゲートの電圧は電圧Ｖ１に維持される。このとき、第２のトランジスタＭＮ２のチャネルはオンになっており、キャパシタとみなすことができ、ゲートはフローティング状態となっている。
【0054】
そして、時点ｔ３のように、第２のトランジスタＭＮ２のゲートに印加される電圧が予め設定された時間、電圧Ｖ１で安定した後、共通ソース線ＣＳＬに消去電圧が印加される。この例では、第２のトランジスタＭＮ２のゲートが一度に過大な電圧を受けることを防止するために、共通ソース線ＣＳＬに消去電圧を段階的に印加してもよい。第２のトランジスタＭＮ２のチャネルのターンオンを利用して、共通ソース線ＣＳＬに印加される消去電圧によって、第２のトランジスタＭＮ２のゲートの電圧を消去電圧（例えば、２１Ｖ）までさらに昇圧させることができる。
【0055】
本実施形態では、共通ソース線ＣＳＬに消去電圧が３段階で印加される。例えば、まず、共通ソース線ＣＳＬに７Ｖの消去電圧を一定期間印加し、その後、消去電圧を１４Ｖに上昇させて共通ソース線ＣＳＬに一定期間印加し、最後に消去電圧を２１Ｖに上昇させる。また、共通ソース線ＣＳＬに消去電圧が印加されると、第２のトランジスタＭＮ２のゲートのゲート電圧は、さらに７Ｖ＋Ｖ１、１４Ｖ＋Ｖ１、２１Ｖ＋Ｖ１に昇圧される。同時に、ビット線ＢＬ０に印加されるビット線電圧も０Ｖから７Ｖ、１４Ｖ、そして２０Ｖへと徐々に昇圧される。ビット線ＢＬ０に印加される電圧は、基板効果に起因してチャネルをオフにし、その結果、ビット線ＢＬ０の電圧は、２１Ｖの消去電圧よりもわずかに低くなる。
【0056】
また、上述した共通ソース線ＣＳＬへの消去電圧の印加は段階的に行われるが、２１Ｖの消去電圧を一度に直接印加してもよい。また、上記の例では、共通ソース線ＣＳＬに印加する消去電圧を７Ｖ、１４Ｖ、２１Ｖのようにして、すなわち、各ステップにおいて印加される消去電圧を同じ刻み幅で増加させているが、その刻み幅は等しくなくてもよい。また、各ステップにおいて消去電圧を印加する時間間隔は、同じであっても異なっていてもよい。共通ソース線ＣＳＬへの消去電圧の印加方法は種々変更可能であり、消去電圧の印加方法は、実際の用途に依存する。
【0057】
本発明によれば、メモリセルアレイのブロックを消去する際に、ビット線ＢＬ側から消去電圧を印加することに加えて、共通ソース線ＣＳＬ側（ソース線側）からも消去電圧を印加することができる。すなわち、本発明の少なくとも１つの実施形態のページバッファのスイッチングデバイスを用いてメモリセルアレイのブロック消去を行う際に、消去速度を加速するために、各メモリセルストリングの両側から消去電圧を印加することができる。
【0058】
図７は、本発明の一実施形態によるページバッファのスイッチングデバイスによる面積削減効果を示す概略図である。
【0059】
図７に示すように、本発明の少なくとも１つの実施形態の第２のトランジスタＭＮ２のゲートの圧縮率は、既存構造の第２のトランジスタＭＮ２のゲートの圧縮率に比べて３４％程度低減されている。既存構造と比較して、本発明の第１のトランジスタＭＮ１のゲートと第２のトランジスタＭＮ２のゲートとの間の活性領域の面積圧縮率は、約６８％低減される。また、本発明の少なくとも１つの実施形態における共通ソース線ＣＳＬの活性領域が共有されるため、面積圧縮率を３７％程度低減することができる。
【0060】
そこで、本発明の少なくとも１つの実施形態のページバッファのスイッチングデバイスによれば、高電圧トランジスタ素子を低電圧トランジスタ素子（例えば、第２のトランジスタＭＮ２、ＭＮ３）に置き換え、そのゲート長を高電圧トランジスタ素子としての第１のトランジスタＭＮ１、ＭＮ４よりも小さくする。また、共通ソース線ＣＳＬ用の活性領域が共有される。スイッチングデバイスの構造により、スイッチングデバイスのレイアウト面積をさらに削減することができ、メモリデバイスのレイアウト面積も削減することができる。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2024-03-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ページバッファ用のスイッチングデバイスを有するメモリデバイスであって、
メモリセルアレイとページバッファのセンス増幅回路との間に結合された複数のスイッチングユニットを備え、
前記複数のスイッチングユニットの各々は、
互いに直列に接続された高電圧素子及び低電圧素子をさらに備え、
前記高電圧素子の第１の端部は前記センス増幅回路に結合され、前記低電圧素子の第１の端部は前記メモリセルアレイの共通ソース線に結合され、
前記高電圧素子の第２の端部と前記低電圧素子の第２の端部とは互いに接続され、前記メモリセルアレイの対応するビット線に結合され、
前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有する、ページバッファ用のスイッチングデバイスを有するメモリデバイス。
メモリセルアレイとページバッファのセンス増幅回路との間に結合された複数のスイッチングユニットを備え、
前記複数のスイッチングユニットの各々は、
互いに直列に接続された高電圧素子及び低電圧素子をさらに備え、
前記高電圧素子の第１の端部は前記センス増幅回路に結合され、前記低電圧素子の第１の端部は前記メモリセルアレイの共通ソース線に結合され、
前記高電圧素子の第２の端部と前記低電圧素子の第２の端部とは互いに接続され、前記メモリセルアレイの対応するビット線に結合され、
前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有する、ページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項2】
前記高電圧素子及び前記低電圧素子は、それぞれ第１のトランジスタ及び第２のトランジスタであり、
前記第１のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に対応するセンス増幅器に結合され、前記第２のソース／ドレインは前記対応するビット線に結合され、
前記第２のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に結合され、前記第２のソース／ドレインは前記共通ソース線に結合され、
前記第２のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも小さい、請求項１に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
前記第１のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に対応するセンス増幅器に結合され、前記第２のソース／ドレインは前記対応するビット線に結合され、
前記第２のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に結合され、前記第２のソース／ドレインは前記共通ソース線に結合され、
前記第２のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも小さい、請求項１に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項3】
前記スイッチングデバイスのレイアウト構造は、
第１の方向に沿って延在する複数の第１の活性領域と、
第２の方向に沿って延在し、前記複数の第１の活性領域に接続する第２の活性領域であって、前記第２の活性領域は、前記複数の第１の活性領域の各々を第１の領域と第２の領域とに分割し、前記第１の方向と前記第２の方向とは互いに交差している、第２の活性領域と、
前記第２の方向に沿って延在し、前記第１の領域及び前記第２の領域の各々に配置され、前記複数の第１の活性領域の各々の上方に配置される第１のゲート及び第２のゲートであって、前記第２のゲートは前記第１のゲートよりも前記第２の活性領域に近い、第１のゲート及び第２のゲートと、を備える、請求項２に記載のページバッファ用のスイッチン グデバイスを有するメモリデバイス。
第１の方向に沿って延在する複数の第１の活性領域と、
第２の方向に沿って延在し、前記複数の第１の活性領域に接続する第２の活性領域であって、前記第２の活性領域は、前記複数の第１の活性領域の各々を第１の領域と第２の領域とに分割し、前記第１の方向と前記第２の方向とは互いに交差している、第２の活性領域と、
前記第２の方向に沿って延在し、前記第１の領域及び前記第２の領域の各々に配置され、前記複数の第１の活性領域の各々の上方に配置される第１のゲート及び第２のゲートであって、前記第２のゲートは前記第１のゲートよりも前記第２の活性領域に近い、第１のゲート及び第２のゲートと、を備える、請求項２に記載のページバッファ用のスイッチン グデバイスを有するメモリデバイス。
【請求項4】
前記第１の領域内の前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は、前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は、前記第２のトランジスタを形成し、
前記第２の領域における前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は前記第２のトランジスタを形成し、前記第２のゲートの前記第１の方向における前記第２のトランジスタの前記ゲート長は、前記第１のゲートの前記第１の方向における前記第１のトランジスタの前記ゲート長よりも小さい、
請求項３に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
前記第２の領域における前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は前記第２のトランジスタを形成し、前記第２のゲートの前記第１の方向における前記第２のトランジスタの前記ゲート長は、前記第１のゲートの前記第１の方向における前記第１のトランジスタの前記ゲート長よりも小さい、
請求項３に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項5】
前記第２のトランジスタの前記ゲート長に対する前記第１のトランジスタの前記ゲート長の比は３～４である、請求項２に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項6】
前記第２のトランジスタのゲート酸化物層の厚さは、前記第１のトランジスタのゲート酸化物層の厚さよりも小さい、請求項２に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項7】
前記メモリセルアレイは３次元構造であり、前記ページバッファは前記メモリセルアレイの下方に配置される、請求項１に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項8】
前記メモリセルアレイは、第１のサブアレイ及び第２のサブアレイをさらに備え、前記ページバッファの前記センス増幅回路は、第１のセンス増幅回路及び第２のセンス増幅回路をさらに備え、
前記第１のセンス増幅回路及び前記第２のセンス増幅回路は、前記第１のサブアレイ及び前記第２のサブアレイの下方にそれぞれ配置され、
前記スイッチングデバイスは、前記メモリセルアレイの下方であって、前記第１のサブアレイと前記第２のサブアレイとの間に配置される、
請求項７に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
前記第１のセンス増幅回路及び前記第２のセンス増幅回路は、前記第１のサブアレイ及び前記第２のサブアレイの下方にそれぞれ配置され、
前記スイッチングデバイスは、前記メモリセルアレイの下方であって、前記第１のサブアレイと前記第２のサブアレイとの間に配置される、
請求項７に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項9】
ページバッファのスイッチングデバイスを有するメモリデバイスであって、
複数のビット線、複数のワード線、及び複数のメモリセルを含むメモリセルアレイであって、前記複数のメモリセルの各々は、前記複数のワード線と前記複数のビット線との交点にそれぞれ配置される、メモリセルアレイを備え、
ページバッファは前記メモリセルアレイの前記複数のビット線に結合され、前記ページバッファは、スイッチングデバイス及びセンス増幅器回路をさらに含み、
前記スイッチングデバイスは、
前記メモリセルアレイと前記センス増幅回路との間に結合された複数のスイッチングユニットをさらに含み、
前記複数のスイッチングユニットの各々は、互いに直列に接続された高電圧素子及び低電圧素子をさらに備え、
前記高電圧素子の第１の端部は前記センス増幅回路に結合され、前記低電圧素子の第１の端部は前記メモリセルアレイの共通ソース線に結合され、
前記高電圧素子の第２の端部と前記低電圧素子の第２の端部とは互いに接続され、前記メモリセルアレイの対応するビット線に結合され、
前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有する、ページバッファのスイッチングデバイスを有するメモリデバイス。
複数のビット線、複数のワード線、及び複数のメモリセルを含むメモリセルアレイであって、前記複数のメモリセルの各々は、前記複数のワード線と前記複数のビット線との交点にそれぞれ配置される、メモリセルアレイを備え、
ページバッファは前記メモリセルアレイの前記複数のビット線に結合され、前記ページバッファは、スイッチングデバイス及びセンス増幅器回路をさらに含み、
前記スイッチングデバイスは、
前記メモリセルアレイと前記センス増幅回路との間に結合された複数のスイッチングユニットをさらに含み、
前記複数のスイッチングユニットの各々は、互いに直列に接続された高電圧素子及び低電圧素子をさらに備え、
前記高電圧素子の第１の端部は前記センス増幅回路に結合され、前記低電圧素子の第１の端部は前記メモリセルアレイの共通ソース線に結合され、
前記高電圧素子の第２の端部と前記低電圧素子の第２の端部とは互いに接続され、前記メモリセルアレイの対応するビット線に結合され、
前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域を共有する、ページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項10】
前記高電圧素子及び前記低電圧素子は、それぞれ第１のトランジスタ及び第２のトランジスタであり、
前記第１のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に対応するセンス増幅器に結合され、前記第２のソース／ドレインは前記対応するビット線に結合され、
前記第２のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に結合され、前記第２のソース／ドレインは前記共通ソース線に結合され、
前記第２のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも小さい、請求項９に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
前記第１のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に対応するセンス増幅器に結合され、前記第２のソース／ドレインは前記対応するビット線に結合され、
前記第２のトランジスタは第１のソース／ドレイン及び第２のソース／ドレインを有し、前記第１のソース／ドレインは前記対応するビット線に結合され、前記第２のソース／ドレインは前記共通ソース線に結合され、
前記第２のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも小さい、請求項９に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項11】
前記スイッチングデバイスのレイアウト構造は、
第１の方向に沿って延在する複数の第１の活性領域と、
第２の方向に沿って延在し、前記複数の第１の活性領域に接続する第２の活性領域であって、前記第２の活性領域は、前記複数の第１の活性領域の各々を第１の領域と第２の領域とに分割し、前記第１の方向と前記第２の方向とは互いに交差している、第２の活性領域と、
前記第２の方向に沿って延在し、前記第１の領域及び前記第２の領域の各々に配置され、前記複数の第１の活性領域の各々の上方に配置される第１のゲート及び第２のゲートであって、前記第２のゲートは前記第１のゲートよりも前記第２の活性領域に近い、第１のゲート及び第２のゲートと、を備える、請求項１０に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
第１の方向に沿って延在する複数の第１の活性領域と、
第２の方向に沿って延在し、前記複数の第１の活性領域に接続する第２の活性領域であって、前記第２の活性領域は、前記複数の第１の活性領域の各々を第１の領域と第２の領域とに分割し、前記第１の方向と前記第２の方向とは互いに交差している、第２の活性領域と、
前記第２の方向に沿って延在し、前記第１の領域及び前記第２の領域の各々に配置され、前記複数の第１の活性領域の各々の上方に配置される第１のゲート及び第２のゲートであって、前記第２のゲートは前記第１のゲートよりも前記第２の活性領域に近い、第１のゲート及び第２のゲートと、を備える、請求項１０に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項12】
前記第１の領域内の前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は、前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は、前記第２のトランジスタを形成し、
前記第２の領域における前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は前記第２のトランジスタを形成し、前記第２のゲートの前記第１の方向における前記第２のトランジスタの前記ゲート長は、前記第１のゲートの前記第１の方向における前記第１のトランジスタの前記ゲート長よりも小さい、
請求項１１に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
前記第２の領域における前記複数の第１の活性領域の各々は、前記第１のゲート及び前記複数の第１の活性領域の各々は前記第１のトランジスタ及び前記第２のゲートを形成し、前記複数の第１の活性領域の各々は前記第２のトランジスタを形成し、前記第２のゲートの前記第１の方向における前記第２のトランジスタの前記ゲート長は、前記第１のゲートの前記第１の方向における前記第１のトランジスタの前記ゲート長よりも小さい、
請求項１１に記載のページバッファ用のスイッチングデバイスを有するメモリデバイス。
【請求項13】
前記第２のトランジスタの前記ゲート長に対する前記第１のトランジスタの前記ゲート長の比は３から４である、請求項１０に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項14】
前記第２のトランジスタのゲート酸化物層の厚さは、前記第１のトランジスタのゲート酸化物層の厚さよりも小さい、請求項１０に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項15】
前記メモリセルアレイは３次元構造であり、前記ページバッファは前記メモリセルアレイの下方に配置される、請求項９に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項16】
前記メモリセルアレイは、第１のサブアレイ及び第２のサブアレイをさらに備え、前記ページバッファの前記センス増幅回路は、第１のセンス増幅回路及び第２のセンス増幅回路をさらに備え、
前記第１のセンス増幅回路及び前記第２のセンス増幅回路は、前記第１のサブアレイ及び前記第２のサブアレイの下方にそれぞれ配置され、
前記スイッチングデバイスは、前記メモリセルアレイの下方であって、前記第１のサブアレイと前記第２のサブアレイとの間に配置される、
請求項１５に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
前記第１のセンス増幅回路及び前記第２のセンス増幅回路は、前記第１のサブアレイ及び前記第２のサブアレイの下方にそれぞれ配置され、
前記スイッチングデバイスは、前記メモリセルアレイの下方であって、前記第１のサブアレイと前記第２のサブアレイとの間に配置される、
請求項１５に記載のページバッファのスイッチングデバイスを有するメモリデバイス。
【請求項17】
メモリデバイスの消去方法であって、前記メモリデバイスは、メモリセルアレイと、前記メモリセルアレイに結合されたページバッファとを含み、前記ページバッファは、複数のスイッチングユニットを有するスイッチングデバイスを含み、前記スイッチングユニットの各々は、高電圧素子としての第１のトランジスタと、低電圧素子としての第２のトランジスタとを含み、前記第１のトランジスタ及び前記第２のトランジスタは直列に接続され、前記第１のトランジスタの第１の端部は、前記ページバッファのセンス増幅回路に結合され、前記第２のトランジスタの第１の端部は、前記メモリセルアレイの共通ソース線に結合され、前記第１のトランジスタの第２の端部及び前記第２のトランジスタの第２の他の端部は、互いに接続され、前記メモリセルアレイの対応するビット線に結合され、前記複数のスイッチングユニットの各々に結合された前記共通ソース線は、共通の活性領域 を共有し、前記スイッチングユニットの各々の消去方法は、
前記第１のトランジスタをオフにすることと、
前記第２のトランジスタをオンにするために前記第２のトランジスタのゲートに第１の電圧を印加することと、前記第２のトランジスタの前記ゲートに印加される前記第１の電圧が予め設定された時間安定して維持される場合、前記共通ソース線に消去電圧が印加され、
前記消去電圧によって前記第２のトランジスタの前記ゲート上のゲート電圧を前記消去電圧と前記第１の電圧との和まで昇圧させ、前記対応するビット線上のビット線電圧を前記消去電圧まで昇圧させることと、
前記対応するビット線上のメモリセルに対して両面消去を実行することと、を含む、消去方法。
前記第１のトランジスタをオフにすることと、
前記第２のトランジスタをオンにするために前記第２のトランジスタのゲートに第１の電圧を印加することと、前記第２のトランジスタの前記ゲートに印加される前記第１の電圧が予め設定された時間安定して維持される場合、前記共通ソース線に消去電圧が印加され、
前記消去電圧によって前記第２のトランジスタの前記ゲート上のゲート電圧を前記消去電圧と前記第１の電圧との和まで昇圧させ、前記対応するビット線上のビット線電圧を前記消去電圧まで昇圧させることと、
前記対応するビット線上のメモリセルに対して両面消去を実行することと、を含む、消去方法。
【請求項18】
前記共通ソース線上の共通電圧を前記消去電圧まで多段階方式で上昇させる、請求項１７に記載の消去方法。
【請求項19】
前記多段階方式の各段階の増分は同じ又は異なる、請求項１８に記載の消去方法。
【請求項20】
前記多段階方式の各段階の適用時間は同じ又は異なる、請求項１８に記載の消去方法。
【外国語明細書】
