特開 2024-47597 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024047597

(43)【公開日】2024-04-08

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240401BHJP

   H01L 29/786 20060101ALI20240401BHJP

   H01L 21/8249 20060101ALI20240401BHJP

   H01L 21/8234 20060101ALI20240401BHJP

【ＦＩ】

H01L27/04 V

H01L27/04 B

H01L27/04 P

H01L29/78 614

H01L29/78 618B

H01L27/06 321G

H01L27/06 102A

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022153174

(22)【出願日】2022-09-27

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】冨岡 勉

【テーマコード（参考）】

5F038

5F048

5F110

【Ｆターム（参考）】

5F038AR09

5F038AR16

5F038AR21

5F038AV17

5F038BB05

5F038EZ02

5F048AC01

5F048AC02

5F048AC07

5F048AC10

5F048BA01

5F048BA19

5F048BC12

5F048BF02

5F048BF07

5F048BF12

5F048BF16

5F048BG13

5F110AA06

5F110AA09

5F110CC07

5F110DD05

5F110DD12

5F110DD17

5F110DD25

5F110EE02

5F110EE44

5F110FF02

5F110FF29

5F110GG01

5F110GG43

5F110HK02

5F110HK33

5F110HK42

5F110NN16

5F110NN23

5F110NN71

5F110NN77

5F110QQ19

(57)【要約】

【課題】消費電流を抑制することができ、かつ分圧精度を高めることができる分圧回路の提供。
【解決手段】分圧回路１００は、入力電圧を分圧する複数の抵抗素子１１１～１１３、１３１、１４１、１５１～１５９と、複数の抵抗素子１１１～１１３、１３１、１５１～１５９に接続され、選択的にオンすることにより複数の抵抗素子１１１～１１３、１３１、１４１、１５１～１５９による分圧電圧を調整する複数のスイッチング素子１２１～１２４、１６１～１６９と、を備え、複数のスイッチング素子１２１～１２４、１６１～１６９の少なくともいずれかは、酸化物半導体膜１６１ｂを用いた薄膜トランジスタである。
【選択図】図２

【特許請求の範囲】

【請求項1】

入力電圧を分圧する複数の抵抗素子と、
前記複数の抵抗素子の少なくともいずれかに接続され、選択的にオンすることにより前記複数の抵抗素子による分圧電圧を調整する複数のスイッチング素子と、
を備え、
前記複数のスイッチング素子の少なくともいずれかは、酸化物半導体膜を用いた薄膜トランジスタであることを特徴とする分圧回路。

【請求項2】

前記複数の抵抗素子は、第１の抵抗部、第２の抵抗部、第３の抵抗部及び第４の抵抗部に組み込まれ、
前記第１の抵抗部、前記第２の抵抗部及び前記第３の抵抗部は、直列に接続されて前記入力電圧を分圧し、
前記第４の抵抗部は、前記第２の抵抗部に並列に接続され、組み込まれている前記複数の抵抗素子が直列に接続されている請求項１に記載の分圧回路。

【請求項3】

前記第４の抵抗部は、直列に接続されている前記複数の抵抗素子の各ノードに前記複数のスイッチング素子が接続され、前記複数のスイッチング素子を選択的にオンすることにより分圧電圧を出力する請求項２に記載の分圧回路。

【請求項4】

前記分圧回路は、前記複数の抵抗素子と前記複数のスイッチング素子とを電気的に接続する金属配線を更に有し、
前記抵抗素子は、半導体基板の上に設けられた素子分離絶縁層の上に形成され、
前記金属配線は、前記素子分離絶縁層の上面に設けられた層間絶縁層の上に形成され、
前記薄膜トランジスタは、前記金属配線よりも上層に形成されている請求項１に記載の分圧回路。

【請求項5】

前記薄膜トランジスタは、平面視において前記抵抗素子と少なくとも一部が重なる位置に形成されている請求項４に記載の分圧回路。

【請求項6】

前記抵抗素子と前記薄膜トランジスタとを接続する配線の長さが５μｍ以下である請求項５に記載の分圧回路。

【請求項7】

請求項１から６のいずれかに記載の分圧回路を有する半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

たとえば、携帯機器などに使用される二次電池は、過充電又は過放電すると劣化してしまうため、正負の両端子間には電池電圧を監視して電池を保護する半導体装置が接続される場合が多い。このような半導体装置においては、１０ｍＶ以下程度の検出精度が求められており、個体ごとの電圧検出に係るばらつきを無視できない場合がある。

【0003】

所定の電圧を検出する技術として、基準電圧や被測定電圧を分圧回路により分圧して比較して行うものがあり、その検出精度を高めるために様々な分圧回路が提案されている。
一例として、複数の抵抗素子と複数のスイッチング素子とを組み合せて分圧回路を形成し、複数のスイッチング素子のオンオフ状態の設定により分圧抵抗値のトリミングを行い、電圧検出の精度を高める分圧回路が提案されている（特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平０５－１１０３７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の一つの側面では、消費電流を抑制することができ、かつ分圧精度を高めることができる分圧回路を有する半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一実施形態における分圧回路は、
入力電圧を分圧する複数の抵抗素子と、
前記複数の抵抗素子の少なくともいずれかに接続され、選択的にオンすることにより前記複数の抵抗素子による分圧電圧を調整する複数のスイッチング素子と、
を備え、
前記複数のスイッチング素子の少なくともいずれかは、酸化物半導体膜を用いた薄膜トランジスタである。

【発明の効果】

【0007】

本発明の一つの側面によれば、消費電流を抑制することができ、かつ分圧精度を高めることができる分圧回路を有する半導体装置を提供することを目的とする。

【図面の簡単な説明】

【0008】

【図1】図１は、本実施形態における半導体装置が有する分圧回路を示す回路図である。

【図2】図２は、図１に示した分圧回路を示す概略断面図である。

【図3A】図３Ａは、図２に示した分圧回路の製造方法を示す説明図である。

【図3B】図３Ｂは、図２に示した分圧回路の製造方法を示す説明図である。

【図3C】図３Ｃは、図２に示した分圧回路の製造方法を示す説明図である。

【図4】図４は、図１に示した分圧回路に接続されている基準電圧発生回路の一例を示す回路図である。

【発明を実施するための形態】

【0009】

本発明の一実施形態における半導体装置は、特許文献１に記載されているような分圧回路では、スイッチング素子をＭＯＳ（Metal-Oxide-Semiconductor）トランジスタにすると、リーク電流により出力である分圧電圧に誤差が生じてしまうという知見に基づくものである。
具体的には、複数の抵抗素子と複数のＭＯＳトランジスタとを組み合せて分圧抵抗値のトリミングができる分圧回路では、ソースやドレインの寄生ダイオードに流れるリーク電流が抵抗素子に流れて電圧降下が発生してしまい、分圧電圧に誤差が生じてしまう。また、分圧電圧の精度向上を目的として抵抗素子による微小なステップの数を増やすと、これに比例してスイッチング素子の数も増えるためリーク電流による誤差が増大してしまい、特にリーク電流が大きくなる高温においては、分圧電圧の精度向上を妨げていた。

【0010】

そこで、本発明の一実施態様では、ＭＯＳトランジスタの代わりに酸化物半導体膜を用いた薄膜トランジスタをスイッチング素子とした。酸化物半導体膜を用いた薄膜トランジスタであれば、リーク電流をＭＯＳトランジスタよりも１／１０００レベルで極めて小さくすることができるため、消費電流を抑制することができ、かつ分圧精度を高めることができる。特に、高温においても分圧電圧の精度を十分に高めることができ、基準電圧の誤差を小さくして電圧検出の精度を高めることができる。

【0011】

以下、図面を参照しながら本発明を実施するための一形態について詳細に説明する。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。

【0012】

図１は、本実施形態における半導体装置が有する分圧回路を示す回路図である。
図１に示すように、半導体装置１０は、基準電圧発生回路ＶＲから出力された基準電圧を分圧回路１００で分圧して出力する回路を有する。
分圧回路１００は、第１の抵抗部１００Ａと、第２の抵抗部１００Ｂと、第３の抵抗部１００Ｃと、第４の抵抗部１００Ｄとを備えている。第１の抵抗部１００Ａ、第２の抵抗部１００Ｂ及び第３の抵抗部１００Ｃは、直列に接続されている。第４の抵抗部１００Ｄは、第３の抵抗部１００Ｃに対して並列に接続されている。

【0013】

第１の抵抗部１００Ａは、直列に接続された抵抗素子１１１～１１３と、抵抗素子１１１～１１３の各ノードに接続するスイッチング素子としての薄膜トランジスタ１２１～１２４とを備えている。この第１の抵抗部１００Ａは、薄膜トランジスタ１２１～１２４を選択的にオンさせることにより、分圧電圧の粗調整を行う。
具体的には、本実施形態では、直列に接続された抵抗素子１１１～１１３の抵抗値がそれぞれ８ＲΩ、４ＲΩ、２ＲΩ（Ｒは任意の抵抗値とする。）である場合を考える。この場合には、４個の薄膜トランジスタ１２１～１２４を選択的にオンにすることにより、０Ωから１４ＲΩまでの範囲において第１の抵抗部１００Ａの合成抵抗値を可変させることができる。たとえば、第１の抵抗部１００Ａの合成抵抗値は、薄膜トランジスタ１２１のみをオンにすると１４ＲΩ、薄膜トランジスタ１２２のみをオンにすると６ＲΩ、薄膜トランジスタ１２３のみをオンにすると２ＲΩ、薄膜トランジスタ１２４のみをオンにすると０Ωになる。

【0014】

第２の抵抗部１００Ｂ及び第３の抵抗部１００Ｃは、本実施形態では、抵抗値がそれぞれＲΩの抵抗素子１３１、１４１である。

【0015】

第４の抵抗部１００Ｄは、直列に接続された抵抗素子１５１～１５９と、抵抗素子１５１～１５９の各ノードに接続するスイッチング素子としての薄膜トランジスタ１６１～１６９とを備えている。この第４の抵抗部１００Ｄは、ＲΩより低い抵抗値の９個の抵抗素子１５１～１５９により、第４の抵抗部１００Ｄでの電位差を微小なステップに分割し、９個の薄膜トランジスタ１６１～１６９を選択的にオンにすることにより、分圧電圧を微調整してＯＵＴ端子から出力する。

【0016】

この分圧回路１００を用いたトリミング方法は、スイッチング素子としての薄膜トランジスタ１２１～１２４、１６１～１６９を選択的にオンにすることにより分圧回路１００の直列抵抗値を徐々に変化させて行う。

【0017】

次に、分圧回路１００の構造について説明する。
図２は、図１に示した分圧回路における概略断面図である。図２では、一例として、抵抗素子１５１及び薄膜トランジスタ１６１の構造について主に示す。
なお、他の抵抗素子及び他の薄膜トランジスタについては、これらと同様であるため省略する。

【0018】

図２に示すように、抵抗素子１５１は、半導体基板１１の上に設けられた素子分離絶縁層１２の表面にポリシリコン膜でそれぞれ形成され、両端がイオンを高濃度に注入された低抵抗部になっている。

【0019】

層間絶縁膜１３は、抵抗素子１５１の上面及び側面を覆うように、半導体基板１１及び素子分離絶縁層１２の上面全域に形成されている。この層間絶縁膜１３は、上面を平坦化されている。
また、抵抗素子１５１とそれぞれ電気的に接続できるように、層間絶縁膜１３にコンタクトホールを開口して複数のプラグＰ１が形成されている。

【0020】

金属配線１８０は、層間絶縁膜１３の上面にアルミニウム合金で形成されている。この金属配線１８０は、層間絶縁膜１３を貫通するプラグＰ１を介し、抵抗素子１５１と電気的に接続されている。

【0021】

層間絶縁膜１４は、複数の金属配線１８０の上面及び側面を覆うように、層間絶縁膜１３の上面全域に形成されている。この層間絶縁膜１４は、エッチバックやＣＭＰ（Chemical Mechanical Polishing）法で平坦化されている。

【0022】

薄膜トランジスタ１６１は、層間絶縁膜１４の上面に形成されており、抵抗素子１５１の上方に位置する。この薄膜トランジスタ１６１は、酸化物半導体膜１６１ｂを用いた薄膜トランジスタであり、エッチングストッパー膜１６１ｃを備えるボトムゲート構造を有する。
酸化物半導体膜１６１ｂを用いた薄膜トランジスタ１６１は、製造時の熱処理の温度を３００℃程度に低くすることができるため、その下層に存在するアルミニウム合金（融点６６０℃程度）の金属配線１８０を含む各種回路に対し、熱処理の影響を低減できる。これにより、抵抗素子１５１の上に層間絶縁膜１４を介して薄膜トランジスタ１６１を重ねるように形成することができるため、チップ面積を削減することができる。

【0023】

ゲート電極１６１ａは、層間絶縁膜１４の上面に形成されており、層間絶縁膜１４の上面全域に形成された絶縁膜１５により覆われている。この絶縁膜１５は、薄膜トランジスタ１６１のゲート絶縁膜として機能する。
また、所定の金属配線１８０と電気的に接続できるように、層間絶縁膜１４及び絶縁膜１５にコンタクトホールを開口して複数のプラグＰ２が形成されている。

【0024】

酸化物半導体膜１６１ｂは、絶縁膜１５を介してゲート電極１６１ａを覆うように形成されている。
酸化物半導体としては、製造時の熱処理により、その下層に存在する金属配線１８０を含む各種回路に影響を与えにくいものであれば、適宜選択することができる。このような酸化物半導体のうち、薄膜トランジスタ１６１のオン時とオフ時の電流比を高くできる点及びオン電流を高くかつオフ電流を低くすることができる点から、Ｉｎ－Ｇｚ－Ｚｎ－Ｏ（ＩＧＺＯ）が好ましい。

【0025】

エッチングストッパー膜１６１ｃは、シリコン酸化膜であり、酸化物半導体膜１６１ｂの最も高い面に形成されている。このエッチングストッパー膜１６１ｃは、この上に堆積されたモリブデンをエッチングで分離してドレイン電極１６１ｄ及びソース電極１６１ｅを形成する際にストッパーとしての機能を有する。

【0026】

ドレイン電極１６１ｄは、複数のプラグＰ１、Ｐ２及び金属配線１８０を介して、抵抗素子１５１の一端に電気的に接続されるように形成されている。

【0027】

パッシベーション膜１６は、全域を覆うように形成されている。

【0028】

次に、本実施形態における半導体装置１０の製造方法について、図３Ａから図３Ｃを参照しながら説明する。

【0029】

まず、いわゆる基板工程（FEOL：Front End Of the Line）では、図３Ａに示すように、半導体基板１１の表面にフォトリソグラフィによりＳＴＩ（Shallow Trench Isolation）形成処理を行い、半導体基板１１の上面に素子分離絶縁層１２を形成する。この素子分離絶縁層１２の上面に、フォトリソグラフィ及びドライエッチングによりポリシリコン層を形成し、このポリシリコン層に対し所定の抵抗値を実現する濃度になるようにイオン注入を行い、抵抗素子１５１を形成する。

【0030】

続いて、いわゆる配線工程（BEOL：Back End Of the Line）では、図３Ｂに示すように、層間絶縁膜１３を上面全域に形成して、ＣＭＰ法により平坦化する。この平坦化した層間絶縁膜１３の上面に、フォトリソグラフィ及びドライエッチングによりコンタクトホールを開口してチタンを下地としてタングステンを埋め込み、複数のプラグＰ１を形成する。これらの複数のプラグＰ１の上面に、複数の金属配線１８０をアルミニウム合金でフォトリソグラフィ及びドライエッチングにより形成し、複数のプラグＰ１を介して抵抗素子１５１と電気的に接続できるようにする。この金属配線１８０を形成した後、半導体基板１１の表面全域に層間絶縁膜１４を形成してＣＭＰ法により平坦化する。

【0031】

続いて、図３Ｃに示すように、平坦化した層間絶縁膜１４の上面全域にモリブデンをスパッタ法で堆積させてからフォトリソグラフィによりパターンを形成し、ドライエッチングでゲート電極１６１ａを形成する。ゲート電極１６１ａが形成された層間絶縁膜１４の上面に、プラズマＣＶＤ法でシリコン酸化膜を全面に堆積させて絶縁膜１５を形成する。

【0032】

次に、絶縁膜１５の上面の一部に、酸化物半導体膜１６１ｂとしてＩｎ－Ｇｚ－Ｚｎ－Ｏをスパッタ法で堆積させてから、その上面にプラズマＣＶＤ法でシリコン酸化膜を堆積させる。堆積させたシリコン酸化膜を所定の形状にパターニングし、その形状のシリコン酸化膜をマスクとしてＩｎ－Ｇｚ－Ｚｎ－Ｏをエッチングする。そのあと、シリコン酸化膜を更にパターニングしてエッチングストッパー膜１６１ｃを形成した後、２９０℃でＲＴＡ（Rapid Thermal Anneal）を行う。

【0033】

次に、層間絶縁膜１４及び絶縁膜１５にコンタクトホールを開口して所定の金属配線１８０と電気的に接続できるように複数のプラグＰ２を形成する。そして、モリブデンをスパッタ法で堆積させてから、パターニングによりドレイン電極１６１ｄ及びソース電極１６１ｅを形成した後、２７０℃でＲＴＡを行う。

【0034】

よって、平坦化した層間絶縁膜１４の上面に形成する薄膜トランジスタ１６１は、３００℃程度の低温で形成できるため、融点が６６０℃程度のアルミニウム合金で形成される金属配線１８０を含む積層体に熱による影響を及ぼしにくい。

【0035】

図４は、図１に示した分圧回路に接続されている基準電圧発生回路の一例を示す回路図である。
図４に示すように、基準電圧発生回路ＶＲは、バンドギャップリファレンス回路である。この基準電圧発生回路ＶＲは、演算増幅回路Ａ１と、ＮＰＮ型バイポーラトランジスタＱ１、Ｑ２と、抵抗素子Ｒ１～Ｒ３とを備えている。

【0036】

基準電圧発生回路ＶＲは、演算増幅回路Ａ１の出力端子と接地電位との間に、抵抗素子Ｒ３及びＮＰＮ型バイポーラトランジスタＱ１が直列に接続されている。さらに、基準電圧発生回路ＶＲは、演算増幅回路Ａ１の出力端子と接地電位との間に、抵抗素子Ｒ２、抵抗素子Ｒ１及びＮＰＮ型バイポーラトランジスタＱ２が直列に接続されている。ＮＰＮ型バイポーラトランジスタＱ１、Ｑ２は、コレクタとベースが相互に電気的に接続されてダイオード接続されている。演算増幅回路Ａ１は、非反転入力端子が抵抗素子Ｒ３とＮＰＮ型バイポーラトランジスタＱ１とのノードに接続され、反転入力端子が抵抗素子Ｒ１と抵抗素子Ｒ２とのノードに接続されている。
このように接続することにより、基準電圧発生回路ＶＲは、抵抗素子Ｒ１～Ｒ３を用いて帰還させた演算増幅回路Ａ１の出力を基準電圧ＶＲＥＦとして出力する。

【0037】

以上説明したように、本発明の一実施形態における分圧回路は、入力電圧を分圧する複数の抵抗素子と、複数の抵抗素子の少なくともいずれかに接続され、選択的にオンすることにより複数の抵抗素子による分圧電圧を調整する複数のスイッチング素子と、を備えている。そして、複数のスイッチング素子の少なくともいずれかは、酸化物半導体膜を用いた薄膜トランジスタである。
これにより、本発明の一実施態様における分圧回路は、リーク電流をＭＯＳトランジスタよりも１／１０００レベルで極めて小さくすることができるため、消費電流を抑制することができ、かつ分圧精度を高めることができる。

【0038】

なお、上記の実施態様の半導体装置では、ＭＯＳトランジスタから酸化物半導体膜を用いた薄膜トランジスタに全て置き換えたが、少なくともいずれかを置き換えるようにしてもよく、数量が多い第４の抵抗部におけるスイッチング素子のみを置き換えてもよい。

【0039】

また、上記の実施態様の半導体装置は、基準電圧発生回路から出力された基準電圧を分圧回路で分圧して出力する機能を有するものとして説明したが、分圧回路を用いる機能であれば、これに限ることなく適宜選択することができる。

【0040】

さらに、上記の実施形態では基準電圧回路をバンドギャップリファレンス回路として説明したが、これに限ることなく、エンハンス型及びデプレッション型のＭＯＳトランジスタを用いたＥＤ型、半導体のバンドギャップを利用したバンドギャップ型などとしてもよい。

【符号の説明】

【0041】

１０ 半導体装置
１１ 半導体基板
１２ 素子分離絶縁層
１３、１４ 層間絶縁膜
１００ 分圧回路
１００Ａ 第１の抵抗部
１００Ｂ 第２の抵抗部
１００Ｃ 第３の抵抗部
１００Ｄ 第４の抵抗部
１１１～１１３、１３１、１４１、１５１～１５９ 抵抗素子
１２１～１２４、１６１～１６９ 薄膜トランジスタ（スイッチング素子）
１８０ 金属配線
ＶＲ 基準電圧発生回路

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4】