特開 2024-47798 出力バッファ回路、チャージポンプ装置、表示駆動装置及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024047798

(43)【公開日】2024-04-08

(54)【発明の名称】出力バッファ回路、チャージポンプ装置、表示駆動装置及び表示装置

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240401BHJP

   G09G 3/36 20060101ALI20240401BHJP

   G09G 3/3208 20160101ALI20240401BHJP

   G09G 3/3275 20160101ALI20240401BHJP

   G09G 3/20 20060101ALI20240401BHJP

   H03K 19/0185 20060101ALI20240401BHJP

【ＦＩ】

H03K19/0175 220

G09G3/36

G09G3/3208

G09G3/3275

G09G3/20 623B

G09G3/20 612D

G09G3/20 611F

G09G3/20 621F

H03K19/0185

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022153491

(22)【出願日】2022-09-27

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】土 弘

【テーマコード（参考）】

5C006

5C080

5C380

5J056

【Ｆターム（参考）】

5C006AF71

5C006BB11

5C006BC03

5C006BC11

5C006BC20

5C006BF14

5C006BF26

5C006BF27

5C006BF31

5C006BF36

5C006BF37

5C006BF42

5C006BF46

5C006FA14

5C006FA31

5C006FA43

5C006FA47

5C080AA06

5C080AA10

5C080BB05

5C080DD08

5C080DD12

5C080DD22

5C080DD26

5C080JJ02

5C080JJ03

5C080JJ04

5C380AA01

5C380AB04

5C380AB18

5C380BA01

5C380BA08

5C380BA13

5C380BC20

5C380CA01

5C380CA12

5C380CA17

5C380CB01

5C380CB26

5C380CE01

5C380CE19

5C380CF22

5C380CF23

5C380CF32

5C380CF37

5C380CF41

5C380CF43

5C380CF46

5C380CF61

5J056AA05

5J056BB02

5J056BB19

5J056BB25

5J056BB57

5J056CC09

5J056CC29

5J056DD13

5J056DD29

5J056DD51

5J056DD55

5J056FF08

5J056KK01

(57)【要約】

【目的】消費電力及びノイズの発生を抑制すると共に、回路面積の低減及び高速応答化を図ることが可能な出力バッファ回路、チャージポンプ装置、表示駆動装置及び表示装置を提供する。
【構成】入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１のトランジスタと、入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する第２のトランジスタと、第１ノード上の信号の逆位相の信号に応じてオン状態となった場合に第１及び第２ノード間を接続する第３のトランジスタと、第２ノード上の信号の逆位相の信号に応じてオン状態となった場合に第１及び第２ノード間を接続する第４のトランジスタと、第１ノード上の信号に応じてオン状態となった場合に第１の電源電圧を出力端子に供給する第５のトランジスタと、第２ノード上の信号に応じてオン状態となった場合に第２の電源電圧を出力端子に供給する第６のトランジスタと、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力端子で受けた入力信号と同位相の出力信号を出力端子から出力する出力バッファ回路であって、
前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１導電型の第１のトランジスタと、
前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する第２導電型の第２のトランジスタと、
前記第１ノード上の信号の逆位相の信号を第１逆位相信号として自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第１導電型の第３のトランジスタと、
前記第２ノード上の信号の逆位相の信号を第２逆位相信号として自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第２導電型の第４のトランジスタと、
前記第１ノード上の信号を自身の制御端子で受け、前記第１ノード上の信号に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、
前記第２ノード上の信号を自身の制御端子で受け、前記第２ノード上の信号に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有することを特徴とする出力バッファ回路。

【請求項2】

入力端子で受けた入力信号と逆位相の出力信号を出力端子から出力する出力バッファ回路であって、
前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１導電型の第１のトランジスタと、
前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に接地電圧を第２ノードに供給する第２導電型の第２のトランジスタと、
前記第１ノード上の信号の逆位相の信号を第１逆位相信号として自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第１導電型の第３のトランジスタと、
前記第２ノード上の信号の逆位相の信号を第２逆位相信号として自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第２導電型の第４のトランジスタと、
前記第２逆位相信号を自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、
前記第１逆位相信号を自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有することを特徴とする出力バッファ回路。

【請求項3】

前記第１ノード上の信号を受け、前記第１ノード上の信号の位相を反転させた信号を前記第１逆位相信号として生成する第１のインバータと、
前記第２ノード上の信号を受け、前記第２ノード上の信号の位相を反転させた信号を前記第２逆位相信号として生成する第２のインバータと、を含むことを特徴とする請求項１又は２に記載の出力バッファ回路。

【請求項4】

請求項１又は２に記載の出力バッファ回路と、
前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を有することを特徴とするチャージポンプ装置。

【請求項5】

映像信号に基づき、複数の表示セルが配置されている表示パネルを駆動する信号群を生成する表示駆動装置であって、
請求項１又は２に記載の出力バッファ回路と、
前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を含み、前記電圧差が拡幅された電圧に基づき前記信号群を生成するための電源電圧を生成する電源部を有することを特徴とする表示駆動装置。

【請求項6】

複数の表示セルが配置されている表示パネルと、映像信号に基づき前記表示パネルを駆動する信号群を生成する表示駆動装置と、を有する表示装置であって、
前記表示駆動装置は、
請求項１又は２に記載の出力バッファ回路と、
前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を含み、前記電圧差が拡幅された電圧に基づき前記信号群を生成するための電源電圧を生成する電源部を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、負荷を駆動する出力バッファ回路、チャージポンプ装置、表示駆動装置及び表示装置に関する。

【背景技術】

【0002】

液晶表示パネルや有機ＥＬ表示パネル等の表示パネルにて、映像信号に基づく映像を表示する表示装置には、この表示パネルを駆動する為の各種の信号を生成し、当該表示パネルに供給する表示駆動装置が含まれている。

【0003】

このような表示駆動装置には、システムから供給された少なくとも２つの外部電源電圧に基づき、この２つの外部電源電圧の一方を基準として、他方の外部電源電圧との電圧差を拡大することで、上記した各種の信号を生成する為の電源電圧を生成するチャージポンプ回路と、このチャージポンプ回路を駆動する駆動回路が設けられている。

【0004】

チャージポンプ回路は、例えば容量素子を含み、駆動回路から供給された駆動信号に応じて、この容量素子の一端を上記２つの外部電源電圧による充電動作と放電動作とを交互に切り替えることで、２つの外部電源電圧の他方を昇圧又は降圧した所望の電圧値を有する電源電圧を生成する。

【0005】

駆動回路は、例えば昇圧した電源電圧を生成する場合、チャージポンプ回路で生成された電源電圧に追随する検知電圧が所定の参照電圧以下である場合には、入力されたクロックＣＬＫ信号のＣＬＫ周期に基づき、容量素子の充電動作及び放電動作の切り替えを促す２値の信号を生成する一方、当該検知電圧が所定の参照電圧より高い場合には、容量素子の充電動作／放電動作の切り替えを停止させる１値の信号を生成する。そして、駆動回路は、自身に含まれる出力バッファによって当該２値信号を増幅したものを上記駆動信号としてチャージポンプ回路に供給する。

【0006】

ところで、出力バッファは、上記した２値信号を夫々のゲート端で受け、且つ夫々のドレイン端同士が出力ノードに接続されているＰチャネルＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタ及びＮチャネルＭＯＳ型のトランジスタから構成される。かかる構成により、出力バッファは、両トランジスタを上記した２値信号によって相補的にオン状態に設定することで、出力ノードから上記した駆動信号を出力する。

【0007】

しかしながら、このようなチャージポンプ回路を駆動する出力バッファは、チャージポンプ回路の電流駆動能力を決定する容量素子の容量値が大きく、当該容量素子の一端を駆動する出力バッファの両トランジスタのサイズも大きい。それゆえに、両トランジスタのうちの一方のトランジスタがオフ状態からオン状態へ切り替わるタイミングに対して、他方のトランジスタがオン状態からオフ状態へ切り替わるタイミングが遅れると、一時的に両トランジスタが同時にオン状態となり、両者の間で大きな貫通電流が流れてしまう。これにより、消費電力の増加や電源ノイズの発生を招くという問題が生じる。

【0008】

そこで、出力バッファの前段に、両トランジスタの同時オンを防止するように、夫々のオン（オフ）状態からオフ（オン）状態への切替タイミングを調整するタイミング調整部２０を設けたバッファ回路が提案されている（例えば、特許文献１の図１参照）。かかるバッファ回路に含まれるタイミング調整部２０は、夫々の出力端が他方の１入力端に接続されているＯＲ回路２１及びＡＮＤ回路２２から構成されている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００１－２１７７０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

ところで、特許文献１に記載のタイミング調整部２０を構成するＯＲ回路２１及びＡＮＤ回路２２は、夫々が６個のトランジスタからなる。なおＯＲ回路２１及びＡＮＤ回路２２を構成する各トランジスタは、サイズの大きい出力バッファの両トランジスタを高速にオン、オフ動作させることができる比較的大きなサイズで構成されている。

【0011】

よって、タイミング調整部２０によると、出力バッファ回路の２つのトランジスタ間に流れる貫通電流を阻止する為に、合計１２個のトランジスタが必要となり、出力バッファの回路面積が大きくなるという問題があった。

【0012】

そこで、本願発明は、貫通電流に伴う消費電力及びノイズの発生を抑制すると共に、回路面積の低減及び高速応答化を図ることが可能な出力バッファ回路、半導体装置、表示ドライバ及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0013】

本発明に係る出力バッファ回路は、入力端子で受けた入力信号と同位相の出力信号を出力端子から出力する出力バッファ回路であって、前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１導電型の第１のトランジスタと、前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する第２導電型の第２のトランジスタと、前記第１ノード上の信号の逆位相の信号を第１逆位相信号として自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第１導電型の第３のトランジスタと、前記第２ノード上の信号の逆位相の信号を第２逆位相信号として自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第２導電型の第４のトランジスタと、前記第１ノード上の信号を自身の制御端子で受け、前記第１ノード上の信号に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、前記第２ノード上の信号を自身の制御端子で受け、前記第２ノード上の信号に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有する。

【0014】

また、本発明に係る出力バッファ回路は、入力端子で受けた入力信号と逆位相の出力信号を出力端子から出力する出力バッファ回路であって、前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する第１導電型の第１のトランジスタと、前記入力信号を自身の制御端子で受け、前記入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する第２導電型の第２のトランジスタと、前記第１ノード上の信号の逆位相の信号を第１逆位相信号として自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第１導電型の第３のトランジスタと、前記第２ノード上の信号の逆位相の信号を第２逆位相信号として自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１ノード及び前記第２ノード間を接続する第２導電型の第４のトランジスタと、前記第２逆位相信号を自身の制御端子で受け、前記第２逆位相信号に応じてオン状態となった場合に前記第１の電源電圧を前記出力端子に供給する第１導電型の第５のトランジスタと、前記第１逆位相信号を自身の制御端子で受け、前記第１逆位相信号に応じてオン状態となった場合に前記第２の電源電圧を前記出力端子に供給する第２導電型の第６のトランジスタと、を有する。

【0015】

本発明に係るチャージポンプ装置は、上記した出力バッファ回路と、前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を有する。

【0016】

本発明に係る表示駆動装置は、映像信号に基づき、複数の表示セルが配置されている表示パネルを駆動する信号群を生成する表示駆動装置であって、上記した出力バッファ回路と、前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を含み、前記電圧差が拡幅された電圧に基づき前記信号群を生成するための電源電圧を生成する電源部を有する。

【0017】

本発明に係る表示装置は、複数の表示セルが配置されている表示パネルと、映像信号に基づき前記表示パネルを駆動する信号群を生成する表示駆動装置と、を有する表示装置であって、前記表示駆動装置は、上記した出力バッファ回路と、前記出力バッファ回路から出力された前記出力信号を駆動信号として受け、前記駆動信号に応じて、前記第１及び前記第２の電源電圧のうちの一方を基準として前記第１及び前記第２の電源電圧の電圧差が拡幅された電圧を生成するチャージポンプ回路と、を含み、前記電圧差が拡幅された電圧に基づき前記信号群を生成するための電源電圧を生成する電源部を有する。

【発明の効果】

【0018】

本発明に係る出力バッファ回路は、自身の制御端子で受けた信号に基づきオン状態となった場合に第１の電源電圧を出力端子に供給するトランジスタと、自身の制御端子で受けた信号に基づきオン状態となった場合に第２の電源電圧を出力端子に供給するトランジスタと、の間に流れる貫通電流を、以下の８個のトランジスタで阻止している。

【0019】

すなわち、第１のトランジスタは、入力信号を自身の制御端子で受け、当該入力信号に応じてオン状態となった場合に第１の電源電圧を第１ノードに供給する。第２のトランジスタは、入力信号を自身の制御端子で受け、当該入力信号に応じてオン状態となった場合に第２の電源電圧を第２ノードに供給する。第３のトランジスタは、２つのトランジスタからなる第１のインバータによって第１ノード上の信号の位相を反転させた第１逆位相信号を自身の制御端子で受け、この第１逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第４のトランジスタは、２つのトランジスタからなる第２のインバータによって第２ノード上の信号の位相を反転させた第２逆位相信号を自身の制御端子で受け、この第２逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。

【0020】

よって、貫通電流を防止する為に１２個のトランジスタが必要となる特許文献１に記載の構成に比べて、回路面積を低減させることができる。

【0021】

更に、本発明によれば、非反転バッファ及び反転バッファのいずれを実現する場合にも入力端子の後段に２つのインバータを介在させることなく、且つその入力容量を第１及び第２のトランジスタ各々の制御端子だけにすることができるので、高速応答化が図られる。

【図面の簡単な説明】

【0022】

【図1】出力バッファ回路１００の構成を示す回路図である。

【図2】出力バッファ回路１００の内部動作を表すタイムチャートである。

【図3】出力バッファ回路１００の変形例としての出力バッファ回路１００Ａの構成を示す回路図である。

【図4】チャージポンプ装置２００の構成を示すブロック図である。

【図5】チャージポンプ回路２２０の構成を示す回路図である。

【図6】チャージポンプ装置２００Ａの構成を示すブロック図である。

【図7】表示装置３００の概略構成を示すブロック図である。

【発明を実施するための形態】

【実施例0023】

図１は、本発明に係る出力バッファ回路の一例としての出力バッファ回路１００の構成を示す回路図である。

【0024】

出力バッファ回路１００は、２つの電源電圧間に設けられ、入力端子ＴＩで受けた２値（論理レベル０又は１）の入力信号Ｓｉの位相を維持した信号の電流を増幅した出力信号Ｓｏを生成し、これを出力端子ＴＯを介して出力する、いわゆる非反転バッファである。尚、入力信号Ｓｉにおける論理レベル１の実際の信号レベルは例えば電源電圧ＶＤＤであり、論理レベル０の信号レベルは例えば接地電圧ＶＳＳである。

【0025】

出力バッファ回路１００は、例えば半導体装置としての半導体ＩＣチップに形成されており、タイミング調整部１０及び出力部１１を有する。

【0026】

タイミング調整部１０は、Ｐチャネル型のトランジスタＱ１１及びＱ１３、Ｎチャネル型のトランジスタＱ１２及びＱ１４、インバータ１７及び１８から構成される。

【0027】

タイミング調整部１０では、入力端子ＴＩが、トランジスタＱ１１及びＱ１２各々のゲートに接続されている。トランジスタＱ１１のソースには電源電圧ＶＤＤが印加されており、そのドレインは、ノードｎ１１を介してトランジスタＱ１３のソース、トランジスタＱ１４のドレイン及びインバータ１７の入力端に接続されている。トランジスタＱ１２のソースには接地電圧ＶＳＳが印加されており、そのドレインは、ノードｎ１２を介してトランジスタＱ１３のドレイン、トランジスタＱ１４のソース及びインバータ１８の入力端に接続されている。

【0028】

更に、タイミング調整部１０では、トランジスタＱ１３のゲートがインバータ１７の出力端に接続されており、トランジスタＱ１４のゲートがインバータ１８の出力端に接続されている。

【0029】

出力部１１は、Ｐチャネル型のトランジスタＱ１５及びＮチャネル型のトランジスタＱ１６を含む。

【0030】

出力部１１では、トランジスタＱ１５のゲートがノードｎ１１に接続されており、トランジスタＱ１６のゲートがノードｎ１２に接続されている。トランジスタＱ１５のソースには電源電圧ＶＤＤが印加されており、トランジスタＱ１６のソースには接地電圧ＶＳＳが印加されている。トランジスタＱ１５及びＱ１６各々のドレインは出力端子ＴＯに接続されている。

【0031】

次に、出力バッファ回路１００の内部動作について説明する。

【0032】

図２は、論理レベル０（接地電圧ＶＳＳ）の状態から論理レベル１（電源電圧ＶＤＤ）の状態に遷移し、再び論理レベル０の状態に戻る入力信号Ｓｉを受けた場合における出力バッファ回路１００の内部動作を示すタイムチャートである。尚、以降、電源電圧ＶＤＤの状態を論理レベル１と表記し、接地電圧ＶＳＳの状態を論理レベル０と表記する。

【0033】

先ず、論理レベル０の入力信号Ｓｉに応じて、図２に示すようにトランジスタＱ１１がオン、トランジスタＱ１２がオフの状態になる。これにより、トランジスタＱ１１を介して、論理レベル１の信号がノードｎ１１に供給される。

【0034】

すると、インバータ１７は、ノードｎ１１に供給された論理レベル１の信号の位相を反転させた論理レベル０の信号をトランジスタＱ１３のゲートに供給する。

【0035】

これにより、トランジスタＱ１３がオン状態となり、ノードｎ１１に供給された論理レベル１の信号を、当該トランジスタＱ１３を介してノードｎ１２に供給する。すると、インバータ１８が、ノードｎ１２に供給された論理レベル１の信号の位相を反転させた論理レベル０の信号をトランジスタＱ１４のゲートに供給することで、図２に示すようにトランジスタＱ１４をオフ状態にする。

【0036】

その結果、ノードｎ１１に供給された論理レベル１の信号に応じて、出力部１１のトランジスタＱ１５がオフ状態、ノードｎ１２に供給された論理レベル１の信号に応じて出力部１１のトランジスタＱ１６がオン状態となる。

【0037】

よって、入力信号Ｓｉが論理レベル０の状態にある間は、トランジスタＱ１６を介して接地電圧ＶＳＳが出力端子ＴＯに印加され、図２に示すように、論理レベル０を表す出力信号Ｓｏが出力端子ＴＯを介して出力される。

【0038】

その後、図２に示すように、入力信号Ｓｉが論理レベル０から１の状態に遷移すると、トランジスタＱ１１がオフ、トランジスタＱ１２がオンの状態に切り替わる。

【0039】

トランジスタＱ１２がオン状態に切り替わると、論理レベル０の信号が当該トランジスタＱ１２及びノードｎ１２を介して、インバータ１８及びトランジスタＱ１６のゲートに供給される。これにより、図２に示すように、先ず、トランジスタＱ１６がオン状態からオフ状態に切り替わり、その後、インバータ１８の素子遅延の経過後にトランジスタＱ１４がオフ状態からオン状態に切り替わる。トランジスタＱ１４がオン状態に切り替わると、ノードｎ１２に供給された論理レベル０の信号がトランジスタＱ１４及びノードｎ１１を介して、インバータ１７及びトランジスタＱ１５のゲートに供給される。

【0040】

その結果、トランジスタＱ１５がオフ状態からオン状態に切り替わり、その後、インバータ１７の素子遅延の経過後にトランジスタＱ１３がオン状態からオフ状態に切り替わる。

【0041】

よって、入力信号Ｓｉが論理レベル０から１に遷移すると、トランジスタＱ１５を介して電源電圧ＶＤＤが出力端子ＴＯに印加され、図２に示すように論理レベル１を表す出力信号Ｓｏが出力端子ＴＯを介して出力される。

【0042】

その後、図２に示すように、入力信号Ｓｉが論理レベル１から０の状態に遷移すると、トランジスタＱ１１がオフ状態からオン状態に切り替わると共に、トランジスタＱ１２がオン状態からオフ状態に切り替わる。トランジスタＱ１１がオンの状態に切り替わると、論理レベル１の信号が当該トランジスタＱ１１及びノードｎ１１を介して、インバータ１７及びトランジスタＱ１５のゲートに供給される。

【0043】

これにより、先ず、トランジスタＱ１５がオン状態からオフ状態に切り替わり、その後、インバータ１７の素子遅延の経過後にトランジスタＱ１３がオフ状態からオン状態に切り替わる。トランジスタＱ１３がオン状態に切り替わると、ノードｎ１１に供給された論理レベル１の信号がトランジスタＱ１３及びノードｎ１２を介して、インバータ１８及びトランジスタＱ１６のゲートに供給される。

【0044】

その結果、図２に示すように、先ず、トランジスタＱ１６がオフ状態からオン状態に切り替わり、その後、インバータ１８の素子遅延の経過後にトランジスタＱ１４がオン状態からオフ状態に切り替わる。

【0045】

よって、入力信号Ｓｉが論理レベル１から０に遷移すると、トランジスタＱ１６を介して接地電圧ＶＳＳが出力端子ＴＯに印加され、図２に示すように論理レベル０を表す出力信号Ｓｏが出力端子ＴＯを介して出力される。

【0046】

以上、詳述したように、タイミング調整部１０によれば、入力信号Ｓｉの論理レベル０から１への遷移に応じて、図２に示すように、出力部１１のトランジスタＱ１６がオン状態からオフ状態に遷移してから、期間Ｔｗを経た後に、出力部１１のトランジスタＱ１５がオフ状態からオン状態に遷移する。また、入力信号Ｓｉの論理レベル１から０への遷移に応じて、図２に示すように、出力部１１のトランジスタＱ１５がオン状態からオフ状態に遷移してから、期間Ｔｗを経た後に、出力部１１のトランジスタＱ１６がオフ状態からオン状態に遷移する。

【0047】

よって、タイミング調整部１０によれば、トランジスタＱ１５及びＱ１６が共にオフ状態となる期間Ｔｗを挟んで、トランジスタＱ１５及びＱ１６が相補的にオフ（オン）状態からオン（オフ）状態に切り替わるので、両トランジスタの同時オンが回避される。これにより、トランジスタＱ１５及びＱ１６間に流れる貫通電流が阻止され、貫通電流に伴う消費電力の増加及びノイズの発生が抑制される。

【0048】

また、タイミング調整部１０は、インバータ１７及び１８による４個のトランジスタと、トランジスタＱ１１～Ｑ１４との合計８個のトランジスタにより、出力部１１のトランジスタＱ１５及びＱ１６間に流れる貫通電流を防止している。よって、特許文献１に記載のタイミング調整部のように、上記した貫通電流を防止するために１２個のトランジスタが必要となるものに比べて回路面積を抑えることが可能となる。

【0049】

更に、出力バッファ回路１００では、特許文献１の図１に記載されている出力バッファ回路１０と比べ、入力端子ＴＩや出力部１１の入力端（トランジスタＱ１５、Ｑ１６の各ゲート）に接続されているトランジスタ数が削減され、寄生容量が削減されているので高速応答が可能となる。

【0050】

要するに、出力バッファ回路１００では、入力端子ＴＩで受けた入力信号Ｓｉと同位相の出力信号Ｓｏを出力端子ＴＯから出力するにあたり、以下の第１～第６のトランジスタを含む構成を採用することで、貫通電流に伴う消費電力の増加及びノイズ発生を抑制すると共に、回路面積の低減及び高速応答化を図るのである。

【0051】

すなわち、第１のトランジスタ（Ｑ１１）は、入力信号（Ｓｉ）を自身の制御端子（ゲート）で受け、この入力信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を第１ノード（ｎ１１）に供給する。第２のトランジスタ（Ｑ１２）は、入力信号（Ｓｉ）を自身の制御端子（ゲート）で受け、この入力信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を第２ノード（ｎ１２）に供給する。第３のトランジスタ（Ｑ１３）は、第１ノード（ｎ１１）上の信号の逆位相の信号を第１逆位相信号として自身の制御端子（ゲート）で受け、第１逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第４のトランジスタ（Ｑ１４）は、第２ノード（ｎ１２）上の信号の逆位相の信号を第２逆位相信号として自身の制御端子（ゲート）で受け、第２逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第５のトランジスタ（Ｑ１５）は、第１ノード（ｎ１１）上の信号を自身の制御端子（ゲート）で受け、第１ノード上の信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を出力端子（Ｔｏ）に供給する。第６のトランジスタ（Ｑ１６）は、第２ノード（ｎ１２）上の信号を自身の制御端子（ゲート）で受け、第２ノード上の信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を出力端子（Ｔｏ）に供給する。

【実施例0052】

図３は、出力バッファ回路１００の変形例としての出力バッファ回路１００Ａの構成を示す回路図である。

【0053】

出力バッファ回路１００Ａは、２つの電源電圧間に設けられ、入力端子ＴＩで受けた２値（論理レベル０又は１）の入力信号Ｓｉの位相を反転させ信号の電流を増幅した出力信号Ｓｏを生成し、これを出力端子ＴＯを介して出力する、いわゆる反転バッファである。尚、入力信号Ｓｉにおける論理レベル１の実際の信号レベルは例えば電源電圧ＶＤＤであり、論理レベル０信号レベルは例えば接地電圧ＶＳＳである。

【0054】

出力バッファ回路１００Ａは、例えば半導体装置としての半導体ＩＣチップに形成されており、タイミング調整部１０Ａ及び出力部１１Ａを有する。

【0055】

タイミング調整部１０Ａは、Ｐチャネル型のトランジスタＱ２１及びＱ２３、Ｎチャネル型のトランジスタＱ２２及びＱ２４、インバータ２７及び２８から構成される。

【0056】

タイミング調整部１０Ａでは、入力端子ＴＩが、トランジスタＱ２１及びＱ２２各々のゲートに接続されている。トランジスタＱ２１のソースには電源電圧ＶＤＤが印加されており、そのドレインは、ノードｎ２１を介してトランジスタＱ２３のソース、トランジスタＱ２４のドレイン及びインバータ２７の入力端に接続されている。トランジスタＱ２２のソースには接地電圧ＶＳＳが印加されており、そのドレインは、ノードｎ２２を介してトランジスタＱ２３のドレイン、トランジスタＱ２４のソース及びインバータ２８の入力端に接続されている。

【0057】

更に、タイミング調整部１０Ａでは、インバータ２７の出力端が、出力部１１ＡのＮチャネルＭＯＳ型のトランジスタＱ２６及びトランジスタＱ２３各々のゲートに接続されており、インバータ２８の出力端が、出力部１１ＡのＰチャネルＭＯＳ型のトランジスタＱ２５及びトランジスタＱ２４各々のゲートに接続されている。

【0058】

出力部１１Ａは、上記したトランジスタＱ２５及びＱ２６を含む。

【0059】

出力部１１Ａでは、トランジスタＱ２５のソースには電源電圧ＶＤＤが印加されており、トランジスタＱ２６のソースには接地電圧ＶＳＳが印加されている。トランジスタＱ２５及びＱ２６各々のドレインは出力端子ＴＯに接続されている。

【0060】

図３に示す構成からなる出力バッファ回路１００Ａによれば、論理レベル０、１及び０の順に信号レベルが遷移する入力信号Ｓｉに応じて、その位相を反転させた信号、つまり論理レベル１、０及び１の順に信号レベルが遷移する出力信号Ｓｏが出力される。

【0061】

この際、タイミング調整部１０Ａによれば、入力信号Ｓｉの論理レベル０から１への遷移に応じて、出力部１１ＡのトランジスタＱ２５がオン状態からオフ状態に遷移してから、図２に示すような期間Ｔｗを経た後に、出力部１１ＡのトランジスタＱ２６がオフ状態からオン状態に遷移する。また、入力信号Ｓｉの論理レベル１から０への遷移に応じて、出力部１１ＡのトランジスタＱ２６がオン状態からオフ状態に遷移してから、図２に示すような期間Ｔｗを経た後に、出力部１１ＡのトランジスタＱ２５がオフ状態からオン状態に遷移する。

【0062】

よって、タイミング調整部１０Ａによれば、トランジスタＱ２５及びＱ２６が共にオフ状態となる期間を挟んで、トランジスタＱ２５及びＱ２６が相補的にオフ（オン）状態からオン（オフ）状態に切り替わるので、両トランジスタの同時オンが回避される。これにより、トランジスタＱ２５及びＱ２６間に流れる貫通電流が阻止され、貫通電流に伴う消費電力の増加及びノイズの発生が抑制される。

【0063】

また、タイミング調整部１０Ａは、インバータ２７及び２８による４個のトランジスタと、トランジスタＱ２１～Ｑ２４との合計８個のトランジスタにより、出力部１１ＡのトランジスタＱ２５及びＱ２６間に流れる貫通電流を防止している。よって、特許文献１に記載のタイミング調整部のように、上記した貫通電流を防止するために１２個のトランジスタが必要となるものに比べて回路面積を抑えることが可能となる。

【0064】

更に、出力バッファ回路１００Ａでは、入力信号と逆位相の出力信号を出力するにあたり、入力端子ＴＩや出力部１１Ａの入力端（トランジスタＱ２５、Ｑ２６の各ゲート）に接続されているトランジスタ数が削減され、寄生容量が削減されているので高速応答が可能となる。

【0065】

要するに、出力バッファ回路１００Ａでは、入力端子ＴＩで受けた入力信号Ｓｉと逆位相の出力信号Ｓｏを出力端子ＴＯから出力するにあたり、以下の第１～第６のトランジスタを含む構成を採用することで、貫通電流に伴う消費電力の増加及びノイズ発生を抑制すると共に、回路面積の低減及び高速応答化を図るのである。

【0066】

すなわち、第１のトランジスタ（Ｑ２１）は、入力信号（Ｓｉ）を自身の制御端子（ゲート）で受け、この入力信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を第１ノード（ｎ２１）に供給する。第２のトランジスタ（Ｑ２２）は、入力信号（Ｓｉ）を自身の制御端子（ゲート）で受け、この入力信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を第２ノード（ｎ２２）に供給する。第３のトランジスタ（Ｑ２３）は、第１ノード（ｎ２１）上の信号の逆位相の信号を第１逆位相信号として自身の制御端子（ゲート）で受け、第１逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第４のトランジスタ（Ｑ２４）は、第２ノード（ｎ２２）上の信号の逆位相の信号を第２逆位相信号として自身の制御端子（ゲート）で受け、第２逆位相信号に応じてオン状態となった場合に第１及び第２ノード間を接続する。第５のトランジスタ（Ｑ２５）は、第２逆位相信号を自身の制御端子（ゲート）で受け、第２逆位相信号に応じてオン状態となった場合に第１の電源電圧（ＶＤＤ）を出力端子（Ｔｏ）に供給する。第６のトランジスタ（Ｑ２６）は、第１逆位相信号を自身の制御端子（ゲート）で受け、第１逆位相信号に応じてオン状態となった場合に第２の電源電圧（ＶＳＳ）を出力端子（Ｔｏ）に供給する。