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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024047843
(43)【公開日】2024-04-08
(54)【発明の名称】高周波電力増幅器
(51)【国際特許分類】
H03F 1/22 20060101AFI20240401BHJP
H03F 3/24 20060101ALI20240401BHJP
H03F 3/60 20060101ALI20240401BHJP
H03F 3/195 20060101ALI20240401BHJP
【ＦＩ】
H03F1/22
H03F3/24
H03F3/60
H03F3/195
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022153566
(22)【出願日】2022-09-27
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度 国立研究開発法人情報通信研究機構「革新的情報通信技術研究開発委託研究／Ｂｅｙｏｎｄ５Ｇに資するワイドバンドギャップ半導体高出力デバイス技術／回路技術の研究開発」、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】504139662
【氏名又は名称】国立大学法人東海国立大学機構
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(72)【発明者】
【氏名】末松 英治
(72)【発明者】
【氏名】原 信二
【テーマコード（参考）】
5J067
5J500
【Ｆターム（参考）】
5J067AA04
5J067AA13
5J067AA41
5J067CA35
5J067CA62
5J067FA10
5J067FA12
5J067HA09
5J067HA25
5J067HA29
5J067HA32
5J067KA12
5J067KA29
5J067KA48
5J067KA68
5J067KS17
5J067LS12
5J067MA17
5J067MA22
5J067QA03
5J067QS04
5J067SA14
5J067TA03
5J067TA05
5J500AA04
5J500AA13
5J500AA41
5J500AC35
5J500AC62
5J500AF10
5J500AF12
5J500AH09
5J500AH25
5J500AH29
5J500AH32
5J500AK12
5J500AK29
5J500AK48
5J500AK68
5J500AM17
5J500AM22
5J500AQ03
5J500AS14
5J500AT03
5J500AT05
5J500LV08
5J500WU08
(57)【要約】
【課題】マイクロ波帯およびミリ波帯における高利得かつ高出力な高周波電力増幅器を提供する。
【解決手段】高周波電力増幅器１において、第１のトランジスタ（第１のＦＥＴ１０１）は、接地される第１端子と、高周波入力信号が入力される第１制御端子と、第２端子と、を有する。第２のトランジスタ（第２のＦＥＴ１０２）は、第１のトランジスタの第２端子に接続された第３端子と、高周波出力信号を出力する第４端子と、第２制御端子と、を有する。第１のバイアス回路（ドレインバイアス回路１５ｂ）は、第１のトランジスタの第２端子に第１バイアス電圧を供給する。第１のリアクタンス素子（オープンスタブ１０）は、高周波入力信号の周波数において第２制御端子と接地との間に接続された容量として機能する。
【選択図】図１
【解決手段】高周波電力増幅器１において、第１のトランジスタ（第１のＦＥＴ１０１）は、接地される第１端子と、高周波入力信号が入力される第１制御端子と、第２端子と、を有する。第２のトランジスタ（第２のＦＥＴ１０２）は、第１のトランジスタの第２端子に接続された第３端子と、高周波出力信号を出力する第４端子と、第２制御端子と、を有する。第１のバイアス回路（ドレインバイアス回路１５ｂ）は、第１のトランジスタの第２端子に第１バイアス電圧を供給する。第１のリアクタンス素子（オープンスタブ１０）は、高周波入力信号の周波数において第２制御端子と接地との間に接続された容量として機能する。
【選択図】図１
【特許請求の範囲】
【請求項1】
接地される第１端子と、高周波入力信号が入力される第１制御端子と、第２端子と、を有する第１のトランジスタと、
前記第１のトランジスタの前記第２端子に接続された第３端子と、高周波出力信号を出力する第４端子と、第２制御端子と、を有する第２のトランジスタと、
前記第１のトランジスタの前記第２端子に第１バイアス電圧を供給する第１のバイアス回路と、
前記高周波入力信号の周波数において前記第２制御端子と接地との間に接続された容量として機能する第１のリアクタンス素子と、
を備えることを特徴とする高周波電力増幅器。
前記第１のトランジスタの前記第２端子に接続された第３端子と、高周波出力信号を出力する第４端子と、第２制御端子と、を有する第２のトランジスタと、
前記第１のトランジスタの前記第２端子に第１バイアス電圧を供給する第１のバイアス回路と、
前記高周波入力信号の周波数において前記第２制御端子と接地との間に接続された容量として機能する第１のリアクタンス素子と、
を備えることを特徴とする高周波電力増幅器。
【請求項2】
前記第１のリアクタンス素子は、オープンスタブである、
ことを特徴とする請求項１に記載の高周波電力増幅器。
ことを特徴とする請求項１に記載の高周波電力増幅器。
【請求項3】
前記第１のリアクタンス素子は、前記第２制御端子と接地との間に直列接続された伝送線路と容量素子を有する、
ことを特徴とする請求項１に記載の高周波電力増幅器。
ことを特徴とする請求項１に記載の高周波電力増幅器。
【請求項4】
前記高周波入力信号の周波数において、前記第１のリアクタンス素子のリアクタンスは、１０Ω以上である、
ことを特徴とする請求項１に記載の高周波電力増幅器。
ことを特徴とする請求項１に記載の高周波電力増幅器。
【請求項5】
前記第１のトランジスタの前記第２端子と前記第２のトランジスタの前記第３端子との間に接続された伝送線路と、
前記伝送線路上の所定位置に接続され、前記高周波入力信号の周波数において当該所定位置と接地との間に接続された容量として機能する第２のリアクタンス素子と、
をさらに備えることを特徴とする請求項１に記載の高周波電力増幅器。
前記伝送線路上の所定位置に接続され、前記高周波入力信号の周波数において当該所定位置と接地との間に接続された容量として機能する第２のリアクタンス素子と、
をさらに備えることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項6】
前記高周波電力増幅器は、半導体基板に構成され、
前記第１のバイアス回路は、前記第１のトランジスタの前記第２端子に接続された一端と、前記第１バイアス電圧が供給される他端とを有するバイアス線路を有し、
前記高周波電力増幅器の動作中心周波数に対応する前記半導体基板における実効波長をλｇとして、前記バイアス線路の長さは、λｇ／４より短い、
ことを特徴とする請求項１に記載の高周波電力増幅器。
前記第１のバイアス回路は、前記第１のトランジスタの前記第２端子に接続された一端と、前記第１バイアス電圧が供給される他端とを有するバイアス線路を有し、
前記高周波電力増幅器の動作中心周波数に対応する前記半導体基板における実効波長をλｇとして、前記バイアス線路の長さは、λｇ／４より短い、
ことを特徴とする請求項１に記載の高周波電力増幅器。
【請求項7】
前記第２のトランジスタは、当該第２のトランジスタの両端に配置された、前記第３端子を構成する第１電極と第２電極を有し、
前記第１のトランジスタの前記第２端子と前記第１電極との間に接続された第１伝送線路と、
前記第１のトランジスタの前記第２端子と前記第２電極との間に接続された第２伝送線路と、
をさらに備えることを特徴とする請求項１に記載の高周波電力増幅器。
前記第１のトランジスタの前記第２端子と前記第１電極との間に接続された第１伝送線路と、
前記第１のトランジスタの前記第２端子と前記第２電極との間に接続された第２伝送線路と、
をさらに備えることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項8】
前記第１伝送線路は、前記第２端子と前記第１電極との間に、並列に複数設けられ、
前記第２伝送線路は、前記第２端子と前記第２電極との間に、並列に複数設けられている、
ことを特徴とする請求項７に記載の高周波電力増幅器。
前記第２伝送線路は、前記第２端子と前記第２電極との間に、並列に複数設けられている、
ことを特徴とする請求項７に記載の高周波電力増幅器。
【請求項9】
前記第２のトランジスタの前記第３端子に接続された第５端子と、前記第２のトランジスタの前記第４端子に接続された第６端子と、第３制御端子と、を有する第３のトランジスタと、
前記高周波入力信号の周波数において前記第３制御端子と接地との間に接続された容量として機能する第３のリアクタンス素子と、
をさらに備えることを特徴とする請求項１に記載の高周波電力増幅器。
前記高周波入力信号の周波数において前記第３制御端子と接地との間に接続された容量として機能する第３のリアクタンス素子と、
をさらに備えることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項10】
前記第１のリアクタンス素子と前記第３のリアクタンス素子は、それぞれオープンスタブである、
ことを特徴とする請求項９に記載の高周波電力増幅器。
ことを特徴とする請求項９に記載の高周波電力増幅器。
【請求項11】
前記第１のリアクタンス素子は、前記第２制御端子と接地との間に直列接続された伝送線路と容量素子を有し、
前記第３のリアクタンス素子は、前記第３制御端子と接地との間に直列接続された伝送線路と容量素子を有する、
ことを特徴とする請求項９に記載の高周波電力増幅器。
前記第３のリアクタンス素子は、前記第３制御端子と接地との間に直列接続された伝送線路と容量素子を有する、
ことを特徴とする請求項９に記載の高周波電力増幅器。
【請求項12】
前記第２のトランジスタの前記第４端子の電圧を分圧して前記第２制御端子に供給する第１の分圧回路と、
前記第３のトランジスタの前記第６端子の電圧を分圧して前記第３制御端子に供給する第２の分圧回路と、
をさらに備えることを特徴とする請求項９に記載の高周波電力増幅器。
前記第３のトランジスタの前記第６端子の電圧を分圧して前記第３制御端子に供給する第２の分圧回路と、
をさらに備えることを特徴とする請求項９に記載の高周波電力増幅器。
【請求項13】
前記第２のトランジスタは、当該第２のトランジスタの両端に配置された、前記第３端子を構成する第１電極と第２電極を有し、
前記第３のトランジスタは、当該第３のトランジスタの両端に配置された、前記第５端子を構成する第３電極と第４電極を有し、
前記第２のトランジスタと前記第３のトランジスタは、前記第２電極と前記第３電極が隣接するように配置され、
前記第１のトランジスタの前記第２端子と前記第１電極との間に接続された第１伝送線路と、
前記第１のトランジスタの前記第２端子と前記第４電極との間に接続された第２伝送線路と、
をさらに備えることを特徴とする請求項９に記載の高周波電力増幅器。
前記第３のトランジスタは、当該第３のトランジスタの両端に配置された、前記第５端子を構成する第３電極と第４電極を有し、
前記第２のトランジスタと前記第３のトランジスタは、前記第２電極と前記第３電極が隣接するように配置され、
前記第１のトランジスタの前記第２端子と前記第１電極との間に接続された第１伝送線路と、
前記第１のトランジスタの前記第２端子と前記第４電極との間に接続された第２伝送線路と、
をさらに備えることを特徴とする請求項９に記載の高周波電力増幅器。
【請求項14】
前記第１のトランジスタの前記第２端子と前記第２のトランジスタの前記第３端子との間に接続された第１の容量素子と、
前記第２のトランジスタの前記第３端子に第２バイアス電圧を供給する第２のバイアス回路と、
をさらに備えることを特徴とする請求項１～４、６のいずれかに記載の高周波電力増幅器。
前記第２のトランジスタの前記第３端子に第２バイアス電圧を供給する第２のバイアス回路と、
をさらに備えることを特徴とする請求項１～４、６のいずれかに記載の高周波電力増幅器。
【請求項15】
前記第１のトランジスタの前記第２端子と前記第２のトランジスタの前記第３端子との間に、前記第１の容量素子に直列に接続された伝送線路と、
前記伝送線路上の所定位置に接続され、前記高周波入力信号の周波数において当該所定位置と接地との間に接続された容量として機能する第２のリアクタンス素子と、
をさらに備えることを特徴とする請求項１４に記載の高周波電力増幅器。
前記伝送線路上の所定位置に接続され、前記高周波入力信号の周波数において当該所定位置と接地との間に接続された容量として機能する第２のリアクタンス素子と、
をさらに備えることを特徴とする請求項１４に記載の高周波電力増幅器。
【請求項16】
前記第２のトランジスタは、当該第２のトランジスタの両端に配置された、前記第３端子を構成する第１電極と第２電極を有し、
前記第１のトランジスタの前記第２端子と前記第１電極との間に、前記第１の容量素子に直列に接続された第１伝送線路と、
前記第１のトランジスタの前記第２端子と前記第２電極との間に接続された第２の容量素子と、
前記第１のトランジスタの前記第２端子と前記第２電極との間に、前記第２の容量素子に直列に接続された第２伝送線路と、
をさらに備えることを特徴とする請求項１４に記載の高周波電力増幅器。
前記第１のトランジスタの前記第２端子と前記第１電極との間に、前記第１の容量素子に直列に接続された第１伝送線路と、
前記第１のトランジスタの前記第２端子と前記第２電極との間に接続された第２の容量素子と、
前記第１のトランジスタの前記第２端子と前記第２電極との間に、前記第２の容量素子に直列に接続された第２伝送線路と、
をさらに備えることを特徴とする請求項１４に記載の高周波電力増幅器。
【請求項17】
前記第１のトランジスタの前記第２端子と前記第２のトランジスタの前記第３端子との間に接続された第１の容量素子と、
前記第２のトランジスタの前記第３端子に第２バイアス電圧を供給する第２のバイアス回路と、
前記第２のトランジスタの前記第３端子に接続された第５端子と、前記第２のトランジスタの前記第４端子に接続された第６端子と、第３制御端子と、を有する第３のトランジスタと、
前記高周波入力信号の周波数において前記第３制御端子と接地との間に接続された容量として機能する第３のリアクタンス素子と、
をさらに備えることを特徴とする請求項１に記載の高周波電力増幅器。
前記第２のトランジスタの前記第３端子に第２バイアス電圧を供給する第２のバイアス回路と、
前記第２のトランジスタの前記第３端子に接続された第５端子と、前記第２のトランジスタの前記第４端子に接続された第６端子と、第３制御端子と、を有する第３のトランジスタと、
前記高周波入力信号の周波数において前記第３制御端子と接地との間に接続された容量として機能する第３のリアクタンス素子と、
をさらに備えることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項18】
前記第２のトランジスタは、当該第２のトランジスタの両端に配置された、前記第３端子を構成する第１電極と第２電極を有し、
前記第３のトランジスタは、当該第３のトランジスタの両端に配置された、前記第５端子を構成する第３電極と第４電極を有し、
前記第２のトランジスタと前記第３のトランジスタは、前記第２電極と前記第３電極が隣接するように配置され、
前記第１のトランジスタの前記第２端子と前記第１電極との間に、前記第１の容量素子に直列に接続された第１伝送線路と、
前記第１のトランジスタの前記第２端子と前記第４電極との間に接続された第２の容量素子と、
前記第１のトランジスタの前記第２端子と前記第４電極との間に、前記第２の容量素子に直列に接続された第２伝送線路と、
をさらに備えることを特徴とする請求項１７に記載の高周波電力増幅器。
前記第３のトランジスタは、当該第３のトランジスタの両端に配置された、前記第５端子を構成する第３電極と第４電極を有し、
前記第２のトランジスタと前記第３のトランジスタは、前記第２電極と前記第３電極が隣接するように配置され、
前記第１のトランジスタの前記第２端子と前記第１電極との間に、前記第１の容量素子に直列に接続された第１伝送線路と、
前記第１のトランジスタの前記第２端子と前記第４電極との間に接続された第２の容量素子と、
前記第１のトランジスタの前記第２端子と前記第４電極との間に、前記第２の容量素子に直列に接続された第２伝送線路と、
をさらに備えることを特徴とする請求項１７に記載の高周波電力増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、マイクロ波帯およびミリ波帯における高周波電力増幅器に関する。
【背景技術】
【0002】
近年、第５世代の携帯電話ではマイクロ波帯とミリ波帯の周波数帯が使用され、第５世代以降の携帯電話の研究開発では１００ＧＨｚ超の周波数帯での開発が進んでいる。これに伴い、ミリ波帯デバイスには高利得化と高出力化が要求されている。高周波増幅器として、カスコード増幅器が知られている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－５５１４４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１の高周波増幅器では、マイクロ波帯およびミリ波帯において十分な利得と出力電力を得ることが困難である。
【0005】
本開示の例示的な目的の一つは、マイクロ波帯およびミリ波帯における高利得かつ高出力な高周波電力増幅器を提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本開示のある態様の高周波電力増幅器は、接地される第１端子と、高周波入力信号が入力される第１制御端子と、第２端子と、を有する第１のトランジスタと、第１のトランジスタの第２端子に接続された第３端子と、高周波出力信号を出力する第４端子と、第２制御端子と、を有する第２のトランジスタと、第１のトランジスタの第２端子に第１バイアス電圧を供給する第１のバイアス回路と、高周波入力信号の周波数において第２制御端子と接地との間に接続された容量として機能する第１のリアクタンス素子と、を備える。
【0007】
なお、以上の構成要素の任意の組み合わせや、本開示の構成要素や表現を方法、システムなどの間で相互に置換したものもまた、本開示の態様として有効である。
【発明の効果】
【0008】
本開示によれば、マイクロ波帯およびミリ波帯における高利得かつ高出力な高周波電力増幅器を提供できる。
【図面の簡単な説明】
【0009】
【図1】第１の実施の形態の高周波電力増幅器を示す回路図である。
【図2】小信号領域における高周波電力増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す図である。
【図3】大信号特性の入力電力依存性を示す図である。
【図4】第１の実施の形態の第１の変形例の高周波電力増幅器を示す回路図である。
【図5】インピーダンスＺｓとインピーダンスＺｇを示す図である。
【図6】第１の実施の形態の第１の変形例の高周波特性を示す図である。
【図7】第１の実施の形態の第２の変形例の高周波電力増幅器を示す回路図である。
【図8】第１の実施の形態の第３の変形例の高周波電力増幅器を示す回路図である。
【図9】第２の実施の形態の高周波電力増幅器を示す回路図である。
【図12】第２の実施の形態の第１の変形例の高周波電力増幅器を示す回路図である。
【図13】第２の実施の形態の第２の変形例の高周波電力増幅器を示す回路図である。
【図14】第３の実施の形態の高周波電力増幅器を示す回路図である。
【図17】第３の実施の形態の第１の変形例の高周波電力増幅器を示す回路図である。
【図18】第３の実施の形態の第２の変形例の高周波電力増幅器を示す回路図である。
【図19】第３の実施の形態の第３の変形例の高周波電力増幅器を示す回路図である。
【図20】第４の実施の形態の高周波電力増幅器を示す回路図である。
【図21】小信号領域における高周波電力増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す図である。
【図22】大信号特性の入力電力依存性を示す図である。
【図23】第４の実施の形態の第１の変形例の高周波電力増幅器を示す回路図である。
【図24】第５の実施の形態の高周波電力増幅器を示す回路図である。
【図26】第５の実施の形態の第１の変形例の高周波電力増幅器を示す回路図である。
【図27】第６の実施の形態の高周波電力増幅器を示す回路図である。
【図30】第６の実施の形態の第１の変形例の高周波電力増幅器を示す回路図である。
【図31】第６の実施の形態の第２の変形例の高周波電力増幅器を示す回路図である。
【図33】比較例の高周波増幅器の回路図である。
【発明を実施するための形態】
【0010】
本発明者らは、高周波電力増幅器について研究し、以下の知見を得た。図３３は、比較例の高周波増幅器１Ｘの回路図である。比較例の高周波増幅器１Ｘは、特許文献１に記載の技術に基づく。
【0011】
高周波増幅器１Ｘは、信号入力部ＩＮ、ソース接地のＦＥＴ１２１、交流ゲート接地のＦＥＴ１２２、ＦＥＴ１２１のゲートバイアス部１２３、ＦＥＴ１２２のドレインバイアス部１２７、ＦＥＴ１２２のゲートバイアス部１２５、ＦＥＴ１２２の交流接地用キャパシタ１２４、信号出力部ＯＵＴ、および接続点バイアス部１３１を備える。
【0012】
接続点バイアス部１３１は、ＦＥＴ１２１のドレインバイアス電圧を印加する。これにより、両方のＦＥＴ１２１、ＦＥＴ１２２におけるドレインバイアス電圧を互いに独立かつ自由に設定できる。
【0013】
一方、ＲＦ信号に関しては、両方のＦＥＴ１２１、ＦＥＴ１２２のドレインＲＦ電圧を重畳することができる。すなわち、カスコード回路における特徴である２個のＦＥＴのドレインＲＦ電圧の重畳による高出力化を、バイアス電圧の選定により、高電力のもとで実現することができる。さらに、比較例の形態のカスコード回路を用いた増幅器では、比較的低周波では安定した増幅動作が可能である。また、両ＦＥＴ１２１、ＦＥＴ１２２のドレイン電圧および電流は互いに独立して自由に設定できるため、ＦＥＴ１２１を高効率動作のゲートバイアス電圧に設定し、ゲート・ソース間の信号入力電圧が大きいＦＥＴ１２２を低ひずみ動作のゲートバイアス電圧に設定することで、高効率かつ低ひずみ動作のカスコード回路を実現できる。
【0014】
本発明者らは、上記の高周波増幅器１Ｘには以下の課題があることを認識した。高周波増幅器１Ｘを一般的なマイクロ波帯以上の高出力増幅器、つまり電力増幅器として用いる場合、上述のようにＦＥＴ１２２は交流接地用キャパシタ１２４でゲート接地されているため、利得が高く、入出力インピーダンスは不安定領域になってしまう。加えて、ＦＥＴ１２２をゲート接地してしまうと、ゲートには電圧振幅が生じず、高出力増幅器としては必ずしも好適な回路構成ではない。一般的にマイクロ波帯以上の周波数では、ゲート接地のＦＥＴ１２２を交流接地する場合、小信号増幅器では、交流接地用キャパシタ１２４と直列に小さな抵抗素子を入れて安定化し、カスコード回路の不安定性の課題に対しては対処されてきた。
【0015】
本発明者らは、これらの知見に基づいて研究を重ね、ソース接地のＦＥＴのドレインにバイアス電圧を供給する構成において、ゲート接地のＦＥＴのゲート端子を接地に高周波短絡することなく、適当なリアクタンス成分を持つ容量成分を介して接地することで、マイクロ波帯、ミリ波帯において増幅器の利得と出力電力を改善できることを見出した。実施の形態は、このような思索に基づいて案出されたもので、以下にその具体的な構成を説明する。
【0016】
以下、図面を参照しながら、本開示を実施するための形態について詳細に説明する。なお、説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。
【0017】
以下、それぞれの実施の形態の高周波電力増幅器は、マイクロ波帯およびミリ波帯で動作する高出力増幅器であり、一例としてモノリシックマイクロ波集積回路（MMIC：Monolithic Microwave Integrated Circuit）で構成される形態で説明する。
【0018】
（第１の実施の形態）
図１は、第１の実施の形態の高周波電力増幅器１を示す回路図である。高周波電力増幅器１は、基本増幅器、即ち単位増幅器であることから、前段にはドライブ段を備えることが想定される。また、複数の高周波電力増幅器１が電力合成器で並列接続されてもよい。
図１は、第１の実施の形態の高周波電力増幅器１を示す回路図である。高周波電力増幅器１は、基本増幅器、即ち単位増幅器であることから、前段にはドライブ段を備えることが想定される。また、複数の高周波電力増幅器１が電力合成器で並列接続されてもよい。
【0019】
［基本構成］
図１に示すように、高周波電力増幅器１は、入力端子１１ａ、出力端子１１ｂ、第１のＦＥＴ１０１、第２のＦＥＴ１０２、オープンスタブ１０、伝送線路１２、入力整合回路１３、ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂ、ゲートバイアス回路１５ｃ、ドレインバイアス回路１５ｄ、および出力整合回路１４を備える。高周波電力増幅器１は、半導体基板８上に構成される。
図１に示すように、高周波電力増幅器１は、入力端子１１ａ、出力端子１１ｂ、第１のＦＥＴ１０１、第２のＦＥＴ１０２、オープンスタブ１０、伝送線路１２、入力整合回路１３、ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂ、ゲートバイアス回路１５ｃ、ドレインバイアス回路１５ｄ、および出力整合回路１４を備える。高周波電力増幅器１は、半導体基板８上に構成される。
【0020】
入力端子１１ａは、容量素子４５と入力整合回路１３を介して、ソース接地された第１のＦＥＴ１０１のゲート端子に接続される。以下、容量素子は、例えばＭＩＭ（Metal - Insulator - Metal）容量である。
【0021】
入力整合回路１３は、一例として、２つの入力側伝送線路３７ａ，３７ａ、スタブ線路３５、および容量素子４６を有する。スタブ線路３５は、一端が２つの入力側伝送線路３７ａ，３７ａの接続点に接続され、他端が容量素子４６を介して接地９に接続される。スタブ線路３５は、ミリ波回路では、容量素子４６の引き出し部の接続線路部でもあってもよいし、容量素子４６とは別の伝送線路であってもよい。
【0022】
第１のＦＥＴ１０１のゲート端子には、ゲート電圧Ｖｇ１を供給するゲートバイアス回路１５ａも接続される。ゲートバイアス回路１５ａは、容量素子４６およびバイアス線路３６を有する。バイアス線路３６は、λｇ／４以下の長さを有する。λｇは、高周波電力増幅器１の動作中心周波数に対応する半導体基板８における実効波長である。バイアス線路３６の長さをλｇ／４未満に設定し、ショートスタブであるバイアス線路３６が入力整合回路１３の一部を兼ねてもよい。
【0023】
ドレインバイアス回路１５ｂは、第１のＦＥＴ１０１のドレイン端子にドレイン電圧Ｖｄ１をバイアス電圧として供給する。ドレインバイアス回路１５ｂは、容量素子４６およびバイアス線路３６を有する。バイアス線路３６は、第１のＦＥＴ１０１のドレイン端子に接続された一端と、ドレイン電圧Ｖｄ１が供給される他端とを有する。このバイアス線路３６も、λｇ／４以下の長さを有し、伝送線路１２による整合回路の一部を兼ねてもよい。ドレインバイアス回路１５ｂは、本開示における第１のバイアス回路に相当する。
【0024】
入力整合回路１３、ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂは、公知の構成であるため、これ以上の説明は省略する。
【0025】
第１のＦＥＴ１０１は、入力端子１１ａに入力された高周波入力信号を増幅し、増幅した信号をドレイン端子から伝送線路１２を介して第２のＦＥＴ１０２のソース端子に供給する。伝送線路１２は、第１のＦＥＴ１０１のドレイン端子と、第２のＦＥＴ１０２のソース端子との間に接続されている。伝送線路１２は、第１のＦＥＴ１０１のドレインと第２のＦＥＴ１０２との間のインピーダンスを調整する。
【0026】
ゲート接地構成の第２のＦＥＴ１０２は、第１のＦＥＴ１０１にカスコード接続され、ドレイン端子から高周波出力信号を出力する。この高周波出力信号は、出力整合回路１４、容量素子４５を介して、出力端子１１ｂから出力される。
【0027】
第２のＦＥＴ１０２のゲート端子には、オープンスタブ１０が接続されている。オープンスタブ１０の長さＬｇは、Ｌｇ＜λｇ／４である。オープンスタブ１０は、高周波入力信号の周波数においてゲート端子と接地９との間に接続された容量として機能する第１のリアクタンス素子の一例である。高周波入力信号の周波数において、オープンスタブ１０のリアクタンスは、１０Ω以上の有限の値であり、実験またはシミュレーションにより適宜定めることができる。第２のＦＥＴ１０２は、厳密にはゲート接地ではないが、構成および配置上、ゲート接地構成と呼ぶ。
【0028】
ゲートバイアス回路１５ｃは、第２のＦＥＴ１０２のゲート端子に、ゲート電圧であるコントロール電圧Ｖｃｏｎｔをバイアス電圧として供給する。ゲートバイアス回路１５ｃは、一端が第２のＦＥＴ１０２のゲート端子に接続され、他端にコントロール電圧Ｖｃｏｎｔが供給される抵抗Ｒｇ、および、抵抗Ｒｇの他端と接地９との間に接続されるバイパスコンデンサである容量素子４６を有する。
【0029】
出力整合回路１４は、入力整合回路１３と同様の構成であり、２つの出力側伝送線路３７ｂ，３７ｂ、スタブ線路３５、および容量素子４６を有する。
【0030】
第２のＦＥＴ１０２のドレイン端子には、ドレイン電圧Ｖｄ２を供給するドレインバイアス回路１５ｄも接続される。ドレインバイアス回路１５ｄは、容量素子４６およびバイアス線路３６を有する。このバイアス線路３６も、λｇ／４以下の長さを有し、出力整合回路１４の一部を兼ねてもよい。出力整合回路１４とドレインバイアス回路１５ｄは、公知の構成であるため、これ以上の説明は省略する。
【0031】
第１のＦＥＴ１０１は、本開示における第１のトランジスタの一例である。第１のＦＥＴ１０１のソース端子は、本開示における第１端子の一例である。第１のＦＥＴ１０１のドレイン端子は、本開示における第２端子の一例である。第１のＦＥＴ１０１のゲート端子は、本開示における第１制御端子の一例である。
【0032】
第２のＦＥＴ１０２は、本開示における第２のトランジスタの一例である。第２のＦＥＴ１０２のソース端子は、本開示における第３端子の一例である。第２のＦＥＴ１０２のドレイン端子は、本開示における第４端子の一例である。第２のＦＥＴ１０２のゲート端子は、本開示における第２制御端子の一例である。
【0033】
なお、第１のＦＥＴ１０１、第２のＦＥＴ１０２の代わりに、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等のバイポーラトランジスタを用いてもよい。この場合、図１の構成においてソース端子をエミッタ端子に、ゲート端子をベース端子に、ドレイン端子をコレクタ端子に置き換えてよい。
【0034】
［高周波特性］
図２は、小信号領域における高周波電力増幅器１の高周波利得と入出力のリターンロスの周波数依存性を示す。図２（ａ）は、比較例の特性を示し、図２（ｂ）は、第１の実施の形態の特性を示す。図２は、比較例と本実施の形態で同一のＦＥＴのモデルを用いたシミュレーション結果を示す。
図２は、小信号領域における高周波電力増幅器１の高周波利得と入出力のリターンロスの周波数依存性を示す。図２（ａ）は、比較例の特性を示し、図２（ｂ）は、第１の実施の形態の特性を示す。図２は、比較例と本実施の形態で同一のＦＥＴのモデルを用いたシミュレーション結果を示す。
【0035】
ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂ、ドレインバイアス回路１５ｄでは、動作中心周波数１００ＧＨｚで、バイアス線路３６の長さをλｇ／４（＝３１０μｍ）としている。
【0036】
比較例の構成では、ＦＥＴ１２２のゲート端子の交流接地用キャパシタ１２４を１００ＧＨｚで短絡容量として機能する１ｐＦとしている。実施の形態では、オープンスタブ１０の長さＬｇをλｇ／４より短い１６０μｍとしている。
【0037】
図２（ａ）に示すように、比較例では、１００ＧＨｚでは利得を持たせることができず、９０ＧＨｚ程度で利得を有する特性となる。一方、図２（ｂ）に示すように、実施の形態では、所望の１００ＧＨｚで利得６．９ｄＢであり、概ね良好な利得特性と入出力リターンロス特性を有している。
【0038】
図３は、大信号特性の入力電力依存性を示す。図３（ａ）は、１００ＧＨｚにおける比較例の特性を示し、図３（ｂ）は、１００ＧＨｚにおける第１の実施の形態の特性を示す。図３（ａ）に示す比較例では、利得を持たず電力増幅器として機能せず、入力電力ｒｆｉｎ＝２０ｄＢｍで出力電力Ｐｏｕｔ＝１１．１ｄＢｍとなっている。図３（ｂ）に示す実施の形態では、例えば入力電力ｒｆｉｎ＝１５ｄＢｍで出力電力Ｐｏｕｔ＝２０．１ｄＢｍが得られており、飽和出力はＰｏｕｔ＝２１．４ｄＢｍとなり、高い出力電力特性が得られている。
【0039】
［効果］
本実施の形態では、第１のＦＥＴ１０１のドレイン端子にバイアス電圧を供給するカスコード接続タイプの高出力増幅器において、ゲート接地構成の第２のＦＥＴ１０２のゲート端子を接地９に高周波短絡することなく、オープンスタブ１０により当該ゲート端子に対して有限の容量成分で適当なリアクタンス成分を与えている。そのため、第２のＦＥＴ１０２のゲート端子に電圧振幅を与えられる。これにより、第２のＦＥＴ１０２の出力インピーダンスを大きくし、負荷線を倒すことができ、その結果、出力振幅も大きくすることができ、高出力特性を得ることが可能となる。安定性を高め、利得を高め、広帯域化することもできる。
本実施の形態では、第１のＦＥＴ１０１のドレイン端子にバイアス電圧を供給するカスコード接続タイプの高出力増幅器において、ゲート接地構成の第２のＦＥＴ１０２のゲート端子を接地９に高周波短絡することなく、オープンスタブ１０により当該ゲート端子に対して有限の容量成分で適当なリアクタンス成分を与えている。そのため、第２のＦＥＴ１０２のゲート端子に電圧振幅を与えられる。これにより、第２のＦＥＴ１０２の出力インピーダンスを大きくし、負荷線を倒すことができ、その結果、出力振幅も大きくすることができ、高出力特性を得ることが可能となる。安定性を高め、利得を高め、広帯域化することもできる。
【0040】
前述の比較例では、ゲート接地構成のＦＥＴ１２２のゲート端子を接地に高周波短絡しているため、出力インピーダンスを高くすることができず、動負荷線は立ってしまい高出力特性は得られない。加えて、カスコード特性の課題点の１つである不安定条件を満たしやすく、かつ、利得が高くなる半面、同一ＦＥＴでの利得帯域幅積は一定であることから、より高い周波数で動作させることは難しくなり、ミリ波およびテラヘルツ帯で好適な構成とは言えない。
【0041】
さらに、本実施の形態では、整合回路が誘導性スタブで構成できる場合、ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂ、ドレインバイアス回路１５ｄにおいて、λｇ／４より短いバイアス線路３６を用いることで、整合回路の一部を兼ねることも可能であり、高周波電力増幅器１を小型化できる。整合回路が容量性スタブで構成される場合、バイアス線路３６はλｇ／４線路とし、入力整合回路１３と出力整合回路１４の様に、伝送線路とスタブと容量素子で整合を取ったほうが小型化かつ低損失化できる。
【0042】
また、本実施の形態では、第１のＦＥＴ１０１と第２のＦＥＴ１０２では、それぞれ独立してドレイン電流を流せるため、第１のＦＥＴ１０１のゲート幅Ｗｇ１と、第２のＦＥＴ１０２のゲート幅Ｗｇ２との関係をＷｇ１＜Ｗｇ２として、第２のＦＥＴ１０２のドレイン電流を第１のＦＥＴ１０１のドレイン電流より大きくすることにより、さらに高出力化できる。加えて、第１のＦＥＴ１０１のゲート幅Ｗｇ１を小さくすることにより、最大発振周波数ｆｍａｘが大きくなるため、初段の第１のＦＥＴ１０１の利得を大きくすることができ、より周波数の高いマイクロ波帯、ミリ波帯、およびテラヘルツ帯で有利な構成となる。
【0043】
（第１の実施の形態の第１の変形例）
図４は、第１の実施の形態の第１の変形例の高周波電力増幅器１ａを示す回路図である。図１の構成との相違点は、伝送線路１２上、即ち伝送線路１２を構成する伝送線路１２ａと伝送線路１２ｂとの接続点に、λｇ／４未満の適切な長さのオープンスタブ２３が設けられている点である。ここでは、オープンスタブ２３の長さは１８５μｍ（＜λｇ／４）であり、容量性である。オープンスタブ２３は、伝送線路１２上の所定位置に接続され、高周波入力信号の周波数において当該所定位置と接地９との間に接続された容量として機能する第２のリアクタンス素子の一例である。
図４は、第１の実施の形態の第１の変形例の高周波電力増幅器１ａを示す回路図である。図１の構成との相違点は、伝送線路１２上、即ち伝送線路１２を構成する伝送線路１２ａと伝送線路１２ｂとの接続点に、λｇ／４未満の適切な長さのオープンスタブ２３が設けられている点である。ここでは、オープンスタブ２３の長さは１８５μｍ（＜λｇ／４）であり、容量性である。オープンスタブ２３は、伝送線路１２上の所定位置に接続され、高周波入力信号の周波数において当該所定位置と接地９との間に接続された容量として機能する第２のリアクタンス素子の一例である。
【0044】
第２のＦＥＴ１０２のソース端子から第２のＦＥＴ１０２側をみた段間のインピーダンスをＺｇとし、第２のＦＥＴ１０２のソース端子から第１のＦＥＴ１０１側をみた段間のインピーダンスをＺｓとする。図１と図４に、インピーダンスＺｓ、Ｚｇの方向を示す。
【0045】
図５は、インピーダンスＺｓとインピーダンスＺｇを示す。図５（ａ）は、第１の実施の形態を示し、図５（ｂ）は、第１の変形例を示す。図５（ａ）、（ｂ）に示すように、第２のＦＥＴ１０２側をみたインピーダンスＺｇは、同回路であるため両者同特性である。一方、第１のＦＥＴ１０１側をみたインピーダンスＺｓは、オープンスタブ２３の有無により図５（ａ）、（ｂ）で異なる。図５（ｂ）に示すように、伝送線路１２の途中地点にオープンスタブ２３を設けることにより、第１のＦＥＴ１０１のドレイン側をみたインピーダンスＺｓの所望周波数ｆ＝１００ＧＨｚのｍ９点は、インピーダンスチャートの中心側へ近づく。そのため、第２のＦＥＴ１０２のソース端子をみたインピーダンスＺｇのｍ１０点と共役整合状態に近づけることができ、利得と出力電力をより高くすることできる。
【0046】
加えて、第２のＦＥＴ１０２がゲート接地構成であるため、もともと入力インピーダンスが数１０Ω程度であり、第２のＦＥＴ１０２のソース端子をみたインピーダンスＺｇは、比較的、低インピーダンスの特性を有する。これにより、容量性のオープンスタブ２３により、広帯域にインピーダンスの整合状態に近づけることができ、より広帯域化することができる。
【0047】
図６は、第１の実施の形態の第１の変形例の高周波特性を示す。図６（ａ）の利得と入出力リターンロスの周波数依存性に示すように、１００ＧＨｚでＧａｉｎ＝８．７ｄＢである。図６（ｂ）の大信号特性の入力電力依存性に示すように、飽和出力Ｐｏｕｔ＝２１．８ｄＢｍである。よって、第１の変形例では、図２（ｂ）、図３（ｂ）の第１の実施の形態と比較し、より優れた高周波特性となっている。
【0048】
（第１の実施の形態の第２の変形例）
図７は、第１の実施の形態の第２の変形例の高周波電力増幅器１ｂを示す回路図である。第２の変形例では、第１の実施の形態のオープンスタブ１０に替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成している。容量素子２０ｂと伝送線路２０ａは、第２のＦＥＴ１０２のゲート端子と接地９との間に直列接続されている。伝送線路２０ａは、容量素子２０ｂの引き出し部であってもよい。この場合、第１のリアクタンス素子のリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
図７は、第１の実施の形態の第２の変形例の高周波電力増幅器１ｂを示す回路図である。第２の変形例では、第１の実施の形態のオープンスタブ１０に替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成している。容量素子２０ｂと伝送線路２０ａは、第２のＦＥＴ１０２のゲート端子と接地９との間に直列接続されている。伝送線路２０ａは、容量素子２０ｂの引き出し部であってもよい。この場合、第１のリアクタンス素子のリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
【0049】
（第１の実施の形態の第３の変形例）
図８は、第１の実施の形態の第３の変形例の高周波電力増幅器１ｃを示す回路図である。第３の変形例では、第１の実施の形態のゲートバイアス回路１５ｃに替えて、分圧回路１５ｓが設けられ、セルフバイアス構成としている。第２のＦＥＴ１０２のゲート端子に流れる電流が微小であることから、分圧回路１５ｓは、第２のＦＥＴ１０２のドレイン端子の電圧を分圧してゲート端子に供給する。
図８は、第１の実施の形態の第３の変形例の高周波電力増幅器１ｃを示す回路図である。第３の変形例では、第１の実施の形態のゲートバイアス回路１５ｃに替えて、分圧回路１５ｓが設けられ、セルフバイアス構成としている。第２のＦＥＴ１０２のゲート端子に流れる電流が微小であることから、分圧回路１５ｓは、第２のＦＥＴ１０２のドレイン端子の電圧を分圧してゲート端子に供給する。
【0050】
分圧回路１５ｓは、それぞれ１ｋΩ以上の高抵抗である第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２を有する。第１の抵抗素子Ｒ１は、第２のＦＥＴ１０２のゲート端子と接地９との間に接続される。第２の抵抗素子Ｒ２は、第２のＦＥＴ１０２のゲート端子とドレイン端子との間に接続される。望ましくは、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２は、それぞれ１０ｋΩ程度である。分圧比（＝Ｒ２／Ｒ１）は、１±０．３としてもよい。第１の実施の形態では、第２のＦＥＴ１０２にはゲート電圧Ｖｃｏｎｔ１を高周波電力増幅器の外部から供給する必要があるが、本変形例ではゲート電圧Ｖｃｏｎｔ１を外部から供給する必要がない。この構成により、高周波電力増幅器１ｃに供給する電源数を少なくでき、より簡素な構成にでき、小型化できる。
【0051】
（第２の実施の形態）
第１の実施の形態では、第１のＦＥＴ１０１と第２のＦＥＴ１０２との間は１本の伝送線路１２で接続されているが、第２の実施の形態では、２本の伝送線路で接続される。以下、第１の実施の形態との相違点を中心に説明する。
第１の実施の形態では、第１のＦＥＴ１０１と第２のＦＥＴ１０２との間は１本の伝送線路１２で接続されているが、第２の実施の形態では、２本の伝送線路で接続される。以下、第１の実施の形態との相違点を中心に説明する。
【0052】
［構成］
図９は、第２の実施の形態の高周波電力増幅器２を示す回路図である。一般的に、ＦＥＴのソース電極は、ドレイン電極の両側に２個存在し、これらのソース電極がエアブリッジで接続されてソース端子を構成する。そのため、カスコード接続する場合、図１の例では、第１のＦＥＴ１０１のドレイン端子から伝送線路１２で第２のＦＥＴ１０２の一方のソース電極に接続され、第２のＦＥＴ１０２の他方のソース電極は開放（オープン）される。開放とは、伝送線路１２が直接的に接続されないことを表す。しかしながら、高出力化のためにＦＥＴの複数のゲート電極を束ねてゲート端子を構成したマルチフィンガータイプのＦＥＴの場合、２個のソース電極間の距離が長くなるため、片側のソース電極を開放してしまうと、高周波特性を低下させる要因になる可能性がある。
図９は、第２の実施の形態の高周波電力増幅器２を示す回路図である。一般的に、ＦＥＴのソース電極は、ドレイン電極の両側に２個存在し、これらのソース電極がエアブリッジで接続されてソース端子を構成する。そのため、カスコード接続する場合、図１の例では、第１のＦＥＴ１０１のドレイン端子から伝送線路１２で第２のＦＥＴ１０２の一方のソース電極に接続され、第２のＦＥＴ１０２の他方のソース電極は開放（オープン）される。開放とは、伝送線路１２が直接的に接続されないことを表す。しかしながら、高出力化のためにＦＥＴの複数のゲート電極を束ねてゲート端子を構成したマルチフィンガータイプのＦＥＴの場合、２個のソース電極間の距離が長くなるため、片側のソース電極を開放してしまうと、高周波特性を低下させる要因になる可能性がある。
【0053】
そこで、本実施の形態では、より高周波特性や電力特性を向上させるために、第１伝送線路１２ｃは、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース電極Ｓ１との間に接続され、第２伝送線路１２ｄは、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース電極Ｓ２との間に接続される。
【0054】
図１０は、図９の高周波電力増幅器２の一部のレイアウト図である。図９と図１０において、１：１に対応する構成に同じ符号を付している。図１０は、第２のＦＥＴ１０２の周辺のレイアウト例を示し、伝送線路をマイクロストリップ線路で構成した例である。図１０において、図９に示す接地９は、ビアホール３０と、ビアホール３０を取り囲む導体３１によって、半導体基板８の表面のパターンが半導体基板８の裏面の接地導体に電気的に接続されることを表す。
【0055】
図１０に示すように、ソース電極Ｓ１とソース電極Ｓ２は、第２のＦＥＴ１０２の両端に配置される。ソース電極Ｓ１は、本開示における第１電極に相当し、ソース電極Ｓ２は、本開示における第２電極に相当する。第１伝送線路１２ｃと第２伝送線路１２ｄは、２本ずつ設けられる。つまり、第１伝送線路１２ｃは、第１のＦＥＴ１０１のドレイン端子Ｄ１とソース電極Ｓ１との間に、並列に複数設けられる。第２伝送線路１２ｄは、ドレイン端子Ｄ１とソース電極Ｓ２との間に、並列に複数設けられる。このような構成では、第２のＦＥＴ１０２の周辺の電極の配線を、より対称性の高い配置にでき、低損失で位相特性の優れた構成とすることができる。ここで、２本ずつの伝送線路を用いた理由は、線路を低い特性インピーダンスの線路とするためである。なお、２本の伝送線路の線路長は、２本の伝送線路の中心線ＬＬに沿った長さとする。
【0056】
第１の実施の形態の第１の変形例のオープンスタブ２３と同様の作用で、インピーダンスＺｓはインピーダンスチャートのより内部にくるため、第１伝送線路１２ｃと第２伝送線路１２ｄの配線長を長くしても高周波特性の変化が小さくなる。そのため、第１伝送線路１２ｃと第２伝送線路１２ｄの配線長を長くすることも可能となり、ミリ波帯でのＭＭＩＣレイアウトに適した配線長とすることができる。
【0057】
ここでは２本ずつの第１伝送線路１２ｃと第２伝送線路１２ｄを用いたが、３本ずつ、４本ずつ等の複数本の線路で伝送線路１２を構成してもよい。これにより、ミリ波帯、サブテラヘルツ帯でのレイアウト、配置を可能とし、線路長に対する位相感度をなだらかにすることができ、さらに損失を低減する効果が生じる。なお、１本ずつの第１伝送線路１２ｃと第２伝送線路１２ｄを用いてもよい。
【0058】
［高周波特性］
図１１は、図９の高周波電力増幅器２の高周波特性を示す。図１１（ａ）は、利得と入出力リターンロスの周波数依存性を示し、図１１（ｂ）は、大信号特性の入力電力依存性を示し、図１１（ｃ）は、インピーダンスを示す。
図１１は、図９の高周波電力増幅器２の高周波特性を示す。図１１（ａ）は、利得と入出力リターンロスの周波数依存性を示し、図１１（ｂ）は、大信号特性の入力電力依存性を示し、図１１（ｃ）は、インピーダンスを示す。
【0059】
図１１（ｃ）において、第２のＦＥＴ１０２側をみたインピーダンスＺｇは、図５（ａ）、（ｂ）の特性と同様である。一方、第１のＦＥＴ１０１側をみたインピーダンスＺｓは、図５（ａ）の１本の伝送線路１２を用いた場合のインピーダンスＺｓとは異なり、所望周波数ｆ＝１００ＧＨzのｍ９点は、インピーダンスチャート内のより中心点側に来ており、ｆ＝１００ＧＨｚでｍ９点とｍ１０点は近づき、共役整合状態により近くなってきている。
【0060】
図１１（ａ）に示すように、１００ＧＨｚでＧａｉｎ＝８．１ｄＢであり、図１１（ｂ）に示すように、飽和出力Ｐｏｕｔ＝２１．８ｄＢｍであり、図２の第１の実施の形態と比較し、より広帯域特性を有し、より優れた高周波特性となっている。
【0061】
なお、第１伝送線路１２ｃと第２伝送線路１２ｄのそれぞれに、第１の実施の形態の第１の変形例のオープンスタブ２３が接続されてもよい。
【0062】
（第２の実施の形態の第１の変形例）
図１２は、第２の実施の形態の第１の変形例の高周波電力増幅器２ａを示す回路図である。第１の変形例では、第２の実施の形態のオープンスタブ１０に替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成している。この場合、第１のリアクタンス素子のリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
図１２は、第２の実施の形態の第１の変形例の高周波電力増幅器２ａを示す回路図である。第１の変形例では、第２の実施の形態のオープンスタブ１０に替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成している。この場合、第１のリアクタンス素子のリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
【0063】
（第２の実施の形態の第２の変形例）
図１３は、第２の実施の形態の第２の変形例の高周波電力増幅器２ｂを示す回路図である。第２の変形例では、第２の実施の形態のゲートバイアス回路１５ｃに替えて、分圧回路１５ｓが設けられ、セルフバイアス構成としている。分圧回路１５ｓは、第２のＦＥＴ１０２のドレイン端子の電圧を分圧してゲート端子に供給する。分圧回路１５ｓの構成は、第１の実施の形態の第３の変形例と同様である。この構成により、高周波電力増幅器２ｂに供給する電源数を少なくでき、より簡素な構成にでき、小型化できる。
図１３は、第２の実施の形態の第２の変形例の高周波電力増幅器２ｂを示す回路図である。第２の変形例では、第２の実施の形態のゲートバイアス回路１５ｃに替えて、分圧回路１５ｓが設けられ、セルフバイアス構成としている。分圧回路１５ｓは、第２のＦＥＴ１０２のドレイン端子の電圧を分圧してゲート端子に供給する。分圧回路１５ｓの構成は、第１の実施の形態の第３の変形例と同様である。この構成により、高周波電力増幅器２ｂに供給する電源数を少なくでき、より簡素な構成にでき、小型化できる。
【0064】
（第３の実施の形態）
第３の実施の形態では、ゲート接地構成のＦＥＴとして、並列接続された２つのＦＥＴを用いる。以下、第１の実施の形態との相違点を中心に説明する。
第３の実施の形態では、ゲート接地構成のＦＥＴとして、並列接続された２つのＦＥＴを用いる。以下、第１の実施の形態との相違点を中心に説明する。
【0065】
図１４は、第３の実施の形態の高周波電力増幅器３を示す回路図である。図１５は、図１４の高周波電力増幅器３の一部のレイアウト図である。図１５は、第２のＦＥＴ１０２ａ、第３のＦＥＴ１０２ｂの周辺のレイアウト例を示す。
【0066】
本実施形態では、第１のＦＥＴ１０１のゲート幅はＷ、具体的にはＷ＝４０μｍｘ４（単位ゲート幅ｘフィンガー数）であり、第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂのそれぞれのゲート幅はＷ／２、具体的にはＷ＝４０μｍｘ２（単位ゲート幅ｘフィンガー数）であるが、この関係に限定されない。
【0067】
図１５に示すように、レイアウトとしては、後段のゲート接地構成のＦＥＴのゲート幅を、小フィンガー数の第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂを並列接続して構成している。伝送線路１２ｅ、１２ｆの中心線９９に対して、第２のＦＥＴ１０２ａのソース電極Ｓａ２と、第３のＦＥＴ１０２ｂのソース電極Ｓｂ１とが線対称に配置される。ソース電極Ｓａ２とソース電極Ｓｂ１は隣接する。エアブリッジ８０で接続された第２のＦＥＴ１０２ａのソース電極Ｓａ１と、第３のＦＥＴ１０２ｂのソース電極Ｓｂ２は、開放端子のオープンとなっている。
【0068】
第２のＦＥＴ１０２ａのゲート端子Ｇａには、オープンスタブ１０ｂが接続される。第３のＦＥＴ１０２ｂのゲート端子Ｇｂには、オープンスタブ１０ｃが接続される。オープンスタブ１０ｃは、高周波入力信号の周波数においてゲート端子Ｇｂと接地９との間に接続された容量として機能する第３のリアクタンス素子の一例である。
【0069】
一方のゲートバイアス回路１５ｃは、第２のＦＥＴ１０２ａのゲート端子にコントロール電圧Ｖｃｏｎｔ２をバイアス電圧として供給する。他方のゲートバイアス回路１５ｃは、第３のＦＥＴ１０２ｂのゲート端子にコントロール電圧Ｖｃｏｎｔ１をバイアス電圧として供給する。
【0070】
第２のＦＥＴ１０２ａのドレイン端子には、伝送線路３７ｂｂとオープンスタブ３５ｂで構成された出力整合回路が接続される。第３のＦＥＴ１０２ｂのドレイン端子には、伝送線路３７ｂａとオープンスタブ３５ａで構成された出力整合回路が接続される。２つの出力整合回路の出力信号は、電力合成器３８で合成され、合成された信号は、容量素子４５、出力端子１１ｂを介して高周波出力信号として出力される。
【0071】
電力合成器３８と容量素子４５の間に接続されたドレインバイアス回路１５ｄは、第２のＦＥＴ１０２ａのドレイン端子と第３のＦＥＴ１０２ｂのドレイン端子にドレイン電圧Ｖｄ２を供給する。
【0072】
図１５に示すレイアウトでは、伝送線路１２ｅと伝送線路１２ｆは、それぞれ２本の伝送線路で構成している。第２の実施形態と同様に、複数本の伝送線路で構成することで全体として伝送線路の特性インピーダンスを低下させることにより、第１のＦＥＴ１０１のドレイン側をみたインピーダンスを低下させて、インピーダンスチャートのより内部にもってくることができる。２本、３本等の複数本の線路で伝送線路１２ｅ，１２ｆのそれぞれを構成してもよい。このことにより、伝送線路１２ｅと伝送線路１２ｆを長くすることができ、ＭＭＩＣレイアウトに適した配線長とすることができる。これにより、ミリ波帯、サブテラヘルツ帯でのレイアウト、配置を可能とし、線路長に対する位相感度をなだらかにすることができ、さらに、損失を低減する効果が生じる。なお、伝送線路１２ｅと伝送線路１２ｆは、それぞれ１本であってもよい。
【0073】
伝送線路１２ｅと伝送線路１２ｆの間にオープンスタブ２３が接続されている。オープンスタブ２３は任意である。
【0074】
第３のＦＥＴ１０２ｂは、本開示における第３のトランジスタの一例である。第３のＦＥＴ１０２ｂのソース端子は、本開示における第５端子の一例である。第３のＦＥＴ１０２ｂのドレイン端子は、本開示における第６端子の一例である。第３のＦＥＴ１０２ｂのゲート端子は、本開示における第３制御端子の一例である。
【0075】
［高周波特性］
図１６は、図１４の高周波電力増幅器３の高周波特性を示す。図１６（ａ）は、利得と入出力リターンロスの周波数依存性を示し、図１６（ｂ）は、大信号特性の入力電力依存性を示し、図１６（ｃ）は、インピーダンスを示す。
図１６は、図１４の高周波電力増幅器３の高周波特性を示す。図１６（ａ）は、利得と入出力リターンロスの周波数依存性を示し、図１６（ｂ）は、大信号特性の入力電力依存性を示し、図１６（ｃ）は、インピーダンスを示す。
【0076】
図１６（ｃ）に示すように、第１のＦＥＴ１０１側をみたインピーダンスＺｓは、図５の第１の実施の形態の第１の変形例と類似している。一方、第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂ側を見たインピーダンスＺｇは、ｆ＝１００ＧＨｚで数１０Ω程度であり、インピーダンスチャートの中央付近にくる特性を示すため、インピーダンスＺｓ側では、オープンスタブ２３を長くして、並列容量効果をより強く効かせる構成とする。
【0077】
図１６（ａ）に示すように、１００ＧＨｚでＧａｉｎ＝９．８ｄＢであり、図１６（ｂ）に示すように、飽和出力Ｐｏｕｔ＝２１．７ｄＢｍであり、図６の第１の実施の形態の第１の変形例と比べ、飽和出力特性は同程度であるが、利得特性は１．１ｄＢ高くなる。加えて、最大電力付加効率ＰＡＥも本実施の形態では幾分高くなっている。これは、組み合わせて用いられる第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂは、それぞれ、ゲートフィンガー数が小さく、寄生成分が少ないため、それぞれの利得が高いことに起因している。
【0078】
利得余裕のない１００ＧＨｚ以上のミリ波帯では、本実施の形態のように、総ゲート幅は一定に保ったまま１つのＦＥＴのゲートフィンガー数を少なくして、伝送線路を有する分布定数の回路として組み合わせた方が、ＦＥＴの寄生成分が小さくなり、利得と電力付加効率を向上するために有利な構成となる。
【0079】
（第３の実施の形態の第１の変形例）
図１７は、第３の実施の形態の第１の変形例の高周波電力増幅器３ａを示す回路図である。第１の変形例では、第３の実施の形態のオープンスタブ１０ｂ，１０ｃに替えて、直列接続された容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成し、直列接続された別の容量素子２０ｂと伝送線路２０ａで第３のリアクタンス素子を構成している。この場合、第１のリアクタンス素子と第３のリアクタンス素子のそれぞれのリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
図１７は、第３の実施の形態の第１の変形例の高周波電力増幅器３ａを示す回路図である。第１の変形例では、第３の実施の形態のオープンスタブ１０ｂ，１０ｃに替えて、直列接続された容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成し、直列接続された別の容量素子２０ｂと伝送線路２０ａで第３のリアクタンス素子を構成している。この場合、第１のリアクタンス素子と第３のリアクタンス素子のそれぞれのリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
【0080】
（第３の実施の形態の第２の変形例）
図１８は、第３の実施の形態の第２の変形例の高周波電力増幅器３ｂを示す回路図である。第２のＦＥＴ１０２ａのゲート端子Ｇａと、第３のＦＥＴ１０２ｂのゲート端子Ｇｂとを結ぶ線路Ｌｇの線路長ＬＬｇがλｇ／４と比較して十分短ければ、つまりＬＬｇ＜＜λｇ／４であれば、線路Ｌｇで配線してもよい。この場合、配線Ｌｇの影響は軽微である。この変形例では、第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂに電圧Ｖｃｏｎｔ１を供給する電源を１台にすることが可能である。また、線路Ｌｇ中に０．５ｋΩ以上の高抵抗層（望ましくは２ｋ～５ｋΩ）を含んで構成すれば、ＬＬｇ＜＜λｇ／４の条件にとらわれることなく、線路Ｌｇの影響は概ね無視することができる。
図１８は、第３の実施の形態の第２の変形例の高周波電力増幅器３ｂを示す回路図である。第２のＦＥＴ１０２ａのゲート端子Ｇａと、第３のＦＥＴ１０２ｂのゲート端子Ｇｂとを結ぶ線路Ｌｇの線路長ＬＬｇがλｇ／４と比較して十分短ければ、つまりＬＬｇ＜＜λｇ／４であれば、線路Ｌｇで配線してもよい。この場合、配線Ｌｇの影響は軽微である。この変形例では、第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂに電圧Ｖｃｏｎｔ１を供給する電源を１台にすることが可能である。また、線路Ｌｇ中に０．５ｋΩ以上の高抵抗層（望ましくは２ｋ～５ｋΩ）を含んで構成すれば、ＬＬｇ＜＜λｇ／４の条件にとらわれることなく、線路Ｌｇの影響は概ね無視することができる。
【0081】
（第３の実施の形態の第３の変形例）
図１９は、第３の実施の形態の第３の変形例の高周波電力増幅器３ｃを示す回路図である。第３の変形例では、第３の実施の形態の２つのゲートバイアス回路１５ｃに替えて、２つの分圧回路１５ｓが設けられ、セルフバイアス構成としている。一方の分圧回路１５ｓは、第２のＦＥＴ１０２ａのドレイン端子の電圧を分圧してゲート端子に供給する。他方の分圧回路１５ｓは、第３のＦＥＴ１０２ｂのドレイン端子の電圧を分圧してゲート端子に供給する。それぞれの分圧回路１５ｓの構成は、第１の実施の形態の第３の変形例と同様である。この構成により、高周波電力増幅器３ｃに供給する電源数を少なくでき、より簡素な構成にでき、小型化できる。第３の変形例を第２の変形例と組み合わせてもよい。
図１９は、第３の実施の形態の第３の変形例の高周波電力増幅器３ｃを示す回路図である。第３の変形例では、第３の実施の形態の２つのゲートバイアス回路１５ｃに替えて、２つの分圧回路１５ｓが設けられ、セルフバイアス構成としている。一方の分圧回路１５ｓは、第２のＦＥＴ１０２ａのドレイン端子の電圧を分圧してゲート端子に供給する。他方の分圧回路１５ｓは、第３のＦＥＴ１０２ｂのドレイン端子の電圧を分圧してゲート端子に供給する。それぞれの分圧回路１５ｓの構成は、第１の実施の形態の第３の変形例と同様である。この構成により、高周波電力増幅器３ｃに供給する電源数を少なくでき、より簡素な構成にでき、小型化できる。第３の変形例を第２の変形例と組み合わせてもよい。
【0082】
なお、第３の実施の形態を第２の実施の形態に組み合わせてもよい。つまり、第２の実施の形態の第１伝送線路１２ｃが第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２ａのソース電極Ｓａ１との間に接続され、第２の実施の形態の第２伝送線路１２ｄが第１のＦＥＴ１０１のドレイン端子と第３のＦＥＴ１０２ｂのソース電極Ｓｂ２との間に接続されてもよい。これにより、回路のレイアウトが容易になる。ソース電極Ｓａ１は、本開示における第１電極の一例である。ソース電極Ｓａ２は、本開示における第２電極の一例である。ソース電極Ｓｂ１は、本開示における第３電極の一例である。ソース電極Ｓｂ２は、本開示における第４電極の一例である。
【0083】
ここで、本発明者らが認識した、比較例の高周波増幅器１Ｘの別の課題について説明する。カスコード接続では、低周波域では、ドレイン電圧が２倍になるため、出力電力も２倍、即ち３ｄＢ増大になるが、この関係が成立するのは、遮断周波数ｆｔと最大発振周波数ｆｍａｘの関係において、電力増幅器として、動作周波数ｆに対して、ｆ≦ｆｔの関係が成立するときである。通常、電力増幅器に使用するＦＥＴの場合では、ｆｔ＜ｆｍａｘの関係を有しており、動作周波数ｆがｆｔ＜ｆ＜ｆｍａｘの関係している周波数帯、とりわけミリ波帯とテラヘルツ帯の電力増幅器では、この関係の周波数領域での動作となる。
【0084】
従って、カスコード電力増幅器としてのメリットが薄れてきてしまうこと、および、カスコード電力増幅器では、ドレイン電圧が２倍になるため、大きな動作電圧が必要となることという課題もある。上記のメリットが薄れてくるため、電力付加効率ＰＡＥも必ずしも高い効率の構成ではなくなってくる。
【0085】
本発明者らは、これらの認識に基づいて、第１から第３の実施の形態において、２つのＦＥＴをカスコード接続せず、容量素子を介して接続し、それぞれのＦＥＴに個別にバイアス電圧を与えることで、電源電圧を低下させることができることを見出した。
【0086】
（第４の実施の形態）
第４の実施の形態は、第１のＦＥＴ１０１と第２のＦＥＴ１０２が容量素子を介して接続されることが第１の実施の形態と異なる。以下、第１の実施の形態との相違点を中心に説明する。
第４の実施の形態は、第１のＦＥＴ１０１と第２のＦＥＴ１０２が容量素子を介して接続されることが第１の実施の形態と異なる。以下、第１の実施の形態との相違点を中心に説明する。
【0087】
［構成］
図２０は、第４の実施の形態の高周波電力増幅器４を示す回路図である。第１の容量素子７０は、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース端子との間に接続される。
図２０は、第４の実施の形態の高周波電力増幅器４を示す回路図である。第１の容量素子７０は、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース端子との間に接続される。
【0088】
伝送線路１２ａと伝送線路１２ｂは、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース端子との間に、第１の容量素子７０に直列に接続される。第１の容量素子７０は、伝送線路１２ａと伝送線路１２ｂの間に接続される。第１の容量素子７０は、第１のＦＥＴ１０１のドレイン端子と伝送線路１２ａとの間に接続されてもよいし、伝送線路１２ｂと第２のＦＥＴ１０２のソース端子との間に接続されてもよい。
【0089】
段間の第１の容量素子７０は、一例として、０．２ｐＦであり、動作周波数ｆ＝１００ＧＨｚでは、リアクタンスは８．０Ωであり、概ねスルーの伝送特性である。
【0090】
第１の容量素子７０と伝送線路１２ｂとの接続点には、第１の実施の形態の第１の変形例と同様に、オープンスタブ２３が接続される。オープンスタブ２３は任意である。
【0091】
第１の容量素子７０と伝送線路１２ｂとの接続点には、バイアス回路１５ｅが接続される。バイアス回路１５ｅは、第２のＦＥＴ１０２のソース端子にバイアス電圧としてソース電圧Ｖｓを供給する。バイアス回路１５ｅの構成は、ドレインバイアス回路１５ｄと同様である。バイアス回路１５ｅは、伝送線路１２ｂと第２のＦＥＴ１０２のソース端子との接続点に接続されてもよい。バイアス回路１５ｅは、本開示における第２のバイアス回路に相当する。
【0092】
第１のＦＥＴ１０１と第２のＦＥＴ１０２の間は、第１の容量素子７０で直流電流が遮断される構成のため、第１のＦＥＴ１０１の電流路と、第２のＦＥＴ１０２の電流路は完全に独立した構成となり、第１のＦＥＴ１０１のドレイン電圧Ｖｄ１と、第２のＦＥＴ１０２のドレイン電圧Ｖｄ２は、Ｖｄ１=Ｖｄ２の構成が基本となる。
【0093】
第２のＦＥＴ１０２のゲート端子にバイアス電圧を供給する必要がない。そのため、第２のＦＥＴ１０２のゲート端子と接地９との間に抵抗Ｒｇが接続される。抵抗Ｒｇは、例えば１ｋΩである。
【0094】
バイアス回路１５ｅは、基本的には、λｇ／４の長さのバイアス線路３６で構成する。この場合、バイアス回路１５ｅがＲＦ特性に与える影響がほとんど無く、安定供給することが容易となる。なお、他のドレインバイアス回路１５ｄ等と同様に、バイアス回路１５ｅのバイアス線路３６の長さをλｇ／４より短くして、整合回路も兼ねてもよい。
【0095】
［高周波特性］
図２１は、小信号領域における高周波電力増幅器４の高周波利得と入出力のリターンロスの周波数依存性を示す。図２１（ａ）は、比較例の特性を示し、図２２（ｂ）は、第４の実施の形態の特性を示す。ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂ、ドレインバイアス回路１５ｄでは、動作中心周波数１００ＧＨｚで、バイアス線路３６の長さをλｇ／４（＝３１０μｍ）としている。
図２１は、小信号領域における高周波電力増幅器４の高周波利得と入出力のリターンロスの周波数依存性を示す。図２１（ａ）は、比較例の特性を示し、図２２（ｂ）は、第４の実施の形態の特性を示す。ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂ、ドレインバイアス回路１５ｄでは、動作中心周波数１００ＧＨｚで、バイアス線路３６の長さをλｇ／４（＝３１０μｍ）としている。
【0096】
比較例の構成では、既述の通り、ＦＥＴ１２２のゲート端子の交流接地用キャパシタ１２４を１００ＧＨｚで短絡容量として機能する１ｐＦとしている。１ｐＦのリアクタンスは、１００ＧＨｚで１．６Ωである。実施の形態では、オープンスタブ１０の長さＬｇをλｇ／４より短い１６０μｍとしている。λｇ／４は、既述の通り３１０μｍである。
【0097】
図２１（ａ）に示すように、比較例では、１００ＧＨｚでは利得を持たせることができず、９０ＧＨｚ程度で利得を有する特性となる。一方、図２１（ｂ）に示すように、実施の形態では、所望とする１００ＧＨｚで利得７．９５ｄＢであり、概ね良好な利得特性と入出力リターンロス特性を有している。
【0098】
図２２は、大信号特性の入力電力依存性を示す。図２２（ａ）は、１００ＧＨｚにおける比較例の特性を示し、図２２（ｂ）は、１００ＧＨｚにおける第４の実施の形態の特性を示す。図２２（ａ）に示す比較例では、既述のように、利得を持たず電力増幅器として機能せず、入力電力ｒｆｉｎ＝２０ｄＢｍで出力電力Ｐｏｕｔ＝１１．１ｄＢｍとなっている。図２２（ｂ）に示す実施の形態では、例えばｒｆｉｎ＝１６ｄＢｍで出力電力Ｐｏｕｔ＝２０．０ｄＢｍが得られており、飽和出力はＰｏｕｔ＝２１．２ｄＢｍとなり、高い出力電力特性が得られている。また、最大電力付加効率ＰＡＥも、図２２（ａ）の比較例では電力増幅器と機能していないため０％以下であり、図２２（ｂ）の実施の形態では３７．５％であり、より高い値が得られている。
【0099】
［効果］
（１）電力特性がＦＥＴの遮断周波数ｆｔに依存しない。第１のＦＥＴ１０１と第２のＦＥＴ１０２の間を容量でカットしないカスコード接続構成では、ソース接地ＦＥＴ１段の電力増幅器に比べて、電力特性は、電圧が２倍になり、負荷線が倒れた構成の場合では、理想的に電力出力特性は３ｄＢ大きくなる。しかしながら、理想的に負荷線を倒すことができるのは、遮断周波数ｆｔに依存し、動作周波数ｆ≦ｆｔの場合である。動作周波数ｆがｆｔ＜ｆ＜ｆｍａｘの場合、カスコード動作の電力増幅器では、負荷線は倒れること、即ち高インピーダンスになることができず、電力が３ｄＢ上昇するメリットは薄れてきてしまい、本来のカスコード接続のもつ電力特性を発揮することができない。
（１）電力特性がＦＥＴの遮断周波数ｆｔに依存しない。第１のＦＥＴ１０１と第２のＦＥＴ１０２の間を容量でカットしないカスコード接続構成では、ソース接地ＦＥＴ１段の電力増幅器に比べて、電力特性は、電圧が２倍になり、負荷線が倒れた構成の場合では、理想的に電力出力特性は３ｄＢ大きくなる。しかしながら、理想的に負荷線を倒すことができるのは、遮断周波数ｆｔに依存し、動作周波数ｆ≦ｆｔの場合である。動作周波数ｆがｆｔ＜ｆ＜ｆｍａｘの場合、カスコード動作の電力増幅器では、負荷線は倒れること、即ち高インピーダンスになることができず、電力が３ｄＢ上昇するメリットは薄れてきてしまい、本来のカスコード接続のもつ電力特性を発揮することができない。
【0100】
（２）大きなドレイン電圧Ｖｄ２を必要としない。
【0101】
（３）第２のＦＥＴ１０２のゲート端子にバイアス電圧を印加する必要がなくなり、バイアス回路が容易になる。
【0102】
（４）通常、電力増幅器に使用するＦＥＴは、ｆｍａｘ＞ｆｔであるが、ｆｔを超えた周波数帯の動作周波数ｆである場合、（２）のため、容量でカットしたほうが、ＤＣ電流は前段の第１のＦＥＴ１０１の影響を受け難くなり、広帯域化しやすく、さらに、高いドレイン電圧を必要とせず、電力付加効率特性は高効率となりやすい。
【0103】
（５）加えて、マイクロ波帯、ミリ波帯のソース接地の多段増幅器では、グランドインダクタンスによる利得低下と出力低下が問題となる。実施の形態では、２段目のゲート接地構成の第２のＦＥＴ１０２を高周波短絡することなくゲート端子に有限の容量成分で電圧振幅を与えるので、容量成分を調整することで電力特性と利得を制御できることから、グランドインダクタンスの影響を軽減できるという効果も生じる。これは、ミリ波帯、特にテラヘルツ帯では大きなメリットとなる。
【0104】
（第４の実施の形態の第１の変形例）
図２３は、第４の実施の形態の第１の変形例の高周波電力増幅器４ａを示す回路図である。第１の変形例では、第４の実施の形態のオープンスタブ１０に替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成している。第１のリアクタンス素子のリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
図２３は、第４の実施の形態の第１の変形例の高周波電力増幅器４ａを示す回路図である。第１の変形例では、第４の実施の形態のオープンスタブ１０に替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成している。第１のリアクタンス素子のリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
【0105】
（第５の実施の形態）
第５の実施の形態では、第１のＦＥＴ１０１と第２のＦＥＴ１０２との間が２本の伝送線路で接続される。以下、第４の実施の形態との相違点を中心に説明する。
第５の実施の形態では、第１のＦＥＴ１０１と第２のＦＥＴ１０２との間が２本の伝送線路で接続される。以下、第４の実施の形態との相違点を中心に説明する。
【0106】
図２４は、第５の実施の形態の高周波電力増幅器５を示す回路図である。第２のＦＥＴ１０２は、第２のＦＥＴ１０２の両端に配置されたソース電極Ｓ１とソース電極Ｓ２を有する。
【0107】
第１伝送線路６１ａと第１伝送線路６２ａは、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース電極Ｓ１との間に、第１の容量素子７０ａに直列に接続される。第１の容量素子７０ａは、第１伝送線路６１ａと第１伝送線路６２ａの間に接続される。
【0108】
第２伝送線路６１ｂと第２伝送線路６２ｂは、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース電極Ｓ２との間に、第２の容量素子７０ｂに直列に接続される。第２の容量素子７０ｂは、第２伝送線路６１ｂと第２伝送線路６２ｂの間に接続される。
【0109】
第１の容量素子７０ａと第１伝送線路６２ａとの接続点には、バイアス回路１５ｅが接続される。
【0110】
２本の第１伝送線路６１ａと第２伝送線路６１ｂ、２本の第１伝送線路６２ａと第２伝送線路６２ｂを用いるため、低い特性インピーダンスの線路を実現できる。これにより、第１の実施の形態の第１の変形例のオープンスタブ２３と同様の作用で、インピーダンスＺｓはインピーダンスチャートのより内部にくるため、２本の第１伝送線路６１ａと第２伝送線路６１ｂ、２本の第１伝送線路６２ａと第２伝送線路６２ｂの配線長を長くしても高周波特性の変化が小さくなる。そのため、２本の第１伝送線路６１ａと第２伝送線路６１ｂ、２本の第１伝送線路６２ａと第２伝送線路６２ｂの配線長を長くすることも可能となり、ミリ波帯でのＭＭＩＣレイアウトに適した配線長とすることができる。
【0111】
ここでは、１本ずつの第１伝送線路６１ａと第２伝送線路６１ｂ、１本ずつの第１伝送線路６２ａと第２伝送線路６２ｂを用いたが、２本ずつ、３本ずつ等の複数本ずつの第１伝送線路６１ａと第２伝送線路６１ｂ、複数本ずつの第１伝送線路６２ａと第２伝送線路６２ｂを用いてもよい。これにより、インピーダンスＺｓをインピーダンスチャートのより内部に近づけることができる。そのため、ミリ波帯、サブテラヘルツ帯でのレイアウト、配置を可能とし、線路長に対する位相感度をなだらかにすることができ、さらに損失を低減する効果が生じる。
【0112】
なお、第１伝送線路６１ａと第２伝送線路６１ｂのそれぞれ、または、第１伝送線路６２ａと第２伝送線路６２ｂのそれぞれに、第１の実施の形態の第１の変形例と同様に、オープンスタブ２３が接続されてもよい。
【0113】
［高周波特性］
図２５は、図２４の高周波電力増幅器５の高周波特性を示す。図２５（ａ）は、利得と入出力リターンロスの周波数依存性を示し、図２５（ｂ）は、大信号特性の入力電力依存性を示す。第４の実施の形態と比較し、利得と飽和出力は同等である。
図２５は、図２４の高周波電力増幅器５の高周波特性を示す。図２５（ａ）は、利得と入出力リターンロスの周波数依存性を示し、図２５（ｂ）は、大信号特性の入力電力依存性を示す。第４の実施の形態と比較し、利得と飽和出力は同等である。
【0114】
（第５の実施の形態の第１の変形例）
図２６は、第５の実施の形態の第１の変形例の高周波電力増幅器５ａを示す回路図である。第１の変形例では、第５の実施の形態のオープンスタブ１０に替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成している。第１のリアクタンス素子のリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
図２６は、第５の実施の形態の第１の変形例の高周波電力増幅器５ａを示す回路図である。第１の変形例では、第５の実施の形態のオープンスタブ１０に替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成している。第１のリアクタンス素子のリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
【0115】
（第６の実施の形態）
第６の実施の形態では、ゲート接地構成のＦＥＴとして、並列接続された２つのＦＥＴを用いる。以下、第４の実施の形態との相違点を中心に説明する。
第６の実施の形態では、ゲート接地構成のＦＥＴとして、並列接続された２つのＦＥＴを用いる。以下、第４の実施の形態との相違点を中心に説明する。
【0116】
図２７は、第６の実施の形態の高周波電力増幅器６を示す回路図である。図２８は、図２７の高周波電力増幅器６の一部のレイアウト図である。図２８は、第２のＦＥＴ１０２ａ、第３のＦＥＴ１０２ｂの周辺のレイアウト例を示す。
【0117】
図２８に示すように、レイアウトとしては、後段のゲート接地構成のＦＥＴのゲート幅を、小フィンガー数の第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂを並列接続して構成している。伝送線路１２ｅ、１２ｆの中心線９９に対して、第２のＦＥＴ１０２ａのソース電極Ｓａ２と、第３のＦＥＴ１０２ｂのソース電極Ｓｂ１とが線対称に配置される。エアブリッジ８０で接続された第２のＦＥＴ１０２ａのソース電極Ｓａ１と、第３のＦＥＴ１０２ｂのソース電極Ｓｂ２は、開放端子のオープンとなっている。
【0118】
第２のＦＥＴ１０２ａのゲート端子Ｇａには、オープンスタブ１０ｂが接続される。第３のＦＥＴ１０２ｂのゲート端子Ｇｂには、オープンスタブ１０ｃが接続される。オープンスタブ１０ｃは、高周波入力信号の周波数においてゲート端子Ｇｂと接地９との間に接続された容量として機能する第３のリアクタンス素子の一例である。
【0119】
第２のＦＥＴ１０２ａのゲート端子Ｇａと接地９との間に抵抗Ｒｇが接続される。第３のＦＥＴ１０２ｂのゲート端子Ｇｂと接地９との間に抵抗Ｒｇが接続される。抵抗Ｒｇは、例えば１ｋΩである。
【0120】
第２のＦＥＴ１０２ａのドレイン端子と第３のＦＥＴ１０２ｂのドレイン端子から出力端子１１ｂまでの構成は、第３の実施の形態と同様である。
【0121】
ゲート接地構成のＦＥＴとして、第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂで並列化したが、ソースバイアスは、並列化する前にバイアス回路１５ｅから給電され、ドレインバイアスは、並列化し束ねて電力合成した後で、ドレインバイアス回路１５ｄから給電される構成である。そのため、ゲートバイアスを第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂのそれぞれのゲート端子に複数の電源から給電する構成と比較し、バイアスの取り方を簡易化することができる。
【0122】
図２８に示すレイアウトでは、伝送線路１２ｅと伝送線路１２ｆは、それぞれ２本の伝送線路で構成している。第５の実施形態と同様に、複数本の伝送線路で構成することで全体として伝送線路の特性インピーダンスを低下させることにより、第１のＦＥＴ１０１のドレイン側をみたインピーダンスを低下させて、インピーダンスチャートのより内部にもってくることができる。２本、３本等の複数本の線路で伝送線路１２ｅ，１２ｆのそれぞれを構成してもよい。このことにより、伝送線路１２ｅと伝送線路１２ｆを長くすることができ、ＭＭＩＣレイアウトに適した配線長とすることができる。これにより、ミリ波帯、サブテラヘルツ帯でのレイアウト、配置を可能とし、線路長に対する位相感度をなだらかにすることができ、さらに、損失を低減する効果が生じる。なお、伝送線路１２ｅと伝送線路１２ｆは、それぞれ１本であってもよい。
【0123】
伝送線路１２ｅと第１の容量素子７０の間にオープンスタブ２３が接続されている。オープンスタブ２３は任意である。
【0124】
【0125】
図２９（ａ）に示すように、１００ＧＨｚでＧａｉｎ＝１０．４ｄＢであり、出力特性は、飽和出力Ｐｏｕｔ＝２１．３ｄＢｍであり、図２１（ｂ）と図２２（ｂ）の第４の実施の形態と比べ、飽和出力特性は同程度であるが、利得特性は２．５ｄＢ高くなっている。これは、組み合わせて用いられる第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂは、それぞれ、ゲートフィンガー数が小さく、寄生成分が少ないため、それぞれの利得が高いことに起因している。
【0126】
利得余裕のない１００ＧＨｚ以上のミリ波帯では、本実施の形態のように、総ゲート幅は一定に保ったまま１つのＦＥＴのゲートフィンガー数を少なくして、伝送線路を有する分布定数の回路として組み合わせた方が、ＦＥＴの寄生成分が小さくなり、利得と電力付加効率を向上するために有利な構成となる。
【0127】
（第６の実施の形態の第１の変形例）
図３０は、第６の実施の形態の第１の変形例の高周波電力増幅器６ａを示す回路図である。第１の変形例では、第６の実施の形態のオープンスタブ１０ｂ，１０ｃに替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成し、別の容量素子２０ｂと伝送線路２０ａで第３のリアクタンス素子を構成している。この場合、第１のリアクタンス素子と第３のリアクタンス素子のそれぞれのリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
図３０は、第６の実施の形態の第１の変形例の高周波電力増幅器６ａを示す回路図である。第１の変形例では、第６の実施の形態のオープンスタブ１０ｂ，１０ｃに替えて、容量素子２０ｂと伝送線路２０ａで第１のリアクタンス素子を構成し、別の容量素子２０ｂと伝送線路２０ａで第３のリアクタンス素子を構成している。この場合、第１のリアクタンス素子と第３のリアクタンス素子のそれぞれのリアクタンスは、動作周波数帯で１０Ω以上の有限の値である。概ね１００ＧＨｚ帯以下では、スタブ構成と比較してより小型に構成できるというメリットがある。
【0128】
【0129】
第４から第６の実施の形態では、第１のＦＥＴ１０１のドレイン端子をみたインピーダンスＺｓと、第２のＦＥＴ１０２のソース側または第２のＦＥＴ１０２ａと第３のＦＥＴ１０２ｂのソース側をみたインピーダンスＺｇの、帯域内での共役整合に近い状態を実現する構成である。これは、直接整合とも呼べる。
【0130】
これに対して、第２の変形例では、図３１，３２に示すように、第１の容量素子７０から第１のＦＥＴ１０１側を見たインピーダンスをＺｓとし、第１の容量素子７０から第２のＦＥＴ１０２側を見たインピーダンスをＺｇとする。そして、ＺｓとＺｇをそれぞれ５０Ωとして、第１のＦＥＴ１０１のドレイン側では、伝送線路１２ｅとオープンスタブ２３ａにより最大出力電力を取り出す出力整合、即ちパワー整合とし、ＦＥＴ１０２ａと１０２ｂ側では、伝送線路１２ｆとオープンスタブ２３ｂにより最大利得を取り出す利得整合の回路構成とする。近年、高周波シミュレータの進歩により、電力増幅器のロードプルシミュレーションが可能となったことにより、このような設計を行うことができる。インピーダンスＺｇ側は、ゲート接地構成側のため、もともと低インピーダンス特性を有していることで、伝送線路１２ｆとオープンスタブ２３ｂにより整合を取りやすく、簡易な構成となる。
【0131】
なお、第６の実施の形態を第５の実施の形態に組み合わせてもよい。つまり、第５の実施の形態の第１伝送線路６１ａと第１伝送線路６２ａが第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２ａのソース電極Ｓａ１との間に接続され、第５の実施の形態の第２伝送線路６１ｂと第２伝送線路６２ｂが第１のＦＥＴ１０１のドレイン端子と第３のＦＥＴ１０２ｂのソース電極Ｓｂ２との間に接続されてもよい。これにより、回路のレイアウトが容易になる。
【0132】
以上の各実施の形態では１００ＧＨｚ帯の一例を説明したが、これに限らず、３００ＧＨｚ帯のテラヘルツ帯であっても、ＭＭＩＣのレイアウトと配置を可能とし、同様な効果が得ることができる。
【0133】
以上、本開示を実施の形態にもとづいて説明した。本開示は上記実施の形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本開示の範囲にあることは、当業者に理解されるところである。
【0134】
例えば、第１の実施の形態においても、第３の実施の形態と同様に伝送線路１２が並列に複数設けられてもよい。第４の実施の形態においても、第６の実施の形態と同様に伝送線路１２ａと伝送線路１２ｂが並列に複数設けられてもよい。
【0135】
本開示の一態様の概要は、次の通りである。本開示のある態様の高周波電力増幅器は、接地される第１端子と、高周波入力信号が入力される第１制御端子と、第２端子と、を有する第１のトランジスタと、前記第１のトランジスタの前記第２端子に接続された第３端子と、高周波出力信号を出力する第４端子と、第２制御端子と、を有する第２のトランジスタと、前記第１のトランジスタの前記第２端子に第１バイアス電圧を供給する第１のバイアス回路と、前記高周波入力信号の周波数において前記第２制御端子と接地との間に接続された容量として機能する第１のリアクタンス素子と、を備える。
【0136】
この態様によると、第１のトランジスタの第２端子にバイアス電圧を供給する構成において、第２制御端子の第１のリアクタンス素子により第２のトランジスタの出力インピーダンスを大きくできるので、安定性を高め、利得と出力電力を大きくでき、広帯域化できる。
【0137】
前記第１のリアクタンス素子は、オープンスタブであってもよい。この場合、第１のリアクタンス素子を簡素な構成で実現できる。
【0138】
前記第１のリアクタンス素子は、前記第２制御端子と接地との間に直列接続された伝送線路と容量素子を有してもよい。この場合、第１のリアクタンス素子を小型化できる。
【0139】
前記高周波入力信号の周波数において、前記第１のリアクタンス素子のリアクタンスは、１０Ω以上であってもよい。この場合、第２のトランジスタの出力インピーダンスを適切に設定できる。
【0140】
高周波電力増幅器は、前記第１のトランジスタの前記第２端子と前記第２のトランジスタの前記第３端子との間に接続された伝送線路と、前記伝送線路上の所定位置に接続され、前記高周波入力信号の周波数において当該所定位置と接地との間に接続された容量として機能する第２のリアクタンス素子と、をさらに備えてもよい。この場合、第１のトランジスタの第２端子と第２のトランジスタの第３端子との間を共役整合に近づけることができる。
【0141】
前記高周波電力増幅器は、半導体基板に構成され、前記第１のバイアス回路は、前記第１のトランジスタの前記第２端子に接続された一端と、前記第１バイアス電圧が供給される他端とを有するバイアス線路を有し、前記高周波電力増幅器の動作中心周波数に対応する前記半導体基板における実効波長をλｇとして、前記バイアス線路の長さは、λｇ／４より短くてもよい。この場合、第１のバイアス回路のバイアス線路を用いて、第１のトランジスタの第２端子と第２のトランジスタの第３端子との間のインピーダンスを調整できる。
【0142】
前記第２のトランジスタは、当該第２のトランジスタの両端に配置された、前記第３端子を構成する第１電極と第２電極を有してもよい。高周波電力増幅器は、前記第１のトランジスタの前記第２端子と前記第１電極との間に接続された第１伝送線路と、前記第１のトランジスタの前記第２端子と前記第２電極との間に接続された第２伝送線路と、をさらに備えてもよい。この場合、回路構成の対称性を高めることができ、高周波特性を向上できる。
【0143】
前記第１伝送線路は、前記第２端子と前記第１電極との間に、並列に複数設けられ、前記第２伝送線路は、前記第２端子と前記第２電極との間に、並列に複数設けられてもよい。この場合、第１伝送線路と第２伝送線路のそれぞれの特性インピーダンスを低くできるので、第１伝送線路と第２伝送線路のそれぞれを長くしても高周波特性の変化を小さくできる。よって、回路のレイアウトが容易になる。
【0144】
高周波電力増幅器は、前記第２のトランジスタの前記第３端子に接続された第５端子と、前記第２のトランジスタの前記第４端子に接続された第６端子と、第３制御端子と、を有する第３のトランジスタと、前記高周波入力信号の周波数において前記第３制御端子と接地との間に接続された容量として機能する第３のリアクタンス素子と、をさらに備えてもよい。この場合、利得を高めることができる。
【0145】
前記第１のリアクタンス素子と前記第３のリアクタンス素子は、それぞれオープンスタブであってもよい。この場合、第１および第３のリアクタンス素子を簡素な構成で実現できる。
【0146】
前記第１のリアクタンス素子は、前記第２制御端子と接地との間に直列接続された伝送線路と容量素子を有し、前記第３のリアクタンス素子は、前記第３制御端子と接地との間に直列接続された伝送線路と容量素子を有してもよい。この場合、第１および第３のリアクタンス素子を小型化できる。
【0147】
高周波電力増幅器は、前記第２のトランジスタの前記第４端子の電圧を分圧して前記第２制御端子に供給する第１の分圧回路と、前記第３のトランジスタの前記第６端子の電圧を分圧して前記第３制御端子に供給する第２の分圧回路と、をさらに備えてもよい。この場合、高周波電力増幅器を小型化できる。
【0148】
前記第２のトランジスタは、当該第２のトランジスタの両端に配置された、前記第３端子を構成する第１電極と第２電極を有し、前記第３のトランジスタは、当該第３のトランジスタの両端に配置された、前記第５端子を構成する第３電極と第４電極を有し、前記第２のトランジスタと前記第３のトランジスタは、前記第２電極と前記第３電極が隣接するように配置されてもよい。高周波電力増幅器は、前記第１のトランジスタの前記第２端子と前記第１電極との間に接続された第１伝送線路と、前記第１のトランジスタの前記第２端子と前記第４電極との間に接続された第２伝送線路と、をさらに備えてもよい。この場合、回路を対称にレイアウトできる。
【0149】
高周波電力増幅器は、前記第１のトランジスタの前記第２端子と前記第２のトランジスタの前記第３端子との間に接続された第１の容量素子と、前記第２のトランジスタの前記第３端子に第２バイアス電圧を供給する第２のバイアス回路と、をさらに備えてもよい。この場合、第２のトランジスタの第４端子に供給するバイアス電圧を低くできる。
【0150】
高周波電力増幅器は、前記第１のトランジスタの前記第２端子と前記第２のトランジスタの前記第３端子との間に、前記第１の容量素子に直列に接続された伝送線路と、前記伝送線路上の所定位置に接続され、前記高周波入力信号の周波数において当該所定位置と接地との間に接続された容量として機能する第２のリアクタンス素子と、をさらに備えてもよい。この場合、第１のトランジスタの第２端子と第２のトランジスタの第３端子との間を共役整合に近づけることができる。
【0151】
前記第２のトランジスタは、当該第２のトランジスタの両端に配置された、前記第３端子を構成する第１電極と第２電極を有してもよい。高周波電力増幅器は、前記第１のトランジスタの前記第２端子と前記第１電極との間に、前記第１の容量素子に直列に接続された第１伝送線路と、前記第１のトランジスタの前記第２端子と前記第２電極との間に接続された第２の容量素子と、前記第１のトランジスタの前記第２端子と前記第２電極との間に、前記第２の容量素子に直列に接続された第２伝送線路と、をさらに備えてもよい。この場合、回路構成の対称性を高めることができ、高周波特性を向上できる。
【0152】
高周波電力増幅器は、前記第１のトランジスタの前記第２端子と前記第２のトランジスタの前記第３端子との間に接続された第１の容量素子と、前記第２のトランジスタの前記第３端子に第２バイアス電圧を供給する第２のバイアス回路と、前記第２のトランジスタの前記第３端子に接続された第５端子と、前記第２のトランジスタの前記第４端子に接続された第６端子と、第３制御端子と、を有する第３のトランジスタと、前記高周波入力信号の周波数において前記第３制御端子と接地との間に接続された容量として機能する第３のリアクタンス素子と、をさらに備えてもよい。この場合、利得を高めることができる。
【0153】
前記第２のトランジスタは、当該第２のトランジスタの両端に配置された、前記第３端子を構成する第１電極と第２電極を有し、前記第３のトランジスタは、当該第３のトランジスタの両端に配置された、前記第５端子を構成する第３電極と第４電極を有し、前記第２のトランジスタと前記第３のトランジスタは、前記第２電極と前記第３電極が隣接するように配置されてもよい。高周波電力増幅器は、前記第１のトランジスタの前記第２端子と前記第１電極との間に、前記第１の容量素子に直列に接続された第１伝送線路と、前記第１のトランジスタの前記第２端子と前記第４電極との間に接続された第２の容量素子と、前記第１のトランジスタの前記第２端子と前記第４電極との間に、前記第２の容量素子に直列に接続された第２伝送線路と、をさらに備えてもよい。この場合、回路を対称にレイアウトできる。
【符号の説明】
【0154】
１，１ａ，１ｂ，１ｃ，２，２ａ，２ｂ，３，３ａ，３ｂ，３ｃ，４，４ａ，５，５ａ，６，６ａ，６ｂ…高周波電力増幅器、８…半導体基板、１０，１０ｂ，１０ｃ…オープンスタブ、１２，１２ａ，１２ｂ…伝送線路、１２ｃ…第１伝送線路、１２ｄ…第２伝送線路、１２ｅ，１２ｆ…伝送線路、１５ａ…ゲートバイアス回路、１５ｂ…ドレインバイアス回路、１５ｃ…ゲートバイアス回路、１５ｄ…ドレインバイアス回路、１５ｅ…バイアス回路、１５ｓ…分圧回路、２０ａ…伝送線路、２０ｂ…容量素子、２３，２３ａ，２３ｂ，３５ａ，３５ｂ…オープンスタブ、３６…バイアス線路、４５，４６…容量素子、６１ａ…第１伝送線路、６１ｂ…第２伝送線路、６２ａ…第１伝送線路、６２ｂ…第２伝送線路、７０，７０ａ…第１の容量素子、７０ｂ…第２の容量素子、１０１…第１のＦＥＴ、１０２，１０２ａ…第２のＦＥＴ、１０２ｂ…第３のＦＥＴ、Ｒ１…第１の抵抗素子、Ｒ２…第２の抵抗素子、Ｓ１，Ｓ２，Ｓａ１，Ｓａ２，Ｓｂ１，Ｓｂ２…ソース電極。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】