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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024048284
(43)【公開日】2024-04-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H04B 5/48 20240101AFI20240401BHJP
H01L 21/822 20060101ALI20240401BHJP
H01F 38/14 20060101ALI20240401BHJP
【ＦＩ】
H04B5/02
H01L27/04 L
H01F38/14
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022154240
(22)【出願日】2022-09-27
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】五十嵐 孝行
(72)【発明者】
【氏名】中柴 康隆
【テーマコード（参考）】
5F038
5K012
【Ｆターム（参考）】
5F038AC05
5F038AZ04
5F038AZ05
5F038CD14
5K012AA01
5K012AA03
5K012AA07
5K012AB03
5K012AC06
5K012AC08
5K012AC10
(57)【要約】
【課題】半導体装置の性能を向上する。
【解決手段】半導体チップＣＨＰ３は、異電位間の非接触通信を行うトランスフォーマを有する半導体チップである。この半導体チップＣＨＰ３は、ｐ型の半導体基板ＳＵＢ３と、半導体基板ＳＵＢ３の表面に形成されたｐ型半導体領域ＰＲ１と、半導体基板ＳＵＢ３の上方に設けられたトランスフォーマと、を備える。ここで、トランスフォーマは、下層インダクタ３００と、下層インダクタ３００と電気的に接続された引出配線部と、下層インダクタ３００と磁気結合された上層インダクタ１００と、を含み、引出配線部は、ｐ型半導体領域ＰＲ１と対向する配線１０ａを有する。
【選択図】図１１
【解決手段】半導体チップＣＨＰ３は、異電位間の非接触通信を行うトランスフォーマを有する半導体チップである。この半導体チップＣＨＰ３は、ｐ型の半導体基板ＳＵＢ３と、半導体基板ＳＵＢ３の表面に形成されたｐ型半導体領域ＰＲ１と、半導体基板ＳＵＢ３の上方に設けられたトランスフォーマと、を備える。ここで、トランスフォーマは、下層インダクタ３００と、下層インダクタ３００と電気的に接続された引出配線部と、下層インダクタ３００と磁気結合された上層インダクタ１００と、を含み、引出配線部は、ｐ型半導体領域ＰＲ１と対向する配線１０ａを有する。
【選択図】図１１
【特許請求の範囲】
【請求項1】
異電位間の非接触通信を行うトランスフォーマを有する半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の表面に形成された前記第１導電型の第１半導体領域と、
前記半導体基板の上方に設けられた前記トランスフォーマと、
を備え、
前記トランスフォーマは、
下層インダクタと、
前記下層インダクタと電気的に接続された引出配線部と、
前記下層インダクタと磁気結合された上層インダクタと、
を含み、
前記引出配線部は、前記第１半導体領域と対向する第１配線を有する、半導体装置。
第１導電型の半導体基板と、
前記半導体基板の表面に形成された前記第１導電型の第１半導体領域と、
前記半導体基板の上方に設けられた前記トランスフォーマと、
を備え、
前記トランスフォーマは、
下層インダクタと、
前記下層インダクタと電気的に接続された引出配線部と、
前記下層インダクタと磁気結合された上層インダクタと、
を含み、
前記引出配線部は、前記第１半導体領域と対向する第１配線を有する、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１半導体領域は、前記半導体基板よりも高い不純物濃度を有する、半導体装置。
前記第１半導体領域は、前記半導体基板よりも高い不純物濃度を有する、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記下層インダクタは、スパイラル状のインダクタ配線から構成され、
前記第１配線の幅は、前記インダクタ配線の幅よりも大きい、半導体装置。
前記下層インダクタは、スパイラル状のインダクタ配線から構成され、
前記第１配線の幅は、前記インダクタ配線の幅よりも大きい、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記引出配線部は、
前記下層インダクタと接続された前記第１配線と、
前記第１配線と接続された下層パッドと、
前記下層パッドと接続された多層構造体と、
前記多層構造体と接続された上層パッドと、
を有し、
前記下層パッドは、前記多層構造体と重なる配線であり、
前記第１配線は、前記多層構造体と重ならないように構成され、
前記上層パッドは、ボンディングワイヤと接続可能に構成されている、半導体装置。
前記引出配線部は、
前記下層インダクタと接続された前記第１配線と、
前記第１配線と接続された下層パッドと、
前記下層パッドと接続された多層構造体と、
前記多層構造体と接続された上層パッドと、
を有し、
前記下層パッドは、前記多層構造体と重なる配線であり、
前記第１配線は、前記多層構造体と重ならないように構成され、
前記上層パッドは、ボンディングワイヤと接続可能に構成されている、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記下層インダクタ、前記第１配線および前記下層パッドは、同層に形成され、
前記多層構造体は、前記下層パッド上に形成されている、半導体装置。
前記下層インダクタ、前記第１配線および前記下層パッドは、同層に形成され、
前記多層構造体は、前記下層パッド上に形成されている、半導体装置。
【請求項6】
請求項４に記載の半導体装置において、
互いに対向する前記第１半導体領域と前記第１配線によって容量が形成され、
前記ボンディングワイヤのインダクタンスと前記容量によってローパスフィルタが構成可能である、半導体装置。
互いに対向する前記第１半導体領域と前記第１配線によって容量が形成され、
前記ボンディングワイヤのインダクタンスと前記容量によってローパスフィルタが構成可能である、半導体装置。
【請求項7】
請求項４に記載の半導体装置において、
前記半導体基板上に形成された層間絶縁膜をさらに有し、
前記層間絶縁膜は、前記半導体基板と前記下層インダクタの間、前記半導体基板と前記第１配線の間、および前記半導体基板と前記下層パッドの間に配置されている、半導体装置。
前記半導体基板上に形成された層間絶縁膜をさらに有し、
前記層間絶縁膜は、前記半導体基板と前記下層インダクタの間、前記半導体基板と前記第１配線の間、および前記半導体基板と前記下層パッドの間に配置されている、半導体装置。
【請求項8】
請求項４に記載の半導体装置において、
前記上層パッドおよび前記上層インダクタを覆うように形成された表面保護膜をさらに有し、
前記表面保護膜は、前記上層パッドの表面の一部を露出する開口部を有する、半導体装置。
前記上層パッドおよび前記上層インダクタを覆うように形成された表面保護膜をさらに有し、
前記表面保護膜は、前記上層パッドの表面の一部を露出する開口部を有する、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記第１半導体領域は、前記第１配線と平面的に重なる領域を含む、半導体装置。
前記第１半導体領域は、前記第１配線と平面的に重なる領域を含む、半導体装置。
【請求項10】
請求項１に記載の半導体装置において、
前記第１半導体領域は、前記下層インダクタと平面的に重なる領域を含む、半導体装置。
前記第１半導体領域は、前記下層インダクタと平面的に重なる領域を含む、半導体装置。
【請求項11】
請求項１に記載の半導体装置において、
前記第１半導体領域は、前記半導体基板の前記表面全体に形成されている、半導体装置。
前記第１半導体領域は、前記半導体基板の前記表面全体に形成されている、半導体装置。
【請求項12】
請求項４に記載の半導体装置において、
第１電位が印加されるように構成された第１回路が形成された第１チップと、
第２電位が印加されるように構成された第２回路が形成された第２チップと、
前記トランスフォーマが形成された第３チップと、
をさらに有する、半導体装置。
第１電位が印加されるように構成された第１回路が形成された第１チップと、
第２電位が印加されるように構成された第２回路が形成された第２チップと、
前記トランスフォーマが形成された第３チップと、
をさらに有する、半導体装置。
【請求項13】
第１電位が印加されるように構成された第１回路が形成された第１チップと、
第２電位が印加されるように構成された第２回路が形成された第２チップと、
異電位間の非接触通信を行うトランスフォーマが形成された第３チップと、
前記第１チップと前記第３チップを電気的に接続する第１ボンディングワイヤと、
前記第２チップと前記第３チップを電気的に接続する第２ボンディングワイヤと、
を有し、
前記第３チップは、
第１導電型の半導体基板と、
前記半導体基板の表面に形成された前記第１導電型の第１半導体領域と、
前記半導体基板の上方に設けられた前記トランスフォーマと、
を有し、
前記トランスフォーマは、
下層インダクタと、
前記下層インダクタと電気的に接続された引出配線部と、
前記下層インダクタと磁気結合された上層インダクタと、
を含み、
前記引出配線部は、前記第１半導体領域と対向する第１配線を含む、半導体装置。
第２電位が印加されるように構成された第２回路が形成された第２チップと、
異電位間の非接触通信を行うトランスフォーマが形成された第３チップと、
前記第１チップと前記第３チップを電気的に接続する第１ボンディングワイヤと、
前記第２チップと前記第３チップを電気的に接続する第２ボンディングワイヤと、
を有し、
前記第３チップは、
第１導電型の半導体基板と、
前記半導体基板の表面に形成された前記第１導電型の第１半導体領域と、
前記半導体基板の上方に設けられた前記トランスフォーマと、
を有し、
前記トランスフォーマは、
下層インダクタと、
前記下層インダクタと電気的に接続された引出配線部と、
前記下層インダクタと磁気結合された上層インダクタと、
を含み、
前記引出配線部は、前記第１半導体領域と対向する第１配線を含む、半導体装置。
【請求項14】
請求項１３に記載の半導体装置において、
前記第１ボンディングワイヤは、前記第１回路と前記下層インダクタとを電気的に接続するように構成され、
互いに対向する前記第１半導体領域と前記第１配線によって容量が形成され、
前記第１ボンディングワイヤのインダクタンスと前記容量によってローパスフィルタが構成されている、半導体装置。
前記第１ボンディングワイヤは、前記第１回路と前記下層インダクタとを電気的に接続するように構成され、
互いに対向する前記第１半導体領域と前記第１配線によって容量が形成され、
前記第１ボンディングワイヤのインダクタンスと前記容量によってローパスフィルタが構成されている、半導体装置。
【請求項15】
請求項１３に記載の半導体装置において、
前記第１半導体領域は、前記半導体基板よりも高い不純物濃度を有する、半導体装置。
前記第１半導体領域は、前記半導体基板よりも高い不純物濃度を有する、半導体装置。
【請求項16】
請求項１３に記載の半導体装置において、
前記引出配線部は、
前記下層インダクタと接続された前記第１配線と、
前記第１配線と接続された下層パッドと、
前記下層パッドと接続された多層構造体と、
前記多層構造体と接続された上層パッドと、
を有し、
前記下層パッドは、前記多層構造体と重なる配線であり、
前記第１配線は、前記多層構造体と重ならないように構成され、
前記上層パッドは、ボンディングワイヤと接続可能に構成されている、半導体装置。
前記引出配線部は、
前記下層インダクタと接続された前記第１配線と、
前記第１配線と接続された下層パッドと、
前記下層パッドと接続された多層構造体と、
前記多層構造体と接続された上層パッドと、
を有し、
前記下層パッドは、前記多層構造体と重なる配線であり、
前記第１配線は、前記多層構造体と重ならないように構成され、
前記上層パッドは、ボンディングワイヤと接続可能に構成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、誘導結合した一対のインダクタを利用して、異なる電位の間での信号伝送を可能とする半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０１１－８２２１２号公報（特許文献１）には、トランスフォーマを構成するコイルの寄生抵抗成分の大部分を占める直列抵抗を低減するために、微細化を妨げることなく、コイル断面積を大きくすることが可能な技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－８２２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、誘導結合した一対のインダクタを利用して非接触の信号伝送を可能とするトランスフォーマ（デジタルアイソレータ）がある。このトランスフォーマによれば、非接触の状態での信号伝送が可能となるため、一方の回路からの電気的ノイズが他方の回路に悪影響を及ぼすことを抑制できる利点が得られる。このことから、トランスフォーマを有する半導体装置を使用することにより、信号伝達品質を向上することができる。
【0005】
この点に関し、トランスフォーマを有する半導体装置では、回路とトランスフォーマとを電気的に接続するために、ボンディングワイヤを使用している。このことから、ボンディングワイヤに存在する寄生インダクタンスに起因して高周波ノイズが発生し、この高周波ノイズが信号伝達品質を劣化させるおそれがある。したがって、トランスフォーマを有する半導体装置においては、信号伝達品質を向上する観点から改善の余地がある。言い換えれば、トランスフォーマを有する半導体装置においては、ボンディングワイヤの寄生インダクタンスに起因する信号伝達品質の劣化を抑制する工夫が望まれている。
【課題を解決するための手段】
【0006】
一実施の形態における半導体装置は、異電位間の非接触通信を行うトランスフォーマを有する半導体装置である。この半導体装置は、第１導電型の半導体基板と、半導体基板の表面に形成された第１導電型の第１半導体領域と、半導体基板の上方に設けられたトランスフォーマと、を備える。ここで、トランスフォーマは、下層インダクタと、下層インダクタと電気的に接続された引出配線部と、下層インダクタと磁気結合された上層インダクタと、を含み、引出配線部は、第１半導体領域と対向する第１配線を有する。
【0007】
一実施の形態における半導体装置は、第１電位が印加される第１回路が形成された第１チップと、第２電位が印加される第２回路が形成された第２チップと、異電位間の非接触通信を行うトランスフォーマが形成された第３チップと、第１チップと第３チップを電気的に接続する第１ボンディングワイヤと、第２チップと第３チップを電気的に接続する第２ボンディングワイヤと、を有する。ここで、第３チップは、第１導電型の半導体基板と、半導体基板の表面に形成された第１導電型の第１半導体領域と、半導体基板の上方に設けられたトランスフォーマと、を有する。このとき、トランスフォーマは、下層インダクタと、下層インダクタと電気的に接続された引出配線部と、下層インダクタと磁気結合された上層インダクタと、を含み、引出配線部は、第１半導体領域と対向する第１配線を含む。
【発明の効果】
【0008】
一実施の形態によれば、半導体装置の性能を向上することができる。
【図面の簡単な説明】
【0009】
【図1】負荷回路を駆動する駆動制御部の構成例を示す図である。
【図2】信号の伝送例を示す説明図である。
【図3】２チップ構成を示す図である。
【図4】３チップ構成を示す図である。
【図5】「２チップ構成」の半導体装置を示す概念図である。
【図6】「３チップ構成」の半導体装置を示す概念図である。
【図7】ローパスフィルタの構成を示す回路図である。
【図8】トランスフォーマを有する「３チップ構成」の半導体装置に基本思想を適用する概念図である。
【図9】具現化態様における半導体装置の模式的な構成を示す断面図である。
【図10】具現化態様における半導体チップの平面レイアウトを示す平面図である。
【図12】下層インダクタと、この下層インダクタと接続される配線と、配線と接続される下層パッドを示す平面図の一例である。
【図13】下層インダクタと、この下層インダクタと接続される配線と、配線と接続される下層パッドを示す平面図の他の一例である。
【図14】下層インダクタと、この下層インダクタと接続される配線と、配線と接続される下層パッドを示す平面図のさらなる他の一例である。
【発明を実施するための形態】
【0010】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0011】
＜回路構成＞
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
【0012】
図１に示すように、駆動制御部は、制御回路ＣＣと、トランスフォーマＴＲ１と、トランスフォーマＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷回路ＬＯＤと電気的に接続されている。
【0013】
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣから出力される制御信号を駆動回路ＤＲに伝達するための回路である。一方、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲから出力される信号を制御回路ＣＣに伝達するための回路である。制御回路ＣＣは、駆動回路ＤＲを制御する機能を有する回路である。駆動回路ＤＲは、制御回路ＣＣからの制御に基づいて、負荷回路ＬＯＤを制御するインバータＩＮＶを動作させる回路である。
【0014】
制御回路ＣＣには、電源電位ＶＣＣ１が供給され、制御回路ＣＣは接地電位ＧＮＤ１により接地される。一方、インバータＩＮＶには、電源電位ＶＣＣ２が供給され、インバータＩＮＶは接地電位ＧＮＤ２により接地される。このとき、例えば、電源電位ＶＣＣ１は、インバータＩＮＶに供給される電源電位ＶＣＣ２よりも小さい。言い換えれば、インバータＩＮＶに供給される電源電位ＶＣＣ２は、電源電位ＶＣＣ１よりも大きい。
【0015】
送信回路ＴＸ１と受信回路ＲＸ１との間には、誘導結合（磁気結合）したコイル（インダクタ）ＣＬ１ａとコイルＣＬ１ｂからなるトランスフォーマＴＲ１が介在している。これにより、送信回路ＴＸ１から受信回路ＲＸ１に、トランスフォーマＴＲ１を介して信号を伝達することができる。この結果、駆動回路ＤＲは、トランスフォーマＴＲ１を介して、制御回路ＣＣから出力された制御信号を受信することができる。
【0016】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ１によって、制御回路ＣＣから駆動回路ＤＲへの電気的ノイズの伝達を抑制しながら、制御回路ＣＣから駆動回路ＤＲに制御信号を伝達することができる。このことから、制御信号への電気的ノイズの重畳に起因する駆動回路ＤＲの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0017】
トランスフォーマＴＲ１を構成するコイルＣＬ１ａおよびコイルＣＬ１ｂは、それぞれインダクタとして機能する。トランスフォーマＴＲ１は、誘導結合したコイルＣＬ１ａとコイルＣＬ１ｂからなる磁気結合素子として機能することになる。
【0018】
同様に、送信回路ＴＸ２および受信回路ＲＸ２の間には、誘導結合したコイルＣＬ２ｂとコイルＣＬ２ａとからなるトランスフォーマＴＲ２が介在している。これにより、送信回路ＴＸ２から受信回路ＲＸ２に、トランスフォーマＴＲ２を介して信号を伝達することができる。この結果、制御回路ＣＣは、トランスフォーマＴＲ２を介して、駆動回路ＤＲから出力された信号を受信することができる。
【0019】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ２によって、駆動回路ＤＲから制御回路ＣＣへの電気的ノイズの伝達を抑制しながら、駆動回路ＤＲから制御回路ＣＣに信号を伝達することができる。このことから、信号への電気的ノイズの重畳に起因する制御回路ＣＣの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0020】
トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとにより構成されており、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れるようになっている。このとき、コイルＣＬ１ａが一次コイルであり、コイルＣＬ１ｂが二次コイルである。このように、トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ１からトランスフォーマＴＲ１のコイルＣＬ１ａに信号を送って電流を流した結果、トランスフォーマＴＲ１のコイルＣＬ１ｂに生じた誘導電流を受信回路ＲＸ１で検知することにより、受信回路ＲＸ１は送信回路ＴＸ１から出力された制御信号に対応した信号を受信できる。
【0021】
同様に、トランスフォーマＴＲ２は、コイルＣＬ２ａとコイルＣＬ２ｂとにより構成されており、コイルＣＬ２ａとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ２ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。このように、送信回路ＴＸ２からトランスフォーマＴＲ２のコイルＣＬ２ｂに信号を送って電流を流した結果、トランスフォーマＴＲ２のコイルＣＬ２ａに生じた誘導電流を受信回路ＲＸ２で検知することにより、受信回路ＲＸ２は送信回路ＴＸ２から出力された制御信号に対応した信号を受信することができる。
【0022】
送信回路ＴＸ１からトランスフォーマＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスフォーマＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、制御回路ＣＣと駆動回路ＤＲとの間の信号の送受信が行なわれる。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、制御回路ＣＣと駆動回路ＤＲとの間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスフォーマＴＲ１が介在する一方、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスフォーマＴＲ２が介在する。これにより、駆動回路ＤＲは、制御回路ＣＣから送信された信号に応じて、負荷回路ＬＯＤを動作させるためのインバータＩＮＶを駆動することができる。
【0023】
制御回路ＣＣと駆動回路ＤＲとは、基準電位の電圧レベルが異なっている。すなわち、制御回路ＣＣでは、基準電位が接地電位ＧＮＤ１に固定されている一方、図１に示すように、駆動回路ＤＲは、インバータＩＮＶと電気的に接続されている。インバータＩＮＶは、例えば、ハイサイド用ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）とローサイド用ＩＧＢＴとを有している。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴのオン／オフ制御と、ローサイド用ＩＧＢＴのオン／オフ制御を駆動回路ＤＲで行なうことにより、インバータＩＮＶによる負荷回路ＬＯＤの制御が実現される。具体的に、ハイサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ハイサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。同様に、ローサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ローサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。
【0024】
ここで、例えば、ローサイド用ＩＧＢＴのオン制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）＋しきい値電圧（１５Ｖ）」をゲート電極に印加することにより実現される。一方、例えば、ローサイド用ＩＧＢＴのオフ制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）」をゲート電極に印加することにより実現される。
【0025】
したがって、ローサイド用ＩＧＢＴのオン／オフ制御は、０Ｖを基準電位として、ゲート電極にしきい値電圧（１５Ｖ）を印加するか否かによって行なわれる。
【0026】
一方、例えば、ハイサイド用ＩＧＢＴのオン制御も、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、この基準電位に対して、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0027】
ところが、ハイサイド用ＩＧＢＴのエミッタ電位は、ローサイド用ＩＧＢＴのエミッタ電位のように接地電位ＧＮＤ２に固定されているわけではない。すなわち、インバータＩＮＶにおいては、電源電位ＶＣＣ２と接地電位ＧＮＤ２との間に、ハイサイド用ＩＧＢＴとローサイド用ＩＧＢＴとが直列接続されている。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴがオンする際には、ローサイド用ＩＧＢＴをオフする一方、ハイサイド用ＩＧＢＴがオフする際には、ローサイド用ＩＧＢＴをオンする制御が行なわれる。したがって、ハイサイド用ＩＧＢＴがオフしている際には、ローサイド用ＩＧＢＴがオンしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、オンしているローサイド用ＩＧＢＴによって、接地電位ＧＮＤ２となる。
【0028】
一方、ハイサイド用ＩＧＢＴがオンしている際には、ローサイド用ＩＧＢＴがオフしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、ＩＧＢＴバス電圧となる。このとき、ハイサイド用ＩＧＢＴのオン／オフ制御は、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0029】
上述したように、ハイサイド用ＩＧＢＴのエミッタ電位は、ハイサイド用ＩＧＢＴがオンしている場合とオフしている場合で変動する。すなわち、ハイサイド用ＩＧＢＴのエミッタ電位は、接地電位ＧＮＤ２（０Ｖ）から電源電位ＶＣＣ２（例えば、８００Ｖ）まで変動する。したがって、ハイサイド用ＩＧＢＴをオンするためには、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「ＩＧＢＴバス電圧（８００Ｖ）＋しきい値電圧（１５Ｖ）」を印加する必要がある。このことから、ハイサイド用ＩＧＢＴのオン／オフ制御を行なう駆動回路ＤＲにおいては、ハイサイド用ＩＧＢＴのエミッタ電位を把握する必要がある。このため、駆動回路ＤＲは、ハイサイド用ＩＧＢＴのエミッタ電位を入力するように構成されている。この結果、駆動回路ＤＲには、８００Ｖの基準電位が入力され、駆動回路ＤＲは、この８００Ｖの基準電位に対して、１５Ｖのしきい値電圧（１５Ｖ）をハイサイド用ＩＧＢＴのゲート電極に印加することによって、ハイサイド用ＩＧＢＴのオンするように制御する。したがって、駆動回路ＤＲには、８００Ｖ程度の高電位が印加される。
【0030】
このように、駆動制御部は、低電位（数十Ｖ）を取り扱う制御回路ＣＣを有するとともに、高電位（数百Ｖ）を取り扱う駆動回路ＤＲを有している。このことから、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、異電位回路間での信号の伝達を行なうことが必要とされる。
【0031】
この点に関し、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、トランスフォーマＴＲ１とトランスフォーマＴＲ２を介在して行なわれるため、異電位回路間での信号の伝達が可能である。
【0032】
上述したように、トランスフォーマＴＲ１とトランスフォーマＴＲ２とにおいては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。したがって、トランスフォーマＴＲ１を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧をできるだけ高くすることが重要である。同様に、トランスフォーマＴＲ２を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ２ｂとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くすることが重要である。
【0033】
＜信号の伝送例＞
図２は、信号の伝送例を示す説明図である。
図２は、信号の伝送例を示す説明図である。
【0034】
図２において、送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に信号ＳＧ２を送る。この信号ＳＧ２による電流がトランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスフォーマＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に対応した信号ＳＧ４を受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達することができる。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様に行なうことができる。
【0035】
＜２チップ構成＞
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。このような２チップ構成では、例えば、トランスフォーマＴＲ１が送信回路ＴＸ１と受信回路ＲＸ２と同一の半導体チップＣＨＰ１に形成される。したがって、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２の集積化が可能となる。同様に、トランスフォーマＴＲ２が駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２と同一の半導体チップＣＨＰ２に形成される。このため、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２の集積化が可能となる。
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。このような２チップ構成では、例えば、トランスフォーマＴＲ１が送信回路ＴＸ１と受信回路ＲＸ２と同一の半導体チップＣＨＰ１に形成される。したがって、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２の集積化が可能となる。同様に、トランスフォーマＴＲ２が駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２と同一の半導体チップＣＨＰ２に形成される。このため、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２の集積化が可能となる。
【0036】
ただし、２チップ構成では、例えば、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ１の製造プロセスが複雑化する。同様に、２チップ構成では、例えば、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ２の製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１および半導体チップＣＨＰ２の製造コストが上昇してしまう。
【0037】
＜３チップ構成＞
そこで、上述した送受信回路部を２チップ構成ではなく、３チップ構成で実現することが検討されている。以下では、新規な３チップ構成について説明する。
そこで、上述した送受信回路部を２チップ構成ではなく、３チップ構成で実現することが検討されている。以下では、新規な３チップ構成について説明する。
【0038】
図４は、３チップ構成を示す図である。図４において、半導体チップＣＨＰ１には、送信回路ＴＸ１と受信回路ＲＸ２とが形成されている。また、半導体チップＣＨＰ２には、駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とが形成されている。すなわち、半導体チップＣＨＰ１には、第１電位が印加されるように構成された第１回路（送信回路ＴＸ１や受信回路ＲＸ２）が形成されている。また、半導体チップＣＨＰ２には、第２電位が印加されるように構成された第２回路（駆動回路ＤＲや受信回路ＲＸ１や送信回路ＴＸ２）が形成されている。一方、半導体チップＣＨＰ３には、トランスフォーマＴＲ１とトランスフォーマＴＲ２とが形成されている。
【0039】
これにより、３チップ構成では、トランスフォーマＴＲ１とトランスフォーマＴＲ２だけが形成された半導体チップＣＨＰ３を有している。すなわち、３チップ構成では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の構成に関わらず、半導体チップＣＨＰ３を使用することができる。このことから、３チップ構成によれば、使用可能な半導体チップＣＨＰ１および半導体チップＣＨＰ２のバリエーションを増加させることができる利点が得られる。言い換えれば、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３の汎用性を高めることができる。さらに、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３は、トランジスタを含んでいないため、配線工程だけで形成することができる結果、製造プロセスの簡素化を図ることができる。したがって、３チップ構成によれば、製造コストの削減が可能となり、これによって、競争力の高い製品を製造できる。
【0040】
＜改善の検討＞
上述したように、一方の回路が形成された第１半導体チップあるいは他方の回路が形成された第２半導体チップのいずれかにトランスフォーマを搭載した、いわゆる「２チップ構成」の半導体装置がある。図５は、「２チップ構成」の半導体装置を示す概念図である。図５において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１が形成されている一方、半導体チップＣＨＰ２には、受信回路ＲＸ１が形成されている。そして、半導体チップＣＨＰ１と半導体チップＣＨＰ２は、ボンディングワイヤＷ２で電気的に接続されている。つまり、受信回路ＲＸ１とトランスフォーマＴＲ１がボンディングワイヤＷ２によって電気的に接続されているが、送信回路ＴＸ１とトランスフォーマＴＲ１は、半導体チップＣＨＰ１内に設けられた配線によって電気的に接続されている。このようにして、「２チップ構成」の半導体装置が構成される。
上述したように、一方の回路が形成された第１半導体チップあるいは他方の回路が形成された第２半導体チップのいずれかにトランスフォーマを搭載した、いわゆる「２チップ構成」の半導体装置がある。図５は、「２チップ構成」の半導体装置を示す概念図である。図５において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１が形成されている一方、半導体チップＣＨＰ２には、受信回路ＲＸ１が形成されている。そして、半導体チップＣＨＰ１と半導体チップＣＨＰ２は、ボンディングワイヤＷ２で電気的に接続されている。つまり、受信回路ＲＸ１とトランスフォーマＴＲ１がボンディングワイヤＷ２によって電気的に接続されているが、送信回路ＴＸ１とトランスフォーマＴＲ１は、半導体チップＣＨＰ１内に設けられた配線によって電気的に接続されている。このようにして、「２チップ構成」の半導体装置が構成される。
【0041】
ただし、近年では、トランスフォーマを回路が形成されたチップとは別のチップに形成することによって、回路の製造工程に関係なくトランスフォーマの製造工程を最適化することが検討されている。なぜなら、トランスフォーマを回路とは独立のチップに設けてトランスフォーマの製造工程を最適化することにより、半導体装置の製品原価を低減することができる結果、競争力のある製品を提供することができると考えられるからである。
【0042】
すなわち、競争力のある製品を製造するために、一方の回路を第１半導体チップに形成するとともに、他方の回路を第２半導体チップに形成し、さらに、トランスフォーマを第３半導体チップに形成し、これらの第１半導体チップと第２半導体チップと第３半導体チップから半導体装置を構成する、いわゆる「３チップ構成」の半導体装置を製造することが検討されている。図６は、「３チップ構成」の半導体装置を示す概念図である。図６において、半導体チップＣＨＰ１には、送信回路ＴＸ１が形成されている一方、半導体チップＣＨＰ２には、受信回路ＲＸ１が形成されている。また、半導体チップＣＨＰ３には、トランスフォーマＴＲ１が形成されている。そして、半導体チップＣＨＰ１と半導体チップＣＨＰ３は、ボンディングワイヤＷ１で電気的に接続されている一方、半導体チップＣＨＰ２と半導体チップＣＨＰ３は、ボンディングワイヤＷ２で電気的に接続されている。このようにして、「３チップ構成」の半導体装置が構成される。
【0043】
以上のように、「３チップ構成」の半導体装置では、半導体チップＣＨＰ１と半導体チップＣＨＰ３とがボンディングワイヤＷ１で電気的に接続されるとともに、半導体チップＣＨＰ２と半導体チップＣＨＰ３とがボンディングワイヤＷ２で電気的に接続される。つまり、受信回路ＲＸ１とトランスフォーマＴＲ１がボンディングワイヤＷ２によって電気的に接続されているだけでなく、送信回路ＴＸ１とトランスフォーマＴＲ１がボンディングワイヤＷ１によって電気的に接続されている。
【0044】
このことから、「３チップ構成」の半導体装置では、「２チップ構成」の半導体装置よりもボンディングワイヤの本数が多くなるため、ボンディングワイヤの寄生インダクタンスが増加する。つまり、「３チップ構成」の半導体装置では、信号伝達経路に加わる寄生インダクタンスが増加する。したがって、「３チップ構成」の半導体装置では、寄生インダクタンスの増大に起因して高周波ノイズの増加が生じる結果、信号伝達品質が劣化することが懸念される。すなわち、「３チップ構成」の半導体装置では、「２チップ構成」の半導体装置に比べて寄生インダクタンスの影響が大きくなる結果、寄生インダクタンスに起因する信号伝達品質の劣化が特に顕在化する。
【0045】
このように、「３チップ構成」の半導体装置は、競争力のある製品を提供できるポテンシャルを秘めている点で魅力的であるが、信号伝達品質の向上に代表される半導体装置の性能を向上する観点から改善の検討が必要である。すなわち、「３チップ構成」の半導体装置では、寄生インダクタンスの増加に伴う高周波ノイズの発生を抑制して、半導体装置の性能を向上することが望まれている。
【0046】
そこで、本実施の形態では、「３チップ構成」の半導体装置において顕在化する改善の余地を克服するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【0047】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、高周波ノイズを発生させる要因である寄生インダクタンスを低減するのではなく、逆に高周波ノイズを発生させる要因である寄生インダクタンスを利用して高周波ノイズを低減する工夫を施す思想である。具体的に、基本思想は、寄生インダクタンスを利用してローパスフィルタを構成することにより、トランスフォーマを有する半導体装置での高周波ノイズの伝達を抑制して、信号伝達品質の向上を図る思想である。この基本思想によれば、ローパスフィルタによって高周波ノイズが減衰することから、信号伝達品質の向上を図ることができる。
本実施の形態における基本思想は、高周波ノイズを発生させる要因である寄生インダクタンスを低減するのではなく、逆に高周波ノイズを発生させる要因である寄生インダクタンスを利用して高周波ノイズを低減する工夫を施す思想である。具体的に、基本思想は、寄生インダクタンスを利用してローパスフィルタを構成することにより、トランスフォーマを有する半導体装置での高周波ノイズの伝達を抑制して、信号伝達品質の向上を図る思想である。この基本思想によれば、ローパスフィルタによって高周波ノイズが減衰することから、信号伝達品質の向上を図ることができる。
【0048】
図７は、ローパスフィルタＬＦの構成を示す回路図である。
【0049】
図７において、ローパスフィルタＬＦは、入力端子ＩＮと出力端子ＯＵＴとの間に設けられたインダクタＩＬと、出力端子ＯＵＴとグランドとの間に設けられた容量ＣＰから構成されている。このように構成されているローパスフィルタＬＰでは、入力端子ＩＮから入力された信号に高周波ノイズが重畳しているとしても、この高周波ノイズは、容量ＣＰを介してグランドに流れる。この結果、出力端子ＯＵＴから出力される信号に含まれる高周波ノイズが低減される。なぜなら、容量ＣＰは、静電容量をＣ、角振動数をω（＝２πｆ：ｆは周波数）とすると、容量ＣＰのインピーダンスは、１／ωＣとなるからである。
【0050】
すなわち、容量ＣＰのインピーダンスは、周波数を高くなると低くなり、このことは、容量ＣＰでは、信号やノイズが高周波であるほど流れやすくなることを意味している。したがって、ローパスフィルタＬＰを通過することによって、信号に含まれる高周波ノイズは容量ＣＰを介してグランドに流れる結果、ローパスフィルタＬＰから出力される信号から高周波ノイズを低減することができる。このようにして、ローパスフィルタＬＰを信号伝達経路に挿入することにより、信号伝達品質を向上することができる。
【0051】
図８は、トランスフォーマを有する「３チップ構成」の半導体装置に基本思想を適用する概念図である。図８において、トランスフォーマＴＲ１を有する半導体チップＣＨＰ３と送信回路ＴＸ１を有する半導体チップＣＨＰ１とを電気的に接続するボンディングワイヤＷ１が、図７に示すローパスフィルタＬＦのインダクタとして機能する。一方、半導体チップＣＨＰ３に形成されているトランスフォーマＴＲ１とグランドとの間に新たに容量ＣＰを設ける。この容量ＣＰが図７に示す容量ＣＰである。これにより、図８において、トランスフォーマＴＲ１が形成された半導体チップＣＨＰ３にローパスフィルタを搭載することができ、これによって、基本思想が実現される。
【0052】
この結果、図８において基本思想が実現されることから、図８に示す「３チップ構成」の半導体装置では、たとえ、高周波ノイズの発生要因となる寄生インダクタンスを有するボンディングワイヤＷ１が追加されたとしても、ローパスフィルタによって高周波ノイズを減衰することができる。これにより、図１に示す「３チップ構成」の半導体装置によれば、信号伝達品質の向上を図ることができる。
【0053】
以下では、基本思想を具現化した具現化態様について説明する。
【0054】
【0055】
図９において、半導体装置は、半導体チップＣＨＰ１、半導体チップＣＨＰ２およびトランスフォーマが形成された半導体チップＣＨＰ３を有している。半導体チップＣＨＰ１は、例えば、チップ搭載部であるダイパッドＤＰ１上に導電性接着材ＰＳＴ１を介して搭載されている。一方、半導体チップＣＨＰ２は、例えば、チップ搭載部であるダイパッドＤＰ２上に導電性接着材ＰＳＴ２を介して搭載されている。また、半導体チップＣＨＰ３は、上述したダイパッドＤＰ２上に導電性接着材ＰＳＴ３を介して搭載されている。
【0056】
ここで、ダイパッドＤＰ１およびダイパッドＤＰ２のそれぞれは、例えば、銅材から構成されている。また、導電性接着材ＰＳＴ１および導電性接着材ＰＳＴ２のそれぞれは、例えば、銀ペーストや半田から構成されている。
【0057】
半導体チップＣＨＰ１には、図４に示す送信回路ＴＸ１や受信回路ＲＸ２が形成されている。この半導体チップＣＨＰ１は、図９に示すように、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１上に形成された多層配線層ＭＷＬ１を有している。半導体基板ＳＵＢ１には、複数のトランジスタＱ１が形成されており、複数のトランジスタＱ１が形成された半導体基板ＳＵＢ１の上方に多層配線層ＭＷＬ１が形成されている。そして、多層配線層ＭＷＬ１のそれぞれの層には、配線が形成されており、この配線は、トランジスタＱ１と電気的に接続されている。互いに電気的に接続されたトランジスタＱ１と配線によって、送信回路ＴＸ１や受信回路ＲＸ２が構成されている。多層配線層ＭＷＬ１には複数の層間絶縁膜が積層されているが、図９では一体化して示されている。
【0058】
次に、半導体チップＣＨＰ２には、図４に示す駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が形成されている。半導体チップＣＨＰ２は、図９に示すように、半導体基板ＳＵＢ２と、半導体基板ＳＵＢ２上に形成された多層配線層ＭＷＬ２を有している。半導体基板ＳＵＢ２には、複数のトランジスタＱ２が形成されており、複数のトランジスタＱ２が形成された半導体基板ＳＵＢ２の上方に多層配線層ＭＷＬ２が形成されている。そして、多層配線層ＭＷＬ２のそれぞれの層には、配線が形成されており、配線は、トランジスタＱ２と電気的に接続されている。互いに電気的に接続されたトランジスタＱ２と配線によって、駆動回路ＤＲ、受信回路ＲＸ１および送信回路ＴＸ２が構成されている。多層配線層ＭＷＬ２には複数の層間絶縁膜が積層されているが、図９では一体化して示されている。
【0059】
続いて、図９に示すように、半導体チップＣＨＰ３には、異電位間の非接触通信を行うトランスフォーマが形成されている。具体的に、半導体チップＣＨＰ３は、例えば、ｐ型（第１導電型）の半導体基板ＳＵＢ３と、半導体基板ＳＵＢ３の表面に形成されたｐ型半導体領域ＰＲ１と、半導体基板ＳＵＢの上方に設けられたトランスフォーマと、を備える。このとき、ｐ型半導体領域ＰＲ１は、半導体基板ＳＵＢ３よりも高い不純物濃度を有している。また、トランスフォーマは、下層インダクタ３００と、この下層インダクタ３００と対向配置された上層インダクタ１００とを含んでいる。これにより、下層インダクタ３００と上層インダクタ１００は、磁気結合可能に構成されている。半導体チップＣＨＰ３においても、半導体基板ＳＵＢ３上に複数の層間絶縁膜が積層されているが、図９では一体化して示されている。
【0060】
上層インダクタ１００は、ボンディングワイヤＷ２を介して、半導体チップＣＨＰ２に設けられた回路（第２回路）と電気的に接続されている。また、図９に示すように、下層インダクタ３００は、ボンディングワイヤＷ１を介して、半導体チップＣＨＰ１に設けられた回路（第１回路）と電気的に接続されている。
【0061】
例えば、図９において、上層インダクタ１００は、スパイラルインダクタから構成されており、同様に、下層インダクタ３００も、スパイラルインダクタから構成されている。
【0062】
以上のようにして、具現化態様における半導体装置が構成されている。
【0063】
＜＜半導体チップの平面レイアウト構成＞＞
続いて、半導体チップＣＨＰ３の平面レイアウト構成を説明する。
続いて、半導体チップＣＨＰ３の平面レイアウト構成を説明する。
【0064】
図１０は、半導体チップＣＨＰ３の平面レイアウト構成を示す平面図である。
【0065】
図１０において、半導体チップＣＨＰ３の平面形状は、矩形形状をしており、半導体チップＣＨＰ３の周縁部にシールリングＳＲが設けられている。そして、平面視において、シールリングＳＲに囲まれるように、上層インダクタ１００および上層インダクタ２００が設けられている。ここで、上層インダクタ１００は、タップパッド１ａと、タップパッド１ａと接続された渦巻配線１ｂと、渦巻配線１ｂと接続されたトランスパッド１ｃを有する。同様に、上層インダクタ２００は、タップパッド２ａと、タップパッド２ａと接続された渦巻配線２ｂと、渦巻配線２ｂと接続されたトランスパッド２ｃを有する。
【0066】
また、平面視において、シールリングＳＲに囲まれるように、タップパッド３ａおよびトランスパッド３ｃと、タップパッド４ａおよびトランスパッド４ｃが設けられている。
タップパッド３ａおよびトランスパッド３ｃは、上層インダクタ１００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ１００と対になる下層インダクタが、上層インダクタ１００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド３ａおよびトランスパッド３ｃが上層インダクタ１００と同層に形成されている。
タップパッド３ａおよびトランスパッド３ｃは、上層インダクタ１００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ１００と対になる下層インダクタが、上層インダクタ１００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド３ａおよびトランスパッド３ｃが上層インダクタ１００と同層に形成されている。
【0067】
同様に、タップパッド４ａおよびトランスパッド４ｃは、上層インダクタ２００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ２００と対になる下層インダクタが、上層インダクタ２００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド４ａおよびトランスパッド４ｃが上層インダクタ２００と同層に形成されている。
【0068】
ここで、例えば、上層インダクタ１００および上層インダクタ２００には、約８００Ｖ程度のハイサイド側の基準電位が印加される。これに対し、下層インダクタ（タップパッド３ａおよびトランスパッド３ｃ）と下層インダクタ（タップパッド４ａおよびトランスパッド４ｃ）には、０Ｖ程度のローサイド側の基準電位が印加される。つまり、上層インダクタ１００と対になる下層インダクタには、上層インダクタ１００に印加される基準電位とは異なる基準電位が印加される。同様に、上層インダクタ２００と対になる下層インダクタには、上層インダクタ２００に印加されるハイサイド側の基準電位とは異なるローサイド側の基準電位が印加される。
【0069】
＜＜半導体チップの断面構造＞＞
次に、半導体チップＣＨＰ３の断面構造について説明する。
次に、半導体チップＣＨＰ３の断面構造について説明する。
【0070】
【0071】
図１１において、半導体チップＣＨＰ３は半導体基板ＳＵＢ３を有する。半導体基板ＳＵＢ３は、例えばｐ型不純物を含む単結晶シリコンからなり、半導体基板ＳＵＢ３の不純物濃度は、例えば、１×１０１５／ｃｍ３である。半導体基板ＳＵＢ３の表面には、半導体基板ＳＵＢ３よりも高い不純物濃度を有するｐ型半導体領域ＰＲ１が形成されている。ｐ型半導体領域ＰＲ１は、半導体基板ＳＵＢ３にｐ型不純物が導入された領域であり、ｐ型半導体領域ＰＲ１の不純物濃度は、例えば１×１０２０／ｃｍ３である。このｐ型半導体領域ＰＲ１上には、複数層からなる配線層が形成されている。そして、複数層からなる配線層には、複数の層間絶縁膜、複数の配線、複数のプラグおよびシールリングＳＲが形成されている。図１１では、複数の層間絶縁膜の図示は省略されている。また、複数層からなる配線層内には、渦巻配線３ｂを有する下層インダクタ３００が形成されている。この下層インダクタ３００は、例えば、１層または２層にわたって形成されており、引出配線部と電気的に接続されている。
【0072】
半導体基板ＳＵＢ３上に層間絶縁膜が形成され、下層インダクタ３００および引出配線部は、その層間絶縁膜上に形成されている。つまり層間絶縁膜は、半導体基板ＳＵＢ３と下層インダクタ３００の間、半導体基板ＳＵＢ３と配線１０ａの間、および半導体基板ＳＵＢ３と下層パッド１１ａの間に配置されている。層間絶縁膜、下層インダクタ３００、配線１０ａおよび下層パッド１１ａ上に、複数の層間絶縁膜および複数の配線が積層されている。引出配線部は、配線１０ａと配線１０ｂを有し、配線１０ａと配線１０ｂは、例えば、プラグで接続されている。また、引出配線部は、配線１０ａと接続された下層パッド１１ａと、配線１０ｂと接続された下層パッド１１ｂを有し、下層パッド１１ａと下層パッド１１ｂは、例えば、プラグで接続されている。さらに、引出配線部は、下層パッド１１ｂ上に形成され、かつ下層パッド１１ｂと接続された多層構造体１２と、多層構造体１２と接続された上層パッドであるトランスパッド３ｃと電気的に接続されている。
【0073】
多層構造体１２は、下層パッド１１ｂとトランスパッド３ｃとを接続する、複数の配線と複数のプラグからなる構造体である。なお、下層パッド１１ａは、配線１０ａを含む配線のうち、多層構造体１２と重なる部分である。下層パッド１１ｂは、配線１０ｂを含む配線のうち、多層構造体１２と重なる部分である。配線１０ａと配線１０ｂは、多層構造体１２と重ならないように構成されている部分である。
【0074】
すなわち、下層インダクタ３００は、複数層からなる配線層内に形成された引出配線部を介して、トランスパッド３ｃと電気的に接続されている。さらに、複数層からなる配線層上には、上層インダクタ１００が形成されている。すなわち、下層インダクタ３００と重なるように上層インダクタ１００が形成されており、この上層インダクタ１００は、渦巻配線１ｂとトランスパッド１ｃとを有している。下層インダクタ３００の上部、配線１０ｂおよび下層パッド１１ｂは、同層に形成され、下層インダクタ３００の下部、配線１０ａおよび下層パッド１１ａは、同層に形成されている。
【0075】
そして、上層インダクタ１００、トランスパッド１ｃおよびトランスパッド３ｃを覆うように表面保護膜ＰＡＳとポリイミド樹脂膜ＰＩが形成されている。表面保護膜ＰＡＳおよびポリイミド樹脂膜ＰＩには、トランスパッド３ｃの表面の一部およびトランスパッド１ｃの表面の一部を露出する開口部が設けられている。なお、表面保護膜ＰＡＳは、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜の積層膜から構成されている。
【0076】
例えば、開口部から露出するトランスパッド３ｃ（上層パッド）には、ボンディングワイヤＷ１が電気的に接続される（図９参照）。すなわち、上層パッドであるトランスパッド３ｃは、ボンディングワイヤＷ１と接続可能に構成されている。
【0077】
ここで、図１１において、配線１０ａは、ｐ型半導体領域ＰＲ１と対向するように配置されており、互いに対向するｐ型半導体領域ＰＲ１と配線１０ａによって容量ＣＰが形成される。言い換えれば、ｐ型半導体領域ＰＲ１は、配線１０ａと平面的に重なる領域を含むように構成されており、互いに平面的に重なるｐ型半導体領域ＰＲ１の領域と配線１０ａの領域によって容量ＣＰが形成される。そして、この容量ＣＰと、トランスパッド３ｃと接続されるボンディングワイヤＷ１のインダクタンスとによってローパスフィルタが構成される。
【0078】
続いて、図１２は、下層インダクタ３００と、この下層インダクタ３００と接続される配線１０ａと、配線１０ａと接続される下層パッド１１ａを示す平面図である。図１２に示すように、下層インダクタ３００は、スパイラル状のインダクタ配線から構成されており、この下層インダクタ３００は、配線１０ａと接続されている。そして、配線１０ａは、下層パッド１１ａと接続されている。ここで、配線１０ａの幅（Ｙ方向の幅）は、インダクタ配線の幅Ｌよりも大きくなっている。インダクタ配線の幅Ｌとは、インダクタ配線の延在方向と直交する直交方向における、インダクタ配線の長さである。図１２では、図１２に示される延在方向に延在しているインダクタ配線の一部の幅Ｌの一例が示されている。例えば、インダクタ配線の他の一部が図１２に示される直交方向に延在している場合、インダクタ配線の他の一部の幅Ｌは、図１２に示される延在方向におけるインダクタ配線の長さである。例えば、インダクタ配線の幅Ｌは約７μｍ程度であるのに対し、配線１０ａの幅は約７０μｍ程度である。
【0079】
以上のようにして、半導体チップＣＨＰ３が構成されている。
【0080】
＜＜具現化態様における特徴＞＞
次に、具現化態様における特徴点について説明する。
次に、具現化態様における特徴点について説明する。
【0081】
具現化態様における第１特徴点は、例えば、図１１に示すように、ｐ型半導体領域ＰＲ１と配線１０ａとが互いに対向する領域を有するように、ｐ型半導体領域ＰＲ１を半導体基板ＳＵＢ３の表面に形成する点にある。言い換えれば、具現化態様における特徴点は、ｐ型半導体領域ＰＲ１と配線１０ａとが互いに重なる領域を有するように、ｐ型半導体領域ＰＲ１を半導体基板ＳＵＢ３の表面に形成する点にある。
【0082】
これにより、具現化態様における第１特徴点によれば、互いに対向するｐ型半導体領域ＰＲ１と配線１０ａとによって容量ＣＰが形成される。言い換えれば、ｐ型半導体領域ＰＲ１は、配線１０ａと平面的に重なる領域を含むように構成されており、互いに平面的に重なるｐ型半導体領域ＰＲ１の領域と配線１０ａの領域によって容量ＣＰが形成される。そして、この容量ＣＰと、トランスパッド３ｃと接続されるボンディングワイヤＷ１のインダクタンスとによってローパスフィルタが構成される。この結果、第１特徴点によれば、「３チップ構成」の半導体装置において、たとえ、高周波ノイズの発生要因となる寄生インダクタンスを有するボンディングワイヤＷ１が追加されたとしても、ローパスフィルタによって高周波ノイズを減衰することができる。これにより、具現化態様における第１特徴点によれば、「３チップ構成」の半導体装置において、信号伝達品質の向上を図ることができる。
【0083】
続いて、具現化態様における第２特徴点は、例えば、図１２に示すように、配線１０ａの幅（Ｙ方向の幅）を下層インダクタ３００のインダクタ配線の幅Ｌよりも大きくする点にある。これにより、配線１０ａと、この配線１０ａの下方に位置するｐ型半導体領域ＰＲ１との間の対向面積を大きくすることができる。このことは、互いに対向するｐ型半導体領域ＰＲ１と配線１０ａとによって形成される容量ＣＰの静電容量値を大きくすることができることを意味する。この結果、具現化態様における第２特徴点によれば、ローパスフィルタに必要な容量ＣＰの静電容量値を容易に確保することができる。さらに、配線１０ａの幅を調整することにより、ローパスフィルタによる遮断周波数を調整することができる。例えば、図１３に示すように、配線１０ａの幅（Ｙ方向の幅）は、下層パッド１１ａの幅（Ｙ方向の幅）よりも大きくてもよい。また、図１４に示すように、配線１０ａは、Ｙ方向の幅が第１幅Ｌ１の部分と、Ｙ方向の幅が第１幅Ｌ１よりも小さい第２幅Ｌ２の部分の組み合わせから構成されていてもよい。すなわち、図１４に示すように、配線１０ａは、Ｙ方向の幅が異なる部分を有するように構成されていてもよい。
【0084】
＜＜変形例＞＞
例えば、ｐ型半導体領域ＰＲ１は、配線１０ａと平面的に重なる領域を有するだけでなく、下層インダクタ３００のスパイラル配線と平面的に重なるように形成されてもよい。さらに、ｐ型半導体領域ＰＲ１は、例えば、図１５に示すように、半導体基板ＳＵＢ３の表面全体に形成されていてもよい。この場合、ｐ型半導体領域ＰＲ１を形成するためのパターニング工程が不要となる。このことから、半導体基板ＳＵＢ３の表面全体にｐ型半導体領域ＰＲ１を形成する構成は、半導体装置の製造工程を簡略化しながら、半導体装置の信号伝達品質を向上できる点で有用である。
例えば、ｐ型半導体領域ＰＲ１は、配線１０ａと平面的に重なる領域を有するだけでなく、下層インダクタ３００のスパイラル配線と平面的に重なるように形成されてもよい。さらに、ｐ型半導体領域ＰＲ１は、例えば、図１５に示すように、半導体基板ＳＵＢ３の表面全体に形成されていてもよい。この場合、ｐ型半導体領域ＰＲ１を形成するためのパターニング工程が不要となる。このことから、半導体基板ＳＵＢ３の表面全体にｐ型半導体領域ＰＲ１を形成する構成は、半導体装置の製造工程を簡略化しながら、半導体装置の信号伝達品質を向上できる点で有用である。
【0085】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0086】
１ａ タップパッド
１ｂ 渦巻配線
１ｃ トランスパッド
２ａ タップパッド
２ｂ 渦巻配線
２ｃ トランスパッド
３ａ タップパッド
３ｂ 渦巻配線
３ｃ トランスパッド
４ａ タップパッド
４ｃ トランスパッド
１０ａ 配線
１０ｂ 配線
１１ａ 下層パッド
１１ｂ 下層パッド
１２ 多層構造体
１００ 上層インダクタ
２００ 上層インダクタ
３００ 下層インダクタ
ＣＣ 制御回路
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＰ 容量
ＤＰ１ ダイパッド
ＤＰ２ ダイパッド
ＤＲ 駆動回路
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＬ インダクタ
ＩＮＶ インバータ
ＬＯＤ 負荷回路
ＬＰ ローパスフィルタ
ＭＷＬ１ 多層配線層
ＭＷＬ２ 多層配線層
ＰＡＳ 表面保護膜
ＰＩ ポリイミド樹脂膜
ＰＲ１ ｐ型半導体領域
ＰＳＴ１ 導電性接着材
ＰＳＴ２ 導電性接着材
ＰＳＴ３ 導電性接着材
Ｑ１ トランジスタ
Ｑ２ トランジスタ
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ１ 半導体基板
ＳＵＢ２ 半導体基板
ＳＵＢ３ 半導体基板
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
Ｗ１ ボンディングワイヤ
Ｗ２ ボンディングワイヤ
１ｂ 渦巻配線
１ｃ トランスパッド
２ａ タップパッド
２ｂ 渦巻配線
２ｃ トランスパッド
３ａ タップパッド
３ｂ 渦巻配線
３ｃ トランスパッド
４ａ タップパッド
４ｃ トランスパッド
１０ａ 配線
１０ｂ 配線
１１ａ 下層パッド
１１ｂ 下層パッド
１２ 多層構造体
１００ 上層インダクタ
２００ 上層インダクタ
３００ 下層インダクタ
ＣＣ 制御回路
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＰ 容量
ＤＰ１ ダイパッド
ＤＰ２ ダイパッド
ＤＲ 駆動回路
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＬ インダクタ
ＩＮＶ インバータ
ＬＯＤ 負荷回路
ＬＰ ローパスフィルタ
ＭＷＬ１ 多層配線層
ＭＷＬ２ 多層配線層
ＰＡＳ 表面保護膜
ＰＩ ポリイミド樹脂膜
ＰＲ１ ｐ型半導体領域
ＰＳＴ１ 導電性接着材
ＰＳＴ２ 導電性接着材
ＰＳＴ３ 導電性接着材
Ｑ１ トランジスタ
Ｑ２ トランジスタ
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ１ 半導体基板
ＳＵＢ２ 半導体基板
ＳＵＢ３ 半導体基板
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
Ｗ１ ボンディングワイヤ
Ｗ２ ボンディングワイヤ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】