特開 2024-48387 デジタル－アナログ変換器グリッチ低減技法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024048387

(43)【公開日】2024-04-08

(54)【発明の名称】デジタル－アナログ変換器グリッチ低減技法

(51)【国際特許分類】

   H03M 1/08 20060101AFI20240401BHJP

   H03M 1/10 20060101ALI20240401BHJP

   H03M 1/74 20060101ALI20240401BHJP

【ＦＩ】

H03M1/08 B

H03M1/10 B

H03M1/74

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023163146

(22)【出願日】2023-09-26

(31)【優先権主張番号】63/377,214

(32)【優先日】2022-09-27

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/471,767

(32)【優先日】2023-09-21

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】519383544

【氏名又は名称】アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】マイケル・イー・ハレル

(72)【発明者】

【氏名】アラン・リザダ・キランタング

(72)【発明者】

【氏名】エンジェル・ラエル

(72)【発明者】

【氏名】ムラット・デミルカン

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AB01

5J022AC05

5J022BA02

5J022CD04

5J022CF02

(57)【要約】

【課題】ＤＡＣを使用して信号を生成する電子回路を提供する。
【解決手段】電子システムは、システム出力を提供するための少なくとも１つの増幅器回路と、増幅器回路に駆動信号を提供するためのデジタル－アナログ変換器（ＤＡＣ）回路と、ＤＡＣ回路の入力に接続された制御回路と、を含む。制御回路は、制御回路の入力においてターゲット信号を受信し、ターゲット信号に従って、ＤＡＣ回路の入力に制御回路出力を提供し、ＤＡＣ回路の遷移がＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出し、グリッチ信号の大きさを低減するために補償信号をＤＡＣ回路に提供するように構成されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

電子システムであって、
システム出力を提供するための少なくとも１つの増幅器回路と、
前記増幅器回路に駆動信号を提供するためのデジタル－アナログ変換器（ＤＡＣ）回路と、
制御回路であって、前記ＤＡＣ回路の入力に接続されており、かつ、
前記制御回路の入力においてターゲット信号を受信し、前記ターゲット信号に従って、前記ＤＡＣ回路の前記入力に制御回路出力を提供することと、
前記ＤＡＣ回路の遷移が前記ＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、
前記グリッチ信号の大きさを低減するために、前記ＤＡＣ回路に補償信号を提供することと、を行うように構成されている、制御回路と、を備える、電子システム。

【請求項2】

合計回路ノードを含み、
前記補償信号が、前記合計回路ノードを使用して、前記制御回路の出力と合計され、前記制御回路の前記出力と前記補償信号との前記合計が、前記ＤＡＣ回路への前記入力に適用される、請求項１に記載の電子システム。

【請求項3】

前記制御回路が、前記補償信号として、前記ＤＡＣ回路に、デジタル形態の補償パルスを提供するように構成されている、請求項１に記載の電子システム。

【請求項4】

前記制御回路が、前記補償信号として、前記ＤＡＣ回路内部のアナログ回路に、アナログ形態の補償パルスを提供するように構成されている、請求項１に記載の電子システム。

【請求項5】

前記ＤＡＣ回路の前記出力に結合されたフィルタ回路を含み、
前記制御回路が、前記ＤＡＣ回路に前記補償信号を提供して、前記ＤＡＣ回路の出力において、グリッチ補償されたアナログ信号を作り出すように構成されており、
前記フィルタ回路が、前記グリッチ補償されたアナログ信号をフィルタリングする、請求項１に電子システム。

【請求項6】

前記システム出力に接続されたアナログ－デジタル変換器（ＡＤＣ）回路を含み、
前記制御回路が、前記制御回路出力を調整して、前記ＡＤＣ回路の出力と前記ターゲット信号との間の差を低減するように構成されている、請求項１に記載の電子システム。

【請求項7】

前記ＡＤＣ回路が、
前記グリッチ信号をサンプリングして、グリッチ信号インパルス応答を測定することと、
前記グリッチ信号インパルス応答の大きさが所定のグリッチ閾値を超えるときを検出して、前記ＤＡＣ回路の前記遷移が前記グリッチ信号をもたらすことを検出することと、を行うように構成されている、請求項６に記載の電子システム。

【請求項8】

前記ＤＡＣ回路が、バイナリ加重ＤＡＣ回路である、請求項１～７のいずれか一項に記載の電子システム。

【請求項9】

信号アーチファクトを低減するための電子システムのための補償の方法であって、
デジタル－アナログ変換器（ＤＡＣ）回路を使用して前記電子システムの少なくとも１つの増幅器回路を駆動し、前記電子システムのシステム出力を設定することと、
制御回路を使用して、前記ＤＡＣ回路の遷移が前記ＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、
前記グリッチ信号の大きさを低減するために、前記ＤＡＣ回路に補償信号を付加することと、を含む、方法。

【請求項10】

前記補償信号を付加することが、前記制御回路の出力及び前記ＤＡＣ回路への入力において前記補償信号を付加することを含む、請求項９に記載の方法。

【請求項11】

前記補償信号を付加することが、前記ＤＡＣ回路にデジタル形態の補償パルスを付加することを含む、請求項９に記載の方法。

【請求項12】

前記補償信号を付加することが、前記ＤＡＣ回路の内部にアナログ形態の補償パルスを付加することを含む、請求項９に記載の方法。

【請求項13】

前記ＤＡＣ回路の出力においてグリッチ補償されたアナログ信号を作り出すために、前記ＤＡＣ回路に補償信号を付加することと、
前記グリッチ補償されたアナログ信号をフィルタリングすることと、を含む、請求項９に記載の方法。

【請求項14】

前記システム出力をアナログ－デジタル変換（ＡＤＣ）回路の入力に適用し、前記制御回路に前記ＡＤＣ回路の前記出力を提供することと、
前記ＡＤＣ回路を使用して前記グリッチ信号をサンプリングし、グリッチ信号インパルス応答を測定することと、
前記ＤＡＣ回路の前記遷移が前記グリッチ信号をもたらすときを前記検出することが、前記グリッチ信号インパルス応答の大きさが所定のグリッチ閾値を超えるときを検出することと、を含む、請求項９に記載の方法。

【請求項15】

前記システム出力をアナログ－デジタル変換（ＡＤＣ）回路の入力に適用し、前記制御回路に前記ＡＤＣ回路の前記出力を提供することと、
ＤＡＣ入力値の範囲にわたって前記ＤＡＣ回路への前記入力を変更することと、
ベースラインサンプリングレートを使用して前記ＡＤＣ回路出力をサンプリングして、前記ＤＡＣ入力値の範囲に対するＤＡＣベースライン応答を決定することと、
前記ＤＡＣ入力値の前記範囲にわたって前記ＤＡＣ回路への前記入力を変更し、前記ベースラインサンプリングレートよりも高いサンプリングレートにおいて前記ＡＤＣ回路出力をサンプリングして、前記ＤＡＣ入力値の前記範囲に対するＤＡＣグリッチ応答を測定することと、
前記ＤＡＣ入力値の前記範囲に対するグリッチ効果を、前記測定されたＤＡＣグリッチ応答と前記ＤＡＣベースライン応答との間の差として記録することと、を含む、請求項９～１４のいずれか一項に記載の方法。

【請求項16】

前記ＤＡＣ回路の前記遷移のために記録されたグリッチ効果を使用して、前記ＤＡＣ回路の前記遷移がグリッチ信号をもたらすときを検出することを含む、請求項１５に記載の方法。

【請求項17】

命令を含むコンピュータ可読記録媒体であって、前記命令が、データ変換器システムの制御回路のプロセッサによって実行されると、前記制御回路に、
ターゲット信号を受信し、デジタル－アナログ変換器（ＤＡＣ）回路への入力を設定して、前記ターゲット信号に従って前記データ変換器システムのシステム出力を設定することと、
前記ＤＡＣ回路の遷移が前記ＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、
前記グリッチ信号の大きさを低減するために、前記ＤＡＣ回路に補償信号を提供することと、を含むアクションを行わせる、コンピュータ可読記憶媒体。

【請求項18】

前記制御回路に、前記補償信号としてデジタル形態の補償パルスを作り出すことを含むアクションを行わせる命令を含む、請求項１７に記載のコンピュータ可読記憶媒体。

【請求項19】

前記制御回路に、
前記データ変換器システムのアナログ－デジタル変換（ＡＤＣ）回路から前記システム出力のデジタル値を受信することと、
ＤＡＣ入力値の範囲にわたって前記ＤＡＣ回路への前記入力を変更することと、
ベースラインサンプリングレートを使用して前記ＡＤＣ回路出力をサンプリングして、前記ＤＡＣ入力値の範囲に対するＤＡＣベースライン応答を決定することと、
前記ＤＡＣ入力値の前記範囲にわたって前記ＤＡＣ回路への前記入力を変更し、前記ベースラインサンプリングレートよりも高いサンプリングレートにおいて前記ＡＤＣ回路出力をサンプリングして、前記ＤＡＣ入力値の前記範囲に対するＤＡＣグリッチ応答を測定することと、
前記ＤＡＣ入力値の前記範囲に対するグリッチ効果を、前記測定されたＤＡＣグリッチ応答と前記ＤＡＣベースライン応答との間の差として記録することと、を含むアクションを行わせる命令を含む、請求項１７又は１８に記載のコンピュータ可読記憶媒体。

【請求項20】

前記制御回路に、
グリッチ信号をもたらす前記ＤＡＣ回路の前記遷移を検出することに応答して、前記補償信号としてデジタル形態の補償パルスを作り出すことを含むアクションを行わせる命令を含み、
前記補償パルスが、前記ＤＡＣ回路の前記遷移のために記録された前記グリッチ効果の平均時間値を有する、請求項１９に記載のコンピュータ可読記憶媒体。

【発明の詳細な説明】

【背景技術】

【0001】

電子回路で信号を生成するために使用されるデータ変換器システムは、信号忠実度の低減をもたらすアーチファクトを提示し得る。そのようなアーチファクトの１つは、デジタル－アナログ変換器（ＤＡＣ）コードグリッチであり、これは、実際のＤＡＣ出力と理想化されたＤＡＣ出力との間の差をもたらす。このＤＡＣグリッチは、理想化されたシステム出力からの時間及び周波数領域の両方の変動を引き起こす。周波数領域では、これらのグリッチは、サイドバンド信号エネルギーを引き起こすコヒーレントであり得るか、又は位相及び振幅ノイズの増加を引き起こす非コヒーレントであり得る。時間領域では、これらのグリッチは、過剰な波紋又はノイズを引き起こし得るか、又はデジタル制御ループでは、精度エラー又はループ安定性の懸念の原因を提示し得る。

【発明の概要】

【課題を解決するための手段】

【0002】

この文書は、ＤＡＣを使用して信号を生成する電子回路に関する。開又は閉ループシステムでのＤＡＣグリッチの影響を軽減するために、制御アルゴリズム又はＤＡＣ回路自体内のいずれかに組み込むことができる補償及び補正方法について説明する。

【0003】

必ずしも縮尺通りに描かれていない図面では、同様の数字は、異なる図での同様の構成要素を説明し得る。異なる文字の添字を有する同様の数字は、同様の構成要素の異なる事例を表し得る。図面は、概して、本文書で考察される様々な実施形態を限定としてではなく、実施例として例解する。

【図面の簡単な説明】

【0004】

【図1】セグメント化されたＤＡＣに対する出力電圧グリッチ振幅対デジタル－アナログ変換器（ＤＡＣ）コード変化の実施例のグラフである。

【図2】開ループ制御を有する電子システムのブロック図である。

【図3】ＤＡＣの出力におけるＤＡＣグリッチに起因する過剰信号ノイズの実施例の例解図である。

【図4】開ループ制御及びＤＡＣグリッチ補償を有する電子システムの実施例のブロック図である。

【図5】グリッチ緩和プロセスを例解する波形を示す。

【図6】ＤＡＣ回路のシグナリングをフィルタリングする効果を例解する波形である。

【図7】ヌリング補償信号を適用し、ＤＡＣ回路にフィルタリングする効果を例解する波形を示す。

【図8】閉ループ制御を有する電子システムのブロック図である。

【図9】低レベルの振動又はリップルを有する持続的なシステム応答を示すグラフである。

【図10】閉ループ制御及びＤＡＣグリッチ補償を有する電子システムのブロック図である。

【図11】ＤＡＣグリッチ補償技法の結果を示すＤＡＣからの測定データのグラフである。

【図12】ＤＡＣグリッチ補償技法の結果を示すＤＡＣからの測定データのグラフである。

【発明を実施するための形態】

【0005】

バイナリ加重ＤＡＣは、特に主要なキャリーコード遷移中に著しく高いグリッチを生成することが知られている。主要なキャリー遷移中に生成されたグリッチは、他のコード遷移中に生成されたグリッチが良性であっても、振幅が数ＬＳＢを超える可能性がある。セグメント化されたＤＡＣアーキテクチャでは、ＭＳＢセグメント遷移中により高いエネルギーグリッチが生成され得、コード空間にわたって定期的に繰り返され得る。また、セグメント化されたＤＡＣのＬＳＢサブＤＡＣでは、ミッドスケールコード遷移中に観察される高いグリッチが存在し得る。

【0006】

図１は、１８ビットセグメント化されたＤＡＣに対する出力電圧グリッチ振幅対ＤＡＣコード変化の実施例のグラフである。図１の例示的なＤＡＣでは、ＭＳＢセグメントコード遷移に対応するコード空間にわたって６４個の高エネルギーグリッチスパイクが存在する。グリッチは、本明細書では「グリッチ閾値」と呼ばれる特定のコード閾値を超えると生成される。グリッチの形状は、グリッチの閾値を超えるかどうか、また超える方向によって異なり得る。これらのグリッチは、システムアプリケーションに依存して重大な影響を与え得る。

【0007】

図２は、開ループ制御を有する電子システム２００のブロック図である。電子システム２００は、制御回路２０２、増幅器回路２０６、及び増幅器回路２０６に駆動信号を提供するＤＡＣ回路２０４を含む。制御回路２０２は、説明される機能を実行するための論理回路を含み得る。いくつかの実施例では、制御回路２０２の論理回路は、説明される機能を実行するためのソフトウェア又はファームウェアでの命令を実行するマイクロプロセッサ又は他のプロセッサなどの処理回路を含むことができる。変形例では、制御回路の論理回路は、プログラマブルゲートアレイ（ＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）を含むことができる。制御回路２０２は、ターゲットＶ_{ＴＡＲＧＥＴ}（ｔ）を受信し、ＤＡＣ回路２０４への入力を設定して、出力Ｖ_ＯＵＴ（ｔ）をターゲットに設定する。ターゲットは、デジタル信号であり得る。例えば、制御回路２０２は、ＤＡＣ回路２０４にｎビットのデジタル値を提供し得る。

【0008】

図３は、ＤＡＣの出力においてＤＡＣグリッチに起因する過剰信号ノイズの実施例の例解図である。図２の電子システム２００などの開ループシステムでは、図３のようなグリッチ３０８は、過剰なノイズ及び信号忠実度の低減を引き起こすため、良性であり得るが、望ましくない。

【0009】

図４は、開ループ制御及びＤＡＣグリッチ補償を有する電子システム４００の実施例のブロック図である。図４の実施例では、グリッチは、制御回路４０２の出力及びＤＡＣ回路２０４への入力で合計回路ノードを使用して、補償信号（－Ｘｇ（ｎ））及び制御回路４０２の出力を合計することによって補正又は補償される。補償信号は、グリッチ信号とほぼ同じ時間平均であるが、大きさが反対であるように構成されたデジタル形態のグリッチヌリング信号であり得る。グリッチ補償信号の付加は、制御回路４０２が、グリッチを生成するグリッチ閾値を超えるＤＡＣ遷移（例えば、Ｘ（ｎ－１）からＸ（ｎ）への遷移）を検出するとき、制御回路４０２によってトリガされ得る。グリッチ補償信号（－Ｘｇ（ｎ））の大きさ及び符号は、較正プロセスを介して事前に決定及び／又は定期的に更新され得る。

【0010】

図５は、グリッチ緩和プロセスを例解する波形を示す。波形５０５は、測定されたＤＡＣグリッチであり、波形５１０は、デジタル形態の補償パルスである。これらをＤＡＣ回路２０４の前にデジタルで合計することにより、ＤＡＣ回路２０４の出力及びシステム出力Ｖ_ＯＵＴ（ｔ）における、ほぼゼロの時間平均波形である波形５１５がもたらされる。点線の上の波形５１５の面積は、サンプル区間にわたる点線の下の面積に等しい。ゼロツーピーク誤差もまた、低減されるが、ピークツーピークは、同等のままである。

【0011】

図６は、フィルタ回路４１２を使用してＤＡＣ回路２０４から出力されたシグナリングをフィルタリングする図４の効果を例解する波形である。波形６２０は、ＤＡＣグリッチであり、波形６２５は、ＤＡＣ回路２０４のアナログ信号出力をフィルタリングすることから生じる信号アーチファクトである。ＤＡＣの後にフィルタリングを付加することによって、ＤＡＣから出力されるアナログ信号の効果は、グリッチからの信号アーチファクトの持続時間を増加させつつ、グリッチの振幅を低減させることである。曲線下の面積は、２つの波形でほぼ保存される。

【0012】

図７は、補償ヌリング信号（－Ｘｇ（ｎ））及びフィルタリングをＤＡＣ回路２０４に適用する効果を例解する波形を示す。波形７３０は、ＤＡＣグリッチであり、波形７３５は、ヌリング信号及びフィルタリングから生じる信号アーチファクトである。図５と同様の量のヌリング信号（－Ｘｇ（ｎ））は、補償されたグリッチの時間平均をほぼゼロに低減させ、出力における全リップルは、補償なしで信号の３０％に低減される。

【0013】

図４の実施例では、補償（－Ｘｇ（ｎ））は、ＤＡＣへの入力において制御ブロックからのデジタル信号Ｘ（ｎ）に付加される。別の実施例では、補償は、外部補償信号としてではなく、ＤＡＣ自体に対して内部で透過的に補正される。ＤＡＣからのグリッチは、ＤＡＣコードがグリッチの影響を受けやすい遷移を行うときに、デジタル信号によってＤＡＣ内で補償される。別の実施例では、ＤＡＣからのグリッチは、パルス形状のグリッチ補償アナログ信号を使用してＤＡＣアナログコア内で内部的に補償される。

【0014】

図８は、ＤＡＣ回路８０４を含む閉ループ制御を有する電子システム８００のブロック図である。図８の閉ループ回路は、システム出力に関するフィードバックを提供するアナログ－デジタル変換器（ＡＤＣ）回路８１４を含む。 制御回路８０２は、ＤＡＣ回路２０４を調整して、システム出力をシステムターゲット出力によりよく一致させることができる。図８のような閉ループシステムにおけるＤＡＣグリッチの効果は、デジタルループ制御のダイナミクス、グリッチの特性、及びグリッチに対するシステムの周波数応答に大きく依存する。電子システム８００の閉ループ制御は、ＤＡＣ回路８０４の出力に付加されたグリッチノイズ源を用いて分析され得る。グリッチの符号、大きさ、及び周波数特性に応じて、図９に示されるように、持続的なシステム応答が低レベルの振動又はリップルを引き起こす可能性がある。

【0015】

図１０は、ＤＡＣグリッチ補償を含む閉ループシステム１０００の実施例である。図１０の補償は、制御回路１００２の出力及びＤＡＣ回路１００４への入力にヌリング信号（－Ｘｇ（ｎ））を付加する。グリッチ補償は、制御回路１００２の制御アルゴリズム又はＤＡＣ回路１００４のＤＡＣコアに統合される可能性がある。グリッチ補償は、ＤＡＣグリッチに起因するフォワードパスのピークツーピークノイズと時間平均誤差を低減する。グリッチ保障は、精度を高め、出力におけるリップルを低減することで、閉ループ制御の性能を向上させる。

【0016】

図１０の閉ループシステムでは、ＡＤＣクロック（ＣＬＫ）のΔτ遅延は、較正の手段として使用することができる。ＡＤＣクロックのΔτ遅延は、サンプリングアパーチャを通してグリッチインパルス応答を測定するために、ＡＤＣクロッキングアパーチャをシフトするために使用され得る。また、ＡＤＣサンプリングのタイミングを調整して、出力におけるグリッチエネルギーに対する閉ループシステムの応答を最小限に抑えることができる。

【0017】

図１０の閉ループシステムはまた、最初に、測定時間においてグリッチが収束するより遅いサンプリングレートでＤＡＣ入力値の範囲をまたぎ、全ての線形アーチファクトを含むＡＤＣ回路１０１４からのベースラインサンプルを記録することによって、グリッチ補償を較正するために使用され得る。次いで、所望のサンプリングレートで所望のグリッチ閾値をまたぎ、測定されたグリッチ応答とベースライン応答との差としてＤＡＣ入力のグリッチ効果を記録しつつ、ＤＡＣ入力範囲にわたって測定を繰り返す。ＤＡＣ遷移のグリッチ補償は、ＤＡＣ遷移の測定されたグリッチと同じ時間平均値を有する補償パルスであることができる。

【0018】

図１１及び図１２は、実際のＤＡＣグリッチ補償技法を示すＤＡＣからの測定されたデータのグラフである。図１１は、フィルタリング前後のグリッチを示し、図１２は、グリッチ閾値においてトリガされたＤＡＣグリッチ補償の効果を示す。図１１は、コードがグリッチ閾値境界を越えて遷移するときのＤＡＣの元のセグメンテーショングリッチを示す。トレース１１４０は、グリッチの元の大きさである。トレース１１４５及び１１５０は、ＤＡＣ出力におけるフィルタリングの効果を示す。トレース１１５０のフィルタリングは、トレース１１４５のフィルタリングから増加する。フィルタリングトレース（１１４５、１１５０）は、グリッチからの信号アーチファクトの大きさは低減するが、持続時間は増加することを示す。

【0019】

図１２は、リップルを低減させるためのフィルタリングとグリッチ補償の複合効果を示しており、その結果、グリッチリップルとグリッチ補償が６６％以上低減している。トレース１１４０は、グリッチの元の大きさであり、トレース１２５５は、フィルタリング及びグリッチ補償の効果を示す。トレースは、フィルタリングとグリッチ補償により、時間平均信号アーチファクトをほぼゼロに低減され、フィルタリングのみのアプローチと比較してグリッチの持続時間が低減されることを示している。

【0020】

本明細書に記載されるグリッチ緩和技法により、データ変換器システムのＤＡＣは、信号のグリッチングによる信号忠実度のいかなる低減も最小限に抑えながら、ターゲット出力電圧又は電流を維持しつつ、異なるＤＡＣコードにおいて整定することが許容される。

【0021】

追加の説明及び実施例
実施例１は、システム出力を提供するための少なくとも１つの増幅器回路と、増幅器回路に駆動信号を提供するためのデジタル－アナログ変換器（ＤＡＣ）回路と、制御回路と、を備える主題（電子システムなど）を含む。制御回路は、制御回路の入力においてターゲット信号を受信し、ターゲット信号に従って、ＤＡＣ回路の入力に制御回路出力を提供することと、ＤＡＣ回路の遷移がＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、グリッチ信号の大きさを低減するために、ＤＡＣ回路に補償信号を提供することと、を行うように構成されている。

【0022】

実施例２では、実施例１の主題は、任意選択的に、合計回路ノードを含み、補償信号は、合計回路ノードを使用して制御回路の出力と合計され、制御回路の出力と補償信号との合計は、ＤＡＣ回路への入力に適用される。

【0023】

実施例３では、実施例１及び２のうちの１つ又は両方の主題は、任意選択的に、補償信号としてＤＡＣ回路にデジタル形態の補償パルスを提供するように構成された制御回路を含む。

【0024】

実施例４では、実施例１～３のうちの１つ又は任意の組み合わせの主題は、任意選択的に、補償信号としてＤＡＣ回路内部のアナログ回路にアナログ形態の補償パルスを提供するように構成された制御回路を含む。

【0025】

実施例５では、実施例１～４のうちの１つ又は任意の組み合わせの主題は、任意選択的に、ＤＡＣ回路の出力に結合されたフィルタ回路と、ＤＡＣ回路に補償信号を提供して、ＤＡＣ回路の出力においてグリッチ補償されたアナログ信号を作り出すように構成された制御回路と、を含み、フィルタ回路は、グリッチ補償されたアナログ信号をフィルタリングする。

【0026】

実施例６では、実施例１～５のうちの１つ又は任意の組み合わせの主題は、任意選択的に、システム出力に接続されたアナログ－デジタル変換器（ＡＤＣ）回路と、制御回路出力を調整して、ＡＤＣ回路の出力とターゲットサインとの間の差を低減させるように構成された制御回路と、を含む。

【0027】

実施例７では、実施例６の主題は、任意選択的に、グリッチ信号をサンプリングして、グリッチ信号インパルス応答を測定することと、グリッチ信号インパルス応答の大きさが所定のグリッチ閾値を超えるときを検出して、ＤＡＣ回路の遷移がグリッチ信号をもたらすことを検出することと、を行うように構成されたＡＤＣ回路を含む。

【0028】

実施例８では、実施例１～７のうちの１つ又は任意の組み合わせの主題は、任意選択的に、バイナリ加重ＤＡＣ回路であるＤＡＣ回路を含む。

【0029】

実施例９は、主題（信号アーチファクトを低減するための電子システムの補償方法など）を含むか、又は任意選択的に、そのような主題を含むように、実施例１～８のうちの１つ又は任意の組み合わせと組み合わせることができ、デジタル－アナログ変換器（ＤＡＣ）回路を使用して電子システムの少なくとも１つの増幅器回路を駆動し、電子システムのシステム出力を設定することと、制御回路を使用して、ＤＡＣ回路の遷移がＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、グリッチ信号の大きさを低減するために、ＤＡＣ回路に補償信号を付加することと、を含む。

【0030】

実施例１０では、実施例９の主題は、任意選択的に、制御回路の出力及びＤＡＣ回路への入力において補償信号を付加することを含む。

【0031】

実施例１１では、実施例９及び１０の一方又は両方の主題は、任意選択的に、ＤＡＣ回路にデジタル形態の補償パルスを付加することを含む。

【0032】

実施例１２では、実施例９～１１のうちの１つ又は任意の組み合わせの主題は、任意選択的に、ＤＡＣ回路の内部にアナログ形態の補償パルスを付加することを含む。

【0033】

実施例１３では、実施例９～１２のうちの１つ又は任意の組み合わせの主題は、任意選択的に、ＤＡＣ回路の出力においてグリッチ補償されたアナログ信号を作り出すために、ＤＡＣ回路に補償信号を付加することと、グリッチ補償されたアナログ信号をフィルタリングすることと、を含む。

【0034】

実施例１４では、実施例９～１３のうちの１つ又はいずれかの組み合わせの主題は、任意選択的に、システム出力をアナログ－デジタル変換器（ＡＤＣ）回路の入力に適用し、制御回路にＡＤＣ回路の出力を提供することと、ＡＤＣ回路を使用してグリッチ信号をサンプリングし、グリッチ信号インパルス応答を測定することと、グリッチ信号インパルス応答の大きさが所定のグリッチ閾値を超えるときを検出することと、を含む。

【0035】

実施例１５では、実施例９～１４のうちの１つ又は任意の組み合わせの主題は、任意選択的に、システム出力をアナログ－デジタル変換器（ＡＤＣ）回路の入力に適用し、制御回路にＡＤＣ回路の出力を提供することと、ＤＡＣ入力値の範囲にわたってＤＡＣ回路への入力を変更することと、ベースラインサンプリングレートを使用してＡＤＣ回路の出力をサンプリングして、ＤＡＣ入力値の範囲にわたってＤＡＣベースライン応答を決定することと、ＤＡＣ入力値の範囲に対してＤＡＣグリッチ応答を測定するために、ベースラインサンプリングレートよりも高いサンプリングレートにおいてＡＤＣ回路の出力をサンプリングすることと、ＤＡＣ入力値の範囲に対するグリッチ効果を、測定されたＤＡＣグリッチ応答とＤＡＣベースライン応答との間の差として記録することと、を含む。

【0036】

実施例１６では、実施例１５の主題は、任意選択的に、ＤＡＣ回路の遷移のために記録されたグリッチ効果を使用して、ＤＡＣ回路の遷移がグリッチ信号をもたらすときを検出することを含む。

【0037】

実施例１７は、命令を含むコンピュータ可読記憶媒体などの主題を含み（若しくは任意選択的に実施例１～１６のうちの１つ又は任意の組み合わせと組み合わせて、そのような主題を含むことができる）、命令は、データ変換器システムの制御回路のプロセッサによって実行されると、制御回路に、ターゲット信号を受信し、デジタル－アナログ変換器（ＤＡＣ）回路への入力を設定して、ターゲット信号に従ってデータ変換器システムのシステム出力を設定することと、ＤＡＣ回路の遷移がＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、グリッチ信号の大きさを低減するために、ＤＡＣ回路に補償信号を提供することと、を含むアクションを行わせる。

【0038】

実施例１８では、実施例１７の主題は、任意選択的に、制御回路に、補償信号としてデジタル形態の補償パルスを作り出すことを含むアクションを実行させる命令を含む、コンピュータ可読記憶媒体を含む。

【0039】

実施例１９では、実施例１７及び１８の一方又は両方の主題は、任意選択的に、制御回路に、データ変換器システムのアナログ－デジタル変換器（ＡＤＣ）回路からのシステム出力のデジタル値を受信することと、ＤＡＣ入力値の範囲にわたってＤＡＣ回路への入力を変更することと、ベースラインサンプリングレートを使用してＡＤＣ回路出力をサンプリングして、ＤＡＣ入力値の範囲にわたってＤＡＣベースライン応答を決定することと、ＤＡＣ入力値の範囲にわたってＤＡＣ回路への入力を変更し、ベースラインサンプリングレートよりも高いサンプリングレートにおいてＡＤＣ回路出力をサンプリングして、ＤＡＣ入力値の範囲に対するＤＡＣグリッチ応答を測定することと、ＤＡＣ入力値の範囲に対するグリッチ効果を、測定されたＤＡＣグリッチ応答とＤＡＣベースライン応答との間の差として記録することと、を含むアクションを実行させる命令を更に含む、コンピュータ可読記憶媒体を含む。

【0040】

実施例２０では、実施例１９の主題は、任意選択的に、グリッチ信号をもたらすＤＡＣ回路の遷移を検出することに応答して、補償信号としてデジタル形態の補償パルスを作り出すことを含むアクションを行わせる命令を更に含むコンピュータ可読記憶媒体を含み、補償パルスは、ＤＡＣ回路の遷移のために記録されたグリッチ効果の平均時間値を有する。

【0041】

これらの非限定的な実施例は、任意の置換又は組み合わせで組み合わせることができる。上記の詳細な説明には、詳細な説明の一部を形成する添付図面への参照が含まれる。図面は、例解として、本発明を実施することができる具体的な実施形態を示す。これらの実施形態は、本明細書では「実施例」とも称される。本書で言及される全ての刊行物、特許、及び特許文書は、参照により個別に組み込まれたものとして、その全体が本明細書に参照として組み込まれる。本書と参照により組み込まれた文書との間で使用法が矛盾する場合、組み込まれた参照文書の使用法は本書の使用法を補足するものとみなされるべきであり、相容れない矛盾については本書の使用法が優先される。

【0042】

この文書では、「ａ」又は「ａｎ」という用語は、特許文書で一般的であるように、「少なくとも１つ」又は「１つ以上」の任意の他の事例又は使用法とは関係なく、１つ又は１つ超を含むように使用される。この文書では、「又は」という用語は、特に指定のない限り、「Ａ又はＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」、並びに「Ａ及びＢ」を含むように、非排他的な「又は」を指すために使用される。添付の特許請求の範囲では、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「で（ｉｎ ｗｈｉｃｈ）」という用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」及び「そこで（ｗｈｅｒｅｉｎ）」というそれぞれの用語の平易な英語の同等語として使用される。また、以下の特許請求の範囲において、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は制限のないものであり、すなわち、請求項でそのような用語の後に列挙されたものに加えて、要素を含むシステム、デバイス、物品、又はプロセスは、依然としてその特許請求の範囲内にあると考えられる。更に、以下の請求項では、「第１」、「第２」、及び「第３」などの用語、は単にラベルとして使用され、その対象に数値的な要件を課すことを意図するものではない。本明細書に説明される方法の実施例は、少なくとも部分的に機械又はコンピュータ実装され得る。

【符号の説明】

【0043】

２００ 電子システム
２０２ 制御回路
２０４ ＤＡＣ回路
２０６ 増幅器回路
３０８ グリッチ
４００ 電子システム
４０２ 制御回路
４１２ フィルタ回路
５０５ 波形
５１０ 波形
５１５ 波形
６２０ 波形
６２５ 波形
７３０ 波形
７３５ 波形
８００ 電子システム
８０２ 制御回路
８０４ ＤＡＣ回路
８１４ 回路
１０００ 閉ループシステム
１００２ 制御回路
１００４ ＤＡＣ回路
１０１４ ＡＤＣ回路
１１４０ トレース
１１４５ フィルタリングトレース
１１５０ フィルタリングトレース
１２５５ トレース

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【手続補正書】

【提出日】2023-10-11

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

電子システムであって、
第２の回路に駆動信号を提供するためのデジタル－アナログ変換器（ＤＡＣ）回路であって、前記第２の回路が、システム出力を提供する、ＤＡＣ回路と、
制御回路であって、前記ＤＡＣ回路の入力に接続されており、かつ、
前記制御回路の入力においてターゲット信号を受信し、前記ターゲット信号に従って、前記ＤＡＣ回路の前記入力に制御回路出力を提供することと、
前記ＤＡＣ回路の遷移が前記ＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、
前記グリッチ信号の大きさを低減するために、前記ＤＡＣ回路に補償信号を提供することと、を行うように構成されている、制御回路と、を備える、電子システム。

【請求項2】

合計回路ノードを含み、
前記補償信号が、前記合計回路ノードを使用して、前記制御回路の出力と合計され、前記制御回路の前記出力と前記補償信号との前記合計が、前記ＤＡＣ回路への前記入力に適用される、請求項１に記載の電子システム。

【請求項3】

前記制御回路が、前記補償信号として、前記ＤＡＣ回路に、デジタル形態の補償パルスを提供するように構成されている、請求項１に記載の電子システム。

【請求項4】

前記制御回路が、前記補償信号として、前記ＤＡＣ回路内部のアナログ回路に、アナログ形態の補償パルスを提供するように構成されている、請求項１に記載の電子システム。

【請求項5】

前記ＤＡＣ回路の前記出力に結合されたフィルタ回路を含み、
前記制御回路が、前記ＤＡＣ回路に前記補償信号を提供して、前記ＤＡＣ回路の出力において、グリッチ補償されたアナログ信号を作り出すように構成されており、
前記フィルタ回路が、前記グリッチ補償されたアナログ信号をフィルタリングする、請求項１に電子システム。

【請求項6】

前記システム出力に接続されたアナログ－デジタル変換器（ＡＤＣ）回路を含み、
前記制御回路が、前記制御回路出力を調整して、前記ＡＤＣ回路の出力と前記ターゲット信号との間の差を低減するように構成されている、請求項１に記載の電子システム。

【請求項7】

前記ＡＤＣ回路が、
前記グリッチ信号をサンプリングして、グリッチ信号インパルス応答を測定することと、
前記グリッチ信号インパルス応答の大きさが所定のグリッチ閾値を超えるときを検出して、前記ＤＡＣ回路の前記遷移が前記グリッチ信号をもたらすことを検出することと、を行うように構成されている、請求項６に記載の電子システム。

【請求項8】

前記ＤＡＣ回路が、バイナリ加重ＤＡＣ回路である、請求項１～７のいずれか一項に記載の電子システム。

【請求項9】

信号アーチファクトを低減するための電子システムのための補償の方法であって、
デジタル－アナログ変換器（ＤＡＣ）回路の入力を設定して、前記電子システムのシステム出力を設定することと、
制御回路を使用して、前記ＤＡＣ回路の遷移が前記ＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、
前記グリッチ信号の大きさを低減するために、前記ＤＡＣ回路に補償信号を付加することと、を含む、方法。

【請求項10】

前記補償信号を付加することが、前記制御回路の出力及び前記ＤＡＣ回路への入力において前記補償信号を付加することを含む、請求項９に記載の方法。

【請求項11】

前記補償信号を付加することが、前記ＤＡＣ回路にデジタル形態の補償パルスを付加することを含む、請求項９に記載の方法。

【請求項12】

前記補償信号を付加することが、前記ＤＡＣ回路の内部にアナログ形態の補償パルスを付加することを含む、請求項９に記載の方法。

【請求項13】

前記ＤＡＣ回路の出力においてグリッチ補償されたアナログ信号を作り出すために、前記ＤＡＣ回路に補償信号を付加することと、
前記グリッチ補償されたアナログ信号をフィルタリングすることと、を含む、請求項９に記載の方法。

【請求項14】

前記システム出力をアナログ－デジタル変換（ＡＤＣ）回路の入力に適用し、前記制御回路に前記ＡＤＣ回路の前記出力を提供することと、
前記ＡＤＣ回路を使用して前記グリッチ信号をサンプリングし、グリッチ信号インパルス応答を測定することと、
前記ＤＡＣ回路の前記遷移が前記グリッチ信号をもたらすときを前記検出することが、前記グリッチ信号インパルス応答の大きさが所定のグリッチ閾値を超えるときを検出することと、を含む、請求項９に記載の方法。

【請求項15】

前記システム出力をアナログ－デジタル変換（ＡＤＣ）回路の入力に適用し、前記制御回路に前記ＡＤＣ回路の前記出力を提供することと、
ＤＡＣ入力値の範囲にわたって前記ＤＡＣ回路への前記入力を変更することと、
ベースラインサンプリングレートを使用して前記ＡＤＣ回路出力をサンプリングして、前記ＤＡＣ入力値の範囲に対するＤＡＣベースライン応答を決定することと、
前記ＤＡＣ入力値の前記範囲にわたって前記ＤＡＣ回路への前記入力を変更し、前記ベースラインサンプリングレートよりも高いサンプリングレートにおいて前記ＡＤＣ回路出力をサンプリングして、前記ＤＡＣ入力値の前記範囲に対するＤＡＣグリッチ応答を測定することと、
前記ＤＡＣ入力値の前記範囲に対するグリッチ効果を、前記測定されたＤＡＣグリッチ応答と前記ＤＡＣベースライン応答との間の差として記録することと、を含む、請求項９～１４のいずれか一項に記載の方法。

【請求項16】

前記ＤＡＣ回路の前記遷移のために記録されたグリッチ効果を使用して、前記ＤＡＣ回路の前記遷移がグリッチ信号をもたらすときを検出することを含む、請求項１５に記載の方法。

【請求項17】

命令を含むコンピュータ可読記録媒体であって、前記命令が、データ変換器システムの制御回路のプロセッサによって実行されると、前記制御回路に、
ターゲット信号を受信し、デジタル－アナログ変換器（ＤＡＣ）回路への入力を設定して、前記ターゲット信号に従って前記データ変換器システムのシステム出力を設定することと、
前記ＤＡＣ回路の遷移が前記ＤＡＣ回路の出力においてグリッチ信号をもたらすときを検出することと、
前記グリッチ信号の大きさを低減するために、前記ＤＡＣ回路に補償信号を提供することと、を含むアクションを行わせる、コンピュータ可読記憶媒体。

【請求項18】

前記制御回路に、前記補償信号としてデジタル形態の補償パルスを作り出すことを含むアクションを行わせる命令を含む、請求項１７に記載のコンピュータ可読記憶媒体。

【請求項19】

前記制御回路に、
前記データ変換器システムのアナログ－デジタル変換（ＡＤＣ）回路から前記システム出力のデジタル値を受信することと、
ＤＡＣ入力値の範囲にわたって前記ＤＡＣ回路への前記入力を変更することと、
ベースラインサンプリングレートを使用して前記ＡＤＣ回路出力をサンプリングして、前記ＤＡＣ入力値の範囲に対するＤＡＣベースライン応答を決定することと、
前記ＤＡＣ入力値の前記範囲にわたって前記ＤＡＣ回路への前記入力を変更し、前記ベースラインサンプリングレートよりも高いサンプリングレートにおいて前記ＡＤＣ回路出力をサンプリングして、前記ＤＡＣ入力値の前記範囲に対するＤＡＣグリッチ応答を測定することと、
前記ＤＡＣ入力値の前記範囲に対するグリッチ効果を、前記測定されたＤＡＣグリッチ応答と前記ＤＡＣベースライン応答との間の差として記録することと、を含むアクションを行わせる命令を含む、請求項１７又は１８に記載のコンピュータ可読記憶媒体。

【請求項20】

前記制御回路に、
グリッチ信号をもたらす前記ＤＡＣ回路の前記遷移を検出することに応答して、前記補償信号としてデジタル形態の補償パルスを作り出すことを含むアクションを行わせる命令を含み、
前記補償パルスが、前記ＤＡＣ回路の前記遷移のために記録された前記グリッチ効果の平均時間値を有する、請求項１９に記載のコンピュータ可読記憶媒体。

【外国語明細書】