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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024048424
(43)【公開日】2024-04-09
(54)【発明の名称】電源回路
(51)【国際特許分類】
H02M 1/08 20060101AFI20240402BHJP
H02M 9/04 20060101ALI20240402BHJP
H03K 17/10 20060101ALI20240402BHJP
【ＦＩ】
H02M1/08 A
H02M9/04 Z
H03K17/10
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022154311
(22)【出願日】2022-09-28
(71)【出願人】
【識別番号】000000262
【氏名又は名称】株式会社ダイヘン
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】服部 文哉
【テーマコード（参考）】
5H740
5J055
【Ｆターム（参考）】
5H740BA12
5H740BB01
5H740BB07
5H740BC01
5H740BC02
5H740HH05
5H740JA01
5H740JB01
5H740KK01
5J055AX07
5J055AX44
5J055AX66
5J055BX16
5J055CX09
5J055DX13
5J055DX42
5J055DX56
5J055DX72
5J055DX83
5J055EX02
5J055EX17
5J055EY10
5J055EY12
5J055EZ18
5J055EZ51
5J055GX01
5J055GX02
(57)【要約】
【課題】本開示は、小型化できる電源回路を提供する。
【解決手段】本開示に係る電源装置は、所定の電位差を有する直流電圧を出力する直流電圧出力部と、第１のスイッチング素子と、第２のスイッチング素子と、前記直流電圧出力部と前記第１のスイッチング素子との間に接続される第１の駆動回路と、前記直流電圧出力部と前記第２のスイッチング素子との間に接続される第２の駆動回路と、前記直流電圧出力部と前記第２の駆動回路との間に接続され、第１のダイオード及び第１のコンデンサを有する第１のブートストラップ回路とを有し、前記第１のスイッチング素子と前記第２のスイッチング素子とは、オン・オフの状態が互いに同じになるように制御される。
【選択図】図２
【解決手段】本開示に係る電源装置は、所定の電位差を有する直流電圧を出力する直流電圧出力部と、第１のスイッチング素子と、第２のスイッチング素子と、前記直流電圧出力部と前記第１のスイッチング素子との間に接続される第１の駆動回路と、前記直流電圧出力部と前記第２のスイッチング素子との間に接続される第２の駆動回路と、前記直流電圧出力部と前記第２の駆動回路との間に接続され、第１のダイオード及び第１のコンデンサを有する第１のブートストラップ回路とを有し、前記第１のスイッチング素子と前記第２のスイッチング素子とは、オン・オフの状態が互いに同じになるように制御される。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１のスイッチング素子と、
第２のスイッチング素子と、
所定の電位差を有する直流電圧を出力する直流電圧出力部と、
前記直流電圧出力部と前記第１のスイッチング素子との間に接続される第１の駆動回路と、
前記直流電圧出力部と前記第２のスイッチング素子との間に接続される第２の駆動回路と、
前記直流電圧出力部と前記第２の駆動回路との間に接続され、第１のダイオード及び第１のコンデンサを有する第１のブートストラップ回路と、
を備え、
前記第１のスイッチング素子と前記第２のスイッチング素子とは、オン・オフの状態が互いに同じになるように制御される
電源回路。
第２のスイッチング素子と、
所定の電位差を有する直流電圧を出力する直流電圧出力部と、
前記直流電圧出力部と前記第１のスイッチング素子との間に接続される第１の駆動回路と、
前記直流電圧出力部と前記第２のスイッチング素子との間に接続される第２の駆動回路と、
前記直流電圧出力部と前記第２の駆動回路との間に接続され、第１のダイオード及び第１のコンデンサを有する第１のブートストラップ回路と、
を備え、
前記第１のスイッチング素子と前記第２のスイッチング素子とは、オン・オフの状態が互いに同じになるように制御される
電源回路。
【請求項2】
前記第１の駆動回路は、入力側に第１の電圧調整手段を含んでおり、入力された直流電圧の電位差を前記第１のスイッチング素子のオン・オフの状態を切り替えるのに適した電位差に調整し、
前記第２の駆動回路は、入力側に第２の電圧調整手段を含んでおり、入力される直流電圧の電位差を前記第２のスイッチング素子のオン・オフの状態を切り替えるのに適した電位差に調整する
請求項１に記載の電源回路。
前記第２の駆動回路は、入力側に第２の電圧調整手段を含んでおり、入力される直流電圧の電位差を前記第２のスイッチング素子のオン・オフの状態を切り替えるのに適した電位差に調整する
請求項１に記載の電源回路。
【請求項3】
前記直流電圧出力部は、前記直流電圧出力部の出力端と電気的に接続されるスイッチング素子に印加される電位の絶対値の最大値に応じて、第１の構成、第２の構成、第３の構成のいずれかを有し、
前記第１の構成は、
所定の電位差の電圧を出力する直流電圧源を含み、
前記第２の構成は、
所定の電位差の電圧を出力する直流電圧源と、
前記直流電圧源の後段に接続された１つの直流コンバータと、
を含み、
前記第３の構成は、
所定の電位差の電圧を出力する直流電圧源と、
前記直流電圧源の後段に直列接続された複数の直流コンバータと、
を含む請求項１に記載の電源回路。
前記第１の構成は、
所定の電位差の電圧を出力する直流電圧源を含み、
前記第２の構成は、
所定の電位差の電圧を出力する直流電圧源と、
前記直流電圧源の後段に接続された１つの直流コンバータと、
を含み、
前記第３の構成は、
所定の電位差の電圧を出力する直流電圧源と、
前記直流電圧源の後段に直列接続された複数の直流コンバータと、
を含む請求項１に記載の電源回路。
【請求項4】
前記第１のスイッチング素子及び前記第２のスイッチング素子は、それぞれ、第１端子、オンしたときに前記第１端子と電気的に接続される第２端子及びオン・オフの状態を切り替えるための電圧信号が入力される第３端子を有しており、
前記第２のスイッチング素子は、第２端子が前記第１のスイッチング素子の第１端子と電気的に接続されており、
前記第１の駆動回路は、第１の高電位側端子及び第１の低電位側端子を有しているとともに、前記第１の低電位側端子は、前記第１のスイッチング素子の第２端子と電気的に接続されており、
前記第２の駆動回路は、第２の高電位側端子及び第２の低電位側端子を有しているとともに、前記第２の低電位側端子は、前記第２のスイッチング素子の第２端子と電気的に接続されており、
前記直流電圧出力部は、高電位側出力端子及び低電位側出力端子を有しているとともに、前記高電位側出力端子は、前記第１の駆動回路の第１の高電位側端子と電気的に接続されており、前記低電位側出力端子は、前記第１のスイッチング素子の第２端子と電気的に接続されており、
前記第１のダイオードは、前記直流電圧出力部の高電位側出力端子と前記第２の駆動回路の第２の高電位側端子との間に接続され、
前記第１のコンデンサは、前記第２の駆動回路の高電位側端子と前記第２のスイッチング素子の第２端子との間に接続されている
請求項１から請求項３のいずれか１項に記載の電源回路。
前記第２のスイッチング素子は、第２端子が前記第１のスイッチング素子の第１端子と電気的に接続されており、
前記第１の駆動回路は、第１の高電位側端子及び第１の低電位側端子を有しているとともに、前記第１の低電位側端子は、前記第１のスイッチング素子の第２端子と電気的に接続されており、
前記第２の駆動回路は、第２の高電位側端子及び第２の低電位側端子を有しているとともに、前記第２の低電位側端子は、前記第２のスイッチング素子の第２端子と電気的に接続されており、
前記直流電圧出力部は、高電位側出力端子及び低電位側出力端子を有しているとともに、前記高電位側出力端子は、前記第１の駆動回路の第１の高電位側端子と電気的に接続されており、前記低電位側出力端子は、前記第１のスイッチング素子の第２端子と電気的に接続されており、
前記第１のダイオードは、前記直流電圧出力部の高電位側出力端子と前記第２の駆動回路の第２の高電位側端子との間に接続され、
前記第１のコンデンサは、前記第２の駆動回路の高電位側端子と前記第２のスイッチング素子の第２端子との間に接続されている
請求項１から請求項３のいずれか１項に記載の電源回路。
【請求項5】
第３のスイッチング素子と、
前記直流電圧出力部と前記第３のスイッチング素子との間に接続される第３の駆動回路と、
前記直流電圧出力部と前記第３の駆動回路との間に接続され、第２のダイオード及び第２のコンデンサを有する第２のブートストラップ回路と、
をさらに備え、
第３のスイッチング素子は、第２端子が前記第２のスイッチング素子の第１端子と電気的に接続されているとともに、前記第１のスイッチング素子及び前記第２のスイッチング素子とオン・オフの状態が同じになるように制御され、
前記第３の駆動回路は、第２の高電位側端子及び第２の低電位側端子を有しているとともに、前記第３の駆動回路の第２の低電位側端子は、前記第２のスイッチング素子の第２端子と電気的に接続されており、
前記第２のダイオードは、前記直流電圧出力部の高電位側出力端子と前記第３の駆動回路の第２の高電位側端子との間に接続され、
前記第２のコンデンサは、前記第３の駆動回路の高電位側端子と前記第３のスイッチング素子の第２端子との間に接続されている
請求項４に記載の電源回路。
前記直流電圧出力部と前記第３のスイッチング素子との間に接続される第３の駆動回路と、
前記直流電圧出力部と前記第３の駆動回路との間に接続され、第２のダイオード及び第２のコンデンサを有する第２のブートストラップ回路と、
をさらに備え、
第３のスイッチング素子は、第２端子が前記第２のスイッチング素子の第１端子と電気的に接続されているとともに、前記第１のスイッチング素子及び前記第２のスイッチング素子とオン・オフの状態が同じになるように制御され、
前記第３の駆動回路は、第２の高電位側端子及び第２の低電位側端子を有しているとともに、前記第３の駆動回路の第２の低電位側端子は、前記第２のスイッチング素子の第２端子と電気的に接続されており、
前記第２のダイオードは、前記直流電圧出力部の高電位側出力端子と前記第３の駆動回路の第２の高電位側端子との間に接続され、
前記第２のコンデンサは、前記第３の駆動回路の高電位側端子と前記第３のスイッチング素子の第２端子との間に接続されている
請求項４に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源回路に関する。
【背景技術】
【0002】
例えば、絶対値が１０ｋＶ以上の高電圧と基準電位とが交互に繰り返される矩形波状のパルス電圧を出力する電源回路では、スイッチング部において複数のスイッチング素子を直列に多段接続するように構成されることがある。この理由は、各スイッチング素子に印加される高電圧を分担負担させて、スイッチング素子を保護するためである。また、各スイッチング素子には、それぞれ対応する駆動回路が備わっており、駆動回路によって各スイッチング素子のオン・オフの状態を切り替えている。そのため、駆動回路には、各スイッチング素子のオン・オフの状態を切り替えるために必要な所定の電位差（例えば２４Ｖの電位差）を有する電圧が入力される。このような構成では、駆動回路及びスイッチング素子が配置される部分が高電圧部位になる。
【0003】
一方、電源回路の入力部には、例えば、基準電位に対する電位差が２４Ｖの電圧が入力される。すなわち、電源回路の入力部は低電圧部位である。そのため、低電圧部位と高電圧部位との絶縁が必要になるので、電源回路の入力部と駆動回路との間には、例えば、絶縁型ＤＣ－ＤＣコンバータが配置される。
【0004】
したがって、複数のスイッチング素子のそれぞれについて、低電圧部位である電源回路の入力部と高電圧部位である駆動回路及びスイッチング素子との間に、絶縁型ＤＣ－ＤＣコンバータを配置する必要がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００７－１９５３６１号公報
【特許文献2】特開２００９－１０６１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上記のような構成では、絶縁型ＤＣ－ＤＣコンバータの入力部と出力部との間の電位差が大きく、例えば、絶対値が１０ｋＶ以上になる。そのため、絶縁型ＤＣ－ＤＣコンバータを複数段構成にして、１つの絶縁型ＤＣ－ＤＣコンバータに印加される電圧を低減させる必要が生じる。また、このような絶縁型ＤＣ－ＤＣコンバータは、スイッチング素子毎に必要であるため、電源回路が大型化してしまう。
【0007】
本発明は、このような課題に鑑みてなされたものであり、絶縁型ＤＣ－ＤＣコンバータの数を減らし、電源回路全体としての小型化を実現する技術を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示に係る電源装置は、第１のスイッチング素子と、第２のスイッチング素子と、所定の電位差を有する直流電圧を出力する直流電圧出力部と、前記直流電圧出力部と前記第１のスイッチング素子との間に接続される第１の駆動回路と、前記直流電圧出力部と前記第２のスイッチング素子との間に接続される第２の駆動回路と、前記直流電圧出力部と前記第２の駆動回路との間に接続され、第１のダイオード及び第１のコンデンサを有する第１のブートストラップ回路とを備え、前記第１のスイッチング素子と前記第２のスイッチング素子とは、オン・オフの状態が互いに同じになるように制御される。
【発明の効果】
【0009】
本発明によれば、電源回路を小型化できる。
【図面の簡単な説明】
【0010】
【図1】実施形態及びその第１の変形例に係る電源回路の概略構成を示す回路図。
【図2】実施形態における第１スイッチング部及び第２スイッチング部の構成を示す回路図。
【図3】実施形態における第１スイッチング部の動作を示す回路図。
【図4】実施形態の第１の変形例における第１スイッチング部及び第２スイッチング部の構成を示す回路図。
【図5】実施形態の第２の変形例における第１スイッチング部及び第２スイッチング部の構成を示す回路図。
【図6】実施形態の第３の変形例における第１スイッチング部及び第２スイッチング部の構成を示す回路図。
【図7】実施形態の第４の変形例における第１スイッチング部及び第２スイッチング部の構成を示す回路図。
【発明を実施するための形態】
【0011】
以下、図面を参照しながら、本開示に係る電源回路の実施形態について説明する。
【0012】
（実施形態）
図１（ａ）は、電源回路１の概略構成を示す回路図である。
実施形態にかかる電源回路１は、図１（ａ）に示すように、直流電源ＧＥと出力端子ＴＭｏｕｔとの間に接続されおり、第１スイッチング部１１、第２スイッチング部１２、
入力ノードＮｉｎ１、入力ノードＮｉｎ２及び出力ノードＮｏｕｔを有する。
図１（ａ）は、電源回路１の概略構成を示す回路図である。
実施形態にかかる電源回路１は、図１（ａ）に示すように、直流電源ＧＥと出力端子ＴＭｏｕｔとの間に接続されおり、第１スイッチング部１１、第２スイッチング部１２、
入力ノードＮｉｎ１、入力ノードＮｉｎ２及び出力ノードＮｏｕｔを有する。
【0013】
電源回路１は、入力ノードＮｉｎ１が直流電圧を供給する直流電源ＧＥの高電位側電源端子に接続され、入力ノードＮｉｎ２が直流電源ＧＥの低電位側電源端子及び基準電位（例えば、０Ｖ）に接続され、出力ノードＮｏｕｔが出力端子ＴＭｏｕｔに接続される。
【0014】
図１（ａ）の例では、直流電源ＧＥの高電位側端子の電位と低電位側端子の電位との電位差が１２ｋＶであり、直流電源ＧＥの低電位側端子が基準電位（０Ｖ）に接続されているので、高電位側端子の電位が１２ｋＶとなる。すなわち、図１（ａ）の例では、入力ノードＮｉｎ１の電位が１２ｋＶであり、入力ノードＮｉｎ２の電位が基準電位（０Ｖ）である。
【0015】
電源回路１は、第１スイッチング部１１及び第２スイッチング部１２が相補的にオン・オフし、１２ｋＶと基準電位とが交互に繰り返される矩形波状のパルス電圧ＶＯＵＴを出力端子ＴＭｏｕｔから出力する。また、第１スイッチング部１０及び第２スイッチング部１２におけるオンとオフとの切り替え時にはデッドタイムがある。なお、直流電源ＧＥの高電位側端子の電位と低電位側端子の電位との電位差の１２ｋＶは例示であり、他の電位差（例えば１０ｋＶ以上等）でもよい。このようなパルス電圧を発生させる電源回路１は、例えば、半導体製造工程のプラズマ処理を行う際に用いるパルス電源装置に適用することができる。
【0016】
【0017】
第１スイッチング部１１は、複数のスイッチング素子ＳＷ１～ＳＷ６、複数のゲート駆動回路ＧＤ１～ＧＤ６、複数の直流電圧出力部ＤＶ１～ＤＶ３、複数のブートストラップ回路ＢＳ１～ＢＳ３を有する。
【0018】
スイッチング素子ＳＷ１～ＳＷ６は、出力ノードＮｏｕｔと入力ノードＮｉｎ１との間に直列接続される。スイッチング素子ＳＷは、出力ノードＮｏｕｔ側から入力ノードＮｉｎ１側へ順にＳＷ１～ＳＷ６と表記される。スイッチング素子ＳＷは、ＦＥＴ（電界効果トランジスタ：Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）であってもよい。もちろん、ＦＥＴに限定されないが、以下ではスイッチング素子ＳＷがＦＥＴであるとして説明する。また、この例では、一例としてスイッチング素子ＳＷの個数を６にしているが、この数に限定されない。これは、他の例でも同様である。
【0019】
図２では、スイッチング素子ＳＷ１～ＳＷ６のソース側のノードが、それぞれ、ノードＮ１～Ｎ６と表記される。各スイッチング素子ＳＷは、ドレイン（第１端子の一例）と、オンしたときにドレインと電気的に接続されるソース（第２端子の一例）と、オン・オフの状態を切り替えるためのゲート電圧が入力されるゲート（第３端子の一例）とを有する。ここで、スイッチング素子ＳＷ（ｎ）（ｎは２以上の整数）のソースは、スイッチング素子ＳＷ（ｎ－１）のドレインに接続される。例えば、スイッチング素子ＳＷ２のソースは、スイッチング素子ＳＷ１のドレインに接続される。
【0020】
また、スイッチング素子ＳＷ１～ＳＷ６は、同時にオン、又は、同時にオフするように図示しない制御回路によって制御される。
【0021】
スイッチング素子ＳＷ１～ＳＷ６は、オンした際に、そのソースが直流電源ＧＥの高電位側電源端子及び出力端子ＴＭｏｕｔに電気的に接続される。ここで、「電気的に接続される」とは、直接的又は間接的に接続されるという意味であり、スイッチング素子ＳＷのソースが、直流電源ＧＥの高電位側電源端子及び出力端子ＴＭｏｕｔに直接接続される場合だけでなく、他のスイッチング素子ＳＷを介して接続される場合も含む。
【0022】
ゲート駆動回路ＧＤ１～ＧＤ６は、それぞれ、直流電圧出力部ＤＶ１～ＤＶ３に対応し、スイッチング素子ＳＷ１～ＳＷ６に対応する。各ゲート駆動回路ＧＤ１～ＧＤ６は、対応する直流電圧出力部ＤＶと対応するスイッチング素子ＳＷとの間に接続される。
【0023】
ゲート駆動回路ＧＤ１は、直流電圧出力部ＤＶ１とスイッチング素子ＳＷ１との間に接続される。同様に、ゲート駆動回路ＧＤ３は、直流電圧出力部ＤＶ２とスイッチング素子ＳＷ３との間に接続される。また、ゲート駆動回路ＧＤ５は、直流電圧出力部ＤＶ３とスイッチング素子ＳＷ５との間に接続される。
【0024】
より具体的には、図３（ａ）に示すように、ゲート駆動回路ＧＤ１のＨ側ノード・Ｌ側ノードが、それぞれ、Ｈ側ラインＬＨ・Ｌ側ラインＬＬを介して電直流電圧出力部ＤＶ１のＨ側出力ノード・Ｌ側出力ノードに接続される。また、ゲート駆動回路ＧＤ１の出力ノード・Ｌ側ノードが、それぞれ、スイッチング素子ＳＷ１のゲート・ソースに接続される。ゲート駆動回路ＧＤ３及びゲート駆動回路ＧＤ５も同様である。
【0025】
このような接続関係にあるので、直流電圧出力部ＤＶ１のＨ側出力ノード・Ｌ側出力ノード間に生じる電圧（例えば電位差が２４Ｖの電圧）が、ゲート駆動回路ＧＤ１のＨ側ノード・Ｌ側ノード間に供給される。また、ゲート駆動回路ＧＤ１は、外部（例えば、上位のコントローラ）から送られた制御信号に従って、出力ノード・Ｌ側ノード間にゲート電圧を生成し、生成したゲート電圧をスイッチング素子ＳＷ１のゲート・ソース間に供給する。ゲート駆動回路ＧＤ３及びゲート駆動回路ＧＤ５も同様である。なお、「Ｈ側」は、Ｈｉｇｈ側の略であり、高電位側を意味している。また、「Ｌ側」はＬｏｗ側の略であり、低電位側を意味している。
【0026】
ゲート駆動回路ＧＤ２は、ブートストラップ回路ＢＳ１とスイッチング素子ＳＷ２との間に接続される。同様に、ゲート駆動回路ＧＤ４は、ブートストラップ回路ＢＳ２とスイッチング素子ＳＷ４との間に接続される。また、ゲート駆動回路ＧＤ６は、ブートストラップ回路ＢＳ３とスイッチング素子ＳＷ６との間に接続される。
【0027】
より具体的には、図３（ａ）に示すように、ゲート駆動回路ＧＤ２のＨ側ノード・Ｌ側ノードが、それぞれ、ブートストラップ回路ＢＳ１のＨ側出力ノード・Ｌ側出力ノードに接続される。また、ゲート駆動回路ＧＤ２の出力ノード・Ｌ側ノードが、それぞれ、スイッチング素子ＳＷ２のゲート・ソースに接続される。ゲート駆動回路ＧＤ４及びゲート駆動回路ＧＤ６も同様である。
【0028】
このような接続関係にあるので、直流電圧出力部ＤＶ１のＨ側出力ノード・Ｌ側出力ノード間に生じる電圧（例えば電位差が２４Ｖの電圧）が、ブートストラップ回路ＢＳ１を介してゲート駆動回路ＧＤ２のＨ側ノード・Ｌ側ノード間に供給される。ただし、ブートストラップ回路ＢＳ１のダイオードＤ１で電圧降下ΔＶＤ（例えば、０．７Ｖ）が生じるので、その分だけゲート駆動回路ＧＤ２のＨ側ノード・Ｌ側ノード間に供給される電圧の電位差は低下する。また、ゲート駆動回路ＧＤ２は、外部（例えば、上位のコントローラ）から送られた制御信号に従って、出力ノード・Ｌ側ノード間にゲート電圧を生成し、生成したゲート電圧をスイッチング素子のゲート・ソース間に供給する。なおゲート駆動回路ＧＤ２で生成するゲート電圧は、ブートストラップ回路ＢＳ１のダイオードＤ１における電圧降下ΔＶＤの影響で、ゲート駆動回路ＧＤ１で生成されるゲート電圧よりも電位差が小さいが、スイッチング素子ＳＷ２のオン・オフ制御には問題がない。ゲート駆動回路ＧＤ３及びゲート駆動回路ＧＤ５も同様である。
【0029】
また、ゲート駆動回路ＧＤ１～ＧＤ６は、それぞれ、複数のスイッチＳＷ１０１，ＳＷ１０２（図３（ａ）参照）を有する。
【0030】
これらのスイッチＳＷ１０１，ＳＷ１０２は、各ゲート駆動回路ＧＤのＨ側ノード・Ｌ側ノード間に直列に接続される。なお、各ゲート駆動回路ＧＤにおいて、スイッチＳＷ１０１とＳＷスイッチ１０２との接続点が出力ノードとなる。また、各スイッチＳＷ１０１，ＳＷ１０２の制御端子が外部（例えば、上位のコントローラ）に接続される。
【0031】
なお、ゲート駆動回路ＧＤで消費する電力が大きい場合には、絶縁型ＤＣ－ＤＣコンバータＣＶとゲート駆動回路ＧＤとの間に、点線で示されるように、コンデンサＣＭが挿入されていてもよい。コンデンサＣＭに関しては、後述する第２スイッチング部１２も同様である。
【0032】
直流電圧出力部ＤＶ１～ＤＶ３は、それぞれ、電源ＶＤＣ及び複数の絶縁型ＤＣ－ＤＣコンバータＣＶ１～ＣＶ３を有する。そして、電源ＶＤＣから出力された電圧を内部的に伝達し、所定の電位差（例えば２４Ｖ）を有する直流電圧ＶＭとして出力する。すなわち、Ｌ側ラインＬＬの電位に対してＨ側ラインＬＨの電位は、所定の電位差（例えば２４Ｖ）を有することになる。
【0033】
電源ＶＤＣは、基準電位に対して所定の電位差（例えば２４Ｖ）を有する電圧を出力する。この電源ＶＤＣは、複数の直流電圧出力部ＤＶ１～ＤＶ３で共有されてもよい。
【0034】
絶縁型ＤＣ－ＤＣコンバータＣＶ１～ＣＶ３は、それぞれ、内部にトランスを有する絶縁型のＤＣ－ＤＣコンバータである。この例では、３つの絶縁型のＤＣ－ＤＣコンバータが直列に接続されており、入出力間の絶縁を行いつつ、入出力間に印加される電圧を分散負担している。
【0035】
直列接続される絶縁型ＤＣ－ＤＣコンバータＣＶの個数は、要求される絶縁耐圧に応じて（例えば３に）決められ得る。また、上記のように、絶縁型ＤＣ－ＤＣコンバータＣＶは、トランスを内蔵しており、トランスによって一次側（入力側）と二次側（出力側）とを絶縁させることができる。基本形は、昇圧比１：１であり、Ｈ側入力ノード・Ｌ側入力ノード間の電位差とＨ側出力ノード・Ｌ側出力ノード間の電位差が均等であるが、変形例として、絶縁型ＤＣ－ＤＣコンバータＣＶは、昇圧比１：ｋの昇圧型（ｋ＞１）であってもよい。
【0036】
ブートストラップ回路ＢＳ１～ＢＳ３は、それぞれ、ダイオードＤ１及びコンデンサＣ１を有する。
【0037】
ダイオードＤ１は、直流電圧出力部ＤＶのＨ側出力ノードと対応するゲート駆動回路ＧＤのＨ側ノードとの間に接続される。より具体的には、ダイオードＤ１は、カソードがコンデンサＣの一端及び対応するゲート駆動回路ＧＤのＨ側ノードに接続され、アノードが直流電圧出力部ＤＶのＨ側出力ノードとゲート駆動回路ＧＤの間のＨ側ラインＬＨに接続される。
【0038】
コンデンサＣ１は、対応するゲート駆動回路ＧＤのＨ側ノードと対応するスイッチング素子のソースとの間に接続される。より具体的には、コンデンサＣ１は、一端がスイッチＳＷ１０２（図３（ａ）参照）の一端に接続され、他端がスイッチＳＷ１０１の一端及びノードＮ２に接続される。
【0039】
第２スイッチング部１２は、複数のスイッチング素子ＳＷ１１～ＳＷ１６、複数のゲート駆動回路ＧＤ１１～ＧＤ１６、複数の直流電圧出力部ＤＶ１１～ＤＶ１３、複数のブートストラップ回路ＢＳ１１～ＢＳ１３を有する。
【0040】
スイッチング素子ＳＷ１１～ＳＷ１６は、入力ノードＮｉｎ２と出力ノードＮｏｕｔとの間に直列接続される。スイッチング素子ＳＷは、入力ノードＮｉｎ２側から出力ノードＮｏｕｔ側へ順にＳＷ１１～ＳＷ１６と表記される。
【0041】
図２では、スイッチング素子ＳＷ１１～ＳＷ１６のソース側のノードが、それぞれ、ノードＮ１１～Ｎ１６と表記される。各スイッチング素子ＳＷは、ドレインと、オンしたときにドレインと電気的に接続されるソースと、オン・オフの状態を切り替えるためのゲート電圧が入力されるゲートとを有する。ここで、スイッチング素子ＳＷ（ｎ）（ｎは１２以上の整数）のソースは、スイッチング素子ＳＷ（ｎ－１）のドレインに接続される。例えば、スイッチング素子ＳＷ１２はソースがスイッチング素子ＳＷ１１のドレインに接続される。
【0042】
また、スイッチング素子ＳＷ１１～ＳＷ１６は、同時にオン、又は、同時にオフするように図示しない制御回路によって制御される。
【0043】
スイッチング素子ＳＷ１１～ＳＷ１６は、オンした際に、そのソースが直流電源ＧＥの低電位側電源端子及び出力端子ＴＭｏｕｔに電気的に接続される。
【0044】
ゲート駆動回路ＧＤ１１～ＧＤ１６は、それぞれ、直流電圧出力部ＤＶ１１～ＤＶ１３に対応し、スイッチング素子ＳＷ１１～ＳＷ１６に対応する。各ゲート駆動回路ＧＤ１１～ＧＤ１６は、対応する直流電圧出力部ＤＶと対応するスイッチング素子ＳＷとの間に接続される。
【0045】
ゲート駆動回路ＧＤ１１は、直流電圧出力部ＤＶ１１とスイッチング素子ＳＷ１１との間に接続される。同様に、ゲート駆動回路ＧＤ１３は、直流電圧出力部ＤＶ１２とスイッチング素子ＳＷ１３との間に接続される。また、ゲート駆動回路ＧＤ１５は、直流電圧出力部ＤＶ１３とスイッチング素子ＳＷ１５との間に接続される。
【0046】
ゲート駆動回路ＧＤ１２は、ブートストラップ回路ＢＳ１１とスイッチング素子ＳＷ１２との間に接続される。同様に、ゲート駆動回路ＧＤ１４は、ブートストラップ回路ＢＳ１２とスイッチング素子ＳＷ１４との間に接続される。また、ゲート駆動回路ＧＤ１６は、ブートストラップ回路ＢＳ１３とスイッチング素子ＳＷ１６との間に接続される。
【0047】
なお、ゲート駆動回路ＧＤ１１、ＧＤ１２、ＧＤ１３、ＧＤ１４、ＧＤ１５、及びＧＤ１６は、それぞれ、ゲート駆動回路ＧＤ１、ＧＤ２、ＧＤ３、ＧＤ４、ＧＤ５及びＧＤ６と同様の構成であるので、詳細説明は省略する。
【0048】
直流電圧出力部ＤＶ１１～ＤＶ１３は、それぞれ、電源ＶＤＣ及び複数の絶縁型ＤＣ－ＤＣコンバータＣＶ１１～ＣＶ１３を有する。そして、電源ＶＤＣから出力された電圧を内部的に伝達し、所定の電位差（例えば２４Ｖ）を有する直流電圧ＶＭとして出力する。すなわち、Ｌ側ラインＬＬの電位に対してＨ側ラインＬＨの電位は、所定の電位差（例えば２４Ｖ）を有することになる。
【0049】
電源ＶＤＣは、第１スイッチング部１１の電源ＶＤＣと同じであるため、説明を省略する。
【0050】
絶縁型ＤＣ－ＤＣコンバータＣＶ１１～ＣＶ１３は、それぞれ、第１スイッチング部１１の複数の絶縁型ＤＣ－ＤＣコンバータＣＶ１～ＣＶ３と同じ構成であるので、詳細説明は省略するが、絶縁型ＤＣ－ＤＣコンバータＣＶ１～ＣＶ３に印加される電圧が異なる。
【0051】
ブートストラップ回路ＢＳ１１～ＢＳ１３は、それぞれ、ダイオードＤ１及びコンデンサＣ１を有する。これらは、第１スイッチング部１１のブートストラップ回路ＢＳ１１～ＢＳ１３と同じ構成であるので、詳細説明を省略する。
【0052】
次に、第１スイッチング部１１におけるスイッチング動作と絶縁型ＤＣ－ＤＣコンバータＣＶ１～ＣＶ３の絶縁耐圧について説明する。
【0053】
上記のように、スイッチング素子ＳＷ１～ＳＷ６は、出力ノードＮｏｕｔと入力ノードＮｉｎ１との間に直列接続されるので、スイッチング素子ＳＷ１～ＳＷ６がオンすると、各スイッチング素子ＳＷのソースの電位は入力ノードＮｉｎ１の電位（この例では１２ｋＶ）と同じになる。この際、スイッチング素子ＳＷ１１～ＳＷ１６はオフなので、出力端子ＴＭｏｕｔから１２ｋＶのレベルでパルス電圧Ｖｏｕｔが出力される。
【0054】
直流電圧出力部ＤＶ１のＬ側出力ノードは、Ｌ側ラインＬＬを介してノードＮ１に接続されているので、Ｌ側出力ノードの電位は入力ノードＮｉｎ１の電位の電位（この例では１２ｋＶ）と同じになる。したがって、直流電圧出力部ＤＶ１のＨ側出力ノードの電位は、入力ノードＮｉｎ１の電位に所定の電位差を加算した電位になる（この例では１２ｋＶ＋２４Ｖ＝１２，０２４Ｖ）。また、直流電圧出力部ＤＶ２及び直流電圧出力部ＤＶ３のＬ側出力ノードの電位も入力ノードＮｉｎ１の電位の電位（この例では１２ｋＶ）と同じになる。また、直流電圧出力部ＤＶ２及び直流電圧出力部ＤＶ３のＨ側出力ノードの電位も入力ノードＮｉｎ１の電位に所定の電位差を加算した電位になる（この例では１２ｋＶ＋２４Ｖ＝１２，０２４Ｖ）。
【0055】
一方、スイッチング素子ＳＷ１～ＳＷ６がオフのときは、スイッチング素子ＳＷ１１～ＳＷ１６がオンになる。この場合、出力ノードＮｏｕｔが０ｋＶになるので、第１スイッチング部１１には１２ｋＶの電位差が生じる。この電位差は、第１スイッチング部１１を構成するスイッチング素子ＳＷ１～ＳＷ６で分担負担するので、各スイッチング素子ＳＷのドレインとソースとの間に電位差が生じる。第１スイッチング部１１がスイッチング素子ＳＷ１～ＳＷ６のように６つのスイッチング素子で構成されていれば、１つのスイッチング素子ＳＷあたり２ｋＶの負担になる。そのため、スイッチング素子ＳＷ１のソースの電位は０ｋＶ、スイッチング素子ＳＷ２のソースの電位は２ｋＶ、スイッチング素子ＳＷ３のソースの電位は４ｋＶ、スイッチング素子ＳＷ４のソースの電位は６ｋＶ、スイッチング素子ＳＷ５のソースの電位は８ｋＶ、スイッチング素子ＳＷ６のソースの電位は１０ｋＶになる。
【0056】
この場合、直流電圧出力部ＤＶ１のＬ側出力ノードの電位は０ｋＶ、直流電圧出力部ＤＶ２のＬ側出力ノードの電位は４ｋＶ、直流電圧出力部ＤＶ３のＬ側出力ノードの電位は８ｋＶになる。そのため、直流電圧出力部ＤＶ１のＨ側出力ノードの電位は２４Ｖ、直流電圧出力部ＤＶ２のＨ側出力ノードの電位は４，０２４Ｖ、直流電圧出力部ＤＶ３のＨ側出力ノードの電位は８，０２４Ｖとなる。
【0057】
すなわち、スイッチング素子ＳＷ１～ＳＷ６の状態がオンであるのか、オフであるのかによって、第１スイッチング部１１の電直流電圧出力部ＤＶの出力側の電位が異なる。また、直流電圧出力部ＤＶ１のＨ側出力ノードの最大電位は１２，０２４Ｖであり、Ｌ側出力ノードの最大電位は１２，０００Ｖとなる。同様に、電直流電圧出力部ＤＶ２のＨ側出力ノードの最大電位は１２，０２４Ｖであり、Ｌ側出力ノードの最大電位は１２，０００Ｖとなる。また、電直流電圧出力部ＤＶ３のＨ側出力ノードの最大電位は１２，０２４Ｖであり、Ｌ側出力ノードの最大電位は１２，０００Ｖとなる。
【0058】
このように、直流電圧出力部ＤＶでは、入出力間の電位差が大きいため、複数の絶縁型ＤＣ－ＤＣコンバータＣＶ１～ＣＶ３を用いて、入出力間の絶縁を行いつつ、入出力間に印加される電圧を分散負担している。これにより、絶縁型ＤＣ－ＤＣコンバータＣＶの絶縁耐圧を確保することができる。
【0059】
次に、第２スイッチング部１２におけるスイッチング動作と絶縁型ＤＣ－ＤＣコンバータＣＶの絶縁耐圧について説明する。
【0060】
スイッチング素子ＳＷ１１～ＳＷ１６は、入力ノードＮｉｎ２と出力ノードＮｏｕｔとの間に直列接続されるので、スイッチング素子ＳＷ１１～ＳＷ１６がオンすると、各スイッチング素子ＳＷのソースの電位は入力ノードＮｉｎ２の電位（この例では０ｋＶ）と同じになる。この際、スイッチング素子ＳＷ１～ＳＷ６はオフなので、出力端子ＴＭｏｕｔから０ｋＶのレベルでパルス電圧Ｖｏｕｔが出力される。
【0061】
直流電圧出力部ＤＶ１１のＬ側出力ノードは、Ｌ側ラインＬＬを介してノードＮ１１に接続されているので、Ｌ側出力ノードの電位は入力ノードＮｉｎ２の電位の電位（この例では０ｋＶ）と同じになる。したがって、Ｈ側ラインＬＨの電位は、入力ノードＮｉｎ２の電位に所定の電位差を加算した電位になる（この例では０ｋＶ＋２４Ｖ＝２４Ｖ）。また、直流電圧出力部ＤＶ１２及び直流電圧出力部ＤＶ１３のＬ側出力ノードの電位も入力ノードＮｉｎ２の電位の電位（この例では０ｋＶ）と同じになる。また、直流電圧出力部ＤＶ１２及び直流電圧出力部ＤＶ１３のＨ側出力ノードの電位も入力ノードＮｉｎ２の電位に所定の電位差を加算した電位になる（この例では０ｋＶ＋２４Ｖ＝２４Ｖ）。
【0062】
一方、スイッチング素子ＳＷ１～ＳＷ６がオンのときは、スイッチング素子ＳＷ１１～ＳＷ１６がオフになる。この場合、出力ノードＮｏｕｔが１２ｋＶになるので、第２スイッチング部１２には１２ｋＶの電位差が生じる。この電位差は、第２スイッチング部１２を構成するスイッチング素子ＳＷ１１～ＳＷ１６で分担負担するので、各スイッチング素子ＳＷのドレインとソースとの間に電位差が生じる。第２スイッチング部１２がスイッチング素子ＳＷ１～ＳＷ６のように６つのスイッチング素子で構成されていれば、１つのスイッチング素子ＳＷあたり２ｋＶの負担になる。
【0063】
そのため、スイッチング素子ＳＷ１１のソースの電位は０ｋＶ、スイッチング素子ＳＷ１２のソースの電位は２ｋＶ、スイッチング素子ＳＷ１３のソースの電位は４ｋＶ、スイッチング素子ＳＷ１４のソースの電位は６ｋＶ、スイッチング素子ＳＷ１５のソースの電位は８ｋＶ、スイッチング素子ＳＷ１６のソースの電位は１０ｋＶになる。
【0064】
この場合、直流電圧出力部ＤＶ１１のＬ側出力ノードの電位は０ｋＶ、直流電圧出力部ＤＶ１２のＬ側出力ノードの電位は４ｋＶ、直流電圧出力部ＤＶ１３のＬ側出力ノードの電位は８ｋＶになる。そのため、直流電圧出力部ＤＶ１１のＨ側出力ノードの電位は２４Ｖ、直流電圧出力部ＤＶ１２のＨ側出力ノードの電位は４，０２４Ｖ、直流電圧出力部ＤＶ１３のＨ側出力ノードの電位は８，０２４Ｖとなる。
【0065】
すなわち、スイッチング素子ＳＷ１１～ＳＷ１６の状態がオンであるのか、オフであるのかによって、第２スイッチング部１２の電直流電圧出力部ＤＶの出力側の電位が異なる。また、電直流電圧出力部ＤＶ１１のＨ側出力ノードの最大電位は２４Ｖであり、Ｌ側出力ノードの最大電位は０Ｖとなる。同様に、電直流電圧出力部ＤＶ１２のＨ側出力ノードの最大電位は４，０２４Ｖであり、Ｌ側出力ノードの最大電位は４，０００Ｖとなる。また、電直流電圧出力部ＤＶ１３のＨ側出力ノードの最大電位は８，０２４Ｖであり、Ｌ側出力ノードの最大電位は８，０００Ｖとなる。したがって、第２スイッチング部１２の電直流電圧出力部ＤＶの出力側の電位は、第１スイッチング部１１の電直流電圧出力部ＤＶの出力側の電位よりも低い。
【0066】
第１スイッチング部１１と同様に、直列接続される絶縁型ＤＣ－ＤＣコンバータＣＶの個数は、要求される絶縁耐圧に応じて（例えば３に）決められ得る。図２に示した例では、絶縁型ＤＣ－ＤＣコンバータＣＶの個数を３にしているが、電位が低い分、個数を減らすことが可能な場合がある。
【0067】
次に、第１スイッチング部１１の動作について図３を用いて説明する。図３では、例示的に、スイッチング素子ＳＷ１，ＳＷ２、ゲート駆動回路ＧＤ１，ＧＤ２、直流電圧出力部ＤＶ１、ブートストラップ回路ＢＳ１を含む構成の動作を説明する。複数のスイッチング素子ＳＷ１～ＳＷ６が同時にオン（ＯＮ）の場合、スイッチング素子ＳＷ１のソースには１２ｋＶが印加される。
【0068】
スイッチング素子ＳＷ１のソースと絶縁型ＤＣ－ＤＣコンバータＣＶ３のＬ側出力ノードとがＬ側ラインＬＬを介して電気的に接続されているので、絶縁型ＤＣ－ＤＣコンバータＣＶ３のＬ側出力ノードの電位は、１２ｋＶになる。絶縁型ＤＣ－ＤＣコンバータＣＶ３の出力は電位差がＶＭ（例えば、２４Ｖ）なので、絶縁型ＤＣ－ＤＣコンバータＣＶ３のＨ側出力ノードの電位は、１２ｋＶ＋ＶＭ（例えば、１２，０２４Ｖ）になる。図３（ａ）に示す接続関係を有するので、ゲート駆動回路ＧＤ１のＨ側ノードとＬ側ノードとの間には、電位差２４Ｖの直流電圧ＶＭが入力される。
【0069】
スイッチング素子ＳＷ１をオン（ＯＮ）させたい場合、ゲート駆動回路ＧＤ１は、図３（ａ）に示すように、スイッチＳＷ１０１をオフ状態に維持し、スイッチＳＷ１０２をオン状態に維持する。これにより、ゲート駆動回路ＧＤ１は、スイッチング素子ＳＷ１のゲート－ソース間に、絶縁型ＤＣ－ＤＣコンバータＣＶ３から供給された直流電圧ＶＭを印加する。
【0070】
スイッチング素子ＳＷ１をオフ（ＯＦＦ）させたい場合、ゲート駆動回路ＧＤ１は、図３（ｂ）に示すように、スイッチＳＷ１０１をオン状態に維持し、スイッチＳＷ１０２をオフ状態に維持する。これにより、ゲート駆動回路ＧＤ１は、スイッチング素子ＳＷ１のゲート－ソース間の電位差を０Ｖにする。
【0071】
一方、絶縁型ＤＣ－ＤＣコンバータＣＶ３とゲート駆動回路ＧＤ２との間には、ブートストラップ回路ＢＳ１があるので、ダイオードＤ１によって電圧降下ΔＶＤ（例えば、０．７Ｖ）が生じる。その結果、ゲート駆動回路ＧＤ２のＨ側ノードとＬ側ノードとの間には、電位差ＶＭ－ΔＶＤ（例えば、２３．３Ｖ）の直流電圧が入力される。そのため、ゲート駆動回路ＧＤ２は、直流電圧の電位差をＶＭ－ΔＶＤを、スイッチング素子ＳＷ２のオン・オフの状態を切り替えるのに適した電位差に調整することができる。これにより、ゲート駆動回路ＧＤ２は、スイッチング素子ＳＷ２のオン（ＯＮ）またはオフ（ＯＦＦ）の状態を切り替えることができる。
【0072】
スイッチング素子ＳＷ２をオン（ＯＮ）させたい場合、ゲート駆動回路ＧＤ２は、図３（ａ）に示すように、スイッチＳＷ１０１をオフ状態に維持し、スイッチＳＷ１０２をオン状態に維持する。これにより、ゲート駆動回路ＧＤ２は、スイッチング素子ＳＷ１のゲート－ソース間に、ブートストラップ回路ＢＳ１から供給された直流電圧ＶＭ－ΔＶＤを印加する。スイッチング素子ＳＷ２をオフ（ＯＦＦ）させたい場合、ゲート駆動回路ＧＤ２は、図３（ｂ）に示すように、スイッチＳＷ１０１をオン状態に維持し、スイッチＳＷ１０２をオフ状態に維持する。これにより、ゲート駆動回路ＧＤ２は、スイッチング素子ＳＷ２のゲート－ソース間の電位差を０Ｖにする。
【0073】
上述したように、絶縁型ＤＣ－ＤＣコンバータＣＶの入出力間の電位差が大きい場合（例えば、絶対値が１０ｋＶ以上の場合）、絶縁型ＤＣ－ＤＣコンバータＣＶを複数段構成にして、１つの絶縁型ＤＣ－ＤＣコンバータＣＶに印加される電圧を低減させる必要が生じる。そのため、通常であれば、絶縁型ＤＣ－ＤＣコンバータＣＶは、スイッチング素子毎に必要であるため、電源回路が大型化してしまう。
【0074】
これに対して、図２に示す第１スイッチング部１１では、スイッチング素子ＳＷの個数は６であるが、直流電圧出力部の個数は３である。すなわち、絶縁型ＤＣ－ＤＣコンバータを３つ低減できている。その分、ブートストラップ回路ＢＳを３つ用いているが、ブートストラップ回路ＢＳは、ダイオードとコンデンサだけで構成できるので、絶縁型ＤＣ－ＤＣコンバータＣＶよりも小さい。そのため、第１スイッチング部１１を小型化することができる。図２に示す第２スイッチング部１２でも同様に、絶縁型ＤＣ－ＤＣコンバータの個数を３つ低減できている。そのため、第２スイッチング部１２を小型化することができる。
【0075】
以上のように、実施形態では、電源回路１において、第１スイッチング部１１の構成を小型化でき、第２スイッチング部１２の構成を小型化できる。したがって、電源回路１を小型化できる。
【0076】
なお、実施形態の第１の変形例として、電源回路１ａは、図１（ｂ）に示すように、マイナス電位で動作するように構成されてもよい。図１（ｂ）は、実施形態の第１の変形例に係る電源回路の概略構成を示す回路図である。
【0077】
この場合、入力ノードＮｉｎ２の電位は、負の値（例えば、－１２ｋＶ）になる。電源回路１ａは、図１（ｂ）に示すように、入力ノードＮｉｎ１が基準電位に接続される。このとき、図４に示すように、第１スイッチング部１１及び第２スイッチング部１２は、それぞれ、実施形態と同様に構成され得るが、その動作時の電位が異なる。
【0078】
複数のスイッチング素子ＳＷ１～ＳＷ６を同時にオンさせ複数のスイッチング素子ＳＷ１１～ＳＷ１６を同時にオフさせるとき、ノードＮ１～Ｎ６の電位は、それぞれ、基準電位になり、出力ノードＮｏｕｔの電位が基準電位になる。これにより、出力端子ＴＭｏｕｔから基準電位のレベルでパルス電圧Ｖｏｕｔが出力される。また、出力ノードＮｏｕｔと入力ノードＮｉｎ２との電位差を複数のスイッチング素子ＳＷ１１～ＳＷ１６で分担負担する。このため、入力ノードＮｉｎ２の電位が－１２ｋＶの場合、ノードＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６の電位は、それぞれ、－１２ｋＶ，－１０ｋＶ，－８ｋＶ，－６ｋＶ，－４ｋＶ，－２ｋＶになる。
【0079】
複数のスイッチング素子ＳＷ１～ＳＷ６を同時にオフさせ複数のスイッチング素子ＳＷ１１～ＳＷ１６を同時にオンさせるとき、ノードＮ１１～Ｎ１６の電位は、それぞれ、－１２ｋＶになり、出力ノードＮｏｕｔの電位が－１２ｋＶになる。これにより、出力端子ＴＭｏｕｔから－１２ｋＶのレベルでパルス電圧Ｖｏｕｔが出力される。また、入力ノードＮｉｎ１と出力ノードＮｏｕｔとの電位差を複数のスイッチング素子ＳＷ１～ＳＷ６で分担負担する。このため、入力ノードＮｉｎ２の電位が－１２ｋＶの場合、ノードＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６の電位は、それぞれ、－１２ｋＶ，－１０ｋＶ，－８ｋＶ，－６ｋＶ，－４ｋＶ，－２ｋＶになる。このような電源回路１ａにおいても、第１スイッチング部１１の構成を小型化でき、第２スイッチング部１２の構成を小型化できる。したがって、電源回路１ａを小型化できる。
【0080】
また、実施形態の第２の変形例として、電源回路１ｂの第１スイッチング部１１ｂ及び第２スイッチング部１２ｂそれぞれにおいて、図５に示すように、ブートストラップ回路ＢＳが複数段重ね（例えば、２段重ね）で用いられてもよい。
【0081】
図５は、実施形態の第２の変形例における第１スイッチング部１１ｂ及び第２スイッチング部１２ｂの構成を示す回路図である。例えば、第１スイッチング部１１ｂにおいて、直流電圧出力部ＤＶ１の出力側にブートストラップ回路ＢＳ１，ＢＳ２１が２段重ねで接続される。２段目のブートストラップ回路ＢＳ２１は、１段目のブートストラップ回路ＢＳ１を介して、直流電圧出力部ＤＶ１とゲート駆動回路ＧＤ３との間に接続される。
【0082】
２段目の各ブートストラップ回路ＢＳは、ダイオードＤ２及びコンデンサＣ２を有する。ダイオードＤ２は、ダイオードＤ１を介して、直流電圧出力部ＤＶのＨ側出力ノードとゲート駆動回路ＧＤのＨ側ノードとの間に接続される。コンデンサＣ２は、ゲート駆動回路ＧＤのＨ側ノードとスイッチング素子ＳＷのソースとの間に接続されている。このように、電源回路１ｂは、スイッチング素子ＳＷごとに直流電圧出力部ＤＶが設けられる構成に比べて、絶縁型ＤＣ－ＤＣコンバータを更に省略することができる。そのため、電源回路１ｂをさらに小型化できる。
【0083】
また、実施形態の第３の変形例として、電源回路１ｃの電位の絶対値が低い方のスイッチング部において、図６に示すように、絶縁型ＤＣ－ＤＣコンバータの個数が部分的に削減されてもよい。図６は、実施形態の第３の変形例における第１スイッチング部１１及び第２スイッチング部１２ｃの構成を示す回路図である。電位の絶対値が低い方のスイッチング部では、絶縁型ＤＣ－ＤＣコンバータの出力端に印加される電位の絶対値の最大値が箇所によって異なる。
【0084】
そのため、各絶縁型ＤＣ－ＤＣコンバータの耐圧を考慮して、段数を調整できる。例えば、入力ノードＮｉｎ１の電位が１２ｋＶの場合、第２スイッチング１２ｃにおいて、直流電圧出力部ＤＶ１１ｃは、出力側の最大電位が約０ｋＶである。そのため、絶縁型ＤＣ－ＤＣコンバータＣＶを備えなくてもよい。ただし、電源ＶＤＣは、必要である。
【0085】
直流電圧出力部ＤＶ１３ｃは、出力側の最大電位が約４ｋＶであり、電源ＶＤＣ及び１個の絶縁型ＤＣ－ＤＣコンバータＣＶ１を有する。
【0086】
直流電圧出力部ＤＶ１３ｃは、出力側の最大電位が約８ｋＶであり、電源ＶＤＣ及び２個の絶縁型ＤＣ－ＤＣコンバータＣＶ１，ＣＶ２を有する。
【0087】
このように、電源回路１ｃにおいて、直流電圧出力部ＤＶに含まれる絶縁型ＤＣ－ＤＣコンバータＣＶの個数を低減することで直流電圧出力部ＤＶ自体を小型化でき、電源回路１ｃをさらに小型化できる。
【0088】
また、実施形態の第４の変形例として、電源回路１ｄの第１スイッチング部１１ｄ及び第２スイッチング部１２ｄのそれぞれにおいて、図７に示すように、駆動回路ＤＲで電圧調整が行われてもよい。
【0089】
図７は、実施形態の第４の変形例における第１スイッチング部１１ｄ及び第２スイッチング部１２ｄの構成を示す回路図である。この例では、各ゲート駆動回路ＧＤの前段に電圧レギュレータＶＲを追加し、電圧レギュレータＶＲ及びゲート駆動回路ＧＤを含む駆動回路ＤＲを構成する。
【0090】
例えば、ゲート駆動回路ＧＤ１の前段に電圧レギュレータＶＲ１（第１の電圧調整手段の一例）を追加し、電圧レギュレータＶＲ１及びゲート駆動回路ＧＤ１を含む駆動回路ＤＲ１を構成する。また、ゲート駆動回路ＧＤ２の前段に電圧レギュレータＶＲ２（第２の電圧調整手段の一例）を追加し、電圧レギュレータＶＲ２及びゲート駆動回路ＧＤ２を含む駆動回路ＤＲ２を構成する。その他の電圧レギュレータＶＲ３等についても同様である。
【0091】
これにより、例えば、ブートストラップ回路ＢＳ１のダイオードＤ１での電圧降下ΔＶＤ分を補うように電圧レギュレータＶＲ２で電圧を調整してゲート駆動回路ＧＤ２へ供給できる。すなわち、駆動回路ＤＲ２は、入力される直流電圧の電位差ＶＭ－ΔＶＤをスイッチング素子ＳＷのオン・オフの状態を切り替えるのに適した電位差ＶＭに調整し、調整後の電位差ＶＭに応じたゲート電圧を生成することができる。
【0092】
この調整の際、電圧レギュレータＶＲを備えている駆動回路ＤＲの出力電圧が同じになるように調整することが好ましい。調整方法としては、例えば、直流電圧出力部ＤＶから出力する直流電圧の電位差を少し高めにしておき、各電圧レギュレータＶＲを調整して、出力電圧が同じになるように調整すればよい。
【0093】
電圧レギュレータＶＲ（電圧調整手段）がない場合は、各スイッチング素子ＳＷに供給する電位差にばらつきが生じ、各スイッチング素子ＳＷのＯＮ抵抗にばらつきが生じる。
しかし、上記のように構成すると、各スイッチング素子ＳＷのＯＮ抵抗のばらつきを抑制することができる。そのため、各スイッチング素子ＳＷを同じ発熱条件で使用することができる。これにより、各スイッチング素子ＳＷの劣化度合いのばらつきを低減させることが可能となる。
しかし、上記のように構成すると、各スイッチング素子ＳＷのＯＮ抵抗のばらつきを抑制することができる。そのため、各スイッチング素子ＳＷを同じ発熱条件で使用することができる。これにより、各スイッチング素子ＳＷの劣化度合いのばらつきを低減させることが可能となる。
【0094】
なお、上記の実施形態（変形例含む）では、例えば、ゲート駆動回路ＧＤ２に対応するブートストラップ回路ＢＳ１が設けられていたが、このような構成に限定されない。例えば、図２の実施形態の第１スイッチング部１１において、ゲート駆動回路ＧＤ１、ゲート駆動回路ＧＤ２、ゲート駆動回路ＧＤ３及びゲート駆動回路ＧＤ５には、対応する直流電圧出力部ＤＶから電圧を供給するようにするが、ゲート駆動回路ＧＤ４及びゲート駆動回路ＧＤ６には、ブートストラップ回路ＢＳを介して電圧を供給するように構成することもできる。すなわち、ゲート駆動回路ＧＤ２に対応する電直流電圧出力部ＤＶを設けるので、図２に示した構成よりも電直流電圧出力部ＤＶが１つ多く、ブートストラップ回路ＢＳの個数が１つ少ない構成にしてもよい。このような場合でも、全てのゲート駆動回路ＧＤに対応する電直流電圧出力部ＤＶを設けるよりも、電源回路１を小型化できる。
【0095】
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、種々の変更を行うことができる。
【符号の説明】
【0096】
１，１ａ，１ｂ，１ｃ，１ｄ 電源回路
１１，１１ａ，１１ｂ、１１ｄ 第１スイッチング部
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ 第２スイッチング部
ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ１１，ＢＳ１２，ＢＳ１３，ＢＳ２１，ＢＳ２２，ＢＳ３１，ＢＳ３２ ブートストラップ回路
１１，１１ａ，１１ｂ、１１ｄ 第１スイッチング部
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ 第２スイッチング部
ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ１１，ＢＳ１２，ＢＳ１３，ＢＳ２１，ＢＳ２２，ＢＳ３１，ＢＳ３２ ブートストラップ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】