特開 2024-48723 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024048723

(43)【公開日】2024-04-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240402BHJP

   H01L 29/12 20060101ALI20240402BHJP

【ＦＩ】

H01L29/78 652B

H01L29/78 653A

H01L29/78 652T

H01L29/78 652F

H01L29/78 652S

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022154795

(22)【出願日】2022-09-28

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】清水 悠佳

(72)【発明者】

【氏名】須藤 建瑠

(72)【発明者】

【氏名】辻川 友紀

(57)【要約】

【課題】
縦チャネルフィン構造のトレンチＭＯＳＦＥＴにおいて、高いチャネル密度を維持したまま短絡耐量の向上とゲート容量の低減ができる半導体装置を提供する。
【解決手段】
平面視したとき第１の方向に長手方向を有し第２の方向に短手方向を有し第２の方向に複数配列された複数のトレンチ２と、第１導電型の第１のソース領域３と、少なくとも一部が複数のトレンチ２で区切られたフィン構造となっている領域を含む第１導電型の第２のソース領域４と、複数のトレンチ２で区切られたフィン構造の第２導電型のチャネル領域５と、トレンチ２の内部に配置されたゲート絶縁膜およびゲート電極と、第１導電型のＪＦＥＴ領域８と、第２導電型のボディ領域９と、を有し、縦方向にチャネル電流が流れる半導体装置１において、第２のソース領域４は、第１のソース領域３よりも表面からの深さが浅い。
【選択図】図１

【特許請求の範囲】

【請求項1】

平面視したとき第１の方向に長手方向を有し第２の方向に短手方向を有し前記第２の方向に複数配列された複数のトレンチと、
前記第１の方向において、前記トレンチより外側に配置された第１導電型の第１のソース領域と、
少なくとも一部が前記複数のトレンチで区切られたフィン構造となっている領域を含む第１導電型の第２のソース領域と、
前記第２のソース領域の下面に接し、前記複数のトレンチで区切られたフィン構造の第２導電型のチャネル領域と、
前記トレンチの内部に配置されたゲート絶縁膜と、
少なくとも一部が前記トレンチの内部に配置された領域を含むゲート電極と、
前記チャネル領域の下方に配置された第１導電型のＪＦＥＴ領域と、
前記ＪＦＥＴ領域の側方に配置された第２導電型のボディ領域と、を有し、
縦方向にチャネル電流が流れる半導体装置において、
前記第２のソース領域は、前記第１のソース領域よりも表面からの深さが浅いことを特徴とする半導体装置。

【請求項2】

請求項１において、
前記第２のソース領域は、前記第１のソース領域よりも不純物濃度が低いことを特徴とする半導体装置。

【請求項3】

請求項１において、
前記ＪＦＥＴ領域の下方に配置された第１導電型のドリフト領域と、
前記ドリフト領域の下方に配置された第１導電型のドレイン領域と、を有することを特徴とする半導体装置。

【請求項4】

請求項１において、
前記トレンチの内部に配置された前記ゲート電極は、前記トレンチの外部で互いに接続されていることを特徴とする半導体装置。

【請求項5】

請求項１において、
前記第２のソース領域のシート抵抗は前記第１のソース領域のシート抵抗の１０倍以上であることを特徴とする半導体装置。

【請求項6】

請求項１において、
前記第２のソース領域は、前記第２のソース領域の片側の端部のみが前記第１のソース領域に接続されていることを特徴とする半導体装置。

【請求項7】

請求項１において、
前記第２のソース領域は、前記第２のソース領域の両方の端部が前記第１のソース領域に接続された第１の接続構造と、前記第２のソース領域の片側の端部のみが前記第１のソース領域に接続された第２の接続構造の２種類が存在することを特徴とする半導体装置。

【請求項8】

請求項１において、
前記チャネル領域と前記ＪＦＥＴ領域との間に、前記ＪＦＥＴ領域よりも不純物濃度が高い第１導電型の打ち戻し領域を有することを特徴とする半導体装置。

【請求項9】

請求項１において、
前記第１のソース領域は、４Ｈ－ＳｉＣ領域の最表面に設けられた３Ｃ－ＳｉＣ領域を有することを特徴とする半導体装置。

【請求項10】

請求項１において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

トレンチ型のＭＯＳＦＥＴの一種として、縦チャネルフィン構造のトレンチＭＯＳＦＥＴが提案されている。

【0003】

図９は、従来の縦チャネルフィン構造のトレンチＭＯＳＦＥＴの構造を模式的に説明する斜視図である。なお、図９では、ゲート電極、ゲート絶縁膜、層間絶縁膜、ソース電極、ドレイン電極は図示を省略している。

【0004】

図９に示す従来の半導体装置１は、平面視したとき第１の方向に長手方向を有し第２の方向に短手方向を有し第２の方向に複数配列された複数のトレンチ２を有している。なお、図９の手前の断面における点線で示したトレンチ２は、他の構成要素とトレンチ２との位置関係を説明するために仮想的にトレンチ２に対応する位置を示したものである。

【0005】

第１導電型のソース領域は、一部が複数のトレンチ２で区切られたフィン構造となっている。説明の便宜上、図９では、区切られていない部分を第１のソース領域３とし、区切られた部分を第２のソース領域４として説明する。

【0006】

第２のソース領域４の下面には、第２のソース領域４に接して、複数のトレンチ２で区切られたフィン構造の第２導電型のチャネル領域５が形成されている。チャネル領域５の下方には、第１導電型のＪＦＥＴ領域８が形成されており、ＪＦＥＴ領域８の側方には第２導電型のボディ領域９が形成されている。ＪＦＥＴ領域８の下方には、第１導電型のドリフト領域１０が形成されており、ドリフト領域１０の下方には第１導電型のドレイン領域１１が形成されている。

【0007】

そして、図９に示す従来の半導体装置１は、トレンチ２の側面に形成されたゲート絶縁膜を介してトレンチ２の内部にゲート電極が埋め込まれ、トレンチ２の側面を深さ方向に電流が流れるチャネル構造を有する。なお、トレンチ２の内部に埋め込まれたゲート電極は、トレンチ２の外部で互いに接続されている。

【0008】

本構造によれば、トレンチピッチを縮小してチャネル密度を上げることで、オン抵抗を低減することができる。

【0009】

なお、このような技術に関連する特許文献としては、例えば特許文献１があり、各構成要素の名称や細部の構造は異なるが、特許文献１の段落００４８～００５２、図３、図１４～図１８には、先ほど説明した図９に類似する構成が記載されている。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】特開２００４－２０７２８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

しかしながら、図９に示した従来の半導体装置１は、チャネル密度が高い分、オン抵抗は低いが、その分、短絡耐量が低いという課題がある。また、チャネル密度が高い分、ゲート容量が大きくなり、その結果、スイッチング速度が遅いという課題がある。

【0012】

本発明が解決しようとする課題は、縦チャネルフィン構造のトレンチＭＯＳＦＥＴにおいて、高いチャネル密度を維持したまま短絡耐量の向上とゲート容量の低減ができる半導体装置を提供することである。

【課題を解決するための手段】

【0013】

上記課題を解決するために、本発明の半導体装置は、例えば、平面視したとき第１の方向に長手方向を有し第２の方向に短手方向を有し前記第２の方向に複数配列された複数のトレンチと、前記第１の方向において、前記トレンチより外側に配置された第１導電型の第１のソース領域と、少なくとも一部が前記複数のトレンチで区切られたフィン構造となっている領域を含む第１導電型の第２のソース領域と、前記第２のソース領域の下面に接し、前記複数のトレンチで区切られたフィン構造の第２導電型のチャネル領域と、前記トレンチの内部に配置されたゲート絶縁膜と、少なくとも一部が前記トレンチの内部に配置された領域を含むゲート電極と、前記チャネル領域の下方に配置された第１導電型のＪＦＥＴ領域と、前記ＪＦＥＴ領域の側方に配置された第２導電型のボディ領域と、を有し、縦方向にチャネル電流が流れる半導体装置において、前記第２のソース領域は、前記第１のソース領域よりも表面からの深さが浅いことを特徴とする。

【発明の効果】

【0014】

本発明の半導体装置によれば、短絡が発生してソース－ドレイン間に高電圧がかかって飽和電流が流れる場合でも、第２のソース領域は第１のソース領域よりも浅いので抵抗が高く、高温時には抵抗が増大するため、第１のソース領域よりも電位が高くなり、その分だけＪＦＥＴ領域の電圧が上がり、それによってＪＦＥＴ領域とボディ領域との間のＰＮ接合の逆バイアスが強くなってＪＦＥＴ領域をより空乏化させることができるので、第２のソース領域の深さが第１のソース領域と同じ場合に比べて飽和電流を低減することができ、短絡耐量が向上する。

【0015】

また、第２のソース領域が浅いため、トレンチの深さ方向に延在するゲート電極と第２のソース領域とのオーバーラップ容量が低減し、ゲート容量を低減することができる。

【図面の簡単な説明】

【0016】

【図1】実施例１の半導体装置の斜視図。

【図2】実施例１の半導体装置における図１のＸ１－Ｘ１’断面図。

【図3】実施例１の半導体装置における図１のＸ２－Ｘ２’断面図。

【図4】実施例１の半導体装置における図１のＹ１－Ｙ１’断面図。

【図5】実施例２の半導体装置における図２に対応するＸ１－Ｘ１’断面図。

【図6】実施例３の半導体装置における図２に対応するＸ１－Ｘ１’断面図。

【図7】実施例３の半導体装置における図６のＺ１－Ｚ１’方向の深さに対する不純物濃度プロファイル。

【図8】実施例４の半導体装置における図２に対応するＸ１－Ｘ１’断面図。

【図9】従来の縦チャネルフィン構造のトレンチＭＯＳＦＥＴの構造を模式的に説明する斜視図。

【発明を実施するための形態】

【0017】

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

【実施例0018】

図１は、実施例１の半導体装置の斜視図であり、図２は、実施例１の半導体装置における図１のＸ１－Ｘ１’断面図であり、図３は、実施例１の半導体装置における図１のＸ２－Ｘ２’断面図であり、図４は、実施例１の半導体装置における図１のＹ１－Ｙ１’断面図である。なお、図１では、ゲート電極７、ゲート絶縁膜６、層間絶縁膜１４、ソース電極１２、ドレイン電極１３は図示を省略している。

【0019】

図１に示すように、実施例１の半導体装置１は、平面視したとき第１の方向に長手方向を有し第２の方向に短手方向を有し第２の方向に複数配列された複数のトレンチ２を有する。

【0020】

さらに、半導体装置１は、第１の方向において、トレンチ２よりも外側に配置された第１導電型（図２ではｎ型）の第１のソース領域３と、少なくとも一部が複数のトレンチ２で区切られたフィン構造となっている領域を含む第１導電型の第２のソース領域４と、第２のソース領域４の下面に接し、複数のトレンチ２で区切られたフィン構造の第２導電型（図２ではｐ型）のチャネル領域５とを有する。

【0021】

なお、実施例１では第１導電型がｎ型、第２導電型がp型である場合を例に説明するが、これに限られず、第１導電型がｐ型、第２導電型がｎ型としてもよい。また、図１と図２の断面における点線で示したトレンチ２は、他の構成要素とトレンチ２との位置関係を説明するために仮想的にトレンチ２に対応する位置を示したものである。

【0022】

実施例１の半導体装置１が図９の従来の構造と異なる点は、図２に示すように、第２のソース領域４は、第１のソース領域３よりも不純物濃度が低く、第１のソース領域３よりも表面からの深さが浅い点である。実施例１では、一例として、第１のソース領域３は高濃度のｎ＋型、第２のソース領域４はそれよりも濃度が低いｎ型、チャネル領域５はｐ型として図示しているが、実施例１で意図した動作を実現可能であればこれに限られない。

【0023】

実施例１では、第２のソース領域４の一部がフィン構造となっており、それ以外の部分で、第１のソース領域３と接続する構造を例に図示しているが、これに限られず、第２のソース領域４の全体がフィン構造となっていてもよい。

【0024】

また、半導体装置１は、図３および図４に示すように、トレンチ２の内部に配置されたゲート絶縁膜６と、少なくとも一部がトレンチ２の内部に配置された領域を含むゲート電極７とを有する。例えば、図４に示すように、トレンチ２の内部に配置されたゲート電極７は、トレンチ２の外部で互いに接続されている。ゲート電極７の互いに接続している部分と第２のソース領域４との間には、層間絶縁膜１４が形成されている。この層間絶縁膜１４は、ゲート電極７の互いに接続している部分の上部や側部も覆うように形成されている。ゲート電極７は、例えばポリシリコンで形成することができる。

【0025】

さらに、図２に示すように、半導体装置１は、チャネル領域５の下方に配置された第１導電型のＪＦＥＴ領域８と、ＪＦＥＴ領域８の側方に配置された第２導電型のボディ領域９と、ＪＦＥＴ領域８の下方に配置された第１導電型のドリフト領域１０と、ドリフト領域１０の下方に配置された第１導電型のドレイン領域１１と、第１のソース領域３の上面側に接続されたソース電極１２と、ドレイン領域１１の下面側に接続されたドレイン電極１３とを有する。チャネル領域５は、ボディ領域９と電気的に接続されている。ＪＦＥＴ領域８は、ドリフト領域１０と電気的に接続されている。トレンチ２は、図２のように、長手方向の長さがＪＦＥＴ領域８を挟む両側のボディ領域９に重なるように形成されている。トレンチ２の深さは、ボディ領域９よりも浅く、チャネル領域５よりも深い。

【0026】

実施例１では、一例として、ＪＦＥＴ領域８はｎ型、ボディ領域９はｐ型、ドリフト領域１０は低濃度のｎ－型、ドレイン領域１１は高濃度のｎ＋型として図示しているが、実施例１で意図した動作を実現可能であればこれに限られない。例えば、ＪＦＥＴ領域８は低濃度のｎ－型であってもよい。

【0027】

実施例１の半導体装置１は、トレンチ２の内部のゲート電極７にゲート駆動信号を入力して制御することで、フィン構造のチャネル領域５に縦方向にチャネル電流が流れる。すなわち、縦チャネルフィン構造のトレンチＭＯＳＦＥＴとなっている。そのため、トレンチピッチを詰めてトレンチ２の密度を上げることでチャネル密度を上げることができ、チャネル抵抗を低減し、オン抵抗を低減することができる。

【0028】

実施例１の半導体装置１によれば、短絡が発生してソース－ドレイン間に高電圧がかかって飽和電流が流れる場合でも、深いボディ領域９により短絡時にＪＦＥＴ領域８が空乏化し、空乏層が右と左から伸びてつながり電流経路がなくなるピンチオフによって飽和電流を低減することができる。さらに、第２のソース領域４は第１のソース領域３よりも浅いので抵抗が高く、短絡が発生した場合のような高温時には抵抗が増大するため、第１のソース領域３よりも電位が高くなり、その分だけＪＦＥＴ領域８の電圧が上がり、それによってＪＦＥＴ領域８とボディ領域９との間のＰＮ接合の逆バイアスが強くなってＪＦＥＴ領域８をより空乏化させることができるので、図９のような第２のソース領域４の深さが第１のソース領域３と同じ場合に比べて飽和電流を低減することができ、短絡耐量が向上する。

【0029】

なお、実施例１のように、第２のソース領域４の不純物濃度を第１のソース領域３の不純物濃度よりも低くすることが望ましい。これにより、抵抗をより高くすることができるので、より大きな効果を得ることができる。ただし、これに限られず、第２のソース領域４の不純物濃度を第１のソース領域３の不純物濃度と同じにしてもよい。

【0030】

また、第２のソース領域４が浅いため、トレンチ２の深さ方向に延在するゲート電極７と第２のソース領域４とのオーバーラップ容量が低減し、ゲート容量を低減することができる。その結果、スイッチング速度も速くできる。

【0031】

したがって、一般的に、縦チャネルフィン構造のトレンチＭＯＳＦＥＴでは、チャネル密度が高いと、オン抵抗は低いが、短絡耐量が低く、ゲート容量が大きく、スイッチング速度が遅いというトレードオフの関係があるが、実施例1の半導体装置１によれば、高いチャネル密度を維持したまま短絡耐量の向上とゲート容量の低減ができ、スイッチング速度も速くできる。

【0032】

ここで、短絡耐量の向上の効果を十分に得るためには、第２のソース領域４のシート抵抗は、第１のソース領域３のシート抵抗の１０倍以上であることが望ましい。

【0033】

実施例１の半導体装置１は、例えばｎ＋型のＳｉＣ基板で形成することが可能であるが、これに限られない。また、例えばｎ＋型のＳｉＣ基板でｎ＋型のドレイン領域１１を形成し、エピタキシャル成長でｎ－型のドリフト領域１０を形成するなど、一般的な半導体装置の製造方法で製造が可能であるため、詳細な説明は省略する。

【実施例0034】

図５は、実施例２の半導体装置における図２に対応するＸ１－Ｘ１’断面図である。

【0035】

実施例２は、実施例１の変形例であり、実施例２は、第２のソース領域４と第１のソース領域３との接続構造が異なる点で実施例１と相違する。これ以外は基本的には実施例１と同じであるため、相違点を中心に説明し、重複する説明は省略する。

【0036】

実施例２の半導体装置１は、図５に示すように、第２のソース領域４は、第２のソース領域４の片側の端部のみが第１のソース領域３に接続されている。なお、図５では第２のソース領域４の左側の端部が第１のソース領域３に接続されている例を示しているが、その逆でもよい。また、場所によって接続する端部を変え、第２のソース領域４の左側の端部を接続する構造と、第２のソース領域４の右側の端部を接続する構造の両方が存在するようにしてもよい。

【0037】

このように、接続を間引くことでより大きな抵抗を付けることができるため、短絡耐量がさらに向上する。

【0038】

また、間引く頻度をチップ面内で調整してもよい。例えば、短絡時に高温になりやすい箇所では間引く頻度を上げて、発熱量が小さくなるようにしてもよい。

【0039】

この場合、第２のソース領域４は、図２のように第２のソース領域４の両方の端部が第１のソース領域３に接続された第１の接続構造と、図５のように第２のソース領域４の片側の端部のみが第１のソース領域３に接続された第２の接続構造の２種類が存在するようにすればよい。