特開 2024-48776 データ受信回路、表示ドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024048776

(43)【公開日】2024-04-09

(54)【発明の名称】データ受信回路、表示ドライバ及び表示装置

(51)【国際特許分類】

   G01R 31/28 20060101AFI20240402BHJP

   G06F 1/10 20060101ALI20240402BHJP

【ＦＩ】

G01R31/28 V

G06F1/10 510

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022154865

(22)【出願日】2022-09-28

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】山田 敏己

【テーマコード（参考）】

2G132

【Ｆターム（参考）】

2G132AA11

2G132AK21

2G132AL09

2G132AL16

(57)【要約】      （修正有）

【課題】製品出荷前のテストに費やす時間を短くすることが可能なデータ受信回路を提供する。
【解決手段】受信した基準クロック信号に基づき受信したデータ信号に含まれるビット系列中の１のビットのビット周期内で第１レベルから第２レベルに遷移するクロック信号、及びクロック信号よりもビット周期の１／２の時間だけ進んだ時点で第２レベルから第１レベルに遷移する判定用クロック信号を生成するクロック生成回路と、受信したデータ信号を遅延回路を経て遅延させることでスキュー調整データ信号を生成するスキュー調整回路と、スキュー調整データ信号に含まれる１のビットの前縁部の時点で第１レベルから第２レベルに遷移する前縁部検知信号を生成する前縁部検知回路と、判定用クロック信号及び前縁部検知信号が共に第１レベルである場合には遅延回路の遅延時間を増加させ、両者が共に第２レベルにある場合には遅延時間を低下させる制御回路と、を有する。
【選択図】図７

【特許請求の範囲】

【請求項1】

所定のビット周期のシリアルのビット系列を含むデータ信号、及び基準クロック信号を受信するデータ受信回路であって、
受信した前記基準クロック信号に基づき、受信した前記データ信号に含まれる前記ビット系列中の１のビットの前記ビット周期内で第１レベルの状態から第２レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の１／２の時間だけ進んだ時点で前記第２レベルの状態から前記第１レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、
遅延時間が可変な遅延回路を含み、受信した前記データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、
前記スキュー調整データ信号に含まれる前記１のビットの前縁部を検知し、前記前縁部の時点で前記第１レベルの状態から前記第２レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、
前記判定用クロック信号及び前記前縁部検知信号が共に前記第１レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第２レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有することを特徴とするデータ受信回路。

【請求項2】

前記クロック生成回路は、前記基準クロック信号に基づき、前記受信した前記データ信号に含まれる前記ビット系列中の各ビットの前記ビット周期内で夫々が前記第１レベルの状態から前記第２レベルの状態に遷移する、前記クロック信号を含む複数のクロック信号を生成することを特徴とする請求項１に記載のデータ受信回路。

【請求項3】

前記スキュー調整データ信号に含まれる前記ビット系列中の各ビットを前記複数のクロック信号に夫々同期して取り込んだ複数のビットをパラレルデータとして出力するシリアルパラレル変換回路を有することを特徴とする請求項２に記載のデータ受信回路。

【請求項4】

前記前縁部検知回路は、前記スキュー調整データ信号を自身のセット端子で受けその出力信号を前記前縁部検知信号として出力するＲＳフリップフロップを含み、
前記制御回路は、
前記前縁部検知信号及び前記判定用クロック信号を第１及び第２の入力端で受け両者が共に前記第２レベルを示す場合に前記クロック信号が位相遅れの状態にあることを示す位相遅れ検知信号を出力するアンドゲートと、
前記前縁部検知信号及び前記判定用クロック信号を第１及び第２の入力端で受け両者が共に前記第１レベルを示す場合に前記クロック信号が位相進みの状態にあることを示す位相進み検知信号を出力するオアゲートと、を含むことを特徴とする請求項１～３のいずれか１に記載のデータ受信回路。

【請求項5】

映像信号に基づき、複数の表示セルが配置されている表示パネルを駆動する表示ドライバであって、
所定のビット周期のシリアルのビット系列を含む映像データ信号及び基準クロック信号を受信して、夫々が所定ビット数からなるパラレルデータからなる画素データ片の系列を出力するデータ受信回路と、
前記画素データ片の各々を輝度レベルに対応した電圧値を有する複数の駆動信号に変換して前記表示パネルに出力するＤＡ変換出力部と、を含み、
前記データ受信回路は、
受信した前記基準クロック信号に基づき、受信した前記映像データ信号に含まれる前記ビット系列中の１のビットの前記ビット周期内で第１レベルの状態から第２レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の１／２の時間だけ進んだ時点で前記第２レベルの状態から前記第１レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、
遅延時間が可変な遅延回路を含み、受信した前記映像データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、
前記スキュー調整データ信号に含まれる前記１のビットの前縁部を検知し、前記前縁部の時点で前記第１レベルの状態から前記第２レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、
前記判定用クロック信号及び前記前縁部検知信号が共に前記第１レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第２レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有することを特徴とする表示ドライバ。

【請求項6】

複数の表示セルが配置されている表示パネルと、
映像信号に基づき前記表示パネルを駆動する表示ドライバと、を含む表示装置であって、
前記表示ドライバは、
所定のビット周期のシリアルのビット系列を含む映像データ信号及び基準クロック信号を受信して、夫々が所定ビット数からなるパラレルデータからなる画素データ片の系列を出力するデータ受信回路と、
前記画素データ片の各々を輝度レベルに対応した電圧値を有する複数の駆動信号に変換して前記表示パネルに出力するＤＡ変換出力部と、を含み、
前記データ受信回路は、
受信した前記基準クロック信号に基づき、受信した前記映像データ信号に含まれる前記ビット系列中の１のビットの前記ビット周期内で第１レベルの状態から第２レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の１／２の時間だけ進んだ時点で前記第２レベルの状態から前記第１レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、
遅延時間が可変な遅延回路を含み、受信した前記映像データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、
前記スキュー調整データ信号に含まれる前記１のビットの前縁部を検知し、前記前縁部の時点で前記第１レベルの状態から前記第２レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、
前記判定用クロック信号及び前記前縁部検知信号が共に前記第１レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第２レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、データ受信回路、特に受信したデータに対するクロック信号のスキューを調整するスキュー調整機能を備えたデータ受信回路、当該データ受信回路を含む表示ドライバ及び表示装置に関する。

【背景技術】

【0002】

半導体集積回路では、受信したデータをクロック信号に同期させて各種の処理を行う同期化設計が施されている。

【0003】

また、近年の高速データ処理化に対応すべく、フリップフロップ（以下、ＦＦと称する）の規定のセットアップタイム及びホールドタイムを確保するように、データ信号に対するクロック信号のスキュー量を調整可能とした半導体集積回路が提案されている（例えば、特許文献１参照）。

【0004】

特許文献１に記載の半導体集積回路では、ＦＦのクロック端子にクロック信号を供給するクロックバッファの負荷駆動能力を、外部端子で受けた制御信号によって変更可能な構成を採用することで、クロック信号のスキュー量を調整できるようにしている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平８－３３５６７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

したがって、特許文献１に記載の構成によると、製造後の半導体集積回路に対して１つずつその製品出荷前のテスト段階で、以下のスキュー調整工程を実施する必要が生じる。

【0007】

先ず、半導体集積回路に接続したＬＳＩテスタにより、バッファの負荷駆動能力を徐々に変更させるように指定する制御信号を上記した外部端子に供給しつつ、半導体集積回路が正常に動作するか否かの検証を行う。そして、半導体集積回路をＬＳＩテスタから外し、テスト作業員が、上記した検証で半導体集積回路が正常に動作した際の負荷駆動能力を指定する信号を上記外部端子に固定供給する作業を行う。

【0008】

よって、テストにかかる人件費が高くなり、且つ製造後の半導体集積回路に対して１つずつ上記したようなスキュー調整工程を実施しなければならないので、製品を出荷するまでに時間が掛かるという問題があった。

【0009】

本願発明は、製品出荷前のテスト、特にクロックスキューの調整に費やす時間を短くし、且つテストに掛かるコストを抑えることが可能なデータ受信回路、表示ドライバ及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明によるデータ受信回路は、所定のビット周期のシリアルのビット系列を含むデータ信号、及び基準クロック信号を受信するデータ受信回路であって、受信した前記基準クロック信号に基づき、受信した前記データ信号に含まれる前記ビット系列中の１のビットの前記ビット周期内で第１レベルの状態から第２レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の１／２の時間だけ進んだ時点で前記第２レベルの状態から前記第１レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、遅延時間が可変な遅延回路を含み、受信した前記データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、前記スキュー調整データ信号に含まれる前記１のビットの前縁部を検知し、前記前縁部の時点で前記第１レベルの状態から前記第２レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、前記判定用クロック信号及び前記前縁部検知信号が共に前記第１レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第２レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有する。

【0011】

本発明による表示ドライバは、映像信号に基づき、複数の表示セルが配置されている表示パネルを駆動する表示ドライバであって、所定のビット周期のシリアルのビット系列を含む映像データ信号及び基準クロック信号を受信して、夫々が所定ビット数からなるパラレルデータからなる画素データ片の系列を出力するデータ受信回路と、前記画素データ片の各々を輝度レベルに対応した電圧値を有する複数の駆動信号に変換して前記表示パネルに出力するＤＡ変換出力部と、を含み、前記データ受信回路は、受信した前記基準クロック信号に基づき、受信した前記映像データ信号に含まれる前記ビット系列中の１のビットの前記ビット周期内で第１レベルの状態から第２レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の１／２の時間だけ進んだ時点で前記第２レベルの状態から前記第１レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、遅延時間が可変な遅延回路を含み、受信した前記映像データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、前記スキュー調整データ信号に含まれる前記１のビットの前縁部を検知し、前記前縁部の時点で前記第１レベルの状態から前記第２レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、前記判定用クロック信号及び前記前縁部検知信号が共に前記第１レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第２レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有する。

【0012】

本発明による表示装置は、複数の表示セルが配置されている表示パネルと、映像信号に基づき前記表示パネルを駆動する表示ドライバと、を含む表示装置であって、前記表示ドライバは、所定のビット周期のシリアルのビット系列を含む映像データ信号及び基準クロック信号を受信して、夫々が所定ビット数からなるパラレルデータからなる画素データ片の系列を出力するデータ受信回路と、前記画素データ片の各々を輝度レベルに対応した電圧値を有する複数の駆動信号に変換して前記表示パネルに出力するＤＡ変換出力部と、を含み、前記データ受信回路は、受信した前記基準クロック信号に基づき、受信した前記映像データ信号に含まれる前記ビット系列中の１のビットの前記ビット周期内で第１レベルの状態から第２レベルの状態に遷移するクロック信号を生成すると共に、前記クロック信号よりも前記ビット周期の１／２の時間だけ進んだ時点で前記第２レベルの状態から前記第１レベルの状態に遷移する判定用クロック信号を生成するクロック生成回路と、遅延時間が可変な遅延回路を含み、受信した前記映像データ信号を前記遅延回路を経て遅延させることで前記クロック信号に対するスキューを調整したスキュー調整データ信号を生成するスキュー調整回路と、前記スキュー調整データ信号に含まれる前記１のビットの前縁部を検知し、前記前縁部の時点で前記第１レベルの状態から前記第２レベルの状態に遷移する前縁部検知信号を生成する前縁部検知回路と、前記判定用クロック信号及び前記前縁部検知信号が共に前記第１レベルにある場合には前記クロック信号が位相進みの状態にあると判定して前記遅延回路の前記遅延時間を増加させ、前記判定用クロック信号及び前記前縁部検知信号が共に前記第２レベルにある場合には前記クロック信号が位相遅れの状態にあると判定して前記遅延回路の前記遅延時間を低下させる制御回路と、を有する。

【発明の効果】

【0013】

本発明では、データ受信回路内で、受信したデータ信号を同期化する為のクロック信号に位相遅れ及び位相進みのいずれが生じているのかが判定され、その判定結果に基づいてデータ信号に施す遅延時間を調整することで、データ信号に対するクロック信号の位相を適正化するスキュー調整がなされる。

【0014】

よって、本発明によれば、製品出荷前のテスト時において作業員が介在することなくスキュー調整が完了するので、テストに掛かるコスト及び時間を抑えることが可能となる。

【図面の簡単な説明】

【0015】

【図1】本発明に係るデータ受信回路を含む表示装置１００の概略構成を示すブロック図である。

【図2】データドライバ１３の内部構成を示すブロック図である。

【図3】データ受信回路１３０の内部構成を示すブロック図である。

【図4】データ受信回路１３０内で生成される信号群の波形を示すタイムチャートである。

【図5】スキュー調整データ信号ＳＫＤ０のＳＰ変換を行う変換回路を示す回路図である。

【図6】スキュー調整回路３２の構成を示す回路図である。

【図7】スキュー値制御回路３３の構成を示す回路図である。

【図8】クロック信号が適正位相の状態にある場合におけるスキュー値制御回路３３の動作を示すタイムチャートである。

【図9】クロック信号が位相遅れの状態にある場合におけるスキュー値制御回路３３の動作を示すタイムチャートである。

【図10】クロック信号が位相進みの状態にある場合におけるスキュー値制御回路３３の動作を示すタイムチャートである。

【発明を実施するための形態】

【0016】

図１は、本発明に係るデータ受信回路を含む表示装置１００の概略構成を示すブロック図である。

【0017】

図１に示すように、表示装置１００は、表示制御部１１、走査ドライバ１２、データドライバ１３、及び液晶パネル等からなる表示パネル２０から構成される。

【0018】

表示パネル２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の走査線Ｓ１～Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線ＤＬ１～ＤＬｎとが形成されている。更に、走査線及びデータ線の各交叉部の領域には、画素を担う表示セルが形成されている。

【0019】

表示制御部１１は、入力映像信号に含まれる水平同期信号毎に、水平走査タイミングを示す水平走査信号ＨＳを生成しこれを走査ドライバ１２に供給する。

【0020】

更に、表示制御部１１は、入力映像信号に基づき各画素毎にその画素の輝度レベルを例えば７ビットで表す画素データＰＤの系列を生成する。そして、表示制御部１１は、当該画素データＰＤの系列に基づきＬＶＤＳ（Low Voltage Differential Signaling）規格に準拠した信号群を生成する。すなわち、表示制御部１１は、先ず、上記した画素データＰＤの系列を４系統のシリアル形態のデータ系列に分割し、夫々を差動信号の形態に変換したものを第１～第４の差動シリアルデータ信号ＤＦＳ０～ＤＦＳ３として生成する。更に、表示制御部１１は、１画素データＰＤ分のシリアルデータ信号の周期を有する基準クロック信号を差動信号化した差動クロック信号ＤＦＣを生成する。そして、表示制御部１１は、これら差動クロック信号ＤＦＣ及び４系統の差動シリアルデータ信号ＤＦＳ０～ＤＦＳ３をデータドライバ１３に送信する。

【0021】

走査ドライバ１２は、水平走査信号ＨＳに同期させて、所定のピーク電圧を有する水平走査パルスを生成し、これを表示パネル２０の走査線Ｓ１～Ｓｍ各々に順次、択一的に印加する。

【0022】

データドライバ１３は、差動シリアルデータ信号ＤＦＳ０～ＤＦＳ３及び差動クロック信号ＤＦＣを受ける。データドライバ１３は、差動シリアルデータ信号ＤＦＳ０～ＤＦＳ３及び差動クロック信号ＤＦＣに基づき、表示パネル２０のデータ線ＤＬ１～ＤＬｎに夫々対応したアナログの駆動信号Ｇ１～Ｇｎを生成して、表示パネル２０のデータ線ＤＬ１～ＤＬｎに供給する。

【0023】

図２は、データドライバ１３の内部構成を示すブロック図である。

【0024】

データドライバ１３は、半導体装置としての半導体チップに形成されており、本発明に係るデータ受信回路１３０、データ取込部１３３、ＤＡ変換部１３４、及び出力部１３５を含む。

【0025】

データ受信回路１３０は、受信した４系統の差動シリアルデータ信号ＤＦＳ０～ＤＦＳ３及び差動クロック信号ＤＦＣ各々の差動信号の形態を解除して、第１～第４のシリアルデータ信号及び基準クロック信号を復元する。次に、データ受信回路１３０は、復元した基準クロック信号に基づき、復元したシリアルデータ信号を同期化する為のクロック信号を生成すると共に、このシリアルデータ信号に対するクロック信号のスキューを調整すべくシリアルデータ信号の方を遅延させる。

【0026】

次に、データ受信回路１３０は、クロック信号に同期させて、スキュー調整が施された第１～第４のシリアルデータ信号の各々にシリアルパラレル変換処理を施すことで、上記した画素データＰＤの系列を夫々が含むパラレル形態の４系統のデータ信号ＤＴ０～ＤＴ３を得る。

【0027】

そして、データ受信回路１３０は、かかるデータ信号ＤＴ０～ＤＴ３をデータ取込部１３３に供給する。

【0028】

データ取込部１３３は、データ信号ＤＴ０～ＤＴ３中から、水平走査期間毎に、走査線に対応したｎ個の画素データＰＤを取り込み、夫々を画素データＰ１～ＰｎとしてＤＡ変換部１３４に供給する。ＤＡ変換部１３４は、画素データＰ１～Ｐｎを、夫々の輝度レベルに対応した電圧値を有する駆動信号Ｖ１～Ｖｎに変換して出力部１３５に供給する。出力部１３５は、駆動信号Ｖ１～Ｖｎの各々を所望に増幅したものを駆動信号Ｇ１～Ｇｎとし、夫々を表示パネル２０のデータ線Ｄ１～Ｄｎに印加する。

【0029】

以下に、図２に示すデータ受信回路１３０の内部構成について説明する。

【0030】

図３は、データ受信回路１３０の構成を示すブロック図であり、図４は、データ受信回路１３０内で生成される信号群の一部の波形列を示すタイムチャートである。

【0031】

図３に示すように、データ受信回路１３０は、ＬＶＤＳレシーバ３０、ＤＬＬ（Delay Locked Loop）３１、スキュー調整回路３２、スキュー値制御回路３３、及びＳＰ（シリアルパラレル）変換回路３４を含む。

【0032】

ＬＶＤＳレシーバ３０は、表示制御部１１から供給された、夫々が図４に示すように、コモン電圧ＶＣＭを中心にレベルが上下する振幅ＶＩＤを有する差動クロック信号ＤＦＣ、及び４系統の差動シリアルデータ信号ＤＦＳ０～ＤＦＳ３を受信する。ＬＶＤＳレシーバ３０は、受信した差動シリアルデータ信号ＤＦＳ０～ＤＦＳ３各々の差動信号の形態を解除することで、夫々が図４に示すような２値（０、1）のシリアルデータ信号ＤＡＴ０～ＤＡＴ３を生成する。この際、シリアルデータ信号ＤＡＴ０～ＤＡＴ３の各々では、図４に示すように、先頭ビットＨＤを含むビット周期ＵＩの７ビットのシリアルビット系列にて、１画素データＰＤに対応したデータブロックＤＢが表される。

【0033】

更に、ＬＶＤＳレシーバ３０は、受信した差動クロック信号ＤＦＣの差動信号の形態を解除することで、図４に示すように、データブロックＤＢの周期と等しい周期を有する２値（０、1）の基準クロック信号ＣＫを復元する。

【0034】

そして、ＬＶＤＳレシーバ３０は、復元した４系統のシリアルデータ信号ＤＡＴ０～ＤＡＴ３をスキュー調整回路３２に供給し、基準クロック信号ＣＫをＤＬＬ３１に供給する。

【0035】

ＤＬＬ３１は、基準クロック信号ＣＫの位相を１．５・ＵＩだけ遅らせることで、図４に示すように、各データブロックＤＢの最後尾のビット（第０ビット）でのビット周期ＵＩの１／２の時点で論理レベル０から１に立ち上がるクロック信号ＣＬＫ＿ＢＰ０を生成する。

【0036】

また、ＤＬＬ３１は、基準クロック信号ＣＫを（２・ＵＩ）だけ遅らせ且つその位相を反転させることで、図４に示すように、各データブロックＤＢの先頭ビットＨＤの前縁部の時点で論理レベル１から０に立ち下がるクロック信号を、判定用クロック信号ＣＬＫ＿ＢＰ０ａとして生成する。

【0037】

また、ＤＬＬ３１は、このクロック信号ＣＬＫ＿ＢＰ０をビット周期ＵＩだけ遅らせることで、図４に示すように、各データブロックＤＢの先頭ビットＨＤの中央時点（ＵＩ／２）で論理レベル０から１に立ち上がるクロック信号ＣＬＫ＿ＢＰ６を生成する。また、ＤＬＬ３１は、このクロック信号ＣＬＫ＿ＢＰ６をビット周期ＵＩだけ遅らせることで、図４に示すように、先頭ビットＨＤに後続する第５ビットの中央時点（ＵＩ／２）で論理レベル０から１に立ち上がるクロック信号ＣＬＫ＿ＢＰ５を生成する。また、ＤＬＬ３１は、このクロック信号ＣＬＫ＿ＢＰ５をビット周期ＵＩだけ遅らせることで、図４に示すように、各データブロックＤＢの第５ビットに後続する第４ビットの中央時点（ＵＩ／２）で論理レベル０から１に立ち上がるクロック信号ＣＬＫ＿ＢＰ４を生成する。また、ＤＬＬ３１は、このクロック信号ＣＬＫ＿ＢＰ４をビット周期ＵＩだけ遅らせることで、図４に示すように、各データブロックＤＢの第４ビットに後続する第３ビットの中央時点（ＵＩ／２）時点で論理レベル０から１に立ち上がるクロック信号ＣＬＫ＿ＢＰ３を生成する。また、ＤＬＬ３１は、このクロック信号ＣＬＫ＿ＢＰ３をビット周期ＵＩだけ遅らせることで、図４に示すように、各データブロックＤＢの第３ビットに後続する第２ビットの中央時点（ＵＩ／２）で論理レベル０から１に立ち上がるクロック信号ＣＬＫ＿ＢＰ２を生成する。また、ＤＬＬ３１は、このクロック信号ＣＬＫ＿ＢＰ２をビット周期ＵＩだけ遅らせることで、図４に示すように、各データブロックＤＢの第２ビットに後続する第１ビットの中央時点（ＵＩ／２）で論理レベル０から１に立ち上がるクロック信号ＣＬＫ＿ＢＰ１を生成する。

【0038】

そして、ＤＬＬ３１は、上記のように生成した判定用クロック信号ＣＬＫ＿ＢＰ０ａをスキュー値制御回路３３に供給し、生成した７系統のクロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６をＳＰ変換回路３４に供給する。

【0039】

スキュー調整回路３２は、スキュー値制御回路３３から供給されたトリミング信号ＴＲＭと共に、４系統のシリアルデータ信号ＤＡＴ０～ＤＡＴ３を個別に受ける。スキュー調整回路３２は、先ず、トリミング信号ＴＲＭに基づき、時間長が異なる第０～第７の遅延時間のうちの１の遅延時間を選択する。そして、スキュー調整回路３２は、シリアルデータ信号ＤＡＴ０～ＤＡＴ３の各々を、上記したように選択した１の遅延時間を経て出力したものをスキュー調整が施されたスキュー調整データ信号ＳＫＤ０～ＳＫＤ３としてＳＰ変換回路３４に供給する。

【0040】

スキュー値制御回路３３は、スキュー調整モード信号ＭＯＤを受けた場合に、以下の動作を行う。

【0041】

つまり、スキュー値制御回路３３は、判定用クロック信号ＣＬＫ＿ＢＰ０ａ及びスキュー調整データ信号ＳＫＤ０に基づき、クロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６の位相が、データブロックＤＢの各ビットの中央時点（ＵＩ／２）に対して遅れ位相であるの進み位相であるのかを判定する。ここで、遅れ位相であると判定した場合、スキュー値制御回路３３は、各クロック信号の位相を１段階だけ進ませるべく、現段階の遅延時間よりも１段階だけ短い遅延時間を選択させるトリミング信号ＴＲＭを生成し、スキュー調整回路３２に供給する。一方、進み位相であると判定した場合、スキュー値制御回路３３は、各クロック信号の位相を１段階だけ遅らせるべく、現段階の遅延時間よりも１段階だけ長い遅延時間を選択させるトリミング信号ＴＲＭを生成し、スキュー調整回路３２に供給する。

【0042】

ＳＰ変換回路３４は、スキュー調整データ信号ＳＫＤ０～ＳＫＤ３を個別に受ける４系統の変換回路を含む。ＳＰ変換回路３４では、これら４系統の変換回路が、クロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６に基づき、シリアル信号形態のスキュー調整データ信号ＳＫＤ０～ＳＫＤ３の各々を、夫々が７ビットのパラレルデータからなるデータ信号ＤＴ０～ＤＴ３に変換して出力する。

【0043】

図５は、ＳＰ変換回路３４に含まれる４系統の変換回路のうちから、スキュー調整データ信号ＳＫＤ０のＳＰ変換を行う変換回路を抜粋して示す回路図である。

【0044】

図５に示すように、この変換回路は、夫々がスキュー調整データ信号ＳＫＤ０をＤ端子で受けるＤフリップフロップＦＦ０～ＦＦ６を含む。

【0045】

ＤフリップフロップＦＦ６は、図４に示すクロック信号ＣＬＫ＿ＢＰ６をクロック端子で受け、その立ち上がりエッジのタイミングでデータブロックＤＢ中の先頭ビットＨＤを取り込み、これをデータ信号ＤＴ０のビット［６］として出力する。ＤフリップフロップＦＦ５は、図４に示すクロック信号ＣＬＫ＿ＢＰ５をクロック端子で受け、その立ち上がりエッジのタイミングでデータブロックＤＢ中の第５ビットを取り込み、これをデータ信号ＤＴ０のビット［５］として出力する。同様にして、ＤフリップフロップＦＦ４～ＦＦ０は、夫々のクロック端子で受けたクロック信号ＣＬＫ＿ＢＰ４～ＣＬＫ＿ＢＰ０の立ち上がりエッジのタイミングでデータブロックＤＢ中の第４～第０ビットを取り込み、夫々データ信号ＤＴ０のビット［４］～［０］として出力する。

【0046】

次に、図３に示すスキュー調整回路３２及びスキュー値制御回路３３について更に詳細に説明する。

【0047】

図６は、スキュー調整回路３２の構成の一例を示す回路図である。

【0048】

図６に示すように、スキュー調整回路３２は、ＬＶＤＳレシーバ３０から供給されたシリアルデータ信号ＤＡＴ０～ＤＡＴ３を個別に受ける４系統のスキュー調整モジュールＤＭ０～ＤＭ３を含む。

【0049】

尚、スキュー調整モジュールＤＭ０～ＤＭ３は同一の構成、つまり、図６に示すように、遅延セレクタＳＥ１及びＳＥ２、遅延回路Ｂ１～Ｂ７を有し、トリミング信号ＴＲＭに基づき同一の動作を行う。

【0050】

そこで、以下に、スキュー調整モジュールＤＭ０のみを抜粋して、その構成及び動作について説明する。

【0051】

遅延回路Ｂ１～Ｂ７は、夫々異なる数のバッファを直列に接続したものであり、バッファの直列段数により、入力した信号が出力されるまでに掛かる遅延時間を例えば以下の大小関係にて異ならせている。

【0052】

Ｂ１の遅延時間＜Ｂ２の遅延時間＜、・・・・・＜Ｂ７の遅延時間
遅延セレクタＳＥ１及びＳＥ２は、トリミング信号ＴＲＭに従って連動して動作し、上記した第０～第７の遅延時間を得る以下の第０～第７の遅延経路のうちのいずれか１つを選択する。そして、遅延セレクタＳＥ１が、選択した１つの遅延経路にシリアルデータ信号ＤＡＴ０（ＤＡＴ１～ＤＡＴ３）を入力し、この遅延経路を経て出力された信号をスキュー調整データ信号ＳＫＤ０として遅延セレクタＳＥ２から出力する。

【0053】

第０の遅延経路：ＳＥ１、ＳＥ２
第１の遅延経路：ＳＥ１、Ｂ１、ＳＥ２
第２の遅延経路：ＳＥ１、Ｂ２、ＳＥ２
第３の遅延経路：ＳＥ１、Ｂ３、ＳＥ２
第４の遅延経路：ＳＥ１、Ｂ４、ＳＥ２
第５の遅延経路：ＳＥ１、Ｂ５、ＳＥ２
第６の遅延経路：ＳＥ１、Ｂ６、ＳＥ２
第７の遅延経路：ＳＥ１、Ｂ７、ＳＥ２
尚、遅延セレクタＳＥ１及びＳＥ２は、製造直後の初期状態時には、例えば第４の遅延時間に対応した第４の遅延経路を選択した状態になっている。

【0054】

図７は、スキュー値制御回路３３の構成を示す回路図である。

【0055】

スキュー値制御回路３３は、ＲＳフリップフロップＳＲ１、アンドゲートＡＮ１、オアゲートＯＲ１、フィルタＦＲ１及びＦＲ２、ＤフリップフロップＤＦ１及びＤＦ２、及び判定回路ＪＤ１を有する。

【0056】

スキュー値制御回路３３は、スキュー調整モード信号ＭＯＤを受けた場合に、これらＲＳフリップフロップＳＲ１、アンドゲートＡＮ１、オアゲートＯＲ１、フィルタＦＲ１及びＦＲ２、ＤフリップフロップＤＦ１及びＤＦ２、及び判定回路ＪＤ１を、以下のように動作させる。尚、図７では、スキュー調整モード信号ＭＯＤの図示を省略している。

【0057】

ＲＳフリップフロップＳＲ１は、スキュー調整データ信号ＳＫＤ０を自身のセット端子Ｓで受け、判定回路ＪＤ１から送出されたリセット信号ＲＳをリセット端子Ｒで受ける。

【0058】

ＲＳフリップフロップＳＲ１は、スキュー調整データ信号ＳＫＤ０が論理レベル０から１に遷移した場合には、スキュー調整データ信号ＳＫＤ０中の先頭ビットＨＤの前縁部を検知したことを示す論理レベル１の前縁部検知信号ｎ１をアンドゲートＡＮ１及びオアゲートＯＲ１各々の第１の入力端に供給する。尚、ＲＳフリップフロップＳＲ１は、論理レベル１のリセット信号ＲＳを受けた場合には論理レベル０の前縁部検知信号ｎ１をアンドゲートＡＮ１及びオアゲートＯＲ１各々の第１の入力端に供給する。

【0059】

アンドゲートＡＮ１は、前縁部検知信号ｎ１を第１の入力端で受けると共に判定用クロック信号ＣＬＫ＿ＢＰ０ａを第２の入力端で受け、両者が共に論理レベル１を表す場合には「位相遅れ有り」を示す論理レベル１の位相遅れ検知信号ｎ２をフィルタＦＲ１に供給する。一方、前縁部検知信号ｎ１及び判定用クロック信号ＣＬＫ＿ＢＰ０ａのいずれか一方が論理レベル０を示す場合には、「位相遅れ無し」を示す論理レベル０の位相遅れ検知信号ｎ２をフィルタＦＲ１に供給する。

【0060】

オアゲートＯＲ１は、前縁部検知信号ｎ１を第１の入力端で受けると共に判定用クロック信号ＣＬＫ＿ＢＰ０ａを第２の入力端で受け、両者が共に論理レベル０を表す場合には「位相進み有り」を示す論理レベル０の位相進み検知信号ｎ３をフィルタＦＲ２に供給する。一方、前縁部検知信号ｎ１及び判定用クロック信号ＣＬＫ＿ＢＰ０ａのうちの一方、又は両者が論理レベル１を表す場合には、オアゲートＯＲ１は、「位相進み無し」を示す論理レベル１の位相進み検知信号ｎ３をフィルタＦＲ２に供給する。

【0061】

フィルタＦＲ１は、ローパスフィルタであり、アンドゲートＡＮ１から出力された位相遅れ検知信号ｎ２に生じている高周波のひげ状のノイズを除去した位相遅れ検知信号ｎ４をＤフリップフロップＤＦ１に供給する。

【0062】

フィルタＦＲ２は、ローパスフィルタであり、オアゲートＯＲ１から出力された位相進み検知信号ｎ３に生じている高周波のひげ状のノイズを除去した位相進み検知信号ｎ５をＤフリップフロップＤＦ２に供給する。

【0063】

ＤフリップフロップＤＦ１は、位相遅れ検知信号ｎ４をクロック端子で受けると共に、電源電圧ＶＤＤをＤ端子で受ける。更に、ＤフリップフロップＤＦ１は、判定回路ＪＤ１が出力したリセット信号ＲＳをリセット端子Ｒで受ける。

【0064】

ＤフリップフロップＤＦ１は、論理レベル１のリセット信号ＲＳを受けた場合には、「位相遅れ無し」を示す論理レベル０の位相遅れ検知信号ｎ６を判定回路ＪＤ１に供給する。この際、ＤフリップフロップＤＦ１は、自身のクロック端子で受けた位相遅れ検知信号ｎ４が論理レベル０の状態を維持している間に亘り、「位相遅れ無し」を示す論理レベル０の位相遅れ検知信号ｎ６を判定回路ＪＤ１に供給する。

【0065】

その後、位相遅れ検知信号ｎ４が論理レベル０から論理レベル１に遷移したら、ＤフリップフロップＤＦ１は、「位相遅れ有り」を示す論理レベル１の位相遅れ検知信号ｎ６を判定回路ＪＤ１に供給する。

【0066】

ＤフリップフロップＤＦ２は、位相進み検知信号ｎ５を反転クロック端子で受けると共に、電源電圧ＶＤＤをＤ端子で受ける。更に、ＤフリップフロップＤＦ２は、判定回路ＪＤ１が出力したリセット信号ＲＳをリセット端子Ｒで受ける。

【0067】

ＤフリップフロップＤＦ２は、論理レベル１のリセット信号ＲＳを受けた場合には、「位相進み無し」を示す論理レベル０の位相進み検知信号ｎ７を判定回路ＪＤ１に供給する。この際、ＤフリップフロップＤＦ２は、自身の反転クロック端子で受けた位相進み検知信号ｎ５が論理レベル１の状態を維持している間に亘り、「位相進み無し」を示す論理レベル０の位相進み検知信号ｎ７を判定回路ＪＤ１に供給する。

【0068】

その後、位相進み検知信号ｎ５が論理レベル１から論理レベル０に遷移したら、ＤフリップフロップＤＦ２は、「位相進み有り」を示す論理レベル１の位相進み検知信号ｎ７を判定回路ＪＤ１に供給する。

【0069】

判定回路ＪＤ１は、「位相遅れ有り」を示す位相遅れ検知信号ｎ６を受けた場合には、スキュー調整回路３２において現時点で選択されている遅延時間を、それよりも１段階だけ短い遅延時間に変更させるトリミング信号ＴＲＭをスキュー調整回路３２に供給する。一方、「位相進み有り」を示す位相進み検知信号ｎ７を受けた場合には、判定回路ＪＤ１は、スキュー調整回路３２において現時点で選択されている遅延時間を、それよりも１段階だけ長い遅延時間に変更させるトリミング信号ＴＲＭをスキュー調整回路３２に供給する。

【0070】

更に、判定回路ＪＤ１は、図４に示すように、データブロックＤＢ毎に、例えばクロック信号ＣＬＫ＿ＢＰ３の立ち上がりエッジのタイミングで、リセット信号ＲＳをＲＳフリップフロップＳＲ１、ＤフリップフロップＤＦ１及びＤＦ２各々のリセット端子Ｒに供給する。

【0071】

これにより、判定回路ＪＤ１は、図４に示すデータブロックＤＢ毎に、上記した処理を、位相遅れ検知信号ｎ６及び位相進み検知信号ｎ７が夫々「位相遅れ無し」及び「位相進み無し」を示す状態、つまり適正位相となるまで繰り返し行う。

【0072】

ここで、上記したスキュー値制御回路３３による動作を、スキュー調整モード信号ＭＯＤにより、データドライバ１３の製品出荷前のテスト、又は表示装置１００の通常動作時における映像信号のブランク期間等で実施する。

【0073】

例えば、当該製品出荷前のテストでは、テスタ（図示せず）でスキュー調整モード信号ＭＯＤをスキュー値制御回路３３に供給して、当該スキュー値制御回路３３を動作状態に設定する。更に、テスタで、図４に示すデータブロックＤＢに含まれる７ビットのシリアルビット系列中の先頭ビットＨＤが論理レベル１、その他のビットが全て論理レベル０となる差動シリアルデータ信号ＤＦＳ０、及び差動クロック信号ＤＦＣをデータドライバ１３に供給する。

【0074】

以下に、かかるテストの実行によってスキュー値制御回路３３を動作させた場合での動作について、クロック信号に位相遅れ及び位相進みが共に生じていない場合（適正位相）、位相遅れが生じている場合、及び位相進みが生じている場合に分けて説明する。

【0075】

尚、適正位相とは、上記クロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６各々の立ち上がりエッジのタイミングが、図４に示すようにシリアルデータ信号ＤＡＴ０～ＤＡＴ３各々のシリアルビット系列中の各ビットの中央時点（ＵＩ／２）と等しくなる状態を示す。この適正位相の状態にあれば、フリップフロップのホールドタイム及びセットアップタイムを共に満たすことができる。一方、位相進み（遅れ）とは、上記クロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６各々の立ち上がりエッジのタイミングが、各ビットの中央時点（ＵＩ／２）より早い（遅い）状態を示す。この際、位相遅れ状態ではフリップフロップのホールドタイム不足となり、また、位相進み状態ではフリップフロップのセットアップ不足となり、誤動作のおそれが生じる。

【0076】

図８は、シリアルデータ信号ＤＡＴ０に対してクロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６が適正位相の状態にある場合におけるスキュー値制御回路３３の動作を示すタイムチャートである。

【0077】

このような適正位相の状態にある場合には、図８に示すように、クロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６各々の立ち上がりエッジのタイミングは、スキュー調整データ信号ＳＫＤ０のデータブロックＤＢに含まれるシリアルビット系列［１、０、０、０、０、０、０］中の各ビットの中央時点（ＵＩ／２）となる。

【0078】

よって、スキュー調整データ信号ＳＫＤ０のデータブロックＤＢの先頭ビットＨＤ（論理レベル１）に応じて、先ず、ＲＳフリップフロップＳＲ１が論理レベル０から論理レベル１に遷移する前縁部検知信号ｎ１を出力する。この間、図８に示すように、判定用クロック信号ＣＬＫ＿ＢＰ０ａ及び前縁部検知信号ｎ１が共に同一の論理レベルになることは無い。よって、図８に示すように、位相遅れ検知信号ｎ２、ｎ４及びｎ６は、「位相遅れ無し」を示す論理レベル０の状態を維持する。更に、位相進み検知信号ｎ３及びｎ５は「位相進み無し」を示す論理レベル１の状態を維持し、位相進み検知信号ｎ７は「位相進み無し」を示す論理レベル０の状態を維持する。

【0079】

図９は、シリアルデータ信号ＤＡＴ０に対してクロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６が位相遅れの状態にある場合におけるスキュー値制御回路３３の動作を示すタイムチャートである。

【0080】

このような位相遅れの状態にある場合には、図９に示すように、クロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６各々の立ち上がりエッジのタイミングは、スキュー調整データ信号ＳＫＤ０のデータブロックＤＢに含まれるシリアルビット系列［１、０、０、０、０、０、０］中の各ビットの中央時点（ＵＩ／２）よりも後方の時点となる。

【0081】

この際、スキュー調整データ信号ＳＫＤ０のデータブロックＤＢの先頭ビットＨＤ（論理レベル１）に応じて、先ず、ＲＳフリップフロップＳＲ１が論理レベル０から論理レベル１に遷移する前縁部検知信号ｎ１を出力する。この間、図９に示すように、データブロックＤＢの先頭部において、前縁部検知信号ｎ１が論理レベル０から論理レベル１に遷移した直後に、判定用クロック信号ＣＬＫ＿ＢＰ０ａ及び前縁部検知信号ｎ１が共に論理レベル１となる区間が存在する。よって、アンドゲートＡＮ１は、図９に示すように、この区間に亘り論理レベル０から論理レベル１に遷移し、引き続き論理レベル０の状態に戻るパルスＰＳ１を含む位相遅れ検知信号ｎ２（ｎ４）を出力する。すると、このパルスＰＳ１をクロック端子で受けたＤフリップフロップＤＦ１は、図９に示すように、「位相遅れ有り」を示す論理レベル１の位相遅れ検知信号ｎ６を判定回路ＪＤ１に供給する。

【0082】

よって、判定回路ＪＤ１は、この位相遅れ検知信号ｎ６に応じて、スキュー調整回路３２において現時点で選択されている遅延時間を、それよりも１段階だけ短い遅延時間に変更させるトリミング信号ＴＲＭをスキュー調整回路３２に供給する。これにより、スキュー調整回路３２では、スキュー調整データ信号ＳＫＤ０に施す遅延時間を短くする調整が行われる。すなわち、スキュー調整回路３２において、当該スキュー調整データ信号ＳＫＤ０に対するクロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６各々の位相を適正化するスキュー調整が為されるのである。

【0083】

図１０は、シリアルデータ信号ＤＡＴ０に対してクロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６が位相進みの状態にある場合におけるスキュー値制御回路３３の動作を示すタイムチャートである。

【0084】

このような位相進み状態にある場合には、図１０に示すように、クロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６各々の立ち上がりエッジのタイミングは、スキュー調整データ信号ＳＫＤ０のデータブロックＤＢに含まれるシリアルビット系列［１、０、０、０、０、０、０］中の各ビットの中央時点（ＵＩ／２）よりも前方の時点となる。

【0085】

この際、スキュー調整データ信号ＳＫＤ０のデータブロックＤＢの先頭ビットＨＤ（論理レベル１）に応じて、先ず、ＲＳフリップフロップＳＲ１が論理レベル０から論理レベル１に遷移する前縁部検知信号ｎ１を出力する。この間、図１０に示すように、データブロックＤＢの先頭部において、前縁部検知信号ｎ１が論理レベル０から論理レベル１に遷移する直前に、判定用クロック信号ＣＬＫ＿ＢＰ０ａ及び前縁部検知信号ｎ１が共に論理レベル０となる区間が存在する。よって、オアゲートＯＲ１は、図１０に示すように、この区間に亘り論理レベル１から論理レベル０に遷移し、引き続き論理レベル１の状態に戻るパルスＰＳ２を含む位相進み検知信号ｎ３（ｎ５）を出力する。すると、このパルスＰＳ２を反転クロック端子で受けたＤフリップフロップＤＦ２は、図１０に示すように、「位相進み」を示す論理レベル１の位相進み検知信号ｎ７を判定回路ＪＤ１に供給する。判定回路ＪＤ１は、この位相進み検知信号ｎ７に応じて、スキュー調整回路３２において現時点で選択されている遅延時間を、それよりも１段階だけ長い遅延時間に変更させるトリミング信号ＴＲＭをスキュー調整回路３２に供給する。これにより、スキュー調整回路３２では、スキュー調整データ信号ＳＫＤ０に施す遅延時間を長くする調整が行われる。すなわち、スキュー調整回路３２において、当該スキュー調整データ信号ＳＫＤ０に対するクロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６各々の位相を適正化するスキュー調整が為されるのである。

【0086】

以上、詳述したように、データ受信回路１３０では、その内部で、受信したシリアルデータ信号ＤＡＴ０（ＤＡＴ１～３）を同期化する為のクロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６に位相遅れ及び位相進みのいずれが生じているのかが判定される。そして、その判定結果に基づいてシリアルデータ信号ＤＡＴ０（ＤＡＴ１～３）に施す遅延時間を調整することで、シリアルデータ信号ＤＡＴ０（ＤＡＴ１～３）に対するクロック信号ＣＬＫ＿ＢＰ０～ＣＬＫ＿ＢＰ６各々の位相を適正化するスキュー調整がなされる。

【0087】

よって、本発明によれば、製品出荷前のテスト時において作業員が介在することなく、スキュー調整が完了するので、テストに掛かるコスト及び時間を抑えることが可能となる。

【0088】

尚、上記したスキュー値制御回路３３では、製品出荷前のテスト時に、データブロックＤＢの先頭ビットＨＤが論理レベル１となるテストデータを表す差動シリアルデータ信号ＤＦＳ０を入力することで、ＲＳフリップフロップＳＲ１を、先頭ビットＨＤの前縁部を検知する前縁部検知回路として使用できるようにしている。しかしながら、先頭ビットＨＤの前縁部を検知できるものであれば、前縁部検知回路としてはＲＳフリップフロップＳＲ１に限定されない。

【0089】

また、上記実施例では、前縁部の検知対象を先頭ビットＨＤとしているが、図４に示すデータブロックＤＢに含まれる７ビットのシリアルビット系列中の他の１のビットを前縁部の検知対象としても良い。この際、判定用クロック信号として、判定用クロック信号ＣＬＫ＿ＢＰ０ａに代えて、この１のビットのビット周期ＵＩ内で論理レベル０から論理レベル１に遷移する同期化用のクロック信号よりもビット周期ＵＩの１／２の時間だけ進んだ時点で論理レベル１から論理レベル０に遷移するクロック信号を判定用クロック信号とする。

【0090】

要するに、所定のビット周期（ＵＩ）のシリアルのビット系列を含むデータ信号（ＤＡＴ０）及び基準クロック信号（ＣＫ）を受信する、本発明に係るデータ受信回路としては、以下のクロック生成回路、スキュー調整回路、前縁部検知回路、及び制御回路を含むものであれば良い。

【0091】

クロック生成回路（３１）は、受信した基準クロック信号に基づき、受信したデータ信号に含まれるビット系列中の１のビット（ＨＤ）のビット周期（ＵＩ）内で第１レベルの状態から第２レベルの状態に遷移するクロック信号（ＣＬＫ＿ＢＰ０）を生成する。更に、クロック生成回路（３１）は、当該クロック信号よりもビット周期の１／２の時間だけ進んだ時点で第２レベルの状態から第１レベルの状態に遷移する判定用クロック信号（ＣＬＫ＿ＢＰ０ａ）を生成する。スキュー調整回路（３２）は、遅延時間が可変な遅延回路（ＳＥ１、ＳＥ２、Ｂ１～Ｂ７）を含み、受信したデータ信号（ＤＡＴ０）をこの遅延回路を経て遅延させることでクロック信号に対するスキューを調整したスキュー調整データ信号（ＳＫＤ０）を生成する。前縁部検知回路（ＳＲ１）は、スキュー調整データ信号に含まれる１のビット（ＨＤ）の前縁部を検知し、この前縁部の時点で第１レベルの状態から第２レベルの状態に遷移する前縁部検知信号（ｎ１）を生成する。制御回路（ＡＮ１、ＯＲ１、ＪＤ１）は、判定用クロック信号（ＣＬＫ＿ＢＰ０ａ）及び前縁部検知信号（ｎ１）が共に第１レベルにある場合にはクロック信号（ＣＬＫ＿ＢＰ０）が位相進みの状態にあると判定して遅延回路の遅延時間を増加させる。一方、判定用クロック信号及び前縁部検知信号が共に第２レベルにある場合にはクロック信号が位相遅れの状態にあると判定して遅延回路の遅延時間を低下させる。

【符号の説明】

【0092】

１３ データドライバ
３１ ＤＬＬ
３２ スキュー調整回路
３３ スキュー値制御回路
３４ ＳＰ変換回路
１００ 表示装置
１３０ データ受信回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】