特開 2024-48857 制御回路、半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024048857

(43)【公開日】2024-04-09

(54)【発明の名称】制御回路、半導体装置

(51)【国際特許分類】

   H02M 3/28 20060101AFI20240402BHJP

【ＦＩ】

H02M3/28 C

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2022154989

(22)【出願日】2022-09-28

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 令和３年１１月２０日 サンケン技報ｖｏｌ．５３（２０２１）

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100097113

【弁理士】

【氏名又は名称】堀 城之

(74)【代理人】

【識別番号】100162363

【弁理士】

【氏名又は名称】前島 幸彦

(72)【発明者】

【氏名】渡辺 篤頼

(72)【発明者】

【氏名】大竹 修

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA13

5H730AS01

5H730BB66

5H730CC01

5H730DD04

5H730DD16

5H730EE03

5H730EE07

5H730EE59

5H730EE73

5H730FD21

5H730FF19

5H730XC04

5H730XX03

5H730XX15

5H730XX22

5H730XX42

(57)【要約】

【課題】Ｘ－ＣＡＰ放電機能のオンオフを制御することなく、ＤＣ入力でもＡＣ入力でも使用できる制御回路を提供する。
【解決手段】電源入力に接続され、起動時にＶＣＣ端子電圧を充電すると共に、駆動停止時に電源入力の相間キャパシタを放電する起動回路２１と、ＶＣＣ端子電圧を検出する起動制御回路２３と、ＶＳＥＮ端子電圧を検出する入力検出回路２２と、ＣＤ端子電圧を充電すると共に、ＶＳＥＮ端子電圧のアップエッジの検出によってＣＤ端子電圧を放電し、ＣＤ端子電圧への充電が開始された後に、アップエッジが検出されるとＡＣ入力と判定してＡＣ入力モードに設定し、ＶＳＥＮ端子電圧のアップエッジが検出されることなく、ＣＤ端子電圧がＤＣ判定電圧ＶＣＤｄｃに到達すると電源入力がＤＣ入力と判定してＤＣ入力モードに設定する入力判定回路２４と、を具備する。
【選択図】図２

【特許請求の範囲】

【請求項1】

スイッチング電源の制御回路であって、
電源入力に接続され、起動時に制御電圧を充電すると共に、前記スイッチング電源の駆動停止時に前記電源入力の相間キャパシタを放電する起動回路と、
前記制御電圧を検出する起動制御回路と、
前記電源入力の入力電圧を検出する入力検出回路と、
キャパシタが接続されたＣＤ端子電圧を充電すると共に、前記入力電圧のＡＣ検出電圧を挟んだ変動の検出によって前記ＣＤ端子電圧を放電し、前記ＣＤ端子電圧への充電が開始された後に、検出電圧を挟んだ変動が検出されると前記電源入力がＡＣ入力と判定してＡＣ入力モードに設定し、前記入力電圧のＡＣ検出電圧を挟んだ変動が検出されることなく、前記ＣＤ端子電圧が予め設定されたＤＣ判定電圧に到達すると前記電源入力がＤＣ入力と判定してＤＣ入力モードに設定する入力判定回路と、を具備することを特徴とする制御回路。

【請求項2】

前記ＤＣ入力モードでは、クランプ機能によって前記ＣＤ端子電圧を所定のクランプ電圧にクランプし、前記入力電圧がＤＣ検出電圧まで低下することで前記スイッチング電源の駆動を停止させ、
前記ＡＣ入力モードでは、前記クランプ機能を解除し、前記ＣＤ端子電圧が前記クランプ電圧以上に予め設定された駆動停止電圧に到達することで前記スイッチング電源の駆動を停止させることを特徴とする請求項１に記載の制御回路。

【請求項3】

請求項１又は２に記載の制御回路が基板上に集積化されていることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング電源の制御回路に関するものである。

【背景技術】

【0002】

ＡＣライン接続とＤＣライン接続とを選別し、ＨＶ端子が整流平滑側に接続されたときは、ＨＶ端子を介したＸ－ＣＡＰ放電機能をオフする電源ＩＣが提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】中国特許公開第１０９９０１４７４Ａ号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来技術の電源ＩＣは、Ｘ－ＣＡＰ放電機能を使用してＨＶ端子電圧の電圧変動の有無を検出してＸ－ＣＡＰ放電機能のオンオフを設定している。従って、電源投入時に毎回Ｘ－ＣＡＰ放電機能を使用して、商用周波数の半周期の期間、ＨＶ端子電圧の変動有無を確認する必要がある。

【0005】

本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、Ｘ－ＣＡＰ放電機能のオンオフを制御することなく、ＤＣ入力でもＡＣ入力でも使用できる制御回路を提供する点にある。

【課題を解決するための手段】

【0006】

本発明に係る制御回路は、上記の目的を達成するため、次のように構成される。
本発明に係る制御回路は、スイッチング電源の制御回路であって、電源入力に接続され、起動時に制御電源を充電すると共に、前記スイッチング電源の駆動停止時に前記電源入力の相間キャパシタを放電する起動回路と、前記制御電源の制御電圧を検出する起動制御回路と、前記電源入力の入力電圧を検出する入力検出回路と、キャパシタが接続されたＣＤ端子電圧を充電すると共に、前記入力電圧のＡＣ検出電圧を挟んだ変動の検出によって前記ＣＤ端子電圧を放電し、前記ＣＤ端子電圧への充電が開始された後に、検出電圧を挟んだ変動が検出されると前記電源入力がＡＣ入力と判定してＡＣ入力モードに設定し、前記入力電圧のＡＣ検出電圧を挟んだ変動が検出されることなく、前記ＣＤ端子電圧が予め設定されたＤＣ判定電圧に到達すると前記電源入力がＤＣ入力と判定してＤＣ入力モードに設定する入力判定回路と、を具備することを特徴とする。

【発明の効果】

【0007】

本発明の制御回路は、Ｘ－ＣＡＰ放電機能を用いることなく、ＡＣ入力かＤＣ入力かを判定できるため、Ｘ－ＣＡＰ放電機能のオンオフを制御することなく、ＤＣ入力でもＡＣ入力でも使用できるという効果を奏する。

【図面の簡単な説明】

【0008】

【図1】本発明に係る制御回路を用いた電流共振型電源の構成を示す図である。

【図2】図１に示す制御回路の構成を示す図である。

【図3】図２に示す起動回路の構成を示す図である。

【図4】図２に示す入力検出回路の構成を示す図である。

【図5】図２に示す起動制御回路の構成を示す図である。

【図6】図２に示す入力判定回路の構成を示す図である。

【図7】図２に示す入力判定回路の構成を示す図である。

【図8】図１に示す制御回路による出力判定動作を示すフローチャートである。

【図9】図１（ａ）に示すＡＣ入力時の波形図である。

【図10】図１（ｂ）に示すＤＣ入力時の波形図である。

【発明を実施するための形態】

【0009】

以下に、本発明の好適な実施の形態を添付図面に基づいて説明する。

【0010】

本実施の形態の制御回路１０は、樹脂にて構成されたパッケージ内に封入することで形成されたＩＣ等の半導体装置であり、図１（ａ）、（ｂ）に示すＬＬＣタイプの電流共振型電源１ａ、１ｂを駆動する制御回路である。制御回路１０は、発振動作の開始前にＡＣ入力かＤＣ入力かを検出して、ＡＣ入力動作モードかＤＣ入力動作モードかを自動的に切り替える機能を備える。

【0011】

図１（ａ）に示す電流共振型電源１ａは、制御回路１０のＡＣ入力動作モードでの使用例を示す。電流共振型電源１ａは、ＡＣ入力の電源ラインの相間に接続されるＸキャパシタＣｘと、ＡＣ入力を全波整流する全波整流回路２と、全波整流回路２の出力両端に接続された平滑キャパシタＣ１と、全波整流回路２で整流されて平滑キャパシタＣ１で平滑された直流電圧の力率を改善するＰＦＣ回路３と、を備える。制御回路１０は、ＰＦＣ回路３の出力を入力電圧Ｖｉｎとして、入力電圧Ｖｉｎとグランドとの間に直列に接続されたハイサイドのスイッチング素子ＱＨと、ローサイドのスイッチング素子ＱＬとを駆動する。

【0012】

図１（ｂ）に示す電流共振型電源１ｂは、制御回路１０のＤＣ入力動作モードでの使用例を示す。電流共振型電源１ｂは、ＤＣ入力の電源ラインの相間に接続される入力平滑キャパシタＣｉｎを備える。制御回路１０は、ＤＣ入力の入力電圧Ｖｉｎとグランドとの間に直列に接続されたハイサイドのスイッチング素子ＱＨと、ローサイドのスイッチング素子ＱＬとを駆動する。

【0013】

制御回路１０は、ＶＳ（ハイサイドグランド）端子と、ＶＧＨ（ハイサイド出力端子）と、ＧＮＤ（グランド）端子と、ＶＧＬ（ローサイド出力）端子と、を備える。スイッチング素子ＱＨは、入力電圧Ｖｉｎと、ＶＳ端子との間に接続され、ＶＧＨ端子から出力される駆動信号によって駆動される。スイッチング素子ＱＬは、ＶＳ端子と、ＧＮＤ端子との間に接続され、ＶＧＬ端子から出力される駆動信号によって駆動される。制御回路１０において、ＶＢ端子は、ハイサイド駆動電源入力用の端子であり、ＲＥＧ端子は、駆動回路用電源出力用の端子である。

【0014】

制御回路１０は、図２を参照すると、スイッチング素子ＱＨを駆動するフローティングのハイサイド駆動回路１１と、スイッチング素子ＱＬを駆動するローサイド駆動回路１２と、を備える。制御回路１０は、ハイサイド駆動回路１１及びローサイド駆動回路１２を制御するメイン制御回路１３と、フィードバック信号入力端子ＦＢから入力されるフィードバック信号を用いて発振周波数を生成する発振周波数制御回路１４と、を備える。メイン制御回路１３は、発振周波数制御回路１４で生成された発振周波数でハイサイド駆動回路１１及びローサイド駆動回路１２を制御し、出力電圧を負帰還制御する。

【0015】

制御回路１０は、過電流を検出する過電流検出回路１５を備える。ＲＣ（電流検出信号入力）端子には、検出抵抗Ｒ_ＯＣＰによって検出された電流検出信号が入力され、過電流検出回路１５は、電流検出信号を過電流電圧と比較することで過電流を検出する。過電流検出回路１５によって過電流が検出されると、メイン制御回路１３は、出力電力を制限する。

【0016】

制御回路１０は、過負荷を検出する過負荷検出回路１６を備える。過負荷検出回路１６は、過電流検出回路１５によって過電流が検出されると、ＣＬ（過負荷保護検出用キャパシタ接続）端子に接続されたキャパシタＣｃｌを所定の電流で充電し、ＣＬ端子電圧を過負荷電圧と比較することで、過負荷を検出する。過負荷検出回路１６によって過電流が検出されると、メイン制御回路１３は、動作を停止させる。

【0017】

制御回路１０は、動作開始時に所定の時間を掛けて出力電圧を緩やかに立ち上げるソフトスタート回路１７を備える。ソフトスタート回路１７は、ＣＳＳ（ソフトスタート用キャパシタ接続）端子に接続されたキャパシタＣｃｓｓを、動作開始時に所定の電流で充電し、発振周波数制御回路１４は、ＣＳＳ端子電圧に応じて発振周波数を徐々に低く制御する。

【0018】

制御回路１０は、内部温度の過熱を検出したときに動作を停止させるサーマルシャットダウン（ＴＳＤ）回路２５を備える。サーマルシャットダウン（ＴＳＤ）回路２５は、例えばサーミスタの抵抗値、又はダイオードの順方向電圧の変化を基準電圧と比較して内部温度を検出する。サーマルシャットダウン（ＴＳＤ）回路２５は、前述の素子の変化が予め設定された加熱保護動作温度に達すると、加熱保護信号ＴＳＤを出力して電源動作を停止させ、過熱による破損を防止する。

【0019】

制御回路１０は、軽負荷時のバースト発振動作を制御するスタンバイ制御回路１８を備える。制御回路１０は、キャパシタＣｓｂが接続されるＳＢ（スタンバイ制御用コンデンサ）端子と、キャパシタＣｍｏｄｅが接続されるＭＯＤＥ（スタンバイ切り替え信号入力）端子とを備える。スタンバイ制御回路１８は、ＳＢ端子電圧と、ＭＯＤＥ端子電圧と、に応じた発振期間及び発振停止期間でバースト発振動作を実行する。

【0020】

制御回路１０は、起動時に電源入力からの起動電流が抵抗Ｒ１を介して入力されるＳＴ（起動電流入力）端子と、電源入力を分圧回路４によって分圧した分圧値が入力電圧検出信号として入力されるＶＳＥＮ（電源信号入力）端子と、を備える。電源入力がＡＣ入力の場合、ＡＣ入力は、ダイオードＤ１、Ｄ２によって整流された後に、抵抗Ｒ１を介してＳＴ端子に入力される。分圧回路４を制御回路１０に内蔵した場合、ＳＴ端子と、ＶＳＥＮ端子との共通の一つの端子としても良い。

【0021】

制御回路１０は、トランスＴ１の補助巻線で制御回路１０用に生成される電源が入力されるＶＣＣ（制御電源入力）端子と、キャパシタＣｃｄが接続されるＣＤ（入力判定）端子とを備える。

【0022】

制御回路１０は、起動回路２１を備える。起動回路２１は、図３を参照すると、ＭＯＳＦＥＴＱ１１と、ＮＰＮ型のバイポーラトランジスタＱ１２と抵抗Ｒ１１、Ｒ１２とで構成された定電流回路を備える。ＭＯＳＦＥＴＱ１１と、抵抗Ｒ１１と、ダイオードＤ１１とからなる直列回路は、ＳＴ端子とＶＣＣ端子との間に接続される。ＭＯＳＦＥＴＱ１１のドレイン・ゲート間には、抵抗Ｒ１２が接続され、ＭＯＳＦＥＴＱ１１のゲートとグランドとの間には、ツェナーダイオードＺＤ１１が接続されている。バイポーラトランジスタＱ１２は、抵抗Ｒ１１と並列に接続され、バイポーラトランジスタＱ１２のベースは、ＭＯＳＦＥＴＱ１１のソースと抵抗Ｒ１１との接続点に接続されている。これにより、ＳＴ端子に抵抗Ｒ１を介して入力電圧Ｖｉｎが接続されると、ダイオードＤ１１、ＶＣＣ端子を介して、トランスＴ１の補助巻線の両端間に接続されたキャパシタＣｖｃｃが定電流で充電される。

【0023】

起動回路２１は、起動停止信号ST_offによってオンオフが制御されるＭＯＳＦＥＴＱ１３を備える。ＭＯＳＦＥＴＱ１３は、ＭＯＳＦＥＴＱ１１のゲートと、グランドとの間に接続されている。

【0024】

起動回路２１は、Ｘ放電信号x_disによってオンオフが制御されるＭＯＳＦＥＴＱ１４を備える。ＭＯＳＦＥＴＱ１４は、抵抗Ｒ１１（バイポーラトランジスタＱ１２のエミッタ）とダイオードＤ１１との接続点と、グランドとの間に接続されている。

【0025】

制御回路１０は、入力検出回路２２を備える。入力検出回路２２は、図４を参照すると、ＶＳＥＮ端子電圧をＤＣ検出電圧ＶＳＥＮｏｎ、Ｖｓｅｎｏｆｆ１と比較するヒステリシス機能を備えたコンパレータＣＭＰ２１を備える。コンパレータＣＭＰ２１は、ＶＳＥＮ端子電圧とＤＣ検出電圧ＶＳＥＮｏｎとの比較結果をＤＣ検出信号dc_vsen_on_offとして出力する。ＤＣ検出信号dc_vsen_on_offがローレベルとなると、メイン制御回路１３はＸ放電信号x_disをハイレベルに遷移させる。Ｘ放電信号x_disは、後述する低入力時動作禁止信号uvloがローレベルになるとローレベルになる。

【0026】

入力検出回路２２は、ＶＳＥＮ端子電圧をＡＣ検出電圧ＶＳＥＮａｃ１、２と比較するヒステリスコンパレータＣＭＰ２２を備える。ＡＣ検出電圧ＶＳＥＮａｃ１、２は、ＤＣ検出電圧ＶＳＥＮｏｎよりも高い電圧であり、ＶＳＥＮｏｎ＜ＶＳＥＮａｃ２＜ＶＳＥＮａｃ１の関係に設定されている。ヒステリスコンパレータＣＭＰ２２は、ＶＳＥＮ端子電圧がＡＣ検出電圧ＶＳＥＮａｃ１を超えると、出力をハイレベルに遷移する。ヒステリスコンパレータＣＭＰ２２の出力は、１ショットパルス生成回路２２１に入力される。１ショットパルス生成回路２２１は、ヒステリスコンパレータＣＭＰ２２の出力がハイレベルに遷移すると、１ショットパルスを生成し、生成された１ショットパルスはオア回路ＯＲ２１を介してアップエッジ検出信号vsen_upとして出力される。

【0027】

入力検出回路２２は、ＶＳＥＮ端子電圧をＡＣ検出電圧ＶＳＥＮｏｆｆ１、２と比較するヒステリスコンパレータＣＭＰ２３を備える。ＡＣ検出電圧ＶＳＥＮｏｆｆ１、２は、ＤＣ検出電圧ＶＳＥＮｏｎよりも低い電圧であり、ＶＳＥＮｏｆｆ２＜ＶＳＥＮｏｆｆ１＜ＶＳＥＮｏｎの関係に設定されている。ヒステリスコンパレータＣＭＰ２３は、ＶＳＥＮ端子電圧がＡＣ検出電圧ＶＳＥＮｏｆｆ１を超えると、出力をハイレベルに遷移する。ヒステリスコンパレータＣＭＰ２３の出力は、１ショットパルス生成回路２２２に入力される。１ショットパルス生成回路２２２は、ヒステリスコンパレータＣＭＰ２３の出力がハイレベルに遷移すると、１ショットパルスを生成し、生成された１ショットパルスは、オア回路ＯＲ２１を介してアップエッジ検出信号vsen_upとして出力される。アップエッジ検出信号vsen_upは、出力がＡＣ検出信号ac_vsen_on_offとなるフリップフロップＦＦ２１をセット（ＡＣ検出信号ac_vsen_on_offがハイレベル）する。

【0028】

フリップフロップＦＦ２１のリセット端子Ｒには、ナンド回路ＮＡＮＤ２１の出力が接続されている。ナンド回路ＮＡＮＤ２１には、後述する低入力時動作禁止信号uvlo及びＡＣ停止信号vsen_ac_offが入力され、フリップフロップＦＦ２１は、低入力時動作禁止信号uvloとＡＣ停止信号vsen_ac_offのいずれかがローレベルになると、リセット（ＡＣ検出信号ac_vsen_on_offがローレベル）される。

【0029】

制御回路１０は、起動制御回路２３を備える。起動制御回路２３は、図５を参照すると、ＶＣＣ端子電圧を発振開始電圧ＶＣＣｏｎ（例えば、１７Ｖ）、発振停止電圧ＶＣＣｏｆｆ（例えば、８．９Ｖ）と比較するヒステリスコンパレータＣＭＰ３１を備える。ヒステリスコンパレータＣＭＰ３１の比較結果は、低入力時動作禁止信号uvloとして出力される。ＶＣＣ端子電圧が発振開始電圧ＶＣＣｏｎを超えると、低入力時動作禁止信号uvloはハイレベルに遷移し、ＶＣＣ端子電圧が発振停止電圧ＶＣＣｏｆｆ以下になると、低入力時動作禁止信号uvloはローレベルに遷移する。低入力時動作禁止信号uvloがローレベルに遷移すると、メイン制御回路１３は、発振動作を停止させる。

【0030】

低入力時動作禁止信号uvloは、インバータＩＮＶ３１を介してフリップフロップＦＦ３１のセット端子Ｓに入力されると共に、ナンド回路ＮＡＮＤ３１と、各種の保護信号によってセットされるフリップフロップＦＦ３２のリセット端子Ｒと、アンド回路ＡＮＤ３１と、に入力され、ノア回路ＮＯＲ３１に反転入力される。

【0031】

起動制御回路２３は、ＶＣＣ端子電圧を検出開始電圧ＶＣＣｂｉａｓ（例えば、９．８Ｖ）と比較するコンパレータＣＭＰ３２を備える。検出開始電圧ＶＣＣｂｉａｓは、発振開始電圧ＶＣＣｏｎよりも低く、発振停止電圧ＶＣＣｏｆｆよりも高い電圧に設定されている。コンパレータＣＭＰ３２の出力は、フリップフロップＦＦ３１のリセット端子Ｒと、オア回路ＯＲ３１と、ノア回路ＮＯＲ３２と、に入力される。

【0032】

フリップフロップＦＦ３１の出力Ｑは、リセット信号mode_resetであり、低入力時動作禁止信号uvloがローレベルに遷移するとハイレベルに遷移し、コンパレータＣＭＰ３２の出力がハイレベルに遷移すると、ローレベルに遷移する。

【0033】

ナンド回路ＮＡＮＤ３１は、低入力時動作禁止信号uvloと共に、信号vsen_on_offと、フリップフロップＦＦ３２の反転出力Ｑｂとが入力され、入力のいずれもハイレベルである場合にローレベルとなる信号ＥＮを出力する。

【0034】

信号ＥＮは、インバータＩＮＶ３２、インバータＩＮＶ３３を介して信号PoRとして出力される。インバータＩＮＶ３２、インバータＩＮＶ３３の接続点と、グランドとの間には、信号dc_startによってオンオフが制御されるＭＯＳＦＥＴＱ３１が接続されている。従って、信号PoRは、信号ＥＮと信号dc_startとがいずれもローレベルでローレベルとなり、それ以外の組み合わせでハイレベルとなる。

【0035】

オア回路ＯＲ３１は、コンパレータＣＭＰ３２の出力と共に、フリップフロップＦＦ３２の出力Ｑが入力される。アンド回路ＡＮＤ３１は、信号vsen_on_off及び低入力時動作禁止信号uvloと共に、オア回路ＯＲ３１の出力が入力される。アンド回路ＡＮＤ３１の出力と、加熱保護動作温度に達するとハイレベルとなる加熱保護信号ＴＳＤとは、オア回路ＯＲ３２に入力され、オア回路ＯＲ３２は、アンド回路ＡＮＤ３１の出力と加熱保護信号ＴＳＤとのいずれかがハイレベルのときにハイレベルとなる起動停止信号ST_offを出力する。

【0036】

ノア回路ＮＯＲ３２は、コンパレータＣＭＰ３２の出力と共に、信号sw_onが入力され、出力がノア回路ＮＯＲ３１に、信号vsen_on_off及び反転された低入力時動作禁止信号uvloと共に入力される。ノア回路ＮＯＲ３１の出力は、ノア回路ＮＯＲ３３に信号cd_3V_bの反転入力と共に入力される。ノア回路ＮＯＲ３３の出力と、加熱保護信号ＴＳＤとは、ノア回路ＮＯＲ３４に入力され、ノア回路ＮＯＲ３４は、ノア回路ＮＯＲ３３の出力と加熱保護信号ＴＳＤとがいずれもローレベルのときにハイレベルとなるＸ放電信号x_disを出力する。

【0037】

制御回路１０は、入力判定回路２４を備える。入力判定回路２４は、図６を参照すると、ＣＤ端子に接続されたキャパシタＣｃｄを、ダイオードＤ４１を介して定電流で充電する定電流源ＣＣ４１を備える。

【0038】

入力判定回路２４は、ＣＤ端子電圧を発振停止電圧ＶＣＤ１（例えば、３．０Ｖ）と比較するコンパレータＣＭＰ４１を備える。コンパレータＣＭＰ４１の出力は、ＣＤ端子電圧が発振停止電圧ＶＣＤ１を超えるとローレベルになる発振停止信号cd_3V_bとして出力される。

【0039】

オア回路ＯＲ４２は、発振停止信号cd_3V_bとフリップフロップＦＦ４１の出力ＱとがいずれもローレベルのときにローレベルとなるＡＣ停止信号vsen_ac_offを出力する。

【0040】

入力判定回路２４は、ＣＤ端子電圧を発振停止電圧ＶＣＤ１よりも低いＣＤ放電停止電圧ＶＣＤ２（例えば、０．３Ｖ）と比較するコンパレータＣＭＰ４２を備える。コンパレータＣＭＰ４２の出力は、ＣＤ端子電圧がＣＤ放電停止電圧ＶＣＤ２以下になるとハイレベルになり、ＡＣアップエッジ検出信号ac_vsen_upによってセットされるフリップフロップＦＦ４１をリセットする。

【0041】

フリップフロップＦＦ４１の出力Ｑは、ＣＤ端子とグランドとの間に接続されたＭＯＳＦＥＴＱ４１のオンオフを制御する。ＡＣアップエッジ検出信号ac_vsen_upによってフリップフロップＦＦ４１がセットされると、ＭＯＳＦＥＴＱ４１は、オン制御されてＣＤ端子電圧が放電される。ＣＤ端子電圧がＣＤ放電停止電圧ＶＣＤ２まで低下すると、フリップフロップＦＦ４１がリセットされ、ＭＯＳＦＥＴＱ４１は、オフ制御されてＣＤ端子電圧の放電が停止される。

【0042】

入力判定回路２４は、ＣＤ端子電圧を発振停止電圧ＶＣＤ１よりも低くＣＤ放電停止電圧ＶＣＤ２よりも高いＤＣ判定電圧ＶＣＤｄｃ（例えば、２．０Ｖ）と比較するコンパレータＣＭＰ４３を備える。コンパレータＣＭＰ４３の出力は、ＣＤ端子電圧がＤＣ判定電圧ＶＣＤｄｃを超えるとハイレベルになるＤＣ判定信号cd_2Vとして出力される。ＤＣ判定信号cd_2Vは、ＤＣ入力モードにおいて、クランプ信号cd_2V_clampとなり、定電流源ＣＣ４１とダイオードＤ４１のアノードとの接続点と、グランドとの間に接続されたＭＯＳＦＥＴＱ４２のオンオフを制御する。ＭＯＳＦＥＴＱ４２は、ＤＣ入力モードでＤＣ判定信号cd_2V（クランプ信号cd_2V_clamp）がハイレベルでオン制御され、ＣＤ端子電圧をＤＣ判定電圧ＶＣＤｄｃでクランプする。

【0043】

ＭＯＳＦＥＴＱ４３は、ＣＤ端子とグランドとの間に接続されている。ＭＯＳＦＥＴＱ４３は、オア回路ＯＲ４１の出力によってオンオフが制御される。オア回路ＯＲ４１には、信号vsen_off及びリセット信号mode_resetが入力され、ＭＯＳＦＥＴＱ４３は、信号vsen_offとリセット信号mode_resetとのいずれかがハイレベルでオン制御される。

【0044】

入力判定回路２４は、図７を参照すると、ＡＣ入力モードに設定するフリップフロップＦＦ５１と、ＤＣ入力モードに設定するフリップフロップＦＦ５２と、を備える。フリップフロップＦＦ５１、ＦＦ５２は、いずれもリセット信号mode_resetによってリセットされる。フリップフロップＦＦ５１は、アップエッジ検出信号vsen_up及びフリップフロップＦＦ５２の反転出力Ｑｂを入力とするアンド回路ＡＮＤ５１の出力によってセットされる。フリップフロップＦＦ５２は、ＤＣ判定信号cd_2V及びフリップフロップＦＦ５１の反転出力Ｑｂを入力とするアンド回路ＡＮＤ５２の出力によってセットされる。

【0045】

従って、ＶＣＣ端子電圧が検出開始電圧ＶＣＣｂｉａｓに到達後、アップエッジ検出信号vsen_upの検出が先（ＤＣ判定信号cd_2Vより先にハイレベル）である場合、フリップフロップＦＦ５１は、セットされ、フリップフロップＦＦ５２は、リセット状態で維持される。ＤＣ判定信号cd_2Vの検出が先（アップエッジ検出信号vsen_upより先にハイレベル）である場合、フリップフロップＦＦ５２は、セットされ、フリップフロップＦＦ５１は、リセット状態で維持される。

【0046】

フリップフロップＦＦ５１の出力は、ＡＣ入力判定信号ac_modeとして出力される。ＡＣ入力判定信号ac_modeは、セレクト回路ＳＥＬ５１のセレクト端子ｓｅｌと、ノア回路ＮＯＲ５１と、に入力される。セレクト回路ＳＥＬ５１は、ＡＣ入力判定信号ac_modeがローレベルでＤ１端子に入力されるＤＣ検出信号dc_vsen_on_offを出力ＯＵＴとする。セレクト回路ＳＥＬ５１は、ＡＣ入力判定信号ac_modeがハイレベルでＤ２端子に入力されるＡＣ検出信号ac_vsen_on_offを出力ＯＵＴとする。セレクト回路ＳＥＬ５１の出力は、アンド回路ＡＮＤ５４に入力されると共に、アンド回路ＡＮＤ５３に反転入力される。

【0047】

フリップフロップＦＦ５２の出力Ｑは、ＤＣ入力判定信号dc_modeとして出力される。ＤＣ入力判定信号dc_modeは、ノア回路ＮＯＲ５１にＡＣ入力判定信号ac_modeと共に
入力される。ノア回路ＮＯＲ５１の出力は、信号dc_startとなる。

【0048】

入力判定回路２４は、インバータＩＮＶ５１によって反転された低入力時動作禁止信号uvloによってセットされ、インバータＩＮＶ５２によって反転された信号PoRによってリセットされるフリップフロップＦＦ５３を備える。フリップフロップＦＦ５３の反転出力Ｑｂは、信号sw_onとして出力される。フリップフロップＦＦ５３の反転出力Ｑｂは、反転されたセレクト回路ＳＥＬ５１の出力ＯＵＴと共に、アンド回路ＡＮＤ５３に入力される。

【0049】

入力判定回路２４は、アンド回路ＡＮＤ５３の出力によってセットされ、リセット信号mode_resetによってリセットされるフリップフロップＦＦ５４を備える。フリップフロップＦＦ５４の出力Ｑは、信号vsen_offとして出力される。反転されたフリップフロップＦＦ５４の出力Ｑは、セレクト回路ＳＥＬ５１の出力ＯＵＴと共に、アンド回路ＡＮＤ５４に入力される。アンド回路ＡＮＤ５４の出力は、信号vsen_on_offとなる。

【0050】

次に、制御回路１０の入力判定動作について図８乃至図１０を参照して詳細に説明する。

【0051】

図８を参照すると、起動回路２１は、起動時（電源投入時）にオン状態となり、ＶＣＣ端子（キャパシタＣｖｃｃ）の充電を開始する（ステップＳ１０１）。起動回路２１のオン状態は、図３に示すように、ＭＯＳＦＥＴＱ１１及びバイポーラトランジスタＱ１２がオン状態となる。すなわち、ＭＯＳＦＥＴＱ１１とバイポーラトランジスタＱ１２と抵抗Ｒ１１とによる定電流回路を構成し、抵抗Ｒ１１に流れる電流が一定になるように制御する。

【0052】

入力判定回路２４は、起動制御回路２３によってＶＣＣ端子電圧が検出開始電圧ＶＣＣｂｉａｓに到達したことが検出されると（ステップＳ１０２）、ＣＤ端子（キャパシタＣｃｄ）の充電を開始する（ステップＳ１０３）。また、ＶＣＣ端子電圧が検出開始電圧ＶＣＣｂｉａｓに到達すると、起動制御回路２３のフリップフロップＦＦ３１がリセットされてリセット信号mode_resetがローレベルに遷移する。

【0053】

入力検出回路２２は、ＶＳＥＮ端子電圧のアップエッジを検出すると共に（ステップＳ１０４）、入力判定回路２４は、ＣＤ端子電圧のＤＣ判定電圧ＶＣＤｄｃへの到達を検出する（ステップＳ１０５）。入力検出回路２２は、ヒステリスコンパレータＣＭＰ２２、ＣＭＰ２３によってＶＳＥＮ端子電圧のアップエッジを検出すると、アップエッジ検出信号vsen_up（１ショットパルス）を出力する。また、アップエッジ検出信号vsen_upによってフリップフロップＦＦ２１がセットされ、ＡＣ検出信号ac_vsen_on_offがハイレベルとなる。あるいは、入力判定回路２４は、コンパレータＣＭＰ４３によってＣＤ端子電圧のＤＣ判定電圧ＶＣＤｄｃへの到達を検出すると、ＤＣ判定信号cd_2Vをハイレベルに遷移させる。（ステップＳ１２１）

【0054】

ステップＳ１０５でＣＤ端子電圧のＤＣ判定電圧ＶＣＤｄｃへの到達が検出されることなく、ステップＳ１０４でＶＳＥＮ端子電圧のアップエッジが検出されると、入力判定回路２４は、ＡＣ入力と判定し、ＡＣ入力モードに設定する（ステップＳ１０６）。ＡＣ入力の場合、図９を参照すると、時刻ｔ１１でＶＣＣ端子電圧が検出開始電圧ＶＣＣｂｉａｓに到達した後、時刻ｔ１２でＶＳＥＮ端子電圧のアップエッジが検出される。入力判定回路２４は、図７に示すフリップフロップＦＦ５１のセットによってＡＣ入力モードに設定し、ＡＣ入力判定信号ac_modeをハイレベルとする。

【0055】

入力判定回路２４は、ＶＳＥＮ端子電圧のアップエッジが検出される毎に、図６に示すフリップフロップＦＦ４１のセットによってＭＯＳＦＥＴＱ４１がオン状態となり、ＣＤ端子電圧をＣＤ放電停止電圧ＶＣＤ２まで放電させる。アップエッジの検出後、次のアップエッジが検出されるまでの間、ＣＤ端子電圧は、定電流源ＣＣ４１の充電電流によって充電されるが、ＣＤ端子電圧のピーク値がＤＣ判定電圧ＶＣＤｄｃに到達しないレベルに、キャパシタＣｃｄの容量及び充電電流が設定されている。

【0056】

起動制御回路２３によってＶＣＣ端子電圧が発振開始電圧ＶＣＣｏｎを超えたことが検出されると（ステップＳ１０７）、メイン制御回路１３は、次のＶＳＥＮ端子電圧のアップエッジ検出で発振動作を開始させる（ステップＳ１０８）。メイン制御回路１３は、発振動作の開始と共に、起動停止信号ST_offをハイレベルに遷移させることで、ＭＯＳＦＥＴＱ１３をオン状態とし、起動回路２１をオフ状態とする。図９を参照すると、時刻ｔ１３でＶＣＣ端子電圧が発振開始電圧ＶＣＣｏｎを超えた後、時刻ｔ１４でＶＳＥＮ端子電圧のアップエッジが検出されると、発振動作が開始される。

【0057】

ステップＳ１０８で発振動作が開始されると、入力判定回路２４は、ＣＤ端子電圧の発振停止電圧ＶＣＤ１への到達を検出するモードに移行する（ステップＳ１０９）。なお、ＡＣ入力モードでは、図７に示す入力判定回路２４のフリップフロップＦＦ５１のセットされた状態であるため、アンド回路ＡＮＤ５２がオフ状態となり、ＣＤ端子電圧をＤＣ判定電圧ＶＣＤｄｃにクランプする機能が解除される。

【0058】

図９を参照すると、時刻ｔ１５でＡＣ入力が切断されると、ＶＳＥＮ端子電圧のアップエッジが検出されなくなるため、ＣＤ端子電圧は、アップエッジの検出による放電が行われなくなり、ＤＣ判定電圧ＶＣＤｄｃを超えて上昇する。時刻ｔ１６でＣＤ端子電圧の発振停止電圧ＶＣＤ１に到達すると、発振停止信号cd_3V_bがローレベルとなり、ＡＣ停止信号vsen_ac_offはオア回路ＯＲ４２を介してローレベルとなる。ＡＣ停止信号vsen_ac_offがローレベルになると、図４に示すナンド回路ＮＡＮＤ２１の出力はハイレベルとなり、フリップフロップＦＦ２１はリセットされ、ＡＣ検出信号ac_vsen_on_offがローレベルとなり、メイン制御回路１３は、発振動作を停止させる（ステップＳ１１０）。また、メイン制御回路１３は、起動停止信号ST_offをローレベルに遷移させると共に、Ｘ放電信号x_disをハイレベルに遷移させる。入力判定回路２４のフリップフロップＦＦ４１は、セットされ、Ｘ放電信号x_disがハイレベルとなる。これにより、起動回路２１は、ＭＯＳＦＥＴＱ１１、バイポーラトランジスタＱ１４がオン状態となり、起動回路２１を介してＸキャパシタＣｘが放電される（ステップＳ１１１）。

【0059】

時刻ｔ１７で起動制御回路２３によってＶＣＣ端子電圧が発振停止電圧ＶＣＣｏｆｆ以下に下降したことが検出されると（ステップＳ１１２）、入力判定回路２４は、ＡＣ入力モードの設定を解除する（ステップＳ１１３）。ＶＣＣ端子電圧が発振停止電圧ＶＣＣｏｆｆ以下になることで、図５に示す起動制御回路２３のフリップフロップＦＦ３１がセットされ、リセット信号mode_resetがハイレベルとなる。このリセット信号mode_resetによって、入力判定回路２４の図７に示すフリップフロップＦＦ５１がリセットされてＡＣ入力モードの設定が解除される。また、メイン制御回路１３は、Ｘ放電信号x_disをローレベルに遷移させ、ＸキャパシタＣｘの放電が停止される（ステップＳ１１４）。以下、電源復帰がない場合、制御回路１０は、このまま動作を終了し、電源復帰があった場合、制御回路１０は、ステップＳ１０１に戻って処理を実行する。

【0060】

ステップＳ１０４でＶＳＥＮ端子電圧のアップエッジが検出されることなく、ステップＳ１０５でＣＤ端子電圧のＤＣ判定電圧ＶＣＤｄｃへの到達が検出されると、入力判定回路２４は、ＤＣ入力と判定し、ＤＣ入力モードに設定する（ステップＳ１２１）。ＤＣ入力の場合、図１０を参照すると、時刻ｔ２１でＶＣＣ端子電圧が検出開始電圧ＶＣＣｂｉａｓに到達した後、ＶＳＥＮ端子電圧のアップエッジが検出されることなく、時刻ｔ２２でＣＤ端子電圧のＤＣ判定電圧ＶＣＤｄｃへの到達が検出される。入力判定回路２４は、フリップフロップＦＦ５２のセットによってＤＣ入力モードに設定し、ＡＣ入力判定信号ac_modeはローレベルに維持される。

【0061】

入力判定回路２４の図６に示すコンパレータＣＭＰ４３は、ハイレベルのＤＣ判定信号cd_2Vを出力し、ＤＣ判定信号cd_2Vは、ＤＣ入力モードにおいて、クランプ信号cd_2V_clampとなってＭＯＳＦＥＴＱ４２のオンオフを制御する。このため、ＤＣ入力モードにおいて、ＣＤ端子電圧は、ＤＣ判定電圧ＶＣＤｄｃでクランプされる。

【0062】

起動制御回路２３によってＶＣＣ端子電圧が発振開始電圧ＶＣＣｏｎを超えたことが検出されると（ステップＳ１２２）、メイン制御回路１３は、発振動作を開始させる（ステップＳ１２３）。メイン制御回路１３は、発振動作の開始と共に、起動停止信号ST_offをハイレベルに遷移させることで、図３に示すＭＯＳＦＥＴＱ１３をオン状態とし、起動回路２１をオフ状態とする。図１０を参照すると、時刻ｔ２３でＶＣＣ端子電圧が発振開始電圧ＶＣＣｏｎを超えると、発振動作が開始される。

【0063】

ステップＳ１２４で発振動作が開始されると、入力検出回路２２は、ＶＳＥＮ端子電圧のＤＣ検出電圧ＶＳＥＮｏｆｆ１以下への下降を検出する（ステップＳ１２４）。

【0064】

図１０を参照すると、時刻ｔ２４でＤＣ入力が切断されると、ＶＳＥＮ端子電圧が下降し、時刻ｔ２５でＶＳＥＮ端子電圧のＤＣ検出電圧ＶＳＥＮｏｆｆ１に到達すると、ＤＣ検出信号dc_vsen_on_offがローレベルになって、メイン制御回路１３は、発振動作を停止させる（ステップＳ１２５）。

【0065】

また、メイン制御回路１３は、起動停止信号ST_offをローレベルに遷移させると共に、Ｘ放電信号x_disをハイレベルに遷移させる。これにより、起動回路２１は、ＭＯＳＦＥＴＱ１１、バイポーラトランジスタＱ１２、ＭＯＳＦＥＴＱ１４がオン状態となり、起動回路２１を介して入力平滑キャパシタＣｉｎが放電される（ステップＳ１２６）。

【0066】

時刻ｔ２６で起動制御回路２３によってＶＣＣ端子電圧が発振停止電圧ＶＣＣｏｆｆ以下に下降したことが検出されると（ステップＳ１２７）、入力判定回路２４は、ＤＣ入力モードの設定を解除する（ステップＳ１２８）。ＶＣＣ端子電圧が発振停止電圧ＶＣＣｏｆｆ以下になることで、起動制御回路２３の図５に示すフリップフロップＦＦ３１がセットされ、リセット信号mode_resetがハイレベルとなる。このリセット信号mode_resetによって、入力判定回路２４の図７に示すフリップフロップＦＦ５２がリセットされてＤＣ入力モードの設定が解除される。また、メイン制御回路１３は、Ｘ放電信号x_disをローレベルに遷移させ、入力平滑キャパシタＣｉｎの放電が停止される（ステップＳ１２９）。以下、電源復帰がない場合、制御回路１０は、このまま動作を終了し、電源復帰があった場合、制御回路１０は、ステップＳ１０１に戻って処理を実行する。

【0067】

以上説明したように、本実施の形態は、スイッチング電源（電流共振型電源１ａ、１ｂ）の制御回路１０であって、電源入力（ＡＣ入力、ＤＣ入力）に接続され、起動時にＶＣＣ端子電圧（制御電圧）を充電すると共に、スイッチング電源の駆動停止時に電源入力の相間キャパシタ（ＸキャパシタＣｘ、入力平滑キャパシタＣｉｎ）を放電する起動回路２１と、ＶＣＣ端子電圧を検出する起動制御回路２３と、電源入力の入力電圧ＶｉｎをＶＳＥＮ端子電圧として検出する入力検出回路２２と、キャパシタＣｃｄが接続されたＣＤ端子電圧を充電すると共に、ＶＳＥＮ端子電圧のＡＣ検出電圧ＶＳＥＮａｃ、ＶＳＥＮｏｆｆを挟んだ変動（アップエッジ）の検出によってＣＤ端子電圧を放電し、ＣＤ端子電圧への充電が開始された後に、ＶＳＥＮ端子電圧の検出電圧ＶＳＥＮａｃ、ＶＳＥＮｏｆｆを挟んだ変動が検出されると電源入力がＡＣ入力と判定してＡＣ入力モードに設定し、ＶＳＥＮ端子電圧のアップエッジが検出されることなく、ＣＤ端子電圧がＤＣ判定電圧ＶＣＤｄｃに到達すると電源入力がＤＣ入力と判定してＤＣ入力モードに設定する入力判定回路２４と、を具備する。
この構成により、Ｘ－ＣＡＰ放電機能を用いることなく、ＡＣ入力かＤＣ入力かを判定できるため、Ｘ－ＣＡＰ放電機能のオンオフを制御することなく、ＤＣ入力でもＡＣ入力でも使用でき、集積回路である制御回路１０の共有化が図れる。ＤＣ入力モードでも駆動停止時に入力平滑キャパシタＣｉｎを放電することができ、サービスマンによる保守などを想定して安全性を高めることができる。

【0068】

さらに、本実施形態において、ＤＣ入力モードでは、クランプ機能によってＣＤ端子電圧をＤＣ判定電圧ＶＣＤｄｃ（クランプ電圧）にクランプし、ＶＳＥＮ端子電圧がＤＣ検出電圧ＶＳＥＮｏｆｆ１まで低下することでスイッチング電源（電流共振型電源１ｂ）の駆動を停止させ、ＡＣ入力モードでは、クランプ機能を解除し、ＣＤ端子電圧がＤＣ判定電圧ＶＣＤｄｃ以上に予め設定された駆動停止電圧（発振停止電圧ＶＣＤ１）に到達することでスイッチング電源（電流共振型電源１ａ）の駆動を停止させる。
この構成により、ＤＣ入力モードでは、ＶＳＥＮ端子電圧に基づいて電源入力の切断を判断できると共に、ＡＣ入力モードでは、ＣＤ端子電圧に基づいて電源入力の切断を判断できる。

【0069】

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、同一構成要素には、各図において、同一符号を付している。

【符号の説明】

【0070】

１ａ、１ｂ 電流共振型電源
２ 全波整流回路
３ ＰＦＣ回路
４ 分圧回路
１０ 制御回路
１１ ハイサイド駆動回路
１２ ローサイド駆動回路
１３ メイン制御回路
１４ 発振周波数制御回路
１５ 過電流検出回路
１６ 過負荷検出回路
１７ ソフトスタート回路
１８ スタンバイ制御回路
２１ 起動回路
２２ 入力検出回路
２３ 起動制御回路
２４ 入力判定回路
２５ サーマルシャットダウン（ＴＳＤ）回路
Ｃｉｎ 入力平滑キャパシタ
Ｃｘ Ｘキャパシタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】