特開 2024-49218 半導体駆動回路及び電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024049218

(43)【公開日】2024-04-09

(54)【発明の名称】半導体駆動回路及び電力変換装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20240402BHJP

   H02M 3/155 20060101ALI20240402BHJP

【ＦＩ】

H02M1/08 A

H02M3/155 H

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022155553

(22)【出願日】2022-09-28

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】100082876

【弁理士】

【氏名又は名称】平山 一幸

(74)【代理人】

【氏名又は名称】柿本 恭成

(74)【代理人】

【識別番号】100178906

【弁理士】

【氏名又は名称】近藤 充和

(72)【発明者】

【氏名】鈴木 健一

(72)【発明者】

【氏名】渡邉 俊之

【テーマコード（参考）】

5H730

5H740

【Ｆターム（参考）】

5H730AA18

5H730AS04

5H730BB14

5H730BB57

5H730CC04

5H730DD04

5H730DD12

5H730DD17

5H730EE57

5H730EE58

5H730EE59

5H730FD31

5H730FD41

5H730FD51

5H730FF18

5H730FG05

5H740BA12

5H740BB01

5H740BB07

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK03

(57)【要約】

【課題】電力変換装置のデッドタイム期間中に生じるような、スイッチング素子の逆電流導通時の電圧降下を減少させ、逆導通損失を低減する。
【解決手段】電力変換装置（例えば、コンバータ内のＰＦＣ回路）は、交流電源２１と、整流回路２２と、チョークコイル２３と、第１スイッチ回路２４内のノーマリオン型のスイッチング素子２４ａ及び常時オン状態のスイッチ２４ｂと、第２スイッチ回路２５内のノーマリオン型のスイッチング素子２５ａ及び常時オン状態のスイッチ２５ｂと、前記スイッチ回路２４，２５を駆動する駆動回路２６，２７と、を備えている。駆動回路２６又は２７は、スイッチング素子２４ａ，２５ａの誤点弧が発生し易くなる情報を基に、スイッチング素子２４ａ又は２５ａをオフ状態にするための負バイアスのバイアス量を変化させている。

【選択図】図１

【特許請求の範囲】

【請求項1】

正電源側と負電源側との間に直列に接続されたノーマリオン型の第１スイッチング素子及びノーマリオフ型の第１スイッチを有する第１スイッチ回路と、
直列に接続されたノーマリオン型の第２スイッチング素子及びノーマリオフ型の第２スイッチを有し、前記第２スイッチング素子及び前記第２スイッチが、前記第１スイッチ回路に対して並列に接続された第２スイッチ回路と、
前記第１スイッチング素子を、動作時にオン／オフ駆動し、前記第１スイッチを、動作時にオン状態、電源停止時にオフ状態にする第１駆動回路と、
前記第２スイッチング素子を、動作時に、前記第１スイッチング素子に対しデッドタイムをおいて相補的にオン／オフ駆動し、前記第２スイッチを、動作時にオン状態、電源停止時にオフ状態にする第２駆動回路と、
を備える半導体駆動回路において、
前記第１駆動回路及び前記第２駆動回路は、
前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報を基に、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させる、
ことを特徴とする半導体駆動回路。

【請求項2】

前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報は、
負荷の状態が重負荷の情報である、
ことを特徴とする請求項１記載の半導体駆動回路。

【請求項3】

前記負荷の状態が前記重負荷か否かは、
前記負荷に流れる負荷電流を検出し、この検出結果が閾値電流を超えれば前記重負荷と判定する、
ことを特徴とする請求項２記載の半導体駆動回路。

【請求項4】

前記負荷の状態が前記重負荷か否かは、
前記第１スイッチ回路及び前記第２スイッチ回路をそれぞれ流れるスイッチ回路電流を検出し、これらの各検出結果が閾値電流を超えれば前記重負荷と判定する、
ことを特徴とする請求項２記載の半導体駆動回路。

【請求項5】

前記負荷の状態が前記重負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を増加させる、
ことを特徴とする請求項２～４のずれか１項記載の半導体駆動回路。

【請求項6】

前記負荷の状態が軽荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を減少させる、
ことを特徴とする請求項２～４のずれか１項記載の半導体駆動回路。

【請求項7】

前記負バイアスのバイアス量は、リニアに変化させる、
ことを特徴とする請求項５又は６記載の半導体駆動回路。

【請求項8】

前記半導体駆動回路は、
前記第１スイッチ回路及び前記第２スイッチ回路を有するコンバータを含む回路である、
ことを特徴とする請求項１～７のいずれか１項記載の半導体駆動回路。

【請求項9】

前記第１スイッチング素子及び前記第２スイッチング素子は、
ＧａＮトランジスタを含む化合物半導体素子である、
ことを特徴とする請求項１～８のいずれか１項記載の半導体駆動回路。

【請求項10】

請求項１～９のいずれか１項記載の半導体駆動回路を用いた、
ことを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング素子を駆動する半導体駆動回路と、その半導体駆動回路を用いた電力変換装置と、に関するものである。

【背景技術】

【0002】

電力変換装置は、交流（ＡＣ）から直流（ＤＣ）、直流から交流、或いは交流の周波数変換、直流の電力変換等、電気エネルギーを変換する装置であり、例えば、ＡＣ／ＤＣコンバータ、ＤＣ／ＡＣインバータ、ＤＣ／ＤＣコンバータ、力率改善回路（以下「ＰＦＣ回路」という。）を有するコンバータ等の種々の装置が知られている。

【0003】

例えば、特許文献１～４において、特許文献１には、ゲートが無電圧の時にオン状態となるノーマリオン型のスイッチング素子（スイッチングの高速性や耐電圧に優れ、オン抵抗が低いＧａＮトランジスタやＳｉＣトランジスタ）を有するインバータにおけるスイッチング素子の駆動方式が記載されている。
特許文献２には、電力変換装置（例えば、位相シフト回路）について記載されている。位相シフト回路を構成するスイッチング素子として、化合物半導体を用いたノーマリオフ型のＧａＮトランジスタ、ＳｉＣトランジスタの例が記載されている。特に、ＧａＮトランジスタは、Ｓｉトランジスタよりも電気的、物理的特性に優れ、大電力、小型、低損失のパワー半導体素子として注目されている。

【0004】

特許文献３には、ノーマリオン型の第１スイッチング素子を有するハイサイド（高レベル側）のスイッチ部と、カスコード（縦続）接続されたノーマリオン型の第２スイッチング素子及びノーマリオフ型の第３スイッチング素子を有するローサイド（低レベル側）のスイッチ部と、が直列接続されたインバータ回路を備えたスイッチング電源装置が記載されている。
又、特許文献４には、半導体スイッチング素子の駆動回路を備え、交流系統及び直流系統の間を連系して、交流系統と直流系統の間における電力潮流の制御を行う電力変換装置が記載されている。半導体スイッチング素子としては、ゲート電圧が閾値電圧よりも高い時にオン、低い時にオフする電界効果トランジスタ（以下「ＦＥＴ」という。）や、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等が開示されている。

【0005】

図４（ａ），（ｂ），（ｃ）は、特許文献２等に記載されたコンバータ内のＰＦＣ回路と類似の従来のＰＦＣ回路を示す図であり、同図（ａ）はＰＦＣ回路の全体の回路図、同図（ｂ）は同図（ａ）中の駆動回路の回路図、及び、同図（ｃ）は（ｂ）の駆動回路の出力電圧波形図である。

【0006】

このＰＦＣ回路は、交流電源１から供給される交流電力を全波整流する整流回路２と、この出力側に直列接続されたチョークコイル３及び低レベル（以下「Ｌレベル」という。）側のスイッチング素子４と、を有している。スイッチング素子４に対して並列に、同期整流用の高レベル（以下「Ｈレベル」という。）側のスイッチング素子５と平滑用のコンデンサ８との直列回路が接続されている。コンデンサ８の両電極には、負荷９が接続される。スイッチング素子４，５は、例えば、ノーマリオフ型のＧａＮトランジスタで構成され、それらのゲート（Ｇ）が駆動回路６，７にて駆動される。ノーマリオフ型のＧａＮトランジスタは、ゲートがＬレベル（例えば、０Ｖ以下）でドレイン（Ｄ）・ソース（Ｓ）間がオフ、ゲートがＨレベルでドレイン（Ｄ）・ソース（Ｓ）間がオンする。

【0007】

スイッチング素子４がオン、スイッチング素子５がオフの時、交流電源１→整流回路２→チョークコイル３→スイッチング素子４→整流回路２→交流電源１の経路で電流が流れる。スイッチング素子４がオフ、スイッチング素子５がオンの時、交流電源１→整流回路２→チョークコイル３→スイッチング素子５→コンデンサ８及び負荷９→整流回路２→交流電源１の経路で電流が流れる。これにより、交流電源１の交流電力が、整流回路２で整流され、その電力が、チョークコイル３、スイッチング素子４及びスイッチング素子５を通して昇圧され、コンデンサ８で平滑されて負荷９へ供給される。スイッチング素子４をオン／オフし、これに同期してスイッチング素子５をオフ／オンすることにより、電流を制御し、電源電圧と位相を同期させ、チョークコイル３に流れる電流の波形を正弦波に近づけている。スイッチング素子４への通電電流と同期整流用のスイッチング素子５の順電流の和が、チョークコイル３に流れる電流になる。

【0008】

図４（ｂ）の駆動回路６及び７は、同一の回路構成であり、直流電源１１、抵抗１２、ツェナーダイオード１３、及びコンデンサ１４を有するツェナー回路と、パルス信号源１５と、により構成されている。ツェナー回路は、０Ｖよりも高いツェナー電圧Ｖｚを生成し、スイッチング素子４，５のソース（Ｓ）に供給する。パルス信号源１５は、例えば、目標電圧と出力電圧との電圧誤差を零にするような出力制御信号を入力し、その出力制御信号を、搬送波によりパルス幅変調（以下「ＰＷＭ」という。）して０Ｖよりも高い波高値Ｖｈの駆動パルスＧＰを生成し、スイッチング素子４，５のゲート（Ｇ）に供給する。
図４（ｃ）に示すように、駆動回路６，７の出力電圧波形において、ツェナー電圧Ｖｚ分がスイッチング素子４，５のオフ時のゲートの負バイアス量に相当する。このような駆動回路６，７の出力電圧により、スイッチング素子４，５を、一定のデッドタイムをおいて相補的にオン／オフさせている。

【0009】

図５は、図４（ａ）のＰＦＣ回路の動作波形図である。
Ｖｇｓ１はＧａＮトランジスタで構成されたスイッチング素子４のゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成されたスイッチング素子５のゲート・ソース間電圧、Ｉｄ２はスイッチング素子５のソースからドレインに流れる逆方向のドレイン電流、及び、Ｖｄｓ２はスイッチング素子５のドレイン・ソース間電圧である。ｔｄ１，ｔｄ２は、２つのスイッチング素子４，５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムである。

【0010】

図５において、ゲート・ソース間電圧Ｖｇｓ１のＨレベルによってスイッチング素子４がオン、ゲート・ソース間電圧Ｖｇｓ２のＬレベルによってスイッチング素子５がオフの状態では、交流電源１→整流回路２→チョークコイル３→スイッチング素子４→整流回路２→交流電源１の経路で電流が流れる。この状態で、ゲート・ソース間電圧Ｖｇｓ１がＬレベルに立ち下がってスイッチング素子４がターンオフし、スイッチング素子４，５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ１期間へ遷移すると、スイッチング素子５のソースからドレインへ逆導通電流（－Ｉｄ２）が流れ、ドレイン・ソース間電圧Ｖｄｓ２がＬレベル（０Ｖ以下の負電位）に立ち下がって逆導通電圧降下ΔＶが生じる。

【0011】

次に、ゲート・ソース間電圧Ｖｇｓ２のＨレベルへの立ち上がりによってスイッチング素子５がオン、ゲート・ソース間電圧Ｖｇｓ１のＬレベルによってスイッチング素子４がオフの状態では、交流電源１→整流回路２→チョークコイル３→スイッチング素子５→コンデンサ８及び負荷９→整流回路２→交流電源１の経路で電流が流れる。この状態で、ゲート・ソース間電圧Ｖｇｓ２がＬレベルに立ち下がってスイッチング素子５がターンオフし、スイッチング素子４，５のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ２期間へ遷移すると、スイッチング素子５のソースからドレインへ逆導通電流（－Ｉｄ２）が流れ、ドレイン・ソース間電圧Ｖｄｓ２がＬレベル（０Ｖ以下の負電位）に立ち下がって逆導通電圧降下ΔＶが生じる。

【0012】

スイッチング素子４，５を構成しているＧａＮトランスジスタは、高速スイッチングが可能な素子として利用されているが、ゲート閾値が低く、ノイズ等により誤点弧する恐れがある。誤点弧の具体例としては、ＰＦＣ回路のスイッチング素子４の、ゼロボルトスイッチング（以下「ＺＶＳ」という。）ではないハードスイッチングによる、スイッチング素子５におけるドレイン電圧の急激な変化により、そのスイッチング素子５内のドレイン・ゲート間寄生容量を通してゲート電圧が持ち上がり、これがゲート閾値を超えると誤点弧となる。この対策として、スイッチング素子５のオフ時のゲート電圧を負バイアスにすると、誤点弧を防止できる。

【先行技術文献】

【特許文献】

【0013】

【特許文献1】特開２００４－２４２４７５号公報

【特許文献2】国際公開第２０１２／１５３６７６号公報

【特許文献3】特開２０１８－０８８７５４公報

【特許文献4】国際公開第２０２０／０１７５０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0014】

図４のＰＦＣ回路のスイッチング素子４，５を構成しているＧａＮトランジスタは、ソースからドレインへ電流が流れる（逆導通する）場合、もともとのソース・ドレイン間の電圧降下に更にゲートの負バイアス分が加算されてしまう特性がある。そのため、ＰＦＣ回路の同期整流用のスイッチング素子５のように、デッドタイムｔｄ１，ｔｄ２期間中にスイッチング素子５のソースからドレインへ電流が流れる（逆導通する）場合では、図５に示すように、逆導通電圧降下ΔＶにより、導通損失が増加してしまう弊害がある。

【課題を解決するための手段】

【0015】

本発明の半導体駆動回路は、正電源側と負電源側との間に直列に接続されたノーマリオン型の第１スイッチング素子及びノーマリオフ型の第１スイッチを有する第１スイッチ回路と、直列に接続されたノーマリオン型の第２スイッチング素子及びノーマリオフ型の第２スイッチを有し、前記第２スイッチング素子及び前記第２スイッチが、前記第１スイッチ回路に対して並列に接続された第２スイッチ回路と、前記第１スイッチング素子を、動作時にオン／オフ駆動し、前記第１スイッチを、動作時にオン状態、電源停止時にオフ状態にする第１駆動回路と、前記第２スイッチング素子を、動作時に、前記第１スイッチング素子に対しデッドタイムをおいて相補的にオン／オフ駆動し、前記第２スイッチを、動作時にオン状態、電源停止時にオフ状態にする第２駆動回路と、を備えている。
そして、前記第１駆動回路及び前記第２駆動回路は、前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報を基に、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させる、ことを特徴とする。

【0016】

上記構成において、例えば、前記第１スイッチング素子又は前記第２スイッチング素子の誤点弧が発生し易くなる情報は、負荷の状態が重負荷の情報である。
前記負荷の状態が前記重負荷か否かは、前記負荷に流れる負荷電流を検出し、この検出結果が閾値電流を超えれば前記重負荷と判定する。
前記負荷の状態が前記重負荷か否かは、前記第１スイッチ回路及び前記第２スイッチ回路をそれぞれ流れるスイッチ回路電流を検出し、これらの各検出結果が閾値電流を超えれば前記重負荷と判定する。
前記負荷の状態が前記重負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を増加させる、構成にしても良い。

【0017】

前記負荷の状態が軽負荷の時には、前記第１スイッチング素子又は前記第２スイッチング素子をオフ状態にするための前記負バイアスのバイアス量を減少させる、構成にしても良い。
前記負バイアスのバイアス量は、リニアに変化させる、構成にしても良い。
前記半導体駆動回路は、前記第１スイッチ回路及び前記第２スイッチ回路を有するコンバータを含む回路である。

【0018】

又、本発明の電力変換装置は、前記半導体駆動回路を用いた、ことを特徴とする。

【発明の効果】

【0019】

本発明によれば、ハードスイッチングによるノイズ等により誤点弧する恐れが高い場合に、第１スイッチング素子又は第２スイッチング素子の誤点弧が発生し易くなる情報を基に、その第１スイッチング素子又は第２スイッチング素子をオフ状態にするための負バイアスのバイアス量を変化させている。これにより、第１スイッチング素子又は第２スイッチング素子の誤点弧を防ぐことができる。又、軽負荷においては、負バイアス量を減少させることで、電力変換装置のデッドタイム期間中に生じるような、第１スイッチング素子又は第２スイッチング素子の逆電流導通時の電圧降下を減少させ、逆導通損失を低減することができる。

【図面の簡単な説明】

【0020】

【図1】本発明の実施例１における電力変換装置（例えば、コンバータ内のＰＦＣ回路）を示す図

【図2】図１（ａ）のＰＦＣ回路の動作波形図

【図3】本発明の実施例２における電力変換装置（例えば、コンバータ内のＰＦＣ回路）を示す図

【図4】従来のＰＦＣ回路を示す図

【図5】図４（ａ）のＰＦＣ回路の動作波形図

【発明を実施するための形態】

【0021】

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

【実施例0022】

（実施例１の構成）
図１（ａ），（ｂ）は、本発明の実施例１における電力変換装置（例えば、コンバータ内のＰＦＣ回路）を示す図であり、同図（ａ）はＰＦＣ回路の全体の回路図、及び同図（ｂ）は同図（ａ）中の駆動回路の回路図である。

【0023】

図１（ａ）のＰＦＣ回路は、従来の図４と同様に、交流電源２１から供給される交流電力を全波整流する整流回路２２を有している。整流回路２２は、ブリッジ接続された４つの整流ダイオード２２ａ，２２ｂ，２２ｃ，２２ｄにより構成されている。整流回路２２の出力の正電源側と負電源側との間には、チョークコイル２３及びＬレベル側の第１スイッチ回路２４が直列に接続されている。第１スイッチ回路２４に対して並列に、同期整流用のＨレベル側の第２スイッチ回路２５と平滑用のコンデンサ２８との直列回路が接続されている。コンデンサ２８の両電極には、負荷２９が接続される。第１スイッチ回路２４には、この回路をオン／オフ駆動する第１駆動回路２６が接続されると共に、第２スイッチ回路２５にも、この回路をオン／オフ駆動する第２駆動回路２７が接続されている。

【0024】

第１スイッチ回路２４は、正電源側と負電源側との間に直列に接続されたノーマリオン型の第１スイッチング素子２４ａ及びノーマリオフ型の第１スイッチ２４ｂと、その第１スイッチ２４ｂを常時オン状態にするための電圧を印加する２つの直列接続された分圧抵抗２４ｃ，２４ｄと、を有している。第１スイッチング素子２４ａは、化合物半導体素子（例えば、ノーマリオン型のＧａＮトランジスタ）で構成され、そのゲート（Ｇ）が第１駆動回路２６によりオン／オフ駆動される。ノーマリオン型のＧａＮトランジスタは、ゲートがＨレベル（例えば、０Ｖ付近の負電位）でドレイン（Ｄ）・ソース（Ｓ）間がオン状態、Ｈレベルよりも低いＬレベル（例えば、０Ｖ付近よりも低い負電位）でドレイン・ソース間がオフ状態になる。第１スイッチ２４ｂは、ノーマリオフ型のＦＥＴ等の半導体素子で構成され、そのゲート（Ｇ）がＨレベル（例えば、数Ｖの正電位）でドレイン（Ｄ）・ソース（Ｓ）間がオン状態、Ｈレベルよりも低いＬレベル（例えば、０Ｖ付近の電位）でドレイン・ソース間がオフ状態になる。第１駆動回路２６は、第１スイッチング素子２４ａを、動作時にオン／オフ駆動し、第１スイッチ２４ｂを、動作時にオン状態、電源停止時にオフ状態にする回路である。

【0025】

第２スイッチ回路２５は、第１スイッチ回路２４と同様に、正電源側に直列に接続されたノーマリオン型の第２スイッチング素子２５ａ及びノーマリオフ型の第２スイッチ２５ｂと、その第２スイッチ２５ｂを常時オン状態にするための電圧を印加する２つの直列接続された分圧抵抗２５ｃ，２５ｄと、を有している。第２スイッチング素子２５ａは、化合物半導体素子（例えば、ノーマリオン型のＧａＮトランジスタ）で構成され、第２スイッチ２５ｂは、ノーマリオフ型のＦＥＴ等の半導体素子で構成されている。第２駆動回路２７は、第２スイッチング素子２５ａを、動作時に、第１スイッチング素子２４ａに対しデッドタイムｔｄ１，ｔｄ２をおいて相補的にオン／オフ駆動し、第２スイッチ２５ｂを、動作時にオン状態、電源停止時にオフ状態にする回路である。

【0026】

整流回路２２の負極の入力側には、例えば、シャント抵抗により構成される電流検出回路３０が接続されている。電流検出回路３０は、シャント抵抗を流れる負荷電流Ｉｒを検出する回路である。なお、電流検出回路３０は、他の回路構成として、ロゴスキーコイル及び積分器等により構成しても良い。ロゴスキーコイルを使用した場合、接続線に非接触で電流の検出ができ、磁気損失による発熱やヒステリシスがなく、磁気飽和しないため、大電流の測定が可能である。

【0027】

電流検出回路３０の出力側には、比較器３１が接続されている。比較器３１は、検出された負荷電流Ｉｒと閾値電流Ｉｔｈとの大小を比較し、負荷電流Ｉｒが閾値電流Ｉｔｈよりも大きい時には、負荷２９が「重負荷」であると判定してＨレベルの電流判定信号Ｓ３１を出力し、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい時には、負荷２９が「軽負荷」であると判定してＬレベルの電流判定信号Ｓ３１を出力する回路である。比較器３１の出力側には、２つの絶縁回路３２，３３が接続されている。各絶縁回路３２，３３は、電流判定信号Ｓ３１を絶縁し、負荷２９が「重負荷」の時にはＬレベルの制御信号Ｓ３２，Ｓ３３を出力し、負荷２９が「軽負荷」の時にはＨレベルの制御信号Ｓ３２，Ｓ３３を出力し、各駆動回路２６，２７へそれぞれ帰還する回路であり、パルス変圧器、絶縁反転増幅器、Ｌレベル側ドライバ等により構成されている。

【0028】

図１（ｂ）の駆動回路２６及び２７は、同一の回路構成であり、直流電源４１、抵抗４２、ツェナー電圧Ｖｚ１を有するツェナーダイオード４３、ツェナー電圧Ｖｚ２（但し、Ｖｚ２＝Ｖｚ１又はＶｚ２≠Ｖｚ１）を有するツェナーダイオード４４、Ｈレベルの制御信号Ｓ３２（Ｓ３３）によりオンするノーマリオフ型の短絡用スイッチ４５、ＮＰＮ型トランジスタ４６、コンデンサ４７、及びそのコンデンサ４７の放電抵抗４８を備えた降圧回路であるドロッパ回路と、そのトランジスタ４６のエミッタ（Ｅ）に接続された直流電源４９と、ノーマリオフ型のスイッチ５０と、パルス信号源５１と、により構成されている。

【0029】

ドロッパ回路において、直流電源４１の正極と負極との間には、抵抗４２及びツェナーダイオード４３，４４の直列回路と、トランジスタ４６のコレクタ（Ｃ）・エミッタ（Ｅ）及びコンデンサ４７の直列回路と、が並列に接続されている。ツェナーダイオード４４には、スイッチ４５が並列に接続されている。トランジスタ４６のエミッタと直流電源４１の負極との間に接続されたコンデンサ４７には、放電抵抗４８が並列に接続されている。トランジスタ４６のエミッタとコンデンサ４７及び放電抵抗４８との接続点は、スイッチ２４ｂ（２５ｂ）のソース（Ｓ）に接続されている。更に、トランジスタ４６のエミッタとコンデンサ４７及び放電抵抗４８との接続点には、直流電源４９の負極・正極及びスイッチ５０が直列に接続され、そのスイッチ５０が、図１（ａ）の分圧抵抗２４ｃ（２５ｃ）を介してスイッチ２４ｂ（２５ｂ）のゲート（Ｇ）に接続されている。放電抵抗４８の負極側には、パルス信号源５１を介して、スイッチング素子２４ａ（２５ａ）のゲート（Ｇ）が接続されている。パルス信号源５１は、例えば、目標電圧と出力電圧との電圧誤差を零にするような周波数信号を入力し、その周波数信号を、三角波等の搬送波によりＰＷＭして０Ｖよりも高い波高値Ｖｈの駆動パルスＧＰを生成し、スイッチング素子２４ａ（２５ａ）のゲートに供給する機能を有している。

【0030】

このように構成される駆動回路２６（２７）において、動作時にスイッチ５０がオンし、直流電源４９により、分圧抵抗２４ｃ（２５ｃ）を介してスイッチ２４ｂ（２５ｂ）のゲートがＨレベルになり、そのスイッチ２４ｂ（２５ｂ）がオン状態になる。重負荷時に、絶縁回路３２（３３）からＬレベルの制御信号Ｓ３２（Ｓ３３）が出力されと、スイッチ４５がオフ状態のままであり、ツェナーダイオード４３のツェナー電圧Ｖｚ１とツェナーダイオード４４のツェナー電圧Ｖｚ２とが、トランジスタ４６のベースに掛かり、そのトランジスタ４６のエミッタに、ドロッパ回路の直流の出力電圧（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）が生じる（但し、Ｖｂｅ；トランジスタ４６のベース・エミッタ間電圧）。そのため、スイッチング素子２４ａ（２５ａ）のオフ時のゲートの負バイアス量が増加する。

【0031】

軽負荷時に、絶縁回路３２（３３）からＨレベルの制御信号Ｓ３２（Ｓ３３）が出力されると、スイッチ４５がオンし、ツェナーダイオード４４が短絡される。ツェナーダイオード４４が短絡されると、トランジスタ４６のベースには、ツェナーダイオード４３のツェナー電圧Ｖｚ１が掛かり、そのトランジスタ４６がオフする。トランジスタ４６のエミッタ側の出力電圧（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）は、コンデンサ４７と放電抵抗４８の放電時定数で放電し、そのエミッタ側の出力電圧が（Ｖｚ１－Ｖｂｅ）へ変化する。そのため、スイッチング素子２４ａ（２５ａ）のオフ時のゲートの負バイアス量が減少する。

【0032】

（実施例１の動作）
図２は、図１（ａ）のＰＦＣ回路の動作波形図である。Ｖｇｓ１はＧａＮトランジスタで構成されたスイッチング素子２４ａのゲート・ソース間電圧、Ｖｇｓ２はＧａＮトランジスタで構成されたスイッチング素子２５ａのゲート・ソース間電圧、Ｉｄ２はスイッチング素子２５ａのドレインからソースへ流れる順方向のドレイン電流、及び、Ｖｄｓ２はスイッチング素子２５ａのドレイン・ソース間電圧である。ｔｄ１，ｔｄ２は、２つのスイッチング素子２４ａ，２５ａのゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになってオフ状態になるデッドタイムである。
図１のＰＦＣ回路は、図２に示す期間Ｔ１～Ｔ３において、以下の（１）～（３）のように動作する。

【0033】

（１） 期間Ｔ１：スイッチング素子２４ａがオンからオフへ遷移し、スイッチング素子２５ａがオフからオンへ遷移し、負荷電流Ｉｒが閾値電流Ｉｔｈよりも大きい重負荷の場合
駆動回路２６，２７が動作すると、スイッチ５０がオンし、直流電源４９の直流電圧が、分圧抵抗２４ｃ，２５ｃを介してスイッチ２４ｂ，２５ｂのゲートに印加され、そのスイッチ２４ｂ，２５ｂがオン状態になる。パルス信号源５１から出力された駆動パルスＧＰは、スイッチング素子２４ａ，２５ａのゲートに印加される。
負荷電流Ｉｒが閾値電流Ｉｔｈよりも大きい重負荷であるから、絶縁回路３２，３３から出力されるＬレベルの制御信号Ｓ３２，Ｓ３３により、駆動回路２６，２７内のスイッチ４５がオフ状態のままである。すると、ツェナーダイオード４３のツェナー電圧Ｖｚ１とツェナーダイオード４４のツェナー電圧Ｖｚ２とにより、トランジスタ４６がオンする。トランジスタ４６がオンすると、このトランジスタ４６のエミッタ側の出力電圧が、（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）へと上昇していく。この電圧は、オン状態のスイッチ２４ｂ，２５ｂを介して、スイッチング素子２４ａ，２５ａのソースに印加される。駆動パルスＧＰのＨレベルとＬレベルの遷移により、スイッチング素子２４ａのゲート・ソース間電圧Ｖｇｓ１がＨレベルになってオン状態になると共に、スイッチング素子２５ａのゲート・ソース間電圧Ｖｇｓ２が、ゲートの負バイアスの増加により、Ｌレベルになってオフ状態になる。
そのため、交流電源２１→整流回路２２の正極→チョークコイル２３→スイッチ回路２４内のオン状態のスイッチング素子２４ａ及びスイッチ２４ｂ→整流回路２２の負極→交流電源２１の経路で電流が流れる。

【0034】

この状態で、ゲート・ソース間電圧Ｖｇｓ１が、ゲートの負バイアスの増加により、Ｌレベルに立ち下がってスイッチング素子２４ａがターンオフし、スイッチング素子２４ａ，２５ａのゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ１期間へ遷移する。すると、スイッチング素子２５ａのソースからドレインへ逆導通電流（－Ｉｄ２）が流れ、交流電源２１→整流回路２２の正極→チョークコイル２３→スイッチ回路２５内のスイッチ２５ｂ及びスイッチング素子２５ａ→コンデンサ２８及び負荷２９→整流回路２２の負極→交流電源２１の経路で負荷電流Ｉｒが流れる。これにより、交流電源２１の交流電力が、整流回路２２で整流され、その電力が、チョークコイル２３、スイッチ回路２４及びスイッチ回路２５を通して昇圧され、コンデンサ２８で平滑されて負荷２９へ供給される。スイッチング素子２５ａのソースからドレインへ逆導通電流（－Ｉｄ２）が流れると、ドレイン・ソース間電圧Ｖｄｓ２がＬレベル（０Ｖ以下の電位）に立ち下がって逆導通電圧降下ΔＶが生じる。

【0035】

デッドタイムｔｄ１期間の経過後、スイッチング素子２４ａはオフ状態であるが、ゲート・ソース間電圧Ｖｇｓ２がＨレベルに立ち上がって、スイッチング素子２５ａのドレイン・ソース間電圧Ｖｄｓ２が略０Ｖ（正確には、Ｉｄ２×Ｒｏｎ、但し、Ｒｏｎ；スイッチング素子２５ａのオン抵抗）になる。そして、交流電源２１→整流回路２２の正極→チョークコイル２３→スイッチ回路２５内のスイッチ２５ｂ及びスイッチング素子２５ａ→コンデンサ２８及び負荷２９→整流回路２２の負極→交流電源２１の経路で負荷電流Ｉｒが流れ続ける。

【0036】

次に、ゲート・ソース間電圧Ｖｇｓ２が、ゲートの負バイアスの増加により、Ｌレベルに立ち下がってスイッチング素子２５ａがターンオフし、スイッチング素子２４ａ，２５ａのゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ２期間へ遷移する。すると、スイッチング素子２５ａのソースからドレインへ逆導通電流（－Ｉｄ２）が流れ続け、スイッチング素子２５ａのドレイン・ソース間電圧Ｖｄｓ２がＬレベル（０Ｖ以下の電位）に降下して逆導通電圧降下ΔＶが生じる。

【0037】

（２） 期間Ｔ２：スイッチング素子２４ａがオフからオンへ遷移し、スイッチング素子２５ａがオフ状態を維持し、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷へ変化する場合
デッドタイムｔｄ２期間の経過後、スイッチング素子２５ａはオフ状態であるが、ゲート・ソース間電圧Ｖｇｓ１がＨレベルに立ち上がってスイッチング素子２４ａがターンオンする。これにより、交流電源２１→整流回路２２の正極→チョークコイル２３→スイッチ回路２４内のスイッチング素子２４ａ及びスイッチ２４ｂ→整流回路２２の負極→交流電源２１の経路で電流が流れる。スイッチング素子２４ａがターンオンする際に、ゲート・ソース間電圧Ｖｇｓ２に、ゲートのノイズＮＳが生じる。この時、スイッチング素子２５ａのゲート・ソース間電圧Ｖｇｓ２は、負バイアスされているため、ゲート閾値を超え誤点弧することは無く、ドレイン電流Ｉｄ２が流れず（０Ａ）、スイッチング素子２５ａのドレイン・ソース間電圧Ｖｄｓ２がＨレベル（正電位）に立ち上がる。

【0038】

負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷になると、絶縁回路３２，３３からＨレベルの制御信号Ｓ３２，Ｓ３３が出力されるので、駆動回路２６，２７内のスイッチ４５がオンする。スイッチ４５がオンすると、ツェナーダイオード４４が短絡され、ツェナーダイオード４３のツェナー電圧Ｖｚ１が、トランジスタ４６のベースに掛かり、このトランジスタ４６がオフする。すると、トランジスタ４６のエミッタ側の出力電圧（Ｖｚ１＋Ｖｚ２－Ｖｂｅ）が、コンデンサ４７及び放電抵抗４８の放電時定数で放電するので、そのエミッタ側の出力電圧が（Ｖｚ１－Ｖｂｅ）へ変化する。そのため、スイッチング素子２４ａ（２５ａ）のオフ時のゲートの負バイアス量が減少し、そのスイッチング素子２５ａのゲート・ソース間電圧Ｖｇｓ２が０Ｖ以下の負電位へ上昇していく。

【0039】

ゲート・ソース間電圧Ｖｇｓ１がＬレベル（０Ｖ以下の負電位）に立ち下がり、スイッチング素子２４ａ，２５ａのゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベル（０Ｖ以下の負電位）になるデッドタイムｔｄ１期間へ遷移する。すると、スイッチング素子２５ａのソースからドレインへ流れる逆導通電流（－Ｉｄ２）により、そのスイッチング素子２５ａのドレイン・ソース間電圧Ｖｄｓ２が、Ｈレベル（正電位）からＬレベル（０Ｖ以下の電位）へ立ち下がる。次に、スイッチング素子２５ａのゲート・ソース間電圧Ｖｇｓ２がＨレベルに立ち上がり、ドレイン電流Ｉｄ２が正方向へ上昇していくと共に、ドレイン・ソース間電圧Ｖｄｓ２が略０Ｖを維持する。その後、スイッチング素子２５ａのゲート・ソース間電圧Ｖｇｓ２がＬレベルに立ち下がり、スイッチング素子２４ａ，２５ａのゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベル（０Ｖ以下の負電位）になるデットタイムｔｄ２期間へ遷移する。すると、スイッチング素子２５ａのドレインからソースへ流れる正のドレイン電流Ｉｄ２により、ドレイン・ソース間電圧Ｖｄｓ２が、略０Ｖから正電位へ上昇していく。

【0040】

（３） 期間Ｔ３：スイッチング素子２４ａがオフからオンへ遷移し、スイッチング素子２５ａがオフ状態を維持し、負荷電流Ｉｒが閾値電流Ｉｔｈよりも小さい軽負荷を維持する場合
デッドタイムｔｄ２期間の経過後、スイッチング素子２５ａはオフ状態であるが、ゲート・ソース間電圧Ｖｇｓ１がＨレベルに立ち上がってスイッチング素子２４ａがターンオンする。これにより、スイッチング素子２５ａには、ドレイン電流Ｉｄ２が流れず（０Ａ）、ドレイン・ソース間電圧Ｖｄｓ２がＨレベルに立ち上がる。この時のスイッチング素子２５ａのドレイン・ソース間電圧Ｖｄｓ２の電圧変化量ΔＶｄｓが減少するため、スイッチング素子２５ａ内のドレイン・ゲート間寄生容量を通してゲート電圧が持ち上がるのが抑制される。

【0041】

スイッチング素子２５ａのゲート・ソース間電圧Ｖｇｓ２が０Ｖ以下の負電圧を維持すると共に、ゲート・ソース間電圧Ｖｇｓ１がＬレベル（０Ｖ以下の負電位）に立ち下がってスイッチング素子２４ａがターンオフし、スイッチング素子２４ａ，２５ａのゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２が共にＬレベルになるデッドタイムｔｄ１期間へ遷移する。すると、スイッチング素子２５ａに負のドレイン電流Ｉｄ２が流れ、ドレイン・ソース間電圧Ｖｄｓ２がＬレベル（０Ｖ以下の電位）に立ち下がる。この時生じる逆導通電圧降下ΔＶは、期間Ｔ１，Ｔ２の時よりも減少している。
その後、ゲート・ソース間電圧Ｖｇｓ２がＨレベルに立ち上がって前記と同様の動作を繰り返す。

【0042】

（実施例１の効果）
図１のＰＦＣ回路によれば、ハードスイッチングによるノイズＮＳ等により誤点弧する恐れが高い場合に、スイッチング素子２４ａ又は２５ａの誤点弧が発生し易くなる情報を基に、そのスイッチング素子２４ａ又は２５ａをオフ状態にするためのゲートの負バイアス量を変化させている。これにより、スイッチング素子２４ａ又は２５ａの誤点弧を防ぐことができる。又、軽負荷においては、ゲートの負バイアス量を減少させることで、電力変換装置のデッドタイムｔｄ１期間中に生じるような、スイッチング素子２４ａ又は２５ａのソースからドレインへの逆電流導通時の逆導通電圧降下ΔＶを減少させ、逆導通損失を低減することができる。

【実施例0043】

（実施例２の構成）
図３は、本発明の実施例２における電力変換装置（例えば、コンバータ内のＰＦＣ回路）を示す回路図である。この図３において、実施例１の図１中の要素と共通の要素には共通の符号が付されている。
本実施例２における図３のＰＦＣ回路では、実施例１における図１（ａ）のＰＦＣ回路中の電流検出回路３０に代えて、第１スイッチ回路２４に対して直列に接続された実施例１と同様の電流検出回路３０ｂと、第２スイッチ回路２５に対して直列に接続された実施例１と同様の電流検出回路３０ｃと、が設けられている。各電流検出回路３０ｂ，３０ｃの出力側には、実施例１と同様の比較器３１ａ，３１ｂがそれぞれ接続され、その比較器３１ａから出力される電流判定信号Ｓ３１ａが、実施例１と同様の絶縁回路３２で制御信号Ｓ３２に変換されて第１駆動回路２６へ与えられ、その比較器３１ｂから出力される電流判定信号Ｓ３１ｂが、実施例１と同様の絶縁回路３３で制御信号Ｓ３３に変換されて第２駆動回路２７へ与えられる構成になっている。

【0044】

（実施例２の動作）
本実施例２では、負荷２９の状態が重負荷か否かは、各電流検出回路３０ｂ，３０ｃにより、各スイッチ回路２４，２５をそれぞれ流れるスイッチ回路電流を検出し、これらの各電流検出結果が、各比較器３１ａ，３１ｂに送られる。各比較器３１ａ，３１ｂにおいて、各電流検出結果が閾値電流Ｉｔｈを超えれば、重負荷と判定されてＨレベルの電流判定信号Ｓ３１ａ，Ｓ３１ｂが出力され、各絶縁回路３２，３３から出力されるＬレベルの制御信号Ｓ３２，Ｓ３３が、各駆動回路２６，２７に与えられる。そして、各駆動回路２６，２７等において、実施例１と同様の動作が行われる。

【0045】

（実施例２の効果）
本実施例２では、各電流検出回路３０ｂ，３０ｃにより、各スイッチ回路２４，２５をそれぞれ流れるスイッチ回路電流を検出し、各比較器３１ａ，３１ｂにより、負荷２９の状態が重負荷か否かを判定している。そのため、スイッチング周波数に対応した速度でスイッチング素子２４ａ又は２５ａをオフ状態にするための負バイアスのバイアス量を変化させることが可能となり、制御の応答性の面で有利な効果を奏する半導体駆動回路を提供できる。その他、実施例１と略同様の効果がある。

【0046】

（実施例１，２の変形例）
本発明は、上記実施例１，２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）～（ｆ）のようなものがある。
（ａ） 本発明は、スイッチング素子２４ａ，２５ａとして、ＧａＮトランジスタ以外のＳｉトランジスタ等にも適用が可能である。
（ｂ） 図１又は図３の半導体駆動回路において、整流回路２２は、整流ダイオード２２ａ～２２ｄに代えて、ＦＥＴ等の双方向スイッチを用いて構成しても良い。
（ｃ） 実施例１の駆動回路２６，２７では、負荷２９の状態が重負荷か否かの情報（例えば、負荷電流Ｉｒ）を基に、スイッチング素子２４ａ又は２５ａをオフ状態にするための負バイアスのバイアス量を変化させているが、これに限定されない。負荷２９の状態が重負荷か否かの情報は、負荷電流Ｉｒ以外の入力電圧、周波数、負荷電圧、垂下条件等から検出しても良い。

【0047】

（ｄ） 図１（ｂ）の駆動回路２６，２７は、他の回路構成に変形しても良い。例えば、抵抗４２、ツェナーダイオード４３，４４、及びスイッチ４５に代えて、演算増幅器（以下「オペアンプ」という。）を設ける。そして、そのオペアンプにより、絶縁回路３２（３３）から出力される制御信号Ｓ３２（Ｓ３３）に基づき、ドロッパ回路を構成するトランジスタ４６のベース電圧Ｖｉｃを変化させ、このドロッパ回路の出力電圧（Ｖｉｃ－Ｖｂｅ）を変化させる。このような構成に変形すれば、スイッチング素子２４ａ（２５ａ）のオフ時のゲートの負バイアス量をリニアに調整できる。これにより、例えば、ノイズＮＳ等の大きさに応じて、ゲートが誤点弧しない程度の負バイアス量を調整できる。
（ｅ） 図１（ｂ）の駆動回路２６，２７は、更に、他の回路構成に変形しても良い。例えば、ツェナーダイオード４３，４４に代えて、電圧源を設けても良い。又、ＮＰＮ型トランジスタ４６に代えて、ＦＥＴ等の他のトランジスタを使用しても良い。
（ｆ） 本発明は、コンバータ内のＰＦＣ回路以外のＡＣ／ＤＣ電源回路、チョッパ回路等の他の電力変換装置にも適用が可能である。