特開 2024-49596 メモリ制御装置及びメモリ制御装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024049596

(43)【公開日】2024-04-10

(54)【発明の名称】メモリ制御装置及びメモリ制御装置の制御方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240403BHJP

   G06F 12/02 20060101ALI20240403BHJP

   G11C 16/34 20060101ALI20240403BHJP

   G11C 16/04 20060101ALI20240403BHJP

   G11C 29/42 20060101ALI20240403BHJP

   G11C 29/52 20060101ALI20240403BHJP

   G06F 11/22 20060101ALI20240403BHJP

【ＦＩ】

G06F12/00 550Z

G06F12/00 597U

G06F12/02 510A

G11C16/34 120

G11C16/04 170

G11C29/42

G11C29/52

G06F11/22 607Z

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022155905

(22)【出願日】2022-09-29

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】長塚 純一

【テーマコード（参考）】

5B048

5B160

5B225

5L206

【Ｆターム（参考）】

5B048AA19

5B160AA12

5B160AA20

5B160NA02

5B225BA01

5B225CA19

5B225DE07

5B225DE08

5B225EA05

5B225FA01

5L206AA10

5L206BB11

5L206EE02

5L206FF05

5L206HH11

(57)【要約】

【課題】
リフレッシュ処理の発生頻度を低めることによりＮＡＮＤ型フラッシュメモリセルの耐久年数や寿命の向上を図ることができるメモリ制御装置を提供する。
【解決手段】
誤り訂正符号化データをＮＡＮＤ型フラッシュメモリの複数のブロックの各々に書き込み、その書き込んだ誤り訂正符号化データを複数のブロックの各々から読み出し、当該読み出した誤り訂正符号化データに誤り訂正処理を施すメモリコントローラ部と、複数のブロックの各々について読み出した誤り訂正符号化データのビットエラー数を算出するビットエラー数算出部と、複数のブロックを、読み出した誤り訂正符号化データのビットエラー数が少ないブロックから順に領域分けし、当該領域毎に記憶状態の検査のためのパトロール処理の実施対象であるか否かを設定するパトロール設定部と、を含む。
【選択図】 図１

【特許請求の範囲】

【請求項1】

複数のブロックからなるＮＡＮＤ型フラッシュメモリを制御するメモリ制御装置であって、
誤り訂正符号化データを前記複数のブロックの各々に書き込み、その書き込んだ誤り訂正符号化データを前記複数のブロックの各々から読み出し、当該読み出した誤り訂正符号化データに誤り訂正処理を施すメモリコントローラ部と、
前記複数のブロックの各々について前記読み出した誤り訂正符号化データのビットエラー数を算出するビットエラー数算出部と、
前記複数のブロックを、前記読み出した誤り訂正符号化データの前記ビットエラー数が少ないブロックから順に領域分けし、当該領域毎に記憶状態の検査のためのパトロール処理の実施対象であるか否かを設定するパトロール設定部と、を含むことを特徴とするメモリ制御装置。

【請求項2】

前記領域毎にリフレッシュ処理の実施対象であるか否かを設定するリフレッシュ設定部を含むことを特徴とする請求項１記載のメモリ制御装置。

【請求項3】

前記領域は前記ビットエラー数が少ない順に第１の領域、第２の領域、及び第３の領域を含み、
前記パトロール設定部及び前記リフレッシュ設定部により、前記第１の領域のブロックの各々は前記パトロール処理の実施対象外と設定されかつ前記リフレッシュ処理の実施対象と設定され、前記第２の領域のブロックの各々は前記パトロール処理及び前記リフレッシュ処理の双方の実施対象と設定され、前記第３の領域のブロックの各々は前記パトロール処理及び前記リフレッシュ処理の双方の実施対象外と設定されることを特徴とする請求項２記載のメモリ制御装置。

【請求項4】

前記第１の領域は前記ＮＡＮＤ型フラッシュメモリに対する書き込みアクセス及び読み出しアクセスが共に少ないデータ用であり、前記第２の領域は前記ＮＡＮＤ型フラッシュメモリに対する書き込みアクセスが少なくかつ読み出しアクセスが多いデータ用であり、前記第３の領域は前記ＮＡＮＤ型フラッシュメモリに対する書き込みアクセスが多いデータ用であることを特徴とする請求項３記載のメモリ制御装置。

【請求項5】

前記複数のブロックのうちのビットエラーが前記誤り訂正処理の誤り訂正能力を超えないブロックを正常ブロックとし、前記誤り訂正能力を超えたブロックを不良ブロックとして設定する不良ブロック設定部を含むことを特徴とする請求項３又は４記載のメモリ制御装置。

【請求項6】

前記複数のブロックのうちの前記第１の領域、前記第２の領域、及び前記第３の領域以外に含まれず、かつ前記正常ブロックと設定されたブロックからなる第４の領域は、前記パトロール設定部及び前記リフレッシュ設定部により、前記パトロール処理及び前記リフレッシュ処理の双方の実施対象外と設定される予備ブロックからなり、前記第２の領域の前記リフレッシュ処理のデータの置き換え及び前記第３の領域のデータの書き換え用であることを特徴とする請求項５記載のメモリ制御装置。

【請求項7】

前記複数のブロックの各々について、論理アドレス、物理アドレス、前記ビットエラー数、前記不良ブロックであるか否か示す２値データ、前記パトロール処理の実施対象であるか否かを示す２値データ、前記リフレッシュ処理の実施対象であるか否かを示す２値データ、及び前記予備ブロックであるか否か示す２値データを各々記憶するブロック情報記憶部を有することを特徴とする請求項６記載のメモリ制御装置。

【請求項8】

前記複数のブロックのうちの前記第１の領域、前記第２の領域、及び前記第３の領域に含まれるブロックについて前記ビットエラー数が少ないブロックの順番がアドレスの順番となるように前記論理アドレスを付加する論理アドレス付加部を含むことを特徴とする請求項７記載のメモリ制御装置。

【請求項9】

前記領域毎のブロック数はデータ容量を示す領域情報に応じて設定されることを特徴とする請求項1記載のメモリ制御装置。

【請求項10】

複数のブロックからなるＮＡＮＤ型フラッシュメモリを制御するメモリ制御装置の制御方法であって、
誤り訂正符号化データを前記複数のブロックの各々に書き込み、その書き込んだ誤り訂正符号化データを前記複数のブロックの各々から読み出し、当該読み出した誤り訂正符号化データに誤り訂正処理を施すステップと、
前記複数のブロックの各々について前記読み出した誤り訂正符号化データのビットエラー数を算出するステップと、
前記複数のブロックを、前記読み出した誤り訂正符号化データの前記ビットエラー数が少ないブロックから順に領域分けし、当該領域毎に記憶状態の検査のためのパトロール処理の実施対象であるか否かを設定するステップと、を含むことを特徴とする制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＮＡＮＤ型フラッシュメモリのメモリ制御装置及びメモリ制御装置の制御方法に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリを搭載するメモリ制御装置においては、データの書き込みの際には、データの種別を認識することなく、ＮＡＮＤ型フラッシュメモリ内の任意の未使用ブロックを選択してそこに書き込みを実施するか、又はウェアレベリングと呼ばれる消去回数が少ないブロックを選択してそこに書き込みを実施することが一般的である。

【0003】

ＮＡＮＤ型フラッシュメモリでは、データ書き込み後、そのまま放置する時間が長くなると電荷が抜けてエラーを生じる可能性がある。また、ブロック内の同じページを繰り返し読み出すことが原因で起きるリードディスターブによってエラーを生じる可能性がある。そのようなエラーに対処するために、メモリ制御装置においてはＮＡＮＤ型フラッシュメモリに読み出しエラーが発生していないか事前に検査を行うパトロール処理が周期的に実施されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－５７３４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に開示されたように、従来のメモリ制御装置では、ＮＡＮＤ型フラッシュメモリの各ブロックのビットエラー特性を考慮していないため、書込みしたブロックの全ページをパトロール処理の対象とする必要がある。近年の大容量のＮＡＮＤ型フラッシュメモリにおいては、全ページをパトロール処理の対象とすることがリフレッシュ発動条件であるビットエラー閾値設定値を誤り訂正処理の訂正限界値から大きく引き下げることになり、リフレッシュ処理の発生頻度を高めることになる。リフレッシュ処理はブロックのデータ消去を伴うことから、リフレッシュ処理の発生頻度が高まることはフラッシュメモリセルの耐久年数や寿命を低減させる原因になっていた。

【0006】

そこで、本発明の目的は、リフレッシュ処理の発生頻度を低めることによりＮＡＮＤ型フラッシュメモリセルの耐久年数や寿命の向上を図ることができるメモリ制御装置及びメモリ制御装置の制御方法を提供することである。

【課題を解決するための手段】

【0007】

本発明のメモリ制御装置は、複数のブロックからなるＮＡＮＤ型フラッシュメモリを制御するメモリ制御装置であって、誤り訂正符号化データを前記複数のブロックの各々に書き込み、その書き込んだ誤り訂正符号化データを前記複数のブロックの各々から読み出し、当該読み出した誤り訂正符号化データに誤り訂正処理を施すメモリコントローラ部と、前記複数のブロックの各々について前記読み出した誤り訂正符号化データのビットエラー数を算出するビットエラー数算出部と、前記複数のブロックを、前記読み出した誤り訂正符号化データの前記ビットエラー数が少ないブロックから順に領域分けし、当該領域毎に記憶状態の検査のためのパトロール処理の実施対象であるか否かを設定するパトロール設定部と、を含むことを特徴としている。

【0008】

本発明の制御方法は、複数のブロックからなるＮＡＮＤ型フラッシュメモリを制御するメモリ制御装置の制御方法であって、誤り訂正符号化データを前記複数のブロックの各々に書き込み、その書き込んだ誤り訂正符号化データを前記複数のブロックの各々から読み出し、当該読み出した誤り訂正符号化データに誤り訂正処理を施すステップと、前記複数のブロックの各々について前記読み出した誤り訂正符号化データのビットエラー数を算出するステップと、前記複数のブロックを、前記読み出した誤り訂正符号化データの前記ビットエラー数が少ないブロックから順に領域分けし、当該領域毎に記憶状態の検査のためのパトロール処理の実施対象であるか否かを設定するステップと、を含むことを特徴としている。

【発明の効果】

【0009】

本発明のメモリ制御装置及びメモリ制御装置の制御方法によれば、パトロール処理の実施対象が例えば、書き込みアクセスが少なくかつ読み出しアクセス多い特定のブロックだけとなり、書き込みしたブロックの全ページをパトロール処理の実施対象としたときに比べてリフレッシュ発動条件のビットエラー閾値設定値を引き上げることができるので、リフレッシュ処理の発生頻度を低下させることが可能になり、これによりＮＡＮＤ型フラッシュメモリセルの耐久年数や寿命を向上させることが可能になる。

【図面の簡単な説明】

【0010】

【図1】本発明の実施例としてメモリ制御装置を有するメモリ制御システムの構成を示すブロック図である。

【図2】図１のメモリ制御装置内のＲＡＭに記憶される論理物理変換情報を具体的に示す図である。

【図3】図１のメモリ制御装置内のＮＡＮＤ型フラッシュメモリに記憶される論理物理変換情報を具体的に示す図である。

【図4】図１のメモリ制御装置内のＣＰＵが実施するシステム起動処理を示すフローチャートである。

【図5】図１のメモリ制御装置内のＣＰＵが実施する初期化コマンド処理を示すフローチャートである。

【図6】領域毎に作成された論理物理変換情報をテーブル形式で示す図である。

【図7】図１のメモリ制御装置内のＣＰＵが実施する論理物理変換情報処理を示すフローチャートである。

【発明を実施するための形態】

【0011】

以下、本発明の実施例を、図面を参照しつつ詳細に説明する。

【0012】

図１は本発明によるメモリ制御装置１を有するメモリ制御システムの構成を示している。このメモリ制御システムは、メモリ制御装置１とホスト装置１０とからなる。メモリ制御装置１とホスト装置１０とは通信可能に接続されている。ホスト装置１０はホストコンピュータである。

【0013】

メモリ制御装置１は、ＣＰＵ（中央処理装置）２、外部Ｉ／Ｆ（インターフェース）制御部３、ＲＡＭ（ランダムアクセスメモリ）４、ＮＡＮＤ（ナンド）型フラッシュメモリコントローラ５、及びＮＡＮＤ型フラッシュメモリ６を有している。ＣＰＵ２、外部Ｉ／Ｆ制御部３、ＲＡＭ４、及びＮＡＮＤ型フラッシュメモリコントローラ５はバス９によって互いに接続されている。

【0014】

ＣＰＵ２はメモリ制御装置１全体の動作を制御するプロセッサである。外部Ｉ／Ｆ制御部３はホスト装置１０に接続され、ホスト装置１０とメモリ制御装置１との間の通信を可能にするインターフェース部である。ＲＡＭ４の一部に、ＮＡＮＤ型フラッシュメモリ６の各ブロックに関する論理物理変換情報４００、領域情報４１０、不良ブロック情報４１１、及びブロックビットエラー情報４１２を含むブロック情報記憶部４１３が形成される。

【0015】

なお、ＣＰＵ２の動作は、ＲＡＭ４又はバス９に接続された図示しないＲＯＭ（リードオンリメモリ）に書き込まれたプログラムに従って実行可能にされている。

【0016】

論理物理変換情報４００は、図２に示すように、論理ブロックアドレス４０１、物理ブロックアドレス４０２、ビットエラー数４０３、不良４０４、パトロール４０５、リフレッシュ４０６、及び予備４０７を含む。

【0017】

論理ブロックアドレス４０１はＮＡＮＤ型フラッシュメモリ６のブロック毎の論理アドレスを示す。物理ブロックアドレス４０２はＮＡＮＤ型フラッシュメモリ６のブロック毎の物理アドレスを示す。ビットエラー数４０３は後述する初期化コマンド処理においてブロック内の誤り訂正されたビットエラーの総数を示す。不良４０４は不良のブロックであるか否かを示し、"０"であれば正常ブロックを示し、"１"であれば不良ブロックを示す。

【0018】

パトロール４０５はパトロール処理の実施対象のブロックであるか否かを示し、"０"であればパトロール処理を実施しないブロックを示し、"１"であればパトロール処理を実施するブロックを示す。リフレッシュ４０６はリフレッシュ処理の実施対象のブロックであるか否かを示し、"０"であればリフレッシュ処理を実施しないブロックを示し、"１"であればリフレッシュ処理を実施するブロックを示す。なお、リフレッシュ処理の実施対象であってもブロックの記憶状態を検査した結果、リフレッシュ発動条件が満たされなければリフレッシュ処理のブロックの書き換えは実施されない。予備４０７は論理ブロックアドレス４０１の論理ブロックの割り当てがあるブロックであるか否かを示し、"０"であれば、割り当てが有るブロックを示し、"１"であれば割り当てが無いブロックを示す。予備４０７が"１"を示す場合にはリフレッシュ処理時の置き換え対象ブロックになる。

【0019】

領域情報４１０は後述する領域ＲＡ、ＲＢ、ＲＣ、ＲＤ各々の例えば、ブロック数等のデータ容量を示す情報である。不良ブロック情報４１１はＮＡＮＤ型フラッシュメモリ６の不良ブロックを示す情報である。ブロックビットエラー情報４１２はＮＡＮＤ型フラッシュメモリ６のブロック毎のビットエラー数（誤り訂正したビットの数）を示す情報である。

【0020】

ＮＡＮＤ型フラッシュメモリコントローラ５は、ＮＡＮＤ型フラッシュメモリ６に接続され、ＮＡＮＤ型フラッシュメモリ６を制御する。ＮＡＮＤ型フラッシュメモリ６の制御としてはデータの書き込み及びデータの読み出しの制御の他にＮＡＮＤ型フラッシュメモリ６の初期化、パトロール処理及びリフレッシュ処理の制御が含まれる。

【0021】

また、ＮＡＮＤ型フラッシュメモリコントローラ５は内部にデータバッファ７及び誤り訂正処理部８を含み、ＣＰＵ２から指令に応じて複数のビットからなるデータをＮＡＮＤ型フラッシュメモリ６に書き込み、又はＮＡＮＤ型フラッシュメモリ６からデータ読み出す。データバッファ７にはＮＡＮＤ型フラッシュメモリ６に書き込まれるデータ及びＮＡＮＤ型フラッシュメモリ６から読み出されたデータが一時的に保持される。誤り訂正処理部８は例えば、書き込みされるべきデータに冗長ビットを付加する誤り訂正符号化を行い、ＮＡＮＤ型フラッシュメモリコントローラ５は冗長ビットが付加された符号化データをＮＡＮＤ型フラッシュメモリ６に書き込む。また、誤り訂正処理部８はＮＡＮＤ型フラッシュメモリ６からの読み出した誤り訂正符号化データに対して復号化を行うことにより誤り訂正処理を行う。この誤り訂正処理においてはブロック毎に誤り訂正したビットエラー数が算出される。その誤り訂正処理の後段処理のデータチェックにおいて、データ不良ありの結果のためビットエラーが誤り訂正能力を超えるブロックである場合には、その該当ブロックは誤り訂正できなかったブロックであるとして不良ブロックと判断される。

【0022】

ＮＡＮＤ型フラッシュメモリ６には、複数のブロックからなるメモリ本体の他に、そのブロックに関する論理物理変換情報６００、領域情報６１０、不良ブロック情報６１１、及びブロックビットエラー情報６１２が記憶されるブロック情報記憶部６１３が形成される。ブロック情報記憶部６１３は例えば、レジスタによって構成されても良い。ＮＡＮＤ型フラッシュメモリ６の複数のブロックの各々には物理アドレスが予め割り当てられている。

【0023】

また、論理物理変換情報６００は、図３に示すように、論理物理変換情報４００と同様に、論理ブロックアドレス６０１、物理ブロックアドレス６０２、ビットエラー数６０３、不良６０４、パトロール６０５、リフレッシュ６０６、及び予備６０７を含む。領域情報６１０、不良ブロック情報６１１、及びブロックビットエラー情報６１２は領域情報４１０、不良ブロック情報４１１、及びブロックビットエラー情報４１２と各々同じ情報を表す。

【0024】

かかる構成を有するメモリ制御システムにおいては、電源が投入された直後、又はホスト装置１０からのシステムリセット解除直後に、ＣＰＵ２はシステム起動処理を開始する。システム起動処理においては、図４に示すように、ＣＰＵ２は先ず、ＮＡＮＤ型フラッシュメモリコントローラ５に対してＮＡＮＤ型フラッシュメモリ６内に論理物理変換情報６００が存在するか否かを確認させる（ステップＳ１１）。ステップＳ１１ではＮＡＮＤ型フラッシュメモリコントローラ５は、ＣＰＵ２からの論理物理変換情報６００の存在確認指示に従ってＮＡＮＤ型フラッシュメモリ６内に論理物理変換情報６００が存在するか否かを判別し、その判別結果をＣＰＵ２に通知する。

【0025】

ＣＰＵ２は、ステップＳ１１の実行によりＮＡＮＤ型フラッシュメモリ６内に論理物理変換情報６００が存在することが確認されたならば、論理物理変換情報６００をＲＡＭ４のブロック情報記憶部４１３内にコピーする（ステップＳ１２）。すなわち、ＣＰＵ２は、論理物理変換情報６００をＮＡＮＤ型フラッシュメモリコントローラ５を介して読み出し、読み出した論理物理変換情報６００をブロック情報記憶部４１３に書き込む。これにより、論理物理変換情報６００と同一内容の論理物理変換情報４００がブロック情報記憶部４１３に形成される。ＣＰＵ２は、ステップＳ１２の論理物理変換情報６００のコピーを完了すると、システム起動処理を終了する。

【0026】

一方、ＣＰＵ２は、ＮＡＮＤ型フラッシュメモリ６内に論理物理変換情報６００が存在しないことが確認されたならば、システム起動処理を直ちに終了し、そして、ホスト装置１０からの初期化コマンドの待機状態となる。

【0027】

ＣＰＵ２は、初期化コマンドの待機状態においてホスト装置１０から初期化コマンドを外部Ｉ／Ｆ制御部３を介して受信すると、初期化コマンド処理を開始する。

【0028】

初期化コマンド処理においては、図５に示すように、ＣＰＵ２は先ず、初期化コマンドからＲＡＭ４のブロック情報記憶部４１３に領域情報４１０を作成する（ステップＳ２１）。初期化コマンドには４つの領域ＲＡ（第１の領域）、ＲＢ（第２の領域）、ＲＣ（第４の領域）、ＲＤ（第３の領域）各々の容量の割り当て情報が含まれており、この割り当て情報に対応して領域情報４１０が作成される。その結果、領域情報４１０は領域ＲＡ、ＲＢ、ＲＣ、ＲＤ各々の容量を表すことになる。領域ＲＡ、ＲＢ、ＲＣ、ＲＤ各々の容量はブロック数でも良い。

【0029】

次に、ＣＰＵ２は、ＮＡＮＤ型フラッシュメモリ６内の全ブロックについてデータ消去させる（ステップＳ２２）。ステップＳ２２では、ＮＡＮＤ型フラッシュメモリコントローラ５は、ＣＰＵ２から全ブロック消去命令を受け、その全ブロック消去命令に従ってＮＡＮＤ型フラッシュメモリ６内の全ブロックのデータを消去する。

【0030】

ＣＰＵ２は、ステップＳ２２の実行後、ＮＡＮＤ型フラッシュメモリコントローラ５から全ブロック消去の完了通知を受けると、ＮＡＮＤ型フラッシュメモリコントローラ５に対してＮＡＮＤ型フラッシュメモリ６への全ブロック書き込みを指令する（ステップＳ２３）。ＣＰＵ２は、ステップＳ２３では、ＮＡＮＤ型フラッシュメモリコントローラ５内のデータバッファ７に任意のデータをセットする。ＮＡＮＤ型フラッシュメモリコントローラ５はデータバッファ７にセットされたデータをＮＡＮＤ型フラッシュメモリ６の全ブロックに書き込む。これによりＮＡＮＤ型フラッシュメモリ６の全ブロックに同一のデータが書き込まれる。この書き込みデータは誤り訂正符号化されたデータである。

【0031】

ＣＰＵ２は、ステップＳ２３の実行後、ＮＡＮＤ型フラッシュメモリコントローラ５から全ブロック書き込みの完了を確認すると、ＮＡＮＤ型フラッシュメモリコントローラ５内のデータバッファ７へのＮＡＮＤ型フラッシュメモリ６のブロック単位での読み出しが完了したか否かを判別する（ステップＳ２４）。ＮＡＮＤ型フラッシュメモリコントローラ５から全ブロック書き込みの完了の確認直後では、ステップＳ２５のデータバッファ７へのＮＡＮＤ型フラッシュメモリ６のブロック単位での読み出しを開始していないので、ＣＰＵ２はステップＳ２４の判別を否定することとなる。

【0032】

ＣＰＵ２は、ステップＳ２４の判別を否定した場合には、ＮＡＮＤ型フラッシュメモリコントローラ５に対してデータバッファ７へのＮＡＮＤ型フラッシュメモリ６のブロック単位での読み出しを指令する（ステップＳ２５）。ＮＡＮＤ型フラッシュメモリコントローラ５はブロック毎にＮＡＮＤ型フラッシュメモリ６に書き込まれたデータ（誤り訂正符号化されたデータ）をデータバッファ７へ読み出す。ＮＡＮＤ型フラッシュメモリコントローラ５では、データバッファ７へ読み出されるデータに対しては誤り訂正処理部８によって誤り訂正処理が施される。

【0033】

ＣＰＵ２は、ブロック単位でデータがＮＡＮＤ型フラッシュメモリ６からデータバッファ７へ読み出される毎に、データチェックにより、その読み出しブロックに誤り訂正処理部８の誤り訂正能力を超えるビットエラーがあったか否かを判別する（ステップＳ２６）。ＣＰＵ２は、ビットエラーが誤り訂正処理部８の誤り訂正能力を超えたブロックである場合には、その読み出しブロックは不良ブロックであるとしてＲＡＭ４の不良ブロック情報４１１に登録し（ステップＳ２７）、そして、読み出しブロックアドレスを更新する（ステップＳ２８）。読み出しブロックアドレスは例えば、物理アドレス順に設定されても良い。

【0034】

ＣＰＵ２は、ステップＳ２８の実行後、ステップＳ２４の判別に戻り、ＮＡＮＤ型フラッシュメモリコントローラ５内のデータバッファ７へのＮＡＮＤ型フラッシュメモリ６のブロック単位での読み出しが完了していない場合には、ステップＳ２５のデータ読み出し動作においては、ステップＳ２８で更新した読み出しブロックアドレスで指定されるブロックからデータが読み出される。

【0035】

ＣＰＵ２は、ビットエラーが誤り訂正処理部８の誤り訂正能力を超えていないブロックである場合には、そのビットエラー数をＲＡＭ４のブロックビットエラー情報４１２に登録し（ステップＳ２９）、その後、ステップＳ２８に進んで読み出しブロックアドレスを更新する。ステップＳ２９のブロックビットエラー情報４１２はブロック毎にビットエラー数とブロックの物理アドレスとを関連付けて登録され得る。

【0036】

ＣＰＵ２は、ステップＳ２４の判別結果として、ＮＡＮＤ型フラッシュメモリ６のブロック単位でのデータバッファ７への読み出しが完了したことを確認すると、論理物理変換情報処理を実行する（ステップＳ３０）。論理物理変換情報処理ではステップＳ２７で登録された不良ブロック情報４１１とステップＳ２９で登録されたブロックビットエラー情報４１２に基づいて論理物理変換情報４００が図６に示すようにテーブル形式で作成される。すなわち、ＮＡＮＤ型フラッシュメモリ６のブロックが正常ブロックと不良ブロックとにブロック分けされ、正常ブロックは更に領域ＲＡ、ＲＢ、ＲＣ、ＲＤの各々に領域分けされ、領域ＲＡ、ＲＢ、ＲＣ、ＲＤ各々のブロックについて論理物理変換情報４００の論理ブロックアドレス４０１、物理ブロックアドレス４０２、ビットエラー数４０３、不良４０４、パトロール４０５、リフレッシュ４０６、及び予備４０７の各々が設定されかつブロック情報記憶部４１３に書き込まれる。

【0037】

論理物理変換情報処理において具体的には、図７に示すように、ＣＰＵ２は先ず、論理物理変換情報４００のうちの論理ブロックアドレス４０１を設定する（ステップＳ３０１）。ステップＳ３０１では、論理アドレスＬＡ[０]～ＬＡ[ｎ－１]が設定される。論理アドレスＬＡ[０]～ＬＡ[ｎ－１]ではＬＡ[０]が論理アドレスの第１番目のアドレスであり、ＬＡ[ｎ－１]は論理アドレスの最終番目のアドレスである。ここで、ｎは領域ＲＡ、ＲＢ、ＲＤの合計のブロック数に相当する正の整数である。ステップＳ２１で作成した領域情報４１０に基づいて領域ＲＡには論理アドレスＬＡ[０]～ＬＡ[ｘ]、領域ＲＢには論理アドレスＬＡ[ｘ＋１]～ＬＡ[ｙ－１]、領域ＲＤには論理アドレスＬＡ[ｙ]～ＬＡ[ｎ－１]が割り当てられる。ここで、ｘ、ｙは正の整数であり、ｘ、ｙ、ｎの間にはｘ＜ｙ＜ｎなる関係がある。なお、領域ＲＣには論理アドレスＬＡ[０]～ＬＡ[ｎ－１]以外のブロックであって、後述するステップＳ３０４において不良４０４が"０"である残りブロックが論理アドレスなしで割り当てられる。

【0038】

次に、ＣＰＵ２は、論理物理変換情報４００のうちのパトロール４０５とリフレッシュ４０６とを設定する（ステップＳ３０２）。パトロール設定部及びリフレッシュ設定部を形成するステップＳ３０２では、領域ＲＡの論理アドレスＬＡ[０]～ＬＡ[ｘ]の各ブロックに対してはパトロール４０５が"０"と設定され、リフレッシュ４０６が"１"と設定される。領域ＲＢの論理アドレスＬＡ[ｘ＋１]～ＬＡ[ｙ－１]の各ブロックに対してはパトロール４０５が"１"と設定され、リフレッシュ４０６が"１"と設定される。領域ＲＤの論理アドレスＬＡ[ｙ]～ＬＡ[ｎ－１]の各ブロックに対してはパトロール４０５が"０"と設定され、リフレッシュ４０６が"０"と設定される。なお、上述したように、パトロール４０５が"０"であればパトロール処理の実施対象外のブロックであり、"１"であればパトロール処理の実施対象のブロックである。リフレッシュ４０６が"０"であればリフレッシュ処理の実施対象外のブロックであり、"１"であればリフレッシュ処理の実施対象のブロックである。

【0039】

パトロール処理は定期的に実施され、ＮＡＮＤ型フラッシュメモリ６に記憶されたデータをブロック単位で読み出し、読み出したデータからデータの記憶状態の劣化を検査する処理であり、記憶状態の劣化としては例えば、読み出しデータが正確に読み出されたことを判別しても良いし、ブロックのビットエラー数を算出し、ビットエラー数の増加を判別しても良い。リフレッシュ処理は例えば、ブロックのビットエラー数を算出し、そのビットエラー数がビットエラー閾値設定値を超えたときにリフレッシュ発動条件を満たしたとして領域ＲＣのブロックにデータを書き換える処理である。

【0040】

ＣＰＵ２は、パトロール４０５及びリフレッシュ４０６の設定後、論理物理変換情報４００のうちの物理ブロックアドレス４０２と、ビットエラー数４０３と、不良４０４とを設定する（ステップＳ３０３）。ステップＳ３０３においては、ステップＳ２９でＲＡＭ４に登録されたブロックビットエラー情報４１２を用いてビットエラー数が少ない順に物理アドレスを並び替えることが行われ、そのビットエラー数の少ない順に領域ＲＡに対応する第１のグループのブロック、領域ＲＢに対応する第２のグループのブロック、領域ＲＤに対応する第３のグループのブロック、領域ＲＣに対応する第４のグループのブロックに分けられる。ここで、ＮＡＮＤ型フラッシュメモリ６の全ブロック数をｍとし、その全ブロック数ｍのうちのブロック数ｚが正常であったとすると、ビットエラー数が誤り訂正処理部８の誤り訂正能力を超えた不良ブロックは残りのブロック数ｍ－ｚである。なお、ｚ、ｍは正の整数であり、ｍ、ｎ、ｚの間にはｎ＜ｚ＜ｍなる関係がある。

【0041】

ビットエラー数が最も少ない第１のグループの(ｘ＋１)個のブロックの物理アドレスがビットエラー数の少ない順に物理ブロックアドレス４０２の領域ＲＡのＰＡ[０]～ＰＡ[ｘ]として設定され、それらの物理アドレスに対応するビットエラー数がビットエラー数４０３のＢＥ[０]～ＢＥ[ｘ]として設定される。第２のグループの(ｙ－ｘ－１)個のブロックの物理アドレスがビットエラー数の少ない順に物理ブロックアドレス４０２の領域ＲＢのＰＡ[ｘ＋１]～ＰＡ[ｙ－１]として設定され、それらの物理アドレスに対応するビットエラー数がビットエラー数４０３のＢＥ[ｘ＋１]～ＢＥ[ｙ－１]として設定される。第３のグループの(ｎ－ｙ)個のブロックの物理アドレスがビットエラー数の少ない順に物理ブロックアドレス４０２の領域ＲＤのＰＡ[ｙ]～ＰＡ[ｎ－１]として設定され、それらの物理アドレスに対応するビットエラー数がビットエラー数４０３のＢＥ[ｙ]～ＢＥ[ｎ－１]として設定される。第４のグループの(ｎ－ｙ)個のブロックの物理アドレスがビットエラー数の少ない順に物理ブロックアドレス４０２の領域ＲＣのＰＡ[ｎ]～ＰＡ[ｚ－１]として設定され、それらの物理アドレスに対応するビットエラー数がビットエラー数４０３のＢＥ[ｎ]～ＢＥ[ｚ－１]として設定される。ブロック数ｍ－ｚの不良ブロックについては、物理アドレスはＰＡ[ｚ]～ＰＡ[ｍ－１]であるが、ビットエラー数４０３の設定はされない。

【0042】

ここで、ビットエラー数については、ＢＥ[０]≦ＢＥ[１]≦・・・≦ＢＥ[ｘ－１]≦ＢＥ[ｘ]≦ＢＥ[ｘ＋１]≦ＢＥ[ｘ＋２]≦・・・≦ＢＥ[ｙ－２]≦ＢＥ[ｙ－１]≦ＢＥ[ｙ]≦ＢＥ[ｙ＋１]・・・≦ＢＥ[ｎ－２]≦ＢＥ[ｎ－１]≦ＢＥ[ｎ]≦ＢＥ[ｎ＋１]・・・≦ＢＥ[ｚ－２]≦ＢＥ[ｚ－１]なる大小関係がある。

【0043】

不良４０４については、領域ＲＡ、ＲＢ、ＲＣ、ＲＤの各ブロック（物理アドレスＰＡ[０]～ＰＡ[ｚ－１]）は正常ブロックであり、"０"と設定される。それら以外のブロック（物理アドレスＰＡ[ｚ]～ＰＡ[ｍ－１]）は不良ブロックであり、"１"と設定される。

【0044】

ＣＰＵ２は、物理ブロックアドレス４０２、ビットエラー数４０３、及び不良４０４の設定後、論理物理変換情報４００のうちの予備４０７を設定する（ステップＳ３０４）。論理ブロックアドレス４０１の論理ブロックの割り当てがある領域ＲＡ、ＲＢ、ＲＤの各ブロックに対しては予備４０７に"０"が設定され、論理ブロックの割り当てがない域ＲＣの各ブロックに対しては予備４０７に"１"が設定される。ＣＰＵ２は、予備４０７を設定すると、図６に示したように論理物理変換情報４００のテーブルが形成され、論理物理変換情報処理を終了する。

【0045】

ＣＰＵ２は、ステップＳ３０の論理物理変換情報処理の終了後、ＮＡＮＤ型フラッシュメモリコントローラ５に対してＮＡＮＤ型フラッシュメモリ６の全ブロック消去を指令する（ステップＳ３１）。ＮＡＮＤ型フラッシュメモリコントローラ５はＮＡＮＤ型フラッシュメモリ６の全ブロックのデータを消去する。これによりに、ステップＳ２３においてＮＡＮＤ型フラッシュメモリ６の全ブロックに書き込まれたデータが全て消去される。

【0046】

ＣＰＵ２は、ＮＡＮＤ型フラッシュメモリ６のデータ消去後、ステップＳ３０の論理物理変換情報処理によって作成した論理物理変換情報４００をＮＡＮＤ型フラッシュメモリ６のブロック情報記憶部６１３に論理物理変換情報６００として書き込む（ステップＳ３２）。そして、ＣＰＵ２は、ホスト装置１０に対して初期化コマンド処理の完了を通知する（ステップＳ３３）。ステップＳ３３では初期化コマンド処理の完了通知はＣＰＵ２から外部Ｉ／Ｆ制御部３を介してホスト装置１０に送信される。ＣＰＵ２は、初期化コマンド処理の完了を通知すると、初期化コマンド処理を終了する。

【0047】

上記した実施例においては、ＮＡＮＤ型フラッシュメモリ６の複数のブロックをブロック毎のビットエラー数に応じて領域ＲＡ、ＲＢ、ＲＣ、ＲＤに分け、領域ＲＡ、ＲＢ、ＲＣ、ＲＤ毎にパトロール処理を実施するか否か及びリフレッシュ処理を実施するか否かが２値データによって論理物理変換情報４００に設定されている。よって、ホスト装置１０は、書き込み及び読み出しアクセスが共に少ないデータを領域ＲＡに格納し、書き込みアクセスが少なくかつ読み出しアクセス多いデータを領域ＲＢに格納し、領域ＲＢのリフレッシュ置き換え及び領域ＲＤの書換え用に領域ＲＣを用意し、書き込みアクセス多いデータを領域ＲＤに格納することにより、論理物理変換情報４００の論理ブロックアドレス４０１の論理アドレスで格納するデータの種類を管理することができるようになる。例えば、領域ＲＡのブロックには消えては困るような貴重なデータを収納し、領域ＲＤのブロックにはブラウザで使用される、消えても良いようなキャシュデータを収納することが可能である。

【0048】

ＣＰＵ２は、上記したシステム起動処理或いは初期化コマンド処理の終了後に定期的なパトロール処理の実施時期となると、例えば、データの書き込み済みのブロックについての論理物理変換情報４００のパトロール４０５が"１"であるか否かを判別し、パトロール４０５が"１"である領域ＲＢに属するブロックに対してページ単位でパトロール処理を実施し、パトロール４０５が"０"である領域ＲＡ、ＲＤのブロックに対してパトロール処理を実施しない。また、リフレッシュ処理についても論理物理変換情報４００のリフレッシュ４０６が"１"であるか否かを判別し、リフレッシュ４０６が"１"である領域ＲＡ及びＲＢに属するブロックに対してリフレッシュ発動条件を満たした場合にリフレッシュ処理を実施し、パトロール４０５が"０"である領域ＲＣ、ＲＤに属するブロックに対してリフレッシュ処理を実施しない。

【0049】

このようにパトロール処理の実施対象が領域ＲＢに属するブロックのページのみとなり、書き込みしたブロックの全ページをパトロール処理の実施対象としたときに比べてリフレッシュ発動条件のビットエラー閾値設定値を引き上げることができるので、リフレッシュ処理の発生頻度を低下させることが可能になる。リフレッシュ処理はブロックのデータ消去を伴うことから、その発生頻度が低下することはメモリセルの耐久年数や寿命を向上させることが可能になる。

【0050】

なお、上記した実施例においては、ステップＳ２９ではブロック単位でビットエラー数を算出し、それをビットエラー情報４１２として登録しているが、ブロック内の１ページのサイズを例えば、１６ＫＢｙｔｅとしたとき、誤り訂正処理の単位は２ＫＢｙｔｅ、１ＫＢｙｔｅ等のサイズもあるので、誤り訂正処理のサイズがページを跨がなければ、ページ単位以下のサイズ単位でビットエラー数を算出することができる。よって、ブロック毎にページ単位以下のサイズ単位でビットエラー数を算出し、ブロック内でビットエラー数の最大値をそのブロックのビットエラー情報４１２として登録しても良い。このようにブロック毎にページ以下のサイズ単位でビットエラー数の最大値を用いる場合にもステップＳ３０３では各ブロックのビットエラー数（ページ単位でビットエラー数の最大値）の少ない順にブロックを並び替えてからその順にブロックに論理アドレスを設定することは可能である。

【0051】

上記した実施例では、ＣＰＵ２、外部Ｉ／Ｆ制御部３、ＲＡＭ４、及びＮＡＮＤ型フラッシュメモリコントローラ５はバス９によって互いに接続されている。このような構成のためＲＡＭ４とＮＡＮＤ型フラッシュメモリコントローラ５との間のデータの伝送はＣＰＵ２及びバス９を介して行われるが、ＲＡＭ４がＮＡＮＤ型フラッシュメモリコントローラ５に直結する構成、又はＮＡＮＤ型フラッシュメモリコントローラ５内部にＲＡＭ４を配置する構成であっても良い。

【0052】

上記した実施例では、同様に、外部Ｉ／Ｆ制御部３とＮＡＮＤ型フラッシュメモリコントローラ５との間のデータ、コマンド等の伝送はＣＰＵ２及びバス９を介して行われるが、外部Ｉ／Ｆ制御部３がＮＡＮＤ型フラッシュメモリコントローラ５に直結する構成にしても良い。

【0053】

また、上記した実施例では、ＲＡＭ４がメモリ制御装置１の内部に配置されているが、ＲＡＭ４をメモリ制御装置１の外部、又はメモリ制御装置１の内部と外部で共有するようにしても良い。

【0054】

また、上記した実施例では、データバッファ７がＮＡＮＤ型フラッシュメモリコントローラ内に構成されているが、ＲＡＭ４と共有することも可能である。

【0055】

また、上記した実施例では、ＮＡＮＤ型フラッシュメモリ６がメモリ制御装置１の内部に構成されているが、ＮＡＮＤ型フラッシュメモリ６をメモリ制御装置１の外部に配置したり、又はメモリ制御装置１の内部と外部で共有する構成にすることも可能である。

【0056】

また、上記した実施例では、ＮＡＮＤ型フラッシュメモリ６に関する論理物理変換情報６００等の情報をＮＡＮＤ型フラッシュメモリ６内に保存しているが、他の不揮発性メモリに保存しても良い。

【0057】

更に、上記した実施例では、論理物理変換情報４００のビットエラー数４０３に基づいて論理ブロックアドレスを領域ＲＡ、ＲＢ、ＲＤの順序で構成しているが、領域ＲＤ、ＲＡ、ＲＢなど他の順序で構成することも可能である。

【符号の説明】

【0058】

１ メモリ制御装置
２ ＣＰＵ
３ 外部Ｉ／Ｆ制御部
４ ＲＡＭ
５ ＮＡＮＤ型フラッシュメモリコントローラ
６ ＮＡＮＤ型フラッシュメモリ
７ データバッファ
８ 誤り訂正処理部
９ バス
１０ ホスト装置
４００、６００ 論理物理変換情報
４０１、６０１ 論理ブロックアドレス
４０２、６０２ 物理ブロックアドレス
４０３、６０３ ビットエラー数
４０４、６０４ 不良
４０５、６０５ パトロール
４０６、６０６ リフレッシュ
４０７、６０７ 予備
４１０、６１０ 領域情報
４１１、６１１ 不良ブロック情報
４１２、６１２ ブロックビットエラー情報
４１３、６１３ ブロック情報記憶部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】