特開 2024-49771 ＣＭＯＳ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024049771

(43)【公開日】2024-04-10

(54)【発明の名称】ＣＭＯＳ回路

(51)【国際特許分類】

   H01L 29/786 20060101AFI20240403BHJP

   H01L 21/8238 20060101ALI20240403BHJP

   H01L 27/088 20060101ALI20240403BHJP

【ＦＩ】

H01L29/78 613A

H01L29/78 618B

H01L27/092 G

H01L27/088 331E

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2022156207

(22)【出願日】2022-09-29

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】原田 賢治

【テーマコード（参考）】

5F048

5F110

【Ｆターム（参考）】

5F048AB03

5F048AB04

5F048AC04

5F048BA14

5F048BA19

5F048BB02

5F048BC18

5F048BF16

5F048CB01

5F110AA01

5F110BB02

5F110BB04

5F110BB11

5F110CC01

5F110CC02

5F110EE30

5F110GG01

5F110GG02

5F110GG13

5F110GG32

5F110HJ01

5F110HJ13

5F110NN77

5F110NN78

5F110QQ11

(57)【要約】

【課題】 製造時間及び製造コストを抑制可能であり、占有面積を減少させることができ、応答の速い高性能なＣＭＯＳ回路を提供する。
【解決手段】 ＣＭＯＳ回路は、多結晶珪素層を有するｐチャネル型トランジスタと、酸化物半導体層を有するｎチャネル型トランジスタと、を備え、前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタは、相補的に接続され、前記多結晶珪素層及び前記酸化物半導体層が、平面視で重畳している。
【選択図】図５

【特許請求の範囲】

【請求項1】

多結晶珪素層を有するｐチャネル型トランジスタと、
酸化物半導体層を有するｎチャネル型トランジスタと、
を備え、
前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタは、相補的に接続され、
前記多結晶珪素層及び前記酸化物半導体層が、平面視で重畳している、ＣＭＯＳ回路。

【請求項2】

前記ｐチャネル型トランジスタの前記多結晶珪素層は、ｐ型を付与する不純物を含む、請求項１に記載のＣＭＯＳ回路。

【請求項3】

前記ＣＭＯＳ回路は、１つの前記ｐチャネル型トランジスタ及び１つの前記ｎチャネル型トランジスタを備える、インバータである、請求項１に記載のＣＭＯＳ回路。

【請求項4】

前記ｐチャネル型トランジスタの第１ドレイン電極は、前記多結晶珪素層に接続されており、
前記ｎチャネル型トランジスタの第２ドレイン電極は、前記酸化物半導体層及び前記第１ドレイン電極に接続されている、請求項３に記載のＣＭＯＳ回路。

【請求項5】

前記ｎチャネル型トランジスタのドレイン電極は、前記酸化物半導体層及び前記多結晶珪素層に接続されている、請求項３に記載のＣＭＯＳ回路。

【請求項6】

前記ｐチャネル型トランジスタのゲート電極及び前記ｎチャネル型トランジスタのゲート電極は、平面視で重畳している、請求項３に記載のＣＭＯＳ回路。

【請求項7】

前記ＣＭＯＳ回路は、ＮＯＲゲートであり、
前記ＮＯＲゲートは、
２つの前記ｐチャネル型トランジスタである、第１ｐチャネル型トランジスタ及び第２ｐチャネル型トランジスタと、
２つの前記ｎチャネル型トランジスタである、第１ｎチャネル型トランジスタ及び第２ｎチャネル型トランジスタと、
を備える、請求項１に記載のＣＭＯＳ回路。

【請求項8】

前記第１ｐチャネル型トランジスタ及び前記第２ｐチャネル型トランジスタは、前記多結晶珪素層を共有する、請求項７に記載のＣＭＯＳ回路。

【請求項9】

前記第２ｐチャネル型トランジスタの第１ドレイン電極は、前記多結晶珪素層に接続されており、
前記第２ｎチャネル型トランジスタの第２ドレイン電極は、前記第１ｎチャネル型トランジスタの前記酸化物半導体層及び前記第１ドレイン電極に接続されている、請求項８に記載のＣＭＯＳ回路。

【請求項10】

前記第２ｎチャネル型トランジスタの第１ドレイン電極は、前記第２ｎチャネル型トランジスタの前記酸化物半導体層及び前記多結晶珪素層に接続されている、請求項８に記載のＣＭＯＳ回路。

【請求項11】

前記第１ｐチャネル型トランジスタの第１ゲート電極、及び、前記第１ｎチャネル型トランジスタの第２ゲート電極は、平面視で重畳しており、
前記第２ｐチャネル型トランジスタの第３ゲート電極、及び、前記第２ｎチャネル型トランジスタの第４ゲート電極は、平面視で重畳している、請求項８に記載のＣＭＯＳ回路。

【請求項12】

前記ＣＭＯＳ回路は、ＮＡＮＤゲートであり、
前記ＮＡＮＤゲートは、
２つの前記ｐチャネル型トランジスタである、第１ｐチャネル型トランジスタ及び第２ｐチャネル型トランジスタと、
２つの前記ｎチャネル型トランジスタである、第１ｎチャネル型トランジスタ及び第２ｎチャネル型トランジスタと、
を備える、請求項１に記載のＣＭＯＳ回路。

【請求項13】

前記第１ｎチャネル型トランジスタ及び前記第２ｎチャネル型トランジスタは、前記酸化物半導体層を共有する、請求項１２に記載のＣＭＯＳ回路。

【請求項14】

前記第２ｐチャネル型トランジスタの第１ドレイン電極は、前記第２ｐチャネル型トランジスタの前記多結晶珪素層に接続されており、
前記第２ｎチャネル型トランジスタの第２ドレイン電極は、前記酸化物半導体層及び前記第１ドレイン電極に接続されている、請求項１３に記載のＣＭＯＳ回路。

【請求項15】

前記第２ｎチャネル型トランジスタの第１ドレイン電極は、前記第２ｎチャネル型トランジスタの前記酸化物半導体層及び前記多結晶珪素層に接続されている、請求項１３に記載のＣＭＯＳ回路。

【請求項16】

前記第１ｐチャネル型トランジスタの第１ゲート電極、及び、前記第１ｎチャネル型トランジスタの第２ゲート電極は、平面視で重畳しており、
前記第２ｐチャネル型トランジスタの第３ゲート電極、及び、前記第２ｎチャネル型トランジスタの第４ゲート電極は、平面視で重畳している、請求項１３に記載のＣＭＯＳ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、ＣＭＯＳ回路及びそれを備える表示装置に関する。

【背景技術】

【0002】

低温ポリシリコン薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）と、酸化物半導体ＴＦＴとを、一つの回路に組み込む技術が実用化されている。例えば、低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴとを含む画素回路が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－７７４１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、製造時間及び製造コストを抑えることが可能なＣＭＯＳ回路及び表示装置を提供する。
また本実施形態は、回路面積が減少したＣＭＯＳ回路を得ることが可能である。
さらに本実施形態は、スイッチング応答の速い高性能のＣＭＯＳ回路を得ることが可能である。

【課題を解決するための手段】

【0005】

一実施形態に係るＣＭＯＳ回路は、
多結晶珪素層を有するｐチャネル型トランジスタと、
酸化物半導体層を有するｎチャネル型トランジスタと、
を備え、
前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタは、相補的に接続され、
前記多結晶珪素層及び前記酸化物半導体層が、平面視で重畳している。

【図面の簡単な説明】

【0006】

【図1】図１は、実施形態１の表示装置の概略的な構成の一例を示す平面図である。

【図2】図２は、実施形態１のＣＭＯＳ回路の概略的な構成の一例を示す回路図である。

【図3】図３は、インバータの回路記号を示す図である。

【図4】図４は、インバータの回路記号を示す図である。

【図5】図５は、実施形態１のインバータの平面図である。

【図6】図６は、図５に示す線Ａ１－Ａ２に沿ったインバータの断面図である。

【図7】図７は、実施形態１におけるインバータの他の構成例を示す平面図である。

【図8】図８は、図７に示す線Ｂ１－Ｂ２に沿ったインバータの断面図である。

【図9】図９は、実施形態１におけるインバータの他の構成例を示す平面図である。

【図10】図１０は、実施形態１におけるインバータの他の構成例を示す平面図である。

【図11】図１１は、実施形態２のＣＭＯＳ回路の概略的な構成の一例を示す回路図である。

【図12】図１２は、ＮＯＲゲートの回路記号を示す図である。

【図13】図１３は、実施形態２のＮＯＲゲートの平面図である。

【図14】図１４は、実施形態２のＮＯＲゲートの他の構成例を示す平面図である。

【図15】図１５は、実施形態３のＣＭＯＳ回路の概略的な構成の一例を示す回路図である。

【図16】図１６は、ＮＡＮＤゲートの回路記号を示す図である。

【図17】図１７は、実施形態３のＮＡＮＤゲートの平面図である。

【図18】図１８は、実施形態３におけるＮＡＮＤゲートの他の構成例を示す平面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0008】

本明細書で述べる実施形態は、一般的なものでなく、本発明の同一又は対応する特別な技術的特徴について説明する実施形態である。以下、図面を参照しながら一実施形態に係るＣＭＯＳ回路について詳細に説明する。

【0009】

本実施形態においては、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第３方向Ｚの矢印の先端に向かう方向を上又は上方と定義し、第３方向Ｚの矢印の先端に向かう方向とは反対側の方向を下又は下方と定義する。なお第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚを、それぞれ、Ｘ方向、Ｙ方向、及び、Ｚ方向と呼ぶこともある。

【0010】

また、「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。一方、「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は第１部材に接している。

【0011】

また、第３方向Ｚの矢印の先端側にＣＭＯＳ回路を観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。第１方向Ｘ及び第３方向Ｚによって規定されるＸ－Ｚ平面、あるいは第２方向Ｙ及び第３方向Ｚによって規定されるＹ－Ｚ平面におけるＣＭＯＳ回路の断面を見ることを断面視という。

【0012】

［実施形態１］
図１は、実施形態１の表示装置の概略的な構成の一例を示す平面図である。図１に示す表示装置ＤＳＰには、基板ＳＵＢ１には、表示領域ＤＡと、表示領域ＤＡを囲む周辺領域ＦＡと、周辺領域ＦＡに設けられた走査線駆動回路ＧＤＶ（ＧＤＶ１及びＧＤＶ２）並びに信号線駆動回路ＳＤＶとが設けられている。

【0013】

表示領域ＤＡは、複数の画素ＰＸを含み、複数の画素ＰＸは、マトリクス状に配置される。複数の画素ＰＸそれぞれは、複数の走査線ＧＬそれぞれ及び複数の信号線ＳＬそれぞれの交点に設けられている。複数の画素ＰＸそれぞれは、対応する走査線ＧＬ及び信号線ＳＬに接続されている。

【0014】

周辺領域ＦＡは、表示領域ＤＡの外側の領域をいう。周辺領域ＦＡには、走査線駆動回路ＧＤＶ（ＧＤＶ１及びＧＤＶ２）、信号線駆動回路ＳＤＶ、及び、図示しない端子を介して接続される配線基板ＦＰＣを有している。図１に示す例では、走査線駆動回路ＧＤＶから走査線ＧＬが延伸している。奇数番目の走査線ＧＬは、走査線駆動回路ＧＤＶ１に接続されている。偶数番目の走査線ＧＬは、走査線駆動回路ＧＤＶ２に接続されている。なお走査線駆動回路は、２つに分かれておらずともよく、１つの走査線駆動回路に全ての走査線ＧＬが接続されていてもよい。信号線駆動回路ＳＤＶから信号線ＳＬが延伸している。駆動素子ＣＴＬは、配線基板ＦＰＣ上に設けられている。駆動素子ＣＴＬは、例えばドライバＩＣが挙げられる。

【0015】

表示装置ＤＳＰの外部から、配線基板ＦＰＣを介して、映像信号及び各種制御信号が供給される。映像信号は、駆動素子ＣＴＬを介して複数の画素ＰＸに入力される。各種駆動信号は、駆動素子ＣＴＬを介して、走査線駆動回路ＧＤＶ及び信号線駆動回路ＳＤＶに入力される。映像信号及び各種制御信号に基づいて、画素ＰＸが発光する。

【0016】

図１に示す走査線駆動回路ＧＤＶ、信号線駆動回路ＳＤＶ、及び画素ＰＸは、それぞれ、ＣＭＯＳ回路を備えていることがある。ＣＭＯＳ回路とは、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが相補的に接続された回路である。ＣＭＯＳ回路として、例えば、インバータ、ＮＯＲゲート、ＮＡＮＤゲート等が挙げられる。

【0017】

図２は、実施形態１のＣＭＯＳ回路の概略的な構成の一例を示す回路図である。図２に示すＣＭＯＳ回路は、インバータである。インバータＩＮＶは、ｎチャネル型トランジスタＴＲＮ及びｐチャネル型トランジスタＴＲＰから構成されている。

【0018】

ｎチャネル型トランジスタＴＲＮのソース又はドレインの一方は、ｐチャネル型トランジスタＴＲＰのソース又はドレインの一方に接続されている。ｎチャネル型トランジスタＴＲＮのソース又はドレインの他方は、低電位電源ｖｓｓに接続されている。低電位電源ｖｓｓは接地電位であってもよい。ｎチャネル型トランジスタＴＲＮのゲートは、ｐチャネル型トランジスタＴＲＰのゲートに接続されている。

【0019】

ｐチャネル型トランジスタＴＲＰのソース又はドレインの一方は、ｎチャネル型トランジスタＴＲＮのソース又はドレインの一方に接続されている。ｐチャネル型トランジスタＴＲＰのソース又はドレインの他方は、高電位電源ｖｄｄに接続されている。ｐチャネル型トランジスタＴＲＰのゲートは、ｎチャネル型トランジスタＴＲＮのゲートに接続されている。

【0020】

ｎチャネル型トランジスタＴＲＮのゲート、及び、ｐチャネル型トランジスタＴＲＰのゲートは、インバータＩＮＶの入力端子ｉｎに相当する。ｎチャネル型トランジスタＴＲＮのソース又はドレインの一方、及び、ｐチャネル型トランジスタＴＲＰのソース又はドレインの一方は、インバータＩＮＶの出力端子ｏｕｔに相当する。

【0021】

図３及び図４は、インバータの回路記号を示す図である。図２に示すインバータＩＮＶは、図３のように示すことができる。図３の高電位電源ｖｄｄ及び低電位電源ｖｓｓをさらに省略したものが、図４に相当する。

【0022】

実施形態１では、ｎチャネル型トランジスタＴＲＮを、酸化物半導体層を活性層として用いるトランジスタ（以下「酸化物半導体トランジスタ」という）で形成する。一方、ｐチャネル型トランジスタＴＲＰは、多結晶珪素層を活性層として用いるトランジスタ（以下「ｐｏｌｙ－Ｓｉトランジスタ」、「多結晶シリコントランジスタ」、又は「ポリシリコントランジスタ」という）で形成する。

【0023】

上記のようなｎチャネル型トランジスタＴＲＮ及びｐチャネル型トランジスタＴＲＰを有するインバータＩＮＶは、ｎチャネル型トランジスタＴＲＮをｐｏｌｙ－Ｓｉトランジスタで形成する場合と比較して、下記のような利点を有する。

【0024】

すなわち、まず第１に、ｎ型の極性を付与する不純物（例えば、リン（Ｐ））を注入する工程が不要となる。よって、注入工程に必要なフォトマスクが不要となる。これにより、インバータＩＮＶ、及びこれを有する表示装置ＤＳＰの製造時間及び製造コストを抑えることができる。

【0025】

第２に、酸化物半導体トランジスタ及びｐｏｌｙ－Ｓｉトランジスタを異なる層に形成することが可能である。これにより、酸化物半導体トランジスタ（ｎチャネル型トランジスタＴＲＮ）及びｐｏｌｙ－Ｓｉトランジスタ（ｐチャネル型トランジスタＴＲＰ）を、重畳して形成することができる。よって、インバータＩＮＶが占める面積を減少することができ、インバータＩＮＶを含む回路面積を減らすことができる。さらに、これらトランジスタのゲート容量負荷の削減が可能となる。

【0026】

第３に、ｎチャネル型トランジスタＴＲＮ及びｐチャネル型トランジスタＴＲＰを重畳して形成することにより、これらトランジスタのゲートを共通とすることができる。よって、スイッチング応答の速い高性能のインバータＩＮＶを形成することが可能である。

【0027】

図５は、実施形態１のインバータの平面図である。図６は、図５に示す線Ａ１－Ａ２に沿ったインバータの断面図である。なお図６において、図面を分かり易くするために、電極間の絶縁層の記載は省略している。

【0028】

ｐチャネル型トランジスタＴＲＰは、半導体層ＳＣＳと、ソース電極ＳＥＳと、ドレイン電極ＤＥＳと、ゲート電極ＧＥＳと、を備えている。半導体層ＳＣＳは、上述のように多結晶珪素層（ｐｏｌｙ－Ｓｉ）で形成されている。ｐチャネル型トランジスタＴＲＰは、ｐｏｌｙ－Ｓｉトランジスタである。

【0029】

半導体層ＳＣＳは、チャネル形成領域ＣＲＳと、ソース領域ＳＲＳと、ドレイン領域ＤＲＳと、を備えている。ソース領域ＳＲＳ、ドレイン領域ＤＲＳ、及びチャネル形成領域ＣＲＳには、ｐ型を付与する不純物、例えば、ホウ素（ボロン（Ｂ））が注入されている。ソース領域ＳＲＳ及びドレイン領域ＤＲＳ中の当該不純物の濃度は、チャネル形成領域ＣＲＳ中の当該不純物の濃度より高い。

【0030】

チャネル形成領域ＣＲＳの端部は、ゲート電極ＧＥＳの端部と一致していてもよい。まず、第１濃度で半導体層ＳＣＳに当該不純物を注入する。次いで、第１濃度より第２濃度で当該不純物を半導体層ＳＣＳに注入する。第２濃度で注入を行う際に、ゲート電極ＧＥＳをマスクとすることで、チャネル形成領域ＣＲＳを形成することができる。チャネル形成領域ＣＲＳの不純物濃度は、第１濃度に対応したものとなり、ソース領域ＳＲＳ及びドレイン領域ＤＲＳの不純物濃度は、第２濃度に対応したものとなる。

【0031】

ｐチャネル型トランジスタＴＲＰのソース電極ＳＥＳは、コンタクトホールＣＨＳ１を介して、半導体層ＳＣＳに接続されている。ｐチャネル型トランジスタＴＲＰのドレイン電極ＤＥＳは、コンタクトホールＣＨＤ１を介して、半導体層ＳＣＳに接続されている。ｐチャネル型トランジスタＴＲＰのゲート電極ＧＥＳは、平面視でソース電極ＳＥＳ及びドレイン電極ＤＥＳの間で、半導体層ＳＣＳに重畳している。

【0032】

ｎチャネル型トランジスタＴＲＮは、半導体層ＳＣＯと、ソース電極ＳＥＯと、ドレイン電極ＤＥＯと、ゲート電極ＧＥＯと、ゲート電極ＧＥＳと、を備えている。ゲート電極ＧＥＳは、ｐチャネル型トランジスタＴＲＰのトップゲートとして機能すると共に、ｎチャネル型トランジスタＴＲＮのボトムゲートとしても機能する。

【0033】

半導体層ＳＣＯは、酸化物半導体層である。酸化物半導体層として、例えば、インジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＧＺＯ）が挙げられる。酸化物半導体層は、不純物を注入しなくても、ｎ型の特性を示す。

【0034】

ドレイン電極ＤＥＯは、コンタクトホールＣＨＤ２を介して、ドレイン電極ＤＥＳと、半導体層ＳＣＯに直接接続されている。

【0035】

ゲート電極ＧＥＯは、平面視でソース電極ＳＥＯ及びドレイン電極ＤＥＯの間で、半導体層ＳＣＯに重畳している。ゲート電極ＧＥＯは、コンタクトホールＣＨＧを介して、ゲート電極ＧＥＳに接続されている。ゲート電極ＧＥＯ及びＧＥＳは、インバータＩＮＶの入力端子ｉｎとして機能する。

【0036】

ｐチャネル型トランジスタＴＲＰ（ｐｏｌｙ－Ｓｉトランジスタ）のソース電極ＳＥＳは、コンタクトホールＣＨＳ１を介して、半導体層ＳＣＳのソース領域ＳＲＳに接続されている。ｎチャネル型トランジスタＴＲＮ（酸化物半導体トランジスタ）のソース電極ＳＥＯは、コンタクトホールＣＨＳ２を介して、半導体層ＳＣＯに接続されている。

【0037】

ｐチャネル型トランジスタＴＲＰのソース電極ＳＥＳ及びドレイン電極ＤＥＳ、並びに、ｎチャネル型トランジスタＴＲＮのゲート電極ＧＥＯは、同層に設けられている。本実施形態において、同じ材料及び同じ工程で形成されている導電層や絶縁層を、同層に設けられるという。ソース電極ＳＥＳ、ドレイン電極ＤＥＳ、及びゲート電極ＧＥＯを同層に形成することで、工程数を低減させることが可能である。

【0038】

図５及び図６に示されるように、半導体層ＳＣＳ及びＳＣＯは、平面視で重畳している。ドレイン電極ＤＥＳ及びＤＥＯは、平面視で重畳している。これにより、インバータＩＮＶの面積を減少させることが可能である。またこれらトランジスタＴＲＮ及びＴＲＰのゲート容量負荷の削減が可能となる

【0039】

＜実施形態１の構成例１＞
図７は、実施形態１におけるインバータの他の構成例を示す平面図である。図７に示した構成例では、図５に示した構成例と比較して、ドレイン電極がｎチャネル型トランジスタ及びｐチャネル型トランジスタで共通である、という点で異なっている。

【0040】

図７は、構成例１のインバータの構成を示す平面図である。図８は、図７に示す線Ｂ１－Ｂ２に沿ったインバータの断面図である。図７及び図８に示すｎチャネル型トランジスタＴＲＮのドレイン電極ＤＥＯは、半導体層ＳＣＯだけでなく、半導体層ＳＣＳにも接続されている。

【0041】

ｐチャネル型トランジスタＴＲＰのドレイン電極として、ｎチャネル型トランジスタＴＲＮのドレイン電極ＤＥＯを用いることにより、より面積の削減を実現することが可能である。
本構成例においても、実施形態と同様の効果を奏する。

【0042】

＜実施形態１の構成例２＞
図９は、実施形態１におけるインバータの他の構成例を示す平面図である。図９に示した構成例では、図５に示した構成例と比較して、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの半導体層が平面視で重畳していない、という点で異なっている。

【0043】

図９に示すインバータＩＮＶのｐチャネル型トランジスタＴＲＰの半導体層ＳＣＳ、及び、ｎチャネル型トランジスタＴＲＮの半導体層ＳＣＯは、上述の通り、平面視で離間している。

【0044】

ｐチャネル型トランジスタＴＲＰのソース電極ＳＥＳは、コンタクトホールＣＨＳ１を介して、半導体層ＳＣＳに接続されている。ドレイン電極ＤＥＳは、コンタクトホールＣＨＤ１を介して、半導体層ＳＣＳに接続されている。ゲート電極ＧＥＳは、平面視でソース電極ＳＥＳ及びドレイン電極ＤＥＳの間で、半導体層ＳＣＳに重畳している。

【0045】

ｎチャネル型トランジスタＴＲＮのソース電極ＳＥＯは、コンタクトホールＣＨＳ２を介して、半導体層ＳＣＯに接続されている。ドレイン電極ＤＥＯは、コンタクトホールＣＨＤ２を介して、半導体層ＳＣＯに接続されている。ゲート電極ＧＥＯは、平面視でソース電極ＳＥＯ及びドレイン電極ＤＥＯの間で、半導体層ＳＣＯに重畳している。

【0046】

ゲート電極ＧＥＳの一部は、ゲート電極ＧＥＯの近傍まで延伸し、コンタクトホールＣＨＧを介して、ゲート電極ＧＥＯに接続されている。
ドレイン電極ＤＥＯの一部は、ドレイン電極ＤＥＳの近傍まで延伸し、コンタクトホールＣＨＤ３を介して、ドレイン電極ＤＥＳに接続されている。

【0047】

図１０は、実施形態１におけるインバータの他の構成例を示す平面図である。図１０に示した構成例では、図９に示した構成例と比較して、ｎチャネル型トランジスタ及びｐチャネル型トランジスタのゲート電極が同一である、という点で異なっている。

【0048】

図１０に示すｐチャネル型トランジスタＴＲＰでは、ゲート電極ＧＥＳ１が平面視で半導体層ＳＣＳに重畳している。ｎチャネル型トランジスタＴＲＮでは、ゲート電極ＧＥＳ２が平面視で半導体層ＳＣＯに重畳している。ゲート電極ＧＥＳ１及びＧＥＳ２は一体形成され、ゲート電極ＧＥＳを構成している。
本構成例においても、実施形態と同様の効果を奏する。

【0049】

［実施形態２］
図１１は、実施形態２のＣＭＯＳ回路の概略的な構成の一例を示す回路図である。図１１に示すＣＭＯＳ回路は、図２に示した構成例と比較して、ｎチャネル型トランジスタ及びｐチャネル型トランジスタでＮＯＲゲートを形成する、という点で異なっている。

【0050】

図１１に示すＣＭＯＳ回路は、ＮＯＲゲートである。ＮＯＲゲートＮＲは、ｎチャネル型トランジスタＴＲＮ１及びＴＲＮ２、並びに、ｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２から構成されている。

【0051】

ｐチャネル型トランジスタＴＲＰ１のソース又はドレインの一方は、高電位電源ｖｄｄに接続されている。ｐチャネル型トランジスタＴＲＰ１のソース又はドレインの他方は、ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの一方に接続されている。ｐチャネル型トランジスタＴＲＰ１のゲートは、ノードＮＤｉｂを介して、ｎチャネル型トランジスタのゲート及び入力端子ｉｎｂに接続されている。

【0052】

ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの一方は、ノードＮＤｏｔを介して、ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの一方、ｎチャネル型トランジスタＴＲＮ２のソース又はドレインの一方、及び、出力端子ｏｕｔに接続されている。ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの他方は、ｐチャネル型トランジスタＴＲＰ１のソース又はドレインの他方に接続されている。ｐチャネル型トランジスタＴＲＰ２のゲートは、ノードＮＤｉａを介して、ｎチャネル型トランジスタＴＲＮ２のゲート及び入力端子ｉｎａに接続されている。

【0053】

ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの一方は、ｎチャネル型トランジスタＴＲＮ２のソース又はドレインの一方、並びに、ノードＮＤｏｔを介して、ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの他方、及び、出力端子ｏｕｔに接続されている。ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの他方は、低電位電源ｖｓｓに接続されている。低電位電源ｖｓｓは、例えば、接地電位である。ｎチャネル型トランジスタのゲートは、ノードＮＤｉｂを介して、ｐチャネル型トランジスタＴＲＰ１のゲート及び入力端子ｉｎｂに接続されている。

【0054】

ｎチャネル型トランジスタＴＲＮ２のソース又はドレインの一方は、ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの一方、並びに、ノードＮＤｏｔを介して、ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの他方及び出力端子ｏｕｔに接続されている。ｎチャネル型トランジスタＴＲＮ２のソース又はドレインの他方は、低電位電源ｖｓｓに接続されている。低電位電源ｖｓｓは、例えば、接地電位である。ｎチャネル型トランジスタＴＲＮ２のゲートはノードＮＤｉａを介して、ｐチャネル型トランジスタＴＲＰ２のゲート及び入力端子ｉｎａに接続されている。

【0055】

図１２は、ＮＯＲゲートの回路記号を示す図である。図１１に示すＮＯＲゲートＮＲは、図１２のように示すことができる。

【0056】

図１３は、実施形態２のＮＯＲゲートの平面図である。図１３に示すＮＯＲゲートＮＲでは、多結晶珪素層の半導体層及び酸化物半導体層の半導体層が、平面視で重畳している。

【0057】

ＮＯＲゲートＮＲのｐチャネル型トランジスタＴＲＰ１は、半導体層ＳＣＳと、ソース電極ＳＥＳ１と、ゲート電極ＧＥＳ１と、を備えている。ｐチャネル型トランジスタＴＲＰ２は、半導体層ＳＣＳと、ゲート電極ＧＥＳ２と、ドレイン電極ＤＥＳ２と、を備えている。ｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２は、半導体層ＳＣＳを共有している。ｐチャネル型トランジスタＴＲＰ１のドレイン電極及びｐチャネル型トランジスタＴＲＰ２のソース電極は設けられていない。半導体層ＳＣＳの領域の内、平面視でゲート電極ＧＥＳ１及びＧＥＳ２の間の領域が、ｐチャネル型トランジスタＴＲＰ１のドレイン領域及びｐチャネル型トランジスタＴＲＰ２のソース領域として機能する。

【0058】

ＮＯＲゲートＮＲのｎチャネル型トランジスタＴＲＮ１は、半導体層ＳＣＯ１と、ソース電極ＳＥＯ１と、ドレイン電極ＤＥＯ１と、を備えている。ｎチャネル型トランジスタＴＲＮ２は、半導体層ＳＣＯ２と、ソース電極ＳＥＯ２と、ドレイン電極ＤＥＯ２と、を備えている。

【0059】

半導体層ＳＣＯ１及びＳＣＯ２は、平面視で、半導体層ＳＣＳに重畳している。ゲート電極ＧＥＯ１は、平面視で、ゲート電極ＧＥＳ１に重畳している。ゲート電極ＧＥＯ２は、平面視で、ゲート電極ＧＥＳ２に重畳している。

【0060】

ｐチャネル型トランジスタＴＲＰ１のソース電極ＳＥＳ１は、コンタクトホールＣＨＳ１を介して、半導体層ＳＣＳに接続されている。ｐチャネル型トランジスタＴＲＰ２のドレイン電極ＤＥＳ２は、コンタクトホールＣＨＤ１を介して、半導体層ＳＣＳに接続されている。

【0061】

ｎチャネル型トランジスタＴＲＮ１のソース電極ＳＥＯ１及びｎチャネル型トランジスタＴＲＮ２のソース電極ＳＥＯ２は、一体形成されており、図示しない低電位電源ｖｓｓに接続されている。ｎチャネル型トランジスタＴＲＮ１のソース電極ＳＥＯ１は、コンタクトホールＣＨＳ２を介して、半導体層ＳＣＯ１に接続されている。

【0062】

ｎチャネル型トランジスタＴＲＮ１のドレイン電極ＤＥＯ１及びｎチャネル型トランジスタＴＲＮ２のドレイン電極ＤＥＯ２は、一体形成されており、出力端子ｏｕｔを構成する。ｎチャネル型トランジスタＴＲＮ１のドレイン電極ＤＥＯ１は、コンタクトホールＣＨＤ２を介して、半導体層ＳＣＯ１に接続されている。

【0063】

ｎチャネル型トランジスタＴＲＮ１のゲート電極ＧＥＯ１は、平面視でソース電極ＳＥＯ１及びドレイン電極ＤＥＯ１の間で、半導体層ＳＣＯ１に重畳している。ゲート電極ＧＥＯ１は、コンタクトホールＣＨＧ１を介して、ゲート電極ＧＥＳ１に接続されている。ゲート電極ＧＥＯ１及びＧＥＳ１は、入力端子ｉｎａを構成する。

【0064】

ｎチャネル型トランジスタＴＲＮ２のソース電極ＳＥＯ２及びｎチャネル型トランジスタＴＲＮ１のソース電極ＳＥＯ１は、一体形成されており、図示しない低電位電源ｖｓｓに接続されている。ｎチャネル型トランジスタＴＲＮ２のソース電極ＳＥＯ２は、コンタクトホールＣＨＳ３を介して、半導体層ＳＣＯ２に接続されている。

【0065】

ｎチャネル型トランジスタＴＲＮ２のドレイン電極ＤＥＯ２及びｎチャネル型トランジスタＴＲＮ１のドレイン電極ＤＥＯ１は、一体形成されており、出力端子ｏｕｔを構成する。ｎチャネル型トランジスタＴＲＮ２のドレイン電極ＤＥＯ２は、コンタクトホールＣＨＤ２を介して、半導体層ＳＣＯ２に接続されている。ドレイン電極ＤＥＯ２は、コンタクトホールＣＨＤ３を介して、ドレイン電極ＤＥＳ２に接続されている。

【0066】

ドレイン電極ＤＥＯ２は、図６と同様、ドレイン電極ＤＥＳ２及び半導体層ＳＣＯ２に接続されていてもよい。あるいは、図８と同様、ドレイン電極ＤＥＳ２を設けず、ドレイン電極ＤＥＯ２が半導体層ＳＣＳ及びＳＣＯ２に接続されていてもよい。

【0067】

ｎチャネル型トランジスタＴＲＮ２のゲート電極ＧＥＯ２は、平面視でソース電極ＳＥＯ２及びドレイン電極ＤＥＯ２の間で、半導体層ＳＣＯ２に重畳している。ゲート電極ＧＥＯ２は、コンタクトホールＣＨＧ２を介して、ゲート電極ＧＥＳ２に接続されている。ゲート電極ＧＥＯ２及びＧＥＳ２は、入力端子ｉｎｂを構成する。

【0068】

実施形態２においても、実施形態１と同様の効果を奏することができる。すなわち、まず第１に、ｎ型の極性を付与する不純物（例えば、リン（Ｐ））を注入する工程が不要となる。よって、注入工程に必要なフォトマスクが不要となる。これにより、ＮＯＲゲートＮＲ、及びこれを有する表示装置ＤＳＰの製造時間及び製造コストを抑えることができる。

【0069】

第２に、酸化物半導体トランジスタ（ｎチャネル型トランジスタＴＲＮ１及びＴＲＮ２）及びｐｏｌｙ－Ｓｉトランジスタ（ｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２）を異なる層に形成することが可能である。これにより、酸化物半導体トランジスタ及びｐｏｌｙ－Ｓｉトランジスタを、重畳して形成することができる。よって、ＮＯＲゲートＮＲが占める面積を減少することができ、ＮＯＲゲートＮＲを含む回路面積を減らすことができる。さらに、これらトランジスタのゲート容量負荷の削減が可能となる。

【0070】

第３に、ｎチャネル型トランジスタＴＲＮ１及びＴＲＮ２、並びに、ｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２を重畳して形成することにより、これらトランジスタのゲートを共通とすることができる。よって、スイッチング応答の速い高性能のＮＯＲゲートＮＲを形成することが可能である。

【0071】

＜実施形態２の構成例１＞
図１４は、実施形態２のＮＯＲゲートの他の構成例を示す平面図である。図１４に示した構成例では、図１３に示した構成例と比較して、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの半導体層が平面視で重畳していない、という点で異なっている。

【0072】

図１４に示すＮＯＲゲートＮＲでは、ｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２の半導体層ＳＣＳ、ｎチャネル型トランジスタＴＲＮ１の半導体層ＳＣＯ１、及びｎチャネル型トランジスタＴＲＮ２の半導体層ＳＣＯ２は、平面視で重畳せず、離間している。

【0073】

ｐチャネル型トランジスタＴＲＰ１のソース電極ＳＥＳ１、ｐチャネル型トランジスタＴＲＰ２のドレイン電極ＤＥＳ２、ｎチャネル型トランジスタＴＲＮ１のゲート電極ＧＥＯ１、及び、ｎチャネル型トランジスタＴＲＮ２のゲート電極ＧＥＯ２は、同層に形成されている。

【0074】

ｎチャネル型トランジスタＴＲＮ１のソース電極ＳＥＯ１は、コンタクトホールＣＨＳ２を介して、半導体層ＳＣＯ１に接続されている。ｎチャネル型トランジスタＴＲＮ１のソース電極ＳＥＯ１は、図示しない低電位電源ｖｓｓに接続されている。ｎチャネル型トランジスタＴＲＮ１のドレイン電極ＤＥＯ１は、コンタクトホールＣＨＤ２を介して、半導体層ＳＣＯ１に接続されている。

【0075】

ｎチャネル型トランジスタＴＲＮ２のソース電極ＳＥＯ２は、コンタクトホールＣＨＳ３を介して、半導体層ＳＣＯ２に接続されている。ｎチャネル型トランジスタＴＲＮ２のソース電極ＳＥＯ２は、図示しない低電位電源ｖｓｓに接続されている。ｎチャネル型トランジスタＴＲＮ２のドレイン電極ＤＥＯ２は、コンタクトホールＣＨＤ３を介して、半導体層ＳＣＯ２に接続されている。

【0076】

ドレイン電極ＤＥＯ１及びＤＥＯ２は、図示しないコンタクトホールを介して、ｐチャネル型トランジスタＴＲＰ２のドレイン電極ＤＥＳ２に接続されている。
本構成例においても、実施形態と同様の構成を有する。

【0077】

［実施形態３］
図１５は、実施形態３のＣＭＯＳ回路の概略的な構成の一例を示す回路図である。図１５に示すＣＭＯＳ回路は、図２に示した構成例と比較して、ｎチャネル型トランジスタ及びｐチャネル型トランジスタでＮＡＮＤゲートを形成する、という点で異なっている。

【0078】

図１５に示すＣＭＯＳ回路は、ＮＡＮＤゲートである。ＮＡＮＤゲートＮＮＤは、ｎチャネル型トランジスタＴＲＮ１及びＴＲＮ２、並びに、ｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２から構成されている。

【0079】

ｐチャネル型トランジスタＴＲＰ１のソース又はドレインの一方は、高電位電源ｖｄｄに接続されている。ｐチャネル型トランジスタＴＲＰ１のソース又はドレインの他方は、ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの他方、並びに、ノードＮＤｏｔを介して、ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの他方、及び、出力端子ｏｕｔに接続されている。

【0080】

ｐチャネル型トランジスタＴＲＰ１のゲートは、ノードＮＤｉｂを介して、ｎチャネル型トランジスタＴＲＮ２のゲート、及び、入力端子ｉｎｂに接続されている。

【0081】

ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの一方は、高電位電源ｖｄｄに接続されている。ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの他方は、ｐチャネル型トランジスタＴＲＰ１のソース又はドレインの他方、並びに、ノードＮＤｏｔを介して、ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの他方及び出力端子ｏｕｔに接続されている。

【0082】

ｐチャネル型トランジスタＴＲＰ２のゲートは、ノードＮＤｉａを介して、ｎチャネル型トランジスタＴＲＮ１のゲート及び入力端子ｉｎａに接続されている。

【0083】

ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの一方は、ｎチャネル型トランジスタＴＲＮ２のソース又はドレインの他方に接続されている。ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの他方は、ノードＮＤｏｔを介して、ｐチャネル型トランジスタＴＲＰ２のソース又はドレインの他方は、ｐチャネル型トランジスタＴＲＰ１のソース又はドレインの他方、及び、出力端子ｏｕｔに接続されている。

【0084】

ｎチャネル型トランジスタＴＲＮ１のゲートは、ノードＮＤｉａを介して、ｐチャネル型トランジスタＴＲＰ２のゲート及び入力端子ｉｎａに接続されている。

【0085】

ｎチャネル型トランジスタＴＲＮ２のソース又はドレインの一方は、低電位電源ｖｓｓに接続されている。ｎチャネル型トランジスタＴＲＮ２のソース又はドレインの他方は、ｎチャネル型トランジスタＴＲＮ１のソース又はドレインの一方に接続されている。

【0086】

ｎチャネル型トランジスタＴＲＮ２のゲートは、ノードＮＤｉｂを介して、ｐチャネル型トランジスタＴＲＰ１のゲート及び入力端子ｉｎｂに接続されている。

【0087】

図１６は、ＮＡＮＤゲートの回路記号を示す図である。図１５に示すＮＡＮＤゲートＮＮＤは、図１６のように示すことができる。

【0088】

図１７は、実施形態３のＮＡＮＤゲートの平面図である。図１７に示すＮＡＮＤゲートＮＮＤ
では、多結晶珪素層の半導体層及び酸化物半導体層の半導体層が、平面視で重畳している。

【0089】

ＮＡＮＤゲートＮＮＤのｐチャネル型トランジスタＴＲＰ１は、半導体層ＳＣＳ１と、ソース電極ＳＥＳ１と、ドレイン電極ＤＥＳ１と、ゲート電極ＧＥＳ１と、を備えている。ソース電極ＳＥＳ１は、コンタクトホールＣＨＳ１を介して、半導体層ＳＣＳ１に接続されている。ドレイン電極ＤＥＳ１は、コンタクトホールＣＨＤ１を介して、半導体層ＳＣＳ１に接続されている。ゲート電極ＧＥＳ１は、平面視でソース電極ＳＥＳ１及びドレイン電極ＤＥＳ１の間で、半導体層ＳＣＳ１に重畳している。

【0090】

ｐチャネル型トランジスタＴＲＰ２は、半導体層ＳＣＳ２と、ソース電極ＳＥＳ２と、ドレイン電極ＤＥＳ２と、ゲート電極ＧＥＳ２と、を備えている。ソース電極ＳＥＳ２は、コンタクトホールＣＨＳ２を介して、半導体層ＳＣＳ２に接続されている。ドレイン電極ＤＥＳ２は、コンタクトホールＣＨＤ２を介して、半導体層ＳＣＳ２に接続されている。ゲート電極ＧＥＳ２は、平面視でソース電極ＳＥＳ２及びドレイン電極ＤＥＳ２の間で、半導体層ＳＣＳ２に重畳している。

【0091】

ＮＡＮＤゲートＮＮＤのｎチャネル型トランジスタＴＲＮ１は、半導体層ＳＣＯと、ソース電極ＳＥＯ１と、ゲート電極ＧＥＯ１と、を備えている。ソース電極ＳＥＯ１は、コンタクトホールＣＨＳ３を介して、半導体層ＳＣＯに接続されている。ソース電極ＳＥＯ１は、低電位電源ｖｓｓに接続されている。

【0092】

ｎチャネル型トランジスタＴＲＮ２は、半導体層ＳＣＯと、ドレイン電極ＤＥＯ２と、ゲート電極ＧＥＯ２と、を備えている。ドレイン電極ＤＥＯ２は、コンタクトホールＣＨＤ３を介して、半導体層ＳＣＯに接続されている。ｎチャネル型トランジスタＴＲＮ１及びＴＲＮ２は、半導体層ＳＣＯを共有している。

【0093】

ドレイン電極ＤＥＯ２は、図６と同様、ドレイン電極ＤＥＳ２及び半導体層ＳＣＯに接続されていてもよい。あるいは、図８と同様、ドレイン電極ＤＥＳ２を設けず、ドレイン電極ＤＥＯ２が半導体層ＳＣＳ２及びＳＣＯに接続されていてもよい。

【0094】

ｎチャネル型トランジスタＴＲＮ１のドレイン電極及びｎチャネル型トランジスタＴＲＮ２のソース電極は設けられていない。半導体層ＳＣＯの領域の内、平面視でゲート電極ＧＥＯ１及びＧＥＯ２の間の領域が、ｎチャネル型トランジスタＴＲＮ１のドレイン領域及びｎチャネル型トランジスタＴＲＮ２のソース領域として機能する。

【0095】

ソース電極ＳＥＳ１及びＳＥＳ２は、一体形成され、高電位電源ｖｄｄに接続されている。ドレイン電極ＤＥＯ２は、コンタクトホールＣＨＤ３を介して、ドレイン電極ＤＥＳ２に接続されている。ドレイン電極ＤＥＯ２は、コンタクトホールＣＨＤ４を介して、ドレイン電極ＤＥＳ１に接続されている。

【0096】

ゲート電極ＧＥＯ１は、平面視でゲート電極ＧＥＳ１に重畳している。ゲート電極ＧＥＯ１は、コンタクトホールＣＨＧ１を介して、ゲート電極ＧＥＳ１に接続されている。ゲート電極ＧＥＳ１及びＧＥＯ１は、入力端子ｉｎａを構成している。

【0097】

ゲート電極ＧＥＯ２は、平面視でゲート電極ＧＥＳ２に重畳している。ゲート電極ＧＥＯ２は、コンタクトホールＣＨＧ２を介して、ゲート電極ＧＥＳ２に接続されている。ゲート電極ＧＥＳ２及びＧＥＯ２は、入力端子ｉｎｂを構成している。

【0098】

一体形成されているソース電極ＳＥＳ１及びＳＥＳ２、並びに、ゲート電極ＧＥＯ１及びＧＥＯ２は、同層に形成されている。

【0099】

実施形態３においても、実施形態１と同様の効果を奏することができる。すなわち、まず第１に、ｎ型の極性を付与する不純物（例えば、リン（Ｐ））を注入する工程が不要となる。よって、注入工程に必要なフォトマスクが不要となる。これにより、ＮＡＮＤゲートＮＮＤ、及びこれを有する表示装置ＤＳＰの製造時間及び製造コストを抑えることができる。

【0100】

第２に、酸化物半導体トランジスタ（ｎチャネル型トランジスタＴＲＮ１及びＴＲＮ２）及びｐｏｌｙ－Ｓｉトランジスタ（ｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２）を異なる層に形成することが可能である。これにより、酸化物半導体トランジスタ及びｐｏｌｙ－Ｓｉトランジスタを、重畳して形成することができる。よって、ＮＡＮＤゲートＮＮＤが占める面積を減少することができ、ＮＡＮＤゲートＮＮＤを含む回路面積を減らすことができる。さらに、これらトランジスタのゲート容量負荷の削減が可能となる。

【0101】

第３に、ｎチャネル型トランジスタＴＲＮ１及びＴＲＮ２、並びに、ｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２を重畳して形成することにより、これらトランジスタのゲートを共通とすることができる。よって、スイッチング応答の速い高性能のＮＡＮＤゲートＮＮＤを形成することが可能である。

【0102】

＜実施形態３の構成例１＞
図１８は、実施形態３におけるＮＡＮＤゲートの他の構成例を示す平面図である。図１８に示した構成例では、図１７に示した構成例と比較して、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの半導体層が平面視で重畳していない、という点で異なっている。

【0103】

図１８に示すＮＡＮＤゲートＮＮＤでは、ｐチャネル型トランジスタＴＲＰ１の半導体層ＳＣＳ１、ｐチャネル型トランジスタＴＲＰ２の半導体層ＳＣＳ２、並びに、ｎチャネル型トランジスタＴＲＮ１及びＴＲＮ２の半導体層ＳＣＯは、平面視で重畳せず、離間している。

【0104】

ｐチャネル型トランジスタＴＲＰ１のソース電極ＳＥＳ１及びドレイン電極ＤＥＳ１、ｐチャネル型トランジスタＴＲＰ２のソース電極ＳＥＳ２及びドレイン電極ＤＥＳ２、ｎチャネル型トランジスタＴＲＮ１のゲート電極ＧＥＯ１、並びに、ｎチャネル型トランジスタＴＲＮ２のゲート電極ＧＥＯ２は、同層に形成されている。

【0105】

ｐチャネル型トランジスタＴＲＰ１のソース電極ＳＥＳ１は、コンタクトホールＣＨＳ１を介して、半導体層ＳＣＳ１に接続されている。ｐチャネル型トランジスタＴＲＰ１のソース電極ＳＥＳ１は、図示しない高電位電源ｖｄｄに接続されている。ｐチャネル型トランジスタＴＲＰ１のドレイン電極ＤＥＳ１は、コンタクトホールＣＨＤ１を介して、半導体層ＳＣＳ１に接続されている。

【0106】

ｐチャネル型トランジスタＴＲＰ２のソース電極ＳＥＳ２は、コンタクトホールＣＨＳ２を介して、半導体層ＳＣＳ２に接続されている。ｐチャネル型トランジスタＴＲＰ２のソース電極ＳＥＯ２は、図示しない高電位電源ｖｄｄに接続されている。ｐチャネル型トランジスタＴＲＰ２のドレイン電極ＤＥＳ２は、コンタクトホールＣＨＤ２を介して、半導体層ＳＣＳ２に接続されている。

【0107】

ゲート電極ＧＥＯ１は、コンタクトホールＣＨＧ１を介して、ゲート電極ＧＥＳ１に接続されている。ゲート電極ＧＥＯ１及びＧＥＳ１は、コンタクトホールＣＨＧ１付近で重畳するのみで、他の領域では重畳しない。

【0108】

ゲート電極ＧＥＯ２は、コンタクトホールＣＨＧ２を介して、ゲート電極ＧＥＳ２に接続されている。ゲート電極ＧＥＯ２及びＧＥＳ２は、コンタクトホールＣＨＧ２付近で重畳するのみで、他の領域では重畳しない。

【0109】

ドレイン電極ＤＥＯ２は、図示しないコンタクトホールを介して、ｐチャネル型トランジスタＴＲＰ１のドレイン電極ＤＥＳ１及びｐチャネル型トランジスタＴＲＰ２のドレイン電極ＤＥＳ２に接続されている。
本構成例においても、実施形態と同様の構成を有する。

【0110】

本開示において、図５及び図７に示すドレイン電極ＤＥＳ及びＤＥＯを、それぞれ、第１ドレイン電極及び第２ドレイン電極ともいう。

【0111】

本開示において、図１３及び図１７に示すｐチャネル型トランジスタＴＲＰ１及びＴＲＰ２を、それぞれ、第１ｐチャネル型トランジスタ及び第２ｐチャネル型トランジスタともいう。また、ｎチャネル型トランジスタＴＲＰＮ１及びＴＲＮ２を、第１ｎチャネル型トランジスタ及び第２ｎチャネル型トランジスタともいう。

【0112】

本開示において、図１３及び図１７に示す、ｐチャネル型トランジスタＴＲＰ２のドレイン電極ＤＥＳ２を、第１ドレイン電極ともいう。ｎチャネル型トランジスタＴＲＮ２のドレイン電極ＤＥＯ２を、第２ドレイン電極ともいう。

【0113】

本開示において、図１３及び図１７に示す、ｐチャネル型トランジスタＴＲＰ１のゲート電極ＧＥＳ１、ｎチャネル型トランジスタＴＲＮ１のゲート電極ＧＥＯ１、ｐチャネル型トランジスタＴＲＰ２のゲート電極ＧＥＳ２、及び、ｎチャネル型トランジスタＴＲＮ２のゲート電極ＧＥＯ２を、それぞれ、第１ゲート電極、第２ゲート電極、第３ゲート電極、及び、第４ゲート電極ともいう。

【0114】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0115】

ＣＨＤ１…コンタクトホール、ＣＨＧ…コンタクトホール、ＣＨＳ１…コンタクトホール、ＤＥＯ…ドレイン電極、ＤＥＳ…ドレイン電極、ＤＳＰ…表示装置、ＧＥＯ…ゲート電極、ＧＥＳ…ゲート電極、ＩＮＶ…インバータ、ＮＮＤ…ＮＡＮＤゲート、ＮＲ…ＮＯＲゲート、ＰＸ…画素、ＳＣＯ…半導体層、ＳＣＳ…半導体層、ＳＥＯ…ソース電極、ＳＥＳ…ソース電極、ＴＲＮ…ｎチャネル型トランジスタ、ＴＲＰ…ｐチャネル型トランジスタ、ｉｎ…入力端子、ｏｕｔ…出力端子、
ｖｄｄ…高電位電源、ｖｓｓ…低電位電源。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】