特開 2024-49779 表示装置及びソースドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024049779

(43)【公開日】2024-04-10

(54)【発明の名称】表示装置及びソースドライバ

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240403BHJP

   G09G 3/36 20060101ALI20240403BHJP

【ＦＩ】

G09G3/20 623B

G09G3/20 611C

G09G3/36

G09G3/20 622B

G09G3/20 612J

G09G3/20 612A

G09G3/20 612L

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022156222

(22)【出願日】2022-09-29

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】石井 宏明

【テーマコード（参考）】

5C006

5C080

【Ｆターム（参考）】

5C006AA16

5C006AF82

5C006BB16

5C006BC03

5C006BC11

5C006BC16

5C006BC20

5C006BF04

5C006BF25

5C006BF27

5C006BF31

5C006BF42

5C006FA32

5C080AA10

5C080BB05

5C080DD08

5C080DD12

5C080EE29

5C080FF11

5C080JJ02

5C080JJ03

5C080JJ04

(57)【要約】

【課題】増幅回路のスルーレートの低下を抑えつつ電流の瞬間的な変動量及びそれに起因するノイズを抑えることが可能な表示装置を提供する。
【解決手段】ソースドライバは、ゲート制御信号を生成するゲート制御部と、ゲート制御信号を増幅して出力する出力バッファと、を含む。出力バッファは、第１電源電圧及び第２電源電圧の印加を受けて動作し、ゲート制御信号を増幅して出力する増幅部と、第１電源電圧を増幅部に供給する第１の供給ラインに設けられた第１の定電流源及び第２電源電圧を増幅部に供給する第２の供給ラインに設けられた第２の定電流源を含む第１の電流制御部と、第１の供給ラインに並列に接続されて増幅部に第１電源電圧を供給しかつ当該供給をオンオフ自在な第３の定電流源及び第２の供給ラインと並列に接続された増幅部に第２電源電圧を供給しかつ当該供給をオンオフ自在な第４の定電流源を含む第２の電流制御部と、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルと、
前記表示パネルに表示する映像を示す映像データ信号を出力する表示コントローラと、
前記複数本のゲート線にゲート信号を供給するゲートドライバと、
前記表示コントローラから前記映像データ信号を受信し、前記映像データ信号に基づいて階調電圧信号を前記複数本のデータ線を介して前記複数個の画素部に供給するとともに、前記ゲートドライバの動作を制御するゲート制御信号を前記ゲートドライバに供給するソースドライバと、
を有し、
前記ソースドライバは、前記ゲート制御信号を生成するゲート制御部と、前記ゲート制御信号を増幅して出力する出力バッファと、を含み、
前記出力バッファは、
第１電源電圧及び第２電源電圧の印加を受けて動作し、前記ゲート制御信号を増幅して出力する増幅部と、
前記第１電源電圧を前記増幅部に供給する第１の供給ラインに設けられた第１の定電流源及び前記第２電源電圧を前記増幅部に供給する第２の供給ラインに設けられた第２の定電流源を含む第１の電流制御部と、
前記第１の供給ラインに並列に接続されて前記増幅部に前記第１電源電圧を供給しかつ当該供給をオンオフ自在な第３の定電流源及び前記第２の供給ラインと並列に接続された前記増幅部に前記第２電源電圧を供給しかつ当該供給をオンオフ自在な第４の定電流源を含む第２の電流制御部と、
を有することを特徴とする表示装置。

【請求項2】

前記ソースドライバは、前記表示コントローラからフレーム同期信号の供給を受け、
前記ゲート制御部は、前記フレーム同期信号に基づいて、前記第３の定電流源及び前記第４の定電流源のオンオフを切り替える切替信号を生成し、前記第２の電流制御部に供給することを特徴とする請求項１に記載の表示装置。

【請求項3】

前記第１の定電流源、前記第２の定電流源、前記第３の定電流源及び前記第４の定電流源は、それぞれ同じ電流能力を有することを特徴とする請求項１に記載の表示装置。

【請求項4】

複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、表示コントローラから映像データ信号の供給を受け、前記映像データ信号に基づいて階調電圧信号を前記複数本のデータ線を介して前記複数個の画素部に供給するとともに、前記複数本のゲート線にゲート信号を供給するゲートドライバの動作を制御するゲート制御信号を前記ゲートドライバに供給するソースドライバであって、
前記ゲート制御信号を生成するゲート制御部と、
前記ゲート制御信号を増幅して出力する出力バッファと、を含み、
前記出力バッファは、
第１電源電圧及び第２電源電圧の印加を受けて動作し、前記ゲート制御信号を増幅して出力する増幅部と、
前記第１電源電圧を前記増幅部に供給する第１の供給ラインに設けられた第１の定電流源及び前記第２電源電圧を前記増幅部に供給する第２の供給ラインに設けられた第２の定電流源を含む第１の電流制御部と、
前記第１の供給ラインに並列に接続されて前記増幅部に前記第１電源電圧を供給しかつ当該供給をオンオフ自在な第３の定電流源及び前記第２の供給ラインと並列に接続された前記増幅部に前記第２電源電圧を供給しかつ当該供給をオンオフ自在な第４の定電流源を含む第２の電流制御部と、
を有することを特徴とするソースドライバ。

【請求項5】

前記ソースドライバは、前記表示コントローラからフレーム同期信号の供給を受け、
前記ゲート制御部は、前記フレーム同期信号に基づいて、前記第３の定電流源及び前記第４の定電流源のオンオフを切り替える切替信号を生成し、前記第２の電流制御部に供給することを特徴とする請求項１に記載のソースドライバ。

【請求項6】

前記第１の定電流源、前記第２の定電流源、前記第３の定電流源及び前記第４の定電流源は、それぞれ同じ電流能力を有することを特徴とする請求項１に記載のソースドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置及びソースドライバに関する。

【背景技術】

【0002】

車載向け等の小型の液晶表示装置において、ゲートドライバと同等の機能をガラス上に実装するＧＩＰ（Gate In Panel）の採用が進んでおり、ＧＩＰの制御信号をソースドライバで生成する事例が増えている。ＧＩＰの制御信号は、従来のソースドライバの出力信号に比べて振幅が大きく、ピーク電流も大きいため、ＥＭＩ（Electro Magnetic Interference）等のノイズが発生する原因となる。

【0003】

このようなノイズの低減を図るため、電流量を制限するためのバッファを出力回路に設ける構成が採用されている。例えば、スイッチング動作する２以上のトランジスタからなるＣＭＯＳ出力回路において、電源ノイズによる誤動作を防止するため、ＣＭＯＳインバータの入力部分に電流駆動能力の弱いインバータを接続することにより、出力端子への電流量を制限する構成が提案されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平５－２９９９８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

電流量を制限するためのバッファを採用した構成では、ノイズ発生の原因となるピーク電流、すなわち電流の瞬間的な変動量を抑えることが出来る。しかし、ピーク電流の抑制と反比例して、出力部を構成する増幅回路のスルーレートが下がり、出力遅延が発生してしまうという問題があった。

【0006】

本発明は上記問題点に鑑みてなされたものであり、増幅回路のスルーレートの低下を抑えつつ電流の瞬間的な変動量及びそれに起因して発生するノイズの大きさを抑えることが可能な表示装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る表示装置は、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルと、前記表示パネルに表示する映像を示す映像データ信号を出力する表示コントローラと、前記複数本のゲート線にゲート信号を供給するゲートドライバと、前記表示コントローラから前記映像データ信号を受信し、前記映像データ信号に基づいて階調電圧信号を前記複数本のデータ線を介して前記複数個の画素部に供給するとともに、前記ゲートドライバの動作を制御するゲート制御信号を前記ゲートドライバに供給するソースドライバと、を有し、前記ソースドライバは、前記ゲート制御信号を生成するゲート制御部と、前記ゲート制御信号を増幅して出力する出力バッファと、を含み、前記出力バッファは、第１電源電圧及び第２電源電圧の印加を受けて動作し、前記ゲート制御信号を増幅して出力する増幅部と、前記第１電源電圧を前記増幅部に供給する第１の供給ラインに設けられた第１の定電流源及び前記第２電源電圧を前記増幅部に供給する第２の供給ラインに設けられた第２の定電流源を含む第１の電流制御部と、前記第１の供給ラインに並列に接続されて前記増幅部に前記第１電源電圧を供給しかつ当該供給をオンオフ自在な第３の定電流源及び前記第２の供給ラインと並列に接続された前記増幅部に前記第２電源電圧を供給しかつ当該供給をオンオフ自在な第４の定電流源を含む第２の電流制御部と、を有することを特徴とする。

【0008】

本発明に係るソースドライバは、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、表示コントローラから映像データ信号の供給を受け、前記映像データ信号に基づいて階調電圧信号を前記複数本のデータ線を介して前記複数個の画素部に供給するとともに、前記複数本のゲート線にゲート信号を供給するゲートドライバの動作を制御するゲート制御信号を前記ゲートドライバに供給するソースドライバであって、前記ゲート制御信号を生成するゲート制御部と、前記ゲート制御信号を増幅して出力する出力バッファと、を含み、前記出力バッファは、第１電源電圧及び第２電源電圧の印加を受けて動作し、前記ゲート制御信号を増幅して出力する増幅部と、前記第１電源電圧を前記増幅部に供給する第１の供給ラインに設けられた第１の定電流源及び前記第２電源電圧を前記増幅部に供給する第２の供給ラインに設けられた第２の定電流源を含む第１の電流制御部と、前記第１の供給ラインに並列に接続されて前記増幅部に前記第１電源電圧を供給しかつ当該供給をオンオフ自在な第３の定電流源及び前記第２の供給ラインと並列に接続された前記増幅部に前記第２電源電圧を供給しかつ当該供給をオンオフ自在な第４の定電流源を含む第２の電流制御部と、を有することを特徴とする。

【発明の効果】

【0009】

本発明に係る表示装置によれば、増幅回路のスルーレートの低下を抑えつつ、電流の瞬間的な変動量及びそれに起因して発生するノイズの大きさを抑えることが可能となる。

【図面の簡単な説明】

【0010】

【図1】本実施例の表示装置の構成を示すブロック図である。

【図2】本実施例のソースドライバの構成を示すブロック図である。

【図3A】ソースドライバ出力の信号波形を示す図である。

【図3B】ゲート制御出力の信号波形を示す図である。

【図4】本実施例の出力バッファの構成を簡略化して示す回路図である。

【図5】本実施例の出力バッファの具体的な構成を示す回路図である。

【図6】本実施例のゲート制御出力及びピーク電流を示す図である。

【図7A】第１の比較例の出力バッファの構成を示す図である。

【図7B】第１の比較例のゲート制御出力及びピーク電流を示す図である。

【図8A】第２の比較例の出力バッファの構成を示す図である。

【図8B】第２の比較例のゲート制御出力及びピーク電流を示す図である。

【発明を実施するための形態】

【0011】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【0012】

図１は、本発明に係る表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示パネル１１、タイミングコントローラ１２、ゲートドライバ１３及びソースドライバ１４を含む。

【0013】

表示パネル１１は、複数の画素部Ｐ_１１～Ｐ_ｎｍ及び画素スイッチＭ_１１～Ｍ_ｎｍ（ｎ，ｍ：２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、各々が水平方向に延伸する走査線であるｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差するように配されたデータ線であるｍ本のソース線ＳＬ１～ＳＬｍと、を有する。画素部Ｐ_１１～Ｐ_ｎｍ及び画素スイッチＭ_１１～Ｍ_ｎｍは、ゲート線ＧＬ１～ＧＬｎ及びソース線ＳＬ１～ＳＬｍの交差部に設けられている。

【0014】

画素スイッチＭ_１１～Ｍ_ｎｍは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。

【0015】

画素部Ｐ_１１～Ｐ_ｎｍは、ソースドライバ１４から映像データに対応した階調電圧（駆動電圧）の供給を受ける。具体的には、ソースドライバ１４から階調電圧信号Ｖｄ１～Ｖｄｍがソース線ＳＬ１～ＳＬｍに出力され、画素スイッチＭ_１１～Ｍ_ｎｍがそれぞれオンのときに、階調電圧信号Ｖｄ１～Ｖｄｍが画素部Ｐ_１１～Ｐ_ｎｍに印加される。これにより、画素部Ｐ_１１～Ｐ_ｎｍの各々の画素電極が充電され、輝度が制御される。

【0016】

画素部Ｐ_１１～Ｐ_ｎｍの各々は、画素スイッチＭ_１１～Ｍ_ｎｍを介してソース線ＳＬ１～ＳＬｍに接続される透明電極と、半導体基板に対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ_１１～Ｐ_ｎｍに印加された階調電圧（駆動電圧）と対向基板電圧との電位差に応じて液晶の透過率が変化することにより、表示が行われる。

【0017】

タイミングコントローラ１２は、映像データＶＳに基づき各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤの系列（シリアル信号）を生成する。また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、一定のクロック周期を有する埋め込みクロック方式のクロック信号ＣＬＫ を生成する。タイミングコントローラ１２は、画素データ片ＰＤの系列とクロック信号ＣＬＫとを一体化したシリアル信号である映像データ信号ＶＤＳを生成し、ソースドライバ１４に供給して映像データの表示制御を行う。映像データ信号ＶＤＳは、所定数のソース線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。

【0018】

本実施例では、各々がｍ個の画素データ片ＰＤからなるｎ個の画素データ片群がシリアルに連続することにより、１フレーム分の映像データ信号ＶＤＳが構成されている。ｎ個の画素データ片群の各々は、それぞれ１水平走査ライン（すなわち、ゲート線ＧＬ１～ＧＬｎの各々）上の画素を供給対象とする階調電圧に対応する画素データ片からなる画素データ片群である。ソースドライバ１４の動作により、ｍ×ｎ個の画素データ片ＰＤに基づいて、ｎ×ｍ個の画素部（すなわち、画素部Ｐ_１１～Ｐ_ｎｍ）を供給対象とする階調電圧信号Ｖｄ１～Ｖｄｍがソース線を介して印加される。

【0019】

また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、映像データ信号ＶＤＳの１フレーム毎のタイミングを示すフレーム同期信号ＦＳを生成し、ソースドライバ１４に供給する。

【0020】

ゲートドライバ１３は、ＧＩＰ（Gate In Panel）技術を用いて、表示パネル１１を構成するガラス基板に実装されている。ゲートドライバ１３は、ソースドライバ１４からゲート制御出力ＧＳの供給を受け、ゲート制御出力ＧＳに含まれるクロックタイミングに基づいて、ゲート信号Ｖｇ１～Ｖｇｎを順次ゲート線ＧＬ１～ＧＬｎに供給する。ゲート信号Ｖｇ１～Ｖｇｎの供給により、画素行毎に画素部Ｐ_１１～Ｐ_ｎｍが選択される。そして、選択された画素部に対して、ソースドライバ１４から階調電圧信号Ｖｄ１～Ｖｄｍが印加されることにより、画素電極への階調電圧の書き込みが行われる。

【0021】

換言すると、ゲートドライバ１３の動作により、ゲート線の伸長方向に沿って（すなわち、横一列に）配置されたｍ個の画素部が、階調電圧信号Ｖｄ１～Ｖｄｍの供給対象として選択される。ソースドライバ１４は、選択された横一列の画素部に対して階調電圧信号Ｖｄ１～Ｖｄｍを印加し、電圧に応じた色を表示させる。階調電圧信号Ｖｄ１～Ｖｄｍの供給対象として選択される横一列分の画素部を選択的に切り替えながら、ソース線の伸長方向（すなわち、縦方向）に繰り返すことにより、１フレーム分の画面表示が行われる。

【0022】

ソースドライバ１４は、タイミングコントローラ１２から映像データ信号ＶＤＳの供給を受け、映像データ信号ＶＤＳに示される階調数に応じた多値レベルの階調電圧に対応する階調電圧信号Ｖｄ１～Ｖｄｍを生成し、ソース線ＳＬ１～ＳＬｍを介して画素部Ｐ_１１～Ｐ_ｎｍに印加する。

【0023】

また、ソースドライバ１４は、フレーム同期信号ＦＳに基づいて、ゲートドライバ１３の動作タイミングを制御するゲート制御出力ＧＳを生成し、ゲートドライバ１３に供給する。

【0024】

図２は、本実施例のソースドライバ１４の構成を示すブロック図である。ソースドライバ１４は、受信部（ＰＬＬ）２１、データ処理部２２、設定レジスタ２３、ソース制御部２４、データラッチ群２５、ＤＡコンバータ２６（ＤＡＣ２６）、ゲート制御部２７及び出力バッファ２８を含む。

【0025】

受信部２１は、タイミングコントローラ１２から供給された映像データ信号ＶＤＳ及びフレーム同期信号ＦＳを受信する。受信部２１は、ＰＬＬ（Phase Locked Loop）回路を含み、映像データ信号ＶＤＳ及びフレーム同期信号ＦＳに基づいて、クロック信号ＣＬＫを生成する。また、受信部２１は、クロック信号ＣＬＫに同期したシリアルのデータ信号ＤＳを生成し、データ処理部２２に供給する。

【0026】

データ処理部２２は、データ信号ＤＳに対してシリアルパラレル変換を行い、パラレルの画素データ片ＰＤを生成してソース制御部２４に供給する。また、データ処理部２２は、データ信号ＤＳに基づいて水平同期信号ＬＳを生成し、ソース制御部２４に供給する。

【0027】

また、データ処理部２２は、クロック信号ＣＬＫに基づいて、ゲートドライバ１３の制御に用いるタイミング制御信号ＴＳを生成し、ゲート制御部２７に供給する。

【0028】

設定レジスタ２３は、ソースドライバ１４の動作に関する設定データを記憶するレジスタ回路である。設定レジスタ２３には、タイミングコントローラ１２からの書き込み動作に応じて、設定データの書き込みが行われる。また、タイミングコントローラ１２による読み出し動作に応じて、設定レジスタ２３に記憶されている各種データのタイミングコントローラ１２への読み出しが行われる。

【0029】

ソース制御部２４は、設定レジスタ２３に格納されている設定データを読み出し、読み出した設定データに基づいて、データラッチ群２５の動作を制御する。例えば、ソース制御部２４は、データ処理部２２から供給されたパラレルの画素データ片ＰＤをデータラッチ群２５に供給し、水平同期信号ＬＳを取り込みクロックとして、データラッチ群２５を構成するデータラッチの各々に画素データ片ＰＤを順次格納させる。

【0030】

データラッチ群２５及びＤＡコンバータ２６は、ソース制御部の制御に応じて階調電圧信号の出力を行う階調電圧出力部である。データラッチ群２５は、画素データ片ＰＤの取り込みを行う複数のラッチ回路から構成されている。当該複数のラッチ回路は、例えば、画素データ片ＰＤを１行分毎に取り込む第１のラッチ回路と、第１のラッチ回路に格納された画素データ片ＰＤを水平同期信号ＬＳの立ち上がりのタイミングに応じて取り込む第２のラッチ回路と、を含む。

【0031】

ＤＡコンバータ２６は、データラッチ群２５から出力された画素データ片ＰＤに対応する階調電圧を選択してデジタルアナログ変換し、アナログの階調電圧信号Ｖｄを生成する。生成されたアナログの階調電圧信号Ｖｄは、出力アンプ（図２では図示を省略）で増幅され、表示パネル１１のソース線ＳＬ１～ＳＬｍに出力される。

【0032】

ゲート制御部２７は、データ処理部２２から供給されたタイミング制御信号ＴＳに基づいてゲート制御信号ＧＣＳを生成し、出力バッファ２８に供給する。また、ゲート制御部２７は、タイミング制御信号ＴＳに基づいて、出力バッファ２８を構成する増幅回路のスルーレートを切り替えるためのスルーレート切り替え信号ＳＷＳを生成し、出力バッファ２８に供給する。

【0033】

出力バッファ２８は、ゲート制御部２７から供給されたゲート制御信号ＧＣＳを増幅し、ゲート制御出力ＧＳとして出力する。ゲート制御出力ＧＳは、ゲートドライバ１３に供給される。

【0034】

図３Ａ及び図３Ｂは、ＤＡコンバータ２６から出力される階調電圧信号Ｖｄの信号波形と出力バッファ２８から出力されるゲート制御出力ＧＳの信号波形とを比較して示す図である。図３Ａに示すように、ソースドライバ１４の出力である階調電圧信号Ｖｄは、±７Ｖの電圧を有する信号である。

【0035】

これに対し、図３Ｂに示すように、ゲート制御出力ＧＳは、－８Ｖ～＋１２Ｖの電圧値をとる信号であり、階調電圧信号Ｖｄと比べて振幅が大きい。このため、ゲート制御出力ＧＳの立ち上がりに応じて発生するピーク電流も大きくなり、ＥＭＩ（Electro Magnetic Interference）等のノイズが発生する原因となる。本実施例の出力バッファ２８は、このようなピーク電流の発生を抑えるための構成を有する。

【0036】

図４は、本実施例の出力バッファ２８の構成を簡略化して示す図である。出力バッファ２８は、増幅回路３１、ベース定電流源３２及び３３、及びブースト用定電流源３４及び３５を含む。

【0037】

増幅回路３１は、入力端にゲート制御信号ＧＣＳの入力を受け、これを増幅した信号をゲート制御出力ＧＳとして出力する。

【0038】

ベース定電流源３２は、増幅回路３１に＋１２Ｖの電源電圧（正側の電源電圧）を供給する電圧供給ラインＬ１に設けられている。ベース定電流源３３は、増幅回路３１に－８Ｖの電源電圧（負側の電源電圧）を供給する電圧供給ラインＬ２に設けられている。ベース定電流源３２及び３３は、ゲート制御出力ＧＳの立ち上がり時に増幅回路３１を流れる電流（以下、ピーク電流と称する）を所定の電流値に制限する機能を有する。すなわち、ベース定電流源３２及び３３は、増幅回路３１を流れる電流を所定レベルに制御する第１の電流制御部である。

【0039】

ブースト用定電流源３４は、＋１２Ｖの電源電圧を供給する電圧供給ラインＬ３に設けられている。ブースト用定電流源３４は、スルーレート切り替え信号ＳＷＳに応じてオン及びオフに制御される。ブースト用定電流源３４がオンになると、電圧供給ラインＬ３が電圧供給ラインＬ１に並列に接続され、＋１２Ｖの電源電圧が電圧供給ラインＬ３及びブースト用定電流源３４を介して増幅回路３１に供給される。ブースト用定電流源３４がオフになると、電圧供給ラインＬ３は増幅回路３１に対して非接続となり、電圧供給ラインＬ３及びブースト用定電流源３４を介した＋１２Ｖの電圧供給は行われない状態となる。

【0040】

ブースト用定電流源３５は、－８Ｖの電源電圧を供給する電圧供給ラインＬ４に設けられている。ブースト用定電流源３５は、スルーレート切り替え信号ＳＷＳに応じてオン及びオフに制御される。ブースト用定電流源３５がオンになると、電圧供給ラインＬ４が電圧供給ラインＬ２に並列に接続され、－８Ｖの電源電圧が電圧供給ラインＬ４及びブースト用定電流源３５を介して増幅回路３１に供給される。ブースト用定電流源３５がオフになると、電圧供給ラインＬ４は増幅回路３１に対して非接続となり、電圧供給ラインＬ４及びブースト用定電流源３５を介した－８Ｖの電圧供給は行われない状態となる。

【0041】

ブースト用定電流源３４及び３５は、スルーレート切り替え信号ＳＷＳに応じてオンとなり、増幅回路３１に接続されることにより、増幅回路３１のピーク電流を所定の電流値に制限する機能を有する。すなわち、ブースト用定電流源３４及び３５は、増幅回路３１を流れる電流を所定レベルに制御する第２の電流制御部である。

【0042】

なお、本実施例では、ベース定電流源３２、ベース定電流源３３、ブースト用定電流源３４及びブースト用定電流源３５は、それぞれ同じ電流能力を有する。すなわち、スルーレート切り替え信号ＳＷＳに基づいてブースト用定電流源３４がオンになり、ブースト用定電流源３４がベース定電流源３２に並列に接続されると、ブースト用定電流源３４がオフの状態と比べて増幅回路３１を流れる電流の電流量は２倍となる。同様に、スルーレート切り替え信号ＳＷＳに基づいてブースト用定電流源３５がオンになり、ブースト用定電流源３５がベース定電流源３３に並列に接続されると、ブースト用定電流源３５がオフの状態と比べて増幅回路３１を流れる電流の電流量は２倍となる。

【0043】

図５は、出力バッファ２８の具体的な構成を示す回路図である。

【0044】

増幅回路３１は、トランジスタＰＭ１及びＮＭ１から構成されている。トランジスタＰＭ１は、第１導電型であるＰチャネル型のＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタ）である。トランジスタＮＭ１は、第２導電型であるＮチャネル型のＭＯＳトランジスタ（すなわち、ＮＭＯＳトランジスタ）である。トランジスタＰＭ１及びＮＭ１の各々のドレインは、ゲート制御出力ＧＳの出力端であるノードｎ１を介して互いに接続されている。

【0045】

トランジスタＰＭ１及びＮＭ１の各々のゲートには、ゲート制御信号ＧＣＳが共通の入力信号として印加される。トランジスタＰＭ１及びＮＭ１は、ゲート制御信号ＧＣＳの信号レベルに応じて相補的にオン及びオフとなる。

【0046】

ベース定電流源３２は、トランジスタＰＭ２から構成されている。トランジスタＰＭ２は、第１導電型であるＰチャネル型のＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタ）である。トランジスタＰＭ２のソースは、＋１２Ｖの電圧供給ラインに接続されている。トランジスタＰＭ２のドレインは、トランジスタＰＭ１のソースに接続されている。トランジスタＰＭ２のゲートには、バイアス電圧ＶＢが印加される。

【0047】

ベース定電流源３３は、トランジスタＮＭ２から構成されている。トランジスタＮＭ２は、第２導電型であるＮチャネル型のＭＯＳトランジスタ（すなわち、ＮＭＯＳトランジスタ）である。トランジスタＮＭ２のソースは、－８Ｖの電圧供給ラインに接続されている。トランジスタＮＭ２のドレインは、トランジスタＮＭ１のソースに接続されている。トランジスタＮＭ２のゲートには、バイアス電圧ＶＡが印加される。

【0048】

ブースト用定電流源３４は、トランジスタＰＭ３から構成されている。トランジスタＰＭ３は、第１導電型であるＰチャネル型のＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタ）である。ブースト用定電流源３４のソースは、＋１２Ｖの電圧供給ラインに接続されている。トランジスタＰＭ３のゲートには、バイアス電圧ＶＢが印加される。トランジスタＰＭ３は、トランジスタＰＭ２と同じサイズ（ゲート幅、ゲート長）を有する。

【0049】

ブースト用定電流源３５は、トランジスタＮＭ３から構成されている。トランジスタＮＭ３は、第２導電型であるＮチャネル型のＭＯＳトランジスタ（すなわち、ＮＭＯＳトランジスタ）である。ブースト用定電流源３５のソースは、－８Ｖの電圧供給ラインに接続されている。トランジスタＮＭ３のゲートには、バイアス電圧ＶＡが印加される。トランジスタＮＭ３は、トランジスタＮＭ２と同じサイズ（ゲート幅、ゲート長）を有する。

【0050】

トランジスタＰＭ１のソースとトランジスタＰＭ３のドレインとの間には、スルーレート切り替えのための切り替えスイッチとしてのトランジスタＰＭ４が設けられている。トランジスタＰＭ４は、第１導電型であるＰチャネル型のＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタ）から構成されている。トランジスタＰＭ４のソースは、トランジスタＰＭ１のソースに接続されている。トランジスタＰＭ４のドレインは、トランジスタＰＭ３のドレインに接続されている。

【0051】

トランジスタＰＭ４のゲートには、インバータＩＮＶを介してスルーレート切り替え信号ＳＷＳが供給される。すなわち、トランジスタＰＭ４は、スルーレート切り替え信号ＳＷＳの信号レベルに応じてオン及びオフとなる。これにより、ブースト用定電流源３４を構成するトランジスタＰＭ３の増幅回路３１への接続及び非接続が切り替わる。

【0052】

また、トランジスタＮＭ１のソースとトランジスタＮＭ３のドレインとの間には、スルーレート切り替えのための切り替えスイッチとしてのトランジスタＮＭ４が設けられている。トランジスタＮＭ４は、第２導電型であるＮチャネル型のＭＯＳトランジスタ（すなわち、ＮＭＯＳトランジスタ）から構成されている。トランジスタＮＭ４のドレインは、トランジスタＮＭ１のソースに接続されている。トランジスタＮＭ４のソースは、トランジスタＮＭ３のドレインに接続されている。

【0053】

トランジスタＮＭ４のゲートには、スルーレート切り替え信号ＳＷＳが供給される。すなわち、トランジスタＮＭ４は、スルーレート切り替え信号ＳＷＳの信号レベルに応じてオン及びオフとなる。これにより、ブースト用定電流源３５を構成するトランジスタＮＭ３の増幅回路３１への接続及び非接続が切り替わる。

【0054】

図６は、スルーレート切替動作時のゲート制御出力及び電流の変化を示す図である。ゲート制御信号ＧＣＳは、時刻ｔ１で立ち上がり、期間ＴＰ１に亘って論理レベル１（Ｈレベル）となる信号である。

【0055】

スルーレート切り替え信号ＳＷＳは、ゲート制御信号ＧＣＳよりも遅れて時刻ｔ２で立ち上がり、期間ＴＰ１よりも短い期間ＴＰ２に亘って論理レベル１（Ｈレベル）となる信号である。

【0056】

時刻ｔ１でゲート制御信号ＧＣＳが立ち上がると、増幅回路３１にはピーク電流が流れる。スルーレート切り替え信号ＳＷＳはＬレベルであり、ブースト用定電流源３４及び３５と増幅回路３１とは非接続の状態となる。このため、ピーク電流ＰＣの値は、ベース定電流源３２及び３３により電流値「Ｉ１」に制御される。

【0057】

続いて時刻ｔ２でスルーレート切り替え信号ＳＷＳが立ち上がると、トランジスタＰＭ４及びＮＭ４がそれぞれオンとなり、ブースト用定電流源３４及び３５が増幅回路３１に接続される。これにより、ピーク電流の値は、電流値「Ｉ２」となる。なお、本実施例ではベース定電流源３２、３３及びブースト用定電流源３４、３５が同じ電流能力を有するため、電流値Ｉ２は、電流値Ｉ１の約２倍の大きさとなる。

【0058】

電流の変動量に着目した場合、電流値０から電流値Ｉ１に変化した際の変動量と、電流値Ｉ１から電流値Ｉ２に変化した際の変動量は同じである。したがって、電流が電流値Ｉ１から電流値Ｉ２に変化した際に発生するノイズの大きさは、電流値０から電流値Ｉ１に変化した際に発生するノイズの大きさと等しい。換言すると、１段階目の電流変化時（０→Ｉ１）及び２段階目の電流変化時（Ｉ１→Ｉ２）には、それぞれ同じ大きさのノイズ発生することになる。

【0059】

このように、本実施例の出力バッファ２８の構成によれば、電流値を０→Ｉ１→Ｉ２と２段階に変化させることで、電流の変動量自体は２倍（Ｉ２＝２×Ｉ１）にしつつ、その変動に起因して発生するノイズの大きさを、電流値を０→Ｉ１に変化させた場合に発生するノイズと同等の大きさに抑えることができる。

【0060】

ゲート制御出力ＧＳは、ゲート制御信号ＧＣＳの立ち上がり及びスルーレート切り替え信号ＳＷＳの信号変化に応じて２段階で変化する信号波形となる。

【0061】

本実施例の出力バッファ２８では、このようにスルーレート切り替え信号ＳＷＳを用いてピーク電流及びゲート制御出力ＧＳを２段階に変化させることにより、増幅回路のスルーレートの低下を抑えつつ、ピーク電流（すなわち電流の瞬間的な変動量）を抑えることができる。これについて、比較例を参照しつつ、以下説明する。

【0062】

図７Ａは、本実施例のようなベース定電流源及びブースト用定電流源のいずれも有しない出力バッファの構成を、第１の比較例として示す図である。第１の比較例の出力バッファでは、定電流源による電流値の制限がかからない。このため、図７Ｂに示すように、増幅回路３１を流れるピーク電流ＰＣは、ゲート制御信号ＧＣＳの立ち上がりに応じて、瞬時に大きな電流値をとる電流波形となる。このようにピーク電流ＰＣの電流値が瞬間的に大きくなるため、第１の比較例の出力バッファでは、ピーク電流ＰＣに起因するノイズが発生する。

【0063】

図８Ａは、ピーク電流ＰＣを抑えるためにベース定電流源３２及び３３を設けた出力バッファの構成を、第２の比較例として示す図である。第２の比較例の出力バッファでは、増幅回路３１にベース定電流源３２及び３３が接続されており、ピーク電流ＰＣの電流値が制限される。このため、図８Ｂに示すように、ピーク電流ＰＣの電流値は小さくなり、電流値の変化が抑えられる。したがって、第１の比較例とは異なり、ピーク電流ＰＣに起因するノイズの発生を抑えることができる。

【0064】

しかしながら、第２の比較例では、ゲート制御出力ＧＳは、ピーク電流の抑制に伴って立ち上がりが鈍り、緩やかに変化する信号波形となる。すなわち、第２の比較例の構成では、ピーク電流ＰＣを抑えることができる反面、増幅回路３１のスルーレートが低下してしまう。

【0065】

これに対し、本実施例の出力バッファ２８では、図６に示すようにピーク電流を２段階に変化させることにより、ゲート制御出力ＧＳを２段階に信号変化させ、その信号波形を定電流源による電流制限がない場合の信号波形に近づけることができる。また、本実施例の出力バッファ２８では、ピーク電流を２段階に変化させることにより、ピーク電流に起因するノイズの発生、すなわち電流の瞬間的な変化に起因するノイズの発生を第２の比較例と同等に抑えることができる。

【0066】

したがって、本実施例の出力バッファ２８によれば、増幅回路３１のスルーレートの低下を抑えつつ、瞬間的な電流の変動量及びそれに起因して発生するノイズの大きさを抑えることができる。

【0067】

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、ベース定電流源３２、３３及びブースト用定電流源３４、３５がそれぞれ同じ電流能力を有する場合を例として説明した。しかし、これとは異なり、例えばトランジスタＰＭ２とＰＭ３、ＮＭ２とＮＭ３を異なるサイズのトランジスタとすることにより、ベース定電流源３２、３３とブースト用定電流源３４、３５とが異なる電流能力を有するように構成してもよい。その際、ブースト用定電流源３４及び３５の電流能力は、ベース定電流源３２及び３３の電流能力よりも低く設定されることが好ましい。そのように電流能力を設定することにより、電流変動に起因するノイズの大きさをベース定電流源のみを有する構成（例えば、上記の第２の比較例）と同程度に抑えることが可能となる。

【符号の説明】

【0068】

１００ 表示装置
１１ 表示パネル
１２ タイミングコントローラ
１３ ゲートドライバ
１４ ソースドライバ
２１ 受信部（ＰＬＬ）
２２ データ処理部
２３ 設定レジスタ
２４ ソース制御部
２５ データラッチ群
２６ ＤＡＣ
２７ ゲート制御部
２８ 出力バッファ
３１ 増幅回路
３２，３３ ベース定電流源
３４，３５ ブースト用定電流源

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8A】

【図8B】