特開 2024-50297 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024050297

(43)【公開日】2024-04-10

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G01R 31/28 20060101AFI20240403BHJP

   H01L 25/07 20060101ALI20240403BHJP

【ＦＩ】

G01R31/28 Y

H01L25/08 Y

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022157097

(22)【出願日】2022-09-29

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】松本 拓也

【テーマコード（参考）】

2G132

【Ｆターム（参考）】

2G132AA14

2G132AB05

2G132AC02

2G132AD07

(57)【要約】

【課題】信号出力回路を駆動する際の駆動力の違いによるチップ間の遅延時間の差を測定可能な半導体装置を提供する。
【解決手段】駆動力が異なる２種類の信号出力回路を第１のチップ及び第２のチップの双方に配置し、駆動力毎に、第１のチップに配置された信号出力回路から出力された後、第１のチップ内で直接入力される信号と、第１のチップに配置された信号出力回路から出力された後、チップに配置された同一駆動力の信号出力回路を介して入力される信号と、の位相を比較する位相比較回路と、第１のチップに配置された信号出力回路から出力され、第２のチップに送信された後、第２のチップ内で直接入力される信号と、第１のチップに配置された信号出力回路から出力され、第２のチップに送信された後、第２のチップに配置された同一の信号出力回路を介して入力される信号と、の位相を比較する位相比較回路と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１のチップと第２のチップとが接合されてなる半導体装置であって、
前記第１のチップ及び前記第２のチップの双方に配置され、第１の駆動力により駆動される第１の信号出力回路と、
前記第１のチップ及び前記第２のチップの双方に配置され、第１の駆動力とは異なる第２の駆動力により駆動される第２の信号出力回路と、
前記第１のチップに配置され、前記第１のチップに配置された前記第１の信号出力回路から出力された後、前記第１のチップ内で直接入力される信号と、前記第１のチップに配置された前記第１の信号出力回路から出力された後、前記第２のチップに配置された前記第１の信号出力回路を介して入力される信号と、の位相を比較する第１の位相比較回路と、
前記第２のチップに配置され、前記第１のチップに配置された前記第１の信号出力回路から出力され、前記第２のチップに送信された後、前記第２のチップ内で直接入力される信号と、前記第１のチップに配置された前記第１の信号出力回路から出力され、前記第２のチップに送信された後、前記第２のチップに配置された前記第１の信号出力回路を介して入力される信号と、の位相を比較する第２の位相比較回路と、
前記第１のチップに配置され、前記第１のチップに配置された前記第２の信号出力回路から出力された後、前記第１のチップ内で直接入力される信号と、前記第１のチップに配置された前記第２の信号出力回路から出力された後、前記第２のチップに配置された前記第２の信号出力回路を介して入力される信号と、の位相を比較する第３の位相比較回路と、
前記第２のチップに配置され、前記第１のチップに配置された前記第２の信号出力回路から出力され、前記第２のチップに送信された後、前記第２のチップ内で直接入力される信号と、前記第１のチップに配置された前記第２の信号出力回路から出力され、前記第２のチップに送信された後、前記第２のチップに配置された前記第２の信号出力回路を介して入力される信号と、の位相を比較する第４の位相比較回路と、を備える
半導体装置。

【請求項2】

前記第１の位相比較回路の比較結果及び前記第２の位相比較回路の比較結果を用いて、前記第１の信号出力回路の出力信号が前記第１のチップと前記第２のチップとの間を移動する際の遅延時間を算出する第１の遅延時間算出部と、
前記第３の位相比較回路の比較結果及び前記第４の位相比較回路の比較結果を用いて、前記第２の信号出力回路の出力信号が前記第１のチップと前記第２のチップとの間を移動する際の遅延時間を算出する第２の遅延時間算出部と、を備える
請求項１に記載の半導体装置。

【請求項3】

前記第１のチップと前記第２のチップとは、ダイ・トゥ・ウエハ接合により接合されている
請求項１に記載の半導体装置。

【請求項4】

前記第１のチップと前記第２のチップとは、ダイ・トゥ・ウエハ接合により接合されている
請求項２に記載の半導体装置。

【請求項5】

各々駆動力が異なる３種類以上の信号出力回路が前記第１のチップ及び前記第２のチップの双方に配置されている場合、
最も小さい駆動力で駆動される信号出力回路を、前記第１の信号出力回路及び前記第２の信号出力回路のうちの一方とし、
最も大きい駆動力で駆動される信号出力回路を、前記第１の信号出力回路及び前記第２の信号出力回路のうちの他方とする
請求項１から４のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

特許文献１には、制御チップ上に複数の被制御チップが積層されている半導体装置において、チップ間の位相差を位相比較回路にて比較することにより遅延時間を検出しているものが開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－０８９００１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来の半導体装置では、信号出力回路を駆動する際の駆動力の違いによるチップ間の遅延時間の差が考慮されていない。

【0005】

本発明は、上記の事情を踏まえ、信号出力回路を駆動する際の駆動力の違いによるチップ間の遅延時間の差を測定可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

第１態様の半導体装置は、第１のチップと第２のチップとが接合されてなる半導体装置であって、前記第１のチップ及び前記第２のチップの双方に配置され、第１の駆動力により駆動される第１の信号出力回路と、前記第１のチップ及び前記第２のチップの双方に配置され、第１の駆動力とは異なる第２の駆動力により駆動される第２の信号出力回路と、前記第１のチップに配置され、前記第１のチップに配置された前記第１の信号出力回路から出力された後、前記第１のチップ内で直接入力される信号と、前記第１のチップに配置された前記第１の信号出力回路から出力された後、前記第２のチップに配置された前記第１の信号出力回路を介して入力される信号と、の位相を比較する第１の位相比較回路と、前記第２のチップに配置され、前記第１のチップに配置された前記第１の信号出力回路から出力され、前記第２のチップに送信された後、前記第２のチップ内で直接入力される信号と、前記第１のチップに配置された前記第１の信号出力回路から出力され、前記第２のチップに送信された後、前記第２のチップに配置された前記第１の信号出力回路を介して入力される信号と、の位相を比較する第２の位相比較回路と、前記第１のチップに配置され、前記第１のチップに配置された前記第２の信号出力回路から出力された後、前記第１のチップ内で直接入力される信号と、前記第１のチップに配置された前記第２の信号出力回路から出力された後、前記第２のチップに配置された前記第２の信号出力回路を介して入力される信号と、の位相を比較する第３の位相比較回路と、前記第２のチップに配置され、前記第１のチップに配置された前記第２の信号出力回路から出力され、前記第２のチップに送信された後、前記第２のチップ内で直接入力される信号と、前記第１のチップに配置された前記第２の信号出力回路から出力され、前記第２のチップに送信された後、前記第２のチップに配置された前記第２の信号出力回路を介して入力される信号と、の位相を比較する第４の位相比較回路と、を備える。

【0007】

第２態様の半導体装置は、第１態様の半導体装置において、前記第１の位相比較回路の比較結果及び前記第２の位相比較回路の比較結果を用いて、前記第１の信号出力回路の出力信号が前記第１のチップと前記第２のチップとの間を移動する際の遅延時間を算出する第１の遅延時間算出部と、前記第３の位相比較回路の比較結果及び前記第４の位相比較回路の比較結果を用いて、前記第２の信号出力回路の出力信号が前記第１のチップと前記第２のチップとの間を移動する際の遅延時間を算出する第２の遅延時間算出部と、を備える。

【0008】

第３態様の半導体装置は、第１態様の半導体装置において、前記第１のチップと前記第２のチップとは、ダイ・トゥ・ウエハ接合により接合されている。

【0009】

第４態様の半導体装置は、第２態様の半導体装置において、前記第１のチップと前記第２のチップとは、ダイ・トゥ・ウエハ接合により接合されている。

【0010】

第５態様の半導体装置は、第１態様から第４態様のいずれかの半導体装置において、各々駆動力が異なる３種類以上の信号出力回路が前記第１のチップ及び前記第２のチップの双方に配置されている場合、最も小さい駆動力で駆動される信号出力回路を、前記第１の信号出力回路及び前記第２の信号出力回路のうちの一方とし、最も大きい駆動力で駆動される信号出力回路を、前記第１の信号出力回路及び前記第２の信号出力回路のうちの他方とする。

【発明の効果】

【0011】

本発明の半導体装置によれば、信号出力回路を駆動する際の駆動力の違いによるチップ間の遅延時間の差を測定することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態の半導体装置の概略構成を示す図である。

【図2】上記半導体装置の回路構成を示す図である。

【図3】信号出力回路を駆動するのに要する駆動力と、信号出力回路から出力された信号がチップ間の移動に伴う遅延時間との関係を示すグラフである。

【発明を実施するための形態】

【0013】

次に、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態の半導体装置１の概略構成を示す図である。図２は、上記半導体装置１の回路構成を示す図である。

【0014】

図１及び図２に示すように、半導体装置１は、第１のチップ１０と第２のチップ２０とがダイ・トゥ・ウエハ接合により接合されてなる。ここで、ダイ・トゥ・ウエハ接合とは、第１のチップ１０と第２のチップ２０とが積層されるとともに、第１のチップ１０に形成された複数の金属パッド１０ａと第２のチップ２０に形成された複数の金属パッド２０ａとが各々直接接触した状態で接合されたものを意味する。

【0015】

半導体装置１は、第１のチップ１０に配置された第１の信号出力回路１１、第２の信号出力回路１２、第１の位相比較回路１３、第３の位相比較回路１４、及び、遅延時間算出部１５と、第２のチップ２０に配置された第１の信号出力回路２１、第２の信号出力回路２２、第２の位相比較回路２３、及び、第４の位相比較回路２４と、を備える。

【0016】

第１の信号出力回路１１、２１は、第１の駆動力により駆動される。第２の信号出力回路１２、２２は、第１の駆動力とは異なる第２の駆動力により駆動される。第１の信号出力回路１１、２１及び第２の信号出力回路１２、２２は、入力された信号に対して何らかの処理を施して出力する回路であって、例えば、バッファ回路、インバータ回路、フリップフロップ回路等とすることができる。

【0017】

本実施形態では、一例として、第１の信号出力回路１１、２１はバッファ回路とし、第２の信号出力回路１２、２２は８段バッファ回路とする。この場合、第１の信号出力回路１１、２１を駆動するのに要する第１の駆動力よりも、第２の信号出力回路１２、２２を駆動するのに要する第２の駆動力の方が高くなる。

【0018】

第１の位相比較回路１３は、第１のチップ１０に配置され、第１のチップ１０に配置された第１の信号出力回路１１から出力された後、第１のチップ１０内で直接入力される信号と、第１のチップ１０に配置された第１の信号出力回路１１から出力された後、第２のチップ２０に配置された第１の信号出力回路２１を介して入力される信号と、の位相を比較することにより、２つの信号間の遅延時間を検出する。

【0019】

第２の位相比較回路２３は、第２のチップ２０に配置され、第１のチップ１０に配置された第１の信号出力回路１１から出力され、第２のチップ２０に送信された後、第２のチップ２０内で直接入力される信号と、第１のチップ１０に配置された第１の信号出力回路１１から出力され、第２のチップ２０に送信された後、第２のチップ２０に配置された第１の信号出力回路２１を介して入力される信号と、の位相を比較することにより、２つの信号間の遅延時間を検出する。

【0020】

第３の位相比較回路１４は、第１のチップ１０に配置され、第１のチップ１０に配置された第２の信号出力回路１２から出力された後、第１のチップ１０内で直接入力される信号と、第１のチップ１０に配置された第２の信号出力回路１２から出力された後、第２のチップ２０に配置された第２の信号出力回路２２を介して入力される信号と、の位相を比較することにより、２つの信号間の遅延時間を検出する。

【0021】

第４の位相比較回路２４は、第２のチップ２０に配置され、第１のチップ１０に配置された第２の信号出力回路１２から出力され、第２のチップ２０に送信された後、第２のチップ２０内で直接入力される信号と、第１のチップ１０に配置された第２の信号出力回路１２から出力され、第２のチップ２０に送信された後、第２のチップ２０に配置された第２の信号出力回路２２を介して入力される信号と、の位相を比較することにより、２つの信号間の遅延時間を検出する。

【0022】

遅延時間算出部１５は、第１の位相比較回路１３の比較結果及び第２の位相比較回路２３の比較結果を用いて、第１の信号出力回路１１、２１の出力信号が第１のチップ１０と第２のチップ２０との間を移動する際の遅延時間を算出する第１の遅延時間算出部、及び、第３の位相比較回路１４の比較結果及び第４の位相比較回路２４の比較結果を用いて、第２の信号出力回路１２、２２の出力信号が第１のチップ１０と第２のチップ２０との間を移動する際の遅延時間を算出する第２の遅延時間算出部として機能する。

【0023】

次に、本実施形態の半導体装置１における遅延時間の算出について、詳細に説明する。

【0024】

図２に示すように、第１の信号出力回路１１、２１であるバッファ回路の遅延時間をＢＵＦＦ１、第１の信号出力回路１１、２１から出力された信号が第１のチップ１０及び第２のチップ２０のチップ間の移動に伴う遅延時間をＤ１とする。

【0025】

また、第２の信号出力回路１２、２２である８段バッファ回路の遅延時間をＢＵＦＦ８、第２の信号出力回路１２、２２から出力された信号が第１のチップ１０及び第２のチップ２０のチップ間の移動に伴う遅延時間をＤ２とする。

【0026】

この場合、第１の位相比較回路１３では、（Ｄ１＋ＢＵＦＦ１＋Ｄ１）分の遅延時間が検出され、第２の位相比較回路２３では、ＢＵＦＦ１分の遅延時間が検出される。

【0027】

遅延時間算出部１５は、第１の位相比較回路１３により検出された遅延時間をＳ１、第２の位相比較回路２３により検出された遅延時間をＳ２としたとき、下記の式（１）に基づいて、第１の信号出力回路１１、２１から出力された信号がチップ間の移動に伴う遅延時間Ｄ１を算出することができる。
Ｄ１＝（Ｓ１－Ｓ２）／２ …（１）

【0028】

また、第３の位相比較回路１４では、（Ｄ２＋ＢＵＦＦ８＋Ｄ２）分の遅延時間が検出され、第４の位相比較回路２４では、ＢＵＦＦ８分の遅延時間が検出される。

【0029】

遅延時間算出部１５は、第３の位相比較回路１４により検出された遅延時間をＳ３、第４の位相比較回路２４により検出された遅延時間をＳ４としたとき、下記の式（２）に基づいて、第２の信号出力回路１２、２２から出力された信号がチップ間の移動に伴う遅延時間Ｄ２を算出することができる。
Ｄ２＝（Ｓ３－Ｓ４）／２ …（２）

【0030】

［変形例］
各々駆動力が異なる３種類以上の信号出力回路が第１のチップ１０及び第２のチップ２０の双方に配置されている場合、最も小さい駆動力で駆動される信号出力回路を、第１の信号出力回路及び第２の信号出力回路のうちの一方とし、最も大きい駆動力で駆動される信号出力回路を、第１の信号出力回路及び第２の信号出力回路のうちの他方としてもよい。

【0031】

図３は、信号出力回路を駆動するのに要する駆動力と、信号出力回路から出力された信号がチップ間の移動に伴う遅延時間との関係を示すグラフである。

【0032】

図３に示すように、最も小さい駆動力Ｐｍｉｎで駆動される信号出力回路から出力された信号がチップ間の移動に伴う遅延時間Ｄ１、及び、最も大きい駆動力Ｐｍａｘで駆動される信号出力回路から出力された信号がチップ間の移動に伴う遅延時間Ｄ２を取得し、両者の間を線形補完することにより、両者の中間の駆動力で駆動される信号出力回路から出力された信号がチップ間の移動に伴う遅延時間を推定することができる。

【0033】

また、第１のチップ１０と第２のチップ２０とは、ダイ・トゥ・ウエハ接合に限らず、他の方式により接合されていてもよい。

【0034】

また、上記実施形態では、遅延時間算出部１５を第１のチップ１０に配置したが、遅延時間算出部１５を第２のチップ２０に配置してもよいし、半導体装置１の外部に配置してもよい。

【0035】

また、上記実施形態では、１つの遅延時間算出部１５を第１の遅延時間算出部と第２の遅延時間算出部の両方として機能するように構成したが、第１の遅延時間算出部と第２の遅延時間算出部とを個別に構成してもよい。

【符号の説明】

【0036】

１ 半導体装置
１０ 第１のチップ
１０ａ 金属パッド
１１、２１ 第１の信号出力回路
１２、２２ 第２の信号出力回路
１３ 第１の位相比較回路
１４ 第３の位相比較回路
１５ 遅延時間算出部
２０ 第２のチップ
２０ａ 金属パッド
２３ 第２の位相比較回路
２４ 第４の位相比較回路

【図1】

【図2】

【図3】