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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024050374
(43)【公開日】2024-04-10
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20240403BHJP
H01L 29/786 20060101ALI20240403BHJP
H01L 21/8238 20060101ALI20240403BHJP
H01L 21/8234 20060101ALI20240403BHJP
H01L 27/088 20060101ALI20240403BHJP
【ＦＩ】
H01L27/04 H
H01L29/78 618B
H01L29/78 613Z
H01L27/092 A
H01L27/088 E
H01L27/088 331E
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2022210337
(22)【出願日】2022-12-27
(31)【優先権主張番号】P 2022156545
(32)【優先日】2022-09-29
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】715010864
【氏名又は名称】エイブリック株式会社
(72)【発明者】
【氏名】冨岡 勉
(72)【発明者】
【氏名】原田 博文
【テーマコード（参考）】
5F038
5F048
5F110
【Ｆターム（参考）】
5F038AZ08
5F038BH16
5F038CA16
5F038EZ20
5F048AC01
5F048AC03
5F048BA01
5F048BA16
5F048BD10
5F048CB01
5F048CB03
5F048CB04
5F048CB10
5F110AA23
5F110BB09
5F110BB11
5F110CC07
5F110GG01
5F110NN02
5F110NN74
5F110QQ19
(57)【要約】
【課題】チップ面積の増加を抑制し、かつ出力トランジスタの温度上昇による誤動作の発生を抑制することができる半導体装置の提供。
【解決手段】
半導体装置１０は、Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１の表面に形成された出力トランジスタ１４０と、出力トランジスタ１４０よりも上層に形成された第１の絶縁膜１０３と、第１の絶縁膜１０３の上に形成された金属配線膜１４６、１４７と、第１の絶縁膜１０３及び前記金属配線膜１４６、１４７の上に形成された第２の絶縁膜１０４と、第２の絶縁膜１０４の上に形成された感熱素子１１０ａとを有し、感熱素子１１０ａは、酸化物半導体膜を用いた薄膜トランジスタとした。
【選択図】図１
【解決手段】
半導体装置１０は、Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１の表面に形成された出力トランジスタ１４０と、出力トランジスタ１４０よりも上層に形成された第１の絶縁膜１０３と、第１の絶縁膜１０３の上に形成された金属配線膜１４６、１４７と、第１の絶縁膜１０３及び前記金属配線膜１４６、１４７の上に形成された第２の絶縁膜１０４と、第２の絶縁膜１０４の上に形成された感熱素子１１０ａとを有し、感熱素子１１０ａは、酸化物半導体膜を用いた薄膜トランジスタとした。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の表面に形成された出力トランジスタと、
前記出力トランジスタよりも上層に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された金属配線膜と、
前記第１の絶縁膜及び前記金属配線膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された感熱素子と、
を有し、
前記感熱素子は、酸化物半導体膜を用いた薄膜トランジスタであることを特徴とする半導体装置。
前記半導体基板の表面に形成された出力トランジスタと、
前記出力トランジスタよりも上層に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された金属配線膜と、
前記第１の絶縁膜及び前記金属配線膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された感熱素子と、
を有し、
前記感熱素子は、酸化物半導体膜を用いた薄膜トランジスタであることを特徴とする半導体装置。
【請求項2】
前記感熱素子は、並列に接続された前記薄膜トランジスタを複数個備え、平面視において、前記出力トランジスタの面積よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項3】
前記感熱素子は、平面視において前記出力トランジスタの少なくとも一部が重なる位置に配置されていることを特徴とする請求項１又は２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
ＬＤＯやＤＣ－ＤＣコンバータなど、電子機器へ数１００ｍＡ以上の大電流を供給する半導体装置は、その電流を制御するための出力トランジスタを備えている。出力トランジスタにそのような大電流が流れると、その電流量とチャネル抵抗の積に基づくジュール熱が発生する場合がある。このような場合には、出力トランジスタの温度が上昇し、半導体装置は意図しない誤動作が発生するときがある。
この出力トランジスタの温度上昇による半導体装置の誤動作の発生を抑制するため、大電流を供給する半導体装置は、一定の温度上昇を検知する感熱素子を備えることが多い。そして、この感熱素子の検出信号を元に出力トランジスタの動作を制御する過熱保護回路によって出力トランジスタの誤動作の発生を抑制する。
この出力トランジスタの温度上昇による半導体装置の誤動作の発生を抑制するため、大電流を供給する半導体装置は、一定の温度上昇を検知する感熱素子を備えることが多い。そして、この感熱素子の検出信号を元に出力トランジスタの動作を制御する過熱保護回路によって出力トランジスタの誤動作の発生を抑制する。
【0003】
感熱素子の一例としては、出力トランジスタの上に絶縁膜を形成し、その上に多結晶シリコンダイオードを形成するものが提案されている（例えば、特許文献１など参照）。この感熱素子は、多結晶シリコンダイオードの順方向に一定の電流を流した時の順方向電圧が、温度に依存して変化することを検出して出力トランジスタの動作を制御することで、半導体装置の誤動作の発生を抑制している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平８－２３６７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一つの側面では、チップ面積の増加を抑制し、かつ出力トランジスタの温度上昇による誤動作の発生を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一実施形態における半導体装置は、
半導体基板と、
前記半導体基板に形成された出力トランジスタと、
前記出力トランジスタの上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された金属層と、
前記第１の絶縁膜及び前記金属層の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された感熱素子と、
を有し、
前記感熱素子は、酸化物半導体膜を用いた薄膜トランジスタである。
半導体基板と、
前記半導体基板に形成された出力トランジスタと、
前記出力トランジスタの上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された金属層と、
前記第１の絶縁膜及び前記金属層の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された感熱素子と、
を有し、
前記感熱素子は、酸化物半導体膜を用いた薄膜トランジスタである。
【発明の効果】
【0007】
本発明の一つの側面によれば、チップ面積の増加を抑制し、かつ出力トランジスタの温度上昇による誤動作の発生を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
本発明の一実施形態における半導体装置は、以下の知見に基づくものである。
特許文献１に記載された感熱素子は、多結晶シリコンダイオードを用いるため、多結晶シリコン膜の形成時の熱により融点が比較的低い金属配線膜に影響を及ぼさないよう、金属配線膜よりも下層に多結晶シリコンダイオードを形成する場合が多い。このような場合には、出力トランジスタを他の半導体素子などと接続する金属配線膜やコンタクトホールの形成予定領域を避けて、多結晶シリコンダイオードを配置するときがある。その結果、平面視において、多結晶シリコンダイオードを出力トランジスタと離間して別の領域に形成すると、出力トランジスタの温度検出精度が低下してしまう。
特許文献１に記載された感熱素子は、多結晶シリコンダイオードを用いるため、多結晶シリコン膜の形成時の熱により融点が比較的低い金属配線膜に影響を及ぼさないよう、金属配線膜よりも下層に多結晶シリコンダイオードを形成する場合が多い。このような場合には、出力トランジスタを他の半導体素子などと接続する金属配線膜やコンタクトホールの形成予定領域を避けて、多結晶シリコンダイオードを配置するときがある。その結果、平面視において、多結晶シリコンダイオードを出力トランジスタと離間して別の領域に形成すると、出力トランジスタの温度検出精度が低下してしまう。
【0010】
そこで、本発明の一実施形態における半導体装置は、感熱素子形成時の熱が金属配線膜に影響を及ぼさないよう、感熱素子を４００℃以下の低温で形成できる酸化物半導体膜を用いた薄膜トランジスタとし、金属配線膜よりも上層に形成するようにした。
これにより、この半導体装置は、平面視において、出力トランジスタと重なる位置に配置でき、出力トランジスタとの距離を近くすることで温度検出精度が向上し、誤動作の発生を抑制することができる。
これにより、この半導体装置は、平面視において、出力トランジスタと重なる位置に配置でき、出力トランジスタとの距離を近くすることで温度検出精度が向上し、誤動作の発生を抑制することができる。
【0011】
以下、図面を参照しながら本発明を実施するための各実施形態について詳細に説明する。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
【0012】
（第１の実施形態）
図１は、第１の実施形態における半導体装置を示す概略回路図である。
第１の実施形態における半導体装置１０は、大電流を供給するため、一部が発熱するものである。この半導体装置１０は、過熱保護回路３０と、出力トランジスタであるＰ型ＭＯＳトランジスタ１４０とを有する。
過熱保護回路３０は、電流源１５０と、薄膜トランジスタ１１０ａと、基準電圧源１２０と、コンパレータ１３０とを有する。
過熱保護回路３０は、Ｐ型ＭＯＳトランジスタ１４０の温度上昇を検出すると、Ｐ型ＭＯＳトランジスタ１４０をオフにして出力電流を遮断する機能を有する。
図１は、第１の実施形態における半導体装置を示す概略回路図である。
第１の実施形態における半導体装置１０は、大電流を供給するため、一部が発熱するものである。この半導体装置１０は、過熱保護回路３０と、出力トランジスタであるＰ型ＭＯＳトランジスタ１４０とを有する。
過熱保護回路３０は、電流源１５０と、薄膜トランジスタ１１０ａと、基準電圧源１２０と、コンパレータ１３０とを有する。
過熱保護回路３０は、Ｐ型ＭＯＳトランジスタ１４０の温度上昇を検出すると、Ｐ型ＭＯＳトランジスタ１４０をオフにして出力電流を遮断する機能を有する。
【0013】
半導体装置１０は、ＶＤＤ端子－ＶＳＳ端子間に電源電圧が印加される。
電流源１５０は、薄膜トランジスタ１１０aのドレインＤに電流を供給する。薄膜トランジスタ１１０ａのゲートＧ１はドレインＤと接続されている。コンパレータ１３０は、薄膜トランジスタ１１０aのドレインＤの電圧ＶＤと基準電圧Ｖｒｅｆとを比較し、比較結果に応じた検出信号をＰ型ＭＯＳトランジスタ１４０のゲートＧ２に入力する。
電流源１５０は、薄膜トランジスタ１１０aのドレインＤに電流を供給する。薄膜トランジスタ１１０ａのゲートＧ１はドレインＤと接続されている。コンパレータ１３０は、薄膜トランジスタ１１０aのドレインＤの電圧ＶＤと基準電圧Ｖｒｅｆとを比較し、比較結果に応じた検出信号をＰ型ＭＯＳトランジスタ１４０のゲートＧ２に入力する。
【0014】
通常は、薄膜トランジスタ１１０aのドレインＤの電圧ＶＤの方が基準電圧Ｖｒｅｆより高いが、Ｐ型ＭＯＳトランジスタ１４０が発熱し、薄膜トランジスタ１１０aが所定の温度になると、ドレインＤの電圧ＶＤが基準電圧Ｖｒｅｆより低くなる。それにより、コンパレータ１３０の出力が反転し、ハイレベルを出力する。コンパレータ１３０の出力はＰ型ＭＯＳトランジスタ１４０のゲートＧ２に接続しているので、Ｐ型ＭＯＳトランジスタ１４０をオフにして出力電流を遮断する。
【0015】
図２は、第１の実施形態における半導体装置が有する薄膜トランジスタと出力トランジスタの概略断面図である。
半導体装置１０は、Ｐ型半導体基板１０１と、Ｎ型ウェル領域１０２と、Ｐ型ＭＯＳトランジスタ１４０と、Ｎ型ＭＯＳトランジスタ１２１、１５１と、絶縁膜１０３と、金属配線膜１４６、１４７と、絶縁膜１０４と、薄膜トランジスタ１１０ａとを備える。
半導体装置１０は、Ｐ型半導体基板１０１と、Ｎ型ウェル領域１０２と、Ｐ型ＭＯＳトランジスタ１４０と、Ｎ型ＭＯＳトランジスタ１２１、１５１と、絶縁膜１０３と、金属配線膜１４６、１４７と、絶縁膜１０４と、薄膜トランジスタ１１０ａとを備える。
【0016】
半導体基板としてのＰ型半導体基板１０１は、ウエハ状のＰ型シリコン半導体基板である。
Ｎ型ウェル領域１０２は、Ｐ型半導体基板１０１の表面における所定の範囲にＮ型不純物を注入して形成されている。
Ｎ型ウェル領域１０２は、Ｐ型半導体基板１０１の表面における所定の範囲にＮ型不純物を注入して形成されている。
【0017】
出力トランジスタであるＰ型ＭＯＳトランジスタ１４０は、Ｎ型ウェル領域１０２の表面及びその近傍に形成されている。このＰ型ＭＯＳトランジスタ１４０は、大電流を供給するため発熱する。
Ｐ型ＭＯＳトランジスタ１４０は、Ｐ＋ソース領域１４１ａと、Ｐ＋ドレイン領域１４２ａと、ゲート絶縁膜１４３ａと、ゲート電極１４４ａとにより形成されている。
Ｐ＋ソース領域１４１ａ及びＰ＋ドレイン領域１４２ａは、平面視した際にゲート電極１４４ａを挟むように形成されている。
Ｐ型ＭＯＳトランジスタ１４０は、Ｐ＋ソース領域１４１ａと、Ｐ＋ドレイン領域１４２ａと、ゲート絶縁膜１４３ａと、ゲート電極１４４ａとにより形成されている。
Ｐ＋ソース領域１４１ａ及びＰ＋ドレイン領域１４２ａは、平面視した際にゲート電極１４４ａを挟むように形成されている。
【0018】
Ｎ型ＭＯＳトランジスタ１２１、１５１は、Ｐ型半導体基板１０１の表面に形成されている。このＮ型ＭＯＳトランジスタ１２１は、過熱保護回路３０の基準電圧源１２０の一部である。また、Ｎ型ＭＯＳトランジスタ１５１は、過熱保護回路３０の電流源１５０の一部である。
【0019】
第１の絶縁膜としての絶縁膜１０３は、Ｐ型ＭＯＳトランジスタ１４０の上層に形成されている。絶縁膜１０３は、Ｎ型ウェル領域１０２、Ｐ＋ソース領域１４１ａ及びＰ＋ドレイン領域１４２ａを含むＰ型半導体基板１０１の上面全域を覆うように形成されている。
【0020】
金属配線膜１４６、１４７は、絶縁膜１０３の上にアルミニウム合金で形成されている。この金属配線１４６、１４７は、一端がコンタクトホール１４５を介してＰ＋ソース領域１４１ａ及びＰ＋ドレイン領域１４２ａにそれぞれ接続されている。また、金属配線膜１４６、１４７の他端は、それぞれＰ＋ソース領域１４１ａ及びＰ＋ドレイン領域１４２ａから半導体装置１０内の他の図示しない半導体素子などに接続さていれる。
【0021】
第２の絶縁膜としての絶縁膜１０４は、金属配線膜１４６、１４７の上面及び側面を覆うように、絶縁膜１０３の上面全域に形成されている。この絶縁膜１０４は、エッチバックやＣＭＰ（Chemical Mechanical Polishing）法で平坦化されている。
【0022】
感熱素子である薄膜トランジスタ１１０aは、第２の絶縁膜１０４の上に形成されており、Ｐ型ＭＯＳトランジスタ１４０の上方に位置する。
薄膜トランジスタ１１０aは、ゲート電極１１１ａ、第３の絶縁膜としての絶縁膜１０５、酸化物半導体膜１１２ａ、ドレイン電極１１３ａ及びソース電極１１４ａを備えており、酸化物半導体１１２ａの上にはパッシベーション膜１６が設けられている。
薄膜トランジスタ１１０aは、ゲート電極１１１ａ、第３の絶縁膜としての絶縁膜１０５、酸化物半導体膜１１２ａ、ドレイン電極１１３ａ及びソース電極１１４ａを備えており、酸化物半導体１１２ａの上にはパッシベーション膜１６が設けられている。
【0023】
薄膜トランジスタ１１０ａは、Ｐ型ＭＯＳトランジスタ１４０が発熱し、酸化物半導体１１２ａの温度が上昇すると、ソース－ドレイン間に流れる電流が変化するため、発熱を検知することができる。
ここで薄膜トランジスタ１１０ａは、平面視において、Ｐ型ＭＯＳトランジスタ１４０のＰ＋ソース領域１４１ａ、Ｐ＋ドレイン領域１４２ａ、ゲート電極１４４ａの、少なくとも一部と重なるように配置することで、発熱を検知する温度検出精度を高めることができる。
ここで薄膜トランジスタ１１０ａは、平面視において、Ｐ型ＭＯＳトランジスタ１４０のＰ＋ソース領域１４１ａ、Ｐ＋ドレイン領域１４２ａ、ゲート電極１４４ａの、少なくとも一部と重なるように配置することで、発熱を検知する温度検出精度を高めることができる。
【0024】
この薄膜トランジスタ１１０aには４００℃以下の低温で形成できる酸化物半導体１１２ａを用いることで、製造時の熱処理の温度を低くすることができるため、その下層に存在するアルミニウム合金（融点６６０℃程度）の金属配線膜１４６、１４７を含む各種回路に対し、熱処理の影響を低減できる。これにより、出力トランジスタであるＰ型ＭＯＳトランジスタ１４０の上方に薄膜トランジスタ１１０aの少なくとも一部を重ねるように形成することができるため、チップ面積を削減することができる。
【0025】
本実施形態における半導体装置１０によれば、感熱素子である薄膜トランジスタ１１０ａをＰ型ＭＯＳトランジスタ１４０の上に形成しているので、チップ面積の増加を抑制し、かつ大電流を供給する出力トランジスタの発熱を検知する温度検出精度を高めることができる。
【0026】
本実施形態では、酸化物半導体を用いた薄膜トランジスタを感熱素子とすることで、金属配線および第２の絶縁膜１０４の上層に配置することを特徴とする。このため、出力トランジスタを他の半導体素子などと接続する金属配線やコンタクトホールと平面視において重なるように感熱素子を配置することが可能となり、チップ面積の増大を抑制することができる。また、平面視において出力トランジスタと重なるように配置することで、出力トランジスタの発熱を検知する温度検出精度を高めることができる。
【0027】
（第２の実施形態）
図３は、第２の実施形態における半導体装置を示す概略回路図である。
第２の実施形態における半導体装置２０は、過熱保護回路４０と、出力トランジスタであるＰ型ＭＯＳトランジスタ２４０とを有する。
図３は、第２の実施形態における半導体装置を示す概略回路図である。
第２の実施形態における半導体装置２０は、過熱保護回路４０と、出力トランジスタであるＰ型ＭＯＳトランジスタ２４０とを有する。
【0028】
過熱保護回路４０は、薄膜トランジスタ２１０ａ、２１０ｂ及び２１０ｃを備えている。
薄膜トランジスタ２１０ａ、２１０ｂ、２１０ｃは、並列に接続されており、各薄膜トランジスタに流れる電流の和で、電圧ＶＤが決まる。その他は、第１の実施形態と同様である。
薄膜トランジスタ２１０ａ、２１０ｂ、２１０ｃは、並列に接続されており、各薄膜トランジスタに流れる電流の和で、電圧ＶＤが決まる。その他は、第１の実施形態と同様である。
【0029】
図４は、第２の実施形態における半導体装置が有する薄膜トランジスタと出力トランジスタの概略断面図である。
第２の実施形態における半導体装置２０は、出力トランジスタであるＰ型ＭＯＳトランジスタ２４０は、ソース領域２４１ａ、ドレイン領域２４２及びゲート電極２４３ａを複数配置しており、感熱素子である薄膜トランジスタ２１０ａ、２１０ｂ、２１０ｃを備えている。
第２の実施形態における半導体装置２０は、出力トランジスタであるＰ型ＭＯＳトランジスタ２４０は、ソース領域２４１ａ、ドレイン領域２４２及びゲート電極２４３ａを複数配置しており、感熱素子である薄膜トランジスタ２１０ａ、２１０ｂ、２１０ｃを備えている。
【0030】
薄膜トランジスタ全体の幅Ｓは、Ｐ型ＭＯＳトランジスタ２４０の幅よりも大きく、Ｐ型ＭＯＳトランジスタ２４０の奥行きよりも大きい。薄膜トランジスタ全体の面積は、Ｐ型ＭＯＳトランジスタ２４０より大きく、Ｐ型ＭＯＳトランジスタ２４０の上面全体を覆うように配置されている。その他は、第１の実施形態と同様である。
【0031】
特許文献１に記載された感熱素子は、出力トランジスタと隣接する横方向からの熱拡散のみを元に温度を推定するに過ぎない。
一方、第二の実施形態の感熱素子は、出力トランジスタの上面からの縦方向の熱拡散のみならず、出力トランジスタの全ての方向の辺からの熱拡散を含めて温度を推定する事ができる。従って、第二の実施形態の感熱素子は、いずれの箇所において異常な発熱が発生した場合においても温度変動を高精度に検出できるという効果を有する。
一方、第二の実施形態の感熱素子は、出力トランジスタの上面からの縦方向の熱拡散のみならず、出力トランジスタの全ての方向の辺からの熱拡散を含めて温度を推定する事ができる。従って、第二の実施形態の感熱素子は、いずれの箇所において異常な発熱が発生した場合においても温度変動を高精度に検出できるという効果を有する。
【0032】
以上説明したように、本発明の一実施形態における半導体装置は、半導体基板の表面に形成された出力トランジスタよりも上層に、第１の絶縁膜、金属配線膜、第２の絶縁膜及び感熱素子の順に形成されている。この感熱素子は、酸化物半導体膜を用いた薄膜トランジスタとした。これにより、この半導体装置は、出力トランジスタの上方に感熱素子を配置できるため、チップ面積の増加を抑制し、かつ大電流を供給する出力トランジスタの温度上昇による誤動作の発生を抑制することができる。
【0033】
なお、金属配線膜は、各実施形態では１つの層に形成するようにしたが、これに限ることなく複数の層に形成するようにしてもよい。
また、各実施形態では、熱源として大電流を供給するための出力トランジスタとしたが、これに限ることなく、動作時に発熱するものであればよい。
また、各実施形態では、熱源として大電流を供給するための出力トランジスタとしたが、これに限ることなく、動作時に発熱するものであればよい。
【符号の説明】
【0034】
１０、２０ 半導体装置
３０、４０ 過熱保護回路
１０１ Ｐ型半導体基板
１０２ Ｎ型ウェル領域
１０３ 絶縁膜（第１の絶縁膜）
１０４ 絶縁膜（第２の絶縁膜）
１０５ 絶縁膜（第３の絶縁膜）
１０６ パッシベーション膜
１１０ａ、２１０ａ、２１０ｂ、２１０ｃ 薄膜トランジスタ（感熱素子）
１１１ａ、２１１ａ、２１１ｂ、２１１ｃ 薄膜トランジスタのゲート電極
１１２ａ、２１２ａ、２１２ｂ、２１２ｃ 酸化物半導体膜
１１３ａ、２１３ａ 薄膜トランジスタのドレイン電極
１１４ａ、２１４ａ、２１４ｃ 薄膜トランジスタのソース電極
１２０ 基準電圧源
１３０ コンパレータ
１４０、２４０ Ｐ型ＭＯＳトランジスタ（出力トランジスタ）
１４１ａ、２４１ａ Ｐ型ＭＯＳトランジスタのソース領域
１４２ａ、２４２ａ Ｐ型ＭＯＳトランジスタのドレイン領域
１４３ａ、２４３ａ Ｐ型ＭＯＳトランジスタのゲート絶縁膜
１４４ａ、２４４ａ Ｐ型ＭＯＳトランジスタのゲート電極
１４５ コンタクトホール
１４６、１４７ 金属配線膜
１５０ 電流源
Ｖｒｅｆ 基準電圧
３０、４０ 過熱保護回路
１０１ Ｐ型半導体基板
１０２ Ｎ型ウェル領域
１０３ 絶縁膜（第１の絶縁膜）
１０４ 絶縁膜（第２の絶縁膜）
１０５ 絶縁膜（第３の絶縁膜）
１０６ パッシベーション膜
１１０ａ、２１０ａ、２１０ｂ、２１０ｃ 薄膜トランジスタ（感熱素子）
１１１ａ、２１１ａ、２１１ｂ、２１１ｃ 薄膜トランジスタのゲート電極
１１２ａ、２１２ａ、２１２ｂ、２１２ｃ 酸化物半導体膜
１１３ａ、２１３ａ 薄膜トランジスタのドレイン電極
１１４ａ、２１４ａ、２１４ｃ 薄膜トランジスタのソース電極
１２０ 基準電圧源
１３０ コンパレータ
１４０、２４０ Ｐ型ＭＯＳトランジスタ（出力トランジスタ）
１４１ａ、２４１ａ Ｐ型ＭＯＳトランジスタのソース領域
１４２ａ、２４２ａ Ｐ型ＭＯＳトランジスタのドレイン領域
１４３ａ、２４３ａ Ｐ型ＭＯＳトランジスタのゲート絶縁膜
１４４ａ、２４４ａ Ｐ型ＭＯＳトランジスタのゲート電極
１４５ コンタクトホール
１４６、１４７ 金属配線膜
１５０ 電流源
Ｖｒｅｆ 基準電圧
【図1】
【図2】
【図3】
【図4】
