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特開2024-50746電界抑制が向上させられた高電圧半導体装置を製作する方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024050746

(43)【公開日】2024-04-10

(54)【発明の名称】電界抑制が向上させられた高電圧半導体装置を製作する方法

(51)【国際特許分類】

H01L 21/336 20060101AFI20240403BHJP

H01L 29/12 20060101ALI20240403BHJP

H01L 29/78 20060101ALI20240403BHJP

H01L 29/06 20060101ALI20240403BHJP

H01L 21/301 20060101ALI20240403BHJP

【ＦＩ】

H01L29/78 658J

H01L29/78 652T

H01L29/78 652N

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 652Q

H01L21/78 F

【審査請求】有

【請求項の数】24

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024014098

(22)【出願日】2024-02-01

(62)【分割の表示】P 2021533648の分割

【原出願日】2019-12-12

(31)【優先権主張番号】16/221,033

(32)【優先日】2018-12-14

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】390041542

【氏名又は名称】ゼネラル・エレクトリック・カンパニイ

(74)【代理人】

【識別番号】100188558

【弁理士】

【氏名又は名称】飯田雅人

(74)【代理人】

【識別番号】100154922

【弁理士】

【氏名又は名称】崔允辰

(74)【代理人】

【識別番号】100207158

【弁理士】

【氏名又は名称】田中研二

(72)【発明者】

【氏名】スティーヴン・デイリー・アーサー

(72)【発明者】

【氏名】リアンチュン・ユ

(72)【発明者】

【氏名】ナンシー・セシリア・ストフェル

(72)【発明者】

【氏名】デイヴィッド・リチャード・エスラー

(72)【発明者】

【氏名】クリストファー・ジェームズ・カプスタ

(57)【要約】

【課題】半導体装置を製作する方法が提供される。
【解決手段】方法は、複数の半導体装置を提供するステップを含む。方法は、誘電性乾燥膜を複数の半導体装置に配置するステップであって、誘電性乾燥膜は、パターン形成された誘電性乾燥膜における開口が複数の半導体装置の各々の導電性パッドと並べられるようにパターン形成される、ステップをさらに含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

半導体装置を製作する方法であって、
複数の半導体装置を提供するステップと、
誘電性乾燥膜を前記複数の半導体装置に配置するステップであって、前記誘電性乾燥膜は、前記誘電性乾燥膜が前記複数の半導体装置の各々の導電性パッドと並べられた開口を含むように、パターン形成される、ステップと、
接合要素を、前記誘電性乾燥膜の開口の１つを介して、前記導電性パッドに直接接続するステップと、
を含む方法。

【請求項2】

前記複数の半導体装置はウェーハに形成され、前記誘電性乾燥膜を前記複数の半導体装置に配置するステップは、前記誘電性乾燥膜のシートを前記ウェーハの上に配列するステップを含む、請求項１に記載の方法。

【請求項3】

前記誘電性乾燥膜を前記複数の半導体装置に配置するステップは、前記複数の半導体装置を前記誘電性乾燥膜のシートに配列するステップを含む、請求項１に記載の方法。

【請求項4】

前記誘電性乾燥膜を前記複数の半導体装置に配置するステップの前に、接着剤層を前記誘電性乾燥膜の表面またはウェーハの表面の少なくとも一方に堆積させるステップをさらに含む、請求項１に記載の方法。

【請求項5】

前記接着剤層にパターン形成するステップをさらに含む、請求項４に記載の方法。

【請求項6】

前記誘電性乾燥膜を前記複数の半導体装置に配置するステップの前に、前記誘電性乾燥膜にパターン形成するステップをさらに含む、請求項１に記載の方法。

【請求項7】

前記誘電性乾燥膜を前記複数の半導体装置に配置するステップと、
前記誘電性乾燥膜をウェーハに配置するステップの後に前記誘電性乾燥膜にパターン形成するステップと、
をさらに含む、請求項１に記載の方法。

【請求項8】

前記誘電性乾燥膜はレーザーアブレーションを介してパターン形成される、請求項１に記載の方法。

【請求項9】

メタライゼーション層が前記開口を通じて前記導電性パッドに電気的に結合されるように、前記メタライゼーション層を、前記パターン形成された誘電性乾燥膜にわたって、前記開口へと堆積させるステップを含む、請求項１に記載の方法。

【請求項10】

前記誘電性乾燥膜は、前記半導体装置が最大電圧以下で動作しているとき、前記誘電性乾燥膜の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを備える、請求項１に記載の方法。

【請求項11】

前記誘電性乾燥膜はおおよそ５０μｍ～２００μｍの範囲で厚さを備える、請求項１に記載の方法。

【請求項12】

半導体装置を製作する方法であって、
複数の半導体装置を備えるウェーハを提供するステップと、
電界（Ｅ－ｆｉｅｌｄ）抑制層を前記ウェーハに配置するステップであって、前記Ｅ－ｆｉｅｌｄ抑制層は、前記電界（Ｅ－ｆｉｅｌｄ）抑制層が前記複数の半導体装置の各々の導電性パッドと並べられる開口を備えるように、パターン形成されるステップと、
接合要素を、前記電界抑制層の開口部の１つを介して、前記導電性パッドに直接接続するステップと、
前記ウェーハにおける前記複数の半導体装置の各々を動作パラメータの全範囲にわたって機能的に試験するステップと、
を含む方法。

【請求項13】

機能的に試験するステップは、前記複数の半導体装置の各々が最大電圧以下で動作しているときに前記ウェーハにおける前記複数の半導体装置の各々を機能的に試験するステップを含む、請求項１２に記載の方法。

【請求項14】

前記最大電圧は９００ボルトから１０ＫＶまでの範囲にある、請求項１３に記載の方法。

【請求項15】

機能的に試験するステップは、前記複数の半導体装置の各々が最高温度の評価付け以下で動作しているときに前記ウェーハにおける前記複数の半導体装置の各々を機能的に試験するステップを含む、請求項１２に記載の方法。

【請求項16】

前記最高温度の評価付けは１７５℃～２００℃の範囲にある、請求項１５に記載の方法。

【請求項17】

前記ウェーハにおける前記複数の半導体装置の各々を機能的に試験するステップは、前記ウェーハの知られている良好なダイを特定するステップを含む、請求項１２に記載の方法。

【請求項18】

前記ウェーハの前記複数の半導体装置を個片化するステップを含む、請求項１２に記載の方法。

【請求項19】

個片化された前記半導体装置をパッケージするステップを含む、請求項１８に記載の方法。

【請求項20】

半導体装置を製作する方法であって、
複数の半導体装置にわたって形成された電界（Ｅ－ｆｉｅｌｄ）抑制層を備えるウェーハを提供するステップであって、前記Ｅ－ｆｉｅｌｄ抑制層は、前記Ｅ－ｆｉｅｌｄ抑制層が前記複数の半導体装置の各々の導電性パッドと並べられた開口を備えるように、パターン形成されるステップと、
接合要素を、前記Ｅ－ｆｉｅｌｄ抑制層の開口の１つを介して、前記導電性パッドに直接接続するステップと、
知られている良好なダイを特定するために、前記ウェーハにおける前記複数の半導体装置の各々を、前記導電性パッドを介して、動作パラメータの全範囲にわたって機能的に試験するステップと、
前記複数の半導体装置の各々を個片化するステップと、
前記知られている良好なダイをパッケージするステップと、
を含む方法。

【請求項21】

前記Ｅ－ｆｉｅｌｄ抑制層は誘電性乾燥膜を備える、請求項２０に記載の方法。

【請求項22】

前記ウェーハを提供するステップは、
前記複数の半導体装置を基板に製作するステップと、
前記Ｅ－ｆｉｅｌｄ抑制層を前記複数の半導体装置に配置するステップと、
前記開口を形成するために前記Ｅ－ｆｉｅｌｄ抑制層にパターン形成するステップと、
を含む、請求項２０に記載の方法。

【請求項23】

前記方法は、列挙された順番で実施される、請求項２２に記載の方法。

【請求項24】

機能的に試験するステップは、前記複数の半導体装置の各々が動作すると評価付けされる全範囲の電圧および温度にわたって、前記複数の半導体装置の各々を機能的に試験するステップを含む、請求項２０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示されている主題は、半導体装置に関し、より詳細には、電界抑制が向上させられた半導体装置に関する。

【背景技術】

【0002】

電力変換システムなどのパワーエレクトロニクスシステムが、負荷による消費のために電力をある形態から別の形態へと変換するために、現代の電気システム全般で広く使用されている。多くのパワーエレクトロニクスシステムは、サイリスタ、ダイオード、および様々な種類のトランジスタ（例えば、この電力変換過程における金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）など、様々な半導体装置および構成部品を使用している。様々な半導体装置が、回路における電流の流れを制御するために、パワーエレクトロニクスシステムに含まれ得る。具体的には、トランジスタ（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ））などの半導体装置が利用され得る。しかしながら、特定の種類のトランジスタまたは他の半導体装置が、このようなトランジスタの選択によって提供される特定の便益のため、大きな電力用途で利用される一方で、それぞれの種類のトランジスタは、信頼できる動作を確保するために、いくつかの設計上の検討および困難を提起する可能性がある。

【0003】

パワーエレクトロニクスシステムにおいてしばしば使用される半導体装置は、炭化ケイ素金属酸化膜半導体電界効果トランジスタ（ＳｉＣＭＯＳＦＥＴ）である。高出力で高周波数のパワースイッチング用途におけるＳｉＣＭＯＳＦＥＴの潜在的な性能の便益は良好に確立されてきた。例えば、ＳｉＣは、ケイ素（Ｓｉ）基板において製作される半導体装置（例えば、トランジスタ）を用いて達成可能な臨界電界強度よりおおよそ１０倍大きい高い臨界電界強度（２～３ＭＶ／ｃｍ）を可能にする。したがって、ＳｉＣ基板の利用は、Ｓｉ単極装置では提供できない電圧階級における小さな損失をＳｉＣ単極装置（ＪＦＥＴ、ＭＯＳＦＥＴ）は提供するため、高電圧、高周波数、および高効率の性能を有する装置を提供する。しかしながら、遮断条件（および、ＳｉＣ表面の上方の誘電システムとの電界の相互作用）の下でＳｉＣ材料と関連付けられる大きな電界は、ＳｉＣＭＯＳＦＥＴ装置の設計、製作、および試験を複雑にする。

【0004】

具体的には、高電圧出力装置のための材料としてのＳｉＣの使用は、電力モジュールにおけるウェーハ形態とダイ形態との両方において、製作および高電圧試験の間に困難を提起する。ウェーハ形態とダイ形態との両方において、光電圧終端領域は、装置がウェーハ形態である場合には空気、および、装置がモジュール形態である場合にはシリコーンゲルなど、小さい誘電強度の材料で典型的には覆われる。装置が、高電圧逆バイアス条件などの特定の条件の下で試験されるとき、電界は、終端領域を覆う不動態層として製作される絶縁層を通じて半導体基板の外へ延びる。電界強度は、不動態の上の材料の能力を超え、信頼性リスクまたは誘電性の失陥（アーク放電）をもたらす可能性がある。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本明細書に記載されている実施形態は、先に述べられた困難のうちの１つまたは複数に対処することができる。

【課題を解決するための手段】

【0006】

一実施形態において、半導体装置を製作する方法が記載されている。方法は、複数の半導体装置を提供するステップを含む。方法は、誘電性乾燥膜を複数の半導体装置に配置するステップであって、誘電性乾燥膜は、パターン形成された誘電性乾燥膜における開口が複数の半導体装置の各々の導電性パッドと並べられるようにパターン形成される、ステップをさらに含む。

【0007】

別の実施形態では、半導体装置を製作する方法が記載されている。方法は、複数の半導体装置を備えるウェーハを提供するステップを含む。方法は、電界（Ｅ－ｆｉｅｌｄ）抑制層をウェーハに配置するステップであって、Ｅ－ｆｉｅｌｄ抑制層は、複数の半導体装置の各々の導電性パッドと並べられる開口を備える、ステップをさらに含む。方法は、ウェーハにおける複数の半導体装置の各々を動作パラメータの全範囲にわたって機能的に試験するステップをさらに含む。

【0008】

別の実施形態では、半導体装置を製作する方法が記載されている。方法は、複数の半導体装置にわたって形成された電界（Ｅ－ｆｉｅｌｄ）抑制層を備えるウェーハを提供するステップであって、Ｅ－ｆｉｅｌｄ抑制層は、複数の半導体装置の各々の導電性パッドと並べられる開口を備える、ステップを含む。方法は、知られている良好なダイを特定するために、ウェーハにおける複数の半導体装置の各々を、導電性パッドを介して、動作パラメータの全範囲にわたって機能的に試験するステップをさらに含む。方法は、複数の半導体装置の各々を個片化するステップも含む。なおもさらに、方法は、知られている良好なダイをパッケージするステップを含む。

【0009】

本発明のこれらおよび他の特徴、態様、および利点は、同様の符号が図面全体を通じて同様の部品を表している添付の図面を参照して以下の詳細な記載が読まれるとき、より良く理解されることになる。

【図面の簡単な説明】

【0010】

【図1】本開示の実施形態による、半導体装置を備えるパワーエレクトロニクスシステムのブロック図である。

【図2】パワーエレクトロニクスシステムにおいて利用され得る炭化ケイ素（ＳｉＣ）半導体装置の終端領域の断面図である。

【図3】本開示の実施形態による、パワーエレクトロニクスシステムにおいて利用され得る炭化ケイ素（ＳｉＣ）半導体装置の終端領域の断面図である。

【図4】様々な材料および温度を通じて、図３のＳｉＣ半導体装置の表面の上方の電界強度のモデル化の結果の図である。

【図5】本発明の実施形態による、Ｅ－ｆｉｅｌｄ抑制層を伴って製作されたウェーハの図である。

【図6A】本発明の実施形態により製作された、ＳｉＣ半導体装置の一部分の上面図である。

【図6B】本発明の実施形態により製作された、ＳｉＣ半導体装置の一部分の側面図である。

【図7A】本発明の別の実施形態により製作された、ＳｉＣ半導体装置の一部分の上面図である。

【図7B】本発明の別の実施形態により製作された、ＳｉＣ半導体装置の一部分の側面図である。

【図8A】本発明の別の実施形態により製作された、ＳｉＣ半導体装置の一部分の上面図である。

【図8B】本発明の別の実施形態により製作された、ＳｉＣ半導体装置の一部分の側面図である。

【発明を実施するための形態】

【0011】

１つまたは複数の明確な実施形態が以下に説明される。これらの実施形態の簡潔な説明を提供する試みにおいて、実際の実施のすべての特徴が本明細書において説明されるとは限らない。任意の工学プロジェクトまたは設計プロジェクトにおけるような任意のこのような実際の実施の発展において、システムに関連する制約およびビジネスに関連する制約の順守など、ある実施と別の実施とでは異なり得る開発者の特定の目標を達成するために、数多くの実施特有の決定が行われなければならないことは、理解されるべきである。さらに、このような発展の試みは複雑で時間が掛かるが、本開示の便益を有する当業者にとって、設計、製作、および製造の所定の仕事であることは、理解されるべきである。

【0012】

他に定められていない場合、本明細書で使用される技術的な用語および科学的な用語は、本開示が属する技術の当業者によって一般的に理解される意味と同じ意味を有する。本明細書で使用されているような「第１」、「第２」などの用語は、任意の順番、量、または重要性を意味しているが、どちらかと言えば、ある要素を他の要素から区別するために使用されている。また、本開示の様々な実施形態の要素を導入するとき、冠詞「１つ」および「その」は、その要素が１つまたは複数あることを意味するように意図されている。「備える」、「含む」、および「有する」という用語は、包括的となるように意図されており、列記された要素以外の追加の要素があり得ることを意味している。範囲が開示されている場合、同じ構成要素または性質に向けられたすべての範囲の終点は包括的であり、独立して組み合わせ可能である。量との関連で使用される「おおよそ」という修飾語は、述べられた値を含み、文脈によって述べられた意味を有する（例えば、具体的な量の測定と関連付けられる過程の変化または誤差の度合いを含む）。

【0013】

本明細書で使用されるとき、「層」という用語は、下にある表面の少なくとも一部分に、連続または非連続の手法で配置される材料を言っている。さらに、「層」という用語は、配置された材料の均一な厚さを必ずしも意味せず、配置された材料は、他に明示されていない場合、均一な厚さまたは変化する厚さを有してもよい。その上、本明細書で使用されているような「層」という用語は、文脈が他を明確に指示していない場合、単一の層または複数の層を言っている。さらに、本明細書に使用されているように、「配置される」、「スパッタされる」、または「堆積させられる」の文言は、他に明示的に指示されていない場合、互いと接触して直接的に配置される層、または、間に介在する層を有することで間接的に配置される層を言っている。本明細書で使用されているような「隣接」という用語は、２つの層が、連続的に配置され、互いと直接的に接触していることを意味する。さらに、「～に」という用語は、互いへの層／領域の相対的な位置を説明しており、上方または下方の相対位置は視認者への装置の配向に依存するため、必ずしも「～の上に」を意味しない。さらに、「上」、「下」、「～の上方に」、「～の下方に」、「上方」、およびこれらの用語の変形の使用は、利便性のために行われ、他に述べられていない場合、構成要素の任意の具体的な配向を必要としない。この点を考慮して、本明細書で使用されているように、「下方」、「中間」、または「下」は、基板層に相対的により近い特徴を言っているが、「上」または「上方」という用語は、基板層から相対的に最も遠い具体的な特徴を言っている。

【0014】

様々な半導体装置が電力変換システムに含まれてもよい。具体的には、トランジスタ（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ））、および電力ダイオードなどの半導体装置が利用され得る。本実施形態が金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の文脈で本明細書では記載されているが、本技術の一部は、高電圧システムで利用される他の種類のトランジスタまたは他の半導体装置など、他の種類の半導体装置構造に適用可能であることは理解されるべきである。さらに、現在記載されている実施形態が、炭化ケイ素に基づく半導体装置（例えば、ＳｉＣＭＯＳＦＥＴ）に具体的な便益を提供するように試験されているが、本実施形態は、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、ダイヤモンド（Ｃ）などの他の基板材料を採用する半導体装置に便益を提供してもよい。

【0015】

本発明の実施形態の技術的効果は、高電圧システムで利用でき、アーク抑制のための特別なプロービング技術（例えば、除去可能な液体誘電層を使用するプロービング、または、高圧プロービング室の使用）なしで、ウェーハ形態で全電圧および評価付けの温度まで試験可能であり、ダイ形態で全電圧および評価付けの温度まで試験可能である堅牢な半導体装置を提供する。本実施形態は、商業的な製作と相性が良い堅牢で柔軟な厚い誘電性電界（Ｅ－ｆｉｅｌｄ）抑制層であって、評価付けの温度においてであってもウェーハ形態またはダイ形態でプローブされるときにアーク放電を回避するために、信頼できるモジュール使用（装置がシリコーンゲルに封入されている）に必要とされるフリンジング場強度未満に、または、空気の誘電強度未満に、フリンジング場強度を低減するのに十分であるＥ－ｆｉｅｌｄ抑制層で覆われた終端領域などの特定の領域を有するＳｉＣＭＯＳＦＥＴ装置などの半導体装置を提供する。

【0016】

より明確には、Ｅ－ｆｉｅｌｄ抑制層は、全電圧での逆バイアスなどの高電圧試験、および評価付けの高温の下でのアーク放電を回避するために、パターン形成され、装置終端領域にわたって配置される。一実施形態では、Ｅ－ｆｉｅｌｄ抑制層は、ロールまたはシートの形態で提供およびパターン化され得る誘電性ポリイミドである。ＳｉＣＭＯＳＦＥＴの上面における金属接触領域は、ワイヤボンディングまたは他の接触スキームのために、パターン形成された厚いＥ－ｆｉｅｌｄ抑制層を通じて露出されたままである。Ｅ－ｆｉｅｌｄ抑制層は、Ｅ－ｆｉｅｌｄ抑制層が大きな電界と関連付けられる信頼性失陥からの保護を提供する電力モジュールにおける個別のパッケージまたは使用のために、ウェーハソーイングの間にダイで個片化され、パッケージされていないダイの一部のままとできる。Ｅ－ｆｉｅｌｄ抑制層は、高電圧試験の間にＳｉＣＭＯＳＦＥＴの表面の上方で起こり得る電界アーク放電を抑制または阻止するのに十分な厚さを有する。

【0017】

本実施形態の技術的効果は、特別な試験機器の使用なしで、半導体装置または試験機器への損傷の危険性を低減して、評価付けの全電圧および温度での半導体装置の試験を可能にする。ウェーハプローブからの「知られている良好なダイ」の生産における信頼は高められ、信頼性リスクが低減させられる。不十分な誘電強度（つまり、充填の問題または気泡による終端にわたる空隙）による品質の問題は、ダイが高い価値の組立体へと組み立てられる前に、ウェーハのレベルにおいて決定され、それによって組立の後の廃棄の装置と関連付けられるコストを低減することができる。

【0018】

さらに、開示された実施形態は、視覚検査を介して検出可能なだけであり得る不良と関連付けられ得る失陥を軽減するが、装置製作の間の視覚的検査は難しいかまたは可能ではない。例えば、半導体装置の製造の間の特定の時点において、装置を製造するために利用される透明なゲルまたは組立体においてかまたはそれを通じてでは、品質の欠陥のための視覚的検査への能力はない可能性があり得る。このような視覚的検査は、半導体装置（例えば、ＳｉＣＭＯＳＦＥＴ）の製作と関連付けられるロウ付けまたは溶接の作業によるゴミを見つけるのに、または、装置の動作または信頼性に影響を与え得る他の望ましくない粒子を特定するのに、典型的には望ましい。特定の時点において視覚的検査を実施する能力のないのは、組立においてダイを見る視覚的能力の欠如（視線が得られない）によるためであり得る、または、包囲する材料（例えば、ゲル）を通じて検査するための非破壊の試験方法が得られないためであり得る。有利には、終端領域にわたって厚いＥ－ｆｉｅｌｄ抑制層を有するここで記載されている半導体装置は、以前の設計における気泡または粒子に関連していた可能性のある失陥を軽減し、それによって、装置の失陥を防止するために、以前の設計において有益であった可能性のある視覚的検査の必要性を排除する。したがって、本実施形態は、より高い品質および信頼できる部品を提供するダイのレベルでの全電圧の評価付けを可能にする。さらに、モジュール構築において、ゲルにおけるＥ－ｆｉｅｌｄは、評価付けの誘電強度の評価付けがされた材料の下方に留まることができ、粒子および気泡に関連付けられ得る信頼性の懸念を回避している。

【0019】

なおもさらには、本明細書において提供される実施形態によれば、パワーオーバーレイ（ＰＯＬ）構造がＳｉＣＭＯＳＦＥＴに接合するために有利に採用される。装置の電流密度が上昇するにつれて、装置の全電流は、ソースボンド（例えば、限定された断面積）への電線接続の許容電流によって制限され得る。これは、終端のために使用されるダイの相対的に大きい領域を伴うより小さいダイについて特に当てはまる。本明細書において提供されているように、終端領域にわたって形成されるＥ－ｆｉｅｌｄ抑制層は、接合領域を元のパッドの大きさより大きくなるように再配分するＰＯＬ構造を形成するために、ＰＯＬメタライゼーション層と組み合わさってＰＯＬ誘電層として利用され得る。終端領域にわたって配置されたＥ－ｆｉｅｌｄ抑制層を組み込んでいる開示されているＰＯＬ構造は、様々な金属の種類および様々な接合技術と互換性があるように再メタライゼーションを提供することもできる。

【0020】

ここで開示されている実施形態によるさらなる技術的効果として、半導体装置のダイ終端領域が設計において最も大きい電界を典型的には生成するため、終端領域におけるＥ－ｆｉｅｌｄ抑制層の実施は、後の装置の封じ込めにおいて電気的要件を軽減し、許容される材料の性質を拡げることができる。これは、より高い電圧のダイを、より小さい電圧のモジュール設計の特徴と一体にさせることができる。また、Ｅ－ｆｉｅｌｄ抑制層は、そうでない場合にこのような層が設けられていない装置を損傷させ得る応力緩衝を提供し、これは、より大きな体積の装置の大きさ、または、より複雑な３Ｄモジュールの形を提供する剛性の封入材料の使用を可能にすることができる。

【0021】

前述のことを考慮して、図１は、パワーエレクトロニクスシステム１０（例えば、電力変換システム、スイッチングシステムなど）の実施形態のブロック図を示している。パワーエレクトロニクスシステム１０は、電力源１２と、電気負荷１４と、少なくとも１つの半導体装置１６（例えば、スイッチング装置）と、制御装置１８（例えば、電子制御ユニット）とを備え得る。電力源１２は交流（ＡＣ）電力源または直流（ＤＣ）電力源を備え得る。一部の実施形態では、電力源１２は、電力網、発電機、電池などを備え得る。電力源１２は、半導体装置１６に電気的に接続され、電流（例えば、ＡＣ電流またはＤＣ電流）を半導体装置１６に供給することができる。また、少なくとも１つの半導体装置１６は、電気負荷１４に電気的に接続され、電流（例えば、ＡＣ電流またはＤＣ電流）を電気負荷１４に供給することができる。電気負荷１４はＤＣ負荷またはＡＣ負荷を備え得る。特定の実施形態において、電気負荷１４は、電力を保存するように、および／または、動作を実施するために電力を使用するように構成され得る。例えば、電気負荷１４は、電池、コンピュータ、電気モータなどを備え得る。

【0022】

半導体装置１６は、１つまたは複数の有線および／または無線の通信を介して制御装置１８と通信で結ばれ得る。一部の実施形態では、制御装置１８は、１つまたは複数の処理装置と、１つまたは複数の処理装置によって実行可能な命令を保存する１つまたは複数の記憶装置（例えば、有形の非一時的なコンピュータ読取可能媒体）とを備え得る。特定の実施形態では、制御装置１８は論理アレイおよび／または制御回路を備え得る。制御装置１８は、半導体装置１６を伝導状態（例えば、オン状態）と非伝導状態（例えば、オフ状態）との間で切り替えるように構成され得る。さらに、半導体装置１６は、電力源１２から電気負荷１４への電流の流れを制御するように構成され得る。具体的には、半導体装置１６は、半導体装置１６が伝導状態にあるとき、電流を電力源１２から電気負荷１４へと流すことを許可または可能にすることができる。また、半導体装置１６は、半導体装置１６が非伝導状態にあるとき、電力源から電気負荷１４への電流の流れを阻止することができる。一実施形態によれば、半導体装置１６は、上記で手短に述べられ、後でさらに詳細に記載されているように、終端領域にわたってパターン形成された厚い誘電層を含むように製作された炭化ケイ素金属酸化膜半導体電界効果トランジスタ（ＳｉＣＭＯＳＦＥＴ）を備える。一部の実施形態では、制御装置１８は、電力源１２からのＡＣ電流をＤＣ電流へと変換するように半導体装置１６を制御するように構成され得る。

【0023】

図２は、図１のパワーエレクトロニクスシステム１０において使用され得る半導体装置１６の一部分の実施形態の断面図である。具体的には、図２に示された半導体装置１６は、以後においてＳｉＣＭＯＳＦＥＴ装置２０と称される平面状のｎチャネル炭化ケイ素金属酸化膜半導体電界効果トランジスタ（ＳｉＣＭＯＳＦＥＴ）の一部分である。先に記載されているように、装置の動作および試験の間、ＳｉＣＭＯＳＦＥＴ装置２０の終端領域は、特に特定の動作条件の下で、大きな電界を呈する可能性があり、後で詳細に検討されている。したがって、図示されているＳｉＣＭＯＳＦＥＴ装置２０は、特定されており、ウェーハ形態およびダイ形態においてＳｉＣＭＯＳＦＥＴ装置と関連付けられ得る特定の信頼性の問題を実証するために提供された実験データおよびシミュレーション結果との組み合わせで説明されている。具体的には、ＳｉＣＭＯＳＦＥＴ装置２０の終端領域だけが、全電圧および温度の評価付けにわたってＳｉＣＭＯＳＦＥＴ装置（および高電圧装置）を試験することと関連付けられ得る実験／モデル化データおよび困難をより明確に説明するために示されている。

【0024】

図２の図示されているＳｉＣＭＯＳＦＥＴ装置２０は、半導体基板層２２と、半導体ドリフト層２４と、ブロッキング接合部２６と、接合終端領域２８とを備える。上記の実施形態では、半導体基板層２２および半導体ドリフト層２４は炭化ケイ素（ＳｉＣ）を含み得る。半導体ドリフト層２４は、第１の導電型（例えば、ｎ型ドリフト層）のものとでき、下にあるＳｉＣ基板層２２と直接的に境界接続し得る（つまり、ＳｉＣ基板層２２と直接接触して配置され得る）。一部の実施形態では、半導体基板層２２は、第１の導電型を有してもよく、半導体ドリフト層２４（例えば、ｎ＋基板層）より高濃度にドープされてもよい。ブロッキング接合部２６は、半導体ドリフト層２４の上方部分に形成でき、半導体ドリフト層２４のｎ型部分との境界面におけるＰＮ接合を提供するために、第２の導電型（例えば、ｐ＋ブロッキング接合）で高濃度にドープされてもよい。接合終端（ＪＴＥ）領域２８は、ブロッキング接合部２６と半導体ドリフト層２４との間のＰＮ接合の終端として提供されている。ＪＴＥ領域２８は、ブロッキング接合部２６との近接に対して段階的なドーピングプロファイルを有する領域である。つまり、ＪＴＥ領域２８は、ブロッキング接合部２６との境界において、第２の導電型（例えば、ｐ＋）で最も高濃度にドープされ得る。ＪＴＥ領域２８がブロッキング接合部２６との境界から横に遠くへと延びるため、ＪＴＥ領域２８は徐々により低濃度にドープされることになる。ＪＴＥ領域２８にわたる高濃度から低濃度へのこの段階的なドーピングは、電荷の段階的な分配を作り出し、電界を領域にわたって拡げる。

【0025】

本明細書に記載されているＪＴＥ領域２８は、接合終端の図示の例を提供しており、より明確には、本明細書に記載されているＪＴＥ領域２８は、段階的な区域のＪＴＥの図示の例を描写している。しかしながら、一部の実施形態では、フローティング領域などの第２の導電型（例えば、ｐ型）を有する埋込領域が、別の終端および／または接合終端の構造に対応する１つまたは複数の性質を有するように追加または代替で実施され得る。例えば、埋込領域は、中間ウェル領域と接触している単一の埋込領域を含み得る単一の区域のＪＴＥとして、および／または、１つまたは複数の連結された埋込領域を含み得る複数の区域のＪＴＥとして、埋め込まれ得る。一部の実施形態では、２つ以上の連結された埋込領域が、同じかまたは異なる性質を有してもよく、２つ以上の連結された埋込領域のうちの少なくとも１つが中間ウェル領域に接してもよい。追加で、一部の実施形態では、埋込領域は複数フローティング帯域ＪＴＥを形成するために実施されてもよい。このような実施形態では、第１の埋込領域が中間ウェル領域と接触し得るが、異なる間隔および／または幅を有するフローティング領域などの追加の埋込領域のセットが、第１の埋込領域および互いから切断されて実施され得る。さらに、一部の実施形態では、埋込領域（例えば、フローティング領域）が、フローティングフィールドリング（ＦＦＲ）終端を形成するために実施されてもよい。このような実施形態では、フローティング領域は、互いから切断され、中間ウェル領域から切断されて実施され得る。追加または代替で、埋込領域は、中間ウェル領域と接触しており、ＦＦＲを形成するために埋め込まれた追加の埋込領域のセットから切断された第１の埋込領域を含み得る空間変調されたＪＴＥを形成するために、実施されてもよい。また、本明細書に記載されている技術が、単一帯域のＪＴＥ、複数帯域のＪＴＥ、段階的なＪＴＥ、複数フローティング帯域のＪＴＥ、ＦＦＲ、および／または空間変調されたＪＴＥなどの任意の適切な接合終端に適用できることと、本明細書に記載されている実施形態が例示であって限定しないように意図されていることとは、理解され得る。

【0026】

本明細書で使用されているように、「半導体素子」、「トランジスタ素子」、「能動素子」、「能動装置素子」、「ＭＯＳＦＥＴ素子」などの用語は、半導体材料の上、中、上方、または周りに形成される装置の一部分を占める層および材料を言っている。これらの用語は、装置の表面にわたって配置される誘電性材料を含んでいない。例えば、図示されている例では、ＳｉＣＭＯＳＦＥＴ装置２０の半導体素子（トランジスタ素子、能動素子、能動装置素子）は、半導体基板層２２、半導体ドリフト層２４、ブロッキング接合部２６、および接合終端領域２８を含む。しかしながら、用語は、後でさらに記載されている重なり合う誘電性または絶縁性の隔離材料を含んでいない。

【0027】

理解されるように、ＳｉＣＭＯＳＦＥＴ装置２０は、下にある装置の物理的および電気的な隔離を提供するために、多くの誘電性膜および絶縁膜で被覆されてもよい。例えば、ＳｉＣＭＯＳＦＥＴ装置２０は不動態層３０と誘電層３２とを備え得る。後でさらに記載されているように、装置が完全にパッケージされる前にＳｉＣＭＯＳＦＥＴ装置２０がウェーハ形態またはダイ形態にあるとき、ＳｉＣＭＯＳＦＥＴ装置２０は、製作後の材料または環境３４において試験され得る。つまり、素子３４は、ＳｉＣＭＯＳＦＥＴ装置２０がなおもウェーハまたはダイの形態にあるとき、試験環境を指定するためにここでは使用されている。

【0028】

不動態層３０は、典型的なウェーハ加工の間に不動態層を形成するために使用される酸化物および窒化物などの絶縁材料の１つまたは複数の薄い層を含み得る。不動態層３０を形成する薄い層は、例えば、おおよそ１～１０ミクロン（μｍ）の範囲に厚さを有する不動態層３０を形成するために標準的な堆積技術によって堆積させられ得る。シミュレーション試験に関して以下に詳細に記載されているＭＯＳＦＥＴ装置２０の一実施形態では、不動態層３０はおおよそ１．８μｍの厚さを有する。例を用いると、ＴＡＢＬＥ１（表１）は、不動態層３０を形成するために、単独で、または、互い（または、同様の材料）との組み合わせで使用され得る、様々な膜の種類、誘電性、および可能な厚さを有するガラス状膜の一覧を提供している。

【0029】

【表1】

【0030】

ＴＡＢＬＥ１（表１）から明白であるように、酸化物および窒化物の誘電強度が優れているが（例えば、３．０Ｅ６～１０．０Ｅ６Ｖ／ｃｍの範囲において）、不動態層３０における材料の厚さは、標準的な堆積技術を用いて、１０μｍ未満に概して制限される。したがって、不動態層３０は、ＳｉＣＭＯＳＦＥＴ装置２０の終端領域のいくらかの電気的隔離を提供する。しかしながら、この電気的隔離は、以下に記載されているように、高電圧動作の間に能動的な材料を完全に隔離するには不十分であり得る。

【0031】

ＳｉＣＭＯＳＦＥＴ装置２０の下にある終端領域のさらなる電気的な隔離を提供するために、誘電層３２が不動態層３０にわたって形成されてもよい。ウェーハ加工において用いられる標準的な堆積技術によれば、ポリイミド（または、同様の材料）が、誘電層３２を形成するために、単独で、または、互いと組み合わされて堆積させられ得る。例を用いると、ＴＡＢＬＥ２（表２）は、ウェーハ上の終端領域被覆のために検討でき、ウェーハ加工において使用される標準的な技術によって堆積させられ得る様々なポリイミドの一覧を提供している。

【0032】

【表2】

【0033】

ＴＡＢＬＥ２（表２）から明白であるように、ポリイミド材料の誘電強度が良好であるが（例えば、２．７５Ｅ６～４．７Ｅ６Ｖ／ｃｍの範囲において）、誘電層３２における材料の厚さは、標準的な堆積技術を用いて、１５μｍ未満に概して制限される。誘電層３２はＳｉＣＭＯＳＦＥＴ装置２０の終端領域のさらなる隔離を提供できるが、この層は、不動態層３０との組み合わせで、高電圧動作の間に装置を完全に隔離するには十分でない可能性がある。

【0034】

ＳｉＣＭＯＳＦＥＴ装置２０が製作され、なおもウェーハ形態にあるとき、装置は、信頼性および機能的試験のために、終端領域において電気的にプローブされ得る。つまり、ダイが個片化され、知られている良好なダイへとパッケージされる前に、ＳｉＣＭＯＳＦＥＴ装置２０をウェーハ形態で試験することは有益である。欠陥が特定されることがより早まれば、さらなる処理装置によって廃棄される可能性のある、最終的に廃棄される時間および材料がより減らせる。ＳｉＣＭＯＳＦＥＴ装置２０をウェーハ形態で（および、さらなるパッケージ化の前にダイ形態で）試験することで、知られている良好なダイが早く特定され得る。したがって、ＳｉＣＭＯＳＦＥＴ装置２０がウェーハ形態にあるとき、空気またはゲルなどの製作後の材料（環境）３４において典型的にはプローブされる。特に、電気的試験を最適に有意義とするためには、ＳｉＣＭＯＳＦＥＴ装置２０は、ＳｉＣＭＯＳＦＥＴ装置２０が実施すると評価付けされる可能な動作温度および電気的限度の全範囲にわたって試験されるべきである。しかしながら、ウェーハ形態でのＳｉＣＭＯＳＦＥＴ装置２０の電気的プローブは、高電圧における熱領域において生成される大きなＥ－ｆｉｅｌｄに基づいて、完全な出力の評価付けおよび温度において問題を提起する可能性がある。例えば、製作後の材料３４が、ＴＡＢＬＥ３（表３）に提供される材料のうちの１つを含み得ることを検討する。

【0035】

【表3】

【0036】

特に、乾燥空気の誘電強度は、標準温度および標準圧力（ＳＴＰ）における製作後の材料または試験環境３４のうち最小である。したがって、ウェーハ形態でのＳｉＣＭＯＳＦＥＴ装置２０を試験するとき、ＳｉＣＭＯＳＦＥＴ装置２０は、ＳｉＣＭＯＳＦＥＴ装置２０の表面において測定可能なＥ－ｆｉｅｌｄ強度を３．０Ｅ４Ｖ／ｃｍ以下のレベルで維持する間、乾燥空気におけるその最も高い評価付けの電圧動作まで試験させることができるべきである。１０μｍ未満の厚さを有するガラス状膜の不動態層３０と、１５μｍ未満の厚さを有するポリイミドの誘電層３２とを有する前述したＳｉＣＭＯＳＦＥＴ装置２０の様々な実施形態の試験結果は、追加の材料のない図２の示された設計が、典型的な製作後の材料３４において完全な電気的隔離を提供するには不十分であることを実証している。明確には、空気における逆バイアス条件（１７００Ｖ）の下で試験されているＳｉＣＭＯＳＦＥＴ装置２０のシミュレーション結果は、電界強度の測定可能な度合いがおおよそ２．７Ｅ５Ｖ／ｃｍであり、これは、３．０Ｅ４Ｖ／ｃｍの表面での空気における目標最大Ｅ－ｆｉｅｌｄ強度を十分に上回る。つまり、誘電層３２との組み合わせでの記載した不動態層３０は、ゲルまたは空気におけるＭＯＳＦＥＴ装置２０の高温評価付け限度（例えば、１７５℃～２００℃）およびＭＯＳＦＥＴ装置２０の高電圧評価付け限度（例えば、完全逆バイアス条件の下で１７００Ｖ）において、特別の試験機器なしで、ウェーハまたはダイの形態での試験の間、アーク放電を回避するために必要な保護を提供しない。

【0037】

ＳｉＣＭＯＳＦＥＴ装置２０の完成したパッケージの前であるが、ウェーハ試験およびダイ試験の間にＳｉＣＭＯＳＦＥＴ装置２０の終端領域にわたって形成される材料の上方でのアーク放電の可能性を軽減するために、Ｅ－ｆｉｅｌｄ抑制層（図３～図７Ｂに関して後でさらに図示および記載される）が、本発明の実施形態により、本明細書で開示されている。Ｅ－ｆｉｅｌｄ抑制層は、装置がすべての評価付けの温度および電圧においてウェーハおよびダイの形態で確実に試験され得るように、ＳｉＣＭＯＳＦＥＴ装置２０の終端領域のさらなる電気的隔離を提供する。

【0038】

図示されている誘電層３２の上に堆積、配置、または概して形成され得るＥ－ｆｉｅｌｄ抑制層のために使用される材料を選択するとき、特定の設計考察が行われた。大きな誘電強度を含め、誘電層３２の材料が好ましい特性を有するため、同様の誘電性材料がＥ－ｆｉｅｌｄ抑制層における使用のために検査された。そのため、シミュレーションが、不動態層３０および誘電層３２にわたって追加の誘電性材料を有するＳｉＣＭＯＳＦＥＴ装置２０の結果をモデル化して、２．０Ｅ６～５．０Ｅ６Ｖ／ｃｍの範囲のＥ－ｆｉｅｌｄ強度と２．９～３．６の範囲の誘電率とを有する誘電性材料の適切な厚さを決定し、Ｅ－ｆｉｅｌｄ抑制層を形成し、ＳｉＣＭＯＳＦＥＴ装置２０を確実に試験するために、実行された。

【0039】

図３は、誘電層３２に形成されたＥ－ｆｉｅｌｄ抑制層３６を有するＳｉＣＭＯＳＦＥＴ装置２０を示している。ここで記載されている実施形態によれば、Ｅ－ｆｉｅｌｄ抑制層３６は、完全な温度および電圧の評価付けに対して、ウェーハ形態またはダイ形態におけるＳｉＣＭＯＳＦＥＴ装置２０の終端領域にわたって生成される電界の十分な隔離を提供する。図４に示されたシミュレーション試験結果に関して説明されるとして、２．０Ｅ６～５．０Ｅ６Ｖ／ｃｍの範囲のＥ－ｆｉｅｌｄ強度と、２．９～３．６の範囲の誘電率とを有する材料を利用するときのＥ－ｆｉｅｌｄ抑制層３６の十分な厚さＴが、下にある不動態層３０および誘電層３２について選択される厚さおよび材料に依存して、おおよそ８０μｍ～１００μｍの範囲にあると見出された。Ｅ－ｆｉｅｌｄ抑制層３６の厚さＴのこの範囲は、空気の「最悪の場合」の試験環境において十分な電気的隔離も提供する。理解されるように、Ｅ－ｆｉｅｌｄ抑制層３６の厚さＴは、不動態層３０または誘電層３２の誘電強度および／または厚さが増加させられる場合、おおよそ８０μｍ～１００μｍの範囲未満に低減され得る。特定の実施形態において、厚さＴはより大きくさせられ得る。例えば、他の実施形態では、厚さＴはおおよそ５０μｍ～２００μｍの範囲にあり得る。しかしながら、典型的な製作施設において一般的に利用可能であるこれらの材料および堆積技術の選択は、材料の選択および厚さの能力を、ＴＡＢＬＥ１（表１）およびＴＡＢＬＥ２（表２）に関して記載されているものと同様の材料および厚さに制限してしまう可能性がある。さらに、試験環境（つまり、製作後の材料３４）が空気以外の何か（例えば、シリコーンゲル）であると知られている場合、図４に関して後でさらに記載されているように、Ｅ－ｆｉｅｌｄ抑制層３６の厚さも低減されてもよい。

【0040】

同じく説明されるとして、Ｅ－ｆｉｅｌｄ抑制層３６の厚さＴが、２．０Ｅ６～５．０Ｅ６Ｖ／ｃｍの範囲のＥ－ｆｉｅｌｄ強度と、２．９～３．６の範囲の誘電率とを有する材料について、おおよそ８０μｍ～１００μｍの範囲にあるということを示すシミュレーションの試験結果に基づいて、多くの従来の技術は、ＴＡＢＬＥ２（表２）において先に記載されているものなどの材料を適切な厚さ範囲に堆積させることができない。したがって、材料の他の形態が、Ｅ－ｆｉｅｌｄ抑制層３６のための選択可能な材料として、本明細書に開示されている。例えば、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、または、２つの混合物は、Ｅ－ｆｉｅｌｄ抑制層３６として利用されてもよい。これらの材料は、分配、硬化、およびパターン形成される液体誘電体としてチップ表面に適用され得る。材料は、スピンキャスト、浸漬被覆、噴霧被覆、またはスクリーン印刷され得る。スクリーン印刷、エアロゾルジェット印刷、グラビア印刷、または駐車分配を含み得る付加技術を用いて液体樹脂材料を付加的に適用することも可能である。一実施形態では、
Ｅ－ｆｉｅｌｄ抑制層３６のために利用される厚い誘電体が、ポリイミド（例えば、Ｋａｐｔｏｎの銘柄）のシートまたはロールの形態での乾いた膜として提供されてもよい。シート形態でのポリイミドは、このＥ－ｆｉｅｌｄ抑制層３６のための材料の候補として概して以下に記載されおり、その実験的検証のために実証されているが、他の高温誘電性材料がシート形態で利用可能である。例えば、ポリエーテルイミド（Ｕｌｔｅｍ）、ポリイミド、ポリエーテルイミド、液体結晶ポリマー（ＬＣＰ）ポリスルホン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリアリーレンエーテルケトン、エポキシ、ならびに、ポリベンゾオキサゾールおよびフルオロポリマーまたはエポキシも、１００～５００μｍの厚さシートで利用可能であり、同じく検討されてもよい。

【0041】

図４を参照すると、モデルの結果４０が示されている。明確には、ＴＡＢＬＥ１（表１）およびＴＡＢＬＥ２（表２）に関して先に記載されているものと同様の特性を有する不動態層３０および誘電層３２を有し、誘電層３２に形成されたＥ－ｆｉｅｌｄ抑制層（例えば、ポリイミド材料）３６を有するＳｉＣＭＯＳＦＥＴ装置２０がモデル化されている。シミュレートされたポリイミドを通じてのＥ－ｆｉｅｌｄ強度のシミュレートされた測定結果（ｙ軸４２に沿う）が、ポリイミドのＥ－ｆｉｅｌｄ抑制層３６の厚さを決定して、ゲルまたは空気における最も過酷な動作条件（例えば、完全な逆バイアス条件の下での１７００Ｖ）において生成される電界を十分に抑制するために、半導体からＳｉＣＭＯＳＦＥＴ装置２０の表面への距離（ｘ軸４４に沿う）の関数としてプロットされている。つまり、ポリイミドのＥ－ｆｉｅｌｄ抑制層３６の厚さの選択は、Ｅ－ｆｉｅｌｄ抑制層３６の電界の度合いが試験環境（つまり、製作後の材料３４）の誘電強度以上となるように決定され得る。さらなる考察が、製作後の材料３４の誘電強度が温度と共に変化する場合に提供されてもよい（シリコーンゲルなど）。

【0042】

再びＴＡＢＬＥ３（表３）を参照すると、シリコーンゲルが製作後の材料３４である場合、室温（２５℃）におけるシリコーンゲルの誘電強度はおおよそ１．７５Ｅ５Ｖ／ｃｍであり、１７５℃においておおよそ１．０Ｅ５Ｖ／ｃｍである。空気の誘電強度は、ＳｉＣＭＯＳＦＥＴ装置２０の標準的な動作範囲にわたっておおよそ３．０Ｅ４である。したがって、Ｅ－ｆｉｅｌｄ抑制層３６の厚さは、ＳｉＣＭＯＳＦＥＴ装置２０の終端領域の上方に生成され得るＥ－ｆｉｅｌｄを確実に抑制するために選択されるべきである。再び図４に戻ると、これらの３つの条件の下でのシミュレーション試験結果は、ＳｉＣＭＯＳＦＥＴ装置２０の全電圧および温度範囲にわたって信頼できる試験を確実にするために、Ｅ－ｆｉｅｌｄ抑制層３６の最小厚さを実証している。

【0043】

明確には、曲線４６は、ポリイミドの厚さを通じて電界強度をモデル化しており、したがって、１７００Ｖにおける電界の適切な抑制を提供するために、Ｅ－ｆｉｅｌｄ抑制層３６の閾厚さを提供している。装置が試験される製作後の材料３４がシリコーンゲルであり、ＳｉＣＭＯＳＦＥＴ装置２０が室温で動作する場合、Ｅ－ｆｉｅｌｄ抑制層のおおよそ２５μｍの閾厚さは電界の度合いを１．７５Ｅ５Ｖ／ｃｍ未満まで低下させ、これは、曲線４６における点４８によって指示されているように、終端領域の上方で生成され得る最大Ｅ－ｆｉｅｌｄを抑制するのに十分である。製作後の材料３４がシリコーンゲルであり、ＭＯＳＦＥＴ装置２０が１７５℃の温度で動作する場合、Ｅ－ｆｉｅｌｄ抑制層３６のおおよそ４４μｍの閾厚さは電界の度合いを１．０Ｅ５Ｖ／ｃｍ未満まで低下させ、これは、曲線４６における点５０によって指示されているように、終端領域の上方で生成され得る最大Ｅ－ｆｉｅｌｄを抑制するのに十分である。製作後の材料３４が空気であり、ＭＯＳＦＥＴ装置２０が任意の温度で動作する場合、Ｅ－ｆｉｅｌｄ抑制層３６のおおよそ９４μｍの閾厚さは、この層の上方の電界の度合いを３．０Ｅ４Ｖ／ｃｍ未満まで低下させ、これは、曲線４６の点５２によって指示されているように、終端領域の上方で生成され得る最大Ｅ－ｆｉｅｌｄを抑制するのに十分である。したがって、試験環境（つまり、製作後の材料３４）が空気である「最悪の場合」の試験シナリオを可能とするために、おおよそ９４μｍの全体の誘電体厚さが、ＭＯＳＦＥＴ装置２０の評価付けの電圧および温度における試験の間に信頼性リスクおよび／または誘電性の失陥（アーク放電）を軽減するために選択されるべきである。つまり、不動態層３０、誘電層３２、およびＥ－ｆｉｅｌｄ抑制層３６の組み合わさった厚さは、信頼できる試験を確保するためにおおよそ９４μｍとされるべきである（または、９４μｍより大きくされるべきである）。したがって、不動態層３０の厚さがおおよそ１．８μｍであり、誘電層３２の厚さがおおよそ１２μｍである実施形態では、Ｅ－ｆｉｅｌｄ抑制層３６の厚さはおおよそ８２．２μｍ以上であるべきである。

【0044】

図５は、本実施形態により製作され、実験的検証を提供するために試験されたＳｉＣＭＯＳＦＥＴ装置２０を含む試験ウェーハ６０を示している。ウェーハ６０の一部分６２の拡大図が、ＳｉＣＭＯＳＦＥＴダイ２０をより良く示すために提供されている。本実施形態によれば、各々のダイはＥ－ｆｉｅｌｄ抑制層３６を備える。ウェーハ形態での試験および検証の目的のために、不動態層３０（見ることができない）はおおよそ１．８μｍの厚さに堆積させられている。ロール形態で利用可能なポリイミドのＫａｐｔｏｎ膜が、ウェーハに接着させられており、Ｅ－ｆｉｅｌｄ抑制層３６を提供している。Ｅ－ｆｉｅｌｄ抑制層３６と、下にある誘電層３２との組み合わさった厚さは、おおよそ８７μｍである。膜（Ｅ－ｆｉｅｌｄ抑制層３６）が並べられ、ウェーハに接着させられる前、Ｅ－ｆｉｅｌｄ抑制層３６は、プローブに向けてゲート金属６４およびソースパッド６６を露出させるために、レーザーアブレーションを介してパターン形成されている。ＳｉＣＭＯＳＦＥＴ装置２０は、１２００ボルトで評価付けされたＳｉＣ装置であり、ＳｉＣ装置は、室温から２００℃までの範囲にある試験温度において完全破壊電圧でプローブされており、アーク放電は観察されていない。実際、これらの材料および厚さを使用すると、Ｅ－ｆｉｅｌｄ抑制層３６は、おおよそ１８００ボルトまで動作させるとき、確実にアーク放電を阻止することが分かった。特に、Ｅ－ｆｉｅｌｄ抑制層３６は、下にある接点構造を露出させるために（ウェーハへの堆積または配置の前または後に）パターン形成され得る任意の材料であって、通常の評価付けの動作条件（例えば、電圧および温度）の間にＳｉＣＭＯＳＦＥＴ装置２０の半導体素子によって生成され得る電界の十分な抑制を提供する任意の材料であり得る。

【0045】

ここで図６Ａおよび図６Ｂを参照すると、本発明の実施形態の他の特徴および便益が開示されている。明確には、図６Ａは単一のＳｉＣＭＯＳＦＥＴ装置２０の上面図を示しており、図６ＢはＳｉＣＭＯＳＦＥＴ装置２０の側面図を示している。図示されているように、ＳｉＣＭＯＳＦＥＴ装置２０は、ソース金属パッド６６を露出させるためにパターン形成されたＥ－ｆｉｅｌｄ抑制層３６を備える。先に記載されているように、Ｅ－ｆｉｅｌｄ抑制層３６は、ＳｉＣＭＯＳＦＥＴ装置２０がその最も高い電圧の評価付け（例えば、１７００Ｖ）において動作するときに終端領域において生成され得る電界７０を阻止するのに十分である厚さＴ（例えば、８０μｍ～１００μｍ）を有する。Ｅ－ｆｉｅｌｄ抑制層３６の先に記載した便益に加えて、電界７０がＥ－ｆｉｅｌｄ抑制層３６の中での懸念のレベル未満に低減されるため、Ｅ－ｆｉｅｌｄ抑制層３６の上面に存在し得る粒子、ゴミ、または気泡は装置の動作に影響を与えない。したがって、ＳｉＣＭＯＳＦＥＴ装置２０が後にパッケージ化されるとき、それによって、このようなゴミのために装置２０の表面を視覚的に検査する能力を排除し、粒子、ゴミ、または気泡（パッケージ材料における）の有害な影響は、Ｅ－ｆｉｅｌｄ抑制層３６内の電界７０の低減により粒子が残留する電界と反応しないため、軽減されることになる。また、図６Ａおよび図６Ｂに示されているのは、ＳｉＣＭＯＳＦＥＴ装置２０への電気的接続を提供するためにソース金属パッド６６に電気的に結合されている接合要素７２である。一実施形態では、接合要素７２は、ＳｉＣＭＯＳＦＥＴ装置２０を外部の素子、装置、またはシステムに電気的に結合できるアルミニウムのウェッジ接合要素である。理解されるように、他の種類の接合要素（例えば、ワイヤ接合、ストラップなど）および他の導電性金属（例えば、銅、金など）が特定の実施形態において使用されてもよい。

【0046】

図７Ａおよび図７Ｂはそれぞれ、Ｅ－ｆｉｅｌｄ抑制層３６を利用する、向上した接合構造を有するＳｉＣＭＯＳＦＥＴ装置２０の代替の実施形態の上面図および側面図である。接合要素７２の数を増加させ、ＳｉＣＭＯＳＦＥＴ装置２０のためのより良好な電流密度を提供するために、メタライゼーション７４の追加の層がＳｉＣＭＯＳＦＥＴ装置２０全体にわたって提供されている。有利には、先に記載した便益に加えて、Ｅ－ｆｉｅｌｄ抑制層３６は、メタライゼーション７４とＳｉＣＭＯＳＦＥＴ装置２０の下にある能動領域との間の絶縁性の障壁として、誘電層も提供する。この実施形態では、Ｅ－ｆｉｅｌｄ抑制層３６とメタライゼーション７４とはパワーオーバーレイ（ＰＯＬ）構造を提供するために組み合わさる。ＰＯＬ構造は、ＳｉＣＭＯＳＦＥＴ装置２０に接合するために有利に採用され得る。装置の電流密度が増加するにつれて、装置の全電流は、ソースボンド（例えば、限定された断面積）への電線接続の許容電流によって制限され得る。これは、終端のために使用されるダイの相対的に大きい領域を伴うより小さいダイについて特に当てはまる。本明細書において提供されているように、終端領域にわたって形成されるＥ－ｆｉｅｌｄ抑制層３６は、ＳｉＣＭＯＳＦＥＴ装置２０の下にある能動領域からの電気的隔離を維持しつつ、接合領域を元のパッドの大きさ（つまり、ソース金属パッド６６）より大きくなるように再配分するＰＯＬ構造を形成するために、ＰＯＬメタライゼーション層７４と組み合わさってＰＯＬ誘電層として利用され得る。終端領域にわたって配置されたＥ－ｆｉｅｌｄ抑制層３６を組み込んでいる開示されているＰＯＬ構造は、様々な金属の種類および様々な接合技術と互換性があるように再メタライゼーションを提供することもできる。例えば、メタライゼーション７４は、より良好な接合のためにニッケル－金（ＮｉＡｕ）を伴う銅（Ｃｕ）であり得る。接合要素７２の数は、メタライゼーション７４の大きさが下にあるソース金属パッド６６より大きいため、増加させられ得る。一実施形態では、接合要素７２はアルミニウムのウェッジ接合要素である。他の実施形態では、接合要素７２は銅のウェッジ接合要素である。理解されるように、他の種類の接合要素（例えば、ワイヤ接合、ストラップなど）および他の導電性金属が特定の実施形態において使用されてもよい。

【0047】

図８Ａおよび図８Ｂはそれぞれ、Ｅ－ｆｉｅｌｄ抑制層３６と、動作の間にパッケージのオン抵抗を低下させることができる接合要素７２とを利用する、向上した接合構造を有するＳｉＣＭＯＳＦＥＴ装置２０の代替の実施形態の上面図および側面図である。図７Ａおよび図７Ｂに示された実施形態と同様に、現在示されている実施形態は、大きな領域にわたる接合領域の再分配のためのＰＯＬ構造を含む。ＰＯＬ構造はＥ－ｆｉｅｌｄ抑制層３６（ＰＯＬ誘電体）とメタライゼーション層７４とを備える。メタライゼーション７４は、より良好な接合のためにニッケル－金（ＮｉＡｕ）を伴う銅（Ｃｕ）であり得る。図示されている実施形態では、接合要素７２は、例えば、半田７６を使用して下にあるメタライゼーション７４に電気的および物理的に結合され得る銅ストラップまたは銅クリップ接合の要素であり得る。理解されるように、他の導電性接着剤が半田７６の代わりに使用されてもよい。有利には、銅クリップ接合の使用は、動作中にパッケージのオン抵抗を低下させることができる。

【0048】

この記載された説明は、最良の態様を含め、本発明を開示するために、および、任意の装置またはシステムを作って使用することと、任意の組み込まれた方法を実施することとを含め、すべての当業者に本開示の実施形態を実施させることができるように、例を使用している。本発明の特許可能な範囲は、請求項によって定められており、当業者の思い付く他の例を含む可能性がある。このような他の例は、請求項の文字通りの言葉と違わない構造的な要素を有する場合、または、請求項の文字通りの言葉と非実質的な違いを伴う等価の構造的な要素を含む場合、請求項の範囲内にあるように意図されている。

【0049】

本発明のさらなる態様は、以下の項の主題によって提供される。

【0050】

［項１］半導体装置を製作する方法であって、複数の半導体装置を提供するステップと、誘電性乾燥膜を前記複数の半導体装置に配置するステップであって、前記誘電性乾燥膜は、パターン形成された前記誘電性乾燥膜における開口が前記複数の半導体装置の各々の導電性パッドと並べられるようにパターン形成される、ステップと、を含む方法。

【0051】

［項２］前記複数の半導体装置はウェーハに形成され、前記誘電性乾燥膜を前記複数の半導体装置に配置するステップは、前記誘電性乾燥膜のシートを前記ウェーハの上に配列するステップを含む、任意の前項に記載の方法。

【0052】

［項３］前記誘電性乾燥膜を前記複数の半導体装置に配置するステップは、前記複数の半導体装置を前記誘電性乾燥膜のシートに配列するステップを含む、任意の前項に記載の方法。

【0053】

［項４］前記誘電性乾燥膜を前記複数の半導体装置に配置するステップの前に、接着剤を前記誘電性乾燥膜の表面または前記ウェーハの表面の少なくとも一方に堆積させるステップをさらに含む、任意の前項に記載の方法。

【0054】

［項５］前記接着剤層にパターン形成するステップをさらに含む、任意の前項に記載の方法。

【0055】

［項６］前記誘電性乾燥膜を前記複数の半導体装置に配置するステップの前に、前記誘電性乾燥膜にパターン形成するステップをさらに含む、任意の前項に記載の方法。

【0056】

［項７］前記誘電性乾燥膜を前記複数の半導体装置に配置するステップと、前記誘電性乾燥膜を前記ウェーハに配置するステップの後に前記誘電性乾燥膜にパターン形成するステップと、をさらに含む、任意の前項に記載の方法。

【0057】

［項８］前記誘電性乾燥膜はレーザーアブレーションを介してパターン形成される、任意の前項に記載の方法。

【0058】

［項９］メタライゼーション層が前記開口を通じて前記導電性パッドに電気的に結合されるように、前記メタライゼーション層を、前記パターン形成された誘電性乾燥膜にわたって、前記開口へと堆積させるステップを含む、任意の前項に記載の方法。

【0059】

［項１０］前記誘電性乾燥膜は、前記半導体装置が最大電圧以下で動作しているとき、前記誘電性乾燥膜の上方の電界強度が隣接する材料の誘電強度未満となるような厚さを備える、任意の前項に記載の方法。

【0060】

［項１１］前記誘電性乾燥膜はおおよそ５０μｍ～２００μｍの範囲で厚さを備える、任意の前項に記載の方法。

【0061】

［項１２］半導体装置を製作する方法であって、複数の半導体装置を備えるウェーハを提供するステップと、電界（Ｅ－ｆｉｅｌｄ）抑制層を前記ウェーハに配置するステップであって、前記Ｅ－ｆｉｅｌｄ抑制層は、前記複数の半導体装置の各々の導電性パッドと並べられる開口を備える、ステップと、前記ウェーハにおける前記複数の半導体装置の各々を動作パラメータの全範囲にわたって機能的に試験するステップと、を含む方法。

【0062】

［項１３］機能的に試験するステップは、前記半導体装置の各々が最大電圧以下で動作しているときに前記ウェーハにおける前記複数の半導体装置の各々を機能的に試験するステップを含む、任意の前項に記載の方法。

【0063】

［項１４］前記最大電圧は９００ボルトから１０ＫＶまでの範囲にある、任意の前項に記載の方法。

【0064】

［項１５］機能的に試験するステップは、前記半導体装置の各々が最高温度の評価付け以下で動作しているときに前記ウェーハにおける前記複数の半導体装置の各々を機能的に試験するステップを含む、任意の前項に記載の方法。

【0065】

［項１６］前記最高温度の評価付けは１７５℃～２００℃の範囲にある、任意の前項に記載の方法。

【0066】

［項１７］前記ウェーハにおける前記複数の半導体装置の各々を機能的に試験するステップは、前記ウェーハの知られている良好なダイを特定するステップを含む、任意の前項に記載の方法。

【0067】

［項１８］前記ウェーハの前記複数の半導体装置を個片化するステップを含む、任意の前項に記載の方法。

【0068】

［項１９］個片化された前記半導体装置をパッケージするステップを含む、任意の前項に記載の方法。

【0069】

［項２０］半導体装置を製作する方法であって、複数の半導体装置にわたって形成された電界（Ｅ－ｆｉｅｌｄ）抑制層を備えるウェーハを提供するステップであって、前記Ｅ－ｆｉｅｌｄ抑制層は、前記複数の半導体装置の各々の導電性パッドと並べられる開口を備える、ステップと、知られている良好なダイを特定するために、前記ウェーハにおける前記複数の半導体装置の各々を、前記導電性パッドを介して、動作パラメータの全範囲にわたって機能的に試験するステップと、前記複数の半導体装置の各々を個片化するステップと、前記知られている良好なダイをパッケージするステップと、を含む方法。

【0070】

［項２１］前記Ｅ－ｆｉｅｌｄ抑制層は誘電性乾燥膜を備える、任意の前項に記載の方法。

【0071】

［項２２］前記ウェーハを提供するステップは、前記複数の半導体装置を基板に製作するステップと、前記Ｅ－ｆｉｅｌｄ抑制層を前記複数の半導体装置に配置するステップと、前記開口を形成するために前記Ｅ－ｆｉｅｌｄ抑制層にパターン形成するステップと、を含む、任意の前項に記載の方法。

【0072】

［項２３］列挙された順番で実施される、任意の前項に記載の方法。

【0073】

［項２４］機能的に試験するステップは、前記複数の半導体装置の各々が動作すると評価付けされる全範囲の電圧および温度にわたって、前記複数の半導体装置の各々を機能的に試験するステップを含む、任意の前項に記載の方法。

【0074】

本発明のさらなる態様は、以下の項の主題によって提供される。

【0075】

【0076】

【0077】

【0078】

【0079】

［項５］前記接着剤層にパターン形成するステップをさらに含む、任意の前項に記載の方法。

【0080】

【0081】

【0082】

［項８］前記誘電性乾燥膜はレーザーアブレーションを介してパターン形成される、任意の前項に記載の方法。

【0083】

【0084】

【0085】

［項１１］前記誘電性乾燥膜はおおよそ５０μｍ～２００μｍの範囲で厚さを備える、任意の前項に記載の方法。

【0086】

【0087】

【0088】

［項１４］前記最大電圧は９００ボルトから１０ＫＶまでの範囲にある、任意の前項に記載の方法。

【0089】

【0090】

［項１６］前記最高温度の評価付けは１７５℃～２００℃の範囲にある、任意の前項に記載の方法。

【0091】

【0092】

［項１８］前記ウェーハの前記複数の半導体装置を個片化するステップを含む、任意の前項に記載の方法。

【0093】

［項１９］個片化された前記半導体装置をパッケージするステップを含む、任意の前項に記載の方法。

【0094】

【0095】

［項２１］前記Ｅ－ｆｉｅｌｄ抑制層は誘電性乾燥膜を備える、任意の前項に記載の方法。

【0096】

【0097】

［項２３］列挙された順番で実施される、任意の前項に記載の方法。

【0098】

【符号の説明】

【0099】

１０パワーエレクトロニクスシステム
１２電力源
１４電気負荷
１６半導体装置
１８制御装置
２０ｎチャネル炭化ケイ素金属酸化膜半導体電界効果トランジスタ、ＳｉＣＭＯＳＦＥＴ装置、ＳｉＣＭＯＳＦＥＴダイ
２２半導体基板層、ＳｉＣ基板層
２４半導体ドリフト層
２６ブロッキング接合部
２８接合終端領域、ＪＴＥ領域
３０不動態層
３２誘電層
３４製作後の材料または環境、素子
３６Ｅ－ｆｉｅｌｄ抑制層
４０モデルの結果
４２ｙ軸
４４ｘ軸
４６曲線
４８、５０、５２点
６０試験ウェーハ
６２ウェーハ６０の一部分
６４ゲート金属
６６ソース金属パッド
７０電界
７２接合要素
７４金属化、ＰＯＬ金属化層
ＴＥ－ｆｉｅｌｄ抑制層の厚さ

【図1】