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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024051334
(43)【公開日】2024-04-11
(54)【発明の名称】走査信号線駆動回路およびそれを備えた表示装置
(51)【国際特許分類】
G09G 3/20 20060101AFI20240404BHJP
G09G 3/36 20060101ALI20240404BHJP
G02F 1/1368 20060101ALI20240404BHJP
G02F 1/133 20060101ALI20240404BHJP
G02F 1/1333 20060101ALI20240404BHJP
G06F 3/041 20060101ALI20240404BHJP
G11C 19/28 20060101ALI20240404BHJP
【ＦＩ】
G09G3/20 622E
G09G3/20 691D
G09G3/20 612K
G09G3/20 622D
G09G3/20 621A
G09G3/20 621M
G09G3/20 680G
G09G3/20 670E
G09G3/20 670J
G09G3/20 670M
G09G3/20 611A
G09G3/20 611J
G09G3/36
G02F1/1368
G02F1/133 550
G02F1/1333
G06F3/041 412
G06F3/041 510
G11C19/28 230
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022157445
(22)【出願日】2022-09-30
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100104695
【弁理士】
【氏名又は名称】島田 明宏
(74)【代理人】
【識別番号】100148459
【弁理士】
【氏名又は名称】河本 悟
(72)【発明者】
【氏名】西村 淳
(72)【発明者】
【氏名】原 健吾
(72)【発明者】
【氏名】竹内 洋平
(72)【発明者】
【氏名】原 義仁
(72)【発明者】
【氏名】大東 徹
【テーマコード（参考）】
2H189
2H192
2H193
5B074
5C006
5C080
【Ｆターム（参考）】
2H189HA16
2H189LA08
2H189LA10
2H189LA28
2H189LA31
2H192AA24
2H192CB34
2H192CB35
2H192CB37
2H192DA12
2H192FB03
2H192FB27
2H192GB33
2H192GB43
2H193ZA04
2H193ZA07
2H193ZJ02
5B074AA02
5B074CA01
5B074DA01
5C006AA16
5C006AC22
5C006AC25
5C006AF33
5C006AF42
5C006AF44
5C006AF50
5C006AF51
5C006AF68
5C006AF69
5C006AF72
5C006AF75
5C006AF83
5C006BB16
5C006BC03
5C006BC12
5C006BC20
5C006BC22
5C006BC24
5C006BF03
5C006BF04
5C006BF34
5C006BF36
5C006BF42
5C006BF44
5C006EB05
5C006EC05
5C006FA15
5C006FA16
5C006FA26
5C006FA33
5C006FA36
5C006FA42
5C006FA47
5C080AA06
5C080AA10
5C080BB05
5C080DD03
5C080DD09
5C080DD19
5C080DD23
5C080DD25
5C080DD26
5C080DD29
5C080EE29
5C080FF03
5C080FF11
5C080JJ02
5C080JJ03
5C080JJ04
(57)【要約】
【課題】タッチパネルを備える表示装置においてＧＤＭ回路内のトランジスタのデプレ化を抑えつつスキャン途中休止によりタッチ位置検出に十分な休止期間を設ける。
【解決手段】表示装置のゲートドライバにおける単位回路ＵＣ内のセット回路２０１は、セット用トランジスタＭ１と第１補助トランジスタＭ１Ｂと第２補助トランジスタＭ１Ｃを含む。セット用トランジスタＭ１は、ソース端子を内部ノードＮＡに接続され、ゲート端子をセット入力端子２２に接続され、ドレイン端子を、第１補助トランジスタＭ１Ｂを介してセット入力端子２２に接続されると共にダイオード接続形態の第２補助トランジスタＭ１Ｃを介して入力端子２６に接続される。トランジスタＭ１Ｂ，Ｍ１Ｃは、入力端子２６，２７に与えられる制御信号ＶＴＰＢ、ＶＴＰにより、通常駆動中はそれぞれオン状態、オフ状態に制御され、休止期間ではそれぞれオフ状態、オン状態に制御される。
【選択図】図９
【解決手段】表示装置のゲートドライバにおける単位回路ＵＣ内のセット回路２０１は、セット用トランジスタＭ１と第１補助トランジスタＭ１Ｂと第２補助トランジスタＭ１Ｃを含む。セット用トランジスタＭ１は、ソース端子を内部ノードＮＡに接続され、ゲート端子をセット入力端子２２に接続され、ドレイン端子を、第１補助トランジスタＭ１Ｂを介してセット入力端子２２に接続されると共にダイオード接続形態の第２補助トランジスタＭ１Ｃを介して入力端子２６に接続される。トランジスタＭ１Ｂ，Ｍ１Ｃは、入力端子２６，２７に与えられる制御信号ＶＴＰＢ、ＶＴＰにより、通常駆動中はそれぞれオン状態、オフ状態に制御され、休止期間ではそれぞれオフ状態、オン状態に制御される。
【選択図】図９
【特許請求の範囲】
【請求項1】
タッチパネルを備えた表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
互いに縦続接続され多相クロック信号に基づきシフトレジスタとして動作する複数の単位回路を備え、
前記多相クロック信号は、前記複数の単位回路に循環的に対応する複数のクロック信号から構成され、
前記タッチパネルにおけるタッチ位置を検出するためにフレーム期間内に設けられた休止期間中は、前記複数のクロック信号のクロック動作が停止し、
前記複数の単位回路は、前記複数の走査信号線にそれぞれ対応し、
各単位回路は、入力信号として与えられるセット信号およびリセット信号に基づき当該各単位回路の状態を決定する双安定回路であって、
当該各単位回路の状態を示す第１および第２の論理レベルの電圧を選択的に保持する内部ノードと、
前記セット信号を受け取るためのセット入力端子と、
前記セット信号がアクティブのときに前記第１の論理レベルの電圧を前記内部ノードに与えるセット回路と、
前記内部ノードに前記第１の論理レベルの電圧が保持されているときに、対応するクロック信号に応じて前記対応する走査信号線を選択状態とする走査信号を出力し、前記内部ノードに前記第２の論理レベルの電圧が保持されているときに、前記対応するクロック信号に応じて前記対応する走査信号線を非選択状態とする走査信号を出力する出力回路とを含み、
前記セット回路は、
ドレイン端子と前記内部ノードに接続されたソース端子と前記セット入力端子に接続されたゲート端子とを有するセット用トランジスタを含み、
前記休止期間中は前記セット用トランジスタの前記ドレイン端子に前記第１の論理レベルの電圧が与えられ、前記休止期間以外において前記セット用トランジスタの前記ドレイン端子が前記セット用トランジスタの前記ゲート端子に接続されるように構成されている、走査信号線駆動回路。
互いに縦続接続され多相クロック信号に基づきシフトレジスタとして動作する複数の単位回路を備え、
前記多相クロック信号は、前記複数の単位回路に循環的に対応する複数のクロック信号から構成され、
前記タッチパネルにおけるタッチ位置を検出するためにフレーム期間内に設けられた休止期間中は、前記複数のクロック信号のクロック動作が停止し、
前記複数の単位回路は、前記複数の走査信号線にそれぞれ対応し、
各単位回路は、入力信号として与えられるセット信号およびリセット信号に基づき当該各単位回路の状態を決定する双安定回路であって、
当該各単位回路の状態を示す第１および第２の論理レベルの電圧を選択的に保持する内部ノードと、
前記セット信号を受け取るためのセット入力端子と、
前記セット信号がアクティブのときに前記第１の論理レベルの電圧を前記内部ノードに与えるセット回路と、
前記内部ノードに前記第１の論理レベルの電圧が保持されているときに、対応するクロック信号に応じて前記対応する走査信号線を選択状態とする走査信号を出力し、前記内部ノードに前記第２の論理レベルの電圧が保持されているときに、前記対応するクロック信号に応じて前記対応する走査信号線を非選択状態とする走査信号を出力する出力回路とを含み、
前記セット回路は、
ドレイン端子と前記内部ノードに接続されたソース端子と前記セット入力端子に接続されたゲート端子とを有するセット用トランジスタを含み、
前記休止期間中は前記セット用トランジスタの前記ドレイン端子に前記第１の論理レベルの電圧が与えられ、前記休止期間以外において前記セット用トランジスタの前記ドレイン端子が前記セット用トランジスタの前記ゲート端子に接続されるように構成されている、走査信号線駆動回路。
【請求項2】
各単位回路は、
前記休止期間中はアクティブであり前記休止期間以外の期間は非アクティブである休止状態信号を受け取るための第１制御入力端子と、
前記休止期間以外において前記複数の走査信号が駆動される期間である通常駆動期間中はアクティブであり当該通常駆動期間以外の期間は非アクティブである駆動状態信号を受け取るための第２制御入力端子とを更に含み、
前記セット回路は、
前記セット入力端子に接続されたドレイン端子、前記セット用トランジスタの前記ドレイン端子に接続されたソース端子、および、前記第２制御入力端子に接続されたゲート端子を有する第１補助トランジスタと、
前記第１制御入力端子に接続されたドレイン端子、前記セット用トランジスタの前記ドレイン端子に接続されたソース端子、および、前記第１制御入力端子に接続されたゲート端子を有する第２補助トランジスタとを更に含む、請求項１に記載の走査信号線駆動回路。
前記休止期間中はアクティブであり前記休止期間以外の期間は非アクティブである休止状態信号を受け取るための第１制御入力端子と、
前記休止期間以外において前記複数の走査信号が駆動される期間である通常駆動期間中はアクティブであり当該通常駆動期間以外の期間は非アクティブである駆動状態信号を受け取るための第２制御入力端子とを更に含み、
前記セット回路は、
前記セット入力端子に接続されたドレイン端子、前記セット用トランジスタの前記ドレイン端子に接続されたソース端子、および、前記第２制御入力端子に接続されたゲート端子を有する第１補助トランジスタと、
前記第１制御入力端子に接続されたドレイン端子、前記セット用トランジスタの前記ドレイン端子に接続されたソース端子、および、前記第１制御入力端子に接続されたゲート端子を有する第２補助トランジスタとを更に含む、請求項１に記載の走査信号線駆動回路。
【請求項3】
各単位回路は、
前記リセット信号を受け取るためのリセット入力端子と、
前記リセット信号がアクティブのときに前記第２の論理レベルの電圧を前記内部ノードに与えるリセット回路とを更に含み、
前記リセット回路は、前記内部ノードに接続されたドレイン端子、前記第１制御入力端子に接続されたソース端子、および、前記リセット入力端子に接続されたゲート端子を有するリセット用トランジスタを含み、
前記休止状態信号は、アクティブのときは前記第１の論理レベルの電圧を有し非アクティブのときは前記第２の論理レベルの電圧を有する信号である、請求項２に記載の走査信号線駆動回路。
前記リセット信号を受け取るためのリセット入力端子と、
前記リセット信号がアクティブのときに前記第２の論理レベルの電圧を前記内部ノードに与えるリセット回路とを更に含み、
前記リセット回路は、前記内部ノードに接続されたドレイン端子、前記第１制御入力端子に接続されたソース端子、および、前記リセット入力端子に接続されたゲート端子を有するリセット用トランジスタを含み、
前記休止状態信号は、アクティブのときは前記第１の論理レベルの電圧を有し非アクティブのときは前記第２の論理レベルの電圧を有する信号である、請求項２に記載の走査信号線駆動回路。
【請求項4】
各単位回路は、前記内部ノードとは異なるノードであって前記第１および第２の論理レベルの電圧を選択的に保持する安定化ノードを含む安定化回路を更に含み、
前記安定化回路は、
前記内部ノードに前記第２の論理レベルの電圧が保持されているときに前記安定化ノードに前記第１の論理レベルの電圧を与える第１トランジスタと、
前記内部ノードに前記第１の論理レベルの電圧が保持されているときに前記安定化ノードに前記第２の論理レベルの電圧を与える第２トランジスタと、
前記安定化ノードに前記第１の論理レベルの電圧が保持されているときに前記内部ノードに前記第２の論理レベルの電圧を与える第３トランジスタとを含む、請求項３に記載の走査信号線駆動回路。
前記安定化回路は、
前記内部ノードに前記第２の論理レベルの電圧が保持されているときに前記安定化ノードに前記第１の論理レベルの電圧を与える第１トランジスタと、
前記内部ノードに前記第１の論理レベルの電圧が保持されているときに前記安定化ノードに前記第２の論理レベルの電圧を与える第２トランジスタと、
前記安定化ノードに前記第１の論理レベルの電圧が保持されているときに前記内部ノードに前記第２の論理レベルの電圧を与える第３トランジスタとを含む、請求項３に記載の走査信号線駆動回路。
【請求項5】
前記第１トランジスタは、前記第２制御入力端子に接続されたドレイン端子と、前記安定化ノードに接続されたソース端子と、前記第１トランジスタのオン電圧に相当する電源電圧を与えられるゲート端子とを有し、
前記第２トランジスタは、前記安定化ノードに接続されたドレイン端子と、前記第２の論理レベルの電圧に相当する基準電圧を与えられるソース端子と、前記内部ノードに接続されたゲート端子とを有し、
前記第３トランジスタは、前記内部ノードに接続されたドレイン端子と、前記第１制御入力端子に接続されたソース端子と、前記安定化ノードに接続されたゲート端子とを有し、
前記駆動状態信号は、アクティブのときは前記第１の論理レベルの電圧を有し非アクティブのときは前記第２の論理レベルの電圧を有する信号である、請求項４に記載の走査信号線駆動回路。
前記第２トランジスタは、前記安定化ノードに接続されたドレイン端子と、前記第２の論理レベルの電圧に相当する基準電圧を与えられるソース端子と、前記内部ノードに接続されたゲート端子とを有し、
前記第３トランジスタは、前記内部ノードに接続されたドレイン端子と、前記第１制御入力端子に接続されたソース端子と、前記安定化ノードに接続されたゲート端子とを有し、
前記駆動状態信号は、アクティブのときは前記第１の論理レベルの電圧を有し非アクティブのときは前記第２の論理レベルの電圧を有する信号である、請求項４に記載の走査信号線駆動回路。
【請求項6】
前記複数のクロック信号のそれぞれは、クロック動作中は、アクティブ状態に相当するレベルと非アクティブ状態に相当するレベルとを交互に繰り返す信号であり、
前記第１トランジスタは、前記第２制御入力端子に接続されたドレイン端子と、前記安定化ノードに接続されたソース端子と、前記複数のクロック信号のうちいずれか１つのクロック信号を与えられるゲート端子とを有し、
前記第２トランジスタは、前記安定化ノードに接続されたドレイン端子と、前記第２の論理レベルの電圧に相当する基準電圧を与えられるソース端子と、前記内部ノードに接続されたゲート端子とを有し、
前記第３トランジスタは、前記内部ノードに接続されたドレイン端子と、前記第１制御入力端子に接続されたソース端子と、前記安定化ノードに接続されたゲート端子とを有している、請求項４に記載の走査信号線駆動回路。
前記第１トランジスタは、前記第２制御入力端子に接続されたドレイン端子と、前記安定化ノードに接続されたソース端子と、前記複数のクロック信号のうちいずれか１つのクロック信号を与えられるゲート端子とを有し、
前記第２トランジスタは、前記安定化ノードに接続されたドレイン端子と、前記第２の論理レベルの電圧に相当する基準電圧を与えられるソース端子と、前記内部ノードに接続されたゲート端子とを有し、
前記第３トランジスタは、前記内部ノードに接続されたドレイン端子と、前記第１制御入力端子に接続されたソース端子と、前記安定化ノードに接続されたゲート端子とを有している、請求項４に記載の走査信号線駆動回路。
【請求項7】
前記安定化回路は、前記セット信号がアクティブのときに前記安定化ノードに前記第２の論理レベルの電圧を与える第４トランジスタを更に含む、請求項４に記載の走査信号線駆動回路。
【請求項8】
各単位回路に含まれるトランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタである、請求項１から７のいずれか１項に記載の走査信号線駆動回路。
【請求項9】
請求項１から７のいずれか１項に記載の走査信号線駆動回路を備える、表示装置。
【請求項10】
前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている、請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
以下の開示は、表示装置に関し、更に詳しくは、表示装置の表示部に配設された走査信号線を駆動するための走査信号線駆動回路に関し、特に、タッチパネルを備えた表示装置に設けられる走査信号線駆動回路に関する。
【背景技術】
【0002】
従来より、複数のデータ信号線（「データライン」とも呼ばれる）と、当該複数のデータ信号線に交差する複数の走査信号線（「ゲートライン」とも呼ばれる）と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含む表示部を備えたアクティブマトリクス型の表示装置が知られている。このようなアクティブマトリクス型の表示装置は、当該複数のデータ信号線を駆動するためのデータ信号線駆動回路（「データドライバ」または「ソースドライバ」とも呼ばれる）および当該複数の走査信号線を駆動するための走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）を備えている。走査信号線駆動回路は、各フレーム期間において当該複数の走査信号線が順次選択されるように複数の走査信号を当該複数の走査信号線にそれぞれ印加し、データ信号線駆動回路は、このような当該複数の走査信号線の順次的な選択に連動して、表示すべき画像信号を表す複数のデータ信号を当該複数のデータ信号線に印加する。これにより、表示すべき画像を表す画像データを構成する複数の画素データが上記複数の画素形成部にそれぞれ与えられる。
【0003】
ところで、アクティブマトリクス型の表示装置では、走査信号線駆動回路は、従来、上記のような表示部を含む表示パネルを構成する基板の周辺部にＩＣ（Integrated Circuit）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的に走査信号線駆動回路を形成することが多くなされている。このような走査信号線駆動回路は「モノリシックゲートドライバ」または「ＧＤＭ回路」等と呼ばれ、このような走査信号線駆動回路を含む表示パネルは「ゲートドライバモノリシックパネル」または「ＧＤＭパネル」と呼ばれている。ＧＤＭパネルでは、その額縁領域に形成された走査信号線駆動回路としてのゲートドライバから表示領域としての表示部に向かって走査信号が入力される。このようなＧＤＭパネルによれば、例えばＩＧＺＯ（Indium Gallium Zinc Oxide）等の酸化物半導体によりチャネル層が形成された薄膜トランジスタ（以下「ＴＦＴ」と略記する）を用いることにより、ゲートドライバを小面積でガラス上に形成し狭額縁化を図ることができる。
【0004】
一方、アクティブマトリクス型の表示装置において、近年、指やペンなどによるタッチ位置を検出するタッチパネルが搭載されることが多くなっている。このようなアクティブマトリクス型の表示装置に搭載されるタッチパネルとして、近年、共通電極をタッチ位置検出用の電極として利用するインセル型のタッチパネルが盛んに開発されている。このようなインセル型のタッチパネルを備えたアクティブマトリクス型の表示装置では、表示パネルにおける共通電極がタッチ位置検出用の電極として利用されるので、ゲートラインのスキャンが行われていない時にタッチ位置検出処理を行う必要がある。このため、充分な応答性能を確保するためには、１フレーム期間（１垂直走査期間）内で当該スキャンの途中休止を行ってタッチ位置検出のための休止期間を複数設ける必要がある。すなわち、スキャンの休止・再開を１フレーム期間中に複数回繰り返す必要がある。なお、ここで、１行目のゲートラインから最終行目のゲートラインまでを１本ずつ順次に選択することを単に「スキャン」といい、１行目から最終行目までの途中でスキャンを休止することを「スキャンの途中休止」という。さらに、スキャンが休止されている期間のことを「休止期間」という。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２０１９／００９６３５３号明細書
【非特許文献】
【0006】
【非特許文献1】In June Kim, Seok Noh,Myung Ho Ban, Ki Min Son, In Hyo Han, Hun Ki Shin, Kil Hwan Oh,Bum Sik Kim, "Integrated Gate Driver Circuit Technology with IGZO TFT for Sensing Operation", SID Digest, pp.196-198 (2019)
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記のモノリシックゲートドライバ（ＧＤＭ回路）は、表示パネルを構成する基板上に、ＩＧＺＯ等の酸化物半導体からなるチャネル層を有する薄膜トランジスタ（以下「ＴＦＴ」と略記する）を用いて形成されることがある。このようなＧＤＭ回路では、一部の薄膜トランジスタのゲート端子にそのトランジスタをオフさせる方向の電圧が負電圧ストレスとして長時間印加され当該トランジスタの閾値がシフトすることがある。このようにして閾値シフトが進むと、当該薄膜トランジスタは、本来エンハンスメント型として動作すべきであるにも関わらず、デプレション型として動作するようになることがある（以下この現象を「デプレ化」という）。このようにして当該薄膜トランジスタがデプレ化すると、ＧＤＭ回路を構成するシフトレジスタの多くの段で常時貫通電流が流れ、消費電力が著しく増大する。
【0008】
これに対し、ＧＤＭ回路において上記のような閾値シフトが生じる可能性のあるトランジスタをダイオード接続形態とすることで、当該トランジスタの閾値シフトを抑制することが考えられる。しかし、インセル型のタッチパネルを備えたアクティブマトリクス型表示装置において、このようなＧＤＭ回路が使用される場合、当該トランジスタをダイオード接続の形態とすると、当該トランジスタがオフ状態のときにリーク電流が生じることから、タッチ位置検出に十分な長さの休止期間を設けることができない。
【0009】
そこで、インセル型のタッチパネルを備えるアクティブマトリクス型表示装置において、ＧＤＭ回路におけるトランジスタのデプレ化を回避しつつ、スキャンの途中休止によりタッチ位置検出に十分な長さの休止期間を設けることが求められている。
【課題を解決するための手段】
【0010】
（１）本発明の幾つかの実施形態による走査信号線駆動回路は、タッチパネルを備えた表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
互いに縦続接続され多相クロック信号に基づきシフトレジスタとして動作する複数の単位回路を備え、
前記多相クロック信号は、前記複数の単位回路に循環的に対応する複数のクロック信号から構成され、
前記タッチパネルにおけるタッチ位置を検出するためにフレーム期間内に設けられた休止期間中は、前記複数のクロック信号のクロック動作が停止し、
前記複数の単位回路は、前記複数の走査信号線にそれぞれ対応し、
各単位回路は、入力信号として与えられるセット信号およびリセット信号に基づき当該各単位回路の状態を決定する双安定回路であって、
当該各単位回路の状態を示す第１および第２の論理レベルの電圧を選択的に保持する内部ノードと、
前記セット信号を受け取るためのセット入力端子と、
前記セット信号がアクティブのときに前記第１の論理レベルの電圧を前記内部ノードに与えるセット回路と、
前記内部ノードに前記第１の論理レベルの電圧が保持されているときに、対応するクロック信号に応じて前記対応する走査信号線を選択状態とする走査信号を出力し、前記内部ノードに前記第２の論理レベルの電圧が保持されているときに、前記対応するクロック信号に応じて前記対応する走査信号線を非選択状態とする走査信号を出力する出力回路とを含み、
前記セット回路は、
ドレイン端子と前記内部ノードに接続されたソース端子と前記セット入力端子に接続されたゲート端子とを有するセット用トランジスタを含み、
前記休止期間中は前記セット用トランジスタの前記ドレイン端子に前記第１の論理レベルの電圧が与えられ、前記休止期間以外において前記セット用トランジスタの前記ドレイン端子が前記セット用トランジスタの前記ゲート端子に接続されるように構成されている。
互いに縦続接続され多相クロック信号に基づきシフトレジスタとして動作する複数の単位回路を備え、
前記多相クロック信号は、前記複数の単位回路に循環的に対応する複数のクロック信号から構成され、
前記タッチパネルにおけるタッチ位置を検出するためにフレーム期間内に設けられた休止期間中は、前記複数のクロック信号のクロック動作が停止し、
前記複数の単位回路は、前記複数の走査信号線にそれぞれ対応し、
各単位回路は、入力信号として与えられるセット信号およびリセット信号に基づき当該各単位回路の状態を決定する双安定回路であって、
当該各単位回路の状態を示す第１および第２の論理レベルの電圧を選択的に保持する内部ノードと、
前記セット信号を受け取るためのセット入力端子と、
前記セット信号がアクティブのときに前記第１の論理レベルの電圧を前記内部ノードに与えるセット回路と、
前記内部ノードに前記第１の論理レベルの電圧が保持されているときに、対応するクロック信号に応じて前記対応する走査信号線を選択状態とする走査信号を出力し、前記内部ノードに前記第２の論理レベルの電圧が保持されているときに、前記対応するクロック信号に応じて前記対応する走査信号線を非選択状態とする走査信号を出力する出力回路とを含み、
前記セット回路は、
ドレイン端子と前記内部ノードに接続されたソース端子と前記セット入力端子に接続されたゲート端子とを有するセット用トランジスタを含み、
前記休止期間中は前記セット用トランジスタの前記ドレイン端子に前記第１の論理レベルの電圧が与えられ、前記休止期間以外において前記セット用トランジスタの前記ドレイン端子が前記セット用トランジスタの前記ゲート端子に接続されるように構成されている。
【0011】
（２）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
各単位回路は、
前記休止期間中はアクティブであり前記休止期間以外の期間は非アクティブである休止状態信号を受け取るための第１制御入力端子と、
前記休止期間以外において前記複数の走査信号が駆動される期間である通常駆動期間中はアクティブであり当該通常駆動期間以外の期間は非アクティブである駆動状態信号を受け取るための第２制御入力端子とを更に含み、
前記セット回路は、
前記セット入力端子に接続されたドレイン端子、前記セット用トランジスタの前記ドレイン端子に接続されたソース端子、および、前記第２制御入力端子に接続されたゲート端子を有する第１補助トランジスタと、
前記第１制御入力端子に接続されたドレイン端子、前記セット用トランジスタの前記ドレイン端子に接続されたソース端子、および、前記第１制御入力端子に接続されたゲート端子を有する第２補助トランジスタとを更に含む。
各単位回路は、
前記休止期間中はアクティブであり前記休止期間以外の期間は非アクティブである休止状態信号を受け取るための第１制御入力端子と、
前記休止期間以外において前記複数の走査信号が駆動される期間である通常駆動期間中はアクティブであり当該通常駆動期間以外の期間は非アクティブである駆動状態信号を受け取るための第２制御入力端子とを更に含み、
前記セット回路は、
前記セット入力端子に接続されたドレイン端子、前記セット用トランジスタの前記ドレイン端子に接続されたソース端子、および、前記第２制御入力端子に接続されたゲート端子を有する第１補助トランジスタと、
前記第１制御入力端子に接続されたドレイン端子、前記セット用トランジスタの前記ドレイン端子に接続されたソース端子、および、前記第１制御入力端子に接続されたゲート端子を有する第２補助トランジスタとを更に含む。
【0012】
（３）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（２）の構成を含み、
各単位回路は、
前記リセット信号を受け取るためのリセット入力端子と、
前記リセット信号がアクティブのときに前記第２の論理レベルの電圧を前記内部ノードに与えるリセット回路とを更に含み、
前記リセット回路は、前記内部ノードに接続されたドレイン端子、前記第１制御入力端子に接続されたソース端子、および、前記リセット入力端子に接続されたゲート端子を有するリセット用トランジスタを含み、
前記休止状態信号は、アクティブのときは前記第１の論理レベルの電圧を有し非アクティブのときは前記第２の論理レベルの電圧を有する信号である。
各単位回路は、
前記リセット信号を受け取るためのリセット入力端子と、
前記リセット信号がアクティブのときに前記第２の論理レベルの電圧を前記内部ノードに与えるリセット回路とを更に含み、
前記リセット回路は、前記内部ノードに接続されたドレイン端子、前記第１制御入力端子に接続されたソース端子、および、前記リセット入力端子に接続されたゲート端子を有するリセット用トランジスタを含み、
前記休止状態信号は、アクティブのときは前記第１の論理レベルの電圧を有し非アクティブのときは前記第２の論理レベルの電圧を有する信号である。
【0013】
（４）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（３）の構成を含み、
各単位回路は、前記内部ノードとは異なるノードであって前記第１および第２の論理レベルの電圧を選択的に保持する安定化ノードを含む安定化回路を更に含み、
前記安定化回路は、
前記内部ノードに前記第２の論理レベルの電圧が保持されているときに前記安定化ノードに前記第１の論理レベルの電圧を与える第１トランジスタと、
前記内部ノードに前記第１の論理レベルの電圧が保持されているときに前記安定化ノードに前記第２の論理レベルの電圧を与える第２トランジスタと、
前記安定化ノードに前記第１の論理レベルの電圧が保持されているときに前記内部ノードに前記第２の論理レベルの電圧を与える第３トランジスタとを含む。
各単位回路は、前記内部ノードとは異なるノードであって前記第１および第２の論理レベルの電圧を選択的に保持する安定化ノードを含む安定化回路を更に含み、
前記安定化回路は、
前記内部ノードに前記第２の論理レベルの電圧が保持されているときに前記安定化ノードに前記第１の論理レベルの電圧を与える第１トランジスタと、
前記内部ノードに前記第１の論理レベルの電圧が保持されているときに前記安定化ノードに前記第２の論理レベルの電圧を与える第２トランジスタと、
前記安定化ノードに前記第１の論理レベルの電圧が保持されているときに前記内部ノードに前記第２の論理レベルの電圧を与える第３トランジスタとを含む。
【0014】
（５）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（４）の構成を含み、
前記第１トランジスタは、前記第２制御入力端子に接続されたドレイン端子と、前記安定化ノードに接続されたソース端子と、前記第１トランジスタのオン電圧に相当する電源電圧を与えられるゲート端子とを有し、
前記第２トランジスタは、前記安定化ノードに接続されたドレイン端子と、前記第２の論理レベルの電圧に相当する基準電圧を与えられるソース端子と、前記内部ノードに接続されたゲート端子とを有し、
前記第３トランジスタは、前記内部ノードに接続されたドレイン端子と、前記第１制御入力端子に接続されたソース端子と、前記安定化ノードに接続されたゲート端子とを有し、
前記駆動状態信号は、アクティブのときは前記第１の論理レベルの電圧を有し非アクティブのときは前記第２の論理レベルの電圧を有する信号である。
前記第１トランジスタは、前記第２制御入力端子に接続されたドレイン端子と、前記安定化ノードに接続されたソース端子と、前記第１トランジスタのオン電圧に相当する電源電圧を与えられるゲート端子とを有し、
前記第２トランジスタは、前記安定化ノードに接続されたドレイン端子と、前記第２の論理レベルの電圧に相当する基準電圧を与えられるソース端子と、前記内部ノードに接続されたゲート端子とを有し、
前記第３トランジスタは、前記内部ノードに接続されたドレイン端子と、前記第１制御入力端子に接続されたソース端子と、前記安定化ノードに接続されたゲート端子とを有し、
前記駆動状態信号は、アクティブのときは前記第１の論理レベルの電圧を有し非アクティブのときは前記第２の論理レベルの電圧を有する信号である。
【0015】
（６）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（４）の構成を含み、
前記複数のクロック信号のそれぞれは、クロック動作中は、アクティブ状態に相当するレベルと非アクティブ状態に相当するレベルとを交互に繰り返す信号であり、
前記第１トランジスタは、前記第２制御入力端子に接続されたドレイン端子と、前記安定化ノードに接続されたソース端子と、前記複数のクロック信号のうちいずれか１つのクロック信号を与えられるゲート端子とを有している。
前記複数のクロック信号のそれぞれは、クロック動作中は、アクティブ状態に相当するレベルと非アクティブ状態に相当するレベルとを交互に繰り返す信号であり、
前記第１トランジスタは、前記第２制御入力端子に接続されたドレイン端子と、前記安定化ノードに接続されたソース端子と、前記複数のクロック信号のうちいずれか１つのクロック信号を与えられるゲート端子とを有している。
【0016】
（７）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（４）から（６）のいずれかの構成を含み、
前記安定化回路は、前記セット信号がアクティブのときに前記安定化ノードに前記第２の論理レベルの電圧を与える第４トランジスタを更に含む。
前記安定化回路は、前記セット信号がアクティブのときに前記安定化ノードに前記第２の論理レベルの電圧を与える第４トランジスタを更に含む。
【0017】
（８）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１）から（７）のいずれかの構成を含み、
各単位回路に含まれるトランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタである。
各単位回路に含まれるトランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタである。
【0018】
（９）また、本発明の幾つかの実施形態による表示装置は、上記（１）から（８）のいずれかの構成を有する走査信号線駆動回路を備える。
【0019】
（１０）また、本発明の幾つかの実施形態による表示装置は、上記（９）の構成を含み、
前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている。
前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている。
【発明の効果】
【0020】
本発明の上記幾つかの実施形態では、タッチパネルを備えた表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路において、互いに縦続接続された複数の単位回路により、多相クロック信号に基づき動作するシフトレジスタが構成されており、タッチパネルにおけるタッチ位置を検出するためにフレーム期間内に設けられたスキャンの休止期間中は、上記複数のクロック信号のクロック動作が停止する。各単位回路は、入力信号として与えられるセット信号およびリセット信号に基づき当該各単位回路の状態を決定する双安定回路であって、当該各単位回路の状態を示す第１および第２の論理レベルの電圧を選択的に保持する内部ノードと、セット信号を受け取るためのセット入力端子と、セット入力端子に与えられるセット信号がアクティブのときに第１の論理レベルの電圧を内部ノードに与えるセット回路とを含んでいる。このセット回路は、ソース端子を内部ノードに接続されゲート端子を上記セット入力端子に接続されたセット用トランジスを含み、上記休止期間中はセット用トランジスタのドレイン端子に第１の論理レベルの電圧が与えられ、前記休止期間以外においてセット用トランジスタがそのドレイン端子をそのゲート端子に接続されてダイオード接続形態となるように構成されている。このような構成によれば、通常駆動中は、セット用トランジスタは、ダイオード接続構成となるので負電圧バイアス状態にはならない。したがって、セット用トランジスタが閾値シフトによってデプレ化することはない。一方、タッチ位置検出のためのスキャンの休止期間では、セット用トランジスタは、ダイオード接続構成ではなく、そのドレイン端子に第１の論理レベルの電圧を与えられる構成となるので、オフ状態のセット用トランジスタにはリーク電流が殆ど生じない。このため、タッチ位置検出のために十分な長さの休止期間を設けることができる。なお、この休止期間では、セット用トランジスタは、負電圧バイアス状態になるので、閾値シフトによってデプレ化する可能性がある。しかし、負電圧バイアス状態となるセット用トランジスタを含む単位回路は、全ての単位回路のごく一部であるので、デプレ化が生じても消費電流の増大が問題になることはない。
【0021】
したがって、上記幾つかの実施形態によれば、タッチパネルを備えた表示装置において、各単位回路内のセット用トランジスタのデプレ化による消費電流の増大を抑制しつつスキャンの途中休止によりタッチ位置検出のために十分な長さの休止期間を設けることができる。
【0022】
なお、上記幾つかの実施形態において、各単位回路に含まれるトランジスタとして、酸化物半導体によりチャネル層が形成された薄膜トランジスタ（酸化物ＴＦＴ）を使用するのが好ましい（上記（８）の構成参照）。酸化物ＴＦＴは、オフ時のリーク電流が小さいので、タッチ位置検出に十分な長さのスキャンの休止期間を設けるうえで有効である。一方、上記のように、通常駆動中はセット用トランジスタはダイオード接続形態に代えてドレイン端子に第１の論理レベルの電圧が与えられる構成（後述のＶＤＤ接続構成に相当する構成）となるので、セット用トランジスタとしての酸化物ＴＦＴのデプレ化による消費電力の増大を抑えることができる。
【図面の簡単な説明】
【0023】
【図1】第１の実施形態に係る表示装置の全体構成を示すブロック図である。
【図2】上記第１の実施形態における画素形成部の電気的構成を示す回路図である。
【図3】上記第１の実施形態におけるタッチパネルの構成例を説明するための模式図である。
【図4】上記第１の実施形態におけるタッチパネルの概略動作を説明するためのタイミングチャートである。
【図5】片側入力片側配置方式のゲートドライバを説明するための模式図（Ａ）、両側入力両側配置方式のゲートドライバを説明するための模式図（Ｂ）、および、片側入力両側配置方式のゲートドライバを説明するための模式図（Ｃ）である。
【図6】上記第１の実施形態におけるゲートドライバの構成を示す回路図である。
【図9】上記第１の実施形態におけるゲートドライバで使用される単位回路の構成を示す回路図である。
【図10】上記第１の実施形態におけるゲートドライバの動作を説明するための信号波形図である。
【図11】上記第１の実施形態の作用および効果を第１および第２比較例と比較しつつ説明するための図である。
【図12】第２の実施形態におけるゲートドライバを構成する単位回路の構成を示す回路図である。
【発明を実施するための形態】
【0024】
以下、添付図面を参照しつつ実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、本実施形態におけるトランジスタはすべてＮチャネル型であるが、本発明はこれに限定されない。なお、Ｎチャネル型トランジスタでは、２つの導通端子のうち電位の高い方がドレイン端子であり低い方がソース端子であるが、本明細書では、動作中に当該２つの導通端子の電位の高低が反転する場合であっても、当該２つの導通端子のうち一方を固定的に「ドレイン端子」と呼び他方を「ソース端子」と呼ぶものとする。また、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。
【0025】
＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図１は、第１の実施形態に係る表示装置の全体構成を示すブロック図である。この表示装置は、アクティブマトリクス型の液晶表示装置であって、図１に示すように、表示制御回路１００と、走査信号線駆動回路としてのゲートドライバ２００と、データ信号線駆動回路としてのデータドライバ３００と、液晶パネルを構成する表示部４００とを備えている。本実施形態では、ゲートドライバ２００と表示部４００とは同一基板上（液晶パネルに含まれる２枚の基板のうちの一方の基板であるアクティブマトリクス基板上）に形成されている。すなわち、ゲートドライバ２００は、モノリシックゲートドライバ（ＧＤＭ回路）である。また、表示部４００として機能する液晶パネルはタッチパネルと一体化している。すなわち、本実施形態に係る表示装置は、インセル型のタッチパネルを備えた液晶表示装置である。タッチパネルの構成については、公知または周知の構成を採用できる。
＜１．１ 全体構成および動作概要＞
図１は、第１の実施形態に係る表示装置の全体構成を示すブロック図である。この表示装置は、アクティブマトリクス型の液晶表示装置であって、図１に示すように、表示制御回路１００と、走査信号線駆動回路としてのゲートドライバ２００と、データ信号線駆動回路としてのデータドライバ３００と、液晶パネルを構成する表示部４００とを備えている。本実施形態では、ゲートドライバ２００と表示部４００とは同一基板上（液晶パネルに含まれる２枚の基板のうちの一方の基板であるアクティブマトリクス基板上）に形成されている。すなわち、ゲートドライバ２００は、モノリシックゲートドライバ（ＧＤＭ回路）である。また、表示部４００として機能する液晶パネルはタッチパネルと一体化している。すなわち、本実施形態に係る表示装置は、インセル型のタッチパネルを備えた液晶表示装置である。タッチパネルの構成については、公知または周知の構成を採用できる。
【0026】
図１に示すように表示部４００には、複数本のデータライン（データ信号線）ＤＬと、当該複数本のデータラインＤＬに交差する複数本のゲートライン（走査信号線）ＧＬとが配設されている。また、表示部４００には、当該複数のデータラインＤＬおよび当該複数のゲートラインＧＬに沿ってマトリクス状に配置された複数個の画素形成部４が設けられており、各画素形成部４は、当該複数のデータラインＤＬのいずれか１つに対応するとともに、当該複数のゲートラインＧＬのいずれか１つに対応する。
【0027】
図２は、１つの画素形成部４の電気的構成を示す回路図である。画素形成部４には、対応する交差点を通過するゲートラインＧＬにゲート端子が接続されると共に当該交差点を通過するデータラインＤＬにソース端子が接続されたスイッチング素子である画素ＴＦＴ（薄膜トランジスタ）４０と、画素ＴＦＴ４０のドレイン端子に接続された画素電極４１と、表示部４００内に形成されている複数個の画素形成部４に共通的に設けられた共通電極４４および補助容量電極４５と、画素電極４１と共通電極４４とによって形成される液晶容量４２と、画素電極４１と補助容量電極４５とによって形成される補助容量４３とが含まれている。液晶容量４２と補助容量４３とによって画素容量４６が構成されている。なお、画素形成部４の構成は図２に示す構成には限定されず、例えば、補助容量４３および補助容量電極４５が設けられていない構成を採用することもできる。また、共通電極４４は、タッチ位置検出用の電極としても利用される。このため、共通電極４４は、セグメント状に複数の電極に分割されている（後述の図３参照）。
【0028】
画素ＴＦＴ４０としては、半導体層にアモルファスシリコンを用いた薄膜トランジスタ（ａ－Ｓｉ ＴＦＴ），半導体層に微結晶シリコンを用いた薄膜トランジスタ，半導体層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ），半導体層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ－ＴＦＴ）等を採用することができる。酸化物ＴＦＴとしては、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、ゲートドライバ２００内の薄膜トランジスタについても同様である。本実施形態では、画素ＴＦＴ４０としての薄膜トランジスタおよびゲートドライバ２００内の薄膜トランジスタのいずれについても、酸化物ＴＦＴが使用されるものとする。なお、酸化物ＴＦＴを採用することによりオフリークを低減することが可能となる。
【0029】
以下、図１に示すように構成された本実施形態に係る表示装置の動作概要について説明する。表示制御回路１００は、外部から送られる画像信号ＤＡＴとタイミング制御信号ＴＧとを受け取り、デジタル映像信号ＤＶと、ゲートドライバ２００の動作を制御するための走査側制御信号ＧＣＴＬと、データドライバ３００の動作を制御するためのデータ側制御信号ＤＣＴＬとを出力する。走査側制御信号ＧＣＴＬには、ゲートスタートパルス信号や、ゲートクロック信号、後述のスキャンの途中休止のための途中休止用制御信号ＶＴＰ，ＶＴＰＢ等が含まれている。データ側制御信号ＤＣＴＬには、データスタートパルス信号，データクロック信号，およびラッチストローブ信号が含まれている。なお、ゲートクロック信号は、後述のスキャンの途中休止のためにクロック動作が停止する期間を除き、アクティブ状態に相当するＨレベルと非アクティブ状態に相当するＬレベルとを交互に繰り返す信号である。
【0030】
ゲートドライバ２００は、表示制御回路１００から送られる走査側制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートラインＧＬへの印加を１フレーム期間（１垂直走査期間）を周期として繰り返す。すなわち、ゲートドライバ２００は、ゲートラインＧＬのスキャンを行う。ただし、タッチ位置検出処理が行われる際にスキャンの途中休止が行われる。
【0031】
データドライバ３００は、表示制御回路１００から送られるデジタル映像信号ＤＶとデータ側制御信号ＤＣＴＬとに基づいて、データラインＤＬに駆動用映像信号としてのデータ信号を印加する。このとき、データドライバ３００では、データクロック信号のパルスが発生するタイミングで、各データラインＤＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、保持された１画素行分のデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、１画素行分のデータ信号として全てのデータラインＤＬに一斉に印加される。
【0032】
以上のようにして、ゲートラインＧＬに走査信号が印加され、データラインＤＬにデータ信号が印加されることにより、外部から送られる画像信号ＤＡＴに応じた画像が表示部４００に表示される。
【0033】
＜１．２ タッチパネルの構成および動作＞
図３は、本実施形態におけるタッチパネルの構成例を説明するための模式図である。本実施形態における表示部４００として機能する液晶パネルは、画素形成部４や、複数（ｍ本）のデータラインＤＬ（１）～ＤＬ（ｍ）、当該複数のデータラインＤＬ（１）～ＤＬ（ｍ）と交差する複数（ｎ本）のゲートラインＧＬ（１）～ＧＬ（ｎ）、ゲートドライバ２００等が形成されたアクティブマトリクス基板６１０を含んでおり、このアクティブマトリクス基板６１０上に、複数の矩形状の共通電極要素５０がマトリクス状に配置されている。１つの共通電極要素５０は、例えば１辺が数ｍｍの略正方形であり、画素電極よりも大きい。
図３は、本実施形態におけるタッチパネルの構成例を説明するための模式図である。本実施形態における表示部４００として機能する液晶パネルは、画素形成部４や、複数（ｍ本）のデータラインＤＬ（１）～ＤＬ（ｍ）、当該複数のデータラインＤＬ（１）～ＤＬ（ｍ）と交差する複数（ｎ本）のゲートラインＧＬ（１）～ＧＬ（ｎ）、ゲートドライバ２００等が形成されたアクティブマトリクス基板６１０を含んでおり、このアクティブマトリクス基板６１０上に、複数の矩形状の共通電極要素５０がマトリクス状に配置されている。１つの共通電極要素５０は、例えば１辺が数ｍｍの略正方形であり、画素電極よりも大きい。
【0034】
アクティブマトリクス基板６１０における額縁領域にデータドライバＩＣ（「ソースドラバイＩＣ」とも呼ばれる）３１０が実装されており、このデータドライバＩＣ３１０は、本実施形態におけるデータドライバ３００として機能するだけでなく、タッチパネルの機能を実現するためのセンサ駆動・読取回路を含んでいる。アクティブマトリクス基板６１０には、上記複数の共通電極要素５０と１対１に対応しデータラインＤＬに並行に延びる複数のセンサ信号線５１も配設されている。各共通電極要素５０は、それに対応するセンサ信号線５１と数個のコンタクトホール５３によって電気的に接続され、かつ、当該対応するセンサ信号線５１でデータドライバＩＣ３１０に接続されている。各共通電極要素５０は、画素電極との間に画像表示のための電圧を印加するために使用されるとともに、タッチ位置を検出するための容量形成にも使用される。なお、上記複数の共通電極要素５０は、図２に示される共通電極４４に相当する。
【0035】
図４は、本実施形態におけるタッチパネルの概略動作を説明するためのタイミングチャートである。本実施形態に係る表示装置は、図７に示すように、１フレーム期間（１垂直走査期間）において、液晶パネルに画像表示のためのデータ書込を行う画像書込期間Ｔｖｉｄｅｏと、液晶パネルを構成する表示部４００におけるタッチ位置を検出するためのスキャンの休止期間Ｔｓｅｎｓとが交互に現れるように構成されている。
【0036】
データドライバＩＣ３１０は、画像書込期間Ｔｖｉｄｅｏでは、各共通電極要素５０にセンサ信号線５１によって直流電圧が共通電圧Ｖｃｏｍとして供給された状態で、ゲートドライバによるゲートラインＧＬ（１）～ＧＬ（ｎ）の駆動と連動してデータラインＤＬ（１）～ＤＬ（ｍ）を駆動することにより、表示画像を表す各画素データをデータ電圧として対応する画素形成部４に書き込む。
【0037】
一方、タッチ位置検出のための休止期間Ｔｓｅｎｓでは、データドライバＩＣ３１０は、ゲートラインＧＬ（１）～ＧＬ（ｎ）およびソースバスラインＤＬ（１）～ＤＬ（ｍ）の駆動が停止した状態で、一定の振幅を有する交流信号をセンサ信号線５１によって各共通電極要素５０に供給する。人の指等が液晶パネルにおける表示領域５００に触れると、触れた位置の共通電極要素５０と人の指等との間に容量が形成される。データドライバＩＣ３１０は、当該触れた位置（タッチ位置）の共通電極要素５０における容量変化を上記交流信号に基づき検出する。このようにしてタッチ位置の共通電極要素５０における容量変化を検出することでタッチパネルの機能が実現される。
【0038】
＜１．３ ゲートドライバの構成＞
既述のように、ゲートドライバ２００は、表示部４００における各ゲートラインＧＬ（ｉ）に走査信号を与える（ｉ＝１～ｎ）。一般に、ゲートドライバから各ゲートラインに走査信号を与える方式として、図５に示す３つの方式が知られている。なお、図５では、便宜上、表示部に配設されたゲートラインは４本であり、ゲートドライバは、それら４本ゲートラインに接続される４個の単位回路をＵＣ（１）～ＵＣ（４）を縦続接続したシフトレジスタにより構成されているものとする。
既述のように、ゲートドライバ２００は、表示部４００における各ゲートラインＧＬ（ｉ）に走査信号を与える（ｉ＝１～ｎ）。一般に、ゲートドライバから各ゲートラインに走査信号を与える方式として、図５に示す３つの方式が知られている。なお、図５では、便宜上、表示部に配設されたゲートラインは４本であり、ゲートドライバは、それら４本ゲートラインに接続される４個の単位回路をＵＣ（１）～ＵＣ（４）を縦続接続したシフトレジスタにより構成されているものとする。
【0039】
図５（Ａ）は、上記３つの方式のうちの第１の方式である片側入力片側配置方式を示す模式図である。この第１の方式では、表示部の片側にゲートドライバが配置され、各ゲートラインの一端にのみゲートドライバから走査信号が印加される。図５（Ｂ）は、上記３つの方式のうちの第２の方式である両側入力両側配置方式を示す模式図である。この第２の方式では、４個の単位回路ＵＣ（１）～ＵＣ（４）を含む第１および第２ゲートドライバが表示部の一端側および他端側にそれぞれ配置され、各ゲートラインの一端および他端に第１および第２ゲートドライバから走査信号が印加される。図５（Ｃ）は、上記３つの方式のうちの第３の方式である片側入力両側配置方式を示す模式図である。この第３の方式では、奇数番目の単位回路ＵＣ（１），ＵＣ（３）を含む第１ゲートドライバおよび偶数番目の単位回路ＵＣ（２），ＵＣ（４）を含む第２ゲートドライバが、表示部の一端側および他端側にそれぞれ配置され、各ゲートラインの一端および他端に第１および第２ゲートドライバから走査信号がそれぞれ印加される。本実施形態では、上記３つの方式のいずれの方式も採用することができるが、以下では、図５（Ａ）に示す片側入力片側配置方式を採用するものとして本実施形態におけるゲートドライバ４０について説明する。なお、既述のように、表示部４００にｎ本（ｎは２以上の整数）のゲートラインＧＬ（１）～ＧＬ（ｎ）が配設されている。
【0040】
図６は、本実施形態におけるゲートドライバ２００の構成を示す回路図である。このゲートドライバ２００は、表示部４００におけるｎ本のゲートラインＧＬ（１）～ＧＬ（ｎ）にそれぞれ対応するｎ個の単位回路ＵＣ（１）～ＵＣ（ｎ）を含み、各単位回路ＵＣ（ｉ）は双安定回路として機能する。これらｎ個の単位回路ＵＣ（１）～ＵＣ（ｎ）は、図６に示すように縦続接続されてｎ段のシフトレジスタとして動作する。なお以下では、これらｎ個の単位回路ＵＣ（１）～ＵＣ（ｎ）を区別しない場合は、当該シフトレジスタに含まれる単位回路を符号“ＵＣ”で示すものとする。
【0041】
図６に示すように、ゲートドライバ２００には、走査側制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２と、クリア信号ＣＬＲ，ＣＬＲ１～ＣＬＲ３と、ゲートクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤと、途中休止用制御信号ＶＴＰ，ＶＴＰＢとが与えられる。また、ゲートドライバ２００には、ハイレベル電源電圧ＶＤＤおよびローレベル電源電圧ＶＳＳも与えられる。ゲートクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤは４相のクロック信号である。なお、途中休止用制御信号ＶＴＰ，ＶＴＰＢのうち、信号ＶＴＰは、スキャンの休止期間中はアクティブであって休止期間以外の期間は非アクティブである信号（以下「休止状態信号」という）であり、信号ＶＴＰＢは、当該休止期間以外においてスキャンが実施されている期間である通常駆動期間中はアクティブであって通常駆動期間以外は非アクティブである信号（以下「駆動状態信号」という）である。
【0042】
ゲートドライバ２００において、各単位回路ＵＣ（ｉ）には次のような信号が与えられる（図６参照）。単位回路ＵＣ（１）にはゲートクロック信号ＣＫＡが入力クロック信号ＣＫとして与えられ、単位回路ＵＣ（２）にはゲートクロック信号ＣＫＣが入力クロック信号ＣＫとして与えられ、単位回路ＵＣ（３）にはゲートクロック信号ＣＫＢが入力クロック信号ＣＫとして与えられ、単位回路ＵＣ（４）にはゲートクロック信号ＣＫＤが入力クロック信号ＣＫとして与えられる。単位回路ＵＣ（ｉ）へのゲートクロック信号の入力については、このような構成が繰り返される。すなわち、ゲートドライバ２００に含まれる単位回路ＵＣ（１）～ＵＣ（ｎ）には、４つのゲートクロック信号ＣＫＡ，ＣＫＣ，ＣＫＢ，ＣＫＤが循環的に対応し、各単位回路ＵＣ（ｉ）には、対応するゲートクロック信号ＣＫＸ（ＸはＡ，Ｂ，Ｃ，Ｄのいずれか）が入力される。
【0043】
また、ｐを３≦ｐ≦ｎなる整数としたとき、ｐ段目の単位回路ＵＣ（ｐ）にはｐ－２段目の単位回路ＵＣ（ｐ－２）の出力信号Ｑがセット信号Ｓとして与えられ、ｑを１≦ｑ≦ｎ－３なる整数としたとき、ｑ段目の単位回路ＵＣ（ｑ）にはｑ＋３段目の単位回路ＵＣ（ｑ＋３）の出力信号Ｑがリセット信号Ｒとして与えられる。なお、単位回路ＵＣ（１）には第１ゲートスタートパルス信号ＧＳＰ１がセット信号Ｓとして与えられ、単位回路ＵＣ（２）には第２ゲートスタートパルス信号ＧＳＰ２がセット信号Ｓとして与えられ、単位回路ＵＣ（ｎ－２）には第１クリア信号ＣＬＲ１がリセット信号Ｒとして与えられ、単位回路ＵＣ（ｎ－１）には第２クリア信号ＣＬＲ２がリセット信号Ｒとして与えられ、単位回路ＵＣ（ｎ）には第３クリア信号ＣＬＲ３がリセット信号Ｒとして与えられる。また、全ての単位回路に共通的に、ローレベル電源電圧ＶＳＳ，ハイレベル電源電圧ＶＤＤ，途中休止用制御信号ＶＴＰ，ＶＴＰＢ、および、クリア信号ＣＬＲが与えられる。ここで、第１から第３クリア信号ＣＬＲ１～ＣＬＲ３は、ゲートドライバ２００がｎ＋３段のシフトレジスタとして動作すると仮定した場合におけるｎ＋１段目、ｎ＋２段目、ｎ＋３段目の単位回路の出力信号Ｑにそれぞれ相当する信号であり、クリア信号ＣＬＲは、各フレーム期間でのスキャンの終了後、次のフレーム期間でのスキャンの開始前に所定期間だけアクティブ（Ｈレベル）となる信号である。
【0044】
＜１．４ 単位回路の構成＞
＜１．４．１ 第１比較例としての単位回路の構成＞
本実施形態におけるゲートドライバ２００に含まれる単位回路ＵＣの構成を説明する前に、当該ゲートドライバ２００において使用可能な比較例としての単位回路の構成について説明する。図７は、第１比較例としての単位回路ＵＣａの構成を示す回路図である。この単位回路ＵＣａは、本実施形態における単位回路ＵＣにおける特徴的構成（後述の図９参照）を使用せずに従来技術に基づき構成された単位回路である。なお、特に断らない限り、単位回路ＵＣａに含まれるトランジスタは、いずれもエンハンスメント型の酸化物ＴＦＴである。この点は、後述の第２比較例としての単位回路ＵＣｂおよび本実施形態における単位回路ＵＣにおいても同様である（図９、図１０参照）。
＜１．４．１ 第１比較例としての単位回路の構成＞
本実施形態におけるゲートドライバ２００に含まれる単位回路ＵＣの構成を説明する前に、当該ゲートドライバ２００において使用可能な比較例としての単位回路の構成について説明する。図７は、第１比較例としての単位回路ＵＣａの構成を示す回路図である。この単位回路ＵＣａは、本実施形態における単位回路ＵＣにおける特徴的構成（後述の図９参照）を使用せずに従来技術に基づき構成された単位回路である。なお、特に断らない限り、単位回路ＵＣａに含まれるトランジスタは、いずれもエンハンスメント型の酸化物ＴＦＴである。この点は、後述の第２比較例としての単位回路ＵＣｂおよび本実施形態における単位回路ＵＣにおいても同様である（図９、図１０参照）。
【0045】
図７に示すように、単位回路ＵＣａは、入力端子２１～２３，２５～２７と出力端子２９と電源端子２４とを備え、１２個のトランジスタＭ１～Ｍ３，Ｍ５，Ｍ６，Ｍ６＋，Ｍ８～Ｍ１０，Ｍ１２，Ｍ１４，Ｍ２１と１個のキャパシタＣ１とを含んでいる。入力端子２１は、クロック信号ＣＫ（以下「入力クロック信号ＣＫ」ともいう）を受け取るためのクロック入力端子であり、入力端子２２は、セット信号を受け取るためのセット入力端子であり、入力端子２３は、リセット信号を受け取るためのリセット入力端子であり、入力端子２５は、クリア信号ＣＬＲを受け取るためのクリア入力端子であり、入力端子２６は、途中休止用制御信号としての休止状態信号ＶＴＰを受け取るための第１制御入力端子であり、入力端子２７は、途中休止用制御信号としての駆動状態信号ＶＴＰＢを受け取るための第２制御入力端子であり、出力端子２９は、この単位回路ＵＣａの出力信号Ｑを走査信号として出力するための端子であり、電源端子２４は、ハイレベル電源電圧ＶＤＤを受け取るためのハイレベル電源端子である。なお、ゲートドライバ２００には、全ての単位回路ＵＣａに基準電圧としてのローレベル電源電圧ＶＳＳを供給するための基準電源線（ローレベル電源電圧と同じ符号“ＶＳＳ”で示すものとする）が配設されており、図７に示すように、各単位回路ＵＣａに含まれる幾つかのトランジスタは基準電源線ＶＳＳに接続されている。
【0046】
第１比較例としての単位回路ＵＣａは、表示部４００に配設されたｎ本のゲートラインＧＬ（１）～ＧＬ（ｎ）のいずれか１つ（図７の例ではｋ番目のゲートラインＧＬ（ｋ））に対応する双安定回路であって、入力信号として与えられるセット信号Ｓおよびリセット信号Ｒに基づき当該各単位回路の状態を決定し、当該各単位回路の状態に応じて対応するゲートラインＧＬ（ｋ）を選択状態または非選択状態とする出力信号Ｑを、当該ゲートラインＧＬ（ｋ）に印加すべき走査信号Ｇ（ｋ）として出力する。
【0047】
図７に示すように、単位回路ＵＣａは、当該単位回路の状態を示す第１の論理レベルとしてのハイレベル（Ｈレベル）および第２の論理レベルとしてのローレベル（Ｌレベル）の電圧を選択的に保持する内部ノードＮＡを備える。この内部ノードＮＡは、セット回路２０１ａを構成するスイッチング素子としてのトランジスタＭ１を介してハイレベル電源端子２４に接続されるとともに、リセット回路２０２を構成するスイッチング素子としてのリセット用トランジスタＭ９を介して、休止状態信号ＶＴＰが与えられる第１制御入力端子２６に接続されている。すなわち、セット用トランジスタＭ１のドレイン端子およびソース端子はハイレベル電源端子２４および内部ノードＮＡにそれぞれ接続され、リセット用トランジスタＭ９のドレイン端子およびソース端子は内部ノードＮＡおよび第１制御入力端子にそれぞれ接続されている。トランジスタＭ１のゲート端子はセット入力端子２２に、トランジスタＭ９のゲート端子はリセット入力端子２３にそれぞれ接続されている。また、トランジスタＭ１０とキャパシタＣ１とは出力回路２０３を構成する。トランジスタＭ１０は、そのドレイン端子をクロック入力端子２１に接続され、そのソース端子を出力端子２９に接続され、そのゲート端子を内部ノードＮＡに接続されており、キャパシタＣ１の第１および第２端子は、トランジスタＭ１０のゲート端子およびソース端子にそれぞれ接続されている。
【0048】
単位回路ＵＣａにおいて、トランジスタＭ５，Ｍ６，Ｍ６＋，Ｍ８，Ｍ１４は、安定化回路２０４を構成する。この安定化回路２０４は、出力回路のトランジスタＭ１０をオフ状態とすべき期間において当該トランジスタＭ１０が確実にオフ状態に維持されるように内部ノードＮＡの電圧変動を防止し出力信号Ｑを安定化するために設けられたものであり、安定化ノードＮＢを有している。図７に示すように、この安定化回路において、スイッチング素子としてのトランジスタＭ５は、そのドレイン端子を第２制御入力端子２７に接続され、そのソース端子を安定化ノードＮＢに接続され、そのゲート端子をハイレベル電源端子２４に接続されている。第２制御入力端子２７には、途中休止用制御信号ＶＴＰ，ＶＴＰＢのうち駆動状態信号ＶＴＰＢが与えられ、ハイレベル電源端子２４には、トランジスタＭ５をオンさせるオン電圧に相当するハイレベル電源電圧ＶＤＤが与えられている。安定化ノードＮＢは、スイッチング素子としてのトランジスタＭ６を介して基準電源線ＶＳＳに接続され、トランジスタＭ６のゲート端子は内部ノードＮＡに接続されている。また、内部ノードＮＡは、スイッチング素子としてのトランジスタＭ８を介して第１制御入力端子２６に接続され、トランジスタＭ８のゲート端子は安定化ノードＮＢに接続されている。第１制御入力端子２６には、途中休止用制御信号ＶＴＰ，ＶＴＰＢのうち休止状態信号ＶＴＰが与えられる。出力端子２９は、スイッチング素子としてのトランジスタＭ１４を介して基準電源線ＶＳＳに接続されており、トランジスタＭ１４のゲート端子は安定化ノードＮＢに接続されている。
【0049】
また、単位回路ＵＣａにおいて、スイッチング素子としてのトランジスタＭ２，Ｍ３，Ｍ１２のゲート端子はクリア入力端子２５に接続されている。内部ノードＮＡは、トランジスタＭ２を介して第１制御入力端子２６に接続され、安定化ノードＮＢおよび出力端子２９は、トランジスタＭ３，Ｍ１２をそれぞれを介して基準電源線ＶＳＳに接続されている。
【0050】
さらに、単位回路ＵＣａにおいて、スイッチング素子としてのトランジスタＭ２１のゲート端子は、休止状態信号ＶＴＰを受け取るための第１制御入力端子２６に接続されており、出力端子２９は、トランジスタＭ２１を介して基準電源線ＶＳＳに接続されている。
【0051】
＜１．４．２ 第２比較例としての単位回路の構成＞
上記第１比較例では、単位回路ＵＣａにおいて内部ノードＮＡにＨレベル電圧が保持されているときにセット信号ＳとしてＬレベル電圧が入力されると、図７に示す構成からわかるように、セット入力端子２２にゲート端子が接続されたセット用トランジスタＭ１では、ソース端子およびドレイン端子にＨレベル電圧が与えられ、ゲート端子にＬレベル電圧が与えられるので、セット用トランジスタＭ１に負電圧ストレスが印加されることになり、セット用トランジスタＭ１において閾値を低下させる方向の閾値シフトが生じる。このような閾値シフトを避けるために、セット回路２０１ａを構成するセット用トランジスタＭ１をダイオード接続形態とすることが考えられる。以下、このような単位回路を第２比較例として説明する。
上記第１比較例では、単位回路ＵＣａにおいて内部ノードＮＡにＨレベル電圧が保持されているときにセット信号ＳとしてＬレベル電圧が入力されると、図７に示す構成からわかるように、セット入力端子２２にゲート端子が接続されたセット用トランジスタＭ１では、ソース端子およびドレイン端子にＨレベル電圧が与えられ、ゲート端子にＬレベル電圧が与えられるので、セット用トランジスタＭ１に負電圧ストレスが印加されることになり、セット用トランジスタＭ１において閾値を低下させる方向の閾値シフトが生じる。このような閾値シフトを避けるために、セット回路２０１ａを構成するセット用トランジスタＭ１をダイオード接続形態とすることが考えられる。以下、このような単位回路を第２比較例として説明する。
【0052】
図８は、図６に示すゲートドライバ２００で使用可能な第２比較例としての単位回路ＵＣｂの構成を示す回路図である。この単位回路ＵＣｂは、図７に示す第１比較例としての単位回路ＵＣａにおけるセット回路２０１ａの構成（以下「ＶＤＤ接続構成」という）を、図８に示す単位回路ＵＣｂにおけるセット回路２０１ｂの構成（以下「ダイオード接続構成」という）に変更したものである。第２比較例としての単位回路ＵＣｂの構成は、セット回路２０１ｂの構成を除き、第１比較例としての単位回路ＵＣａの構成と同じである。そこで、単位回路ＵＣｂにおけるセット回路２０１ｂ以外の構成については、同一または対応する部分に同一の参照符号を付して説明を省略する。
【0053】
＜１．４．３ 本実施形態における単位回路の構成＞
上記のように第２比較例としての単位回路ＵＣｂでは、セット回路２０１ｂにおけるセット用トランジスタＭ１の閾値シフトを回避できる。しかし、当該単位回路ＵＣｂでは、図８に示すようにセット用トランジスタＭ１がダイオード接続形態となっていることから、インセル型のタッチパネルを備えた表示装置のゲートドライバにおいて当該単位回路ＵＣｂを使用すると、当該トランジスタＭ１がオフ状態のときにリーク電流が生じる。このため、タッチ位置検出に十分な長さの休止期間を設けることができない。そこで、本実施形態における単位回路ＵＣは、第１比較例におけるセット用トランジスタＭ１の閾値シフトの問題を回避しつつタッチ位置検出に十分な長さの休止期間を確保すべく、下記のように構成されている。
上記のように第２比較例としての単位回路ＵＣｂでは、セット回路２０１ｂにおけるセット用トランジスタＭ１の閾値シフトを回避できる。しかし、当該単位回路ＵＣｂでは、図８に示すようにセット用トランジスタＭ１がダイオード接続形態となっていることから、インセル型のタッチパネルを備えた表示装置のゲートドライバにおいて当該単位回路ＵＣｂを使用すると、当該トランジスタＭ１がオフ状態のときにリーク電流が生じる。このため、タッチ位置検出に十分な長さの休止期間を設けることができない。そこで、本実施形態における単位回路ＵＣは、第１比較例におけるセット用トランジスタＭ１の閾値シフトの問題を回避しつつタッチ位置検出に十分な長さの休止期間を確保すべく、下記のように構成されている。
【0054】
図９は、本実施形態におけるゲートドライバ２００で使用される単位回路ＵＣの構成を示す回路図である。この単位回路ＵＣは、図７に示す第１比較例としての単位回路ＵＣａにおいてセット回路２０１ａを図９に示すセット回路２０１に置き換えたものである。本実施形態における単位回路ＵＣの構成は、セット回路２０１を除き、第１比較例としての単位回路ＵＣａの構成と同じである。そこで、単位回路ＵＣにおけるセット回路２０１以外の構成については同一または対応する部分に同一の参照符号を付して説明を省略する。
【0055】
本実施形態における単位回路ＵＣのセット回路２０１は、第１比較例としての単位回路ＵＣａのセット回路２０１ａおよび第２比較例としての単位回路ＵＣｂのセット回路２０１ｂとは異なり、セット用トランジスタＭ１に加えてトランジスタＭ１Ｂ，Ｍ１Ｃを含んでいる。以下では、トランジスタＭ１Ｂ，Ｍ１ｃを、それぞれ、「第１補助トランジスタＭ１Ｂ」、「第２補助トランジスタＭ１Ｃ」と呼ぶものとする。図９に示すように、セット用トランジスタＭ１は、そのソース端子を内部ノードＮＡに接続され、そのゲート端子をセット入力端子２２に接続されている。第１補助トランジスタＭ１Ｂは、そのドレイン端子をセット入力端子２２に接続され、そのソース端子をセット用トランジスタＭ１のドレイン端子に接続され、そのゲート端子を第２制御入力端子２７に接続されている。第２制御入力端子２７には駆動状態信号ＶＴＰＢが与えられる。第２補助トランジスタＭ１Ｃは、そのドレイン端子およびゲート端子を第１制御入力端子２６に接続され、そのソース端子をセット用トランジスタＭ１のドレイン端子に接続されていて、ダイオード接続形態となっている。第１制御入力端子２６には休止状態信号ＶＴＰが与えられる。
【0056】
このような構成のセット回路２０１によれば、休止状態信号ＶＴＰがＬレベルで駆動状態信号ＶＴＰＢがＨレベルであるときには、第１補助トランジスタＭ１Ｂがオン状態となることで、セット用トランジスタＭ１はドレイン端子とゲート端子とが接続された形態すなわちダイオード接続構成となっている。一方、休止状態信号ＶＴＰがＨレベルで駆動状態信号ＶＴＰＢがＬレベルであるときには、第１補助トランジスタＭ１Ｂがオフ状態であり、セット用トランジスタＭ１のドレイン端子にはＨレベルの電圧が第２補助トランジスタＭ１Ｃから与えられる。したがって、休止状態信号ＶＴＰがＬレベルで駆動状態信号ＶＴＰＢがＨレベルであるときセット回路２０１はダイオード接続構成であり、休止状態信号ＶＴＰがＨレベルで駆動状態信号ＶＴＰＢがＬレベルであるときセット回路２０１はＶＤＤ接続構成である、とみなすことができる。なお、休止状態信号ＶＴＰおよび駆動状態信号ＶＴＰＢが共にＨレベルとなることはない。
【0057】
＜１．５ ゲートドライバの動作＞
次に、ゲートドライバ２００の動作について説明する。図１０は、このゲートドライバ２００の動作を説明するための信号波形図である。以下では、まず、スキャンの途中休止が行われないときの動作すなわち通常駆動における動作について説明し、その後、スキャンの途中休止が行われるときの動作（途中休止前後の動作）について説明する。
次に、ゲートドライバ２００の動作について説明する。図１０は、このゲートドライバ２００の動作を説明するための信号波形図である。以下では、まず、スキャンの途中休止が行われないときの動作すなわち通常駆動における動作について説明し、その後、スキャンの途中休止が行われるときの動作（途中休止前後の動作）について説明する。
【0058】
＜１．５．１ 通常駆動における動作＞
まず、図１０を図７、図８、および図９とともに参照して、ゲートドライバ２００の通常駆動における動作につき、第１比較例としての単位回路ＵＣａ（図７）、第２比較例としての単位回路ＵＣｂ（図８）、および、本実施形態における単位回路ＵＣ（図９）のそれぞれを使用した場合を考慮して説明する。通常駆動が行われている間、休止状態信号ＶＴＰはＬレベルに維持され、駆動状態信号ＶＴＰＢはＨレベルに維持される。ここでは、ゲートドライバ２００を構成するシフトレジスタにおけるｋ段目の単位回路に着目し、図７は第１比較例としてのｋ段目の単位回路ＵＣａ（ｋ）を、図８は第２比較例としてのｋ段目の単位回路ＵＣｂ（ｋ）を、図９は本実施形態におけるｋ段目の単位回路ＵＣ（ｋ）を、それぞれ示すものとする。また、ゲートドライバ２００においてこれらの単位回路ＵＣａ，ＵＣｂ，ＵＣのいずれを使用する場合においても、ｋ段目の単位回路ＵＣａ（ｋ），ＵＣｂ（ｋ），ＵＣ（ｋ）のクロック入力端子２１には、入力クロック信号ＣＫとしてゲートクロック信号ＣＫＡが与えられるものとする（図６参照）。なお以下において、第１比較例としての単位回路ＵＣａと第２比較例としての単位回路ＵＣｂと本実施形態における単位回路ＵＣとを区別しない場合には、「単位回路ＵＣｘ」や「ｋ段目の単位回路ＵＣｘ（ｋ）」等と表記するものとする。
まず、図１０を図７、図８、および図９とともに参照して、ゲートドライバ２００の通常駆動における動作につき、第１比較例としての単位回路ＵＣａ（図７）、第２比較例としての単位回路ＵＣｂ（図８）、および、本実施形態における単位回路ＵＣ（図９）のそれぞれを使用した場合を考慮して説明する。通常駆動が行われている間、休止状態信号ＶＴＰはＬレベルに維持され、駆動状態信号ＶＴＰＢはＨレベルに維持される。ここでは、ゲートドライバ２００を構成するシフトレジスタにおけるｋ段目の単位回路に着目し、図７は第１比較例としてのｋ段目の単位回路ＵＣａ（ｋ）を、図８は第２比較例としてのｋ段目の単位回路ＵＣｂ（ｋ）を、図９は本実施形態におけるｋ段目の単位回路ＵＣ（ｋ）を、それぞれ示すものとする。また、ゲートドライバ２００においてこれらの単位回路ＵＣａ，ＵＣｂ，ＵＣのいずれを使用する場合においても、ｋ段目の単位回路ＵＣａ（ｋ），ＵＣｂ（ｋ），ＵＣ（ｋ）のクロック入力端子２１には、入力クロック信号ＣＫとしてゲートクロック信号ＣＫＡが与えられるものとする（図６参照）。なお以下において、第１比較例としての単位回路ＵＣａと第２比較例としての単位回路ＵＣｂと本実施形態における単位回路ＵＣとを区別しない場合には、「単位回路ＵＣｘ」や「ｋ段目の単位回路ＵＣｘ（ｋ）」等と表記するものとする。
【0059】
このようなｋ段目の単位回路ＵＣｘ（ｋ）のセット入力端子２２には、２段前の単位回路すなわちｋ－２段目の単位回路ＵＣｘ（ｋ－２）の出力信号Ｑが入力される（図６参照）。ただし、ｋ＜３のときには、単位回路ＵＣｘ（ｋ）（ｋ＝１，２）の２段前の単位回路の出力信号に相当する第１および第２ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２がそれぞれセット入力端子２２に与えられる。また、このようなｋ段目の単位回路ＵＣｘ（ｋ）のリセット入力端子２３には、３段後の単位回路すなわちｋ＋３段目の単位回路ＵＣｘ（ｋ＋３）の出力信号Ｑが入力される（図６参照）。ただし、ｋ＞ｎ－３のときには、単位回路ＵＣｘ（ｋ）（ｋ＝ｎ－２，ｎ－１，ｎ）の３段後の単位回路の出力信号に相当する第１から第３クリア信号ＣＬＲ１，ＣＬＲ２，ＣＬＲ３がそれぞれリセット入力端子２３に与えられる。以下では、説明の便宜上、３≦ｋ≦ｎ－３であるものとする。
【0060】
単位回路ＵＣｘ（ｋ）において、図１０に示すように、時刻ｔ１よりも前であって、セット入力端子２２およびリセット入力端子２３にそれぞれ与えられるセット信号Ｓおよびリセット信号Ｒが共にＬレベルである期間では、トランジスタＭ１，Ｍ９は共にオフ状態である。このとき安定化回路２０４では、トランジスタＭ６＋がオフ状態であり、トランジスタＭ５がオン状態であるので、安定化ノードＮＢには第１の論理レベルとしてのＨレベルの電圧が保持されている。このため、トランジスタＭ８，Ｍ１４はオン状態であり、これにより、内部ノードＮＡの電圧および出力端子２９の電圧は、それぞれ、ローレベル電源電圧ＶＳＳおよび休止状態信号ＶＴＰの電圧であり、共にＬレベルとなっている。
【0061】
図１０に示すように、セット入力端子２２に与えられるセット信号Ｓとしての２段前の単位回路の出力信号すなわちｋ－２段目の単位回路ＵＣｘ（ｋ－２）の出力信号Ｑが、時刻ｔ１でＬレベルからＨレベルへと立ち上がり、その後、時刻ｔ２でＬレベルへと立ち下がる。
【0062】
図７に示す第１比較例としての単位回路ＵＣａ（ｋ）では、このセット信号ＳがＨレベルのとき、ハイレベル電源電圧ＶＤＤがオン状態のトランジスタＭ１を介して内部ノードＮＡに与えられて内部ノードＮＡが充電される。図８に示す第２比較例としての単位回路ＵＣｂ（ｋ）では、セット信号ＳがＨレベルのとき、セット信号Ｓがダイオード接続形態のトランジスタＭ１を介して内部ノードＮＡに与えられて内部ノードＮＡが充電される。図９に示す本実施形態における単位回路ＵＣ（ｋ）では、通常駆動の間はセット回路２０１において第１補助トランジスタＭ１Ｂはオン状態であり第２補助トランジスタＭ１Ｃはオフ状態であるので、セット信号ＳがＨレベルのとき、セット信号Ｓがダイオード接続状態のトランジスタＭ１を介して内部ノードＮＡに与えられて内部ノードＮＡが充電される。このようにして、第１比較例としての単位回路ＵＣａ（ｋ）、第２比較例としての単位回路ＵＣｂ（ｋ）、および、本実施形態における単位回路ＵＣ（ｋ）のいずれにおいても、セット信号ＳがＨレベルのとき内部ノードＮＡがＨレベルへと充電される。より正確には、内部ノードＮＡは、通常のＨレベルすなわちハイレベル電源電圧ＶＤＤのレベルよりもトランジスタＭ１の閾値電圧だけ低いレベルへと充電される。
【0063】
このようにして内部ノードＮＡの電圧がＨレベルになると、出力回路２０３のトランジスタＭ１０がオン状態となる。トランジスタＭ１０がオン状態になると、クロック入力端子２１に入力クロック信号ＣＫとして与えられるゲートクロック信号ＣＫＡ（以下「入力クロック信号ＣＫＡ」ともいう）が出力端子２９から出力信号Ｑとして出力され、この出力信号Ｑが走査信号Ｇ（ｋ）としてゲートラインＧＬ（ｋ）に与えられる。入力クロック信号ＣＫＡは、時刻ｔ２でＬレベルからＨレベルに変化し、これにより、キャパシタＣ１を介して内部ノードＮＡの電圧が押し上げられて通常のＨレベルよりも高い電圧となる。その結果、トランジスタＭ１０が完全にオン状態となり、ゲートラインＧＬ（ｋ）に出力される走査信号Ｇ（ｋ）の電圧が完全にＨレベルとなる。
【0064】
安定化回路２０４では、時刻ｔ１でセット信号ＳがＨレベルになるとトランジスタＭ６＋がオン状態となり、また、上記のようにして内部ノードＮＡの電圧がＨレベルとなるとトランジスタＭ６もオン状態となる。このときトランジスタＭ５はオン状態であり、駆動状態信号ＶＴＰＢはＨレベルであるが、トランジスタＭ５のオン抵抗がトランジスタＭ６，Ｍ６＋のオン抵抗に比べ十分に高くなるようにトランジスタＭ５，Ｍ６，Ｍ６＋のチャネルサイズが設定されている。したがって、トランジスタＭ６，Ｍ６＋のオン状態への変化によって安定化ノードＮＢの電圧が第１の論理レベルとしてのＨレベルから第２の論理レベルとしてのＬレベルと変化し、トランジスタＭ８がオフ状態となる。
【0065】
その後、時刻ｔ３において、入力クロック信号ＣＫＡがＨレベルからＬレベルへと変化し、これにより出力端子２９からゲートラインＧＬ（ｋ）に出力される走査信号Ｇ（ｋ）がＨレベルからＬレベルへと変化する。また、入力クロック信号ＣＫＡのＨレベルからＬレベルへの変化に応じて内部ノードＮＡの電位が低下する。
【0066】
その後の時刻ｔ４において、単位回路ＵＣｘ（ｋ）のリセット入力端子２３に与えられるリセット信号Ｒとしてのｋ＋３段目の単位回路ＵＣｘ（ｋ＋３）の出力信号ＱがＬレベルからＨレベルに変化する。これにより、リセット回路２０２のトランジスタＭ９がオン状態となってＬレベルの休止状態信号ＶＴＰが内部ノードＮＡに与えられ、内部ノードＮＡの電圧が第２の論理レベルとしてのＬレベルとなる。
【0067】
時刻ｔ４で内部ノードＮＡの電圧がＨレベルからＬレベルへと変化すると、安定化回路２０４ではトランジスタＭ６がオフ状態となる。時刻ｔ２においてセット信号ＳがＨレベルからＬレベルへと変化しているので、トランジスタＭ６＋は既にオフ状態なっている。したがって、安定化ノードＮＢは、トランジスタＭ５を介してＨレベルの駆動状態信号ＶＴＰＢを与えられ、Ｈレベルの電圧を保持する状態となる。これにより、トランジスタＭ８はオン状態となり、内部ノードＮＡの電圧が安定的にＬレベルに維持される。安定化ノードＮＢの電圧がＨレベルになると、トランジスタＭ１４がオン状態となるので、出力端子２９に接続されるゲートラインＧＬ（ｋ）の電圧もＬレベルに安定的に維持される。このようにして安定化回路２０４は、ゲートラインＧＬ（ｋ）を非選択状態とすべき期間において、出力回路２０３のトランジスタＭ１０が確実にオフ状態に維持されるように内部ノードＮＡの電圧変動を防止し出力信号Ｑ（走査信号Ｇ（ｋ））を安定化するように機能する。
【0068】
上記のような単位回路ＵＣｘ（ｋ）の動作により、ゲートラインＧＬ（ｋ）は、時刻ｔ２において非選択状態（Ｌレベル）から選択状態（Ｈレベル）へと変化し、時刻ｔ２から時刻ｔ３まで選択状態（Ｈレベル）を維持し、時刻ｔ３において選択状態（Ｈレベル）から非選択状態（Ｌレベル）へと変化する。
【0069】
ゲートドライバ２００における他の単位回路ＵＣｘ（ｉ）（ｉ≠ｋ，１≦ｉ≦ｎ）のそれぞれも、そのセット入力端子２２、リセット入力端子２３、および、クロック入力端子２１にそれぞれ入力される信号Ｓ，Ｒ，ＣＫに応じて同様に動作する。その結果、ゲートドライバ２００において、第１および第２ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２によって与えられるパルスが、ゲートドライバ２００を構成するシフトレジスタによって順次転送され、これにより、表示部４００におけるゲートラインＧＬ（１）～ＧＬ（ｎ）が順次、所定期間ずつ選択される。
【0070】
なお、通常駆動の間は、第１制御入力端子２６に与えられる休止状態信号ＶＴＰはＬレベルであるので、トランジスタＭ２１はオフ状態である。また、クリア入力端子２５に与えられるクリア信号ＣＬＲは、ゲートラインＧＬのスキャン中はＬレベルに維持され、各フレーム期間において全てのゲートラインＧＬのスキャンの終了後、次のフレーム期間でのスキャンの開始前に、所定期間だけＨレベルとなる。このため、ゲートラインＧＬのスキャン中はトランジスタＭ２，Ｍ３，Ｍ１２はオフ状態であり、全てのゲートラインＧＬのスキャンの終了後にクリア信号ＣＬＲがＨレベルになると、これらのトランジスタＭ２，Ｍ３，Ｍ１２がオン状態となり、内部ノードＮＡ、安定化ノードＮＢ、および、出力端子２９に接続されるゲートラインＧＬ（ｋ）の電圧がＬレベルとされる。このようなクリア信号ＣＬＲの働きにより、内部ノードＮＡ等に蓄積される残留電荷による後続フレームの表示への影響が抑えられる。
【0071】
＜１．５．２ 通常駆動におけるセット用トランジスタへの電圧ストレス＞
上記のように動作するゲートドライバ２００に含まれる単位回路ＵＣｘ（ｋ）において、セット用トランジスタＭ１に加わる電圧ストレス、すなわちセット用トランジスタＭ１におけるゲート・ソース間電圧Ｖｇｓについて以下に説明する。図１０には、第１比較例、第２比較例、および、本実施形態につき、セット用トランジスタＭ１のゲート・ソース間電圧Ｖｇｓの波形が示されている。すなわち、図１０において、“Ｍ１＿ｒｅｆ”は、第１比較例としての単位回路ＵＣａ（ｋ）におけるセット回路２０１ａ（ＶＤＤ接続構成）のトランジスタＭ１のゲート・ソース間電圧Ｖｇｓの波形を示し、“Ｍ１＿ｄｉｏ”は、第２比較例としての単位回路ＵＣｂ（ｋ）におけるセット回路２０１ｂ（ダイオード接続構成）のトランジスタＭ１のゲート・ソース間電圧Ｖｇｓの波形を示し、“Ｍ１”は、本実施形態における単位回路ＵＣ（ｋ）におけるセット回路２０１のトランジスタＭ１のゲート・ソース間電圧Ｖｇｓの波形を示している。ここで、トランジスタＭ１は、Ｎチャネル型であるので、そのゲート・ソース間電圧Ｖｇｓは、トランジスタＭ１における２つの導通端子の電圧のうち低い方の電圧を基準とするゲート端子の電圧である。なお図１０には、本実施形態におけるセット回路２０１に含まれる第１補助トランジスタＭ１Ｂおよび第２補助トランジスタＭ１Ｃのゲート・ソース間電圧の波形も示されている。
上記のように動作するゲートドライバ２００に含まれる単位回路ＵＣｘ（ｋ）において、セット用トランジスタＭ１に加わる電圧ストレス、すなわちセット用トランジスタＭ１におけるゲート・ソース間電圧Ｖｇｓについて以下に説明する。図１０には、第１比較例、第２比較例、および、本実施形態につき、セット用トランジスタＭ１のゲート・ソース間電圧Ｖｇｓの波形が示されている。すなわち、図１０において、“Ｍ１＿ｒｅｆ”は、第１比較例としての単位回路ＵＣａ（ｋ）におけるセット回路２０１ａ（ＶＤＤ接続構成）のトランジスタＭ１のゲート・ソース間電圧Ｖｇｓの波形を示し、“Ｍ１＿ｄｉｏ”は、第２比較例としての単位回路ＵＣｂ（ｋ）におけるセット回路２０１ｂ（ダイオード接続構成）のトランジスタＭ１のゲート・ソース間電圧Ｖｇｓの波形を示し、“Ｍ１”は、本実施形態における単位回路ＵＣ（ｋ）におけるセット回路２０１のトランジスタＭ１のゲート・ソース間電圧Ｖｇｓの波形を示している。ここで、トランジスタＭ１は、Ｎチャネル型であるので、そのゲート・ソース間電圧Ｖｇｓは、トランジスタＭ１における２つの導通端子の電圧のうち低い方の電圧を基準とするゲート端子の電圧である。なお図１０には、本実施形態におけるセット回路２０１に含まれる第１補助トランジスタＭ１Ｂおよび第２補助トランジスタＭ１Ｃのゲート・ソース間電圧の波形も示されている。
【0072】
図１０に示すように、第１比較例としての単位回路ＵＣａ（ｋ）、第２比較例としての単位回路ＵＣｂ（ｋ）、および、本実施形態における単位回路ＵＣ（ｋ）のいずれにおいても、時刻ｔ１よりも前の期間では、セット信号Ｓとリセット信号ＲはいずれもＬレベルであり、内部ノードＮＡの電圧もＬレベルであるので、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは０Ｖである。
【0073】
第１比較例としての単位回路ＵＣａ（図７）では、図１０において“通常駆動”での“Ｍ１＿ｒｅｆ”の電圧波形で示されるように、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、時刻ｔ１でセット信号ＳがＬレベルからＨレベルへと立ち上がると、Ｈレベルへと変化するが、内部ノードＮＡの充電にしたがって０Ｖに向かって低下し、０Ｖに達するとセット信号ＳがＨレベルの間は０Ｖを維持する。その後、時刻ｔ２でセット信号ＳがＨレベルからＬレベルへと変化すると、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは負値となる。すなわち、トランジスタＭ１は、負の電圧バイアスが印加された状態（以下「負電圧バイアス状態」という）となる。この負電圧バイアス状態は、時刻ｔ４でリセット信号ＲがＬレベルからＨレベルへと変化するまで継続する。時刻ｔ４でリセット信号ＲがＨレベルへと変化すると、Ｌレベルの休止状態信号ＶＴＰが内部ノードＮＡに与えられて内部ノードＮＡの電圧がＬレベルとなる。これにより、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは０Ｖとなり、トランジスタＭ１は電圧ストレスが印加されない状態となる。
【0074】
第２比較例としての単位回路ＵＣｂ（図８）では、図１０において“通常駆動”での“Ｍ１＿ｄｉｏ”の電圧波形で示されるように、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、第１の比較例と同様、時刻ｔ１でセット信号ＳがＬレベルからＨレベルへと立ち上がると、Ｈレベルへと変化するが、内部ノードＮＡの充電にしたがって０Ｖに向かって低下し、０Ｖに達するとセット信号ＳがＨレベルの間は０Ｖを維持する。その後、時刻ｔ２でセット信号ＳがＨレベルからＬレベルへと変化するが、トランジスタＭ１がダイオード接続構成であるので、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、内部ノードＮＡの電圧がＨレベルである間、０Ｖを維持する。この間の時刻ｔ２でセット信号Ｓは、Ｌレベルへと変化する。その後、時刻ｔ４でリセット信号ＲがＬレベルからＨレベルへと変化すると、内部ノードＮＡの電圧がＬレベルとなる。この時点では、セット信号Ｓは既にＬレベルであるので、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、その後も０Ｖを維持し、トランジスタＭ１に電圧ストレスが印加されない状態が継続する。
【0075】
本実施形態における単位回路ＵＣ（図９）では、図１０において“Ｍ１”の電圧波形で示されるように、通常駆動期間中は、休止状態信号ＶＴＰはＬレベルで駆動状態信号ＶＴＰＢはＨレベルであるので、トランジスタＭ１はダイオード接続形態となっている。したがって、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、第２比較例におけるトランジスタＭ１のゲート・ソース間電圧Ｖｇｓと同様に変化する（図１０における“Ｍ＿ｄｉｏ”の電圧波形参照）。したがって本実施形態では、時刻ｔ１から若干の間、トランジスタＭ１に正の電圧バイアスが印加されるが、それ以外の期間ではトランジスタＭ１に電圧ストレスが印加されない。
【0076】
なお、本実施形態におけるセット回路２０１では、図１０において“Ｍ１Ｂ”の電圧波形で示されるように、第１補助トランジスタＭ１Ｂのゲート・ソース間電圧Ｖｇｓ１は、時刻ｔ１よりも前の期間では正の電圧バイアスが印加されている。時刻ｔ１でセット信号ＳがＬレベルからＨレベルへと立ち上がると、第１補助トランジスタＭ１Ｂのゲート・ソース間電圧Ｖｇｓ１は、内部ノードＮＡの充電にしたがって０Ｖに向かって低下し、０Ｖに達するとセット信号ＳがＨレベルの間は０Ｖを維持する。その後、時刻ｔ２でセット信号ＳがＨレベルからＬレベルへと変化すると、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１は正値となる。すなわち、トランジスタＭ１は、正の電圧バイアスが印加された状態となる。一方、通常駆動中は休止状態信号ＶＴＰはＬレベルに維持されるので、第２補助トランジスタＭ１Ｃのゲート・ソース間電圧Ｖｇｓ２は０Ｖに維持される（図１０における“Ｍ１Ｃ”の電圧波形参照）。
【0077】
図１１は、第１比較例におけるセット回路２０１ａ、第２比較例におけるセット回路２０１ｂ、および、本実施形態におけるセット回路２０１のそれぞれに含まれるトランジスタの４つの動作期間１～４における電圧印加状態を示している。図１１では、セット回路２０１ａ，２０１ｂ，２０１におけるトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃの端子またはノードに付された“Ｌ”および“Ｈ”は、当該端子または当該ノードの電圧がＬレベルおよびＨレベルであることをそれぞれ示している。
【0078】
図１０を参照した上記説明からわかるように、第１比較例としての単位回路ＵＣａ（ｋ）に含まれるＶＤＤ接続構成のトランジスタＭ１における電圧印加状態、第２比較例としての単位回路ＵＣｂ（ｋ）に含まれるダイオード接続構成のトランジスタＭ１における電圧印加状態、および、本実施形態における単位回路ＵＣ（ｋ）に含まれるトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃにおける電圧印加状態は、通常駆動中において当該単位回路ＵＣｘ（ｋ）に接続されるゲートラインＧＬ（ｋ）が非選択状態（内部ノードＮＡの電圧がＬレベル）であるときには、図１１において［動作期間１］でのＶＤＤ接続構成のトランジスタＭ１の回路図、ダイオード接続構成のトランジスタＭ１の回路図、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃの回路図（セット回路２０１の回路図）に示すような状態となっている。
【0079】
図１０に示す“通常駆動”での“Ｍ１＿ｒｅｆ”、“Ｍ１＿ｄｉｏ”、および“Ｍ１”の電圧波形や、図１１に示す［動作期間１］でのＶＤＤ接続構成のトランジスタＭ１、ダイオード接続構成のトランジスタＭ１、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃにおける電圧印加状態からわかるように、通常駆動中において非選択状態のゲートラインが接続された単位回路ＵＣｘ（ｋ）では、ＶＤＤ接続構成のトランジスタＭ１、ダイオード接続構成のトランジスタＭ１、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃのいずれについても負電圧バイアス状態にはなっていない。
【0080】
また、ＶＤＤ接続構成のトランジスタＭ１における電圧印加状態、ダイオード接続構成のトランジスタＭ１における電圧印加状態、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃにおける電圧印加状態は、通常駆動中において当該単位回路ＵＣｘ（ｋ）に接続されるゲートラインＧＬ（ｋ）が選択状態（内部ノードＮＡの電圧がＨレベル）であるときには、図１１において［動作期間２］でのＶＤＤ接続構成のトランジスタＭ１の回路図、ダイオード接続構成のトランジスタＭ１の回路図、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃの回路図（セット回路２０１の回路図）に示すような状態となっている。
【0081】
図１０に示す“通常駆動”での“Ｍ１＿ｒｅｆ”の電圧波形や、図１１に示す［動作期間２］でのＶＤＤ接続構成のトランジスタＭ１における電圧印加状態からわかるように、通常駆動中において選択状態のゲートラインが接続された単位回路ＵＣａ（ｋ）では、トランジスタＭ１は負電圧バイアス状態となっている（図１１において太い実線の矢印は電圧バイアスを示している）。通常駆動では、全てのゲートラインＧＬ（１）～ＧＬ（ｎ）が順次選択される動作（ゲートラインＧＬのスキャン）が繰り返されるので、全ての単位回路ＵＣａ（１）～ＵＣａ（ｎ）においてトランジスタＭ１が繰り返し負電圧バイアス状態となり、トランジスタＭ１の閾値が負方向にシフトする。したがって、通常駆動が長時間継続すると、多数の単位回路ＵＣａにおいてトランジスタＭ１がデプレ化することがある。多数の単位回路ＵＣａにおいてトランジスタＭ１のデプレ化が生じると、ＧＤＭ回路としてのゲートドライバ２００における消費電力が著しく増大する。
【0082】
図１０に示す“通常駆動”での“Ｍ１＿ｄｉｏ”および“Ｍ１”の電圧波形や、図１１に示す［動作期間２］でのダイオード接続構成のトランジスタＭ１および第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１ｃにおける電圧印加状態からわかるように、通常駆動中において選択状態のゲートラインが接続された単位回路ＵＣｘ（ｋ）では、ダイオード接続構成のトランジスタＭ１および第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃのいずれについても負電圧バイアス状態とはなっていない。
【0083】
＜１．５．３ 途中休止前後における動作＞
本実施形態に係る表示装置は、インセル型のタッチパネルを備えており（図３参照）、各フレーム期間においてスキャンの途中休止を行ってタッチ位置検出のための休止期間が複数設けられる（図４参照）。以下、図１０を図７、図８、および図９とともに参照して、ゲートドライバ２００のスキャンの途中休止の前後における動作につき、第１比較例としての単位回路ＵＣａ（図７）、第２比較例としての単位回路ＵＣｂ（図８）、および、本実施形態における単位回路ＵＣ（図９）のそれぞれを使用した場合を考慮して説明する。スキャンの途中休止を行う場合、タッチ位置検出のための休止期間Ｔｓｅｎｓを含む所定期間は全てのゲートクロック信号ＣＫＡ～ＣＫＤが停止してＬレベル（非アクティブ状態）を維持するように、表示制御回路１００においてゲートクロック信号ＣＫＡ～ＣＫＤの生成が制御される（以下、全てのゲートクロック信号ＣＫＡ～ＣＫＤが停止する当該所定期間を「駆動停止期間ＴＰ」という）。図１０に示すように、駆動状態信号ＶＴＰＢは、駆動停止期間ＴＰ以外ではＨレベルであり、駆動停止期間ＴＰの開始後、休止期間Ｔｓｅｎｓの開始前に、Ｌレベルへと変化し、休止期間Ｔｓｅｎｓ中はＬレベルを維持し、休止期間Ｔｓｅｎｓの終了後、駆動停止期間ＴＰの終了前に、Ｈレベルへと変化する。
本実施形態に係る表示装置は、インセル型のタッチパネルを備えており（図３参照）、各フレーム期間においてスキャンの途中休止を行ってタッチ位置検出のための休止期間が複数設けられる（図４参照）。以下、図１０を図７、図８、および図９とともに参照して、ゲートドライバ２００のスキャンの途中休止の前後における動作につき、第１比較例としての単位回路ＵＣａ（図７）、第２比較例としての単位回路ＵＣｂ（図８）、および、本実施形態における単位回路ＵＣ（図９）のそれぞれを使用した場合を考慮して説明する。スキャンの途中休止を行う場合、タッチ位置検出のための休止期間Ｔｓｅｎｓを含む所定期間は全てのゲートクロック信号ＣＫＡ～ＣＫＤが停止してＬレベル（非アクティブ状態）を維持するように、表示制御回路１００においてゲートクロック信号ＣＫＡ～ＣＫＤの生成が制御される（以下、全てのゲートクロック信号ＣＫＡ～ＣＫＤが停止する当該所定期間を「駆動停止期間ＴＰ」という）。図１０に示すように、駆動状態信号ＶＴＰＢは、駆動停止期間ＴＰ以外ではＨレベルであり、駆動停止期間ＴＰの開始後、休止期間Ｔｓｅｎｓの開始前に、Ｌレベルへと変化し、休止期間Ｔｓｅｎｓ中はＬレベルを維持し、休止期間Ｔｓｅｎｓの終了後、駆動停止期間ＴＰの終了前に、Ｈレベルへと変化する。
【0084】
また以下では、通常駆動における動作についての上記説明と同様、ゲートドライバ２００を構成するシフトレジスタにおけるｋ段目の単位回路ＵＣｘ（ｋ）に着目し、ゲートドライバ２００において第１比較例としての単位回路ＵＣａ、第２比較例としての単位回路ＵＣｂ、および、本実施形態における単位回路ＵＣのいずれを使用する場合においても、ｋ段目の単位回路ＵＣａ（ｋ），ＵＣｂ（ｋ），ＵＣ（ｋ）のクロック入力端子２１には、入力クロック信号ＣＫとしてゲートクロック信号ＣＫＡが与えられるものとする（図６参照）。なお、ここでは、図１０に示すように、ｋ段目の単位回路ＵＣｘ（ｋ）において、セット信号Ｓが入力された後であって出力信号ＱがＬレベルからＨレベルへと変化する前に駆動停止期間ＴＰが開始する場合につき、ゲートドライバ２００のスキャンの途中休止前後における動作を説明し、他の場合におけるスキャンの途中休止前後における動作については、以下の説明および通常駆動中の動作に関する既述の説明から明らかであるので説明を省略する。
【0085】
図１０に示す例では、時刻ｔ１３～ｔ１８が駆動停止期間ＴＰであって、時刻ｔ１５～ｔ１６がタッチ位置検出のためのスキャンの休止期間Ｔｓｅｎｓであり、駆動状態信号ＶＴＰＢは、時刻ｔ１４にＨレベルからＬレベルへと変化し、時刻ｔ１４から時刻ｔ１７までＬレベルを維持し、時刻ｔ１７にＨレベルへと変化する。
【0086】
図１０に示すように、セット入力端子２２に与えられるセット信号Ｓとしての２段前の単位回路ＵＣｘ（ｋ－２）の出力信号Ｑは、駆動停止期間ＴＰよりも前の時刻ｔ１１でＬレベルからＨレベルへと立ち上がり、Ｈレベルを維持した後、時刻ｔ１２でＬレベルへと立ち下がる。
【0087】
セット信号ＳがＨレベルのとき（時刻ｔ１１～ｔ１２において）、第１比較例としての単位回路ＵＣａ（図７）、第２比較例としての単位回路ＵＣｂ（図８）、および、本実施形態における単位回路ＵＣ（図９）のいずれにおいても、内部ノードＮＡがＨレベルへと充電され、これにより、出力回路２０３のトランジスタＭ１０がオン状態となる。クロック入力端子２１に与えられる入力クロック信号としてのゲートクロック信号ＣＫＡは、このトランジスタＭ１０のドレイン端子に与えられる。しかし、既述のように駆動停止期間ＴＰ（時刻ｔ１３～ｔ１８）では全てのゲートクロック信号ＣＫＡ～ＣＫＤが停止するようにゲートクロック信号ＣＫＡ～ＣＫＤの生成が制御されることから、入力クロック信号ＣＫＡは、時刻ｔ１１からｔ１８までＬレベルとなっている。このため、出力信号Ｑは、時刻ｔ１８までＬレベルに維持される。
【0088】
また安定化回路２０４では、時刻ｔ１１でセット信号ＳがＨレベルになるとトランジスタＭ６＋がオン状態となり、上記のようにして内部ノードＮＡの電圧がＨレベルとなるとトランジスタＭ６もオン状態となる。その結果、安定化ノードＮＢの電圧がＨレベルからＬレベルと変化し、トランジスタＭ８がオフ状態となる。
【0089】
セット信号ＳがＬレベルへと変化した後、時刻ｔ１４において駆動状態信号ＶＴＰＢがＨレベルからＬレベルへと変化する。これにより、駆動状態信号ＶＴＰＢとしてのＬレベルの電圧がトランジスタＭ５を介して安定化ノードＮＢに与えられる。駆動状態信号ＶＴＰＢがＨレベルのときには、安定化ノードＮＢの電圧がＬレベルであれば、第２制御入力端子２７からトランジスタＭ５，Ｍ６を介して基準電源線ＶＳＳへと電流が流れるが、時刻ｔ１４において駆動状態信号ＶＴＰＢがＬレベルとなることにより、当該電流が抑制される。
【0090】
その後、時刻ｔ１５で休止状態信号ＶＴＰがＬレベルからＨレベルへと変化してタッチ位置検出のための休止期間Ｔｓｅｎｓが開始される。この休止期間Ｔｓｅｎｓ（ｔ１５～ｔ１６）では、トランジスタＭ５がオン状態であって駆動状態信号ＶＴＰＢがＬレベルであることから、安定化ノードＮＢがＬレベルに維持され、休止状態信号ＶＴＰがＨレベルであることから、内部ノードＮＡの電圧がＨレベルに安定的に維持されるとともに、トランジスタＭ２１がオン状態となっている。安定化ノードＮＢがＬレベルに維持されている間はトランジスタＭ８はオフ状態（内部ノードＮＡに接続される他のトランジスタＭ１，Ｍ２，Ｍ９もオフ状態）であり、時刻ｔ１１でＨレベルとなった内部ノードＮＡの電圧は、休止期間ＴｓｅｎｓにおいてもＨレベルを維持する。なお、安定化ノードＮＢがＬレベルに維持されている間はトランジスタＭ１４もオフ状態である。
【0091】
時刻ｔ１６で休止状態信号ＶＴＰがＬレベルへと変化すると、トランジスタＭ２１がオフ状態となるが、入力クロック信号ＣＫＡを含む全てのクロック信号ＣＫＡ～ＣＫＤは停止状態であってＬレベルであるので、出力端子２９に接続されるゲートラインＧＬ（ｋ）の電圧はＬレベルに維持される。
【0092】
その後、時刻ｔ１７で駆動状態信号ＶＴＰＢがＨレベルへと変化すると、第２制御入力端子２７からトランジスタＭ５，Ｍ６を介して基準電源線ＶＳＳへと電流が流れるが、安定化ノードＮＢの電圧はＬレベルに維持され、内部ノードＮＡの電圧はＨレベルに維持される。
【0093】
その後、時刻ｔ１８で駆動停止期間ＴＰが終了し、入力クロック信号ＣＫＡがＬレベルからＨレベルへと立ち上がる。これにより、キャパシタＣ１を介して内部ノードＮＡの電圧が押し上げられてＨレベルよりも高い電圧となる。その結果、トランジスタＭ１０が完全にオン状態となり、そのトランジスタＭ１０を介してＨレベルの入力クロック信号ＣＫＡが出力信号Ｑとして出力される。この出力信号Ｑは、走査信号Ｇ（ｋ）としてゲートラインＧＬ（ｋ）に印加される。
【0094】
その後、時刻ｔ１９において、入力クロック信号ＣＫＡがＨレベルからＬレベルへと変化し、これにより出力端子２９からゲートラインＧＬ（ｋ）に印加される走査信号Ｇ（ｋ）がＨレベルからＬレベルへと変化する。また、入力クロック信号ＣＫＡのＨレベルからＬレベルへの変化に応じて内部ノードＮＡの電位が低下する。
【0095】
その後、時刻ｔ２０において、単位回路ＵＣｘ（ｋ）のリセット入力端子２３に与えられるリセット信号Ｒとしてのｋ＋３段目の単位回路ＵＣｘ（ｋ＋３）の出力信号Ｑが、ＬレベルからＨレベルに変化する。これにより、リセット回路２０２のトランジスタＭ９がオン状態となって、内部ノードＮＡにＬレベルの休止状態信号ＶＴＰが与えられることで、内部ノードＮＡの電圧が放電されてＬレベルとなる。
【0096】
安定化回路２０４では、時刻ｔ２０において、内部ノードＮＡの電圧がＨレベルからＬレベルへと変化すると、トランジスタＭ６がオフ状態となる。また、セット信号Ｓが時刻ｔ１２でＨレベルからＬレベルへと変化しているので、トランジスタＭ６＋は既にオフ状態なっている。したがって、安定化ノードＮＢは、トランジスタＭ５を介してＨレベルの駆動状態信号ＶＴＰＢを与えられ、Ｈレベルの電圧を保持する状態となる。これにより、トランジスタＭ８，Ｍ１４はオン状態となる。その結果、内部ノードＮＡの電圧が安定的にＬレベルに維持されるとともに、出力端子２９に接続されるゲートラインＧＬ（ｋ）の電圧もＬレベルに安定的に維持される。
【0097】
上記のような単位回路ＵＣｘ（ｋ）の動作により、駆動停止期間ＴＰ（時刻ｔ１３～ｔ１８）の間はゲートラインＧＬの駆動が停止され、その駆動停止期間ＴＰ内において、駆動状態信号ＶＴＰＢをＬレベルとすることで、安定化ノードＮＢの電圧がＬレベルに安定的に維持され、休止状態信号ＶＴＰをＨレベルとすることで、内部ノードＮＡの電圧がＨレベルに安定的に維持されるとともに、出力端子２９に接続されるゲートラインＧＬ（ｋ）の電圧がＬレベルに安定的に維持される。
【0098】
ゲートドライバ２００における他の単位回路ＵＣｘ（ｉ）（ｉ≠ｋ，１≦ｉ≦ｎ，）のそれぞれも、そのクロック入力端子２１、セット入力端子２２、リセット入力端子２３、第１制御入力端子２６、および、第２制御入力端子２７にそれぞれ入力される信号Ｓ，Ｒ，ＣＫ，ＶＴＰ，ＶＴＰＢに応じて同様に動作する。その結果、ゲートドライバ２００において、第１および第２ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２によって与えられるパルスが、ゲートドライバ２００を構成するシフトレジスタによって順次転送され、これにより、表示部４００におけるゲートラインＧＬ（１）～ＧＬ（ｎ）が順次、所定期間ずつ選択されることで、ゲートラインＧＬのスキャンが行われる。また、このスキャンの途中で、駆動停止期間ＴＰを設け、休止状態信号ＶＴＰおよび駆動状態信号ＶＴＰＢのレベルを制御することで、タッチ検出のための休止期間Ｔｓｅｎｓが駆動停止期間ＴＰ内に設けられる。
【0099】
なお、非選択状態のゲートラインＧＬ（ｉ）が出力端子２９に接続された単位回路ＵＣｘ（ｉ）では、内部ノードＮＡの電圧はＬレベルに維持され、安定化ノードＮＢの電圧はＨレベルに維持される。ただし、駆動停止期間ＴＰにおいて、駆動状態信号ＶＴＰＢがＬレベルであるときには、第２制御入力端子２７からＬレベルの電圧がトランジスタＭ５を介して安定化ノードＮＢに与えられ、これによりトランジスタＭ８がオフ状態となる。しかし、休止期間Ｔｓｅｎｓにおいて、ゲートクロック信号ＣＫＡ～ＣＫＤは停止しており、休止状態信号ＶＴＰがＨレベルであることによりトランジスタＭ２１がオン状態であるので、出力端子２９に接続されるゲートラインＧＬ（ｉ）の電圧はＬレベルに安定的に維持される。
【0100】
＜１．５．４ 途中休止前後におけるセット回路内のトランジスタへの電圧ストレス＞
スキャンの途中休止前後において上記のように動作するゲートドライバ２００に含まれる単位回路ＵＣｘ（ｋ）において、セット用トランジスタＭ１に加わる電圧ストレス、すなわちセット用トランジスタＭ１におけるゲート・ソース間電圧Ｖｇｓについて以下に説明する。
スキャンの途中休止前後において上記のように動作するゲートドライバ２００に含まれる単位回路ＵＣｘ（ｋ）において、セット用トランジスタＭ１に加わる電圧ストレス、すなわちセット用トランジスタＭ１におけるゲート・ソース間電圧Ｖｇｓについて以下に説明する。
【0101】
図１０に示すように、第１比較例としての単位回路ＵＣａ（ｋ）、第２比較例としての単位回路ＵＣｂ（ｋ）、および、本実施形態における単位回路ＵＣ（ｋ）のいずれにおいても、時刻ｔ１１よりも前の期間では、セット信号Ｓとリセット信号ＲはいずれもＬレベルであり、内部ノードＮＡの電圧もＬレベルであるので、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは０Ｖである。
【0102】
第１比較例としての単位回路ＵＣａ（図７）では、図１０において“途中休止前後”での“Ｍ１＿ｒｅｆ”の電圧波形で示されるように、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、時刻ｔ１１～ｔ１２の間は、通常駆動におけるトランジスタＭ１のゲート・ソース間電圧Ｖｇｓの時刻ｔ１～ｔ２での変化と同様に変化し、時刻ｔ１２におけるセット信号ＳのＨレベルからＬレベルへの変化により、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは負値となる。すなわち、トランジスタＭ１は負電圧バイアス状態となる。この負電圧バイアス状態は、駆動停止期間ＴＰを経て時刻ｔ２０でリセット信号ＲがＬレベルからＨレベルへと変化するまで継続する。リセット信号ＲがＬレベルからＨレベルへと変化すると、内部ノードＮＡの電圧がＬレベルとなり、以後、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは０Ｖであり、トランジスタＭ１には電圧ストレスが印加されない状態となる。
【0103】
第２比較例としての単位回路ＵＣｂ（図８）では、図１０において“途中休止前後”での“Ｍ１＿ｄｉｏ”の電圧波形で示されるように、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、時刻ｔ１１～ｔ１２の間は、通常駆動におけるトランジスタＭ１のゲート・ソース間電圧Ｖｇｓの時刻ｔ１～ｔ２での変化と同様に変化し、時刻ｔ１２で０Ｖである。時刻ｔ１２でセット信号ＳがＨレベルからＬレベルへと変化するが、トランジスタＭ１がダイオード接続構成であるので、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、内部ノードＮＡの電圧がＨレベルである間、０Ｖを維持する。駆動停止期間ＴＰ後の時刻ｔ２０において、リセット信号ＲがＬレベルからＨレベルへと変化し、これにより内部ノードＮＡの電圧がＬレベルとなる。 セット信号Ｓは、時刻ｔ１２以降、Ｌレベルを維持しているので、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、時刻ｔ２０の後も０Ｖを維持し、トランジスタＭ１に電圧ストレスが印加されない状態が継続する。
【0104】
本実施形態における単位回路ＵＣ（図９）では、時刻ｔ１４まで休止状態信号ＶＴＰはＬレベルで駆動状態信号ＶＴＰＢはＨレベルであるので、トランジスタＭ１はダイオード接続形態となっている。したがって、図１０において“途中休止前後”での“Ｍ１”の電圧波形で示されるように、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは、時刻ｔ１４までは、第２比較例におけるトランジスタＭ１のゲート・ソース間電圧Ｖｇｓと同様に変化する。時刻ｔ１４で駆動状態信号ＶＴＰＢがＬレベルへと変化し、時刻ｔ１４～ｔ１５の間は、休止状態信号ＶＴＰおよび駆動状態信号ＶＴＰＢが共にＬレベルであってトランジスタＭ１Ｂ，Ｍ１Ｃはオフ状態であり、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは０Ｖに維持される。その後、時刻ｔ１５で休止状態信号ＶＴＰがＨレベルへと変化し、これにより、Ｈレベルの休止状態信号ＶＴＰがトランジスタＭ１Ｃを介してトランジスタＭ１のドレイン端子に与えられる。その結果、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓが負値となる。すなわち、トランジスタＭ１は負電圧バイアス状態となる。この負電圧バイアス状態は、休止期間Ｔｓｅｎｓの間、継続する。時刻ｔ１６で休止状態信号ＶＴＰがＬレベルへと変化するが、トランジスタＭ１Ｃがダイオード接続形態であることから、この負電圧バイアス状態は時刻ｔ１６後も継続する。その後、時刻ｔ１７で駆動状態信号ＶＴＰＢがＨレベルへと変化し、トランジスタＭ１Ｂがオン状態となる。これにより、トランジスタＭ１のゲート・ソース間電圧Ｖｇｓは０Ｖへと変化し、以後、０Ｖに維持される。
【0105】
なお、本実施形態におけるセット回路２０１において、時刻ｔ１４まで休止状態信号ＶＴＰはＬレベルで駆動状態信号ＶＴＰＢはＨレベルであるので、第１補助トランジスタＭ１Ｂのゲート・ソース間電圧Ｖｇｓ１は、時刻ｔ１４までは、通常駆動におけるトランジスタＭ１Ｂのゲート・ソース間電圧Ｖｇｓの時刻ｔ３までの変化と同様に変化する。途中休止前後の動作では、駆動状態信号ＶＴＰＢは、時刻ｔ１４でＬレベルへと変化し、時刻ｔ１４～ｔ１７の間はＬレベルに維持される。これにより、トランジスタＭ１Ｂのゲート・ソース間電圧Ｖｇｓ１は、時刻ｔ１４で０Ｖとなる。休止期間（時刻ｔ１５～ｔ１６）Ｔｓｅｎｓでは、休止状態信号ＶＴＰがＨレベルであり、このＨレベルの電圧がトランジスタＭ１Ｃを介してトランジスタＭ１のドレイン端子に与えられる。しかし、トランジスタＭ１Ｂのドレイン端子に与えられるセット信号Ｓが時刻ｔ１２以降はＬレベルに維持されているので、トランジスタＭ１Ｂのゲート・ソース間電圧Ｖｇ１は、休止期間Ｔｓｅｎｓ後の時刻ｔ１７まで０Ｖに維持される。時刻ｔ１７では、駆動状態信号ＶＴＰＢがＨレベルへと変化することにより、トランジスタＭ１Ｂのゲート・ソース間電圧Ｖｇ１は正値となる。このようにしてトランジスタＭ１Ｂは、時刻ｔ１７以後、正の電圧バイアスが印加された状態（正電圧バイアス状態）となる。
【0106】
一方、第２補助トランジスタＭ１Ｃは、ダイオード接続形態であって、そのゲート・ソース間電圧Ｖｇｓ２は、休止期間（時刻ｔ１５～ｔ１６）Ｔｓｅｎｓ以外では、休止状態信号ＶＴＰがＬレベルであることから、０Ｖとなる。休止期間Ｔｓｅｎｓの開始時点ｔ１５において、休止状態信号ＶＴＰがＨレベルへと変化し、これによりトランジスタＭ１Ｃのゲート・ソース間電圧Ｖｇｓ２は正値となる。しかし、トランジスタＭ１Ｃのソース端子の接続されたノードがＨレベルの休止状態信号ＶＴＰにより充電されるので、トランジスタＭ１Ｃのゲート・ソース間電圧Ｖｇｓ２は０Ｖに向かって低下し、０Ｖに達すると、以後０Ｖに維持される。
【0107】
図１０を参照した上記説明からわかるように、第１比較例としての単位回路ＵＣａ（ｋ）に含まれるＶＤＤ接続構成のトランジスタＭ１における電圧印加状態、第２比較例としての単位回路ＵＣｂ（ｋ）に含まれるダイオード接続構成のトランジスタＭ１における電圧印加状態、および、本実施形態における単位回路ＵＣ（ｋ）に含まれるトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃにおける電圧印加状態は、休止期間Ｔｓｅｎｓにおいて当該単位回路ＵＣｘ（ｋ）に接続されるゲートラインＧＬ（ｋ）が非選択状態（内部ノードＮＡの電圧がＬレベル）であるときには、図１１において［動作期間３］でのＶＤＤ接続構成のトランジスタＭ１の回路図、ダイオード接続構成のトランジスタＭ１の回路図、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃの回路図（セット回路２０１の回路図）に示すような状態となっている。
【0108】
図１０に示す“途中休止前後”での“Ｍ１＿ｒｅｆ”、“Ｍ１＿ｄｉｏ”、および“Ｍ１”の電圧波形や、図１１に示す［動作期間３］でのＶＤＤ接続構成のトランジスタＭ１、ダイオード接続構成のトランジスタＭ１、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃにおける電圧印加状態からわかるように、休止期間Ｔｓｅｎｓにおいて非選択状態のゲートラインが接続された単位回路ＵＣｘ（ｋ）では、ＶＤＤ接続構成のトランジスタＭ１、ダイオード接続構成のトランジスタＭ１、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃのいずれについても負電圧バイアス状態にはなっていない。なお、図１１において１点鎖線の矢印および点線の矢印は、オフ状態のトランジスタにおいて生じるリーク電流を示している。
【0109】
また、ＶＤＤ接続構成のトランジスタＭ１における電圧印加状態、ダイオード接続構成のトランジスタＭ１における電圧印加状態、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃにおける電圧印加状態は、休止期間Ｔｓｅｎｓにおいて当該単位回路ＵＣｘ（ｋ）に接続されるゲートラインＧＬ（ｋ）が選択状態（内部ノードＮＡの電圧がＨレベル）であるときには、図１１において［動作期間４］でのＶＤＤ接続構成のトランジスタＭ１の回路図、ダイオード接続構成のトランジスタＭ１の回路図、および、第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃの回路図（セット回路２０１の回路図）に示すような状態となっている。
【0110】
図１０に示す“途中休止前後”での“Ｍ１＿ｒｅｆ”の電圧波形や、図１１に示す［動作期間４］でのＶＤＤ接続構成のトランジスタＭ１における電圧印加状態からわかるように、休止期間Ｔｓｅｎｓにおいて選択状態のゲートラインが接続された単位回路ＵＣａ（ｋ）では、トランジスタＭ１は負電圧バイアス状態となっている。
【0111】
図１０に示す“途中休止前後”での“Ｍ１＿ｄｉｏ”の電圧波形や、図１１に示す［動作期間４］でのダイオード接続構成のトランジスタＭ１における電圧印加状態からわかるように、休止期間Ｔｓｅｎｓにおいて選択状態のゲートラインが接続された単位回路ＵＣｂ（ｋ）では、ダイオード接続構成のトランジスタＭ１は負電圧バイアス状態とはなっていない。しかし、休止期間Ｔｓｅｎｓにおいて、ダイオード接続構成のトランジスタＭ１にリーク電流が生じ、内部ノードＮＡの電圧が低下する。
【0112】
図１０に示す“途中休止前後”での“Ｍ１”の電圧波形や、図１１に示す［動作期間４］での第１の実施形態のトランジスタＭ１における電圧印加状態からわかるように、休止期間Ｔｓｅｎｓにおいて選択状態のゲートラインが接続された単位回路ＵＣ（ｋ）では、トランジスタＭ１は負電圧バイアス状態となっている。これにより、トランジスタＭ１の閾値がシフトする可能性がある。このように本実施形態では、スキャンの途中休止時に内部ノードＮＡがＨレベルである単位回路ＵＣ（ｋ）、すなわち、ゲートドライバ２００を構成するｎ段のシフトレジスタのうちスキャンの途中休止時に選択状態とすべきゲートラインに接続された段（以下「途中休止段」という）の単位回路ＵＣ（ｋ）では、セット回路２０１のトランジスタＭ１は、休止期間Ｔｓｅｎｓにおいて負電圧バイアス状態となっている。
【0113】
なお、第１の実施形態における各単位回路ＵＣ（ｋ）のセット回路２０１では、休止期間Ｔｓｅｎｓにおいて第１補助トランジスタＭ１Ｂにリーク電流が生じる（図１１に示す［動作期間４］での第１の実施形態のトランジスタＭ１，Ｍ１Ｂ，Ｍ１Ｃを含むセット回路２０１参照）。しかし、休止期間Ｔｓｅｎｓにおいて途中休止段の単位回路ＵＣ（ｋ）におけるセット用トランジスタＭ１にはリーク電流がほとんど生じないので、タッチ位置検出に十分な長さの休止期間Ｔｓｅｎｓを設けることができる。
【0114】
＜１．６ 第１の実施形態の効果＞
上記のように本実施形態によれば、インセル型のタッチパネルを備えたアクティブマトリクス型の表示装置に設けられたゲートドライバ２００の各単位回路ＵＣにおいて、セット信号Ｓを受け取るセット用トランジスタＭ１が、スキャンの途中休止ための制御信号としての休止状態信号ＶＴＰおよび駆動状態信号ＶＴＰＢに基づき、通常駆動中はダイオード接続構成とされ、タッチ位置検出のためにスキャンの途中休止により設けられる休止期間ＴｓｅｎｓではＶＤＤ接続構成に相当する構成とされる（図９に示す単位回路ＵＣにおけるセット回路２０１、図１０に示す“ＶＴＰ”と“ＶＴＰＢ”の電圧波形、および、図１１に示す第１の実施形態のセット回路２０１を参照されたい）。これにより、通常駆動中は、セット回路２０１内のセット用トランジスタＭ１は、負電圧バイアス状態にならないので、閾値シフトによってデプレ化することはない（図１０に示す“通常駆動”での“Ｍ１”の電圧波形、および、図１１に示す［動作期間１］と［動作期間２］における第１の実施形態のセット回路２０１を参照されたい）。
上記のように本実施形態によれば、インセル型のタッチパネルを備えたアクティブマトリクス型の表示装置に設けられたゲートドライバ２００の各単位回路ＵＣにおいて、セット信号Ｓを受け取るセット用トランジスタＭ１が、スキャンの途中休止ための制御信号としての休止状態信号ＶＴＰおよび駆動状態信号ＶＴＰＢに基づき、通常駆動中はダイオード接続構成とされ、タッチ位置検出のためにスキャンの途中休止により設けられる休止期間ＴｓｅｎｓではＶＤＤ接続構成に相当する構成とされる（図９に示す単位回路ＵＣにおけるセット回路２０１、図１０に示す“ＶＴＰ”と“ＶＴＰＢ”の電圧波形、および、図１１に示す第１の実施形態のセット回路２０１を参照されたい）。これにより、通常駆動中は、セット回路２０１内のセット用トランジスタＭ１は、負電圧バイアス状態にならないので、閾値シフトによってデプレ化することはない（図１０に示す“通常駆動”での“Ｍ１”の電圧波形、および、図１１に示す［動作期間１］と［動作期間２］における第１の実施形態のセット回路２０１を参照されたい）。
【0115】
一方、タッチ位置検出のための休止期間Ｔｓｅｎｓでは、内部ノードＮＡがＨレベルである単位回路ＵＣ（ｋ）すなわち途中休止段の単位回路ＵＣ（ｋ）において、セット回路２０１内のセット用トランジスタＭ１が負電圧バイアス状態となっているので（図１０に示す“途中休止前後”での“Ｍ１”の電圧波形参照）、当該トランジスタＭ１は、閾値シフトによってデプレ化する可能性がある。しかし、負電圧バイアス状態となるトランジスタＭ１を含む単位回路は、途中休止段の単位回路ＵＣ（ｋ）のみであって（図１１に示す［動作期間１］～［動作期間４］の第１の実施形態におけるセット回路２０１参照）、全ての単位回路ＵＣ（１）～ＵＣ（ｎ）の１～２％程度に過ぎない。このため、本実施形態におけるゲートドライバ２００では、途中休止段の単位回路ＵＣ（ｋ）内のトランジスタＭ１がデプレ化しても、通常駆動においてトランジスタＭ１がデプレ化する可能性がある第１比較例としての図７の単位回路ＵＣａ（図１１に示す［動作期間２］でのＶＤＤ接続構成のトランジスタＭ１の参照）を使用する場合とは異なり、消費電流の増大が問題になることはない。
【0116】
また、本実施形態における単位回路ＵＣ（ｋ）では、休止期間Ｔｓｅｎｓにおいてダイオード接続構成のトランジスタＭ１にリーク電流が生じる第２比較例としての図８の単位回路ＵＣｂ（図１１に示す［動作期間４］でのダイオード接続構成のトランジスタＭ１参照）とは異なり、休止期間Ｔｓｅｎｓにおいて途中休止段の単位回路ＵＣ（ｋ）におけるトランジスタＭ１にはリーク電流が殆ど生じない（図１１に示す［動作期間４］の第１の実施形態におけるセット回路２０１参照）。このため、タッチ位置検出のために十分な長さの休止期間Ｔｓｅｎｓを設けることができる。
【0117】
したがって、上記のような本実施形態によれば、インセル型のタッチパネルを備えた表示装置において、ゲートドライバ２００における単位回路ＵＣ内のトランジスタＭ１のデプレ化による消費電流の増大を抑制しつつスキャンの途中休止によりタッチ位置検出に十分な長さの休止期間Ｔｓｅｎｓを設けることができる。
【0118】
＜２．第２の実施形態＞
次に、第２の実施形態に係る表示装置について説明する。本実施形態に係る表示装置も、インセル型のタッチパネルを備えたアクティブマトリクス型の液晶表示装置であって、全体的な構成は、上記第１の実施形態と同様、図１に示す通りであり、上記第１の実施形態と同一または対応する部分には同一の参照符号を付すものとする。また、本実施形態においても、ゲートドライバ２００はモノリシックドライバ（ＧＤＭ回路）であり、本実施形態に係る表示装置は、ゲートドライバ２００における単位回路ＵＣ以外については上記第１の実施形態に係る表示装置と同一の構成を有している（図１～図５参照）。以下では、本実施形態におけるゲートドライバを構成する単位回路ＵＣについて説明し、他の部分の詳しい説明は省略する。
次に、第２の実施形態に係る表示装置について説明する。本実施形態に係る表示装置も、インセル型のタッチパネルを備えたアクティブマトリクス型の液晶表示装置であって、全体的な構成は、上記第１の実施形態と同様、図１に示す通りであり、上記第１の実施形態と同一または対応する部分には同一の参照符号を付すものとする。また、本実施形態においても、ゲートドライバ２００はモノリシックドライバ（ＧＤＭ回路）であり、本実施形態に係る表示装置は、ゲートドライバ２００における単位回路ＵＣ以外については上記第１の実施形態に係る表示装置と同一の構成を有している（図１～図５参照）。以下では、本実施形態におけるゲートドライバを構成する単位回路ＵＣについて説明し、他の部分の詳しい説明は省略する。
【0119】
＜２．１ 単位回路の構成＞
図１２は、本実施形態における単位回路ＵＣの構成を示す回路図である。この単位回路ＵＣは、上記第１の実施形態における単位回路ＵＣ（図９）と同様、１２個のトランジスタＭ１～Ｍ３，Ｍ５，Ｍ６，Ｍ６＋，Ｍ８～Ｍ１０，Ｍ１２，Ｍ１４，Ｍ２１と１個のキャパシタＣ１とを含み、入力端子２１～２３，２５～２７と出力端子２９とを備えている。しかし、本実施形態における単位回路ＵＳ（図１２）は、上記第１の実施形態における単位回路ＵＣ（図９）と異なり、ハイレベル電源電圧ＶＤＤを受け取るための電源端子２４に代えて、新たなクロック入力端子として入力端子３１を備えている。
図１２は、本実施形態における単位回路ＵＣの構成を示す回路図である。この単位回路ＵＣは、上記第１の実施形態における単位回路ＵＣ（図９）と同様、１２個のトランジスタＭ１～Ｍ３，Ｍ５，Ｍ６，Ｍ６＋，Ｍ８～Ｍ１０，Ｍ１２，Ｍ１４，Ｍ２１と１個のキャパシタＣ１とを含み、入力端子２１～２３，２５～２７と出力端子２９とを備えている。しかし、本実施形態における単位回路ＵＳ（図１２）は、上記第１の実施形態における単位回路ＵＣ（図９）と異なり、ハイレベル電源電圧ＶＤＤを受け取るための電源端子２４に代えて、新たなクロック入力端子として入力端子３１を備えている。
【0120】
図１２に示すように、入力端子２１は、第１入力クロック信号ＣＫ１を受け取るための第１クロック入力端子であり、入力端子３１は、第２入力クロック信号ＣＫ２を受け取るための第２クロック入力端子であり、入力端子２２は、セット信号Ｓを受け取るためのセット入力端子であり、入力端子２３は、リセット信号Ｒを受け取るためのリセット入力端子であり、入力端子２５は、クリア信号ＣＬＲを受け取るためのクリア入力端子であり、入力端子２６は、途中休止用制御信号としての休止状態信号ＶＴＰを受け取るための第１制御入力端子であり、第２制御入力端子２７は、途中休止用制御信号としての駆動状態信号ＶＴＰＢを受け取るための第２制御入力端子であり、出力端子２９は、この単位回路ＵＣの出力信号Ｑを走査信号Ｇ（ｋ）として出力するための端子である。なお、本実施形態においても、ゲートドライバ２００には、全ての単位回路ＵＣに基準電圧としてのローレベル電源電圧ＶＳＳを供給するための基準電源線ＶＳＳが配設されており、図１２に示すように、各単位回路ＵＣに含まれる幾つかのトランジスタは基準電源線ＶＳＳに接続されている。
【0121】
本実施形態における単位回路ＵＣの内部構成は、トランジスタＭ５のゲート端子が、電源端子２４に代えてクロック入力端子としての入力端子３１に接続されている点を除き、上記第１の実施形態における単位回路（図９）と同じである。本実施形態における単位回路ＵＣ（図１２）に含まれるトランジスタＭ１～Ｍ３，Ｍ５，Ｍ６，Ｍ６＋，Ｍ８～Ｍ１０，Ｍ１２，Ｍ１４，Ｍ２１も、上記第１の実施形態における単位回路ＵＣ（図９）と同様、Ｎチャネル型かつエンハンスメント型の酸化物ＴＦＴである。
【0122】
このような本実施形態における単位回路ＵＣ（ｋ）において、第１クロック入力端子２１には、表示制御回路１００からゲートドライバ２００に供給される走査側制御信号ＧＣＴＬに含まれるゲートクロック信号ＣＫＡ～ＣＫＤのうち、いずれかのゲートクロック信号が第１入力クロック信号ＣＫ１として与えられる。この第１入力クロック信号ＣＫ１は、図６に示される単位回路ＵＣ（ｉ）（ｉ＝１～ｎ）の入力クロック信号ＣＫに相当し、内部ノードＮＡがＨレベルのときに第１入力クロック信号ＣＫ１が出力信号Ｑとして出力される。リセット入力端子２３には、当該単位回路ＵＣ（ｋ）の３段後の単位回路ＵＣ（ｋ＋３）の出力信号Ｑがリセット信号Ｒとして与えられる。第２クロック入力端子３１には、ゲートクロック信号ＣＫＡ～ＣＫＤのうち、このリセット信号Ｒを出力信号Ｑとして出力する段（３段後の単位回路ＵＣ（ｋ＋３））における第１入力クロック信号ＣＫ１であるゲートクロック信号が、第２入力クロック信号ＣＫ２として入力される。ただし、これに限らず状況に応じて他のクロック信号を第２入力クロック信号ＣＫ２として用いる場合もある。
【0123】
例えば、ゲートクロック信号ＣＫＡ～ＣＫＤが通常駆動において図１０に示すような波形であって、或る単位回路ＵＣ（ｋ）の第１クロック入力端子２１にゲートクロック信号ＣＫＡが第１入力クロック信号ＣＫ１として与えられる場合、当該単位回路ＵＣ（ｋ）の第２クロック入力端子３１にはゲートクロック信号ＣＫＤが第２入力クロック信号ＣＫ２として与えられる。このような第２入力クロック信号ＣＫＤが第２クロック入力端子３１に与えられると、セット信号Ｓの立ち上がり時点ではトランジスタＭ５がオフ状態である。このため、セット信号ＳがＬレベルからＨレベルへと立ち上がることにより、内部ノードＮＡの電圧がＨレベルになるとともに、安定化ノードＮＢの電圧がＬレベルとなり、トランジスタＭ８がオフレベルとなる。なお、上記第１の実施形態における単位回路ＵＣ（図９）とは異なり、このときトランジスタＭ５はオフ状態であるので、第２制御入力端子２７からトランジスタＭ５，Ｍ６＋を介して基準電源線にＶＳＳに電流が流れることはない。
【0124】
＜２．２ ゲートドライバの動作＞
次に、本実施形態におけるゲートドライバ２００の動作、すなわち、図１２に示すように構成された単位回路ＵＣを使用したゲートドライバ２００の動作について説明する。ここでは、ゲートドライバ２００を構成するシフトレジスタにおけるｋ段目の単位回路ＵＣ（ｋ）に着目し、図１２は本実施形態におけるｋ段目の単位回路ＵＣ（ｋ）を示すものとする。また、このｋ段目の単位回路ＵＣ（ｋ）では、第１クロック入力端子２１には、第１入力クロック信号ＣＫ１としてゲートクロック信号ＣＫＡが与えられ、第２クロック入力端子３１には、第２入力クロック信号ＣＫ２としてゲートクロック信号ＣＫＤが与えられるものとする。
次に、本実施形態におけるゲートドライバ２００の動作、すなわち、図１２に示すように構成された単位回路ＵＣを使用したゲートドライバ２００の動作について説明する。ここでは、ゲートドライバ２００を構成するシフトレジスタにおけるｋ段目の単位回路ＵＣ（ｋ）に着目し、図１２は本実施形態におけるｋ段目の単位回路ＵＣ（ｋ）を示すものとする。また、このｋ段目の単位回路ＵＣ（ｋ）では、第１クロック入力端子２１には、第１入力クロック信号ＣＫ１としてゲートクロック信号ＣＫＡが与えられ、第２クロック入力端子３１には、第２入力クロック信号ＣＫ２としてゲートクロック信号ＣＫＤが与えられるものとする。
【0125】
通常駆動の期間において、本実施形態における単位回路ＵＣ（ｋ）は、上記第１の実施形態における単位回路ＵＣ（ｋ）と同様、図１０に示すゲートクロック信号ＣＫＡ～ＣＫＤや、途中休止用制御信号としての休止状態信号ＶＴＰおよび駆動状態信号ＶＴＰＢ、セット信号Ｓ、リセット信号Ｒ等に基づき、図１０に示す“通常駆動”における“ＮＡ”、“ＮＢ”、“Ｑ”、“Ｍ１”等の波形で示されるように動作する。また、途中休止前後の期間においても、本実施形態における単位回路ＵＣ（ｋ）は、図１０に示すゲートクロック信号ＣＫＡ～ＣＫＤや、途中休止用制御信号としての休止状態信号ＶＴＰおよび駆動状態信号ＶＴＰＢ、セット信号Ｓ、リセット信号Ｒ等に基づき、図１０に示す“途中休止前後”における“ＮＡ”、“ＮＢ”、“Ｑ”、“Ｍ１”等の波形で示されるように動作する。
【0126】
上記のような単位回路ＵＣ（ｋ）の動作に基づき、本実施形態におけるゲートドライバ２００は、通常駆動の期間および途中休止前後の期間の双方において、上記第１の実施形態におけるゲートドライバ２００と同様に動作する。
【0127】
＜２．３ 第２の実施形態における効果＞
上記より、本実施形態におけるゲートドライバ２００においても、通常駆動の期間では、単位回路ＵＣにおけるセット回路２０１内のトランジスタＭ１は、負電圧バイアス状態にならないので、閾値シフトによってデプレ化することはない。また、ゲートドライバ２００において、途中休止段の単位回路ＵＣ（ｋ）内のトランジスタＭ１がデプレ化しても、途中休止段の単位回路ＵＣ（ｋ）の割合は極めて小さいので、消費電流の増大が問題になることはない。さらに、単位回路ＵＣ（ｋ）では、休止期間Ｔｓｅｎｓにおいて途中休止段の単位回路ＵＣ（ｋ）におけるトランジスタＭ１にはリーク電流が殆ど生じないので、タッチ位置検出に十分な長さの休止期間Ｔｓｅｎｓを設けることができる。したがって、本実施形態によれば、上記第１の実施形態と同様、インセル型のタッチパネルを備えた表示装置において、ゲートドライバ２００における単位回路ＵＣ内のトランジスタＭ１のデプレ化による消費電流の増大を抑制しつつスキャンの途中休止によりタッチ位置検出に十分に長い休止期間Ｔｓｅｎｓを設けることができる。
上記より、本実施形態におけるゲートドライバ２００においても、通常駆動の期間では、単位回路ＵＣにおけるセット回路２０１内のトランジスタＭ１は、負電圧バイアス状態にならないので、閾値シフトによってデプレ化することはない。また、ゲートドライバ２００において、途中休止段の単位回路ＵＣ（ｋ）内のトランジスタＭ１がデプレ化しても、途中休止段の単位回路ＵＣ（ｋ）の割合は極めて小さいので、消費電流の増大が問題になることはない。さらに、単位回路ＵＣ（ｋ）では、休止期間Ｔｓｅｎｓにおいて途中休止段の単位回路ＵＣ（ｋ）におけるトランジスタＭ１にはリーク電流が殆ど生じないので、タッチ位置検出に十分な長さの休止期間Ｔｓｅｎｓを設けることができる。したがって、本実施形態によれば、上記第１の実施形態と同様、インセル型のタッチパネルを備えた表示装置において、ゲートドライバ２００における単位回路ＵＣ内のトランジスタＭ１のデプレ化による消費電流の増大を抑制しつつスキャンの途中休止によりタッチ位置検出に十分に長い休止期間Ｔｓｅｎｓを設けることができる。
【0128】
また、本実施形態では、図１２からわかるように、上記第１の実施形態における単位回路ＵＣ（図９）とは異なり、単位回路ＵＣへのハイレベル電源電圧ＶＤＤの供給が不要となる。このため、ゲートドライバ２００を構成するシフトレジスタにおいてハイレベル電源電圧ＶＤＤのための電源線を削減することができる。
【0129】
＜３．変形例＞
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。
【0130】
上記実施形態では、ゲートクロック信号として４相のクロック信号ＣＫＡ～ＣＫＤが使用され、ゲートドライバ２００は図６に示すように構成され、ゲートドライバ２００における単位回路ＵＣは図９に示すように構成されている。しかし、本発明はこれに限定されるものではなく、ゲートドライバ２００が図６および図９に示す構成とは異なる構成であって４相以外の相数のゲートクロック信号に基づき動作するものであってもよい。
【0131】
以上では、実施形態として液晶表示装置を例に挙げて説明したが、本発明は、これに限定されるものではなく、タッチパネルを備えタッチ位置検出のためにスキャンの途中休止を行うように構成されたアクティブマトリクス型の表示装置であれば、有機ＥＬ（Electroluminescenece）表示装置等の他の種類の表示装置にも適用可能である。上記実施形態に係る表示装置がアクティブマトリクス型の有機ＥＬ表示装置である場合、図２に示す画素形成部４は、画素スイッチング素子としてのＴＦＴ４０および液晶容量４２等に代えて、有機ＥＬ素子（有機発光ダイオード（Organic Light Emitting Diode: ＯＬＥＤ）とも呼ばれる）、保持キャパシタ、駆動トランジスタとしてのＴＦＴ、および、書込制御スイッチング素子としてのＴＦＴ等を含むことになる。この場合、データラインＤＬ（ｊ）の電圧すなわちデータ信号Ｄ（ｊ）の電圧が，ゲートラインＧＬ（ｉ）によってオン／オフされる書込制御スイッチング素子を介して保持キャパシタに書き込まれて保持され、駆動トランジスタは、保持キャパシタに保持された電圧に応じた電流を有機ＥＬ素子に供給する。これにより有機ＥＬ素子は、保持キャパシタに書き込まれた電圧に応じた輝度で発光する。
【符号の説明】
【0132】
２１ …入力端子（クロック入力端子、第１クロック入力端子）
２２ …入力端子（セット入力端子）
２３ …入力端子（リセット入力端子）
２６ …入力端子（第１制御入力端子）
２７ …入力端子（第２制御入力端子）
２９ …出力端子
３１ …入力端子（第２クロック入力端子）
１００ …表示制御回路
２００ …ゲートドライバ（走査信号線駆動回路）
３００ …データドライバ（データ信号線駆動回路）
４００ …表示部
２０１ …セット回路
２０２ …リセット回路
２０３ …出力回路
２０４ …安定化回路
Ｍ１ …セット用トランジスタ
Ｍ１Ｂ …第１補助トランジスタ
Ｍ１Ｃ …第２補助トランジスタ
Ｍ５ …第１トランジスタ
Ｍ６ …第２トランジスタ
Ｍ８ …第３トランジスタ
Ｍ６＋ …第４トランジスタ
Ｍ９ …リセット用トランジスタ
ＮＡ …内部ノード
ＮＢ …安定化ノード
ＵＣ …単位回路
ＵＣ（ｉ）…単位回路（ｉ＝１～ｎ）
ＤＬ …データライン（データ信号線）
ＧＬ …ゲートライン（走査信号線）
ＧＬ（ｉ）…ゲートライン（走査信号線）（ｉ＝１～ｎ）
Ｇ（ｉ） …走査信号（ｉ＝１～ｎ）
ＶＳＳ …ローレベル電源電圧、基準電源線
ＶＤＤ …ハイレベル電源電圧
ＧＳＰ１ …第１ゲートスタートパルス信号
ＧＳＰ２ …第２ゲートスタートパルス信号
ＶＴＰ …休止状態信号（途中休止用制御信号）
ＶＴＰＢ …駆動状態信号（途中休止用制御信号）
ＣＫＡ～ＣＫＤ…ゲートクロック信号ＣＫｘ
ＣＫ …入力クロック信号
ＣＫ１ …第１入力クロック信号
ＣＫ２ …第２入力クロック信号
Ｓ …セット信号
Ｒ …リセット信号
２２ …入力端子（セット入力端子）
２３ …入力端子（リセット入力端子）
２６ …入力端子（第１制御入力端子）
２７ …入力端子（第２制御入力端子）
２９ …出力端子
３１ …入力端子（第２クロック入力端子）
１００ …表示制御回路
２００ …ゲートドライバ（走査信号線駆動回路）
３００ …データドライバ（データ信号線駆動回路）
４００ …表示部
２０１ …セット回路
２０２ …リセット回路
２０３ …出力回路
２０４ …安定化回路
Ｍ１ …セット用トランジスタ
Ｍ１Ｂ …第１補助トランジスタ
Ｍ１Ｃ …第２補助トランジスタ
Ｍ５ …第１トランジスタ
Ｍ６ …第２トランジスタ
Ｍ８ …第３トランジスタ
Ｍ６＋ …第４トランジスタ
Ｍ９ …リセット用トランジスタ
ＮＡ …内部ノード
ＮＢ …安定化ノード
ＵＣ …単位回路
ＵＣ（ｉ）…単位回路（ｉ＝１～ｎ）
ＤＬ …データライン（データ信号線）
ＧＬ …ゲートライン（走査信号線）
ＧＬ（ｉ）…ゲートライン（走査信号線）（ｉ＝１～ｎ）
Ｇ（ｉ） …走査信号（ｉ＝１～ｎ）
ＶＳＳ …ローレベル電源電圧、基準電源線
ＶＤＤ …ハイレベル電源電圧
ＧＳＰ１ …第１ゲートスタートパルス信号
ＧＳＰ２ …第２ゲートスタートパルス信号
ＶＴＰ …休止状態信号（途中休止用制御信号）
ＶＴＰＢ …駆動状態信号（途中休止用制御信号）
ＣＫＡ～ＣＫＤ…ゲートクロック信号ＣＫｘ
ＣＫ …入力クロック信号
ＣＫ１ …第１入力クロック信号
ＣＫ２ …第２入力クロック信号
Ｓ …セット信号
Ｒ …リセット信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】