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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024051586
(43)【公開日】2024-04-11
(54)【発明の名称】信号伝達装置
(51)【国際特許分類】
H04L 25/02 20060101AFI20240404BHJP
H01L 21/822 20060101ALI20240404BHJP
H01L 21/768 20060101ALI20240404BHJP
H03K 19/0175 20060101ALI20240404BHJP
H03K 19/0944 20060101ALN20240404BHJP
【ＦＩ】
H04L25/02 303B
H01L27/04 L
H01L27/04 U
H01L21/90 M
H03K19/0175 280
H03K19/0944
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022157828
(22)【出願日】2022-09-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】黒川 亮一
【テーマコード（参考）】
5F033
5F038
5J056
5K029
【Ｆターム（参考）】
5F033GG01
5F033GG02
5F033RR04
5F033RR06
5F033RR21
5F033RR22
5F033TT02
5F033TT04
5F033UU04
5F033VV01
5F033VV03
5F033VV08
5F038AZ04
5F038BE07
5F038BG02
5F038BH09
5F038BH15
5F038CA05
5F038CA06
5F038CA10
5F038EZ02
5J056AA11
5J056BB32
5J056CC01
5J056CC03
5J056CC05
5J056CC14
5J056DD13
5J056DD26
5J056DD51
5J056DD52
5J056DD53
5J056FF08
5J056KK01
5J056KK02
5K029AA01
5K029JJ03
(57)【要約】
【課題】エッジ検出型の絶縁通信において出力デジタル信号のレベルの適正化等を図る。
【解決手段】入力デジタル信号（ＤＩＮ）のレベルにおける第１及び第２エッジの検出を契機に第１及び第２検出パルスの生成を通じて第１及び第２メインパルスを第１及び第２ノード（ＮＤ１、ＮＤ２）に出力する。第１エッジの後、所定時間継続して第１及び第２エッジが非検出であるとき、周期的に第１更新パルスを第１ノードに対して出力し、且つ、第２エッジの後、所定時間継続して第１及び第２エッジが非検出であるとき、周期的に第２更新パルスを第２ノードに対して出力する。第１絶縁素子（１３１０）は第１ノードに対する出力信号の和信号にて駆動される。第２絶縁素子（１３２０）は第２ノードに対する出力信号の和信号にて駆動される。第１及び第２絶縁素子の駆動により生成される第１及び第２受信パルスに基づき出力デジタル信号（ＤＯＵＴ）を生成する。
【選択図】図１１
【解決手段】入力デジタル信号（ＤＩＮ）のレベルにおける第１及び第２エッジの検出を契機に第１及び第２検出パルスの生成を通じて第１及び第２メインパルスを第１及び第２ノード（ＮＤ１、ＮＤ２）に出力する。第１エッジの後、所定時間継続して第１及び第２エッジが非検出であるとき、周期的に第１更新パルスを第１ノードに対して出力し、且つ、第２エッジの後、所定時間継続して第１及び第２エッジが非検出であるとき、周期的に第２更新パルスを第２ノードに対して出力する。第１絶縁素子（１３１０）は第１ノードに対する出力信号の和信号にて駆動される。第２絶縁素子（１３２０）は第２ノードに対する出力信号の和信号にて駆動される。第１及び第２絶縁素子の駆動により生成される第１及び第２受信パルスに基づき出力デジタル信号（ＤＯＵＴ）を生成する。
【選択図】図１１
【特許請求の範囲】
【請求項1】
入力デジタル信号のレベルが第１レベルから第２レベルへ切り替わる第１エッジ及び前記入力デジタル信号のレベルが前記第２レベルから前記第１レベルへ切り替わる第２エッジを検出するよう構成されたエッジ検出回路と、
前記第１エッジの検出を契機に第１検出パルスを生成し、前記第２エッジの検出を契機に第２検出パルスを生成するよう構成された検出パルス生成回路と、
前記第１検出パルスの生成を契機に第１メインパルスを第１ノードに対して出力し、前記第２検出パルスの生成を契機に第２メインパルスを第２ノードに対して出力するよう構成されたメインパルス出力回路と、
前記第１エッジの後、所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に第１更新パルスを前記第１ノードに対して出力し、且つ、前記第２エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に第２更新パルスを前記第２ノードに対して出力するよう構成された更新パルス出力回路と、
前記第１ノードに接続され、前記第１ノードに対する前記メインパルス出力回路の出力信号と前記第１ノードに対する前記更新パルス出力回路の出力信号との第１和信号にて駆動されるよう構成された第１絶縁素子と、
前記第２ノードに接続され、前記第２ノードに対する前記メインパルス出力回路の出力信号と前記第２ノードに対する前記更新パルス出力回路の出力信号との第２和信号にて駆動されるよう構成された第２絶縁素子と、
前記第１絶縁素子の駆動により前記第１絶縁素子にて生成される第１受信パルス及び前記第２絶縁素子の駆動により前記第２絶縁素子にて生成される第２受信パルスに基づき、出力デジタル信号を生成するよう構成された受信回路と、を備える
、信号伝達装置。
前記第１エッジの検出を契機に第１検出パルスを生成し、前記第２エッジの検出を契機に第２検出パルスを生成するよう構成された検出パルス生成回路と、
前記第１検出パルスの生成を契機に第１メインパルスを第１ノードに対して出力し、前記第２検出パルスの生成を契機に第２メインパルスを第２ノードに対して出力するよう構成されたメインパルス出力回路と、
前記第１エッジの後、所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に第１更新パルスを前記第１ノードに対して出力し、且つ、前記第２エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に第２更新パルスを前記第２ノードに対して出力するよう構成された更新パルス出力回路と、
前記第１ノードに接続され、前記第１ノードに対する前記メインパルス出力回路の出力信号と前記第１ノードに対する前記更新パルス出力回路の出力信号との第１和信号にて駆動されるよう構成された第１絶縁素子と、
前記第２ノードに接続され、前記第２ノードに対する前記メインパルス出力回路の出力信号と前記第２ノードに対する前記更新パルス出力回路の出力信号との第２和信号にて駆動されるよう構成された第２絶縁素子と、
前記第１絶縁素子の駆動により前記第１絶縁素子にて生成される第１受信パルス及び前記第２絶縁素子の駆動により前記第２絶縁素子にて生成される第２受信パルスに基づき、出力デジタル信号を生成するよう構成された受信回路と、を備える
、信号伝達装置。
【請求項2】
各メインパルスにて各絶縁素子が駆動されるときの各受信パルスの強度は、各更新パルスにて各絶縁素子が駆動されるときの各受信パルスの強度よりも大きい
、請求項１に記載の信号伝達装置。
、請求項１に記載の信号伝達装置。
【請求項3】
前記受信回路は、前記第１受信パルス及び前記第２受信パルスを同時に受けたとき、前記第１受信パルス及び前記第２受信パルスの内、強度が大きい方の受信パルスに基づき前記出力デジタル信号のレベルを決定する
、請求項２に記載の信号伝達装置。
、請求項２に記載の信号伝達装置。
【請求項4】
前記メインパルス出力回路は、前記第１検出パルスの生成を契機に前記第１メインパルスを前記第１ノードに対して出力するよう構成された第１メインパルス用回路と、前記第２検出パルスの生成を契機に前記第２メインパルスを前記第２ノードに対して出力するよう構成された第２メインパルス用回路と、を有し、
前記更新パルス出力回路は、前記第１エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に前記第１更新パルスを前記第１ノードに対して出力するよう構成された第１更新パルス用回路と、前記第２エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に前記第２更新パルスを前記第２ノードに対して出力するよう構成された第２更新パルス用回路と、を有し、
各メインパルス用回路は、メインパルス用の定電流を用いて充電されるよう構成されたメインパルス用容量を有し、
各更新パルス用回路は、更新パルス用の定電流を用いて充電されるよう構成された更新パルス用容量を有し、
前記メインパルス出力回路は、前記第１メインパルス用回路における前記メインパルス用容量の蓄積電荷を前記第１ノードに向けて放出することで前記第１メインパルスを前記第１ノードに出力し、且つ、前記第２メインパルス用回路における前記メインパルス用容量の蓄積電荷を前記第２ノードに向けて放出することで前記第２メインパルスを前記第２ノードに出力し、
前記更新パルス出力回路は、前記第１更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第１ノードに向けて放出することで前記第１更新パルスを前記第１ノードに出力し、且つ、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第２ノードに向けて放出することで前記第２更新パルスを前記第２ノードに出力する
、請求項１に記載の信号伝達装置。
前記更新パルス出力回路は、前記第１エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に前記第１更新パルスを前記第１ノードに対して出力するよう構成された第１更新パルス用回路と、前記第２エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に前記第２更新パルスを前記第２ノードに対して出力するよう構成された第２更新パルス用回路と、を有し、
各メインパルス用回路は、メインパルス用の定電流を用いて充電されるよう構成されたメインパルス用容量を有し、
各更新パルス用回路は、更新パルス用の定電流を用いて充電されるよう構成された更新パルス用容量を有し、
前記メインパルス出力回路は、前記第１メインパルス用回路における前記メインパルス用容量の蓄積電荷を前記第１ノードに向けて放出することで前記第１メインパルスを前記第１ノードに出力し、且つ、前記第２メインパルス用回路における前記メインパルス用容量の蓄積電荷を前記第２ノードに向けて放出することで前記第２メインパルスを前記第２ノードに出力し、
前記更新パルス出力回路は、前記第１更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第１ノードに向けて放出することで前記第１更新パルスを前記第１ノードに出力し、且つ、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第２ノードに向けて放出することで前記第２更新パルスを前記第２ノードに出力する
、請求項１に記載の信号伝達装置。
【請求項5】
第１電流は第２電流よりも大きく、
前記第１電流は、前記第１メインパルスが前記第１ノードに出力されるときにおいて前記第１メインパルス用回路における前記メインパルス用容量から前記第１絶縁素子に供給される電流、又は、前記第２メインパルスが前記第２ノードに出力されるときにおいて前記第２メインパルス用回路における前記メインパルス用容量から前記第２絶縁素子に供給される電流であり、
前記第２電流は、前記第１更新パルスが前記第１ノードに出力されるときにおいて前記第１更新パルス用回路における前記更新パルス用容量から前記第１絶縁素子に供給される電流、又は、前記第２更新パルスが前記第２ノードに出力されるときにおいて前記第２更新パルス用回路における前記更新パルス用容量から前記第２絶縁素子に供給される電流である
、請求項４に記載の信号伝達装置。
前記第１電流は、前記第１メインパルスが前記第１ノードに出力されるときにおいて前記第１メインパルス用回路における前記メインパルス用容量から前記第１絶縁素子に供給される電流、又は、前記第２メインパルスが前記第２ノードに出力されるときにおいて前記第２メインパルス用回路における前記メインパルス用容量から前記第２絶縁素子に供給される電流であり、
前記第２電流は、前記第１更新パルスが前記第１ノードに出力されるときにおいて前記第１更新パルス用回路における前記更新パルス用容量から前記第１絶縁素子に供給される電流、又は、前記第２更新パルスが前記第２ノードに出力されるときにおいて前記第２更新パルス用回路における前記更新パルス用容量から前記第２絶縁素子に供給される電流である
、請求項４に記載の信号伝達装置。
【請求項6】
各メインパルス用容量の静電容量値が各更新パルス用容量の静電容量値よりも大きく設定されることで、前記第１電流が前記第２電流よりも大きくなる
、請求項５に記載の信号伝達装置。
、請求項５に記載の信号伝達装置。
【請求項7】
各メインパルス用容量を充電するための電源電圧が各更新パルス用容量を充電するための電源電圧よりも大きく設定されることで、前記第１電流が前記第２電流よりも大きくなる
、請求項５に記載の信号伝達装置。
、請求項５に記載の信号伝達装置。
【請求項8】
前記第１更新パルス用回路は、前記第１更新パルスを前記第１ノードに出力する際、前記第１更新パルス用回路における前記更新パルス用容量の蓄積電荷を第１電流制限抵抗を介して前記第１ノードに放出し、
前記第２更新パルス用回路は、前記第２更新パルスを前記第２ノードに出力する際、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を第２電流制限抵抗を介して前記第２ノードに放出し、
各電流制限抵抗での電圧降下により前記第２電流が前記第１電流より小さくなる
、請求項５に記載の信号伝達装置。
前記第２更新パルス用回路は、前記第２更新パルスを前記第２ノードに出力する際、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を第２電流制限抵抗を介して前記第２ノードに放出し、
各電流制限抵抗での電圧降下により前記第２電流が前記第１電流より小さくなる
、請求項５に記載の信号伝達装置。
【請求項9】
前記第１更新パルス用回路は、前記第１更新パルスを前記第１ノードに出力する際、前記第１更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第１ノードに向かう電路と他の電路とに分配して放出し、
前記第２更新パルス用回路は、前記第２更新パルスを前記第２ノードに出力する際、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第２ノードに向かう電路と更に他の電路とに分配して放出し、
各更新パルス用回路における前記分配により前記第２電流が前記第１電流より小さくなる
、請求項５に記載の信号伝達装置。
前記第２更新パルス用回路は、前記第２更新パルスを前記第２ノードに出力する際、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第２ノードに向かう電路と更に他の電路とに分配して放出し、
各更新パルス用回路における前記分配により前記第２電流が前記第１電流より小さくなる
、請求項５に記載の信号伝達装置。
【請求項10】
前記第１電流が前記第２電流よりも大きいことにより、各メインパルスにて各絶縁素子が駆動されるときの各受信パルスの強度は、各更新パルスにて各絶縁素子が駆動されるときの各受信パルスの強度よりも大きく、前記受信回路は、前記第１受信パルス及び前記第２受信パルスを同時に受けたとき、前記第１受信パルス及び前記第２受信パルスの内、強度が大きい方の受信パルスに基づき前記出力デジタル信号のレベルを決定する
、請求項５～９の何れかに記載の信号伝達装置。
、請求項５～９の何れかに記載の信号伝達装置。
【請求項11】
前記エッジ検出回路、前記検出パルス生成回路、前記メインパルス出力回路及び前記更新パルス出力回路を含む一次側回路と、前記受信回路を含む二次側回路と、を備え、
各絶縁素子は前記一次側回路及び前記二次側回路間に設けられ、
前記二次側回路内において各絶縁素子により各受信パルスが生成される
、請求項１～９の何れかに記載の信号伝達装置。
各絶縁素子は前記一次側回路及び前記二次側回路間に設けられ、
前記二次側回路内において各絶縁素子により各受信パルスが生成される
、請求項１～９の何れかに記載の信号伝達装置。
【請求項12】
前記入力デジタル信号が前記第１レベルを有するとき、前記第１ノードに対する前記第１更新パルスの出力を抑止するよう構成された第１出力抑止素子と、
前記入力デジタル信号が前記第２レベルを有するとき、前記第２ノードに対する前記第２更新パルスの出力を抑止するよう構成された第２出力抑止素子と、を更に備える
、請求項１～９の何れかに記載の信号伝達装置。
前記入力デジタル信号が前記第２レベルを有するとき、前記第２ノードに対する前記第２更新パルスの出力を抑止するよう構成された第２出力抑止素子と、を更に備える
、請求項１～９の何れかに記載の信号伝達装置。
【請求項13】
前記第１出力抑止素子は、前記第１ノード及びグランド間に接続され、且つ、前記入力デジタル信号が前記第１レベルを有するときにオンに制御される第１スイッチング素子にて構成され、
前記第２出力抑止素子は、前記第２ノード及びグランド間に接続され、且つ、前記入力デジタル信号が前記第２レベルを有するときにオンに制御される第２スイッチング素子にて構成される
、請求項１２に記載の信号伝達装置。
前記第２出力抑止素子は、前記第２ノード及びグランド間に接続され、且つ、前記入力デジタル信号が前記第２レベルを有するときにオンに制御される第２スイッチング素子にて構成される
、請求項１２に記載の信号伝達装置。
【請求項14】
前記検出パルス生成回路と前記メインパルス出力回路との間に挿入された遅延回路を更に備え、
前記遅延回路により、前記第１検出パルスが生成されてから所定の第１遅延時間が経過した後に前記メインパルス出力回路から前記第１ノードに対して前記第１メインパルスが出力され、且つ、前記第２検出パルスが生成されてから所定の第２遅延時間が経過した後に前記メインパルス出力回路から前記第２ノードに対して前記第２メインパルスが出力される
、請求項１～９の何れかに記載の信号伝達装置。
前記遅延回路により、前記第１検出パルスが生成されてから所定の第１遅延時間が経過した後に前記メインパルス出力回路から前記第１ノードに対して前記第１メインパルスが出力され、且つ、前記第２検出パルスが生成されてから所定の第２遅延時間が経過した後に前記メインパルス出力回路から前記第２ノードに対して前記第２メインパルスが出力される
、請求項１～９の何れかに記載の信号伝達装置。
【請求項15】
前記第１絶縁素子は、前記第１ノードに接続された第１入力側コイル及び前記第１入力側コイルに磁気結合された第１出力側コイルと、を有し、前記第１絶縁素子の駆動により前記第１出力側コイルに前記第１受信パルスが発生し、
前記第２絶縁素子は、前記第２ノードに接続された第２入力側コイル及び前記第２入力側コイルに磁気結合された第２出力側コイルと、を有し、前記第２絶縁素子の駆動により前記第２出力側コイルに前記第２受信パルスが発生する
、請求項１～９の何れかに記載の信号伝達装置。
前記第２絶縁素子は、前記第２ノードに接続された第２入力側コイル及び前記第２入力側コイルに磁気結合された第２出力側コイルと、を有し、前記第２絶縁素子の駆動により前記第２出力側コイルに前記第２受信パルスが発生する
、請求項１～９の何れかに記載の信号伝達装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、信号伝達装置に関する。
【背景技術】
【0002】
絶縁素子を用いて信号を一次側から二次側に絶縁形式で伝達する信号伝達装置がある。当該信号伝達装置では、入力デジタル信号のレベルが第１レベルから第２レベルに変化したときに第１信号を二次側に送信し、且つ、入力デジタル信号のレベルが第２レベルから第１レベルに変化したときに第２信号を二次側に送信することで、二次側において入力デジタル信号を復元した出力デジタル信号を得ることができる（例えば下記特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１８８９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
この種の信号伝達装置において、入力デジタル信号のレベルが長時間にわたり第１レベル又は第２レベルに維持されることがあり、この際、ノイズ等の影響により出力デジタル信号のレベルが本来のレベルからずれることがある。このようなずれを是正して出力デジタル信号のレベルを適正にする技術が求められる（従来の技術には改善の余地がある）。
【0005】
本開示は、出力デジタル信号のレベルの適正化等に寄与する信号伝達装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る信号伝達装置は、入力デジタル信号のレベルが第１レベルから第２レベルへ切り替わる第１エッジ及び前記入力デジタル信号のレベルが前記第２レベルから前記第１レベルへ切り替わる第２エッジを検出するよう構成されたエッジ検出回路と、前記第１エッジの検出を契機に第１検出パルスを生成し、前記第２エッジの検出を契機に第２検出パルスを生成するよう構成された検出パルス生成回路と、前記第１検出パルスの生成を契機に第１メインパルスを第１ノードに対して出力し、前記第２検出パルスの生成を契機に第２メインパルスを第２ノードに対して出力するよう構成されたメインパルス出力回路と、前記第１エッジの後、所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に第１更新パルスを前記第１ノードに対して出力し、且つ、前記第２エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に第２更新パルスを前記第２ノードに対して出力するよう構成された更新パルス出力回路と、前記第１ノードに接続され、前記第１ノードに対する前記メインパルス出力回路の出力信号と前記第１ノードに対する前記更新パルス出力回路の出力信号との第１和信号にて駆動されるよう構成された第１絶縁素子と、前記第２ノードに接続され、前記第２ノードに対する前記メインパルス出力回路の出力信号と前記第２ノードに対する前記更新パルス出力回路の出力信号との第２和信号にて駆動されるよう構成された第２絶縁素子と、前記第１絶縁素子の駆動により前記第１絶縁素子にて生成される第１受信パルス及び前記第２絶縁素子の駆動により前記第２絶縁素子にて生成される第２受信パルスに基づき、出力デジタル信号を生成するよう構成された受信回路と、を備える。
【発明の効果】
【0007】
本開示によれば、出力デジタル信号のレベルの適正化等に寄与する信号伝達装置を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
＜信号伝達装置（基本構成）＞
図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
【0010】
コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
【0011】
パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
【0012】
バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
【0013】
バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
【0014】
ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
【0015】
バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
【0016】
バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
【0017】
パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
【0018】
ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
【0019】
トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
【0020】
より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
【0021】
このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
【0022】
なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
【0023】
このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
【0024】
なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。
【0025】
＜トランスチップ（基本構造）＞
次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
【0026】
一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
【0027】
一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
【0028】
内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
【0029】
二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
【0030】
二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
【0031】
＜トランスチップ（２チャンネル型）＞
図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。図８は、図７に示す領域XIIIの拡大図であって、分離構造１３０を示す図である。
【0032】
【0033】
ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
【0034】
半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
【0035】
半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、及び、第１主面４２並びに第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
【0036】
チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
【0037】
半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
【0038】
絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
【0039】
絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
【0040】
複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
【0041】
第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
【0042】
絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
【0043】
半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
【0044】
複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
【0045】
図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
【0046】
低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
【0047】
低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
【0048】
低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
【0049】
第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
【0050】
第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
【0051】
低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
【0052】
高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
【0053】
第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
【0054】
第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
【0055】
第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
【0056】
第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
【0057】
高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
【0058】
図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
【0059】
複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
【0060】
複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
【0061】
第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
【0062】
第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
【0063】
第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
【0064】
複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
【0065】
複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
【0066】
複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
【0067】
複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
【0068】
第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
【0069】
第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
【0070】
第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
【0071】
図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
【0072】
第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
【0073】
第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
【0074】
複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
【0075】
第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
【0076】
貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
【0077】
貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
【0078】
貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
【0079】
第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
【0080】
複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
【0081】
なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
【0082】
低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
【0083】
引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
【0084】
第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
【0085】
複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
【0086】
図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
【0087】
第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
【0088】
高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
【0089】
複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
【0090】
図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
【0091】
【0092】
ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
【0093】
絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
【0094】
この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。
【0095】
絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
【0096】
ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
【0097】
浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。
【0098】
絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
【0099】
浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊ラインから構成されていてもよい。
【0100】
図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
【0101】
第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
【0102】
第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
【0103】
受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar Junction Transistor］、ＭＩＳＦＥＴ［Metal Insulator Field Effect Transistor］、ＩＧＢＴ［Insulated Gate Bipolar Junction Transistor］およびＪＦＥＴ［Junction Field Effect Transistor］のうちの少なくとも１つを含んでいてもよい。
【0104】
図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
【0105】
デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
【0106】
シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
【0107】
シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
【0108】
シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
【0109】
このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
【0110】
シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
【0111】
複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
【0112】
複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
【0113】
複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
【0114】
シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
【0115】
図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
【0116】
フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local oxidation of silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
【0117】
分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
【0118】
分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
【0119】
外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
【0120】
本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
【0121】
図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
【0122】
無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped silicate glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
【0123】
第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
【0124】
第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron doped phosphor silicate glass）およびＰＳＧ（phosphorus silicate glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
【0125】
無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
【0126】
半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
【0127】
有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
【0128】
有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
【0129】
第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
【0130】
第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
【0131】
本発明の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
【0132】
つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
【0133】
また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
【0134】
また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
【0135】
また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
【0136】
＜トランス配列＞
図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
【0137】
トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
【0138】
また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
【0139】
なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
【0140】
すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
【0141】
また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
【0142】
ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３並びにｃ４、及び、パッドｄ３並びにｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
【0143】
上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
【0144】
従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
【0145】
なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
【0146】
具体的に述べると、パッドａ１並びにｂ１、パッドａ２並びにｂ２、パッドａ３並びにｂ３、及び、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１並びにｄ１、及び、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
【0147】
一方、パッドａ５並びにｂ５、パッドａ６並びにｂ６、パッドａ７並びにｂ７、及び、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３並びにｄ３、及び、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
【0148】
ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
【0149】
このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
【0150】
なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
【0151】
また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
【0152】
また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
【0153】
もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
【0154】
＜信号伝達装置（応用構成）＞
図１０に信号伝達装置１０００の構成図を示す。信号伝達装置１０００は応用構成に係る信号伝達装置であって、上述の信号伝達装置２００（図１等参照）の構成を利用することで形成されて良い。信号伝達装置１０００は信号伝達装置２００の一形態であると考えても良い。
図１０に信号伝達装置１０００の構成図を示す。信号伝達装置１０００は応用構成に係る信号伝達装置であって、上述の信号伝達装置２００（図１等参照）の構成を利用することで形成されて良い。信号伝達装置１０００は信号伝達装置２００の一形態であると考えても良い。
【0155】
尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“２１３０”によって参照されるメインパルス用回路は（図１８参照）、メインパルス用回路２１３０と表記されることもあるし、回路２１３０と略記されることもあり得るが、それらは全て同じものを指す。
【0156】
幾つかの用語及び表現について説明を加える。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
【0157】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0158】
任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。また、任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称することがあり、トランジスタがオフ状態となっている期間をオフ期間と称することがある。
【0159】
任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0160】
図１０に示す如く、信号伝達装置１０００は一次側回路１１００及び二次側回路１２００を備える。信号伝達装置１０００には複数の絶縁素子を有する絶縁素子群１３００が設けられる。一次側回路１１００と二次側回路１２００とは互いに絶縁されている（直流的にも交流的にも絶縁されている）。絶縁素子群１３００における各絶縁素子は、一次側回路１１００及び二次側回路１２００間に設けられる。各絶縁素子は、一次側回路１１００にて生成された信号を絶縁形式で二次側回路１２００に伝達することができる。以下のように考えることもできる。各絶縁素子は一次側回路１１００及び二次側回路１２００に亘って設けられ、一次側回路１１００と二次側回路１２００とは直流的に絶縁されており且つ原則として交流的にも絶縁されているが、絶縁素子においてのみ交流的に接続される。
【0161】
一次側回路１１００及び二次側回路１２００は、夫々、図１の一次回路系２００ｐ及び二次回路系２００ｓに対応する。一次側回路１１００は一次回路系２００ｐの一形態であって、二次側回路１２００は二次回路系２００ｓの一形態であると考えて良い。一次側回路１１００をコントローラチップ２１０（図１等参照）にて形成することができ、二次側回路１２００をドライバチップ２２０（図１等参照）にて形成することができる。絶縁素子群１３００をトランスチップ２３０（図１等参照）にて形成することができる。
【0162】
一次側回路１１００におけるグランドをグランドＧＮＤ１と称する。グランドＧＮＤ１は、一次側回路１１００における基準電位を有する。一次側回路１１００における基準電位を有する導体部がグランドＧＮＤ１である。一次側回路１１００に関し、特に基準を設けずに示される電圧はグランドＧＮＤ１から見た電位を表す。一次側回路１１００に対して電源電圧ＶＣＣ１（図１も参照）が供給される。一次側回路１１００は、グランドＧＮＤ１の電位を基準に電源電圧ＶＣＣ１に基づいて駆動する。
【0163】
二次側回路１２００におけるグランドをグランドＧＮＤ２と称する。グランドＧＮＤ２は、二次側回路１２００における基準電位を有する。二次側回路１２００における基準電位を有する導体部がグランドＧＮＤ２である。二次側回路１２００に関し、特に基準を設けずに示される電圧はグランドＧＮＤ２から見た電位を表す。二次側回路１２００に対して電源電圧ＶＣＣ２（図１も参照）が供給される。二次側回路１２００は、グランドＧＮＤ２の電位を基準に電源電圧ＶＣＣ２に基づいて駆動する。グランドＧＮＤ１及びＧＮＤ２は互いに絶縁されている（直流的にも交流的にも絶縁されている）。
【0164】
図１１に信号伝達装置１０００の内部構成例を示す。一次側回路１１００は、エッジ検出回路１１１０、検出パルス生成回路１１２０、メインパルス出力回路１１３０、更新パルス出力回路１１４０及び更新判定回路１１５０を備える。二次側回路１２００は受信回路１２１０を備える。図１１の構成例において、絶縁素子群１３００は第１絶縁素子としてのトランス１３１０及び第２絶縁素子としてのトランス１３２０を備える。
【0165】
回路１１１０～１１５０は、図１のパルス送信回路２１１並びにバッファ２１２及び２１３の各機能を内包する。回路１１１０～１１５０にて形成されるブロックは、パルス送信回路２１１並びにバッファ２１２及び２１３にて形成されるブロックの一形態であると考えて良い。受信回路１２００は図１のバッファ２２１及び２２２、パルス受信回路２２３並びにドライバ２２４の各機能を内包する。受信回路１２００は、バッファ２２１及び２２２、パルス受信回路２２３並びにドライバ２２４にて形成されるブロックの一形態であると考えて良い。
【0166】
トランス１３１０、１３２０は、夫々、上述のトランス２３１、２３２（図１等参照）と同じ構造を有する。トランス１３１０はトランス２３１そのものであって且つトランス１３２０はトランス２３２そのものであると解して良い。従って、トランス１３１０に設けられる一次側コイル１３１１及び二次側コイル１３１２は、夫々、図１等に示される一次側コイル２３１ｐ及び二次側コイル２３１ｓに相当する。同様に、トランス１３２０に設けられる一次側コイル１３２１及び二次側コイル１３２２は、夫々、図１等に示される一次側コイル２３２ｐ及び二次側コイル２３２ｓに相当する。一次側コイル１３１１及び二次側コイル１３１２は互いに磁気結合されている。一次側コイル１３２１及び二次側コイル１３２２は互いに磁気結合されている。尚、一次側コイルを入力側コイルと称しても良く、二次側コイルを出力側コイルと称しても良い。
【0167】
エッジ検出回路１１１０に対して信号ＤＩＮが入力される。信号ＤＩＮはローレベル又はハイレベルを有するデジタル信号（入力デジタル信号）である。信号ＤＩＮにおけるローレベルは実質的にグランドＧＮＤ１の電位を有する。信号ＤＩＮは上述の信号ＩＮ（図１等参照）に相当し、信号ＩＮの一形態であると解して良い。
【0168】
また、受信回路１２１０からは信号ＤＯＵＴが出力される。信号ＤＯＵＴはローレベル又はハイレベルを有するデジタル信号（出力デジタル信号）である。信号ＤＯＵＴにおけるローレベルは実質的にグランドＧＮＤ２の電位を有する。信号ＤＯＵＴは上述の信号ＯＵＴ（図１等参照）に相当し、信号ＯＵＴの一形態であると解して良い。
【0169】
エッジ検出回路１１１０は信号ＤＩＮにおけるライズエッジ及びフォールエッジを検出し、ライズエッジの検出結果を示す信号ＳＲ１を生成及び出力すると共にフォールエッジの検出結果を示す信号ＳＦ１を生成及び出力する。エッジ検出回路１１１０は信号ＤＩＮにおけるライズエッジ及びフォールエッジを個別に検出する。即ち、エッジ検出回路１１１０は回路１１１０Ｒ及び１１１０Ｆを備える。回路１１１０Ｒは信号ＤＩＮに基づき信号ＤＩＮにおけるライズエッジを検出することで信号ＳＲ１を生成及び出力する。回路１１１０Ｆは信号ＤＩＮに基づき信号ＤＩＮにおけるフォールエッジを検出することで信号ＳＦ１を生成及び出力する。
【0170】
尚、ハイレベル又はローレベルの信号レベルをとる任意の注目信号（デジタル信号）について、注目信号のレベルのローレベルからハイレベルの切り替わりがライズエッジであり、注目信号のレベルのハイレベルからローレベルの切り替わりがフォールエッジである。ライズエッジが生じるタイミングをライズエッジタイミングと称し、フォールエッジが生じるタイミングをフォールエッジタイミングと称する。
【0171】
検出パルス生成回路１１２０に対してエッジ検出回路１１１０からの信号ＳＲ１及びＳＦ１が入力される。検出パルス生成回路１１２０は、信号ＳＲ１に応じて信号ＳＲ２を生成及び出力する回路１１２０Ｒと、信号ＳＦ１に応じて信号ＳＦ２を生成及び出力する回路１１２０Ｆと、を備える。
【0172】
信号ＳＲ１には信号ＤＩＮのライズエッジタイミングを示す情報が含まれており、当該情報に基づき回路１１２０Ｒは信号ＳＲ２中にライズ検出パルスを含める。即ち、回路１１２０Ｒは、回路１１１０Ｒにてライズエッジが検出されたことを契機にライズ検出パルス（第１検出パルス）を生成及び出力する。信号ＳＦ１には信号ＤＩＮのフォールエッジタイミングを示す情報が含まれており、当該情報に基づき回路１１２０Ｆは信号ＳＦ２中にフォール検出パルスを含める。即ち、回路１１２０Ｆは、回路１１１０Ｆにてフォールエッジが検出されたことを契機にフォール検出パルス（第２検出パルス）を生成及び出力する。
【0173】
より詳細には、回路１１２０Ｒは信号ＳＲ２のレベルを原則としてローレベルに設定し、ライズエッジの検出を契機に所定の微小時間だけ信号ＳＲ２のレベルをハイレベルに設定することによりライズ検出パルスを出力する。同様に、回路１１２０Ｆは信号ＳＦ２のレベルを原則としてローレベルに設定し、フォールエッジの検出を契機に所定の微小時間だけ信号ＳＦ２のレベルをハイレベルに設定することによりフォール検出パルスを出力する。
【0174】
図１２に、更新パルス出力回路１１４０が作動しないときにおける信号伝達装置１０００内の幾つかの信号波形を示す。図１２では、上から下に向けて、信号ＤＩＮ、ＳＲ２、ＳＦ２、ＳＲ３、ＳＦ３、ＤＯＵＴの波形が順番に示される。ライズ検出パルスは適宜記号“ＰＬＳＤＥＴ＿Ｒ”にて参照され、フォール検出パルスは適宜記号“ＰＬＳＤＥＴ＿Ｆ”にて参照される。信号ＳＲ２において各ライズエッジタイミングにてライズ検出パルス（ＰＬＳＤＥＴ＿Ｒ）が発生し、信号ＳＦ２において各フォールエッジタイミングにてフォール検出パルス（ＰＬＳＤＥＴ＿Ｆ）が発生する。
【0175】
メインパルス出力回路１１３０に対して検出パルス生成回路１１２０からの信号ＳＲ２及びＳＦ２が入力される。メインパルス出力回路１１３０は、信号ＳＲ２に応じた信号ＳＲ３を出力する回路１１３０Ｒと、信号ＳＦ２に応じた信号ＳＦ３を出力する回路１１３０Ｆと、を備える。信号ＳＲ３はノードＮＤ１に対して出力され、信号ＳＦ３はノードＮＤ２に対して出力される。
【0176】
回路１１３０Ｒは、信号ＳＲ２におけるライズ検出パルスを受けてライズメインパルスを出力する。ライズメインパルスは適宜記号“ＰＬＳＭＡＩＮ＿Ｒ”にて参照される（図１２参照）。ライズメインパルスは信号ＳＲ３中に生じるパルスであり、ノードＮＤ１に対して出力される。即ち、回路１１３０Ｒはライズ検出パルスの生成を契機に（換言すればライズエッジの検出を契機に）、ライズメインパルス（第１メインパルス）をノードＮＤ１に対して出力する。回路１１３０Ｒは、回路１１２０Ｒからライズ検出パルスを受けるごとに、ライズ検出パルスを受けたタイミングにてライズメインパルスをノードＮＤ１に対して出力する。
【0177】
回路１１３０Ｆは、信号ＳＦ２におけるフォール検出パルスを受けてフォールメインパルスを出力する。フォールメインパルスは適宜記号“ＰＬＳＭＡＩＮ＿Ｆ”にて参照される（図１２参照）。フォールメインパルスは信号ＳＦ３中に生じるパルスであり、ノードＮＤ２に対して出力される。即ち、回路１１３０Ｆはフォール検出パルスの生成を契機に（換言すればフォールエッジの検出を契機に）、フォールメインパルス（第２メインパルス）をノードＮＤ２に対して出力する。回路１１３０Ｆは、回路１１２０Ｆからフォール検出パルスを受けるごとに、フォール検出パルスを受けたタイミングにてフォールメインパルスをノードＮＤ２に対して出力する。
【0178】
尚、図１２では、図示の簡略化上、各メインパルスが矩形波形状を有するものとして描かれているが、実際のメインパルスの波形形状はトランス（１３１０、１３２０）のインダクタンス等の影響により、矩形波形状とは異なり得る（メインパルスの波形を含む後述の他の図面においても同様）。
【0179】
トランス１３１０はノードＮＤ１に接続される。具体的には、一次側コイル１３１１の第１端がノードＮＤ１に接続され、一次側コイル１３１１の第２端はグランドＧＮＤ１に接続される。トランス１３２０はノードＮＤ２に接続される。具体的には、一次側コイル１３２１の第１端がノードＮＤ２に接続され、一次側コイル１３２１の第２端はグランドＧＮＤ１に接続される。ノードＮＤ１、ＮＤ２は、夫々、上述の外部端子Ｔ２１、Ｔ２３に相当する（図２等参照）。一次側コイル１３１１及び１３２１の各第２端が上述の外部端子Ｔ２２（図２等参照）に接続されることでグランドＧＮＤ１に接続される。
【0180】
トランス１３１０において、二次側コイル１３１２の第１端は受信回路１２１０に接続され、二次側コイル１３１２の第２端はグランドＧＮＤ２に接続される。トランス１３２０において、二次側コイル１３２２の第１端は受信回路１２１０に接続され、二次側コイル１３２２の第２端はグランドＧＮＤ２に接続される。図２等との関係について述べると、二次側コイル１３１２の第１端は外部端子Ｔ２４に接続され、二次側コイル１３２２の第１端は外部端子Ｔ２６に接続される。二次側コイル１３１２及び１３２２の各第２端が外部端子Ｔ２５に接続されることでグランドＧＮＤ２に接続される。
【0181】
トランス１３１０はノードＮＤ１に供給されるパルスにて駆動される（即ちパルス駆動される）。トランス１３１０がノードＮＤ１に供給されるパルスにて駆動されることによって二次側コイル１３１２に誘起される信号ＳＲＲが受信回路１２１０に入力される。信号ＳＲＲは、グランドＧＮＤ２から見て二次側コイル１３１２の第１端に生じる信号である。トランス１３２０はノードＮＤ２に供給されるパルスにて駆動される（即ちパルス駆動される）。トランス１３２０がノードＮＤ２に供給されるパルスにて駆動されることによって二次側コイル１３２２に誘起される信号ＳＦＦが受信回路１２１０に入力される。信号ＳＦＦは、グランドＧＮＤ２から見て二次側コイル１３２２の第１端に生じる信号である。
【0182】
受信回路１２１０は信号ＳＲＲ及び信号ＳＦＦに基づき信号ＤＯＵＴを生成及び出力する。信号ＤＯＵＴは信号ＤＩＮを復調した信号に相当する。ここでは、信号ＤＩＮがハイレベルを有するときには信号ＤＯＵＴもハイレベルを有するように、且つ、信号ＤＩＮがローレベルを有するときには信号ＤＯＵＴもローレベルを有するように、信号ＤＯＵＴが生成及び出力されるものとする。受信回路１２１０は、一定強度以上の強度を持つ信号ＳＲＲを受けたとき、信号ＤＯＵＴにライズエッジを生じさせる又は信号ＤＯＵＴをハイレベルに維持して良い。受信回路１２１０は、一定強度以上の強度を持つ信号ＳＦＦを受けたとき、信号ＤＯＵＴにフォールエッジを生じさせる又は信号ＤＯＵＴをローレベルに維持して良い。尚、図１２では、信号ＤＩＮのライズエッジと同時に信号ＤＯＵＴにもライズエッジが生じるかのように図示されているが、実際には、信号ＤＩＮのライズエッジタイミングから若干の遅延を経て信号ＤＯＵＴにライズエッジが生じる。フォールエッジについても同様であり、信号ＤＩＮ及びＤＯＵＴの波形が示される後述の他の図面（図１３及び図１４等）についても同様である。
【0183】
エッジ検出型の絶縁通信において、入力デジタル信号（ここではＤＩＮ）が長時間に亘ってハイレベルに維持される場合、出力デジタル信号（ここでは後述のＤＯＵＴ）もハイレベルで維持されるべきである。但し、入力デジタル信号が長時間に亘ってハイレベルに維持される期間において、ノイズ等の影響により出力デジタル信号のレベルが誤ってローレベルに遷移する可能性がある。この場合において、何ら手当てを施さなければ、本来、ハイレベルを有するべき出力デジタル信号がローレベルに維持されたままとなる。入力デジタル信号が長時間に亘ってローレベルに維持される場合も同様である。このような事態を防止又は軽減するために、信号伝達装置１０００はリフレッシュ動作を実行可能に形成されている。
【0184】
信号ＤＩＮにおいてライズエッジ又はフォールエッジが検出された後、所定時間ＴＲＥＦ継続してライズエッジ及びフォールエッジの何れもが検出されないときに、リフレッシュ動作が開始される。信号ＤＩＮがハイレベルを有するときのリフレッシュ動作では、ノードＮＤ１に対して周期的に更新パルスを出力することでトランス１３１０を駆動し、これによって、信号ＤＩＮが現在ハイレベルを有する旨の情報を受信回路１２１０に伝達する。信号ＤＩＮがローレベルを有するときのリフレッシュ動作では、ノードＮＤ２に対して周期的に更新パルスを出力することでトランス１３２０を駆動し、これによって、信号ＤＩＮが現在ローレベルを有する旨の情報を受信回路１２１０に伝達する。受信回路１２１０は受けた情報に基づき信号ＤＯＵＴのレベルを決定及び制御する。リフレッシュ動作の開始後、信号ＤＩＮにおいてライズエッジ又はフォールエッジが検出された時点でリフレッシュ動作が終了する（即ち、リフレッシュ動作の実行が停止される）。
【0185】
リフレッシュ動作は、更新パルス出力回路１１４０及び更新判定回路１１５０を用いて実現される。尚、更新パルス、更新判定を、リフレッシュパルス、リフレッシュ判定に読み替えても良い。
【0186】
更新判定回路１１５０に対して検出パルス生成回路１１２０からの信号ＳＲ２及びＳＦ２が入力される。更新判定回路１１５０は更新判定フラグを有する。更新判定フラグの初期値は“０”である。更新判定回路１１５０は、エッジ検出回路１１１０にてライズエッジ又はフォールエッジが検出された後、所定時間ＴＲＥＦ継続してライズエッジ及びフォールエッジの何れもが検出されないとき、自身が管理する更新判定フラグに“１”を代入する。その後、エッジ検出回路１１１０にてライズエッジ又はフォールエッジが検出されると、更新判定回路１１５０は、更新判定フラグに“０”を代入する。更新判定フラグが“１”を有している期間においてのみ、更新判定回路１１５０は更新パルス出力回路１１４０にリフレッシュ動作を行わせる。
【0187】
具体的には例えば、更新判定回路１１５０は、信号ＳＲ２及びＳＦ２の論理和信号を生成するＯＲ回路と、論理和信号がローレベルで維持される時間を計測するタイマと、有する（不図示）。当該タイマにて計測された時間が所定時間ＴＲＥＦに達すると、更新判定フラグに“１”が代入される。その後、上記論理和信号がハイレベルとなった時点で更新判定フラグに“０”が代入される。
【0188】
更新判定回路１１５０には信号ＤＩＮも入力される。リフレッシュ動作にはハイレベル用のリフレッシュ動作とローレベル用のリフレッシュ動作がある。更新判定回路１１５０は、更新判定フラグが“１”である場合において、信号ＤＩＮがハイレベルを有するときには更新パルス出力回路１１４０にハイレベル用のリフレッシュ動作を行わせ、信号ＤＩＮがローレベルを有するときには更新パルス出力回路１１４０にローレベル用のリフレッシュ動作を行わせる。
【0189】
更新パルス出力回路１１４０は、更新判定回路１１５０の制御の下、リフレッシュ動作を行う。更新パルス出力回路１１４０には、ハイレベル用のリフレッシュ動作を行うための回路１１４０Ｒと、ローレベル用のリフレッシュ動作を行うための回路１１４０Ｆと、が設けられる。回路１１４０Ｒの出力信号を記号“ＳＲ４”にて参照し、回路１１４０Ｆの出力信号を記号“ＳＦ４”にて参照する。信号ＳＲ４はノードＮＤ１に対して出力され、信号ＳＦ４はノードＮＤ２に対して出力される。
【0190】
回路１１４０Ｒは、ハイレベル用のリフレッシュ動作において周期的にハイレベル用の更新パルスを出力する、即ち、所定の間隔にてハイレベル用の更新パルスを繰り返し出力する。ハイレベル用の更新パルスは信号ＳＲ４中に生じるパルスであり、従ってノードＮＤ１に対して出力される。故に、回路１１４０Ｒは、信号ＤＩＮにおいてライズエッジが検出された後、所定時間ＴＲＥＦ継続して（換言すれば所定時間ＴＲＥＦ以上継続して）ライズエッジ及びフォールエッジの何れもが検出されないときにハイレベル用のリフレッシュ動作を実行し、ハイレベル用のリフレッシュ動作において周期的にハイレベル用の更新パルスをノードＮＤ１に対して出力する。
【0191】
回路１１４０Ｆは、ローレベル用のリフレッシュ動作において周期的にローレベル用の更新パルスを出力する、即ち、所定の間隔にてローレベル用の更新パルスを繰り返し出力する。ローレベル用の更新パルスは信号ＳＦ４中に生じるパルスであり、従ってノードＮＤ２に対して出力される。故に、回路１１４０Ｆは、信号ＤＩＮにおいてフォールエッジが検出された後、所定時間ＴＲＥＦ継続して（換言すれば所定時間ＴＲＥＦ以上継続して）ライズエッジ及びフォールエッジの何れもが検出されないときにローレベル用のリフレッシュ動作を実行し、ローレベル用のリフレッシュ動作において周期的にローレベル用の更新パルスをノードＮＤ２に対して出力する。
【0192】
図１３にハイレベル用のリフレッシュ動作が行われるときの幾つかの信号波形を示す。図１３では、上から下に向けて、信号ＤＩＮ、ＳＲ２、ＳＦ２、ＳＲ３、ＳＦ３、ＳＲ４、ＳＦ４、ＤＯＵＴの波形が順番に示される（後述の図１４でも同様）。ハイレベル用の更新パルスは適宜記号“ＰＬＳＵ＿Ｈ”にて参照される。図１４にローレベル用のリフレッシュ動作が行われるときの幾つかの信号波形を示す。ローレベル用の更新パルスは適宜記号“ＰＬＳＵ＿Ｌ”にて参照される。
【0193】
ハイレベル用のリフレッシュ動作において更新パルスＰＬＳＵ＿Ｈが出力される周期と、ローレベル用のリフレッシュ動作において更新パルスＰＬＳＵ＿Ｌが出力される周期とは、一致していても良いし、相違していても良い。
【0194】
尚、図１３及び図１４では、図示の簡略化上、各更新パルスが矩形波形状を有するものとして描かれているが、実際の更新パルスの波形形状はトランス（１３１０、１３２０）のインダクタンス等の影響により、矩形波形状とは異なり得る。
【0195】
ノードＮＤ１には信号ＳＲ３及びＳＲ４が加わる。即ち、ノードＮＤ１には信号ＳＲ３及びＳＲ４の和信号が加わる。故に、トランス１３１０はノードＮＤ１に加わる和信号にて駆動されることになる。詳細には、ノードＮＤ１に対して回路１１３０Ｒからライズメインパルス（ＰＬＳＭＡＩＮ＿Ｒ）が出力されるとき又は回路１１４０Ｒからハイレベル用の更新パルス（ＰＬＳＵ＿Ｈ）が出力されるとき、二次側コイル１３１２に受信パルス（第１受信パルス）が誘起されて当該受信パルスが信号ＳＲＲに含められる。二次側コイル１３１２に誘起される受信パルスは第１受信情報を表す。即ち、トランス１３１０はパルス駆動されることで第１受信情報を絶縁形式で二次側回路１２００に伝達する。トランス１３１０のパルス駆動とは、ノードＮＤ１に加わるパルス（ライズメインパルス又はハイレベル用の更新パルス）にてトランス１３１０が駆動されることを指す。第１受信情報は信号ＤＩＮがハイレベルであることを指し示す。詳細には、第１受信情報は、信号ＤＩＮがローレベルからハイレベルに切り替わったこと、又は、信号ＤＩＮがハイレベルに維持されていることを指し示す。受信回路１２１０は、信号ＳＲＲにおける受信パルスを受けると、信号ＤＯＵＴにライズエッジを生じさせる又は信号ＤＯＵＴをハイレベルに維持する。
【0196】
ノードＮＤ２には信号ＳＦ３及びＳＦ４が加わる。即ち、ノードＮＤ２には信号ＳＦ３及びＳＦ４の和信号が加わる。故に、トランス１３２０はノードＮＤ２に加わる和信号にて駆動されることになる。詳細には、ノードＮＤ２に対して回路１１３０Ｆからフォールメインパルス（ＰＬＳＭＡＩＮ＿Ｆ）が出力されるとき又は回路１１４０Ｆからローレベル用の更新パルス（ＰＬＳＵ＿Ｌ）が出力されるとき、二次側コイル１３２２に受信パルス（第２受信パルス）が誘起されて当該受信パルスが信号ＳＦＦに含められる。二次側コイル１３２２に誘起される受信パルスは第２受信情報を表す。即ち、トランス１３２０はパルス駆動されることで第２受信情報を絶縁形式で二次側回路１２００に伝達する。トランス１３２０のパルス駆動とは、ノードＮＤ２に加わるパルス（フォールメインパルス又はローレベル用の更新パルス）にてトランス１３２０が駆動されることを指す。第２受信情報は信号ＤＩＮがローレベルであることを指し示す。詳細には、第２受信情報は、信号ＤＩＮがハイレベルからローレベルに切り替わったこと、又は、信号ＤＩＮがローレベルに維持されていることを指し示す。受信回路１２１０は、信号ＳＦＦにおける受信パルスを受けると、信号ＤＯＵＴにフォールエッジを生じさせる又は信号ＤＯＵＴをローレベルに維持する。
【0197】
リフレッシュ動作により信号ＤＯＵＴのレベルの維持（適正なレベルでの維持）又は誤り訂正が図られるが、メインパルス及び更新パルスの衝突に対する手当てが必要となる。即ち例えば、ハイレベル用のリフレッシュ動作（図１３参照）の実行中に信号ＤＩＮにフォールエッジが生じたとき、場合によっては、ノードＮＤ１に対する更新パルス（ＰＬＳＵ＿Ｈ）の出力とノードＮＤ２に対するフォールメインパルス（ＰＬＳＭＡＩＮ＿Ｆ）の出力とが同時期に生じることで、トランス１３１０及び１３２０が同時期にパルス駆動されることがある。このとき、二次側コイル１３１２及び１３２２において同時に受信パルスが誘起され、信号ＤＯＵＴのレベルをどのように決定するかが問題になることがある。当該問題を解決できる技術が信号伝達装置１０００に盛り込まれている。尚、以下に示す複数の実施形態の内、任意の２以上の実施形態を組み合わせることも可能である。
【0198】
＜第１実施形態＞
信号伝達装置１０００の第１実施形態を説明する。第１実施形態では、メインパルスの強度を更新パルスの強度より高めることで、上記衝突の問題を解消する。
信号伝達装置１０００の第１実施形態を説明する。第１実施形態では、メインパルスの強度を更新パルスの強度より高めることで、上記衝突の問題を解消する。
【0199】
メインパルス及び更新パルスが衝突するケースとして、以下の第１衝突ケースと第２衝突ケースがある。
【0200】
図１５に第１衝突ケースの概要を示す。第１衝突ケースでは、ローレベル用のリフレッシュ動作（図１４参照）の実行中に信号ＤＩＮにライズエッジが生じることで、ノードＮＤ１に対するライズメインパルス（ＰＬＳＭＡＩＮ＿Ｒ）の出力とノードＮＤ２に対するローレベル用の更新パルス（ＰＬＳＵ＿Ｌ）の出力とが同時期に生じる。
【0201】
図１６に第２衝突ケースの概要を示す。第２衝突ケースでは、ハイレベル用のリフレッシュ動作（図１３参照）の実行中に信号ＤＩＮにフォールエッジが生じることで、ノードＮＤ１に対する更新パルス（ＰＬＳＵ＿Ｈ）の出力とノードＮＤ２に対するフォールメインパルス（ＰＬＳＭＡＩＮ＿Ｆ）の出力とが同時期に生じる。
【0202】
ライズメインパルス（ＰＬＳＭＡＩＮ＿Ｒ）にてトランス１３１０が駆動されることで二次側コイル１３１２に生じる受信パルスを適宜記号“ＲＰＭＡＩＮ１”にて参照し、受信パルスＲＰＭＡＩＮ１の強度を適宜記号“ＩＮＴＭＡＩＮ１”にて参照する。
フォールメインパルス（ＰＬＳＭＡＩＮ＿Ｆ）にてトランス１３２０が駆動されることで二次側コイル１３２２に生じる受信パルスを適宜記号“ＲＰＭＡＩＮ２”にて参照し、受信パルスＲＰＭＡＩＮ２の強度を適宜記号“ＩＮＴＭＡＩＮ２”にて参照する。
フォールメインパルス（ＰＬＳＭＡＩＮ＿Ｆ）にてトランス１３２０が駆動されることで二次側コイル１３２２に生じる受信パルスを適宜記号“ＲＰＭＡＩＮ２”にて参照し、受信パルスＲＰＭＡＩＮ２の強度を適宜記号“ＩＮＴＭＡＩＮ２”にて参照する。
【0203】
ハイレベル用の更新パルス（ＰＬＳＵ＿Ｈ）にてトランス１３１０が駆動されることで二次側コイル１３１２に生じる受信パルスを適宜記号“ＲＰＵ１”にて参照し、受信パルスＲＰＵ１の強度を適宜記号“ＩＮＴＵ１”にて参照する。
ローレベル用の更新パルス（ＰＬＳＵ＿Ｌ）にてトランス１３２０が駆動されることで二次側コイル１３２２に生じる受信パルスを適宜記号“ＲＰＵ２”にて参照し、受信パルスＲＰＵ２の強度を適宜記号“ＩＮＴＵ２”にて参照する。
ローレベル用の更新パルス（ＰＬＳＵ＿Ｌ）にてトランス１３２０が駆動されることで二次側コイル１３２２に生じる受信パルスを適宜記号“ＲＰＵ２”にて参照し、受信パルスＲＰＵ２の強度を適宜記号“ＩＮＴＵ２”にて参照する。
【0204】
第１実施形態では、強度ＩＮＴＭＡＩＮ１及びＩＮＴＭＡＩＮ２が強度ＩＮＴＵ１及びＩＮＴＵ２よりも大きくなるよう、メインパルス出力回路１１３０及び更新パルス出力回路１１４０が形成される。図１７にトランス１３１０がパルス駆動されたときに信号ＳＲＲ中に生じる受信パルスを示す。トランス１３２０がパルス駆動されたときの信号ＳＦＦについても同様である。受信パルスの強度とは受信パルスの振幅を表すと解して良い。但し、トランス（１３１０、１３２０）のパルス駆動の後、受信パルスの振幅は徐々に減衰してゆくため、受信パルスの強度とは受信パルスの最大振幅又は受信パルスの最大瞬時値を指すと解しても良い。
【0205】
受信回路１２１０は、二次側コイル１３１２からの受信パルスである第１受信パルスと二次側コイル１３２２からの受信パルスである第２受信パルスとを同時に受けたとき、第１受信パルス及び第２受信パルスの内、強度が大きい方の受信パルスに基づき信号ＤＯＵＴのレベルを決定する。受信回路１２１０に対して第１受信パルス及び第２受信パルスが同時に入力されたとき、受信回路１２１０にとって第１受信パルス及び第２受信パルスは同相信号に相当し、受信回路１２１０は、それらの同相成分を除去する機能を持つ。このため、受信回路１２１０に対して第１受信パルス及び第２受信パルスが同時に入力されたとき、それらの内、強度の大きい方の受信パルスが有効とされ、且つ、より強度の小さい方の受信パルスが無効とされる。受信回路１２１０は、有効な受信パルスに基づき信号ＤＯＵＴのレベルを決定する。
【0206】
図１５の第１衝突ケースでは、二次側コイル１３１２及び１３２２に同時期に受信パルスが生じるが、二次側コイル１３１２に生じる受信パルスの強度ＩＮＴＭＡＩＮ１が、二次側コイル１３２２に生じる受信パルスの強度ＩＮＴＵ２よりも大きい。このため、第１衝突ケースにおいて受信回路１２１０は、二次側コイル１３１２に生じる受信パルスを有効とする一方で二次側コイル１３２２に生じる受信パルスを無効とし、二次側コイル１３１２に生じる受信パルスに基づき信号ＤＯＵＴのレベルをハイレベルに設定する。このとき、信号ＤＯＵＴにライズエッジが生じる場合もあるし、信号ＤＯＵＴがハイレベルに維持される場合もある。
【0207】
図１６の第２衝突ケースでは、二次側コイル１３１２及び１３２２に同時期に受信パルスが生じるが、二次側コイル１３２２に生じる受信パルスの強度ＩＮＴＭＡＩＮ２が、二次側コイル１３１２に生じる受信パルスの強度ＩＮＴＵ１よりも大きい。このため、第２衝突ケースにおいて受信回路１２１０は、二次側コイル１３２２に生じる受信パルスを有効とする一方で二次側コイル１３１２に生じる受信パルスを無効とし、二次側コイル１３２２に生じる受信パルスに基づき信号ＤＯＵＴのレベルをローレベルに設定する。このとき、信号ＤＯＵＴにフォールエッジが生じる場合もあるし、信号ＤＯＵＴがローレベルに維持される場合もある。
【0208】
第１実施形態の如く、メインパルスの強度を更新パルスの強度より高めることで上記衝突の問題が解消され、信号ＤＯＵＴのレベルを適正とすることができる。
【0209】
以下に第１実施形態に属する実施例ＥＸ１＿１～ＥＸ１＿６を示す。実施例ＥＸ１＿１～ＥＸ１＿６にて、強度ＩＮＴＭＡＩＮ１及びＩＮＴＭＡＩＮ２を強度ＩＮＴＵ１及びＩＮＴＵ２よりも大きくするための構成を例示する。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0210】
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図１８に実施例ＥＸ１＿１に係る信号伝達装置１０００の一部回路を示す。実施例ＥＸ１＿１に係る一次側回路１１００には回路２１３０及び２１４０が２つずつ設けられる。２つの回路２１３０は互いに同じ構成を有し、且つ、２つの回路２１４０は互いに同じ構成を有する。各回路２１３０はメインパルス用回路であり、各回路２１４０は更新パルス用回路である。２つのメインパルス回路２１３０の内、一方はノードＮＤ１に接続され、他方はＮＤ２に接続される。２つのメインパルス回路２１３０の内、ノードＮＤ１に接続される方の回路２１３０を特に記号“２１３０Ｒ”にて参照し、ノードＮＤ２に接続される方の回路２１３０を特に記号“２１３０Ｆ”にて参照する。２つの更新パルス回路２１４０の内、一方はノードＮＤ１に接続され、他方はＮＤ２に接続される。２つの更新パルス回路２１４０の内、ノードＮＤ１に接続される方の回路２１４０を特に記号“２１４０Ｒ”にて参照し、ノードＮＤ２に接続される方の回路２１４０を特に記号“２１４０Ｆ”にて参照する。回路２１３０Ｒ、２１３０Ｆ、２１４０Ｒ、２１４０Ｆを、夫々、図１１の回路１１３０Ｒ、１１３０Ｆ、１１４０Ｒ、１１４０Ｆとして用いることができる。
実施例ＥＸ１＿１を説明する。図１８に実施例ＥＸ１＿１に係る信号伝達装置１０００の一部回路を示す。実施例ＥＸ１＿１に係る一次側回路１１００には回路２１３０及び２１４０が２つずつ設けられる。２つの回路２１３０は互いに同じ構成を有し、且つ、２つの回路２１４０は互いに同じ構成を有する。各回路２１３０はメインパルス用回路であり、各回路２１４０は更新パルス用回路である。２つのメインパルス回路２１３０の内、一方はノードＮＤ１に接続され、他方はＮＤ２に接続される。２つのメインパルス回路２１３０の内、ノードＮＤ１に接続される方の回路２１３０を特に記号“２１３０Ｒ”にて参照し、ノードＮＤ２に接続される方の回路２１３０を特に記号“２１３０Ｆ”にて参照する。２つの更新パルス回路２１４０の内、一方はノードＮＤ１に接続され、他方はＮＤ２に接続される。２つの更新パルス回路２１４０の内、ノードＮＤ１に接続される方の回路２１４０を特に記号“２１４０Ｒ”にて参照し、ノードＮＤ２に接続される方の回路２１４０を特に記号“２１４０Ｆ”にて参照する。回路２１３０Ｒ、２１３０Ｆ、２１４０Ｒ、２１４０Ｆを、夫々、図１１の回路１１３０Ｒ、１１３０Ｆ、１１４０Ｒ、１１４０Ｆとして用いることができる。
【0211】
各メインパルス用回路２１３０は、トランジスタＭ１１～Ｍ１３、定電流源ＣＣ１１及びコンデンサＣ１１を備える。各更新パルス用回路２１４０は、トランジスタＭ２１～Ｍ２３、定電流源ＣＣ２１及びコンデンサＣ２１を備える。トランジスタＭ１１～Ｍ１３及びＭ２１～Ｍ２３はＰチャネル型のＭＯＳＦＥＴである。
【0212】
各メインパルス用回路２１３０及び各更新パルス回路２１４０において、トランジスタＭ１１、Ｍ１２、Ｍ２１及びＭ２２の各ソースは内部電源電圧ＶＲＥＧが加わる端子に接続される。一次側回路１１００に設けられた図示されないレギュレータが電源電圧ＶＣＣ１に基づき内部電源電圧ＶＲＥＧを生成する。内部電源電圧ＶＲＥＧは所定の正の直流電圧である。電源電圧ＶＣＣ１そのものが内部電源電圧ＶＲＥＧであっても良い。
【0213】
各メインパルス用回路２１３０において、トランジスタＭ１１のゲート及びドレインとトランジスタＭ１２のゲートとが互いに接続され、トランジスタＭ１１のドレインとグランドＧＮＤ１との間に定電流源ＣＣ１１が接続される。各メインパルス用回路２１３０において、定電流源ＣＣ１１は内部電源電圧ＶＲＥＧに基づく定電流（メインパルス用の定電流）を生成し、生成した定電流がトランジスタＭ１１のドレイン電流として流れるよう動作する。各メインパルス用回路２１３０において、トランジスタＭ１２のドレインとトランジスタＭ１３のソースとはノードＮＤ１１にて接続される。トランジスタＭ１１及びＭ１２にて形成されるカレントミラー回路の作用により、トランジスタＭ１１のドレイン電流に比例する電流がトランジスタＭ１２のドレイン電流として流れる。但し、各メインパルス用回路２１３０において、ノードＮＤ１１の電圧が内部電源電圧ＶＲＥＧに達するとトランジスタＭ１２のドレイン電流の流れは停止する。メインパルス用回路２１３０ＲにおけるトランジスタＭ１３のドレインはノードＮＤ１に接続され、メインパルス用回路２１３０ＦにおけるトランジスタＭ１３のドレインはノードＮＤ２に接続される。
【0214】
各更新パルス用回路２１４０において、トランジスタＭ２１のゲート及びドレインとトランジスタＭ２２のゲートとが互いに接続され、トランジスタＭ２１のドレインとグランドＧＮＤ１との間に定電流源ＣＣ２１が接続される。各更新パルス用回路２１４０において、定電流源ＣＣ２１は内部電源電圧ＶＲＥＧに基づく定電流（更新パルス用の定電流）を生成し、生成した定電流がトランジスタＭ２１のドレイン電流として流れるよう動作する。各更新パルス用回路２１４０において、トランジスタＭ２２のドレインとトランジスタＭ２３のソースとはノードＮＤ２１にて接続される。トランジスタＭ２１及びＭ２２にて形成されるカレントミラー回路の作用により、トランジスタＭ２１のドレイン電流に比例する電流がトランジスタＭ２２のドレイン電流として流れる。但し、各更新パルス用回路２１４０において、ノードＮＤ２１の電圧が内部電源電圧ＶＲＥＧに達するとトランジスタＭ２２のドレイン電流の流れは停止する。更新パルス用回路２１４０ＲにおけるトランジスタＭ２３のドレインはノードＮＤ１に接続され、更新パルス用回路２１４０ＦにおけるトランジスタＭ２３のドレインはノードＮＤ２に接続される。
【0215】
各メインパルス用回路２１３０においてノードＮＤ１１及びグランドＧＮＤ１間にコンデンサＣ１１が接続される（即ち、コンデンサＣ１１の一端はノードＮＤ１１に接続され、コンデンサＣ１１の他端はグランドＧＮＤ１に接続される）。このため、各メインパルス用回路２１３０において、トランジスタＭ１３のオフ期間では、コンデンサＣ１１の両端間電圧が内部電源電圧ＶＲＥＧに達するまでトランジスタＭ１２のドレイン電流にてコンデンサＣ１１が充電される。
【0216】
各更新パルス用回路２１４０においてノードＮＤ２１及びグランドＧＮＤ１間にコンデンサＣ２１が接続される（即ち、コンデンサＣ２１の一端はノードＮＤ２１に接続され、コンデンサＣ２１の他端はグランドＧＮＤ１に接続される）。このため、各更新パルス用回路２１４０において、トランジスタＭ２３のオフ期間では、コンデンサＣ２１の両端間電圧が内部電源電圧ＶＲＥＧに達するまでトランジスタＭ２２のドレイン電流にてコンデンサＣ２１が充電される。
【0217】
メインパルス用回路２１３０ＲにおいてトランジスタＭ１３のゲートには信号ＳＲ２に基づくゲート信号ＧＭ１３が供給される。メインパルス用回路２１３０ＦにおいてトランジスタＭ１３のゲートには信号ＳＦ２に基づくゲート信号ＧＭ１３が供給される。各トランジスタＭ１３は、ゲート信号ＧＭ１３のローレベル期間においてオン状態となり、ゲート信号ＧＭ１３のハイレベル期間においてオフ状態となる。各メインパルス用回路２１３０はゲート信号ＧＭ１３を原則としてハイレベルとする。但し、メインパルス用回路２１３０Ｒは、検出パルス生成回路１１２０からライズ検出パルス（ＰＬＳＤＥＴ＿Ｒ；図１２等参照）が出力されたとき、ライズ検出パルスを受けて所定の微小なオン時間（例えば数ナノ秒）だけ回路２１３０Ｒ内のトランジスタＭ１３のゲート信号ＧＭ１３をローレベルとする。メインパルス用回路２１３０Ｆは、検出パルス生成回路１１２０からフォール検出パルス（ＰＬＳＤＥＴ＿Ｆ；図１２等参照）が出力されたとき、フォール検出パルスを受けて所定の微小なオン時間（例えば数ナノ秒）だけ回路２１３０Ｆ内のトランジスタＭ１３のゲート信号ＧＭ１３をローレベルとする。
【0218】
各更新パルス用回路２１４０においてトランジスタＭ２３のゲートにはゲート信号ＧＭ２３が供給される。各トランジスタＭ２３は、ゲート信号ＧＭ２３のローレベル期間においてオン状態となり、ゲート信号ＧＭ２３のハイレベル期間においてオフ状態となる。各更新パルス用回路２１４０はゲート信号ＧＭ２３を原則としてハイレベルとする。但し、更新パルス用回路２１４０Ｒは、ハイレベル用のリフレッシュ動作においてハイレベル用の更新パルスをノードＮＤ１に出力すべきタイミングにおいてのみ、所定の微小なオン時間（例えば数ナノ秒）だけ回路２１４０Ｒ内のトランジスタＭ２３のゲート信号ＧＭ２３をローレベルとする。更新パルス用回路２１４０Ｆは、ローレベル用のリフレッシュ動作においてローレベル用の更新パルスをノードＮＤ２に出力すべきタイミングにおいてのみ、所定の微小なオン時間（例えば数ナノ秒）だけ回路２１４０Ｆ内のトランジスタＭ２３のゲート信号ＧＭ２３をローレベルとする。
【0219】
尚、各回路２１３０及び各回路２１４０においてコンデンサＣ１１及びＣ２１の両端間電圧が０Ｖから内部電源電圧ＶＲＥＧにまで上昇するために必要な時間は、トランジスタＭ１３がオンとされる間隔及びトランジスタＭ２３がオンとされる間隔と比べて十分に短いものとする。故に、各回路２１３０にてトランジスタＭ１３がターンオンされる直前においてコンデンサＣ１１の両端間電圧は内部電源電圧ＶＲＥＧと一致し、その時点のコンデンサＣ１１の蓄積電荷量はコンデンサＣ１１の最大蓄積電荷量と一致する。同様に、各回路２１４０にてトランジスタＭ２３がターンオンされる直前においてコンデンサＣ２１の両端間電圧は内部電源電圧ＶＲＥＧと一致し、その時点のコンデンサＣ２１の蓄積電荷量はコンデンサＣ２１の最大蓄積電荷量と一致する。
【0220】
実施例ＥＸ１＿１では、コンデンサＣ１１がメインパルス用容量として機能し、コンデンサＣ２１が更新パルス用容量として機能する。
【0221】
メインパルス用回路２１３０Ｒは、回路２１３０Ｒ内のトランジスタＭ１３のオン期間において回路２１３０Ｒ内のメインパルス用容量（Ｃ１１）の蓄積電荷をノードＮＤ１に向けて放出することでライズメインパルスをノードＮＤ１に出力する（換言すれば一次側コイル１３１１に出力する）。メインパルス用回路２１３０Ｆは、回路２１３０Ｆ内のトランジスタＭ１３のオン期間において回路２１３０Ｆ内のメインパルス用容量（Ｃ１１）の蓄積電荷をノードＮＤ２に向けて放出することでフォールメインパルスをノードＮＤ２に出力する（換言すれば一次側コイル１３２１に出力する）。
【0222】
更新パルス用回路２１４０Ｒは、回路２１４０Ｒ内のトランジスタＭ２３のオン期間において回路２１４０Ｒ内の更新パルス用容量（Ｃ２１）の蓄積電荷をノードＮＤ１に向けて放出することでハイレベル用の更新パルスをノードＮＤ１に出力する（換言すれば一次側コイル１３１１に出力する）。更新パルス用回路２１４０Ｆは、回路２１４０Ｆ内のトランジスタＭ２３のオン期間において回路２１４０Ｆ内の更新パルス用容量（Ｃ２１）の蓄積電荷をノードＮＤ２に向けて放出することでローレベル用の更新パルスをノードＮＤ２に出力する（換言すれば一次側コイル１３２１に出力する）。
【0223】
ここで、メインパルス用容量（Ｃ１１）が有する静電容量値は、更新パルス用容量（Ｃ２１）が有する静電容量値よりも大きく設定される。このため、メインパルス用容量（Ｃ１１）の最大蓄積電荷量は更新パルス用容量（Ｃ２１）の最大蓄積電荷量よりも大きくなり、結果、メインパルス用供給電流（第１電流）は更新パルス用供給電流（第２電流）よりも大きくなる。そうすると、上述の如く、強度ＩＮＴＭＡＩＮ１及びＩＮＴＭＡＩＮ２が強度ＩＮＴＵ１及びＩＮＴＵ２よりも大きくなる。
【0224】
メインパルス用供給電流の例は、ライズメインパルスがノードＮＤ１に出力されるときにおいて、メインパルス用回路２１３０Ｒ内のメインパルス用容量からトランス１３１０（一次側コイル１３１１）に供給される電流である。メインパルス用供給電流の他の例は、フォールメインパルスがノードＮＤ２に出力されるときにおいて、メインパルス用回路２１３０Ｆ内のメインパルス用容量からトランス１３２０（一次側コイル１３２１）に供給される電流である。メインパルスを出力するためのトランジスタＭ１３のオン時間は微小であるため、メインパルス用供給電流は概ねコンデンサＣ１１の蓄積電荷量のみで決まる。
【0225】
更新パルス用供給電流の例は、ハイレベル用の更新パルスがノードＮＤ１に出力されるときにおいて、更新パルス用回路２１４０Ｒ内の更新パルス用容量からトランス１３１０（一次側コイル１３１１）に供給される電流である。更新パルス用供給電流の他の例は、ローレベル用の更新パルスがノードＮＤ２に出力されるときにおいて、更新パルス用回路２１４０Ｆ内の更新パルス用容量からトランス１３２０（一次側コイル１３２１）に供給される電流である。更新パルスを出力するためのトランジスタＭ２３のオン時間は微小であるため、更新パルス用供給電流は概ねコンデンサＣ２１の蓄積電荷量のみで決まる。
【0226】
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿１を以下のように変形しても良い。当該変形において、各回路２１３０からコンデンサＣ１１を削除すると共に各回路２１４０からコンデンサＣ２１を削除し、その上で各回路２１３０のトランジスタＭ１３のサイズを各回路２１４０のトランジスタＭ２３のサイズよりも大きくする。図１９は、当該変形が施された実施例ＥＸ１＿２に係る信号伝達装置１０００の一部回路図である。
実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿１を以下のように変形しても良い。当該変形において、各回路２１３０からコンデンサＣ１１を削除すると共に各回路２１４０からコンデンサＣ２１を削除し、その上で各回路２１３０のトランジスタＭ１３のサイズを各回路２１４０のトランジスタＭ２３のサイズよりも大きくする。図１９は、当該変形が施された実施例ＥＸ１＿２に係る信号伝達装置１０００の一部回路図である。
【0227】
図１９において、Ｃ１１ａはノードＮＤ１１及びグランドＧＮＤ１間に生じる寄生容量を表し、Ｃ２１ａはノードＮＤ２１及びグランドＧＮＤ１間に生じる寄生容量を表す。寄生容量Ｃ１１ａは回路２１３０Ｒ及び２１３０Ｆの夫々において生じ、寄生容量Ｃ２１ａは回路２１４０Ｒ及び２１４０Ｆの夫々において生じる。
【0228】
各回路２１３０において寄生容量Ｃ１１ａはトランジスタＭ１３に付加される寄生容量（詳細にはトランジスタＭ１３のソース及びグランド間ＧＮＤ１の寄生容量）を含む。各回路２１４０において寄生容量Ｃ２１ａはトランジスタＭ２３に付加される寄生容量（詳細にはトランジスタＭ２３のソース及びグランド間ＧＮＤ１の寄生容量）を含む。実施例ＥＸ１＿２では、上述の如く、各回路２１３０のトランジスタＭ１３のサイズが各回路２１４０のトランジスタＭ２３のサイズよりも大きい。
【0229】
このため、トランジスタＭ１３に付加される寄生容量はトランジスタＭ２３に付加される寄生容量よりも大きく、結果、寄生容量Ｃ１１ａが有する静電容量値は寄生容量Ｃ２１ａが有する静電容量値よりも大きくなる。実施例ＥＸ１＿２では、寄生容量Ｃ１１ａがメインパルス用容量として機能し、寄生容量Ｃ２１ａが更新パルス用容量として機能する。つまり、実施例ＥＸ１＿２では、実施例ＥＸ１＿１から見て、メインパルス用容量がコンデンサＣ１１から寄生容量Ｃ１１ａに置換され且つ更新パルス用容量がコンデンサＣ２１から寄生容量Ｃ２１ａに置換されている。これらの置換を除き、実施例ＥＸ１＿２に係る信号伝達装置１０００は実施例ＥＸ１＿１に係る信号伝達装置１０００と同様である。
【0230】
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。実施例ＥＸ１＿１を以下のように変形しても良い。当該変形において、各回路２１３０からコンデンサＣ１１を削除すると共に各回路２１４０からコンデンサＣ２１を削除し、その上で各回路２１３０のトランジスタＭ１２のサイズを各回路２１４０のトランジスタＭ２２のサイズよりも大きくする。図２０は、当該変形が施された実施例ＥＸ１＿３に係る信号伝達装置１０００の一部回路図である。
実施例ＥＸ１＿３を説明する。実施例ＥＸ１＿１を以下のように変形しても良い。当該変形において、各回路２１３０からコンデンサＣ１１を削除すると共に各回路２１４０からコンデンサＣ２１を削除し、その上で各回路２１３０のトランジスタＭ１２のサイズを各回路２１４０のトランジスタＭ２２のサイズよりも大きくする。図２０は、当該変形が施された実施例ＥＸ１＿３に係る信号伝達装置１０００の一部回路図である。
【0231】
図２０において、Ｃ１１ｂはノードＮＤ１１及びグランドＧＮＤ１間に生じる寄生容量を表し、Ｃ２１ｂはノードＮＤ２１及びグランドＧＮＤ１間に生じる寄生容量を表す。寄生容量Ｃ１１ｂは回路２１３０Ｒ及び２１３０Ｆの夫々において生じ、寄生容量Ｃ２１ｂは回路２１４０Ｒ及び２１４０Ｆの夫々において生じる。
【0232】
各回路２１３０において寄生容量Ｃ１１ｂはトランジスタＭ１２に付加される寄生容量（詳細にはトランジスタＭ１２のドレイン及びグランド間ＧＮＤ１の寄生容量）を含む。各回路２１４０において寄生容量Ｃ２１ｂはトランジスタＭ２２に付加される寄生容量（詳細にはトランジスタＭ２２のドレイン及びグランド間ＧＮＤ１の寄生容量）を含む。実施例ＥＸ１＿３では、上述の如く、各回路２１３０のトランジスタＭ１２のサイズが各回路２１４０のトランジスタＭ２２のサイズよりも大きい。
【0233】
このため、トランジスタＭ１２に付加される寄生容量はトランジスタＭ２２に付加される寄生容量よりも大きく、結果、寄生容量Ｃ１１ｂが有する静電容量値は寄生容量Ｃ２１ｂが有する静電容量値よりも大きくなる。実施例ＥＸ１＿３では、寄生容量Ｃ１１ｂがメインパルス用容量として機能し、寄生容量Ｃ２１ｂが更新パルス用容量として機能する。つまり、実施例ＥＸ１＿３では、実施例ＥＸ１＿１から見て、メインパルス用容量がコンデンサＣ１１から寄生容量Ｃ１１ｂに置換され且つ更新パルス用容量がコンデンサＣ２１から寄生容量Ｃ２１ｂに置換されている。これらの置換を除き、実施例ＥＸ１＿３に係る信号伝達装置１０００は実施例ＥＸ１＿１に係る信号伝達装置１０００と同様である。
【0234】
［実施例ＥＸ１＿４］
実施例ＥＸ１＿４を説明する。図２１は実施例ＥＸ１＿４に係る信号伝達装置１０００の一部回路図である。実施例ＥＸ１＿４は、各更新パルス用回路２１４０に供給される内部電源電圧が内部電源電圧ＶＲＥＧから内部電源電圧ＶＲＥＧ’に変更されている点において実施例ＥＸ１＿１と相違し、その他の点において実施例ＥＸ１＿１と同様である。上記の相違点により、実施例ＥＸ１＿４に係る各更新パルス用回路２１４０においてトランジスタＭ２１及びＭ２２の各ソースは、内部電源電圧ＶＲＥＧではなく内部電源電圧ＶＲＥＧ’が加わる端子に接続される。
実施例ＥＸ１＿４を説明する。図２１は実施例ＥＸ１＿４に係る信号伝達装置１０００の一部回路図である。実施例ＥＸ１＿４は、各更新パルス用回路２１４０に供給される内部電源電圧が内部電源電圧ＶＲＥＧから内部電源電圧ＶＲＥＧ’に変更されている点において実施例ＥＸ１＿１と相違し、その他の点において実施例ＥＸ１＿１と同様である。上記の相違点により、実施例ＥＸ１＿４に係る各更新パルス用回路２１４０においてトランジスタＭ２１及びＭ２２の各ソースは、内部電源電圧ＶＲＥＧではなく内部電源電圧ＶＲＥＧ’が加わる端子に接続される。
【0235】
このため、実施例ＥＸ１＿４において、各コンデンサＣ１１の充電電圧は内部電源電圧ＶＲＥＧである一方で、各コンデンサＣ２１の充電電圧は内部電源電圧ＶＲＥＧ’である。即ち、実施例ＥＸ１＿４では、対応するトランジスタＭ１３のオフ期間において各コンデンサＣ１１の両端間電圧は内部電源電圧ＶＲＥＧまで高まり、対応するトランジスタＭ２３のオフ期間において各コンデンサＣ２１の両端間電圧は内部電源電圧ＶＲＥＧ’まで高まる。
【0236】
ここで内部電源電圧ＶＲＥＧ’は内部電源電圧ＶＲＥＧよりも低い正の直流電圧である。信号伝達装置１０００において、内部電源電圧ＶＲＥＧを降圧することで内部電源電圧ＶＲＥＧ’を生成して良い。尚、上述したように内部電源電圧ＶＲＥＧは電源電圧ＶＣＣ１そのものであり得る。
【0237】
実施例ＥＸ１＿４においてコンデンサＣ１１及びＣ２１の静電容量値が互いに等しいことを想定する。この想定の下、内部電源電圧ＶＲＥＧ’が内部電源電圧ＶＲＥＧよりも低いが故に、メインパルス用容量（Ｃ１１）の最大蓄積電荷量は更新パルス用容量（Ｃ２１）の最大蓄積電荷量よりも大きくなる。そうすると、実施例ＥＸ１＿１と同様に、メインパルス用供給電流（第１電流）は更新パルス用供給電流（第２電流）よりも大きくなり、結果として、強度ＩＮＴＭＡＩＮ１及びＩＮＴＭＡＩＮ２が強度ＩＮＴＵ１及びＩＮＴＵ２よりも大きくなる。
【0238】
実施例ＥＸ１＿４において、実施例ＥＸ１＿１と同様に、メインパルス用容量が有する静電容量値を更新パルス用容量が有する静電容量値よりも大きく設定しても良い。実施例ＥＸ１＿４において、メインパルス用容量は寄生容量Ｃ１１ａ又はＣ１１ｂであっても良いし、更新パルス用容量は寄生容量Ｃ２１ａ又はＣ２１ｂであっても良い（図１９、図２０参照）。
【0239】
［実施例ＥＸ１＿５］
実施例ＥＸ１＿５を説明する。実施例ＥＸ１＿１を以下のように変形しても良い。図２２は、当該変形が施された実施例ＥＸ１＿５に係る信号伝達装置１０００の一部回路図である。当該変形において、更新パルス用回路２１４０ＲにおけるトランジスタＭ２３のドレインを電流制限抵抗Ｒ２１を介してノードＮＤ１に接続し且つ更新パルス用回路２１４０ＦにおけるトランジスタＭ２３のドレインを電流制限抵抗Ｒ２２を介してノードＮＤ２に接続する。電流制限抵抗Ｒ２１及びＲ２２の追加を除き、実施例ＥＸ１＿５に係る信号伝達装置１０００は実施例ＥＸ１＿１に係る信号伝達装置１０００と同様である。電流制限抵抗Ｒ２１及びＲ２２は更新パルス出力回路１１４０（図１１参照）の構成要素に含まれる。電流制限抵抗Ｒ２１、Ｒ２２は、夫々、更新パルス用回路２１４０Ｒ、２１４０Ｆの構成要素であると解されても良い。
実施例ＥＸ１＿５を説明する。実施例ＥＸ１＿１を以下のように変形しても良い。図２２は、当該変形が施された実施例ＥＸ１＿５に係る信号伝達装置１０００の一部回路図である。当該変形において、更新パルス用回路２１４０ＲにおけるトランジスタＭ２３のドレインを電流制限抵抗Ｒ２１を介してノードＮＤ１に接続し且つ更新パルス用回路２１４０ＦにおけるトランジスタＭ２３のドレインを電流制限抵抗Ｒ２２を介してノードＮＤ２に接続する。電流制限抵抗Ｒ２１及びＲ２２の追加を除き、実施例ＥＸ１＿５に係る信号伝達装置１０００は実施例ＥＸ１＿１に係る信号伝達装置１０００と同様である。電流制限抵抗Ｒ２１及びＲ２２は更新パルス出力回路１１４０（図１１参照）の構成要素に含まれる。電流制限抵抗Ｒ２１、Ｒ２２は、夫々、更新パルス用回路２１４０Ｒ、２１４０Ｆの構成要素であると解されても良い。
【0240】
上述したように、更新パルス用回路２１４０Ｒは、回路２１４０Ｒ内のトランジスタＭ２３のオン期間において回路２１４０Ｒ内の更新パルス用容量（Ｃ２１）の蓄積電荷をノードＮＤ１に向けて放出することでハイレベル用の更新パルスをノードＮＤ１に出力する（換言すれば一次側コイル１３１１に出力する）。但し、実施例ＥＸ１＿５に係る更新パルス用回路２１４０Ｒは、ハイレベル用の更新パルスをノードＮＤ１に出力する際、回路２１４０Ｒ内の更新パルス用容量（Ｃ２１）の蓄積電荷を電流制限抵抗Ｒ２１を介してノードＮＤ１に放出（即ち一次側コイル１３１１に供給）することになる。
【0241】
上述したように、更新パルス用回路２１４０Ｆは、回路２１４０Ｆ内のトランジスタＭ２３のオン期間において回路２１４０Ｆ内の更新パルス用容量（Ｃ２１）の蓄積電荷をノードＮＤ２に向けて放出することでローレベル用の更新パルスをノードＮＤ２に出力する（換言すれば一次側コイル１３２１に出力する）。但し、実施例ＥＸ１＿５に係る更新パルス用回路２１４０Ｆは、ローレベル用の更新パルスをノードＮＤ２に出力する際、回路２１４０Ｆ内の更新パルス用容量（Ｃ２１）の蓄積電荷を電流制限抵抗Ｒ２２を介してノードＮＤ２に放出（即ち一次側コイル１３２１に供給）することになる。
【0242】
実施例ＥＸ１＿５においてコンデンサＣ１１及びＣ２１の静電容量値が互いに等しいことを想定する。そうすると、コンデンサＣ１１の最大蓄積電荷量とコンデンサＣ２１の最大蓄積電荷量とは等しくなる。但し、ハイレベル用の更新パルスがノードＮＤ１に出力されるとき、回路２１４０ＲからノードＮＤ１（従って一次側コイル１３１１）に供給される電流は、電流制限抵抗Ｒ２１での電圧降下に相当分だけ低下する。同様に、ローレベル用の更新パルスがノードＮＤ２に出力されるとき、回路２１４０ＦからノードＮＤ２（従って一次側コイル１３２１）に供給される電流は、電流制限抵抗Ｒ２２での電圧降下に相当分だけ低下する。つまり、電流制限抵抗（Ｒ２１、Ｒ２２）での電圧降下により、更新パルス用供給電流（第２電流）はメインパルス用供給電流（第１電流）よりも小さくなる。結果として、強度ＩＮＴＭＡＩＮ１及びＩＮＴＭＡＩＮ２が強度ＩＮＴＵ１及びＩＮＴＵ２よりも大きくなる。
【0243】
実施例ＥＸ１＿５において、実施例ＥＸ１＿１と同様に、メインパルス用容量が有する静電容量値を更新パルス用容量が有する静電容量値よりも大きく設定しても良い。実施例ＥＸ１＿５において、メインパルス用容量は寄生容量Ｃ１１ａ又はＣ１１ｂであっても良いし、更新パルス用容量は寄生容量Ｃ２１ａ又はＣ２１ｂであっても良い（図１９、図２０参照）。
【0244】
［実施例ＥＸ１＿６］
実施例ＥＸ１＿６を説明する。実施例ＥＸ１＿１を以下のように変形しても良い。図２３は、当該変形が施された実施例ＥＸ１＿６に係る信号伝達装置１０００の一部回路図である。当該変形において信号伝達装置１０００に対して分流回路２２００Ｒ及び２２００Ｆが追加される。分流回路２２００Ｒ及び２２００Ｆの追加を除き、実施例ＥＸ１＿６に係る信号伝達装置１０００は実施例ＥＸ１＿１に係る信号伝達装置１０００と同様である。分流回路２２００Ｒ及び２２００Ｆは更新パルス出力回路１１４０（図１１参照）の構成要素に含まれる。分流回路２２００Ｒ、２２００Ｆは、夫々、更新パルス用回路２１４０Ｒ、２１４０Ｆの構成要素であると解されても良い。
実施例ＥＸ１＿６を説明する。実施例ＥＸ１＿１を以下のように変形しても良い。図２３は、当該変形が施された実施例ＥＸ１＿６に係る信号伝達装置１０００の一部回路図である。当該変形において信号伝達装置１０００に対して分流回路２２００Ｒ及び２２００Ｆが追加される。分流回路２２００Ｒ及び２２００Ｆの追加を除き、実施例ＥＸ１＿６に係る信号伝達装置１０００は実施例ＥＸ１＿１に係る信号伝達装置１０００と同様である。分流回路２２００Ｒ及び２２００Ｆは更新パルス出力回路１１４０（図１１参照）の構成要素に含まれる。分流回路２２００Ｒ、２２００Ｆは、夫々、更新パルス用回路２１４０Ｒ、２１４０Ｆの構成要素であると解されても良い。
【0245】
分流回路２２００Ｒは、トランジスタ２２１１、インバータ２２１２及び抵抗２２１３を有する。分流回路２２００Ｆは、トランジスタ２２２１、インバータ２２２２及び抵抗２２２３を有する。トランジスタ２２１１及び２２２１はＮチャネル型のＭＯＳＦＥＴである。
【0246】
抵抗２２１３の第１端はノードＮＤ１に接続され、抵抗２２１３の第２端はトランジスタ２２１１のドレインに接続される。トランジスタ２２１１のソースはグランドに接続される。インバータ２２１２は回路２１４０ＲにおけるトランジスタＭ２３のゲートに接続される。インバータ２２１２は、回路２１４０ＲにおけるトランジスタＭ２３のゲート信号ＧＭ２３の反転信号をトランジスタ２２１１のゲートに供給する。トランジスタ２２１１のゲートにハイレベルの信号が供給されたときトランジスタ２２１１はオンとなり、トランジスタ２２１１のゲートにローレベルの信号が供給されたときトランジスタ２２１１はオフとなる。故に、回路２１４０ＲにおけるトランジスタＭ２３のゲート信号ＧＭ２３がローレベル、ハイレベルを有するとき、夫々、トランジスタ２２１１はオン、オフとなる。従って、回路２１４０Ｒ内のトランジスタＭ２３がオンであればトランジスタ２２１１もオンであり、回路２１４０Ｒ内のトランジスタＭ２３がオフであればトランジスタ２２１１もオフである。
【0247】
抵抗２２２３の第１端はノードＮＤ２に接続され、抵抗２２２３の第２端はトランジスタ２２２１のドレインに接続される。トランジスタ２２２１のソースはグランドに接続される。インバータ２２２２は回路２１４０ＦにおけるトランジスタＭ２３のゲートに接続される。インバータ２２２２は、回路２１４０ＦにおけるトランジスタＭ２３のゲート信号ＧＭ２３の反転信号をトランジスタ２２２１のゲートに供給する。トランジスタ２２２１のゲートにハイレベルの信号が供給されたときトランジスタ２２２１はオンとなり、トランジスタ２２２１のゲートにローレベルの信号が供給されたときトランジスタ２２２１はオフとなる。故に、回路２１４０ＦにおけるトランジスタＭ２３のゲート信号ＧＭ２３がローレベル、ハイレベルを有するとき、夫々、トランジスタ２２２１はオン、オフとなる。従って、回路２１４０Ｆ内のトランジスタＭ２３がオンであればトランジスタ２２２１もオンであり、回路２１４０Ｆ内のトランジスタＭ２３がオフであればトランジスタ２２２１もオフである。
【0248】
上述したように、更新パルス用回路２１４０Ｒは、回路２１４０Ｒ内のトランジスタＭ２３のオン期間において回路２１４０Ｒ内の更新パルス用容量（Ｃ２１）の蓄積電荷をノードＮＤ１に向けて放出することでハイレベル用の更新パルスをノードＮＤ１に出力する（換言すれば一次側コイル１３１１に出力する）。但し、実施例ＥＸ１＿６では、ハイレベル用の更新パルスがノードＮＤ１に出力される際、トランジスタ２２１１がオンとされることから、回路２１４０Ｒ内の更新パルス用容量（Ｃ２１）の蓄積電荷がノードＮＤ１及び一次側コイル１３１１に向かう電路と、抵抗２２１３及びトランジスタ２２１１を経由する他の電路と、に分配されて放出される。
【0249】
上述したように、更新パルス用回路２１４０Ｆは、回路２１４０Ｆ内のトランジスタＭ２３のオン期間において回路２１４０Ｆ内の更新パルス用容量（Ｃ２１）の蓄積電荷をノードＮＤ２に向けて放出することでローレベル用の更新パルスをノードＮＤ２に出力する（換言すれば一次側コイル１３２１に出力する）。但し、実施例ＥＸ１＿６では、ローレベル用の更新パルスがノードＮＤ２に出力される際、トランジスタ２２２１がオンとされることから、回路２１４０Ｆ内の更新パルス用容量（Ｃ２１）の蓄積電荷がノードＮＤ２及び一次側コイル１３２１に向かう電路と、抵抗２２２３及びトランジスタ２２２１を経由する他の電路と、に分配されて放出される。
【0250】
実施例ＥＸ１＿６においてコンデンサＣ１１及びＣ２１の静電容量値が互いに等しいことを想定する。そうすると、コンデンサＣ１１の最大蓄積電荷量とコンデンサＣ２１の最大蓄積電荷量とは等しくなる。但し、ハイレベル用の更新パルスがノードＮＤ１に出力されるとき、回路２１４０ＲからノードＮＤ１（従って一次側コイル１３１１）に供給される電流は、トランジスタ２２１１を通過する電流分だけ低下する。同様に、ローレベル用の更新パルスがノードＮＤ２に出力されるとき、回路２１４０ＦからノードＮＤ２（従って一次側コイル１３２１）に供給される電流は、トランジスタ２２２１を通過する電流分だけ低下する。つまり、更新パルス用容量の蓄積電荷の上記他の電路への分配により、更新パルス用供給電流（第２電流）はメインパルス用供給電流（第１電流）よりも小さくなる。結果として、強度ＩＮＴＭＡＩＮ１及びＩＮＴＭＡＩＮ２が強度ＩＮＴＵ１及びＩＮＴＵ２よりも大きくなる。
【0251】
上記他の電路の形成位置は変更可能である。例えば、図２３の構成を基準に、抵抗２２１３の第１端の接続位置をノードＮＤ１から回路２１４０Ｒ内のノードＮＤ２１に変更して良く、同様に、抵抗２２２３の第１端の接続位置をノードＮＤ２から回路２１４０Ｆ内のノードＮＤ２１に変更して良い。
【0252】
実施例ＥＸ１＿６において、実施例ＥＸ１＿１と同様に、メインパルス用容量が有する静電容量値を更新パルス用容量が有する静電容量値よりも大きく設定しても良い。実施例ＥＸ１＿６において、メインパルス用容量は寄生容量Ｃ１１ａ又はＣ１１ｂであっても良いし、更新パルス用容量は寄生容量Ｃ２１ａ又はＣ２１ｂであっても良い（図１９、図２０参照）。
【0253】
＜第２実施形態＞
信号伝達装置１０００の第２実施形態を説明する。第２実施形態では、第１実施形態とは異なる方法を用いて上記衝突の問題を解消する。
信号伝達装置１０００の第２実施形態を説明する。第２実施形態では、第１実施形態とは異なる方法を用いて上記衝突の問題を解消する。
【0254】
図２４に第２実施形態に係る信号伝達装置１０００の一部回路を示す。第１実施形態に係る信号伝達装置１０００を基準として、第２実施形態に係る信号伝達装置１０００にはスイッチング素子２３１０及び２３２０が追加される。スイッチング素子２３１０及び２３２０の追加を除き、第２実施形態に係る信号伝達装置１０００は第１実施例形態に係る信号伝達装置１０００（例えば、実施例ＥＸ１＿１～ＥＸ１＿６の何れかに係る信号伝達装置１０００）と同様であって良い。図２４では、例として、実施例ＥＸ１＿１に係る信号伝達装置１０００（図１８）に対して、スイッチング素子２３１０及び２３２０が追加される構成が示される。
【0255】
スイッチング素子２３１０はノードＮＤ１及びグランドＧＮＤ１間に接続される。スイッチング素子２３２０はノードＮＤ２及びグランドＧＮＤ１間に接続される。スイッチング素子２３１０及び２３２０は信号ＤＩＮに応じてオン又はオフに制御される。
【0256】
具体的には、スイッチング素子２３１０は信号ＤＩＮのハイレベル期間においてオフであり、信号ＤＩＮのローレベル期間においてオンである。スイッチング素子２３１０がオンであるとき、ノードＮＤ１及びグランドＧＮＤ１間がスイッチング素子２３１０により短絡される。故に、スイッチング素子２３１０は、信号ＤＩＮのローレベル期間においてノードＮＤ１に対するハイレベル用の更新パルスの出力を抑止する素子（第１出力抑制阻止）として機能し、信号ＤＩＮのローレベル期間においてノードＮＤ１に対するライズメインパルスの出力も抑止する。
【0257】
また、スイッチング素子２３２０は信号ＤＩＮのローレベル期間においてオフであり、信号ＤＩＮのハイレベル期間においてオンである。スイッチング素子２３２０がオンであるとき、ノードＮＤ２及びグランドＧＮＤ１間がスイッチング素子２３２０により短絡される。故に、スイッチング素子２３２０は、信号ＤＩＮのハイレベル期間においてノードＮＤ２に対するローレベル用の更新パルスの出力を抑止する素子（第２出力抑制阻止）として機能し、信号ＤＩＮのハイレベル期間においてノードＮＤ２に対するフォールメインパルスの出力も抑止する。
【0258】
スイッチング素子２３１０及び２３２０を任意の種類のトランジスタにて構成することができる。図２４の例では、スイッチング素子２３１０及び２３２０としてＮチャネル型のトランジスタを用いる。スイッチング素子２３１０としてのトランジスタ、スイッチング素子２３２０としてのトランジスタを、以下、夫々、トランジスタ２３１０、２３２０と称する。
【0259】
トランジスタ２３１０のドレインはノードＮＤ１に接続され、トランジスタ２３１０のソースはグランドＧＮＤ１に接続される。トランジスタ２３１０のゲートには信号ＤＩＮの反転信号が入力される。故に、トランジスタ２３１０は、信号ＤＩＮのハイレベル期間においてオフとなり、信号ＤＩＮのローレベル期間においてオンとなる。
【0260】
トランジスタ２３２０のドレインはノードＮＤ２に接続され、トランジスタ２３２０のソースはグランドＧＮＤ１に接続される。トランジスタ２３２０のゲートには信号ＤＩＮが入力される。故に、トランジスタ２３２０は、信号ＤＩＮのハイレベル期間においてオンとなり、信号ＤＩＮのローレベル期間においてオフとなる。
【0261】
第２実施形態によれば、メインパルスと更新パルスとの同時出力が抑制されるため、信号ＤＯＵＴのレベルを適正とすることができる。
【0262】
図２５に参考構成に係る信号波形を示す。図２６に第２実施形態に係る信号波形を示す。参考構成にはスイッチング素子２３１０及び２３２０が設けられていないものとする。図２５及び図２６の夫々において、上から下に向けて、信号ＤＩＮ、信号ＳＲＲ（二次側コイル１３１２の両端間に加わる信号）、信号ＳＦＦ（二次側コイル１３２２の両端間に加わる信号）の波形が示される（図１１参照）。図２５及び図２６の夫々において、信号ＳＲＲに含まれる波形２３３１は信号ＤＩＮのライズエッジに基づくライズメインパルスの受信波形に相当し、信号ＳＲＲに含まれる波形２３３２はハイレベル用の更新パルスの受信波形に相当し、信号ＳＦＦに含まれる波形２３３３は信号ＤＩＮのフォールエッジに基づくフォールメインパルスの受信波形に相当する。
【0263】
図２５及び図２６の各波形例において、信号ＤＩＮのフォールエッジとハイレベル用の更新パルスの出力とが略同時に発生することが想定されている。参考構成に対応する図２５の例では、信号ＤＩＮのフォールエッジに基づく受信波形２３３３とハイレベル用の更新パルスに基づく受信波形２３３２とが、同程度の強度を持って受信回路１２１０に入力される。このため、信号ＤＯＵＴのレベルを正しく決定することが難しくなる。他方、第２実施形態によれば、信号ＤＩＮにフォールエッジが生じた直後から信号ＳＲＲの強度（振幅）が十分に小さくなるため、信号ＤＯＵＴのレベルを正しく決定することが可能となる。ライズメインパルスとローレベル用の更新パルスとの衝突に関しても同様である。
【0264】
＜第３実施形態＞
信号伝達装置１０００の第３実施形態を説明する。第３実施形態では、第１及び第２実施形態とは異なる方法を用いて上記衝突の問題を解消する。
信号伝達装置１０００の第３実施形態を説明する。第３実施形態では、第１及び第２実施形態とは異なる方法を用いて上記衝突の問題を解消する。
【0265】
図２７に第３実施形態に係る信号伝達装置１０００の内部構成例を示す。図１１に示した上述の信号伝達装置１０００に対して遅延回路１１６０を追加することで、第３実施形態に係る信号伝達装置１０００が形成される。遅延回路１１６０は検出パルス生成回路１１２０とメインパルス出力回路１１３０との間に挿入される。
【0266】
遅延回路１１６０は検出パルス生成回路１１２０からの信号ＳＲ２及びＳＦ２を受ける。遅延回路１１６０は、信号ＳＲ２を所定の遅延時間ＴＤＬＹ１だけ遅延させた後の信号である信号ＳＲ２’をメインパルス出力回路１１３０（詳細には回路１１３０Ｒ）に出力する。遅延回路１１６０は、信号ＳＦ２を所定の遅延時間ＴＤＬＹ２だけ遅延させた後の信号である信号ＳＦ２’をメインパルス出力回路１１３０（詳細には回路１１３０Ｆ）に出力する。遅延時間ＴＤＬＹ１及びＴＤＬＹ２は同じであるが、異なっていても良い。
【0267】
信号ＳＲ２及びＳＦ２を遅延させるための回路構成は任意である。例えば、信号ＳＲ２をＲＣフィルタ等を用いて遅延させた後、波形整形を経て信号ＳＲ２’を生成しても良いし、信号ＳＲ２を受けるインバータの直列回路により信号ＳＲ２’を生成しても良い。信号ＳＦ２及びＳＦ２’についても同様である。
【0268】
図２８に第３実施形態に係る信号伝達装置１０００内の幾つかの信号波形を示す。図２８では、上から下に向けて、信号ＤＩＮ、ＳＲ２、ＳＲ２’、ＳＲ３、ＳＦ２、ＳＦ２’、ＳＦ３、ＤＯＵＴの波形が順番に示される。
【0269】
信号ＤＩＮのライズエッジに応答して信号ＳＲ２及びＳＲ２’の双方にライズ検出パルス（ＰＬＳＤＥＴ＿Ｒ）が含められる。但し、信号ＳＲ２に含まれるライズ検出パルスの発生タイミングから見て、信号ＳＲ２’に含まれるライズ検出パルスの発生タイミングは遅延時間ＴＤＬＹ１だけ遅い。このため、信号ＳＲ３に含まれるライズメインパルス（ＰＬＳＭＡＩＮ＿Ｒ）の発生タイミングは、信号ＳＲ２中のライズ検出パルス（ＰＬＳＤＥＴ＿Ｒ）の発生タイミングから遅延時間ＴＤＬＹ１だけ遅れる。
【0270】
信号ＤＩＮのフォールエッジに応答して信号ＳＦ２及びＳＦ２’の双方にフォール検出パルス（ＰＬＳＤＥＴ＿Ｆ）が含められる。但し、信号ＳＦ２に含まれるフォール検出パルスの発生タイミングから見て、信号ＳＦ２’に含まれるフォール検出パルスの発生タイミングは遅延時間ＴＤＬＹ２だけ遅い。このため、信号ＳＦ３に含まれるフォールメインパルス（ＰＬＳＭＡＩＮ＿Ｆ）の発生タイミングは、信号ＳＦ２中のフォール検出パルス（ＰＬＳＤＥＴ＿Ｆ）の発生タイミングから遅延時間ＴＤＬＹ２だけ遅れる。
【0271】
回路１１３０Ｒは、信号ＳＲ２’におけるライズ検出パルス（ＰＬＳＤＥＴ＿Ｒ）を受けてライズメインパルス（ＰＬＳＭＡＩＮ＿Ｒ）をノードＮＤ１へ出力する。即ち、回路１１３０Ｒは、検出パルス生成回路１１２０にてライズ検出パルスが生成されてから遅延時間ＴＤＬＹ１が経過した後に、ノードＮＤ１に対してライズメインパルスを出力する。回路１１３０Ｒは、遅延回路１１６０からライズ検出パルスを受けるごとに、ライズ検出パルスを受けたタイミングにてライズメインパルスをノードＮＤ１に対して出力する。
【0272】
回路１１３０Ｆは、信号ＳＦ２’におけるフォール検出パルス（ＰＬＳＤＥＴ＿Ｆ）を受けてフォールメインパルス（ＰＬＳＭＡＩＮ＿Ｆ）をノードＮＤ２へ出力する。即ち、回路１１３０Ｆは、検出パルス生成回路１１２０にてフォール検出パルスが生成されてから遅延時間ＴＤＬＹ２が経過した後に、ノードＮＤ２に対してフォールメインパルスを出力する。回路１１３０Ｆは、遅延回路１１６０からフォール検出パルスを受けるごとに、フォール検出パルスを受けたタイミングにてフォールメインパルスをノードＮＤ２に対して出力する。
【0273】
ローレベル用のリフレッシュ動作（図１４参照）が行われているときにおいて信号ＤＩＮにライズエッジが生じたケースを考える。当該ケースでは、信号ＤＩＮのライズエッジに応答してライズメインパルスがノードＮＤ１に出力される前に、信号ＳＲ２及びＳＦ２の論理和信号がハイレベルとなることで上述の更新判定フラグに“０”が代入されるため、ローレベル用のリフレッシュ動作が停止する。従って、図１５に示したような、ライズメインパルス（ＰＬＳＭＡＩＮ＿Ｒ）とローレベル用の更新パルス（ＰＬＳＵ＿Ｌ）との衝突は発生しない。
【0274】
ハイレベル用のリフレッシュ動作（図１３参照）が行われているときにおいて信号ＤＩＮにフォールエッジが生じたケースを考える。当該ケースでは、信号ＤＩＮのフォールエッジに応答してフォールメインパルスがノードＮＤ２に出力される前に、信号ＳＲ２及びＳＦ２の論理和信号がハイレベルとなることで上述の更新判定フラグに“０”が代入されるため、ハイレベル用のリフレッシュ動作が停止する。従って、図１６に示したような、フォールメインパルス（ＰＬＳＭＡＩＮ＿Ｆ）とハイレベル用の更新パルス（ＰＬＳＵ＿Ｈ）との衝突は発生しない。
【0275】
第３実施形態によれば、メインパルスと更新パルスとの同時出力が抑制されるため、信号ＤＯＵＴのレベルを適正とすることができる。
【0276】
＜第４実施形態＞
信号伝達装置１０００の第４実施形態を説明する。第４実施形態では、上述した各技術に対する応用技術、変形技術又は補足事項等を説明する。第４実施形態に示した事項を第１、第２又は第３実施形態に適用することもできる。
信号伝達装置１０００の第４実施形態を説明する。第４実施形態では、上述した各技術に対する応用技術、変形技術又は補足事項等を説明する。第４実施形態に示した事項を第１、第２又は第３実施形態に適用することもできる。
【0277】
信号伝達装置１０００において絶縁素子群１３００に含まれる各絶縁素子は、一次側回路１１００内の信号を二次側回路１２００へ絶縁形式で伝達できる絶縁素子であれば良く、絶縁素子の種類は問わない。
【0278】
例えば図１１の構成では、第１及び第２絶縁素子としてのトランス１３１０及び１３２０が用いられているが、第１及び第２絶縁素子として第１及び第２フォトカプラ（不図示）が用いられても良い。この場合、各フォトカプラは一次側回路１１００内に設けられる発光素子及び二次側回路１２００内に設けられる受光素子を有する。
第１フォトカプラの発光素子はノードＮＤ１及びグランドＧＮＤ１間に接続され、ノードＮＤ１に供給された信号に応じて発光する。第１フォトカプラの発光素子の発光強度はノードＮＤ１に供給される信号の強度に比例する。第１フォトカプラの受光素子は第１フォトカプラの発光素子の発光強度に応じた信号を信号ＳＲＲとして発生し、受光回路１２１０に与える。受信回路１２１０は、一定強度以上の強度を持つ信号ＳＲＲを受けたとき、信号ＤＯＵＴにライズエッジを生じさせる又は信号ＤＯＵＴをハイレベルに維持して良い。
第２フォトカプラの発光素子はノードＮＤ２及びＧＮＤ２間に接続され、ノードＮＤ２に供給された信号に応じて発光する。第２フォトカプラの発光素子の発光強度はノードＮＤ２に供給される信号の強度に比例する。第２フォトカプラの受光素子は第２フォトカプラの発光素子の発光強度に応じた信号を信号ＳＦＦとして発生し、受光回路１２１０に与える。受信回路１２１０は、一定強度以上の強度を持つ信号ＳＦＦを受けたとき、信号ＤＯＵＴにフォールエッジを生じさせる又は信号ＤＯＵＴをローレベルに維持して良い。
第１フォトカプラの発光素子はノードＮＤ１及びグランドＧＮＤ１間に接続され、ノードＮＤ１に供給された信号に応じて発光する。第１フォトカプラの発光素子の発光強度はノードＮＤ１に供給される信号の強度に比例する。第１フォトカプラの受光素子は第１フォトカプラの発光素子の発光強度に応じた信号を信号ＳＲＲとして発生し、受光回路１２１０に与える。受信回路１２１０は、一定強度以上の強度を持つ信号ＳＲＲを受けたとき、信号ＤＯＵＴにライズエッジを生じさせる又は信号ＤＯＵＴをハイレベルに維持して良い。
第２フォトカプラの発光素子はノードＮＤ２及びＧＮＤ２間に接続され、ノードＮＤ２に供給された信号に応じて発光する。第２フォトカプラの発光素子の発光強度はノードＮＤ２に供給される信号の強度に比例する。第２フォトカプラの受光素子は第２フォトカプラの発光素子の発光強度に応じた信号を信号ＳＦＦとして発生し、受光回路１２１０に与える。受信回路１２１０は、一定強度以上の強度を持つ信号ＳＦＦを受けたとき、信号ＤＯＵＴにフォールエッジを生じさせる又は信号ＤＯＵＴをローレベルに維持して良い。
【0279】
或いは例えば、第１及び第２絶縁素子として第１及び第２通信用コンデンサ（不図示）が用いられても良い。この場合、各通信用コンデンサは一次側回路１１００内に設けられる一次側電極及び二次側回路１２００内に設けられる二次側電極を有する。
第１通信用コンデンサの一次側電極はノードＮＤ１に接続され、第１通信用コンデンサの二次側電極は受信回路１２１０に接続される。ノードＮＤ１における電位変化が第１通信用コンデンサの二次側電極にも生じ、第１通信用コンデンサの二次側電極の電位を持つ信号が信号ＳＲＲとして受信回路１２１０に伝達される。受信回路１２１０は、グランドＧＮＤ２から見た信号ＳＲＲの電圧が一定電圧以上であれば、信号ＤＯＵＴにライズエッジを生じさせる又は信号ＤＯＵＴをハイレベルに維持して良い。
第２通信用コンデンサの一次側電極はノードＮＤ２に接続され、第２通信用コンデンサの二次側電極は受信回路１２１０に接続される。ノードＮＤ２における電位変化が第２通信用コンデンサの二次側電極にも生じ、第２通信用コンデンサの二次側電極の電位を持つ信号が信号ＳＦＦとして受信回路１２１０に伝達される。受信回路１２１０は、グランドＧＮＤ２から見た信号ＳＦＦの電圧が一定電圧以上であれば、信号ＤＯＵＴにフォールエッジを生じさせる又は信号ＤＯＵＴをローレベルに維持して良い。
第１通信用コンデンサの一次側電極はノードＮＤ１に接続され、第１通信用コンデンサの二次側電極は受信回路１２１０に接続される。ノードＮＤ１における電位変化が第１通信用コンデンサの二次側電極にも生じ、第１通信用コンデンサの二次側電極の電位を持つ信号が信号ＳＲＲとして受信回路１２１０に伝達される。受信回路１２１０は、グランドＧＮＤ２から見た信号ＳＲＲの電圧が一定電圧以上であれば、信号ＤＯＵＴにライズエッジを生じさせる又は信号ＤＯＵＴをハイレベルに維持して良い。
第２通信用コンデンサの一次側電極はノードＮＤ２に接続され、第２通信用コンデンサの二次側電極は受信回路１２１０に接続される。ノードＮＤ２における電位変化が第２通信用コンデンサの二次側電極にも生じ、第２通信用コンデンサの二次側電極の電位を持つ信号が信号ＳＦＦとして受信回路１２１０に伝達される。受信回路１２１０は、グランドＧＮＤ２から見た信号ＳＦＦの電圧が一定電圧以上であれば、信号ＤＯＵＴにフォールエッジを生じさせる又は信号ＤＯＵＴをローレベルに維持して良い。
【0280】
信号伝達装置１０００を任意の用途に利用できる。例えば、パワートランジスタのゲートに対してゲート信号を供給する装置として信号伝達装置１０００を利用できる。この場合、信号伝達装置１０００は、一次側に設けられたホスト装置（不図示）からのゲート制御信号を信号ＤＩＮとして受け、得られた信号ＤＯＵＴを二次側に設けられたパワートランジスタのゲートに供給すれば良い。三相分のハーフブリッジ回路を用いて三相モータを駆動するシステムに信号伝達装置１０００が適用されても良い。この際、三相分のハーフブリッジ回路内の各パワートランジスタに対しゲート信号を供給する装置として信号伝達装置１０００を利用できる。
【0281】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
【0282】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
【0283】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0284】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0285】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0286】
本開示の一側面に係る信号伝達装置（１１００；図１１参照）は、入力デジタル信号（ＤＩＮ）のレベルが第１レベル（ローレベル）から第２レベル（ハイレベル）へ切り替わる第１エッジ（ライズエッジ）及び前記入力デジタル信号のレベルが前記第２レベルから前記第１レベルへ切り替わる第２エッジ（フォールエッジ）を検出するよう構成されたエッジ検出回路（１１１０）と、前記第１エッジの検出を契機に第１検出パルス（ライズ検出パルス）を生成し、前記第２エッジの検出を契機に第２検出パルス（フォール検出パルス）を生成するよう構成された検出パルス生成回路（１１２０）と、前記第１検出パルスの生成を契機に第１メインパルス（ライズメインパルス）を第１ノード（ＮＤ１）に対して出力し、前記第２検出パルスの生成を契機に第２メインパルス（フォールメインパルス）を第２ノード（ＮＤ２）に対して出力するよう構成されたメインパルス出力回路（１１３０）と、前記第１エッジの後、所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に第１更新パルス（ハイレベル用の更新パルス）を前記第１ノードに対して出力し、且つ、前記第２エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に第２更新パルス（ローレベル用の更新パルス）を前記第２ノードに対して出力するよう構成された更新パルス出力回路（１１４０）と、前記第１ノードに接続され、前記第１ノードに対する前記メインパルス出力回路の出力信号と前記第１ノードに対する前記更新パルス出力回路の出力信号との第１和信号にて駆動されるよう構成された第１絶縁素子（１３１０）と、前記第２ノードに接続され、前記第２ノードに対する前記メインパルス出力回路の出力信号と前記第２ノードに対する前記更新パルス出力回路の出力信号との第２和信号にて駆動されるよう構成された第２絶縁素子（１３２０）と、前記第１絶縁素子の駆動により前記第１絶縁素子にて生成される第１受信パルス（ＳＲＲ中の受信パルス）及び前記第２絶縁素子の駆動により前記第２絶縁素子にて生成される第２受信パルス（ＳＦＦ中の受信パルス）に基づき、出力デジタル信号（ＤＯＵＴ）を生成するよう構成された受信回路（１２１０）と、を備える構成（第１の構成）である。
【0287】
これにより、入力デジタル信号のレベルが長時間にわたり第１レベル又は第２レベルに維持されていたとしても、出力デジタル信号のレベルを適正に維持することができる又は出力デジタル信号の誤り訂正が可能なる。
【0288】
尚、本開示の一側面に係る信号伝達装置において、第１レベルがローレベルであって且つ第２レベルがハイレベルであっても良いし、第１レベルがハイレベルであって且つ第２レベルがローレベルであっても良い。
【0289】
上記第１の構成に係る信号伝達装置において（図１５及び図１６参照）、各メインパルスにて各絶縁素子が駆動されるときの各受信パルスの強度（ＩＮＴＭＡＩＮ１、ＩＮＴＭＡＩＮ２）は、各更新パルスにて各絶縁素子が駆動されるときの各受信パルスの強度（ＩＮＴＵ１、ＩＮＴＵ２）よりも大きい構成（第２の構成）であっても良い。
【0290】
これにより、メインパルスを出力すべきタイミングと更新パルスを出力すべきタイミングとが重なり合う状況において、出力デジタル信号が不適正になることが抑制される。
【0291】
上記第２の構成に係る信号伝達装置において、前記受信回路は、前記第１受信パルス及び前記第２受信パルスを同時に受けたとき、前記第１受信パルス及び前記第２受信パルスの内、強度が大きい方の受信パルスに基づき前記出力デジタル信号のレベルを決定する構成（第３の構成）であっても良い。
【0292】
これにより、メインパルスを出力すべきタイミングと更新パルスを出力すべきタイミングとが重なり合う状況において、出力デジタル信号が不適正になることが抑制される。
【0293】
上記第１の構成に係る信号伝達装置において（図１１、図１８参照）、前記メインパルス出力回路は、前記第１検出パルスの生成を契機に前記第１メインパルスを前記第１ノードに対して出力するよう構成された第１メインパルス用回路（１１３０Ｒ、２１３０Ｒ）と、前記第２検出パルスの生成を契機に前記第２メインパルスを前記第２ノードに対して出力するよう構成された第２メインパルス用回路（１１３０Ｆ、２１３０Ｆ）と、を有し、前記更新パルス出力回路は、前記第１エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に前記第１更新パルスを前記第１ノードに対して出力するよう構成された第１更新パルス用回路（１１４０Ｒ、２１４０Ｒ）と、前記第２エッジの後、前記所定時間継続して前記第１エッジ及び前記第２エッジの何れもが検出されないとき、周期的に前記第２更新パルスを前記第２ノードに対して出力するよう構成された第２更新パルス用回路（１１４０Ｆ、２１４０Ｆ）と、を有し、各メインパルス用回路は、メインパルス用の定電流（ＣＣ１１）を用いて充電されるよう構成されたメインパルス用容量（例えばＣ１１）を有し、各更新パルス用回路は、更新パルス用の定電流（ＣＣ２１）を用いて充電されるよう構成された更新パルス用容量（例えばＣ２１）を有し、前記メインパルス出力回路は、前記第１メインパルス用回路における前記メインパルス用容量の蓄積電荷を前記第１ノードに向けて放出することで前記第１メインパルスを前記第１ノードに出力し、且つ、前記第２メインパルス用回路における前記メインパルス用容量の蓄積電荷を前記第２ノードに向けて放出することで前記第２メインパルスを前記第２ノードに出力し、前記更新パルス出力回路は、前記第１更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第１ノードに向けて放出することで前記第１更新パルスを前記第１ノードに出力し、且つ、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第２ノードに向けて放出することで前記第２更新パルスを前記第２ノードに出力する構成（第４の構成）であっても良い。
【0294】
これにより、入力デジタル信号のレベルが長時間にわたり第１レベル又は第２レベルに維持されていたとしても、出力デジタル信号のレベルを適正に維持することができる又は出力デジタル信号の誤り訂正が可能なる。
【0295】
上記第４の構成に係る信号伝達装置において、第１電流（メインパルス用供給電流）は第２電流（更新パルス用供給電流）よりも大きく、前記第１電流は、前記第１メインパルスが前記第１ノードに出力されるときにおいて前記第１メインパルス用回路における前記メインパルス用容量から前記第１絶縁素子に供給される電流、又は、前記第２メインパルスが前記第２ノードに出力されるときにおいて前記第２メインパルス用回路における前記メインパルス用容量から前記第２絶縁素子に供給される電流であり、前記第２電流は、前記第１更新パルスが前記第１ノードに出力されるときにおいて前記第１更新パルス用回路における前記更新パルス用容量から前記第１絶縁素子に供給される電流、又は、前記第２更新パルスが前記第２ノードに出力されるときにおいて前記第２更新パルス用回路における前記更新パルス用容量から前記第２絶縁素子に供給される電流である構成（第５の構成）であっても良い。
【0296】
これにより、メインパルスを出力すべきタイミングと更新パルスを出力すべきタイミングとが重なり合う状況において、出力デジタル信号が不適正になることが抑制される。
【0297】
上記第５の構成に係る信号伝達装置において（図１８~図２０参照）、各メインパルス用容量の静電容量値が各更新パルス用容量の静電容量値よりも大きく設定されることで、前記第１電流が前記第２電流よりも大きくなる構成（第６の構成）であっても良い。
【0298】
上記第５の構成に係る信号伝達装置において（図２１参照）、各メインパルス用容量を充電するための電源電圧（ＶＲＥＧ）が各更新パルス用容量を充電するための電源電圧（ＶＲＥＧ’）よりも大きく設定されることで、前記第１電流が前記第２電流よりも大きくなる構成（第７の構成）であっても良い。
【0299】
上記第５の構成に係る信号伝達装置において（図２２参照）、前記第１更新パルス用回路は、前記第１更新パルスを前記第１ノードに出力する際、前記第１更新パルス用回路における前記更新パルス用容量の蓄積電荷を第１電流制限抵抗（Ｒ２１）を介して前記第１ノードに放出し、前記第２更新パルス用回路は、前記第２更新パルスを前記第２ノードに出力する際、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を第２電流制限抵抗（Ｒ２２）を介して前記第２ノードに放出し、各電流制限抵抗での電圧降下により前記第２電流が前記第１電流より小さくなる構成（第８の構成）であっても良い。
【0300】
上記第５の構成に係る信号伝達装置において（図２３参照）、前記第１更新パルス用回路は、前記第１更新パルスを前記第１ノードに出力する際、前記第１更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第１ノードに向かう電路と他の電路（例えば抵抗２２１３及びトランジスタ２２１１を経由する電路）とに分配して放出し、前記第２更新パルス用回路は、前記第２更新パルスを前記第２ノードに出力する際、前記第２更新パルス用回路における前記更新パルス用容量の蓄積電荷を前記第２ノードに向かう電路と更に他の電路（例えば抵抗２２２３及びトランジスタ２２２１を経由する電路）とに分配して放出し、各更新パルス用回路における前記分配により前記第２電流が前記第１電流より小さくなる構成（第９の構成）であっても良い。
【0301】
上記第５～第９の構成の何れかに係る信号伝達装置において（図１５及び図１６参照）、前記第１電流が前記第２電流よりも大きいことにより、各メインパルスにて各絶縁素子が駆動されるときの各受信パルスの強度（ＩＮＴＭＡＩＮ１、ＩＮＴＭＡＩＮ２）は、各更新パルスにて各絶縁素子が駆動されるときの各受信パルスの強度（ＩＮＴＵ１、ＩＮＴＵ２）よりも大きく、前記受信回路は、前記第１受信パルス及び前記第２受信パルスを同時に受けたとき、前記第１受信パルス及び前記第２受信パルスの内、強度が大きい方の受信パルスに基づき前記出力デジタル信号のレベルを決定する構成（第１０の構成）であっても良い。
【0302】
これにより、メインパルスを出力すべきタイミングと更新パルスを出力すべきタイミングとが重なり合う状況において、出力デジタル信号が不適正になることが抑制される。
【0303】
上記第１～第１０の構成の何れかに係る信号伝達装置において、前記エッジ検出回路、前記検出パルス生成回路、前記メインパルス出力回路及び前記更新パルス出力回路を含む一次側回路（１１００）と、前記受信回路を含む二次側回路（１２００）と、を備え、各絶縁素子は前記一次側回路及び前記二次側回路間に設けられ、前記二次側回路内において各絶縁素子により各受信パルスが生成される構成（第１１の構成）であっても良い。
【0304】
上記第１～第１１の構成の何れかに係る信号伝達装置において（図２４参照）、前記入力デジタル信号が前記第１レベルを有するとき、前記第１ノードに対する前記第１更新パルスの出力を抑止するよう構成された第１出力抑止素子（２３１０）と、前記入力デジタル信号が前記第２レベルを有するとき、前記第２ノードに対する前記第２更新パルスの出力を抑止するよう構成された第２出力抑止素子（２３２０）と、を更に備える構成（第１２の構成）であっても良い。
【0305】
これにより、メインパルスと更新パルスとの同時出力が抑制されるため、出力デジタル信号が不適正になることが抑制される。
【0306】
上記第１２の構成に係る信号伝達装置において、前記第１出力抑止素子は、前記第１ノード及びグランド間に接続され、且つ、前記入力デジタル信号が前記第１レベルを有するときにオンに制御される第１スイッチング素子（２３１０）にて構成され、前記第２出力抑止素子は、前記第２ノード及びグランド間に接続され、且つ、前記入力デジタル信号が前記第２レベルを有するときにオンに制御される第２スイッチング素子（２３２０）にて構成される構成（第１３の構成）であっても良い。
【0307】
上記第１～第１３の構成の何れかに係る信号伝達装置において（図２７参照）、前記検出パルス生成回路と前記メインパルス出力回路との間に挿入された遅延回路（１１６０）を更に備え、前記遅延回路により、前記第１検出パルスが生成されてから所定の第１遅延時間（ＴＤＬＹ１）が経過した後に前記メインパルス出力回路から前記第１ノードに対して前記第１メインパルスが出力され、且つ、前記第２検出パルスが生成されてから所定の第２遅延時間（ＴＤＬＹ２）が経過した後に前記メインパルス出力回路から前記第２ノードに対して前記第２メインパルスが出力される構成（第１４の構成）であっても良い。
【0308】
これにより、メインパルスと更新パルスとの同時出力が抑制されるため、出力デジタル信号が不適正になることが抑制される。
【0309】
上記第１～第１４の構成の何れかに係る信号伝達装置において、前記第１絶縁素子は、前記第１ノードに接続された第１入力側コイル（１３１１）及び前記第１入力側コイルに磁気結合された第１出力側コイル（１３１２）と、を有し、前記第１絶縁素子の駆動により前記第１出力側コイルに前記第１受信パルスが発生し、前記第２絶縁素子は、前記第２ノードに接続された第２入力側コイル（１３２１）及び前記第２入力側コイルに磁気結合された第２出力側コイル（１３２２）と、を有し、前記第２絶縁素子の駆動により前記第２出力側コイルに前記第２受信パルスが発生する構成（第１５の構成）であっても良い。
【符号の説明】
【0310】
５ 半導体装置
１１、１１Ａ～１１Ｆ 低電位端子
１２、１２Ａ～１２Ｆ 高電位端子
２１、２１Ａ～２１Ｄ 変圧器（トランス）
２２ 低電位コイル（一次側コイル）
２３ 高電位コイル（二次側コイル）
２４ 第１内側末端
２５ 第１外側末端
２６ 第１螺旋部
２７ 第２内側末端
２８ 第２外側末端
２９ 第２螺旋部
３１ 第１低電位配線
３２ 第２低電位配線
３３ 第１高電位配線
３４ 第２高電位配線
４１ 半導体チップ
４２ 第１主面
４３ 第２主面
４４Ａ～４４Ｄ チップ側壁
４５ 第１機能デバイス
５１ 絶縁層
５２ 絶縁主面
５３Ａ～５３Ｄ 絶縁側壁
５５ 最下絶縁層
５６ 最上絶縁層
５７ 層間絶縁層
５８ 第１絶縁層
５９ 第２絶縁層
６０ 第２機能デバイス
６１ シール導体
６２ デバイス領域
６３ 外側領域
６４ シールプラグ導体
６５ シールビア導体
６６ 第１内側領域
６７ 第２内側領域
７１ 貫通配線
７２ 低電位接続配線
７３ 引き出し配線
７４ 第１接続プラグ電極
７５ 第２接続プラグ電極
７６ パッドプラグ電極
７７ 基板プラグ電極
７８ 第１電極層
７９ 第２電極層
８０ 配線プラグ電極
８１ 高電位接続配線
８２ パッドプラグ電極
８５ ダミーパターン
８６ 高電位ダミーパターン
８７ 第１高電位ダミーパターン
８８ 第２高電位ダミーパターン
８９ 第１領域
９０ 第２領域
９１ 第３領域
９２ 第１接続部
９３ 第１パターン
９４ 第２パターン
９５ 第３パターン
９６ 第１外周ライン
９７ 第２外周ライン
９８ 第１中間ライン
９９ 第１接続ライン
１００ スリット
１３０ 分離構造
１４０ 無機絶縁層
１４１ 第１無機絶縁層
１４２ 第２無機絶縁層
１４３ 低電位パッド開口
１４４ 高電位パッド開口
１４５ 有機絶縁層
１４６ 第１部分
１４７ 第２部分
１４８ 低電位端子開口
１４９ 高電位端子開口
２００ 信号伝達装置
２００ｐ 一次回路系
２００ｓ 二次回路系
２１０ コントローラチップ（第１チップ）
２１１ パルス送信回路（パルスジェネレータ）
２１２、２１３ バッファ
２２０ ドライバチップ（第２チップ）
２２１、２２２ バッファ
２２３ パルス受信回路（ＲＳフリップフロップ）
２２４ ドライバ
２３０ トランスチップ（第３チップ）
２３０ａ 第１配線層（下層）
２３０ｂ 第２配線層（上層）
２３１、２３２ トランス
２３１ｐ、２３２ｐ 一次側コイル
２３１ｓ、２３２ｓ 二次側コイル
３００ トランスチップ
３０１ 第１トランス
３０２ 第２トランス
３０３ 第３トランス
３０４ 第４トランス
３０５ 第１ガードリング
３０６ 第２ガードリング
ａ１～ａ８ パッド（第１の電流供給用パッドに相当）
ｂ１～ｂ８ パッド（第１の電圧測定用パッドに相当）
ｃ１～ｃ４ パッド（第２の電流供給用パッドに相当）
ｄ１～ｄ４ パッド（第２の電圧測定用パッドに相当）
ｅ１、ｅ２ パッド
Ｌ１ｐ、Ｌ２ｐ 一次側コイル
Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ 二次側コイル
Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６ 外部端子
Ｘ 第１方向
Ｘ２１、Ｘ２２、Ｘ２３ 内部端子
Ｙ 第２方向
Ｙ２１、Ｙ２２、Ｙ２３ 配線
Ｚ 法線方向
Ｚ２１、Ｚ２２、Ｚ２３ ビア
１０００ 信号伝達装置
１１００ 一次側回路
１２００ 二次側回路
１３００ 絶縁素子群
１１１０ エッジ検出回路
１１１０Ｒ、１１１０Ｆ 回路
１１２０ 検出パルス生成回路
１１２０Ｒ、１１２０Ｆ 回路
１１３０ メインパルス出力回路
１１３０Ｒ、１１３０Ｆ 回路（メインパルス用回路）
１１４０ 更新パルス出力回路
１１４０Ｒ、１１４０Ｆ 回路（更新パルス用回路）
１１５０ 更新判定回路
１１６０ 遅延回路
１２１０ 受信回路
１３１０、１３２０ トランス
１３１１、１３２１ 一次側コイル
１３１２、１３２２ 二次側コイル
ＤＩＮ 信号（入力デジタル信号）
ＤＯＵＴ 信号（出力デジタル信号）
ＳＲ１～ＳＲ４、ＳＦ１～ＳＦ４ 信号
ＮＤ１、ＮＤ２ ノード
ＰＬＳＤＥＴ＿Ｒ ライズ検出パルス
ＰＬＳＤＥＴ＿Ｆ フォール検出パルス
ＰＬＳＭＡＩＮ＿Ｒ ライズメインパルス
ＰＬＳＭＡＩＮ＿Ｆ フォールメインパルス
ＰＬＳＵ＿Ｈ ハイレベル用の更新パルス
ＰＬＳＵ＿Ｌ ローレベル用の更新パルス
２１３０ メインパルス用回路
２１４０ 更新パルス用回路
Ｍ１１～Ｍ１３、Ｍ２１～Ｍ２３ トランジスタ
ＣＣ１１、ＣＣ２１ 定電流源
Ｃ１１、Ｃ２１ コンデンサ
Ｃ１１ａ、Ｃ１１ｂ、Ｃ２１ａ、Ｃ２１ｂ 寄生容量
Ｒ２１、Ｒ２２ 抵抗
２２００Ｒ、２２００Ｆ 分流回路
２２１１、２２２１ トランジスタ
２２１２、２２２２ インバータ
２２１３、２２２３ 抵抗
２３１０、２３２０ スイッチング素子（トランジスタ）
１１、１１Ａ～１１Ｆ 低電位端子
１２、１２Ａ～１２Ｆ 高電位端子
２１、２１Ａ～２１Ｄ 変圧器（トランス）
２２ 低電位コイル（一次側コイル）
２３ 高電位コイル（二次側コイル）
２４ 第１内側末端
２５ 第１外側末端
２６ 第１螺旋部
２７ 第２内側末端
２８ 第２外側末端
２９ 第２螺旋部
３１ 第１低電位配線
３２ 第２低電位配線
３３ 第１高電位配線
３４ 第２高電位配線
４１ 半導体チップ
４２ 第１主面
４３ 第２主面
４４Ａ～４４Ｄ チップ側壁
４５ 第１機能デバイス
５１ 絶縁層
５２ 絶縁主面
５３Ａ～５３Ｄ 絶縁側壁
５５ 最下絶縁層
５６ 最上絶縁層
５７ 層間絶縁層
５８ 第１絶縁層
５９ 第２絶縁層
６０ 第２機能デバイス
６１ シール導体
６２ デバイス領域
６３ 外側領域
６４ シールプラグ導体
６５ シールビア導体
６６ 第１内側領域
６７ 第２内側領域
７１ 貫通配線
７２ 低電位接続配線
７３ 引き出し配線
７４ 第１接続プラグ電極
７５ 第２接続プラグ電極
７６ パッドプラグ電極
７７ 基板プラグ電極
７８ 第１電極層
７９ 第２電極層
８０ 配線プラグ電極
８１ 高電位接続配線
８２ パッドプラグ電極
８５ ダミーパターン
８６ 高電位ダミーパターン
８７ 第１高電位ダミーパターン
８８ 第２高電位ダミーパターン
８９ 第１領域
９０ 第２領域
９１ 第３領域
９２ 第１接続部
９３ 第１パターン
９４ 第２パターン
９５ 第３パターン
９６ 第１外周ライン
９７ 第２外周ライン
９８ 第１中間ライン
９９ 第１接続ライン
１００ スリット
１３０ 分離構造
１４０ 無機絶縁層
１４１ 第１無機絶縁層
１４２ 第２無機絶縁層
１４３ 低電位パッド開口
１４４ 高電位パッド開口
１４５ 有機絶縁層
１４６ 第１部分
１４７ 第２部分
１４８ 低電位端子開口
１４９ 高電位端子開口
２００ 信号伝達装置
２００ｐ 一次回路系
２００ｓ 二次回路系
２１０ コントローラチップ（第１チップ）
２１１ パルス送信回路（パルスジェネレータ）
２１２、２１３ バッファ
２２０ ドライバチップ（第２チップ）
２２１、２２２ バッファ
２２３ パルス受信回路（ＲＳフリップフロップ）
２２４ ドライバ
２３０ トランスチップ（第３チップ）
２３０ａ 第１配線層（下層）
２３０ｂ 第２配線層（上層）
２３１、２３２ トランス
２３１ｐ、２３２ｐ 一次側コイル
２３１ｓ、２３２ｓ 二次側コイル
３００ トランスチップ
３０１ 第１トランス
３０２ 第２トランス
３０３ 第３トランス
３０４ 第４トランス
３０５ 第１ガードリング
３０６ 第２ガードリング
ａ１～ａ８ パッド（第１の電流供給用パッドに相当）
ｂ１～ｂ８ パッド（第１の電圧測定用パッドに相当）
ｃ１～ｃ４ パッド（第２の電流供給用パッドに相当）
ｄ１～ｄ４ パッド（第２の電圧測定用パッドに相当）
ｅ１、ｅ２ パッド
Ｌ１ｐ、Ｌ２ｐ 一次側コイル
Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ 二次側コイル
Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６ 外部端子
Ｘ 第１方向
Ｘ２１、Ｘ２２、Ｘ２３ 内部端子
Ｙ 第２方向
Ｙ２１、Ｙ２２、Ｙ２３ 配線
Ｚ 法線方向
Ｚ２１、Ｚ２２、Ｚ２３ ビア
１０００ 信号伝達装置
１１００ 一次側回路
１２００ 二次側回路
１３００ 絶縁素子群
１１１０ エッジ検出回路
１１１０Ｒ、１１１０Ｆ 回路
１１２０ 検出パルス生成回路
１１２０Ｒ、１１２０Ｆ 回路
１１３０ メインパルス出力回路
１１３０Ｒ、１１３０Ｆ 回路（メインパルス用回路）
１１４０ 更新パルス出力回路
１１４０Ｒ、１１４０Ｆ 回路（更新パルス用回路）
１１５０ 更新判定回路
１１６０ 遅延回路
１２１０ 受信回路
１３１０、１３２０ トランス
１３１１、１３２１ 一次側コイル
１３１２、１３２２ 二次側コイル
ＤＩＮ 信号（入力デジタル信号）
ＤＯＵＴ 信号（出力デジタル信号）
ＳＲ１～ＳＲ４、ＳＦ１～ＳＦ４ 信号
ＮＤ１、ＮＤ２ ノード
ＰＬＳＤＥＴ＿Ｒ ライズ検出パルス
ＰＬＳＤＥＴ＿Ｆ フォール検出パルス
ＰＬＳＭＡＩＮ＿Ｒ ライズメインパルス
ＰＬＳＭＡＩＮ＿Ｆ フォールメインパルス
ＰＬＳＵ＿Ｈ ハイレベル用の更新パルス
ＰＬＳＵ＿Ｌ ローレベル用の更新パルス
２１３０ メインパルス用回路
２１４０ 更新パルス用回路
Ｍ１１～Ｍ１３、Ｍ２１～Ｍ２３ トランジスタ
ＣＣ１１、ＣＣ２１ 定電流源
Ｃ１１、Ｃ２１ コンデンサ
Ｃ１１ａ、Ｃ１１ｂ、Ｃ２１ａ、Ｃ２１ｂ 寄生容量
Ｒ２１、Ｒ２２ 抵抗
２２００Ｒ、２２００Ｆ 分流回路
２２１１、２２２１ トランジスタ
２２１２、２２２２ インバータ
２２１３、２２２３ 抵抗
２３１０、２３２０ スイッチング素子（トランジスタ）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】