特開 2024-51833 表示装置及びソースドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024051833

(43)【公開日】2024-04-11

(54)【発明の名称】表示装置及びソースドライバ

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240404BHJP

【ＦＩ】

G09G3/20 623B

G09G3/20 670M

G09G3/20 611C

G09G3/20 623X

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022158180

(22)【出願日】2022-09-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】今吉 崇博

【テーマコード（参考）】

5C080

【Ｆターム（参考）】

5C080BB05

5C080DD12

5C080FF09

5C080JJ02

5C080JJ03

5C080JJ04

(57)【要約】

【課題】データ線の時分割駆動に用いるセレクト信号を出力するバッファ間での貫通電流の発生を抑える。
【解決手段】階調電圧信号を出力する複数のソースドライバと、出力された階調電圧信号を複数のデータ線に切替可能に供給するセレクタと、を含む。複数のソースドライバは、切替信号を出力する第１の出力バッファを有する第１のソースドライバ及び第２の出力バッファを有する第２のドライバを含む。第１の出力バッファは、切替信号の出力端を介して接続され且つ相補的にオンオフする第１及び第２トランジスタを有する。第２の出力バッファは、切替信号の出力端を介して接続され且つ相補的にオンオフする第３及び第４トランジスタを有する。第１及び第２の出力バッファの出力端は電気的に接続され、第１のドライバは、第１及び第２トランジスタが同時にオフとなるハイインピーダンス期間が生じるように、各トランジスタの印加電圧を制御するバッファ制御回路を有する。
【選択図】図２Ａ

【特許請求の範囲】

【請求項1】

複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有するディスプレイと、
各々が前記複数本のデータ線のうちの２以上のデータ線に映像データ信号に基づいて階調電圧信号を出力するｎ個のソースドライバ（ｎは、２以上の整数）と、
切替信号の供給を受け、前記ｎ個のソースドライバの各々から出力された前記階調電圧信号を前記２以上のデータ線に前記切替信号に応じて切替可能に夫々供給するセレクタと、
を含む表示装置であって、
前記ｎ個のソースドライバは、前記切替信号を出力する第１の出力バッファを有する第１のソースドライバ及び前記切替信号を出力する第２の出力バッファを有する第ｎのソースドライバを含み、
前記第１の出力バッファは、前記切替信号を出力する出力端である第１のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けてオン及びオフとなる第１トランジスタ及び第２トランジスタを含み、
前記第２の出力バッファは、前記切替信号を出力する出力端である第２のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第３トランジスタ及び第４トランジスタを含み、
前記第１の出力バッファ及び前記第２の出力バッファは、各々の前記出力端同士が電気的に接続され、
前記第１のソースドライバは、前記第１トランジスタ及び前記第２トランジスタが同時にオフとなるハイインピーダンス期間が生じるように、前記第１トランジスタ及び前記第２トランジスタの制御端に印加される電圧を制御するバッファ制御回路を有することを特徴とする表示装置。

【請求項2】

前記バッファ制御回路は、第１期間に亘って前記第１トランジスタがオフとなるように制御し、前記第１期間よりも遅く開始し且つ前記第１期間よりも早く終了する第２期間において前記第２トランジスタがオンとなるように制御することを特徴とする請求項１に記載の表示装置。

【請求項3】

前記ｎは３以上の整数であり、
前記ｎ個のソースドライバは、１の方向に沿って順に配列され且つ隣接するソースドライバ同士がカスケード接続された第１～第ｎのソースドライバから構成され、
前記第１のソースドライバは、第１のカスケード信号を第２のソースドライバに供給し、当該第１のカスケード信号が前記第２のソースドライバから前記第ｎのソースドライバまで複数のソースドライバ間を順次供給され且つ前記第ｎのソースドライバで折り返されて前記複数のソースドライバ間を反対方向に前記第１のソースドライバまで順次供給されることにより生成された第２のカスケード信号を受信し、
前記バッファ制御回路は、前記第１のカスケード信号及び前記第２のカスケード信号に基づいて、前記第１トランジスタ及び前記第２トランジスタの制御端に印加される電圧を制御することを特徴とする請求項１に記載の表示装置。

【請求項4】

前記バッファ制御回路は、前記第１のカスケード信号及び前記第２のカスケード信号の否定論理積を前記第１トランジスタの制御信号として出力する否定論理積回路と、前記第１のカスケード信号及び前記第２のカスケード信号の否定論理和を前記第２トランジスタの制御信号として出力する否定論理和回路と、を含むことを特徴とする請求項３に記載の表示装置。

【請求項5】

複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、映像データ信号に基づいて階調電圧信号を出力するソースドライバであって、
前記ソースドライバから出力された前記階調電圧信号を前記複数本のデータ線のうちの２以上のデータ線に切替信号に応じて切替可能に供給するセレクタに接続され、各々が前記階調電圧信号を出力するｎ個のドライバＩＣ（ｎは、２以上の整数）を含み、
前記ｎ個のドライバＩＣは、前記切替信号を出力する第１の出力バッファを有する第１のドライバＩＣ及び前記切替信号を出力する第２の出力バッファを有する第ｎのドライバＩＣを含み、
前記第１の出力バッファは、前記切替信号を出力する出力端である第１のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けてオン及びオフとなる第１トランジスタ及び第２トランジスタを含み、
前記第２の出力バッファは、前記切替信号を出力する出力端である第２のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第３トランジスタ及び第４トランジスタを含み、
前記第１の出力バッファ及び前記第２の出力バッファは、各々の前記出力端同士が電気的に接続され、
前記第１のドライバＩＣは、前記第１トランジスタ及び前記第２トランジスタが同時にオフとなるハイインピーダンス期間が生じるように、前記第１トランジスタ及び前記第２トランジスタの制御端に印加される電圧を制御する制御回路を有することを特徴とするソースドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置及びソースドライバに関する。

【背景技術】

【0002】

近年、表示装置における表示パネルの横長化に伴い、ソースドライバを複数のドライバＩＣによって構成する仕様が主流となっている。複数のドライバＩＣは、ゲート線の延伸方向に沿って配置され、例えば隣接するドライバＩＣ同士がカスケード接続されている（例えば、特許文献１）。

【0003】

また、チップ面積の増大を抑えるため、ドライバＩＣに設けられた出力アンプがそれぞれ複数のデータ線を駆動できるように、データ線の時分割駆動を行う表示装置が提案されている（例えば、特許文献２）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００４－３０１９４６号公報

【特許文献2】特開２００８－１０７６５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

データ線の時分割駆動を行う表示装置では、ソースドライバと表示パネルとの間に設けられたマルチプレクスセレクタが、ソースドライバから供給されたセレクト信号に基づいて、駆動対象となるデータ線の切り替えを順次行う。ソースドライバが複数のドライバＩＣから構成されている場合、ゲート線の延伸方向に沿って配置された複数のドライバＩＣのうちの両端に位置するドライバＩＣ（以下、左端のドライバＩＣ及び右端のドライバＩＣと称する）が、セレクト信号をマルチプレクスセレクタにそれぞれ供給する。

【0006】

セレクト信号を出力するバッファは、例えば相補的に動作するように各々のドレイン同士が接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称する）及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳと称する）から構成されている。左端のドライバＩＣのバッファの出力及び右端のドライバＩＣのバッファの出力は、マルチプレクスセレクタを介して互いに接続され、パネル上でショートされている。

【0007】

左端のドライバＩＣ及び右端のドライバＩＣの各々のバッファは、互いに同じタイミングでＰＭＯＳ及びＮＭＯＳが相補的にオン及びオフとなるように動作することが好ましい。しかし、各ドライバＩＣに供給される映像信号の信号遅延等により、各々のバッファの動作タイミングに時間差が生じる場合がある。この時間差に起因して、左端のドライバＩＣのバッファの出力と右端のドライバＩＣのバッファの出力との間で、貫通電流が発生するおそれがある。

【0008】

例えば、左端のドライバＩＣのバッファを構成するＰＭＯＳがオンになるタイミングと右端のドライバＩＣのバッファを構成するＰＭＯＳがオンになるタイミングとに時間差が生じた場合、左端のドライバＩＣではＰＭＯＳがオンであるにもかかわらず、右端のドライバＩＣではＮＭＯＳがオンになる時間が発生し、バッファ間で貫通電流が発生する。同様に、右端のドライバＩＣではＰＭＯＳがオンであるにもかかわらず、左端のドライバＩＣではＮＭＯＳがオンになる時間が発生し、バッファ間で貫通電流が発生する。

【0009】

このように、両端のドライバＩＣのバッファの動作タイミングに時間差が生じることに起因して、バッファ間で貫通電流が発生するという問題があった。また、貫通電流の発生により、ＥＭＩ（Electro Magnetic Interference）ノイズが発生するおそれがあるという問題があった。

【0010】

本発明は上記問題点に鑑みてなされたものであり、複数のドライバＩＣからなるソースドライバからのセレクト信号に基づいてデータ線を時分割で駆動する表示装置において、セレクト信号を出力するバッファ間における貫通電流の発生を抑えることが可能な表示装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係る表示装置は、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有するディスプレイと、各々が前記複数本のデータ線のうちの２以上のデータ線に映像データ信号に基づいて階調電圧信号を出力するｎ個のソースドライバ（ｎは、２以上の整数）と、切替信号の供給を受け、前記ｎ個のソースドライバの各々から出力された前記階調電圧信号を前記２以上のデータ線に前記切替信号に応じて切替可能に夫々供給するセレクタと、を含む表示装置であって、前記ｎ個のソースドライバは、前記切替信号を出力する第１の出力バッファを有する第１のソースドライバ及び前記切替信号を出力する第２の出力バッファを有する第ｎのソースドライバを含み、前記第１の出力バッファは、前記切替信号を出力する出力端である第１のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けてオン及びオフとなる第１トランジスタ及び第２トランジスタを含み、前記第２の出力バッファは、前記切替信号を出力する出力端である第２のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第３トランジスタ及び第４トランジスタを含み、前記第１の出力バッファ及び前記第２の出力バッファは、各々の前記出力端同士が電気的に接続され、前記第１のソースドライバは、前記第１トランジスタ及び前記第２トランジスタが同時にオフとなるハイインピーダンス期間が生じるように、前記第１トランジスタ及び前記第２トランジスタの制御端に印加される電圧を制御するバッファ制御回路を有することを特徴とする。

【0012】

本発明に係るソースドライバは、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、映像データ信号に基づいて階調電圧を出力するソースドライバであって、前記ソースドライバから出力された前記階調電圧信号を前記複数本のデータ線のうちの２以上のデータ線に切替信号に応じて切替可能に供給するセレクタに接続され、各々が前記階調電圧信号を出力するｎ個のドライバＩＣ（ｎは、２以上の整数）を含み、前記ｎ個のドライバＩＣは、前記切替信号を出力する第１の出力バッファを有する第１のドライバＩＣ及び前記切替信号を出力する第２の出力バッファを有する第ｎのドライバＩＣを含み、前記第１の出力バッファは、前記切替信号を出力する出力端である第１のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けてオン及びオフとなる第１トランジスタ及び第２トランジスタを含み、前記第２の出力バッファは、前記切替信号を出力する出力端である第２のノードを介して縦列に接続され且つ各々の制御端に電圧印加を受けて相補的にオン及びオフとなる第３トランジスタ及び第４トランジスタを含み、前記第１の出力バッファ及び前記第２の出力バッファは、各々の前記出力端同士が電気的に接続され、前記第１のドライバＩＣは、前記第１トランジスタ及び前記第２トランジスタが同時にオフとなるハイインピーダンス期間が生じるように、前記第１トランジスタ及び前記第２トランジスタの制御端に印加される電圧を制御する制御回路を有することを特徴とする。

【発明の効果】

【0013】

本発明に係る表示装置によれば、データ線の時分割駆動における切り替えを制御するためのセレクト信号を出力するバッファ間における貫通電流の発生を抑えることが可能となる。

【図面の簡単な説明】

【0014】

【図1】実施例１の表示装置の構成を示すブロック図である。

【図2A】実施例１における両端のドライバＩＣのバッファの構成を示す図である。

【図2B】各バッファにおける入力信号の信号波形を示すタイムチャートである。

【図3A】バッファ制御回路を有しない比較例のバッファの構成を示す図である。

【図3B】バッファ制御回路を有しない比較例の信号波形を示すタイムチャートである。

【図4】実施例２の表示装置の構成を示すブロック図である。

【図5A】実施例２における両端のドライバＩＣのバッファの構成を示す図である。

【図5B】各バッファにおける入力信号の信号波形を示すタイムチャートである。

【発明を実施するための形態】

【0015】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【実施例0016】

図１は、本発明の実施例１に係る表示装置１００の構成を示すブロック図である。表示装置１００は、表示ディスプレイ１１、マスターＩＣ１２、スレーブＩＣ１３－１～１３－ｎ（ｎは、２以上の整数）(、マルチプレクスセレクタ１４、ＧＩＰ１５Ｌ及び１５Ｒを含む。

【0017】

表示ディスプレイ１１は、複数の画素部がマトリクス状に配置された基板から構成されている。表示ディスプレイ１１は、水平走査ラインである複数本のゲート線Ｓ_１～Ｓ_ｍと、これに交差して直交するように配された複数本のデータ線Ｄ_１～Ｄ_ｎと、を有する。画素部の各々は、ゲート線Ｓ_１～Ｓ_ｍ及びデータ線Ｄ_１～Ｄ_ｎの交差部に設けられている。

【0018】

マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎは、ソースドライバを構成するドライバＩＣ群である。マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎは、ゲート線Ｓ_１～Ｓ_ｍの延伸方向に沿って配列されている。

【0019】

マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎの各々は、外部から供給された映像信号ＶＤに基づいて、画素部に印加するための階調電圧信号を生成する。マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎは、生成した階調電圧信号をデータ線Ｄ_１～Ｄ_ｎに出力する。映像信号ＶＤは、例えばＬＶＤＳ（Low Voltage Differential Signaling）によるデータ伝送によって供給される。

【0020】

マルチプレクスセレクタ１４は、表示ディスプレイ１１とマスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎとの間に設けられ、マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎの出力アンプから出力された階調電圧信号を、複数のデータ線（本実施例では、１つの出力アンプにつき３本のデータ線）に切替可能に供給するセレクタである。マルチプレクスセレクタ１４は、マスターＩＣ１２から供給されたセレクト信号Ｓ１Ｌ及びスレーブＩＣ１３－ｎから供給されたセレクト信号Ｓ１Ｒに基づいて切り替えを行う。これにより、データ線Ｄ_１～Ｄ_ｎの時分割駆動が行われる。

【0021】

ＧＩＰ１５Ｌ及び１５Ｒは、ＧＩＰ（Gate In Panel）技術を用いてパネル上に搭載されたゲートドライバである。ＧＩＰ１５Ｌは、マスターＩＣ１２からゲート制御信号の供給を受け、ゲート制御信号に含まれるクロックタイミングに基づいて、ゲート線Ｓ_１～Ｓ_ｍにゲート信号を順次供給する。また、ＧＩＰ１５Ｒは、スレーブＩＣ１３－ｎからゲート制御信号の供給を受け、ゲート制御信号に含まれるクロックタイミングに基づいて、ゲート線Ｓ_１～Ｓ_ｍにゲート信号を順次供給する。

【0022】

ソースドライバを構成するマスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎの各々は、階調電圧信号を出力するための複数の出力アンプ（図示せず）を有している。本実施例では、出力アンプ１つ毎に３本のデータ線が切替可能に接続されており、マルチプレクスセレクタ１４の切り替え動作に応じてデータ線の時分割駆動を行うことが可能に構成されている。

【0023】

ゲート線Ｓ_１～Ｓ_ｍの延伸方向に配列されたマスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎのうち、両端に位置するマスターＩＣ１２及びスレーブＩＣ１３－ｎは、マルチプレクスセレクタ１４の切り替えタイミングを制御するセレクト信号Ｓ１Ｌ及びＳ１Ｒを、マルチプレクスセレクタ１４に供給する。

【0024】

マスターＩＣ１２は、セレクト信号Ｓ１Ｌを出力するためのバッファＢＵＦ１を有する。また、スレーブＩＣ１３－ｎは、セレクト信号Ｓ１Ｒを出力するためのバッファＢＵＦｎを有する。

【0025】

また、マスターＩＣ１２は、バッファ制御回路２１を有する。バッファ制御回路２１は、バッファＢＵＦ１に印加する電圧を制御する電圧制御回路である。

【0026】

図２Ａは、本実施例におけるバッファＢＵＦ１及びＢＵＦｎの構成及びバッファ制御回路２１を示す図である。

【0027】

バッファＢＵＦ１は、トランジスタＰＭ１及びＮＭ１から構成されている。

【0028】

トランジスタＰＭ１は、第１導電型であるＰチャネル型のＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタ）である。トランジスタＰＭ１のソースは、電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＰＭ１のゲートには、入力信号ＩＮが供給される。

【0029】

トランジスタＮＭ１は、第２導電型であるＮチャネル型のＭＯＳトランジスタ（すなわち、ＮＭＯＳトランジスタ）である。トランジスタＮＭ１のソースは、接地されている。トランジスタＰＭ１及びＮＭ１の各々のドレインは、ノードｎ１を介して互いに接続されている。トランジスタＮＭ１のゲートには、入力信号ＩＮＢが供給される。

【0030】

ノードｎ１は、バッファＢＵＦ１の信号出力端である。すなわち、ノードｎ１からセレクト信号Ｓ１Ｌが出力され、マルチプレクスセレクタ１４に供給される。

【0031】

バッファ制御回路２１は、バッファＢＵＦ１の動作を制御する制御回路である。バッファ制御回路２１は、入力信号ＩＮ０に基づいて、トランジスタＰＭ１のゲートに印加する入力信号ＩＮ及びトランジスタＮＭ１のゲートに印加する入力信号ＩＮＢを生成する。

【0032】

バッファＢＵＦｎは、トランジスタＰＭ２及びＮＭ２から構成されている。本実施例では、バッファＢＵＦ１を構成するトランジスタＰＭ１及びＮＭ１と、バッファＢＵＦｎを構成するトランジスタＰＭ２及びＮＭ２は、同じサイズ（ゲート幅、ゲート長）を有する。

【0033】

トランジスタＰＭ２は、第１導電型であるＰチャネル型のＭＯＳトランジスタ（すなわち、ＰＭＯＳトランジスタ）である。トランジスタＰＭ２のソースは、電源電圧ＶＤＤの供給ラインに接続されている。

【0034】

トランジスタＮＭ２は、第２導電型であるＮチャネル型のＭＯＳトランジスタ（すなわち、ＮＭＯＳトランジスタ）である。トランジスタＮＭ２のソースは、接地されている。トランジスタＰＭ２及びＮＭ２の各々のドレインは、ノードｎ２を介して互いに接続されている。ノードｎ２は、バッファＢＵＦｎの信号出力端である。すなわち、ノードｎ２からセレクト信号Ｓ１Ｒが出力され、マルチプレクスセレクタ１４に供給される。

【0035】

トランジスタＰＭ２及びＮＭ２の各々のゲートには、インバータＩＮＶ１が接続され、インバータＩＮＶ１を介して共通の入力信号ＩＮｎが印加される。入力信号ＩＮｎの信号レベルに応じて、トランジスタＰＭ２及びＮＭ２は相補的にオン及びオフとなる。

【0036】

バッファＢＵＦ１の信号出力端であるノードｎ１及びバッファＢＵＦｎの信号出力端であるノードｎ２は、表示ディスプレイ１１を構成するパネル上で、例えばマルチプレクスセレクタ１４の配線を介してショートされている。図２Ａでは、ノードｎ１とノードｎ２とがショートされた接続部分を、模式的に接続ラインＬ１として示している。

【0037】

図２Ｂは、本実施例のバッファＢＵＦ１及びＢＵＦｎにおける各信号の信号波形の例を示すタイムチャートである。

【0038】

入力信号ＩＮ０は、期間Ｔ０に亘って論理レベル１（Ｈレベル）となる信号である。入力信号ＩＮ０は、本実施例のようなバッファ制御回路２１を有しない場合にトランジスタＰＭ１及びＮＭ１のゲートに印加される信号であり、例えばマスターＩＣ１２の外部から映像信号ＶＤとともに供給されるクロック信号に基づいて生成される。

【0039】

入力信号ＩＮＢは、入力信号ＩＮ０の立ち上がりとともに立ち下がり、入力信号ＩＮ０の立ち下りよりも遅く立ち上がる信号である。入力信号ＩＮＢは、期間Ｔ０よりも長い期間Ｔ１に亘って論理レベル０となる。入力信号ＩＮＢは、トランジスタＮＭ１のゲートに印加される。入力信号ＩＮＢが論理レベル０（Ｌレベル）の間、トランジスタＮＭ１はオフ状態となる。また、入力信号ＩＮが論理レベル１の間、トランジスタＮＭ１はオン状態となる。

【0040】

入力信号ＩＮは、入力信号ＩＮ０の立ち上がりよりも遅く立ち下がり、入力信号ＩＮ０の立ち下りとともに立ち上がる信号である。入力信号ＩＮは、期間Ｔ１よりも短い期間Ｔ２に亘って論理レベル０となる。入力信号ＩＮは、トランジスタＰＭ１のゲートに印加される。入力信号ＩＮが論理レベル０の間、トランジスタＰＭ１はオン状態となる。また、入力信号ＩＮが論理レベル１の間、トランジスタＰＭ１はオフ状態となる。

【0041】

入力信号ＩＮＢは、入力信号ＩＮの立ち下がりよりも早く立ち下がり、入力信号ＩＮの立ち上がりよりも遅く立ち上がる信号となる。したがって、入力信号ＩＮの信号変化と入力信号ＩＮＢの信号変化との間には時間差があり、入力信号ＩＮが論理レベル１であり且つ入力信号ＩＮＢが論理レベル０となる期間が生じる。

【0042】

当該期間では、トランジスタＰＭ１及びＮＭ１はいずれもオフ状態となり、ハイインピーダンス状態となる。以下の説明では、当該期間をハイインピーダンス期間ＨＩＺと称する。本実施例では、入力信号ＩＮが立ち上がってから入力信号ＩＮＢが立ち上がるまでの期間、及び入力信号ＩＮＢが立ち下がってから入力信号ＩＮが立ち下がるまでの期間が、それぞれハイインピーダンス期間ＨＩＺとなる。

【0043】

入力信号ＩＮｎは、トランジスタＰＭ２及びＮＭ２のゲートにインバータＩＮＶ１を介して印加される信号であり、入力信号ＩＮ０と同様の信号波形を有する信号である。仮に映像信号ＶＤの信号遅延等がない場合、入力信号ＩＮｎは、理想的には入力信号ＩＮ０と同じタイミングで変化する信号となる。しかし、実際には映像信号ＶＤの信号遅延等に起因して信号変化のタイミングに時間差が生じるため、入力信号ＩＮｎは、入力信号ＩＮ０よりも遅れて変化する信号となる。

【0044】

入力信号ＩＮｎが論理レベル１の間、トランジスタＰＭ２及びＮＭ２のゲートには、インバータＩＮＶ１を介して論理レベル０の信号が印加される。これにより、トランジスタＰＭ２はオン、トランジスタＮＭ２はオフの状態となる。また、入力信号ＩＮｎが論理レベル０の間、トランジスタＰＭ２及びＮＭ２のゲートには、インバータＩＮＶ１を介して論理レベル１の信号が印加される。トランジスタＰＭ２はオフ、トランジスタＮＭ２はオンの状態となる。

【0045】

本実施例では、バッファ制御回路２１が、トランジスタＰＭ１のゲートに印加する入力信号ＩＮとトランジスタＮＭ１のゲートに印加する入力信号ＩＮＢとを別個に制御することにより、トランジスタＰＭ１及びＮＭ１はいずれもオフ状態となるハイインピーダンス期間ＨＩＺが設けられている。このため、バッファ間での貫通電流の発生を抑えることができる。これについて、図３Ａ及び図３Ｂを参照して以下に説明する。

【0046】

図３Ａは、本実施例のようなバッファ制御回路を有しない比較例のバッファの構成を示す図である。

【0047】

トランジスタＰＭ１及びＮＭ１の各々のゲートには、インバータＩＮＶ０が接続され、インバータＩＮＶ０を介して入力信号ＩＮ１が共通に印加される。したがって、入力信号ＩＮ１を反転した信号の信号レベルに応じて、トランジスタＰＭ１及びＮＭ１は相補的にオン及びオフとなる。

【0048】

図３Ｂは、図３Ａに示す比較例での入力信号ＩＮ１及びＩＮｎの信号波形を示す図である。

【0049】

入力信号ＩＮｎは、理想的には入力信号ＩＮ１と同じタイミングで変化する信号である。しかし、実際には映像信号ＶＤ信号遅延や配線遅延等の影響により、入力信号ＩＮ１の信号変化のタイミングと入力信号ＩＮｎの信号変化のタイミングとの間には、時間差ＴＬ１及びＴＬ２が生じる。

【0050】

時間差ＴＬ１の期間では、入力信号ＩＮ１がＨレベルであるため、インバータＩＮＶ０を介して、バッファＢＵＦ１のトランジスタＰＭ１及びＮＭ１のゲートにはＬレベルの信号が印加される。これにより、トランジスタＰＭ１はオン、トランジスタＮＭ１はオフの状態となる。一方、入力信号ＩＮｎはＬレベルであるため、インバータＩＮＶ１を介して、バッファＢＵＦｎのトランジスタＰＭ２及びＮＭ２のゲートにはＨレベルの信号が印加される。これにより、トランジスタＰＭ２はオフ、トランジスタＮＭ２はオンの状態となる。したがって、電流がトランジスタＰＭ１から接続ラインＬ１を介してトランジスタＮＭ２に向かって流れる、所謂貫通電流が発生する。このような貫通電流の発生は、表示装置においてＥＭＩ（Electro Magnetic Interference）ノイズが発生する原因となる。

【0051】

また、時間差ＴＬ２の期間では、入力信号ＩＮ１がＬレベルであるため、インバータＩＮＶ０を介して、バッファＢＵＦ１のトランジスタＰＭ１及びＮＭ１のゲートにはＨレベルの信号が印加される。これにより、トランジスタＰＭ１はオフ、トランジスタＮＭ１はオンの状態となる。一方、入力信号ＩＮｎはＨレベルであるため、インバータＩＮＶ１を介して、バッファＢＵＦｎのトランジスタＰＭ２及びＮＭ２のゲートにはＬレベルの信号が印加される。これにより、トランジスタＰＭ２はオン、トランジスタＮＭ２はオフの状態となる。したがって、電流がトランジスタＰＭ２から接続ラインＬ１を介してトランジスタＮＭ１に向かって流れる、所謂貫通電流が発生する。

【0052】

再び図２Ａ及び図２Ｂを参照すると、本実施例のバッファ制御回路２１は、トランジスタＰＭ１に印加する入力信号ＩＮとトランジスタＮＭ１に印加する入力信号ＩＮＢとを別個に制御し、トランジスタＰＭ１及びＮＭ１がともにオフ状態となるハイインピーダンス期間ＨＩＺが生じるようにしている。ハイインピーダンス期間ＨＩＺは、バッファＢＵＦｎの入力信号である入力信号ＩＮｎが入力信号ＩＮ０よりも遅れることを考慮して、十分に長い期間となるように設定されている。したがって、入力信号ＩＮｎは、ハイインピーダンス期間ＨＩＺにおいて信号変化（立ち上がり、立下り）する信号となる。

【0053】

ハイインピーダンス期間ＨＩＺでは、トランジスタＰＭ１及びＮＭ１がいずれもオフ状態となるため、比較例とは異なり、トランジスタＰＭ１及びＮＭ２が同時にオンになる期間や、トランジスタＰＭ２及びＮＭ１が同時にオンになる期間が発生しない。

【0054】

したがって、本実施例のバッファ制御回路２１によれば、トランジスタＰＭ１及びＮＭ１のオン及びオフのタイミングを制御し、両者がともにオフ状態となるハイインピーダンス期間ＨＩＺを設けることにより、バッファ間における貫通電流の発生を抑えることができる。また、貫通電流の発生に起因するＥＭＩノイズの発生を抑えることが可能となる。

【実施例0055】

次に、本発明の実施例２について説明する。

【0056】

図４は、本発明の実施例２に係る表示装置２００の構成を示すブロック図である。表示装置２００は、表示ディスプレイ１１、マスターＩＣ１２、スレーブＩＣ１３－１～１３－ｎ、マルチプレクスセレクタ１４、ＧＩＰ１５Ｌ及び１５Ｒを含む。

【0057】

本実施例では、マスターＩＣ１２及びスレーブＩＣ１３－１～１３－ｎを構成する複数のソースドライバＩＣが、隣接するＩＣ同士でカスケード接続されている。

【0058】

マスターＩＣ１２は、第１のカスケード信号Ｓ１を隣接するソースドライバＩＣであるスレーブＩＣ１３－１に供給する。スレーブＩＣ１３－１は、供給された第１のカスケード信号Ｓ１をスレーブＩＣ１３－２に供給する。以下同様に、スレーブＩＣ１３－２～１３－（ｎ－１）は、前段のドライバＩＣ（すなわち、紙面左隣のドライバＩＣ）から第１のカスケード信号Ｓ１の供給を受け、これを次段のドライバＩＣ（すなわち、紙面右隣のドライバＩＣ）に順次供給する。

【0059】

右端に位置するスレーブＩＣ１３－ｎには、第１のカスケード信号Ｓ１が複数のソースドライバＩＣ間を順次供給されることにより遅延した信号である、カスケード信号Ｔｎが供給される。スレーブＩＣ１３－ｎは、カスケード信号Ｔｎを入力信号ＩＮｎとしてバッファＢＵＦｎのトランジスタＰＭ２及びＮＭ２に供給する。また、スレーブＩＣ１３－ｎは、カスケード信号Ｔｎを折り返して、スレーブＩＣ１３－（ｎ－１）に供給する。折り返されたカスケード信号Ｔｎは、スレーブＩＣ１３－（ｎ－１）、１３－（ｎ－２）、・・・と順次供給され、第２のカスケード信号Ｃ１としてマスターＩＣ１２に供給される。

【0060】

図５Ａは、実施例２におけるバッファＢＵＦ１、バッファＢＵＦｎ及びバッファ制御回路３１の構成を示す図である。

【0061】

バッファ制御回路３１は、ＮＡＮＤ回路ＮＤ及びＮＯＲ回路ＮＲから構成されている。ＮＡＮＤ回路ＮＤの第１入力端には、第１のカスケード信号Ｓ１が供給される。ＮＡＮＤ回路ＮＤの第２入力端には、第２のカスケード信号Ｃ１が供給される。ＮＡＮＤ回路ＮＤは、第１のカスケード信号Ｓ１及び第２のカスケード信号Ｃ１の否定論理積を出力端から出力し、入力信号ＩＮとしてバッファＢＵＦ１のトランジスタＰＭ１のゲートに供給する。

【0062】

ＮＯＲ回路ＮＲの第１入力端には、第２のカスケード信号Ｃ１が供給される。ＮＯＲ回路ＮＲの第２入力端には、第１のカスケード信号Ｓ１が供給される。ＮＯＲ回路ＮＲは、第１のカスケード信号Ｓ１及び第２のカスケード信号Ｃ１の否定論理和を出力端から出力し、入力信号ＩＮＢとしてバッファＢＵＦ１のトランジスタＮＭ１のゲートに供給する。

【0063】

図５Ｂは、本実施例のバッファＢＵＦ１及びＢＵＦｎにおける各信号の信号波形の例を示すタイムチャートである。

【0064】

カスケード信号Ｔｎは、マスターＩＣ１２から出力された第１のカスケード信号Ｓ１が複数のソースドライバＩＣの間を順次シフトし、スレーブＩＣ１３－ｎに供給された信号である。したがって、カスケード信号Ｔｎは、第１のカスケード信号Ｓ１を所定期間遅延させた信号であり、第１のカスケード信号Ｓ１を時間軸方向にシフトした信号波形を有する。

【0065】

第２のカスケード信号Ｃ１は、カスケード信号ＴｎがスレーブＩＣ１３－ｎで折り返された後、再び複数のソースドライバＩＣの間を順次シフトして、マスターＩＣ１２に供給された信号である。すなわち、第２のカスケード信号Ｃ１は、第１のカスケード信号Ｓ１をさらに所定期間遅延させた信号であり、第１のカスケード信号Ｓ１を時間軸方向にシフトした信号波形を有する。

【0066】

第１のカスケード信号Ｓ１と第２のカスケード信号Ｃ１との時間差により、バッファＢＵＦ１にはハイインピーダンス期間ＨＩＺが生じる。上記の通り、カスケード信号Ｔｎは、第１のカスケード信号Ｓ１よりも後、且つ第２のカスケード信号Ｃ１よりも前に変化する信号である。また、カスケード信号Ｔｎは、バッファＢＵＦｎのトランジスタＰＭ２及びＮＭ２に供給される入力信号ＩＮｎである。

【0067】

したがって、入力信号ＩＮｎはバッファＢＵＦ１のハイインピーダンス期間ＨＩＺで信号変化する信号となるため、バッファＢＵＦｎのトランジスタＰＭ２及びＮＭ２は、必ずバッファＢＵＦ１のハイインピーダンス期間ＨＩＺでオン及びオフに変化することになる。このため、トランジスタＰＭ１及びＮＭ２が同時にオンになる期間や、トランジスタＰＭ２及びＮＭ１が同時にオンになる期間が発生しない。

【0068】

本実施例のバッファ制御回路３１によれば、トランジスタＰＭ１及びＮＭ１がともにオフ状態となるハイインピーダンス期間ＨＩＺを設けることができるため、実施例１と同様、バッファ間における貫通電流の発生を抑えることができる。また、貫通電流の発生に起因するＥＭＩノイズの発生を抑えることができる。

【0069】

また、本実施例の構成では、バッファＢＵＦｎを構成するトランジスタＰＭ２及びＮＭ２に供給される入力信号ＩＮｎは、第１のカスケード信号Ｓ１よりも遅く信号変化し、且つ第２のカスケード信号Ｃ１よりも早く信号変化する信号である。このため、バッファＢＵＦｎが動作するタイミング、すなわちトランジスタＰＭ２及びＮＭ２のオンオフが切り替わるタイミングが必ずバッファＢＵＦ１のハイインピーダンス期間ＨＩＺと重なることになる。したがって、本実施例の構成によれば、貫通電流の発生を確実に抑えることが可能となる。

【0070】

なお、本発明は上記実施形態に限定されない。例えば、上記実施例１では、マスターＩＣ１２にバッファ制御回路２１又は３１が設けられている場合を例として説明した。しかし、バッファ制御回路２１又は３１をスレーブＩＣ１３－ｎに設け、スレーブＩＣ１３－ｎにおいてバッファＢＵＦｎにハイインピーダンス期間が生じるように制御する構成であってもよい。

【0071】

また、上記実施例１及び実施例２では、ゲート線Ｓ_１～Ｓ_ｍの延伸方向に沿って配列された複数のドライバＩＣのうち、両端のドライバＩＣであるマスターＩＣ１２及びスレーブＩＣ１３－ｎにおける出力バッファを対象として、貫通電流の発生を防止する場合を例として説明した。しかし、貫通電流の発生防止の対象となるドライバＩＣは両端のドライバＩＣに限られない。例えば、マルチプレクスセレクタ１４を時分割駆動するためのセレクト信号は、マスターＩＣ１２とスレーブＩＣ１３－ｎとの間に位置する他のドライバＩＣ、例えばｋ番目のスレーブＩＣ１３－ｋ（ｋは、１以上ｎ未満の整数）からも出力するように構成することが可能である。かかる構成では、マスターＩＣ１２内のバッファの印加電圧を制御することにより、マスターＩＣ１２のバッファとスレーブＩＣ１３－ｋのバッファとの間における貫通電流の発生を防止することが可能となる。

【0072】

また、上記実施例２では、バッファ制御回路３１がＮＡＮＤ回路ＮＤ及びＮＯＲ回路ＮＲから構成されている場合を例として説明した。しかし、バッファ制御回路の構成はこれに限られず、第１のカスケード信号Ｓ１及び第２のカスケード信号Ｃ１を用いてバッファＢＵＦ１のハイインピーダンス期間ＨＩＺを生成することが可能に構成されていればよい。

【0073】

また、上記実施例１では、スレーブＩＣの数が２以上の場合を例として説明した。しかし、スレーブＩＣの数は１個でもよい。この場合、スレーブＩＣ１３－１がセレクト信号Ｓ１Ｒの出力を担うことになるため、バッファ制御回路２１はバッファＢＵＦ１とスレーブＩＣ１３－１内の出力バッファとの間の貫通電流の発生を抑えるべく、バッファＢＵＦ１の動作を制御する。