特開 2024-52413 バイアス回路、電圧レギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024052413

(43)【公開日】2024-04-11

(54)【発明の名称】バイアス回路、電圧レギュレータ

(51)【国際特許分類】

   G05F 3/26 20060101AFI20240404BHJP

【ＦＩ】

G05F3/26

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022159111

(22)【出願日】2022-09-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】関谷 勇一

【テーマコード（参考）】

5H420

【Ｆターム（参考）】

5H420NA16

5H420NA27

5H420NB02

5H420NB12

5H420NC02

5H420NC14

5H420NC23

5H420NE03

(57)【要約】

【課題】バンドギャップ回路の起動を可能にするバイアス回路を提供する。
【解決手段】バイアス回路１１は、第１電流ブランチ１７と、第２電流ブランチ１９と、参照電圧出力２１を含むバンドギャップ回路１３と、スイッチ回路３１と、電源電圧の起動の際の起動期間にスイッチ回路３１を導通にさせるオン信号を生成すると共に起動の後において参照電圧出力２１の変化を受けたことに応答してスイッチを非導通にするオフ信号を出力２７に生成するように構成されたスイッチ制御回路３３を含む電圧検知回路１５を備え、第１電流ブランチ１７において、第１電流ミラー回路は第２電流ミラー回路に第１中間ノード３９において接続され、第２電流ブランチ１９において、第２電流ミラー回路は第１電流ミラー回路に第２中間ノード４１において接続され、スイッチ回路３１は、第１中間ノード３９と第２電源線との間に接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電源線と前記第１電源線と異なる第２電源線との間に接続された第１電流ブランチと、前記第１電源線と前記第２電源線との間に接続された第２電流ブランチと、基準電圧を提供するように構成された参照電圧出力と、を含むバンドギャップ回路と、
スイッチ回路と、
出力と、前記参照電圧出力に接続された入力と、前記第１電源線と前記第２電源線との間に印加される電源電圧の起動の際の起動期間に前記スイッチ回路を導通にさせるオン信号を前記出力に生成すると共に前記起動の後において前記バンドギャップ回路の前記参照電圧出力の変化を前記入力を介して受けたことに応答して前記スイッチ回路を非導通にするオフ信号を前記出力に生成するように構成されたスイッチ制御回路と、を含む電圧検知回路と、
を備え、
前記バンドギャップ回路は、前記第１電流ブランチに流れる電流に基づく信号を前記第１電流ブランチから前記第２電流ブランチへの方向に伝搬させるように構成されると共に前記第１電源線から給電される第１電流ミラー回路と、前記第２電流ブランチに流れる電流に基づく信号を前記第２電流ブランチから前記第１電流ブランチへの方向に伝搬させるように構成されると共に前記第２電源線から給電される第２電流ミラー回路と、を含み、
前記第１電流ブランチにおいて、前記第１電流ミラー回路は前記第２電流ミラー回路に第１中間ノードにおいて接続され、
前記第２電流ブランチにおいて、前記第２電流ミラー回路は前記第１電流ミラー回路に第２中間ノードにおいて接続され、
前記バンドギャップ回路の前記参照電圧出力は、前記第１中間ノード及び前記第２中間ノードのいずれか一方に接続され、
前記スイッチ回路は、前記第１中間ノードと前記第２電源線との間に接続される、
バイアス回路。

【請求項2】

前記第１電流ブランチは、受動素子、ダイオード接続された第１トランジスタ、及び第２トランジスタを含み、
前記第１トランジスタ、前記第２トランジスタ、及び前記受動素子は、前記第１電流ブランチにおいて前記第１電源線から前記第２電源線への向きに順に直列に接続され、
前記第１トランジスタ及び前記第２トランジスタは、前記第１中間ノードを介して互いに接続され、
前記第２電流ブランチは、ダイオード接続された第３トランジスタ、及び第４トランジスタを含み、
前記第４トランジスタ及び前記第３トランジスタは、前記第１電源線から前記第２電源線への向きに順に直列に接続され、
前記第３トランジスタ及び前記第４トランジスタは、前記第２中間ノードを介して互いに接続され、
前記第１電流ミラー回路は、前記第１トランジスタ及び前記第４トランジスタを含み、
前記第２電流ミラー回路は、前記第２トランジスタ及び前記第３トランジスタを含む、
請求項１に記載されたバイアス回路。

【請求項3】

前記スイッチ回路は、前記電圧検知回路の前記出力に接続されたゲート、前記第１中間ノード及び前記第２中間ノードのいずれか一方のノードに接続されたドレイン、及び前記第２電源線に接続されたソースを有するトランジスタを含む、
請求項１に記載されたバイアス回路。

【請求項4】

前記電圧検知回路は、前記第１中間ノード及び前記第２中間ノードのいずれか一方のノードに接続された前段回路と、前記前段回路の出力に接続された反転回路と、前記反転回路の出力の変化に応答して前記オフ信号を生成するように構成された出力回路と、を含み
前記反転回路は、前記前段回路の出力からの信号によって制御されるトランジスタと、前記トランジスタに直列に接続された受動素子を含む負荷回路とを含み、
前記負荷回路は、前記起動期間に、前記反転回路の出力の電圧を前記第１電源線又は前記第２電源線のいずれかの電圧に近づける、
請求項１に記載されたバイアス回路。

【請求項5】

前記負荷回路は、前記起動期間に、前記反転回路の出力の電圧を前記第１電源線又は前記第２電源線のいずれかに接続する、
請求項４に記載されたバイアス回路。

【請求項6】

前記負荷回路は、前記トランジスタに直列に接続された抵抗体を含む、
請求項５に記載されたバイアス回路。

【請求項7】

前記反転回路は、前記第１電源線と前記反転回路の出力との間に接続された第１キャパシタと、前記第２電源線と前記反転回路の前記出力との間に接続された第２キャパシタと、を含み、
前記第１キャパシタ及び前記第２キャパシタの一方のキャパシタンスは、前記第１キャパシタ及び前記第２キャパシタの他方のキャパシタンスより大きい、
請求項４に記載されたバイアス回路。

【請求項8】

請求項１から請求項７のいずれか一項に記載されたバイアス回路と、
前記バイアス回路の前記バンドギャップ回路の前記参照電圧出力に接続された参照入力を有するレギュレータ回路と、
を備える電圧レギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、バイアス回路、及び電圧レギュレータに関する。

【背景技術】

【0002】

特許文献１は、バイアス回路を用いるレギュレータ回路を開示する。レギュレータ回路では、バイアス回路で発生した定電圧で誤差増幅器の動作電流を決定し、該誤差増幅器において基準電圧と出力電圧を比較して出力電圧を一定値に制御する。このレギュレータ回路は、電源電圧ＶＤＤの立ち上がりを検出してバイアス回路の出力電圧を一時的に大きくする制御回路を備える。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１－２２４５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１は、ディプレッション型トランジスタを用いる技術を開示する。しかしながら、ディプレッション型トランジスタの作成には、追加の工程を必要とする。

【0005】

ディプレッション型トランジスタは、単一のキャパシタの一端に接続される。キャパシタの他端は、電源線に接続される。起動時に、キャパシタの一端の電圧は、電源線ＶＤＤの電圧に引き上げられて、短絡用トランジスタを導通させる。次いで、このキャパシタの一端の電圧は、ディプレッション型トランジスタによって電源ＶＳＳに引き下げられて、短絡用トランジスタを非導通にする。単一のキャパシタは、実際のレイアウトでは、回路図に現れない見えない寄生キャパシタと結合する。短絡用トランジスタの導通期間は、キャパシタのキャパシタンス及びディプレッション型トランジスタの電流によって規定される。

【0006】

このような技術を用いずに、電源電圧の起動時にバンドギャップ回路を起動させて、バンドギャップ回路を定常状態の動作に移行させることが求められる。

【0007】

本発明は、バンドギャップ回路の起動を可能にするバイアス回路、及びこのバイアス回路を含む電圧レギュレータを提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の第１側面に係るバイアス回路は、第１電源線と前記第１電源線と異なる第２電源線との間に接続された第１電流ブランチと、前記第１電源線と前記第２電源線との間に接続された第２電流ブランチと、基準電圧を提供するように構成された参照電圧出力と、を含むバンドギャップ回路と、スイッチ回路と、出力、前記参照電圧出力に接続された入力、及び前記第１電源線と前記第２電源線との間に印加される電源電圧の起動の際の起動期間に前記スイッチ回路を導通にさせるオン信号を前記出力に生成すると共に前記起動の後において前記バンドギャップ回路の前記参照電圧出力の変化を前記入力を介して受けたことに応答して前記スイッチ回路を非導通にするオフ信号を前記出力に生成するように構成されたスイッチ制御回路、を含む電圧検知回路と、を備え、前記バンドギャップ回路は、前記第１電流ブランチに流れる電流に基づく信号を前記第１電流ブランチから前記第２電流ブランチへの方向に伝搬させるように構成されると共に前記第１電源線から給電される第１電流ミラー回路と、前記第２電流ブランチに流れる電流に基づく信号を前記第２電流ブランチから前記第１電流ブランチへの方向に伝搬させるように構成されると共に前記第２電源線から給電される第２電流ミラー回路と、を含み、前記第１電流ブランチにおいて、前記第１電流ミラー回路は前記第２電流ミラー回路に第１中間ノードにおいて接続され、前記第２電流ブランチにおいて、前記第２電流ミラー回路は前記第１電流ミラー回路に第２中間ノードにおいて接続され、前記バンドギャップ回路の前記参照電圧出力は、前記第１中間ノード及び前記第２中間ノードのいずれか一方に接続され、前記スイッチ回路は、前記第１中間ノードと前記第２電源線との間に接続される。

【0009】

本発明の第２側面に係る電圧レギュレータは、第１側面に係るバイアス回路と、前記バイアス回路の前記バンドギャップ回路の前記参照電圧出力に接続された参照入力を有するレギュレータ回路と、を備える。

【発明の効果】

【0010】

上記の側面によれば、バンドギャップ回路の起動を可能にするバイアス回路、及びこのバイアス回路を含む電圧レギュレータを提供できる。

【図面の簡単な説明】

【0011】

【図1】図１は、本実施の形態に係るバイアス回路を概略的に示す図面である。

【図2】図２は、本実施の形態に係るバンドギャップ回路の回路接続を示す回路図である。

【図3】図３は、例示的なバイアス回路を示す回路図である。

【図4】図４は、バイアス回路を用いるレギュレータを概略的に示す図面である。

【図5】図５は、図３及び図４に示された主要な電圧ノードの波形変化を示す図面である。

【図6】図６（ａ）及び図６（ｂ）は、本実施形態に係るバイアス回路の実施例を示す図面である。

【図7】図７（ａ）及び図７（ｂ）は、本実施形態に係るバイアス回路の実施例を示す図面である。

【図8】図８（ａ）、図８（ｂ）及び図８（ｃ）は、本実施の形態に係るレギュレータ回路を示す図面である。

【発明を実施するための形態】

【0012】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。同一又は類似の要素には、同一又は類似の符号を付して、重複する説明を省略する。

【0013】

図１は、本実施の形態に係るバイアス回路を概略的に示す図面である。

【0014】

バイアス回路１１は、バンドギャップ回路１３（バンドギャップレファレンス回路）、電圧検知回路１５、及びスイッチ回路３１を備える。引き続く説明において、「接続」の語句は、「直接」及び「間接」の区別なく用いられる場合、直接の接続だけでなく、別の回路素子（トランジスタ及び抵抗体）を経由した間接の接続をも包含する。

【0015】

バンドギャップ回路１３は、第１電流ブランチ１７、第２電流ブランチ１９、及び基準電圧を提供するように構成された参照電圧出力２１を含む。第１電流ブランチ１７及び第２電流ブランチ１９は、第１電源線２３と、第１電源線２３と異なる第２電源線２５との間に接続される。第１電源線２３及び第２電源線２５の一方は、例えば高電位電源（Ｖｄｄ）に接続されており、第１電源線２３及び第２電源線２５の他方は、例えば低電位電源（Ｖｓｓ）に接続されることができる。

【0016】

電圧検知回路１５は、出力２７、入力２９、及びスイッチ制御回路３３を含む。

【0017】

入力２９は、参照電圧出力２１に接続されて、バンドギャップ回路１３出力電圧を受ける。

【0018】

スイッチ制御回路３３は、第１電源線２３と第２電源線２５との間に印加される電源電圧の起動の際の起動期間にスイッチ回路３１を導通にさせるオン信号Ｓ_ＯＮを出力２７に生成する。また、スイッチ制御回路３３は、起動の後においてバンドギャップ回路１３の参照電圧出力２１の変化を入力２９を介して受けたことに応答してスイッチ回路３１を非導通にするオフ信号Ｓ_ＯＦＦを出力２７に生成するように構成される。

【0019】

電圧検知回路１５の出力２７は、スイッチ回路３１を導通／非導通を制御するようにスイッチ回路３１に接続される。具体的には、スイッチ回路３１は、スイッチ制御回路３３からのオン信号Ｓ_ＯＮに応答して導通になり、スイッチ回路３１は、スイッチ制御回路３３からのオフ信号Ｓ_ＯＦＦに応答して非導通になる。

【0020】

バンドギャップ回路１３は、第１電流ミラー回路３５及び第２電流ミラー回路３７を含む。第１電流ミラー回路３５は、第１電源線２３から給電され、また第１電流ブランチ１７に流れる電流の大きさに基づく信号を第１電流ブランチ１７から第２電流ブランチ１９への向き（矢印３５ａに示される方向）に伝搬させる。この信号伝搬によって、第１電流ミラー回路３５は、第１電流ブランチ１７の電流を第２電流ブランチ１９の電流能力に関連付けることができる。具体的には、第１電流ミラー回路３５は、矢印３５ａに示される方向に第１電流ミラー回路３５内において伝搬する信号を生成する。第１電流ミラー回路３５は、第１電流ブランチ１７に流れる電流に関連付けられた電流を第２電流ブランチ１９に流す（帰還する）ように構成されることができる。

【0021】

第２電流ミラー回路３７は、第２電源線２５から給電され、また第２電流ブランチ１９に流れる電流の大きさに基づく信号を第２電流ブランチ１９から第１電流ブランチ１７への向き（矢印３７ａに示される方向）に伝搬させる。この信号伝搬によって、第２電流ミラー回路３７は、第２電流ブランチ１９の電流を第１電流ブランチ１７の電流能力に関連付けることができる。具体的には、第２電流ミラー回路３７は、矢印３７ａに示される方向（第２電流ブランチ１９から第１電流ブランチ１７への方向）に伝搬する信号を生成する。第２電流ミラー回路３７は、第２電流ブランチ１９に流れる電流に関連付けられた電流を第１電流ブランチ１７に流す（帰還する）ように構成されることができる。

【0022】

第１電流ブランチ１７において、第１電流ミラー回路３５は第２電流ミラー回路３７に第１中間ノード３９において接続される。また、第２電流ブランチ１９において、第２電流ミラー回路３７は第１電流ミラー回路３５に第２中間ノード４１において接続される。

【0023】

バンドギャップ回路１３の参照電圧出力２１は、第１電流ブランチ１７内の第１中間ノード３９、及び第２電流ブランチ１９内の第２中間ノード４１のいずれか一方に接続される。

【0024】

スイッチ回路３１は、第１中間ノード３９と第２電源線２５との間に接続され、或いは第２中間ノード４１と第１電源線２３との間に接続される。

【0025】

電源電圧の起動の際の起動期間にスイッチ回路３１が第１中間ノード３９を第２電源線２５に接続すると、第１電流ブランチ１７の第１電流ミラー回路３５及びスイッチ回路３１の経路に電流が流れる。第１中間ノード３９の電位は、バンドギャップ回路１３が通常動作において第１中間ノード３９に生成する電圧より第２電源線２５の電圧に近い値である。これ故に、スイッチ回路３１に流れる電流は、バンドギャップ回路１３の通常動作において流れる電流より大きな値である。この電流値に係る信号は、第１電流ミラー回路３５を介して第１電流ブランチ１７から第２電流ブランチ１９に伝搬される。この伝搬により第２電流ブランチ１９に流されるべき電流は、バンドギャップ回路１３の通常動作において第１電流ミラー回路３５を介して第２電流ブランチ１９に流れる電流より大きな値である。第２中間ノード４１の電位は、第２電流ブランチ１９における第２電流ミラー回路３７に電流能力に第２電流ブランチ１９における第１電流ミラー回路３５の電流を釣り合わせるように変化する。

【0026】

スイッチ回路３１の導通により、第１中間ノード３９及び第２中間ノード４１の電位はバンドギャップ回路１３が通常動作における値から変更されている。電圧検知回路１５は、第１中間ノード３９及び第２中間ノード４１の一方に接続されたバンドギャップ回路１３の参照電圧出力２１の変化に応答して、スイッチ回路３１を非導通にする信号を生成する。スイッチ回路３１が非道通になったことに応答して、既に起動されたバンドギャップ回路１３は、通常動作の安定状態に遷移していく。

【0027】

バンドギャップ回路１３は、第１電流ブランチ１７及び第２電流ブランチ１９の少なくとも一方において、第１電流ミラー回路３５と第１電源線２３との間に及び／又は第２電流ミラー回路３７と第２電源線２５との間に接続された２端子の受動素子といった回路素子４３（抵抗体及びダイオード）を含むことができる。

【0028】

図２は、本実施の形態に係るバンドギャップ回路の回路接続を示す回路図である。

【0029】

バンドギャップ回路１３は、少なくとも４つのトランジスタ、図２においては第１トランジスタ４５、第２トランジスタ４６、第３トランジスタ４７及び第４トランジスタ４８を含むことができる。

【0030】

第１電流ブランチ１７は、第１中間ノード３９、回路素子４３、ダイオード接続された第１トランジスタ４５、及び第２トランジスタ４６を含む。第１トランジスタ４５、第２トランジスタ４６、及び回路素子４３は、第１電流ブランチ１７において第１電源線２３から第２電源線２５への向きに順に直列に接続される。第１トランジスタ４５及び第２トランジスタ４６は、第１中間ノード３９を介して互いに接続される。

【0031】

第２電流ブランチ１９は、第２中間ノード４１、ダイオード接続された第３トランジスタ４７、及び第４トランジスタ４８を含む。第４トランジスタ４８及び第３トランジスタ４７は、第１電源線２３から第２電源線２５への向きに順に直列に接続される。

【0032】

第１電流ミラー回路３５は、第１トランジスタ４５及び第４トランジスタ４８を含み、第２電流ミラー回路３７は、第２トランジスタ４６及び第３トランジスタ４７を含む。

【0033】

第１トランジスタ４５、第２トランジスタ４６、第３トランジスタ４７及び第４トランジスタ４８の各々は、電界効果トランジスタ又はバイポーラトランジスタを含むことができる。トランジスタの制御端子は、符号「Ｇ」として参照されて、電界効果トランジスタのゲート及びバイポーラトランジスタのベースを包含する。トランジスタの第１電流端子は、符号「Ｓ」として参照されて、電界効果トランジスタのソース及びバイポーラトランジスタのエミッタを包含する。トランジスタの第２電流端子は、符号「Ｄ」として参照されて、電界効果トランジスタのドレイン及びバイポーラトランジスタのコレクタを包含する。

【0034】

図２を参照すると、スイッチ回路３１は、以下の形態の少なくとも一方の位置に接続されることができる。
接続１：第１中間ノード３９と第２電源線２５との間。
接続２：第２中間ノード４１と第１電源線２３との間。

【0035】

接続１の場合に、バイアス回路１１は以下のように動作する。

【0036】

バイアス回路１１によれば、電圧検知回路１５が、第１電源線２３と第２電源線２５との間に印加される電源電圧の起動の際の起動期間にスイッチ回路３１を導通させると、第１電流ブランチ１７の第１トランジスタ４５及びスイッチ回路３１の経路に電流が流れる。第１中間ノード３９の電位は、バンドギャップ回路１３が通常動作において第１中間ノード３９に生成する電圧より第２電源線２５の電圧に近い値である。これ故に、第１トランジスタ４５に流れる電流は、バンドギャップ回路１３の通常動作において流れる電流より大きな値である。この電流の大きさは、第１電流ミラー回路３５内における信号を介して伝達させて第４トランジスタ４８及び第３トランジスタ４７を流れる電流を規定する。第１電流ミラー回路３５に基づく第２電流ブランチ１９の電流は、バンドギャップ回路１３の通常動作においてダイオード接続された第３トランジスタ４７に流れ得る電流より大きな値である。第２中間ノード４１の電位は、ダイオード接続された第３トランジスタ４７に電流能力に応じて第４トランジスタ４８からの電流を減らすように変化する。第２中間ノード４１の電位は、バンドギャップ回路１３が通常動作において第２中間ノード４１に生成する電圧より第１電源線２３の電圧に近い値である。

【0037】

接続２の場合に、バイアス回路１１は以下のように動作する。

【0038】

電圧検知回路１５が、第１電源線２３と第２電源線２５との間に印加される電源電圧の起動の際の起動期間にスイッチ回路３１を導通させると、第２電流ブランチ１９において第３トランジスタ４７及びスイッチ回路３１の経路に電流が流れる。第２中間ノード４１の電位は、バンドギャップ回路１３が通常動作において第２中間ノード４１に生成する電圧より第１電源線２３の電圧に近い値である。これ故に、第３トランジスタ４７に流れる電流は、バンドギャップ回路１３の通常動作において流れる電流より大きな値である。この電流の大きさは、第２電流ミラー回路３７内における信号を介して伝達させて第２トランジスタ４６及び第１トランジスタ４５を流れる電流を規定する。第２電流ミラー回路３７に基づく第１電流ブランチ１７の電流は、バンドギャップ回路１３の通常動作においてダイオード接続された第１トランジスタ４５に流れ得る電流より大きな値である。第１中間ノード３９の電位は、ダイオード接続された第１トランジスタ４５に電流能力に応じて第２トランジスタ４６からの電流を減らすように変化する。第１中間ノード３９の電位は、バンドギャップ回路１３が通常動作において第１中間ノード３９に生成する電圧より第２電源線２５の電圧に近い値である。

【0039】

このように、スイッチ回路３１の導通により、第１中間ノード３９及び第２中間ノード４１の電位はバンドギャップ回路１３が通常動作における値から変更されている。しかしながら、この変更は、バンドギャップ回路１３の起動を可能にする。

【0040】

電圧検知回路１５は、第１中間ノード３９及び第２中間ノード４１の一方に接続されたバンドギャップ回路１３の参照電圧出力の変化に応答して、スイッチ回路３１を非導通にする信号Ｓ_ＯＦＦを生成する。スイッチ回路３１が非道通になったことに応答して、既に起動されたバンドギャップ回路１３は、通常動作の安定状態に遷移していく。

【0041】

例示的なスイッチ回路３１は、電圧検知回路１５の出力２７に接続された制御電極（Ｇ）、第１電源線２３又は第２電源線２５に接続された第１電流電極（Ｓ）、及び第１中間ノード３９及び第２中間ノード４１のいずれか一方のノードに接続された第２電流電極（Ｄ）を有するトランジスタを含むことができる。

【0042】

スイッチ回路３１が第１中間ノード３９及び第２中間ノード４１のいずれに又は両方に接続される回路では、起動時に、電圧検知回路１５はスイッチ回路３１を確実に導通させる制御を行うように構成される。スイッチ回路３１が導通になったバンドギャップ回路１３では、起動時に、第１中間ノード３９及び第２中間ノード４１が、それぞれ、第２電源線２５の電位及び第１電源線２３の電位に近づく。起動時における第１中間ノード３９又は第２中間ノード４１の電位は電圧検知回路１５に伝わり、電圧検知回路１５は、スイッチ回路３１を非導通にする制御を行うように構成される。スイッチ回路３１が非導通になったバンドギャップ回路１３では、第１中間ノード３９及び第２中間ノード４１の電位は、通常動作時における定常状態に向けて変化していく。

【0043】

図３は、例示的なバイアス回路を示す回路図である。電圧検知回路１５は、前段回路５１と、反転回路５３と、出力回路５５を含む。

【0044】

電圧検知回路１５では、前段回路５１は、第１中間ノード３９及び第２中間ノード４１のいずれか一方のノード、図３では第２中間ノード４１からの信号を受ける反転器を含む。反転回路５３は、前段回路５１の出力からの信号を受ける反転器を含む。出力回路５５は、反転回路５３からの信号を受ける反転器を含む。

【0045】

反転回路５３は、電源電圧の起動時に、反転回路５３の入力に関係なく、スイッチ回路３１を導通させる信号（論理値：ハイ（Ｈ）又はロウ（Ｌ）の信号）を出力回路５５の出力に確実に提供できるプルダウン回路５２ｂを含む。プルダウン回路５２ｂは、前段回路５１の出力からの信号に応答して動作するトランジスタ５２ａの第２電流電極（Ｄ）と第２電源線２５（Ｖｓｓ）との間に接続された抵抗素子（５２ｂ）を含む。抵抗素子は、電源電圧の起動時に反転回路５３の入力に関係なく、出力回路５５にロウ信号を提供する。このロウ信号に応答して、出力回路５５は、スイッチ回路３１を導通させるＯＮ信号を生成できる。

【0046】

バンドギャップ回路１３は、スイッチ回路３１の導通に応答して、前段回路５１の入力にハイ信号を提供する。この信号に応答して、前段回路５１は、反転回路５３にロウ信号を提供する。この信号に応答して、反転回路５３は、プルダウン回路５２ｂに打ち勝って、出力回路５５にハイ信号を提供する。出力回路５５は、反転回路５３の出力の変化に応答して、スイッチ回路３１を非導通にするオフ信号Ｓ_ＯＦＦを生成する。

【0047】

図４は、バイアス回路を用いるレギュレータを概略的に示す図面である。

【0048】

レギュレータ１２は、本実施の形態に係るバイアス回路１１、及び電圧レギュレータ１４を含む。電圧レギュレータ１４は、バイアス回路１１のバンドギャップ回路１３の参照電圧出力２１に接続された参照入力１６ａを有する。電圧レギュレータ１４は、出力１６ｂに電源電圧ＶＤＤＬを提供する。

【0049】

図５は、図３及び図４に示された主要な電圧ノード（ＶＤＤＬ，ｂ１＿ｉｎ、ｐｏｗｅｒｕｐ、ｂｈ、ｂ１）の波形変化を示す。時刻ｔ０において、外部電源Ｖｄｄが立ち上がると、バイアス回路１１及び電圧レギュレータ１４が給電される。バイアス回路１１のバンドギャップ回路１３は、参照電圧出力２１に適切な参照電圧を生成していない。

【0050】

電圧検知回路１５の反転回路５３のプルダウン回路５２ｂの働きにより、出力回路５５は、電源電圧の立ち上がりに際して速やかに、出力に、スイッチ回路３１を導通させる信号ｐｏｗｅｒｕｐを生成する。スイッチ回路３１の導通により、バンドギャップ回路１３は起動される。

【0051】

時刻ｔ１においては、スイッチ回路３１のトランジスタ十分に導通する。スイッチ回路３１の導通に応答して、トランジスタ４５の制御電極（Ｇ）及び第２電流電極（Ｄ）に接続されたノードｂｈ（第１中間ノード３９）が、低くなる。

【0052】

時刻ｔ２において、電流ミラー回路３５による信号の伝搬により、ノードｂ１（第２中間ノード）は、電源電圧Ｖｄｄに近い電圧値に上昇する。ノードｂ１（第２中間ノード４１）の電圧上昇に応答して、前段回路５１の出力がロウ信号を生成する。

【0053】

時刻ｔ３において、このロウ信号に応答して、反転回路５３の出力（ｂ１＿ｉｎ）は、ハイ信号を生成する。出力回路５５は、反転回路５３の出力からの信号に応答して信号ｐｏｗｅｒｕｐを反転させる。反転された信号ｐｏｗｅｒｕｐに応答して、スイッチ回路３１が非導通になる。

【0054】

時刻ｔ３においてスイッチ回路３１が開くので、バイアス回路１１では、起動されたバンドギャップ回路１３は、バンドギャップ回路１３自身の安定状態（通常動作の状態）に向けて変化していく。時刻ｔ４において、バンドギャップ回路１３は安定状態に到達する。ノードｂｈは、電源電圧Ｖｄｄからｐ型電界効果トランジスタのしきい値Ｖ_ＴＰ程度の低い値に落ち着き、ノードｂ１は、ｎ型電界効果トランジスタのしきい値Ｖ_ＴＮ程度の値に落ち着く。

【0055】

図６（ａ）及び図６（ｂ）は、本実施形態に係るバイアス回路の実施例を示す図面である。

【0056】

図６（ａ）を参照すると、バイアス回路１１ａが示されている。

【0057】

バイアス回路１１ａでは、電圧検知回路１５ａは、前段回路５１ａ、反転回路５３ａ、及び出力回路５５ａを含む。前段回路５１ａは、バンドギャップ回路１３の第２中間ノード４１に接続されたトランジスタ５０ａを含み、トランジスタ５０ａは、負荷回路として動作するダイオード接続されたトランジスタ５０ｂに共有ノード５０ｃにおいて接続される。

【0058】

反転回路５３ａは、共有ノード５０ｃに接続されたトランジスタ５２ａを含み、トランジスタ５２ａは、負荷回路として動作する抵抗素子（５２ｂ）の一端と共有ノード５２ｃにおいて接続される。抵抗素子（５２ｂ）の他端は、第２電源線２５（Ｖｓｓ）に接続される。抵抗素子（５２ｂ）は、トランジスタ５２ａが非導通又は弱い電流能力のときに、プルダウン抵抗として動作する。

【0059】

出力回路５５ａは、共有ノード５２ｃに接続されたインバータ５４ａを含み、出力回路５５ａ出力は、スイッチ回路３１のトランジスタ３２ａの制御電極に接続される。トランジスタ３２ａは、バンドギャップ回路１３の第１中間ノード３９と第２電源線２５との間に接続される。

【0060】

具体的には、トランジスタ５２ａは、ダイオード接続されたトランジスタ５０ｂと電流ミラー回路を形成する。このミラー比に応じて、反転回路５３ａのトランジスタ５２ａに流れる電流を小さくでき、プルダウン抵抗に流れる電流を低減でき、またこの電流値及びプルダウン抵抗値は、インバータ５４ａのしきい値より高いハイレベルを生成することを容易にする。

【0061】

図６（ｂ）を参照すると、バイアス回路１１ｂが示されている。

【0062】

バイアス回路１１ｂでは、電圧検知回路１５ｂは、前段回路５１ｂ、反転回路５３ｂ、及び出力回路５５ｂを含む。前段回路５１ｂは、バンドギャップ回路１３の第１中間ノード３９に接続されたトランジスタ５０ｄを含み、トランジスタ５０ｄは、負荷回路として動作するダイオード接続されたトランジスタ５０ｅに共有ノード５０ｆにおいて接続される。

【0063】

反転回路５３ｂは、共有ノード５０ｆに接続されたトランジスタ５２ｄを含み、トランジスタ５２ｄは、負荷回路として動作する抵抗素子（５２ｅ）の一端と共有ノード５２ｆにおいて接続される。抵抗素子（５２ｅ）の他端は、第１電源線２３（Ｖｄｄ）に接続される。抵抗素子（５２ｅ）は、トランジスタ５２ｄが非導通又は弱い電流能力のときに、プルアップ抵抗として動作する。

【0064】

出力回路５５ａは、共有ノード５２ｆに接続されたインバータ５４ｂを含み、出力回路５５ａ出力は、スイッチ回路３１のトランジスタ３２ｂの制御電極に接続される。トランジスタ３２ｂは、バンドギャップ回路１３の第２中間ノード４１と第１電源線２３との間に接続される。

【0065】

具体的には、トランジスタ５２ｄは、ダイオード接続されたトランジスタ５０ｅと電流ミラー回路を形成する。このミラー比に応じて、反転回路５３ｂのトランジスタ５２ｄに流れる電流を小さくでき、プルアップ抵抗に流れる電流を低減でき、またこの電流値及びプルアップ抵抗値は、インバータ５４ａのしきい値より低いロウレベルを生成することを容易にする。

【0066】

プルダウン抵抗又はプルアップ抵抗を利用する回路は、起動期間に、当該回路の出力が抵抗体（プルダウン抵抗又はプルアップ抵抗）を介して第１電源線２３又は第２電源線２５のいずれかに接続される。プルダウン抵抗及びプルアップ抵抗を利用すると、起動時に、電圧検知回路１５ｂ内のある回路ノードが、確実に第２電源線２５の電位に近い値又は第１電源線２３の電位に近い値に設定される。プルダウン抵抗又はプルアップ抵抗を利用する回路は、出力回路５５ａの直前段に配置されることがよい。

【0067】

出力回路５５ａ、５５ｂは、プルダウン抵抗又はプルアップ抵抗を利用する回路の後段に接続される。出力回路５５ａ、５５ｂは、スイッチ回路３１のトランジスタ３２ａ又は３２ｂのいずれかの使用、及び第１中間ノード３９又は第２中間ノード４１のいずれかからの入力に応じて、反転回路から非反転回路に置き換えられることができる。また、前段回路５１ａ、５１ｂは、プルダウン抵抗又はプルアップ抵抗を利用する回路の前段に接続される。前段回路５１ａ、５１ｂは、スイッチ回路３１のトランジスタ３２ａ又は３２ｂのいずれかの使用、及び第１中間ノード３９又は第２中間ノード４１のいずれかからの入力に応じて、反転回路から非反転回路に置き換えられることができる。

【0068】

これまでの説明から理解されるように、電圧検知回路１５（１５ａ、１５ｂ）は、スイッチ回路３１のトランジスタ３２ａ又は３２ｂのいずれかの使用、及び第１中間ノード３９又は第２中間ノード４１のいずれかからの入力に応じて、変更されることができる。

【0069】

図７（ａ）及び図７（ｂ）は、本実施形態に係るバイアス回路の実施例を示す図面である。

【0070】

図７（ａ）を参照すると、バイアス回路１１ｃが示されている。

【0071】

バイアス回路１１ｃでは、電圧検知回路１５ｃは、前段回路５１ａ、反転回路５３ｃ、及び出力回路５５ａを含む。

【0072】

反転回路５３ｃは、共有ノード５０ｃに接続されたトランジスタ５２ａを含み、トランジスタ５２ａは、共有ノード５２ｃにおいて負荷回路（５２ｂ）と接続される。反転回路５３ｃは、さらに、共有ノード５２ｃに接続された第１キャパシタ５２ｇ及び第２キャパシタ５２ｈ（直列キャパシタにより電源電圧を分圧する回路）を含み、第１キャパシタ５２ｇは、第１電源線２３と共有ノード５２ｃとの間に接続されると共に、第２キャパシタ５２ｈは、第２電源線２５と共有ノード５２ｃとの間に接続される。第２キャパシタ５２ｈのキャパシタンスは第１キャパシタ５２ｇのキャパシタンスに比べて非常に大きく、このキャパシタンス比により、起動時には、共有ノード５２ｃの電位は、一時的に、第２電源線２５の電位に近くなる。

【0073】

図７（ｂ）を参照すると、バイアス回路１１ｄが示されている。

【0074】

バイアス回路１１ｄでは、電圧検知回路１５ｄは、前段回路５１ｂ、反転回路５３ｄ、及び出力回路５５ｂを含む。

【0075】

反転回路５３ｄは、共有ノード５０ｆに接続されたトランジスタ５２ｄを含み、トランジスタ５２ｄは、共有ノード５２ｆにおいて負荷回路（５２ｅ）と接続される。反転回路５３ｄは、さらに、共有ノード５２ｆに接続された第１キャパシタ５２ｉ及び第２キャパシタ５２ｊ（直列キャパシタにより電源電圧を分圧する回路）を含み、第１キャパシタ５２ｉは、第１電源線２３と共有ノード５２ｆとの間に接続されると共に、第２キャパシタ５２ｊは、第２電源線２５と共有ノード５２ｃとの間に接続される。第１キャパシタ５２ｉのキャパシタンスは第２キャパシタ５２ｊのキャパシタンスに比べて非常に大きく、このキャパシタンス比により、起動時には、共有ノード５２ｆの電位は、一時的に、第１電源線２３の電位に近くなる。

【0076】

これまでの説明から理解されるように、スイッチ回路３１は、第１中間ノード３９又は第２中間ノード４１に接続されることができる。第１中間ノード３９に接続されるスイッチ回路３１は、その導通に応答して第１中間ノード３９を第２電源線２５の電位に近づけ、第２中間ノード４１に接続されるスイッチ回路３１は、その導通に応答して第２中間ノード４１を第１電源線２３の電位に近づける。

【0077】

また、電圧検知回路１５の入力は、バンドギャップ回路１３の第１中間ノード３９又は第２中間ノード４１に接続されることができる。

【0078】

具体的には、変化の形態は、以下になる。

【0079】

形態１
スイッチ回路３１が第１中間ノード３９に接続されると共に電圧検知回路１５が第２中間ノード４１に接続される場合、電圧検知回路１５は、入力値に対して出力値を反転させる反転器として構成される。

【0080】

形態２
スイッチ回路３１が第２中間ノード４１に接続されると共に電圧検知回路１５が第１中間ノード３９に接続される場合、電圧検知回路１５は、入力値に対して出力値を反転させる反転器として構成される。

【0081】

形態３
スイッチ回路３１及び電圧検知回路１５の入力が第２中間ノード４１に接続される場合、電圧検知回路１５は、入力値に対して出力値を反転させない非反転器として構成される。

【0082】

形態４
スイッチ回路３１及び電圧検知回路１５の入力が第１中間ノード３９に接続される場合、電圧検知回路１５は、入力値に対して出力値を反転させない非反転器として構成される。

【0083】

図１に示されるように、電圧検知回路１５は、前段回路５１、反転回路５３、及び出力回路５５を含む。前段回路５１は、バンドギャップ回路１３に接続され反転回路５３の前置される回路を含み、出力回路５５は、スイッチ回路３１に接続され反転回路５３の後置される回路を含む。

【0084】

図６（ａ）から図７（ｂ）に示されるように、電圧検知回路１５は、プルアップ抵抗、プルダウン抵抗、又は直列キャパシタによる電圧分圧回路を含み、これらは、反転回路５３の一部として提供される。

【0085】

電圧検知回路１５が反転器として動作する回路では、前段回路５１は反転器であり、出力回路５５は反転器である。或いは、前段回路５１は非反転器であり、出力回路５５は非反転器である。

【0086】

電圧検知回路１５が非反転器として動作する回路では、前段回路５１は非反転器であり、出力回路５５は反転器である。或いは、前段回路５１は反転器であり、出力回路５５は非反転器である。

【0087】

本実施の形態に係るバイアス回路１１は、例えば電圧レギュレータ１４に適用されることができ、またこれに限定されることなく、基準電圧を必要とする回路に適用されることができる。

【0088】

図８（ａ）、図８（ｂ）及び図８（ｃ）は、本実施の形態に係るレギュレータ回路を示す図面である。

【0089】

図８（ａ）を参照すると、レギュレータ回路１４ａは、誤差増幅回路６１ａ、出力トランジスタ６１ｂ、基準電圧生成回路６１ｃ、及び電圧分割回路６１ｄを含む。レギュレータ回路１４ａは、出力ＶＤＤＬに制御された電圧を提供する。電圧分割回路６１ｄは、出力ＶＤＤＬに接続されて、出力ＶＤＤＬの分圧電圧（帰還電圧）を生成する。誤差増幅回路６１ａは、基準電圧生成回路６１ｃからの基準電圧及び電圧分割回路６１ｄからの帰還電圧を受けて、出力トランジスタ６１ｂを制御する信号を生成する。本実施形態に係るバイアス回路１１は、例えば基準電圧生成回路６１ｃに含まれることができる。

【0090】

図８（ｂ）を参照すると、レギュレータ回路１４ｂは、誤差増幅回路６１ａがボルテージフォロアーとして提供されている。本実施形態に係るバイアス回路１１は、例えば誤差増幅回路６１ａの演算増幅器に接続されることができる。

【0091】

図８（ｃ）を参照すると、レギュレータ回路１４ｃは、基準電圧生成回路６１ｆ及び差動増幅回路６１ｇを含む。差動増幅回路６１ｇは、基準電圧生成回路６１ｆからの基準電圧及び電圧分割回路６１ｄからの帰還電圧を受けて、出力トランジスタ６１ｂを制御する信号を生成する。本実施形態に係るバイアス回路１１は、例えば差動増幅回路６１ｇの電流源トランジスタにバイアス電圧を提供する。差動増幅回路６１ｇは、電流ミラー回路を構成する負荷のトランジスタ６０ａ、６０ｂと、基準電圧生成回路６１ｆの基準電圧及び電圧分割回路６１ｄの帰還電圧をそれぞれ受ける入力トランジスタ６０ｃ、６０ｄと、電流源のトランジスタ６０ｅを含む。トランジスタ６０ｅは、バイアス回路１１の出力に接続されて定電流源を構成する。入力トランジスタ６０ｃ、６０ｄは、共にトランジスタ６０ｅの電流を流し、電流ミラー回路のトランジスタ６０ａ、６０ｂに接続される。

【0092】

以上説明したように、本実施の形態によれば、バンドギャップ回路の起動を可能にするバイアス回路、及びこのバイアス回路を含む電圧レギュレータを提供できる。

【0093】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0094】

１１、１１ａ、１１ｂ、１１ｃ、１１ｄ・・・バイアス回路、１２・・・レギュレータ、１３・・・バンドギャップ回路、１４、１４ａ、１４ｂ、１４ｃ・・・レギュレータ回路、１５、１５ａ、１５ｂ、１５ｃ、１５ｄ・・・電圧検知回路、１６ａ・・・参照入力、１６ｂ・・・出力、１７・・・第１電流ブランチ、１９・・・第２電流ブランチ、２１・・・参照電圧出力、２３・・・第１電源線、２５・・・第２電源線、２７・・・出力、２９・・・入力、３１・・・スイッチ回路、３２ａ、３２ｂ・・・トランジスタ、３３・・・スイッチ制御回路、３５・・・第１電流ミラー回路、３５ａ・・・矢印、３７・・・第２電流ミラー回路、３７ａ・・・矢印、３９・・・第１中間ノード、４１・・・第２中間ノード、４３・・・回路素子、４５、４６、４７、４８、５０ａ、５０ｂ、５０ｄ、５０ｅ、５２ａ、５２ｄ・・・トランジスタ、５０ｃ、５０ｆ、５２ｃ、５２ｆ・・・共有ノード、５１、５１ａ、５１ｂ・・・前段回路、５２ｂ・・・プルダウン回路、５２ｇ、５２ｈ、５２ｉ、５２ｊ・・・キャパシタ、５３、５３ａ、５３ｂ、５３ｃ、５３ｄ・・・反転回路、５４ａ、５４ｂ・・・インバータ、５５、５５ａ、５５ｂ・・・出力回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】