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特開2024-52424半導体装置、半導体記憶回路、半導体記憶装置、半導体記憶回路を検査する方法、半導体記憶装置を製造する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024052424
(43)【公開日】2024-04-11
(54)【発明の名称】半導体装置、半導体記憶回路、半導体記憶装置、半導体記憶回路を検査する方法、半導体記憶装置を製造する方法
(51)【国際特許分類】
H01L 21/822 20060101AFI20240404BHJP
G01R 31/28 20060101ALI20240404BHJP
G11C 29/02 20060101ALI20240404BHJP
【ＦＩ】
H01L27/04 V
H01L27/04 D
H01L27/04 T
G01R31/28 B
G11C29/02 170
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022159126
(22)【出願日】2022-09-30
(71)【出願人】
【識別番号】320012037
【氏名又は名称】ラピステクノロジー株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】宮崎 浩一
【テーマコード（参考）】
2G132
5F038
5L206
【Ｆターム（参考）】
2G132AA08
2G132AB08
2G132AD01
5F038AV17
5F038AV18
5F038CD02
5F038CD14
5F038DT08
5F038DT18
5F038EZ20
5L206AA01
5L206EE08
(57)【要約】
【課題】安定な電圧及び所望のキャパシタンスを内部電源線に提供できる半導体装置を提供する。
【解決手段】半導体装置１１は、基準電位線と電源線との間に並列に接続され、各々が直列に接続されたスイッチ及びキャパシタを含むキャパシタ回路１５と、キャパシタ回路１５に対応付けられたそれぞれの選択信号を生成する選択制御回路１７と、選択信号に応答して選択されたキャパシタ回路１５のうちの一つが通常動作モードにおいて基準電位線に接続されるべきか否かを示す判定信号を基準電位線のモニタ結果に基づいて生成すると共に基準電位線に接続されたモニタ回路１９と、前記判定信号の値に従ってキャパシタ回路１５の少なくとも一つに基準電位線を介して選択的に接続される回路を備える。
【選択図】図１
【解決手段】半導体装置１１は、基準電位線と電源線との間に並列に接続され、各々が直列に接続されたスイッチ及びキャパシタを含むキャパシタ回路１５と、キャパシタ回路１５に対応付けられたそれぞれの選択信号を生成する選択制御回路１７と、選択信号に応答して選択されたキャパシタ回路１５のうちの一つが通常動作モードにおいて基準電位線に接続されるべきか否かを示す判定信号を基準電位線のモニタ結果に基づいて生成すると共に基準電位線に接続されたモニタ回路１９と、前記判定信号の値に従ってキャパシタ回路１５の少なくとも一つに基準電位線を介して選択的に接続される回路を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
基準電位線と第１電源線との間に並列に接続され、各々が直列に接続されたスイッチ及びキャパシタを含む複数のキャパシタ回路と、
前記キャパシタ回路のそれぞれに対応付けられた複数の選択信号を生成するように構成された選択制御回路と、
前記基準電位線に接続されたモニタ回路であって、前記選択信号の各々に応答して選択された前記キャパシタ回路のうちの一つが通常動作モードにおいて前記基準電位線に接続されるべきか否か、を示す判定信号を当該選択信号の選択期間における前記基準電位線に係るモニタ結果に基づいて生成するように構成される、モニタ回路と、
前記判定信号の値に従って前記キャパシタ回路の少なくとも一つに前記基準電位線を介して前記通常動作モードにおいて選択的に接続される回路と、
を備える半導体装置。
前記キャパシタ回路のそれぞれに対応付けられた複数の選択信号を生成するように構成された選択制御回路と、
前記基準電位線に接続されたモニタ回路であって、前記選択信号の各々に応答して選択された前記キャパシタ回路のうちの一つが通常動作モードにおいて前記基準電位線に接続されるべきか否か、を示す判定信号を当該選択信号の選択期間における前記基準電位線に係るモニタ結果に基づいて生成するように構成される、モニタ回路と、
前記判定信号の値に従って前記キャパシタ回路の少なくとも一つに前記基準電位線を介して前記通常動作モードにおいて選択的に接続される回路と、
を備える半導体装置。
【請求項2】
前記通常動作モードと異なるプログラムモードにおいて、選択された前記キャパシタ回路に対応する電子フューズに前記判定信号の値を電気的に書き込むための書込制御信号を生成するように構成されたプログラム制御回路をさらに備え、
前記回路は、前記電子フューズの記憶内容に従って前記キャパシタ回路の少なくとも一つに前記基準電位線を介して前記通常動作モードにおいて選択的に接続される、
請求項１に記載された半導体装置。
前記回路は、前記電子フューズの記憶内容に従って前記キャパシタ回路の少なくとも一つに前記基準電位線を介して前記通常動作モードにおいて選択的に接続される、
請求項１に記載された半導体装置。
【請求項3】
前記プログラムモード及び前記通常動作モードと異なる設定モードにおいて、前記電子フューズから読み出した値を表す読出信号を生成すると共に前記読出信号を前記キャパシタ回路に提供するように構成された読出回路をさらに備え、
前記読出信号は、読み出された前記電子フューズに対応する前記キャパシタ回路の前記スイッチの開閉を規定する、
請求項２に記載された半導体装置。
前記読出信号は、読み出された前記電子フューズに対応する前記キャパシタ回路の前記スイッチの開閉を規定する、
請求項２に記載された半導体装置。
【請求項4】
前記キャパシタ回路の少なくとも一つは、前記スイッチ及び前記キャパシタの共有ノードに接続された一電極と、電圧生成回路に接続された他電極とを含む第２スイッチを更に含み、
前記第２スイッチは、前記プログラムモード及び前記通常動作モードと異なる電圧印加モードにおいて前記選択制御回路からの第２選択信号に応答して前記キャパシタに前記電圧生成回路からの電圧を印加するように構成される、
請求項２に記載された半導体装置。
前記第２スイッチは、前記プログラムモード及び前記通常動作モードと異なる電圧印加モードにおいて前記選択制御回路からの第２選択信号に応答して前記キャパシタに前記電圧生成回路からの電圧を印加するように構成される、
請求項２に記載された半導体装置。
【請求項5】
前記キャパシタ回路の少なくとも一つは、当該キャパシタ回路における前記スイッチ及び前記キャパシタの共有ノードに接続された一電極と、前記基準電位線と異なる第２基準電位線に接続された他電極とを含む第３スイッチを更に含む、
請求項１又は請求項４に記載された半導体装置。
請求項１又は請求項４に記載された半導体装置。
【請求項6】
前記キャパシタは、金属－絶縁膜－半導体キャパシタ構造、又は金属－絶縁膜－金属キャパシタ構造を含む、
請求項１に記載された半導体装置。
請求項１に記載された半導体装置。
【請求項7】
前記回路は、当該半導体装置と一緒に集積される内蔵された電圧レギュレータ回路を含む、
請求項２に記載された半導体装置。
請求項２に記載された半導体装置。
【請求項8】
請求項７に記載された半導体装置と、
前記半導体装置の前記回路に接続された半導体メモリ回路と、
を備え、
前記電圧レギュレータ回路は、前記半導体メモリ回路に電源供給するように構成される、
半導体記憶回路。
前記半導体装置の前記回路に接続された半導体メモリ回路と、
を備え、
前記電圧レギュレータ回路は、前記半導体メモリ回路に電源供給するように構成される、
半導体記憶回路。
【請求項9】
前記半導体メモリ回路は、ダイナミックランダムアクセスメモリ素子を含む、
請求項８に記載された半導体記憶回路。
請求項８に記載された半導体記憶回路。
【請求項10】
請求項８又は請求項９に記載された半導体記憶回路と、
前記半導体記憶回路の前記プログラム制御回路に接続され前記電子フューズを含む電子フューズ装置と、
を備える、半導体記憶装置。
前記半導体記憶回路の前記プログラム制御回路に接続され前記電子フューズを含む電子フューズ装置と、
を備える、半導体記憶装置。
【請求項11】
請求項８又は請求項９に記載された半導体記憶回路を準備することと、
前記キャパシタ回路のうちの一つを選択して前記基準電位線に接続することと、
選択された前記キャパシタ回路に前記モニタ回路を前記基準電位線を介して接続して、選択された前記キャパシタ回路が前記通常動作モードにおいて前記基準電位線に接続されるべきか否か、を前記モニタ回路を用いて判定して、判定結果を生成することと、
前記判定結果を前記プログラム制御回路に提供することと、
を備える、半導体記憶回路を検査する方法。
前記キャパシタ回路のうちの一つを選択して前記基準電位線に接続することと、
選択された前記キャパシタ回路に前記モニタ回路を前記基準電位線を介して接続して、選択された前記キャパシタ回路が前記通常動作モードにおいて前記基準電位線に接続されるべきか否か、を前記モニタ回路を用いて判定して、判定結果を生成することと、
前記判定結果を前記プログラム制御回路に提供することと、
を備える、半導体記憶回路を検査する方法。
【請求項12】
前記キャパシタ回路のうちの１つを選択して前記基準電位線に接続することに先立って、前記キャパシタ回路のうちの少なくとも一つを選択して、選択された前記キャパシタ回路に電圧を印加することをさらに備える、
請求項１１に記載された半導体記憶回路を検査する方法。
請求項１１に記載された半導体記憶回路を検査する方法。
【請求項13】
請求項１０に記載された半導体記憶装置を準備することと、
前記キャパシタ回路のうちの１つを選択して前記基準電位線に接続することと、
選択された前記キャパシタ回路に前記モニタ回路を前記基準電位線を介して接続して、選択された前記キャパシタ回路が前記通常動作モードにおいて前記基準電位線に接続されるべきか否か、を前記モニタ回路を用いて判定して、判定結果を生成することと、
前記判定結果を前記プログラム制御回路に提供することと、
前記プログラム制御回路を用いて前記電子フューズ装置に前記判定結果の値を書き込むことと、
を備える半導体記憶装置を製造する方法。
前記キャパシタ回路のうちの１つを選択して前記基準電位線に接続することと、
選択された前記キャパシタ回路に前記モニタ回路を前記基準電位線を介して接続して、選択された前記キャパシタ回路が前記通常動作モードにおいて前記基準電位線に接続されるべきか否か、を前記モニタ回路を用いて判定して、判定結果を生成することと、
前記判定結果を前記プログラム制御回路に提供することと、
前記プログラム制御回路を用いて前記電子フューズ装置に前記判定結果の値を書き込むことと、
を備える半導体記憶装置を製造する方法。
【請求項14】
前記半導体記憶装置の前記電子フューズ装置に格納された値に基づいて前記キャパシタ回路の少なくとも一つを前記基準電位線に接続することをさらに備える、請求項１３に記載された半導体記憶装置を製造する方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体記憶回路、半導体記憶装置、半導体記憶回路を検査する方法、及び半導体記憶装置を製造する方法に関する。
【背景技術】
【0002】
特許文献１は、電圧安定化のための複数のキャパシタを含む半導体集積回路において、高電位電源ラインと低電位電源ラインとの間に接続されたキャパシタの不良の有無を検出すると共に検出結果に基づき半導体集積回路を救済する技術を開示する。特許文献１は、半導体集積回路の救済のために、メタルフューズを溶断する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平７－１６１７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
背景技術では、半導体集積回路は、電源ライン間に接続された複数のキャパシタを備える。キャパシタの一端は、それぞれのメタルフューズの一端に接続されると共に、キャパシタの他端は、低電位電源ラインに接続される。メタルフューズの他端は、加速試験用の電源供給ラインに接続される。複数のキャパシタのうちに不良のキャパシタがある場合、不良キャパシタに接続されたメタルフューズを溶断させる。
【0005】
しかしながら、背景技術の半導体集積回路は、メタルフューズの溶断により不良キャパシタを除外することのみを教示する。この除外により、半導体集積回路には、より少ない数の使用可能なキャパシタが残される。
【0006】
本発明は、安定な電圧及び所望のキャパシタンスを内部電源線に提供することができる、半導体装置、半導体記憶回路、半導体記憶装置、半導体記憶回路を検査する方法、及び半導体記憶装置を作製する方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の第１側面に係る半導体装置は、基準電位線と第１電源線との間に並列に接続され、各々が直列に接続されたスイッチ及びキャパシタを含む複数のキャパシタ回路と、前記キャパシタ回路のそれぞれを選択する複数の選択信号を生成するように構成された選択制御回路と、前記基準電位線に接続され、前記選択信号の各々に応答して、当該選択信号の期間において前記基準電位線のモニタ結果に基づいて選択された当該キャパシタ回路が通常動作モードにおいて前記基準電位線に接続されるべきか否かを示す判定信号を生成するように構成されたモニタ回路と、前記判定信号の値に従って前記キャパシタ回路の少なくとも一つに前記基準電位線を介して選択的に接続される回路と、を備える。
【0008】
本発明の第２側面に係る半導体記憶回路は、第１側面に係る半導体装置と、前記半導体装置の前記回路に接続された半導体メモリ回路とを備える。
【0009】
本発明の第３側面に係る半導体記憶装置は、第２側面に係る半導体記憶回路と、前記半導体記憶回路の前記プログラム制御回路に接続された電子フューズ装置とを備える。
【0010】
本発明の第４側面に係る半導体記憶回路を検査する方法は、第２側面に係る半導体記憶回路を準備することと、前記キャパシタ回路のうちの一つを選択して前記基準電位線に接続することと、選択された前記キャパシタ回路からの前記基準電位線の電位に基づき、選択された前記キャパシタ回路を判定すると共に前記判定信号を生成することと、前記判定信号を前記プログラム制御回路に提供することと、を備える。
【0011】
本発明の第５側面に係る半導体記憶装置を製造する方法は、第３側面に係る半導体記憶装置を準備することと、前記キャパシタ回路のうちの一つを選択して前記基準電位線に接続することと、選択された前記キャパシタ回路からの前記基準電位線の電位に基づき、選択された前記キャパシタ回路を判定すると共に前記判定信号を生成することと、前記判定信号を前記プログラム制御回路に提供することと、前記プログラム制御回路を用いて電子フューズ装置に前記判定信号の値を書き込むことと、を備える。
【発明の効果】
【0012】
上記の側面によれば、半導体装置、半導体記憶回路、半導体記憶装置、半導体記憶回路を検査する方法、及び半導体記憶装置を作製する方法が安定な電圧及び所望のキャパシタンスを内部電源線に提供することを可能にする。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、図面を参照して本発明を実施するための各実施の形態について説明する。同一及類似のものには、同一又は類似の符号を付して、複写的な重複的な記述を省略する。
【0015】
図１は、本実施形態に係る半導体装置、半導体集積回路、半導体記憶回路、及び半導体記憶装置を概略的に示す図面である。図２（ａ）、図２（ｂ）、図２（ｃ）、及び図２（ｄ）は、キャパシタ回路の例示的な構造を示す図面である。
【0016】
図１を参照すると、半導体装置１１、半導体集積回路１２、半導体記憶回路１３、及び半導体記憶装置１４は、複数のキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）、選択制御回路１７、モニタ回路１９、及びプログラム制御回路２１を含む。必要な場合には、半導体装置１１は、電子フューズ装置３１と一緒に集積されることができ、或いは半導体装置１１、半導体集積回路１２、及び半導体記憶回路１３は、電極２２ａ、２２ｂ（例えばパッド電極）を介して別体の電子フューズ装置３１に接続されることができる。
【0017】
キャパシタ回路１５は、基準電位線２５（基準電圧ＶＲＥＦ）と第１電源線Ｖｓｓとの間に並列に接続される。選択制御回路１７は、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）のそれぞれを選択する複数の選択信号ＳＳＥＬ（ＳＳＥＬ１、ＳＳＥＬ２、ＳＳＥＬ３）を生成するように構成される。モニタ回路１９は、基準電位線２５に接続されて、選択信号ＳＳＥＬ（ＳＳＥＬ１、ＳＳＥＬ２、ＳＳＥＬ３）の各々に応答して当該選択信号（ＳＳＥＬ１、ＳＳＥＬ２、ＳＳＥＬ３のいずれか）の選択期間における基準電位線２５の電圧又は電流のモニタ結果に基づいて、判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）を生成するように構成される。判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３の各々）は、選択された当該キャパシタ回路（１５ａ、１５ｂ、１５ｃのいずれか）が通常動作モードにおいて基準電位線２５に接続されるべきか否か、を示す。プログラム制御回路２１は、通常動作モードと異なるプログラムモードにおいて、電子フューズ装置３１に判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）の値を電気的に書き込むための書込制御信号ＳＷＲＴ（ＳＷＲＴ１、ＳＷＲＴ２、ＳＷＲＴ３）を生成するように構成される。電子フューズ装置３１は、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）のそれぞれに対応付けられた電子フューズ（３１ａ、３１ｂ、３１ｃ）を含む。
【0018】
半導体装置１１、半導体集積回路１２、半導体記憶回路１３、及び半導体記憶装置１４は、更に、回路２３を含むことができる。回路２３は、基準電位線２５に接続されている。具体的には、回路２３は、通常モードにおいて、電子フューズ（３１ａ、３１ｂ、３１ｃ）の記憶内容に従って選択的にキャパシタ回路（１５ａ、１５ｂ、１５ｃ）の少なくとも１つに基準電位線２５を介して接続される。
【0019】
回路２３は、内蔵された電圧レギュレータ回路、又は内蔵された電圧レギュレータ回路の一部分を含むことができる。この電圧レギュレータ回路は、通常モードにおいて基準電位線２５の基準電圧ＶＲＥＦを受けて動作するように構成される。或いは、電圧レギュレータ回路それ自身が、基準電圧ＶＲＥＦを提供することができる。
【0020】
半導体記憶回路１３は、半導体装置１１及び半導体メモリ回路３９を含むことができる。例示的な半導体メモリ回路３９は、半導体装置１１の回路２３に接続されて、回路２３、例えば電圧レギュレータ回路からの電源供給を受けることができる。半導体記憶回路１３によれば、基準電位線２５に所望のキャパシタンスを提供して、半導体装置１１の回路２３に接続された半導体メモリ回路３９の動作を安定にできる。
【0021】
半導体メモリ回路３９は、メモリセル３９ａのアレイ３９ｂを含むことができる。メモリセル３９ａは、例えばダイナミックランダムアクセスメモリ素子を含む。半導体記憶回路１３によれば、基準電位線２５に所望のキャパシタンスを提供して、ダイナミックランダムアクセスメモリ素子を含む半導体メモリ回路３９の動作を安定にできる。
【0022】
半導体記憶装置１４は、半導体記憶回路１３及び電子フューズ装置３１を含むことができる。電子フューズ装置３１は、半導体記憶回路１３のプログラム制御回路２１に接続される。電子フューズ装置３１は、プログラムモードにおいて、プログラム制御回路２１によって生成されたプログラム制御信号を受けて、またプログラム制御信号に従って電子フューズ（３１ａ、３１ｂ、３１ｃ）の記憶内容を変更し又は更新する。
【0023】
半導体記憶装置１４によれば、電子フューズ装置３１は、半導体記憶回路１３のキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の各々のための値を格納する。これに従って、半導体記憶装置１４は、電圧レギュレータ回路（２３）に接続される基準電位線２５に所望のキャパシタンスを提供できる。具体的には、半導体記憶装置１４は、半導体記憶回路１３に接続された電子フューズ（３１ａ、３１ｂ、３１ｃ）に格納された値に基づき所望のキャパシタンスを基準電位線２５に提供して、半導体記憶回路１３の半導体メモリ回路３９の動作を安定にできる。
【0024】
半導体装置１１、半導体集積回路１２、半導体記憶回路１３、及び半導体記憶装置１４によれば、キャパシタ回路１５は、直列に接続されたキャパシタ及びスイッチを含む複数のキャパシタ回路（１５ａ、１５ｂ、１５ｃ）を含み、個々のキャパシタ回路（１５ａ、１５ｂ、１５ｃ）のキャパシタ１６ｂは、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）内のスイッチ１６ａの開閉に応じて基準電位線２５へ接続され又は切り離される。回路２３は、電子フューズ装置３１（３１ａ、３１ｂ、３１ｃ）の記憶内容に従って特定される１又は複数のキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）に基準電位線２５を介して選択的に接続される。キャパシタ１６ｂの接続又は切り離しは、プログラム済みの電子フューズ（３１ａ、３１ｂ、３１ｃ）の記憶内容によって規定される。
【0025】
半導体装置１１、半導体集積回路１２、半導体記憶回路１３、及び半導体記憶装置１４は、読出回路２９を更に含むことができる。
【0026】
読出回路２９は、プログラムモード及び通常動作モードと異なる設定モードにおいて、電子フューズ装置３１を読み出して読出信号ＳＲＤ（ＳＲＤ１、ＳＲＤ２、ＳＲＤ３）を生成すると共に読出信号ＳＲＤ（ＳＲＤ１、ＳＲＤ２、ＳＲＤ３）をキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）に提供するように構成される。具体的には、読出回路２９は、設定モードにおいて、電子フューズ装置３１に読出命令を送信する。この読出命令に応答して、電子フューズ装置３１の制御回路３２は、読出命令によって特定されたアドレス又は全ての電子フューズ（３１ａ、３１ｂ、３１ｃ）の記憶内容を読み出して、返答信号を読出回路２９に送信する。読出回路２９は、返答信号に示された電子フューズ（３１ａ、３１ｂ、３１ｃ）の記憶内容から読出信号ＳＲＤ（ＳＲＤ１、ＳＲＤ２、ＳＲＤ３の各々）を生成する。
【0027】
本実施例では、読出信号ＳＲＤ（ＳＲＤ１、ＳＲＤ２、ＳＲＤ３）は、選択制御回路１７を介してキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）に供給される。読出信号ＳＲＤ（ＳＲＤ１、ＳＲＤ２、ＳＲＤ３）は、読み出された電子フューズ（３１ａ、３１ｂ、３１ｃ）に対応するキャパシタ回路（１５ａ、１５ｂ、１５ｃのいずれか）のスイッチ１６ａの導通／非導通を規定する。読出信号ＳＲＤ（ＳＲＤ１、ＳＲＤ２、ＳＲＤ３）は、通常モードにおいて、電子フューズ装置３１の電子フューズ（３１ａ、３１ｂ、３１ｃ）の値を保持するためにラッチ回路といった保持回路２８ａ、２８ｂ、２８ｃを備えることができる。例示的な読出回路２９は、保持回路２８ａ、２８ｂ、２８ｃを含む。保持回路２８ａ、２８ｂ、２８ｃは、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）内に設けられることができる。
【0028】
半導体装置１１、半導体集積回路１２、半導体記憶回路１３、及び半導体記憶装置１４は、基準電位線２５に基準電位ＶＲＥＦ（例えば、テスト用の基準電圧）を提供する基準電圧回路３３を更に含むことができる。或いは、基準電圧回路３３は、設定モード（必要な場合には、通常動作モード）において、基準電位線２５に基準電位ＶＲＥＦを提供する。この基準電位ＶＲＥＦは、以下に説明されるように、モニタ回路１９によって判定されることができる。必要な場合には、半導体装置１１、半導体集積回路１２、半導体記憶回路１３、及び半導体記憶装置１４は基準電圧回路３３を含むことなく、基準電位ＶＲＥＦは、回路２３、例えば電圧レギュレータ回路から供給されることができる。
【0029】
例示的なモニタ回路１９は、以下のように動作するように構成される。具体的には、モニタ回路１９は、選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）が基準電位線２５に接続されている期間において、基準電位線２５の電位が、第１状態、及び第１状態と異なる第２状態のいずれかにあるか、を判定する。モニタ回路１９の典型的な動作では、第１状態は、選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）が使用に適切な状態であることを表し、例えば、基準電位線２５の電位がモニタ回路１９による測定によって基準電位ＶＲＥＦ以上（より詳細には（ＶＲＥＦ－△Ｖ）以上、ここで△Ｖ（判定のためのマージン））であることである。第２状態は、選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）が使用に不適な状態にあることを表し、例えば、基準電位ＶＲＥＦ未満（より詳細には（ＶＲＥＦ－△Ｖ）未満）である。
【0030】
例示的なモニタ回路１９は、例えばコンパレータ１９ａと、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の選択と同期して基準電位線２５をコンパレータ１９ａの入力に接続するスイッチ１９ｂとを含むことができる。コンパレータ１９ａは、比較用の基準電圧（ＶＲＥＦ、又はＶＲＥＦ－△Ｖ）を生成する電圧生成回路を含むことができる。モニタ回路１９は、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の選択と同期して、判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）を生成する。この実施例では、コンパレータ１９ａは、選択された選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）が、基準電圧回路３３によって基準電位線２５に印加された基準電位ＶＲＥＦを保持できるか否か、を判定する
【0031】
例示的な別のモニタ回路１９は、当該モニタ回路１９に流れる電流の大きさに基づき、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の選択と同期して、判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）を生成する。この実施例では、このモニタ回路１９は、例えばモニタ回路１９内の電流ミラー回路を介して選択された選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）に流れる電流（例えば、リーク電流）を検知することができる。この電流の大きさは、モニタ回路１９内の負荷回路を用いて電圧に変換されて、この電圧は、コンパレータに与えられる。コンパレータの出力は、選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）が第１状態又は第２状態のいずれであるか、を示す判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）を生成する。
【0032】
モニタ回路１９からの判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）及び／又はリーク電流の値は、モニタ回路１９に接続された電極２０（例えばパッド電極）を介して、テスターといった外部装置に提供されることができる。
【0033】
電子フューズ装置３１に記憶されるべき値は、以下のように特定される。モニタ回路１９は、キャパシタ回路毎（１５ａ、１５ｂ、１５ｃ）の選択に応答して基準電位線２５に生じる電圧の大きさを判定して、判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）を生成する。プログラム制御回路２１は、選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）に対応する電子フューズ（３１ａ、３１ｂ、３１ｃ）に判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）の値を電気的に書き込む。
【0034】
具体的には、選択制御回路１７は、プログラムモードにおいてプログラム制御回路２１に書込制御信号ＳＰＳＥＬ（ＳＰＳＥＬ１、ＳＰＳＥＬ２、ＳＰＳＥＬ３）を与える。プログラムモードにおいて、書込制御信号ＳＰＳＥＬ（ＳＰＳＥＬ１、ＳＰＳＥＬ２、ＳＰＳＥＬ３）は、選択信号ＳＳＥＬ（ＳＳＥＬ１、ＳＳＥＬ２、ＳＳＥＬ３）と同期している。プログラム制御回路２１は、書込制御信号ＳＰＳＥＬ（ＳＰＳＥＬ１、ＳＰＳＥＬ２、ＳＰＳＥＬ３）に応答して、判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）を受ける。プログラム制御回路２１は、判定信号ＳＭＯＮ（ＳＭＯＮ１、ＳＭＯＮ２、ＳＭＯＮ３）の値を示す書込制御信号ＳＷＲＴ（ＳＷＲＴ１、ＳＷＲＴ２、ＳＷＲＴ３）を電子フューズ装置３１に送信する。電子フューズ装置３１の制御回路３２は、書込制御信号ＳＷＲＴ（ＳＷＲＴ１、ＳＷＲＴ２、ＳＷＲＴ３）に応答して、対応する電子フューズ（３１ａ、３１ｂ、３１ｃ）に書き込みを行う。
【0035】
【0036】
図２（ａ）から図２（ｄ）を参照すると、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の各々は、直列に接続されたスイッチ３５及びキャパシタ３７を含む。キャパシタ３７は、例示的には、金属－絶縁膜－半導体キャパシタ構造（ＭＩＳ構造）、又は金属－絶縁膜－金属キャパシタ構造（ＭＩＭ構造）を含むことができる。
【0037】
図２（ａ）を参照すると、例示的なキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の各々は、スイッチ３５及びキャパシタ３７を含み、スイッチ３５の一電極は、基準電位線２５に接続される。スイッチ３５の他電極及びキャパシタ３７の一電極は、共有ノードＮＤにおいて接続されて、直列接続の回路を形成する。キャパシタ３７の他電極は、第１電源線Ｖｓｓに接続される、例示的なスイッチ３５は、相補型の伝達ゲートを含み、具体的にはｐ型電界効果トランジスタ３５ｐ及びｎ型電界効果トランジスタ３５ｎの並列接続を含む。ｎ型電界効果トランジスタ３５ｎ及びｐ型電界効果トランジスタ３５ｐのゲートは、それぞれ、選択信号（ＳＳＥＬ）と選択信号（ＳＳＥＬ）の反転信号を受ける、図２（ａ）では、選択信号（ＳＳＥＬ）の反転信号を生成する反転論理ゲート３６（インバーター）が描かれている。図２（ｂ）から図２（ｄ）では、反転論理ゲート３６は省略される。
【0038】
図２（ｂ）を参照すると、例示的なキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の少なくとも１つは、第２スイッチ３８ａ及び電圧生成回路３８ｂを更に含むことができる。第２スイッチ３８ａの一端は、スイッチ３５及びキャパシタ３７の共有ノードＮＤに接続され、第２スイッチ３８ａの他端は、電圧生成回路３８ｂの出力に接続される。電圧生成回路３８ｂは、キャパシタ３７にスクリーニングのために印加されるべき電圧を生成する。例示的な第２スイッチ３８ａは、既に説明されたスイッチ３５と同様な相補型の伝達ゲートを含み、具体的にはｐ型電界効果トランジスタ３８ｐ及びｎ型電界効果トランジスタ３８ｎの並列接続を含む。第２スイッチ３８ａを備える全てのキャパシタ回路１５にスクリーニング電圧を印加するために、複数のキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の第２スイッチ３８ａが同時に電圧生成回路３８ｂに接続されることができる。具体的には、選択制御回路１７は、プログラムモード、通常動作モード、及び読出モードと異なる電圧印加モードにおいて、第２スイッチ３８ａの全選択を可能にする第２選択信号を生成する。第２スイッチ３８ａは、第２選択信号ＳＡＬＬに応答して、複数のキャパシタ回路１５にスクリーニング電圧を印加するように動作する。図２（ｂ）には、第２選択信号ＳＡＬＬの反転信号を生成する反転論理ゲート３８ｂａ（インバーター）が描かれている。
【0039】
図２（ｃ）を参照すると、例示的なキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の少なくとも１つは、第３スイッチ４０を更に含むことができる。第３スイッチ４０の一端は、スイッチ３５及びキャパシタ３７の共有ノードＮＤに接続され、第３スイッチ４０の他端は、第２基準電位線２６に接続される。既に説明したように、スイッチ３５は、基準電位線２５に接続され、基準電位線２５は基準電圧回路３３に接続される。第３スイッチ４０の他端は、第２基準電位線２６を介して基準電圧回路３４に接続される。例示的な第３スイッチ４０は、既に説明されたスイッチ３５と同様な相補型の伝達ゲートを含み、具体的にはｐ型電界効果トランジスタ４０ｐ及びｎ型電界効果トランジスタ４０ｎの並列接続を含む。第３スイッチ４０は、スイッチ３５と同様に、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）を選択するための選択信号を受ける。この型のキャパシタ回路１５のキャパシタ３７は、基準電位線２５及び第２基準電位線２６に同時に接続されることはない。これ故に、あるキャパシタ回路１５のスイッチ３５及び第３スイッチ４０は、排他的には導通すべきである。具体的には、ｎ型電界効果トランジスタ３５ｎ及びｐ型電界効果トランジスタ３５ｐのゲートは、それぞれ、選択信号（ＳＳＥＬ）と異なる別の選択信号（Ｓ２ＳＥＬ）と別の選択信号の反転信号を受ける。複数の基準電位線（２５、２６）に排他的に接続される複数のキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）が提供される。モニタ回路１９は、第１基準電位線２５だけでなく、第２基準電位線２６に関する判定を同様に行うことができる。
【0040】
図２（ｄ）を参照すると、例示的なキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の少なくとも１つは、第２スイッチ３８ａ及び電圧生成回路３８ｂ、並びに第３スイッチ４０を更に含むことができる。第２スイッチ３８ａ、電圧生成回路３８ｂ、及び第３スイッチ４０の重複する説明は省略される。基準電位線２５及び第２基準電位線２６は、それぞれ、回路２３及び回路２４に接続される。例示的な回路２３及び回路２４は、異なる出力電圧の電圧レギュレータであることができる。複数の基準電位線（２５、２６）に排他的に接続される複数のキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）が提供される。モニタ回路１９は、第１基準電位線２５だけでなく、第２基準電位線２６に関する判定を同様に行うことができる。
【0041】
【0042】
信号名、 信号名の説明
ＴＳＴＥ：キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）のテスト期間を示す信号
ＥＦＤ： モニタ回路１９からプログラム制御回路２１へのデータ送信及び電子フューズ（３１ａ、３１ｂ、３１ｃ）の書込の期間を示す信号
ＴＦＥ０：選択制御回路１７への一番目のキャパシタ回路１５の選択命令の期間を示す信号
ＥＮ０： 一番目のキャパシタ回路１５への選択信号の期間を示す信号
ＥＮＢ０：一番目のキャパシタ回路１５への選択信号（反転されたＥＮ０信号）の期間を示す信号
ＴＦＥ１：選択制御回路１７への二番目のキャパシタ回路１５の選択命令の期間を示す信号
ＥＮ１： 二番目のキャパシタ回路１５への選択信号の期間を示す信号
ＥＮＢ１：二番目のキャパシタ回路１５への選択信号（反転されたＥＮ１信号）の期間を示す信号
ＭＯＫ： それぞれのキャパシタ回路１５に対するモニタ回路１９の判定信号の期間を示す信号
（このＭＯＫ波形は、一番目のキャパシタ回路が異常であると共に二番目のキャパシタ回路が正常であることを示す）
ＴＳＴＥ：キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）のテスト期間を示す信号
ＥＦＤ： モニタ回路１９からプログラム制御回路２１へのデータ送信及び電子フューズ（３１ａ、３１ｂ、３１ｃ）の書込の期間を示す信号
ＴＦＥ０：選択制御回路１７への一番目のキャパシタ回路１５の選択命令の期間を示す信号
ＥＮ０： 一番目のキャパシタ回路１５への選択信号の期間を示す信号
ＥＮＢ０：一番目のキャパシタ回路１５への選択信号（反転されたＥＮ０信号）の期間を示す信号
ＴＦＥ１：選択制御回路１７への二番目のキャパシタ回路１５の選択命令の期間を示す信号
ＥＮ１： 二番目のキャパシタ回路１５への選択信号の期間を示す信号
ＥＮＢ１：二番目のキャパシタ回路１５への選択信号（反転されたＥＮ１信号）の期間を示す信号
ＭＯＫ： それぞれのキャパシタ回路１５に対するモニタ回路１９の判定信号の期間を示す信号
（このＭＯＫ波形は、一番目のキャパシタ回路が異常であると共に二番目のキャパシタ回路が正常であることを示す）
【0043】
【0044】
時刻ｔ０において、テスト信号ＴＳＴＥが立ち上がり、テスト動作が可能になる。これに応答して、時刻ｔ１において全てのキャパシタセル（１５ｄ、１５ｅ）が非選択になって、基準電位線２５から切り離される。
【0045】
時刻ｔ２から時刻ｔ３の期間において、選択信号ＴＦＥ０に応答して、選択制御回路１７は、キャパシタセル１５ｄを選択する信号ＥＮ０、ＥＮＢ０を生成する。キャパシタセル１５ｄが選択されて、基準電位線２５を関してモニタ回路１９に接続されると共に、キャパシタセル１５ｅは基準電位線２５に接続されていない。モニタ回路１９は、キャパシタセル１５ｄの状態が使用不能である、ことを示す判定信号ＭＯＫを生成する。この判定信号ＭＯＫは、プログラム制御回路２１に送られる。時刻ｔ３において、キャパシタセル１５ｄは、基準電位線２５から切り離される。時刻ｔ３から時刻ｔ４の期間において、キャパシタセル（１５ｄ、１５ｅ）が非選択になる。
【0046】
時刻ｔ４から時刻ｔ５の期間において、選択信号ＴＦＥ１に応答して、選択制御回路１７は、キャパシタセル１５ｅを選択する信号ＥＮ１、ＥＮＢ１を生成する。キャパシタセル１５ｅが選択されて、基準電位線２５を介してモニタ回路１９に接続されると共に、キャパシタセル１５ｄは基準電位線２５に接続されていない。モニタ回路１９は、キャパシタセル１５ｅの状態が使用可能である、ことを示す判定信号ＭＯＫを生成する。この判定信号ＭＯＫは、プログラム制御回路２１に送られる。時刻ｔ５において、キャパシタセル１５ｅは、基準電位線２５から切り離される。
【0047】
時刻ｔ６から時刻ｔ９の期間において、信号ＥＦＤが立ち上がりに応答して、プログラム制御回路２１が電子フューズ装置３１へ書込を行う。
【0048】
時刻ｔ７において、テスト期間が終了する。
【0049】
時刻ｔ８において、電子フューズ装置３１から読み出された電子フューズの値に従って、通常モードにおいて信号ＥＮ１、ＥＮＢ１に応答してキャパシタセル１５ｅが選択される。
【0050】
【0051】
実施例２では、実施例１に対して信号ＳＥ及びＳＥＢが追加される。信号ＳＥ及びＳＥＢは、スイッチ３８ａに関連付けられる。
【0052】
信号名、 信号名の説明
ＳＥ ：キャパシタ回路１５のスイッチ３８ａへの選択信号の期間を示す信号
ＳＥＢ ：キャパシタ回路１５のスイッチ３８ａへの選択信号（反転されたＳＥ信号）の期間を示す信号
ＳＥ ：キャパシタ回路１５のスイッチ３８ａへの選択信号の期間を示す信号
ＳＥＢ ：キャパシタ回路１５のスイッチ３８ａへの選択信号（反転されたＳＥ信号）の期間を示す信号
【0053】
【0054】
時刻ｔ０において、テスト信号ＴＳＴＥが立ち上がり、テスト動作が可能になる。これに応答して、時刻ｔ１において全てのキャパシタセル（１５ｆ、１５ｇ）が非選択になって、基準電位線２５から切り離される。
【0055】
この後に、時刻ｔ１０から時刻ｔ１１の期間において、全選択信号ＳＥ、ＳＥＢに応答して、全てのキャパシタセル（１５ｆ、１５ｇ）のスイッチ３５が非導通の状態で、スイッチ３８ａが導通になる。全てのキャパシタセル（１５ｆ、１５ｇ）の一電極に、信号ＶＳＴに応答して動作する電圧生成回路３８ｂからのスクリーニング電圧が印加される。
【0056】
この印加の後に、時刻ｔ２から時刻ｔ３の期間において、選択信号ＴＦＥ０に応答して、選択制御回路１７は、キャパシタセル１５ｄを選択する信号ＥＮ０、ＥＮＢ０を生成する。キャパシタセル１５ｆが選択されて、基準電位線２５を関してモニタ回路１９に接続される。モニタ回路１９は、キャパシタセル１５ｆの状態が使用不能である、ことを示す判定信号ＭＯＫを生成する。この判定信号ＭＯＫは、プログラム制御回路２１に送られる。時刻ｔ３において、キャパシタセル１５ｆは、基準電位線２５から切り離される。時刻ｔ３から時刻ｔ４の期間において、キャパシタセル（１５ｆ、１５ｇ）が非選択になる。
【0057】
時刻ｔ４から時刻ｔ５の期間において、選択信号ＴＦＥ１に応答して、選択制御回路１７は、キャパシタセル１５ｇを選択する信号ＥＮ１、ＥＮＢ１を生成する。キャパシタセル１５ｅが選択されて、基準電位線２５を関してモニタ回路１９に接続される。モニタ回路１９は、キャパシタセル１５ｇの状態が使用可能である、ことを示す判定信号ＭＯＫを生成する。この判定信号ＭＯＫは、プログラム制御回路２１に送られる。時刻ｔ５において、キャパシタセル１５ｇは、基準電位線２５から切り離される。時刻ｔ４から時刻ｔ５の期間において、キャパシタセル（１５ｆ、１５ｇ）が非選択になる。
【0058】
時刻ｔ６から時刻ｔ９の期間において、信号ＥＦＤが立ち上がりに応答して、プログラム制御回路２１が電子フューズ装置３１へ書込を行う。
【0059】
時刻ｔ７において、テスト期間が終了する。
【0060】
時刻ｔ８において、電子フューズ装置３１から読み出された電子フューズの値に従って、通常モードにおいて信号ＥＮ１、ＥＮＢ１に応答してキャパシタセル１５ｇが選択される。
【0061】
【0062】
実施例３では、実施例１における信号ＥＮ０及びＥＮＢ０並びに信号ＥＮ１及びＥＮＢ１に加えて、キャパシタセル（１５ｊ）のための信号ＥＮ２及びＥＮＢ２が示される。
【0063】
信号名、 信号名の説明
ＥＮ２： キャパシタセル１５ｊへの選択信号の期間を示す信号
ＥＮＢ２：キャパシタセル１５ｊへの選択信号（反転されたＥＮ２信号）の期間を示す信号
ＥＮ３： キャパシタセル１５ｎへの選択信号の期間を示す信号
ＥＮＢ３：キャパシタセル１５ｎへの選択信号（反転されたＥＮ３信号）の期間を示す信号
ＥＮ２： キャパシタセル１５ｊへの選択信号の期間を示す信号
ＥＮＢ２：キャパシタセル１５ｊへの選択信号（反転されたＥＮ２信号）の期間を示す信号
ＥＮ３： キャパシタセル１５ｎへの選択信号の期間を示す信号
ＥＮＢ３：キャパシタセル１５ｎへの選択信号（反転されたＥＮ３信号）の期間を示す信号
【0064】
【0065】
時刻ｔ０において、テスト信号ＴＳＴＥが立ち上がり、テスト動作が可能になる。これに応答して、時刻ｔ１において全てのキャパシタセル（１５ｈ、１５ｉ、１５ｊ）が非選択になって、基準電位線２５から切り離される。
【0066】
時刻ｔ２から時刻ｔ３の期間において、選択信号ＴＦＥ０に応答して、選択制御回路１７は、キャパシタセル１５ｈを選択する信号ＥＮ０、ＥＮＢ０を生成する。キャパシタセル１５ｈが選択されて、基準電位線２５を関してモニタ回路１９に接続される。モニタ回路１９は、キャパシタセル１５ｈの状態が使用不能である、ことを示す判定信号ＭＯＫを生成する。この判定信号ＭＯＫは、プログラム制御回路２１に送られる。時刻ｔ３において、キャパシタセル１５ｈは、基準電位線２５から切り離される。
【0067】
時刻ｔ１２から時刻ｔ１３の期間において、選択信号ＴＦＥ２に応答して、選択制御回路１７は、キャパシタセル１５ｊを選択する信号ＥＮ２、ＥＮＢ２を生成する。キャパシタセル１５ｊが選択されて、基準電位線２５を関してモニタ回路１９に接続される。モニタ回路１９は、キャパシタセル１５ｊの状態が使用可能である、ことを示す判定信号ＭＯＫを生成する。この判定信号ＭＯＫは、プログラム制御回路２１に送られる。時刻ｔ１３において、キャパシタセル１５ｊは、基準電位線２５から切り離される。
【0068】
基準電位線２６に接続されるキャパシタセル（１５ｉ）を関しても同様に判定される。
【0069】
時刻ｔ６から時刻ｔ９の期間において、信号ＥＦＤ０が立ち上がりに応答して、プログラム制御回路２１が、キャパシタセル（１５ｈ）を非選択にすると共にキャパシタセル（１５ｊ）を基準電位線２５に接続することを表す値を電子フューズ装置３１へ書き込む。信号ＥＦＤ１が変化しないので、基準電位線２６は、キャパシタセル（１５ｉ）に接続され、キャパシタセル（１５ｊ）に接続されない。
【0070】
時刻ｔ７において、テスト期間が終了する。
【0071】
時刻ｔ８において、電子フューズ装置３１から読み出された電子フューズの値に従って、通常モードにおいて信号ＥＮ２、ＥＮＢ２に応答してキャパシタセル１５ｊが基準電位線２５に接続される。
【0072】
基準電位線２６には、キャパシタセル（１５ｉ）が接続される。
【0073】
【0074】
実施例４では、キャパシタセル（１５ｋ、１５ｍ）のために信号ＥＮ０及びＥＮＢ０並びに信号ＥＮ１及びＥＮＢ１に加えて、キャパシタセル（１５ｎ）のための信号ＥＮ２及びＥＮＢ２、信号ＥＮ３及びＥＮＢ３、並びに全てのキャパシタセル（１５ｋ、１５ｍ、１５ｎ）のために信号ＳＥ及びＳＥＢが示される。
【0075】
信号名、 信号名の説明
ＥＮ３： キャパシタセル１５ｎへの選択信号の期間を示す信号
ＥＮＢ３：キャパシタセル１５ｎへの選択信号（反転されたＥＮ３信号）の期間を示す信号
ＥＮ３： キャパシタセル１５ｎへの選択信号の期間を示す信号
ＥＮＢ３：キャパシタセル１５ｎへの選択信号（反転されたＥＮ３信号）の期間を示す信号
【0076】
【0077】
時刻ｔ０において、テスト信号ＴＳＴＥが立ち上がり、テスト動作が可能になる。これに応答して、時刻ｔ１において全てのキャパシタセル（１５ｈ、１５ｉ、１５ｊ）が非選択になって、基準電位線２５から切り離される。
【0078】
この後に、時刻ｔ１０から時刻ｔ１１の期間において、全選択信号ＳＥ、ＳＥＢに応答して、全てのキャパシタセル（１５ｋ、１５ｍ、１５ｎ）のスイッチ３５、４０が非導通の状態で、スイッチ３８ａが導通になる。全てのキャパシタセル（１５ｋ、１５ｍ、１５ｎ）の一電極に、信号ＶＳＴに応答して動作する電圧生成回路３８ｂからのスクリーニング電圧が印加される。
【0079】
時刻ｔ２から時刻ｔ３の期間において、選択信号ＴＦＥ０に応答して、選択制御回路１７は、キャパシタセル１５ｋを選択する信号ＥＮ０、ＥＮＢ０を生成する。キャパシタセル１５ｋが選択されて、基準電位線２５を介してモニタ回路１９に接続される。モニタ回路１９は、キャパシタセル１５ｋの状態が使用不能である、ことを示す判定信号ＭＯＫを生成する。この判定信号ＭＯＫは、プログラム制御回路２１に送られる。時刻ｔ３において、キャパシタセル１５ｋは、基準電位線２５から切り離される。
【0080】
時刻ｔ１２から時刻ｔ１３の期間において、選択信号ＴＦＥ２に応答して、選択制御回路１７は、キャパシタセル１５ｎを選択する信号ＥＮ２、ＥＮＢ２を生成する。キャパシタセル１５ｎがスイッチ３５を介して選択されて、基準電位線２５を関してモニタ回路１９に接続される。モニタ回路１９は、キャパシタセル１５ｎの状態が使用可能である、ことを示す判定信号ＭＯＫを生成する。この判定信号ＭＯＫは、プログラム制御回路２１に送られる。時刻ｔ１３において、キャパシタセル１５ｎは、基準電位線２５から切り離される。
【0081】
基準電位線２６に接続されるキャパシタセル（１５ｍ）を関しても同様に判定される。
【0082】
時刻ｔ６から時刻ｔ９の期間において、信号ＥＦＤ０が立ち上がりに応答して、プログラム制御回路２１が、キャパシタセル１５ｋを非選択にすると共にキャパシタセル１５ｎを基準電位線２５に接続するように選択することを表す値を電子フューズ装置３１へ書き込む。信号ＥＦＤ１が変化しないので、基準電位線２６は、キャパシタセル（１５ｍ）に接続され、キャパシタセル（１５ｎ）に接続されない。
【0083】
時刻ｔ７において、テスト期間が終了する。
【0084】
時刻ｔ８において、電子フューズ装置３１から読み出された電子フューズの値に従って、通常モードにおいて信号ＥＮ１、ＥＮＢ１に応答してキャパシタセル１５ｍが接続される。
【0085】
基準電位線２６にはキャパシタセル（１５ｍ）が接続される。
【0086】
図１１は、本実施の形態に係る半導体記憶回路を検査する方法及び半導体記憶回路を作製する方法に係る主要な工程を示すフローチャートである。
【0087】
手順Ｓ１０１では、半導体記憶回路１３を準備する。準備は、半導体記憶回路１３を製造すること、又は製造以外の方法によって半導体記憶回路１３を入手することを含む。
【0088】
手順Ｓ１０２では、キャパシタ回路１５のうちの一つを選択して基準電位線２５に接続することに先立って、キャパシタ回路１５のうちの少なくとも一つを選択して、選択されたキャパシタ回路１５に電圧を印加する。キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の全てを選択することができる。この検査方法によれば、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）のキャパシタ３７に電圧を印加して、初期不良といった不良モードをスクリーニングできる。
【0089】
手順Ｓ１０３では、キャパシタ回路１５のうちの一つを選択して基準電位線２５に接続する。
【0090】
手順Ｓ１０４では、選択されたキャパシタ回路１５にモニタ回路１９を基準電位線２５を介して接続して、選択されたキャパシタ回路１５が通常動作モードにおいて基準電位線２５に接続されるべきか否か、をモニタ回路１９を用いて判定する。この判定に従って、判定結果が生成される。例示的には、選択されたキャパシタ回路１５からの基準電位線２５の電位に基づき、選択されたキャパシタ回路１５の状態を判定すると共に判定信号ＳＭＯＮを生成する。
【0091】
手順Ｓ１０５では、判定信号ＳＭＯＮをプログラム制御回路２１に提供する。
【0092】
この検査方法によれば、所望のキャパシタンスを基準電位線２５に提供できる電子フューズ（３１ａ、３１ｂ、３１ｃ）に格納されるべき値を生成して、プログラム制御回路２１に提供できる。
【0093】
手順Ｓ１０６では、プログラム制御回路２１を用いて電子フューズ装置３１に判定信号ＳＭＯＮの値を書き込む。この作製方法によれば、電子フューズ装置３１に、半導体記憶回路１３のスイッチ３５の各々のための値を格納できて、半導体記憶回路１３に接続された電子フューズ（３１ａ、３１ｂ、３１ｃ）に格納された値に基づき所望のキャパシタンスを基準電位線２５に提供して、半導体記憶回路１３の半導体メモリ回路３９の動作を安定にできる。
【0094】
図１２は、本実施の形態に係る半導体記憶装置を製造する方法に係る主要な工程を示すフローチャートである。
【0095】
手順２０１では、半導体記憶装置１４を準備する。準備は、半導体記憶装置１４を製造すること、又は製造以外の方法によって半導体記憶回路１３を入手する。
【0096】
手順Ｓ２０２では、キャパシタ回路１５のうちの１つを選択して基準電位線２５に接続する。
【0097】
手順Ｓ２０３では、選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）にモニタ回路１９を基準電位線２５を介して接続して、選択されたキャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）が通常動作モードにおいて基準電位線２５に接続されるべきか否か、をモニタ回路１９を用いて判定する。
【0098】
手順Ｓ２０４では、判定結果をプログラム制御回路２１に提供する。
【0099】
手順Ｓ２０５では、プログラム制御回路２１を用いて電子フューズ装置３１に判定結果の値を書き込む。
【0100】
手順Ｓ２０６では、半導体記憶装置１４の電子フューズ装置３１に格納された値に基づいて、キャパシタ回路１５（１５ａ、１５ｂ、１５ｃ）の少なくとも一つを基準電位線２５に接続するように設定する。
【0101】
製造方法によれば、半導体記憶装置１４の電子フューズ装置３１に格納された値に基づいて、半導体記憶装置１４の対応するスイッチ３５の開／閉を設定することができる。この設定により、所望のキャパシタ及び／又はキャパシタンス値を基準電位線２５に提供できる半導体記憶装置１４を製造できる。
【0102】
以上説明したように、実施の形態によれば、安定な電圧及び所望のキャパシタンスを内部電源線に提供することを可能にする半導体装置１１、半導体記憶回路１３、半導体記憶装置１４、半導体記憶回路１３を検査する方法、及び半導体記憶装置１４を作製する方法が提供される。
【0103】
また、より詳細には、実施の形態によれば、パッケージ組立後のキャパシタ不良を除外して製品歩留りの低下を抑制できる。また、キャパシタにマージンを持たせて、キャパシタ不良があった際にマージン分のキャパシタを使うことを可能にする。この場合に、内部電源電圧の電気特性を損なわないメモリ集積回路を提供できる。
【0104】
ダイナミックランダムアクセスメモリを含む半導体記憶回路１３及び半導体記憶装置１４では、内部電源電圧の電源安定化のためのキャパシタに関して、パッケージ組立後のキャパシタ不良を制御することを可能にし、これによって製造歩留りの低下を抑制できる。
【0105】
本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。
【符号の説明】
【0106】
１１・・・半導体装置、１２・・・半導体集積回路、１３・・・半導体記憶回路、１４・・・半導体記憶装置、１５・・・キャパシタ回路、１５ｄ、１５ｅ、１５ｈ、１５ｊ、１５ｎ・・・キャパシタセル、１６ａ・・・スイッチ、１６ｂ・・・キャパシタ、１７・・・選択制御回路、１９・・・モニタ回路、１９ａ・・・コンパレータ、１９ｂ・・・スイッチ、２１・・・プログラム制御回路、２３、２４・・・回路、２５、２６・・・基準電位線、２８ａ・・・保持回路、２９・・・読出回路、３１・・・電子フューズ装置、３３・・・基準電圧回路、３３・・・読出回路、３５・・・スイッチ、３６・・・反転論理ゲート、３７・・・キャパシタ、３８ａ・・・スイッチ、３８ｂ・・・電圧生成回路、３９・・・半導体メモリ回路、３９ａ・・・メモリセル、３９ｂ・・・アレイ、４０・・・スイッチ、ＳＭＯＮ・・・判定信号、ＳＰＳＥＬ・・・書込制御信号、ＳＲＤ・・・読出信号、ＳＳＥＬ・・・選択信号、ＳＷＲＴ・・・書込制御信号、ＶＲＥＦ・・・基準電位
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
