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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024052518
(43)【公開日】2024-04-11
(54)【発明の名称】メモリデバイスにおける高性能検証技術
(51)【国際特許分類】
G11C 16/10 20060101AFI20240404BHJP
G11C 16/04 20060101ALI20240404BHJP
H10B 41/27 20230101ALI20240404BHJP
H10B 43/27 20230101ALI20240404BHJP
H10B 43/35 20230101ALI20240404BHJP
H10B 41/35 20230101ALI20240404BHJP
H01L 21/336 20060101ALI20240404BHJP
【ＦＩ】
G11C16/10 140
G11C16/04 170
H10B41/27
H10B43/27
H10B43/35
H10B41/35
H01L29/78 371
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023113772
(22)【出願日】2023-07-11
(31)【優先権主張番号】17/957,606
(32)【優先日】2022-09-30
(33)【優先権主張国・地域又は機関】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
(71)【出願人】
【識別番号】511242535
【氏名又は名称】サンディスク テクノロジーズ エルエルシー
【住所又は居所原語表記】５０８０ Ｓｐｅｃｔｒｕｍ Ｄｒｉｖｅ，Ｓｕｉｔｅ １０５０Ｗ，Ａｄｄｉｓｏｎ，Ｔｅｘａｓ ７５００１，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100207837
【弁理士】
【氏名又は名称】小松原 寿美
(72)【発明者】
【氏名】シャン ヤン
(72)【発明者】
【氏名】ウェイ ツァオ
(72)【発明者】
【氏名】ディーパンシュ ダッタ
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA02
5B225BA08
5B225CA18
5B225DB08
5B225DB22
5B225DB30
5B225DB32
5B225DD11
5B225EA05
5B225FA01
5B225FA07
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA04
5F083JA19
5F083JA39
5F083MA06
5F083MA19
5F083PR05
5F101BA02
5F101BA46
5F101BB02
5F101BD02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH13
(57)【要約】 （修正有）
【課題】初期プログラミング電圧を、オーバープログラミングが起こり得るような高レベルに単に設定することなくプログラミング性能を向上させる。
【解決手段】メモリデバイスは、複数のプログラムループにおいて、少なくとも１つのメモリブロックのメモリセルをプログラムする制御回路を含む。制御回路は、メモリデバイスにユーザデータを書き込むためのコマンドを受信し、複数のワードラインのうちの選択されたワードラインの少なくとも一部分に対して、スマート検証動作を実行してスマート検証プログラミング電圧を取得し、スマート検証プログラミング電圧を取得した後、複数のプログラムループにおいて、ユーザデータとスマート検証プログラミング電圧に対応するデータとを含むように、選択されたワードラインのメモリセルをプログラムする。
【選択図】図１６
【解決手段】メモリデバイスは、複数のプログラムループにおいて、少なくとも１つのメモリブロックのメモリセルをプログラムする制御回路を含む。制御回路は、メモリデバイスにユーザデータを書き込むためのコマンドを受信し、複数のワードラインのうちの選択されたワードラインの少なくとも一部分に対して、スマート検証動作を実行してスマート検証プログラミング電圧を取得し、スマート検証プログラミング電圧を取得した後、複数のプログラムループにおいて、ユーザデータとスマート検証プログラミング電圧に対応するデータとを含むように、選択されたワードラインのメモリセルをプログラムする。
【選択図】図１６
【特許請求の範囲】
【請求項1】
メモリデバイスをプログラムする方法であって、
前記メモリデバイスにユーザデータを書き込むためのコマンドを受信するステップと、
複数のワードラインに配置されている複数のメモリセルを含む少なくとも１つのメモリブロックを準備するステップと、
前記複数のワードラインのうちの選択されたワードラインの少なくとも一部分に対して、スマート検証動作を実行してスマート検証プログラミング電圧を取得するステップと、
前記スマート検証プログラミング電圧が取得された後、複数のプログラムループにおいて、前記ユーザデータと前記スマート検証プログラミング電圧に対応するデータとを含むように、前記選択されたワードラインの前記メモリセルをプログラムするステップと、を含む、方法。
前記メモリデバイスにユーザデータを書き込むためのコマンドを受信するステップと、
複数のワードラインに配置されている複数のメモリセルを含む少なくとも１つのメモリブロックを準備するステップと、
前記複数のワードラインのうちの選択されたワードラインの少なくとも一部分に対して、スマート検証動作を実行してスマート検証プログラミング電圧を取得するステップと、
前記スマート検証プログラミング電圧が取得された後、複数のプログラムループにおいて、前記ユーザデータと前記スマート検証プログラミング電圧に対応するデータとを含むように、前記選択されたワードラインの前記メモリセルをプログラムするステップと、を含む、方法。
【請求項2】
前記選択されたワードラインが、複数のストリングを含み、前記スマート検証動作を実行して前記スマート検証プログラミング電圧を取得する前記ステップが、前記複数のストリングのうちの第１のストリングのみに対するものであり、前記選択されたワードラインの前記メモリセルをプログラムする前記ステップが、前記スマート検証プログラミング電圧に対応する前記データを、前記選択されたワードラインの前記第１のストリングの前記メモリセルにプログラムすることを含む、請求項１に記載の方法。
【請求項3】
前記スマート検証プログラミング電圧を初期プログラミング電圧として使用して、複数のプログラムループにおいて、前記選択されたワードラインの他のストリングのメモリセルに前記ユーザデータをプログラムするステップを更に含む、請求項２に記載の方法。
【請求項4】
前記メモリブロックの前記ワードラインの各々が、前記複数のストリングを含み、前記ワードラインの各々の前記第１のストリングに対して前記スマート検証動作を実行して、各ワードラインに前記スマート検証プログラミング電圧を取得するステップと、各ワードラインの前記スマート検証プログラミング電圧に対応するデータ内に、そのワードラインの前記第１のストリングの前記メモリセルにプログラムするステップと、を更に含む、請求項２に記載の方法。
【請求項5】
前記選択されたワードラインの前記第１のストリングの前記メモリセルにプログラムされる前記スマート検証プログラミング電圧が、複数のプログラムループにおいて、少なくとも１つの追加のワードラインをプログラムするときの前記初期プログラミング電圧である、請求項２に記載の方法。
【請求項6】
前記スマート検証プログラミング電圧に対応する前記データを含むようにプログラムされる前記第１のストリングの前記メモリセルが、メモリセル当たり１ビット（ＳＬＣ）の記憶方式にプログラムされる、請求項２に記載の方法。
【請求項7】
前記ユーザデータを含むようにプログラムされる前記第１のストリングの前記メモリセルが、メモリセル当たり１ビット以上の記憶方式にプログラムされる、請求項６に記載の方法。
【請求項8】
前記スマート検証プログラミング電圧に対応し、前記第１のストリングの前記メモリセルにプログラムされる前記データが、１バイト以下のデータである、請求項２に記載の方法。
【請求項9】
前記メモリデバイスが、３バイト以下のデータを含むことができるＮＡＮＤレジスタを有する、請求項１に記載の方法。
【請求項10】
メモリデバイスであって、
複数のワードラインに配置されている複数のメモリセルを含む少なくとも１つのメモリブロックと、
複数のプログラムループにおいて、前記少なくとも１つのメモリブロックの前記メモリセルをプログラムするように構成された制御回路と、を備え、前記制御回路が、
前記メモリデバイスにユーザデータを書き込むためのコマンドを受信し、
前記複数のワードラインのうちの選択されたワードラインの少なくとも一部分に対して、スマート検証動作を実行してスマート検証プログラミング電圧を取得し、
前記スマート検証プログラミング電圧が取得された後に、複数のプログラムループにおいて、前記ユーザデータと前記スマート検証プログラミング電圧に対応するデータとを含むように、前記選択されたワードラインの前記メモリセルをプログラムする、ように構成されている、メモリデバイス。
複数のワードラインに配置されている複数のメモリセルを含む少なくとも１つのメモリブロックと、
複数のプログラムループにおいて、前記少なくとも１つのメモリブロックの前記メモリセルをプログラムするように構成された制御回路と、を備え、前記制御回路が、
前記メモリデバイスにユーザデータを書き込むためのコマンドを受信し、
前記複数のワードラインのうちの選択されたワードラインの少なくとも一部分に対して、スマート検証動作を実行してスマート検証プログラミング電圧を取得し、
前記スマート検証プログラミング電圧が取得された後に、複数のプログラムループにおいて、前記ユーザデータと前記スマート検証プログラミング電圧に対応するデータとを含むように、前記選択されたワードラインの前記メモリセルをプログラムする、ように構成されている、メモリデバイス。
【請求項11】
前記選択されたワードラインが、複数のストリングを含み、前記制御回路が、前記スマート検証プログラミング電圧に対応する前記データを、前記選択されたワードラインの前記第１のストリングの前記メモリセルにプログラムするように構成されている、請求項１０に記載のメモリデバイス。
【請求項12】
前記制御回路が、前記スマート検証プログラミング電圧を初期プログラミング電圧として使用して、複数のプログラムループにおいて、前記選択されたワードラインの前記他のストリングの前記メモリセルに前記ユーザデータをプログラムするように更に構成されている、請求項１１に記載のメモリデバイス。
【請求項13】
前記メモリブロックの前記ワードラインの各々が、前記複数のストリングを含み、前記制御回路が、前記ワードラインの各々の前記第１のストリングに対して前記スマート検証動作を実行して、各ワードラインに前記スマート検証プログラミング電圧を取得し、各ワードラインの前記スマート検証プログラミング電圧に対応するデータを、そのワードラインの前記第１ストリングの前記メモリセルにプログラムするように更に構成されている、請求項１１に記載のメモリデバイス。
【請求項14】
前記制御回路によって、前記選択されたワードラインの前記第１のストリングの前記メモリセルにプログラムされる前記スマート検証プログラミング電圧が、複数のプログラムループにおいて、前記メモリブロックの少なくとも１つの追加のワードラインをプログラムするときの前記初期プログラミング電圧である、請求項１１に記載のメモリデバイス。
【請求項15】
前記スマート検証プログラミング電圧に対応する前記データを含むように、前記制御回路によってプログラムされる前記第１のストリングの前記メモリセルが、メモリセル当たり１ビット（ＳＬＣ）の記憶方式にプログラムされる、請求項１１に記載のメモリデバイス。
【請求項16】
前記ユーザデータを含むように、前記制御回路によってプログラムされる前記第１のストリングの前記メモリセルが、メモリセル当たり２ビット以上の記憶方式にプログラムされる、請求項１５に記載のメモリデバイス。
【請求項17】
前記スマート検証プログラミング電圧に対応し、前記第１のストリングの前記メモリセルにプログラムされる前記データが、１バイト以下のデータである、請求項１１に記載のメモリデバイス。
【請求項18】
３バイト以下のデータを含むことができるＮＡＮＤレジスタを更に含む、請求項１０に記載のメモリデバイス。
【請求項19】
装置であって、
複数のワードラインに配置されている複数のメモリセルを含む少なくとも１つのメモリブロックと、
ユーザデータを前記複数のメモリセルにプログラムするためのプログラミング手段であって、複数のプログラムループにおいて、前記少なくとも１つのメモリブロックの前記メモリセルをプログラムするように構成された、プログラミング手段と、を備え、前記プログラミング手段が、
前記メモリデバイスにユーザデータを書き込むためのコマンドを受信し、
前記複数のワードラインのうちの選択されたワードラインの複数のストリングのうちの第１のストリングに対して、スマート検証動作を実行してスマート検証プログラミング電圧を取得し、
前記スマート検証プログラミング電圧が取得された後、複数のプログラムループにおいて、前記ユーザデータと前記スマート検証プログラミング電圧に対応するデータとを含むように、前記選択されたワードラインの前記メモリセルをプログラムし、
前記スマート検証プログラミング電圧を初期プログラミング電圧として使用して、複数のプログラムループにおいて、前記選択されたワードラインの前記他のストリングの前記メモリセルをプログラムする、ように構成されている、装置。
複数のワードラインに配置されている複数のメモリセルを含む少なくとも１つのメモリブロックと、
ユーザデータを前記複数のメモリセルにプログラムするためのプログラミング手段であって、複数のプログラムループにおいて、前記少なくとも１つのメモリブロックの前記メモリセルをプログラムするように構成された、プログラミング手段と、を備え、前記プログラミング手段が、
前記メモリデバイスにユーザデータを書き込むためのコマンドを受信し、
前記複数のワードラインのうちの選択されたワードラインの複数のストリングのうちの第１のストリングに対して、スマート検証動作を実行してスマート検証プログラミング電圧を取得し、
前記スマート検証プログラミング電圧が取得された後、複数のプログラムループにおいて、前記ユーザデータと前記スマート検証プログラミング電圧に対応するデータとを含むように、前記選択されたワードラインの前記メモリセルをプログラムし、
前記スマート検証プログラミング電圧を初期プログラミング電圧として使用して、複数のプログラムループにおいて、前記選択されたワードラインの前記他のストリングの前記メモリセルをプログラムする、ように構成されている、装置。
【請求項20】
前記プログラミング手段が、前記メモリブロック内の前記複数のワードラインのうちの各ワードラインの前記第１のストリングに対して前記スマート検証動作を実行し、固有のスマート検証プログラミング電圧に対応するデータを各ワードラインの前記第１のストリングの前記メモリセルにプログラムする、ように更に構成されている、請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して、メモリデバイスに関し、より具体的には、プログラミング動作中にメモリセルの閾値電圧を検証するための技術に関する。
【背景技術】
【0002】
関連技術
半導体メモリは、セルラー電話、デジタルカメラ、パーソナルデジタルアシスタント、電子医療機器、モバイルコンピューティングデバイス、サーバ、ソリッドステートドライブ、非モバイルコンピューティングデバイス、及び他のデバイスなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源、例えば、電池に接続されていないときでも、情報を記憶及び保持することが可能になる。
半導体メモリは、セルラー電話、デジタルカメラ、パーソナルデジタルアシスタント、電子医療機器、モバイルコンピューティングデバイス、サーバ、ソリッドステートドライブ、非モバイルコンピューティングデバイス、及び他のデバイスなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源、例えば、電池に接続されていないときでも、情報を記憶及び保持することが可能になる。
【0003】
ＮＡＮＤメモリデバイスは、複数のメモリブロックを有するチップを含み、メモリブロックの各々は、複数のワードラインに配置されたメモリセルのアレイを含む。データを保持するようにワードラインのメモリセルをプログラムすることは、典型的には、複数のプログラムループにおいて行われ、プログラムループの各々は、ワードラインの制御ゲートへのプログラミングパルスの印加と、任意選択で、プログラムされているメモリセルの閾値電圧を感知するための検証動作と、を含む。多くのプログラミング技術では、プログラミングパルスは、第１のプログラムループにおいて初期プログラミング電圧を有し、次いで、プログラミングパルスの電圧は、プログラミングが完了するまで、プログラムループ間で増分的に増加する。初期プログラミング電圧の最適値は、チップ内の複数のメモリブロックにわたって変化し、単一のメモリブロックのワードライン間でも変化し得る。初期プログラミング電圧が、過度に高く設定される場合、いくつかのメモリセルのオーバープログラミングが起こる可能性があるが、初期プログラミング電圧が、過度に低く設定される場合、プログラミング性能が低下することがある。
【0004】
初期プログラミング電圧を、オーバープログラミングが起こり得るような高レベルに単に設定することなくプログラミング性能を向上させる１つのアプローチが、メモリブロックにおいてプログラミング動作が始まるときに、スマート検証動作を実施することである。スマート検証動作は、複数のスマート検証プログラミングループを含み、その各々は、プログラミングパルス及び検証動作を含む。各スマート検証プログラミングループの検証動作中に、所定の検証電圧よりも大きい閾値電圧を有するメモリセルの数が、決定されて、目標と比較される。検証動作が合格である場合、最後のプログラミングパルスの電圧が、チップのＮＡＮＤレジスタに記憶され、メモリブロックにおける後続のプログラミング動作のための初期プログラミング電圧として使用される。しかしながら、ＮＡＮＤレジスタは、典型的には、チップ内の全てのメモリブロックのための最適な初期プログラミング電圧の全てを保持することができない。
【発明の概要】
【0005】
本開示の一態様は、メモリデバイスをプログラムする方法に関する。方法は、ユーザデータをメモリデバイスに書き込むためのコマンドを受信するステップを含む。方法は、複数のワードラインに配置されている複数のメモリセルを含む少なくとも１つのメモリブロックを準備するステップに進む。複数のワードラインのうちの選択されたワードラインの少なくとも一部分に対して、方法は、スマート検証動作を実行してスマート検証プログラミング電圧を取得するステップに進む。スマート検証プログラミング電圧が取得された後、複数のプログラムループにおいて、方法は、ユーザデータとスマート検証プログラミング電圧に対応するデータとを含むように、選択されたワードラインのメモリセルをプログラムするステップに続く。
【0006】
本開示の別の態様によれば、選択されたワードラインは、複数のストリングを含み、スマート検証動作を実行してスマート検証プログラミング電圧を取得するステップは、複数のストリングのうちの第１のストリングのみに対するものである。選択されたワードラインのメモリセルをプログラムするステップは、スマート検証プログラミング電圧に対応するデータを、選択されたワードラインの第１のストリングのメモリセルにプログラムすることを含む。
【0007】
本開示の更に別の態様によれば、方法は、スマート検証プログラミング電圧を初期プログラミング電圧として使用して、複数のプログラムループにおいて、選択されたワードラインの他のストリングのメモリセルにユーザデータをプログラムするステップを更に含む。
【0008】
本開示の更に別の態様によれば、メモリブロックのワードラインの各々は、複数のストリングを含む。方法は、ワードラインの各々の第１のストリングに対してスマート検証動作を実行して、各ワードラインにスマート検証プログラミング電圧を取得するステップと、各ワードラインのスマート検証プログラミング電圧に対応するデータを、そのワードラインの第１のストリングのメモリセルにプログラムするステップと、を更に含む。
【0009】
本開示の更なる一態様によれば、選択されたワードラインの第１のストリングのメモリセルにプログラムされるスマート検証プログラミング電圧は、複数のプログラムループにおいて、少なくとも１つの追加のワードラインをプログラムするときの初期プログラミング電圧である。
【0010】
本開示のなお更なる一態様によれば、スマート検証プログラミング電圧に対応するデータを含むようにプログラムされる第１のストリングのメモリセルは、メモリセル当たり１ビット（ＳＬＣ）の記憶方式にプログラムされる。
【0011】
本開示のなお更なる一態様によれば、ユーザデータを含むようにプログラムされる第１のストリングのメモリセルは、メモリセル当たり１ビット以上の記憶方式にプログラムされる。
【0012】
本開示の別の態様によれば、スマート検証プログラミング電圧に対応し、第１のストリングのメモリセルにプログラムされるデータは、１バイト以下のデータである。
【0013】
本開示の更に別の態様によれば、メモリデバイスは、１バイトのみのデータ又は３バイト以下のデータを含むことができるＮＡＮＤレジスタを有する。
【0014】
本開示の別の態様は、メモリデバイスに関する。メモリデバイスは、複数のワードラインに配置されている複数のメモリセルを有する少なくとも１つのメモリブロックを含む。メモリデバイスは、複数のプログラムループにおいて、少なくとも１つのメモリブロックのメモリセルをプログラムするように構成されている制御回路を含む。制御回路は、メモリデバイスにユーザデータを書き込むためのコマンドを受信するように更に構成される。複数のワードラインのうちの選択されたワードラインの少なくとも一部分に対して、制御回路は、スマート検証動作を実行してスマート検証プログラミング電圧を取得するように構成される。スマート検証プログラミング電圧が取得された後、複数のプログラムループにおいて、制御回路は、ユーザデータとスマート検証プログラミング電圧に対応するデータとを含むように、選択されたワードラインのメモリセルをプログラムするように構成される。
【0015】
本開示の別の態様によれば、選択されたワードラインは、複数のストリングを含み、制御回路は、スマート検証プログラミング電圧に対応するデータを、選択されたワードラインの第１のストリングのメモリセルにプログラムするように構成される。
【0016】
本開示の更に別の態様によれば、制御回路は、スマート検証プログラミング電圧を初期プログラミング電圧として使用して、複数のプログラムループにおいて、選択されたワードラインの他のストリングのメモリセルにユーザデータをプログラムするように更に構成される。
【0017】
本開示の更に別の態様によれば、メモリブロックのワードラインの各々は、複数のストリングを含む。制御回路は、ワードラインの各々の第１のストリングに対してスマート検証動作を実行して、各ワードラインにスマート検証プログラミング電圧を取得し、かつ各ワードラインのスマート検証プログラミング電圧に対応するデータを、そのワードラインの第１のストリングのメモリセルにプログラムするように更に構成される。
【0018】
本開示の更なる態様によれば、制御回路によって、選択されたワードラインの第１のストリングのメモリセルにプログラムされるスマート検証プログラミング電圧は、複数のプログラムループにおいて、メモリブロックの少なくとも１つの追加のワードラインをプログラムするときの初期プログラミング電圧である。
【0019】
本開示のなお更なる一態様によれば、スマート検証プログラミング電圧に対応するデータを含むように、制御回路によってプログラムされる第１のストリングのメモリセルは、メモリセル当たり１ビット（ＳＬＣ）の記憶方式にプログラムされる。
【0020】
本開示のなお更なる一態様によれば、ユーザデータを含むように、制御回路によってプログラムされる第１のストリングのメモリセルは、メモリセル当たり２ビット以上をの記憶方式にプログラムされる。
【0021】
本開示の別の態様によれば、スマート検証プログラミング電圧に対応し、第１のストリングのメモリセルにプログラムされるデータは、１バイト以下のデータである。
【0022】
本開示の更に別の態様によれば、メモリデバイスは、１バイトのみのデータ又は３バイト以下のデータを含むことができるＮＡＮＤレジスタを更に含む。
【0023】
本開示の更に別の態様は、複数のワードラインに配置されている複数のメモリセルを含む少なくとも１つのメモリブロックを含む装置に関する。装置はまた、ユーザデータを複数のメモリセルにプログラムするためのプログラミング手段を含む。プログラミング手段は、複数のプログラムループにおいて、少なくとも１つのメモリブロックのメモリセルをプログラムするように構成される。プログラミング手段は、ユーザデータをメモリデバイスに書き込むためのコマンドを受信するように更に構成される。複数のワードラインのうちの選択されたワードラインの複数のストリングのうちの第１のストリングに対して、プログラミング手段は、スマート検証動作を実行してスマート検証プログラミング電圧を取得するように構成される。スマート検証プログラミング電圧が取得された後、複数のプログラムループにおいて、プログラミング手段は、ユーザデータとスマート検証プログラミング電圧に対応するデータとを含むように、選択されたワードラインのメモリセルをプログラムするように更に構成される。プログラミング手段は、スマート検証プログラミング電圧を初期プログラミング電圧として使用して、複数のプログラムループにおいて、選択されたワードラインの他のストリングのメモリセルをプログラムするように更に構成される。
【0024】
本開示の別の態様によれば、プログラミング手段は、メモリブロック内の複数のワードラインのうちの各ワードラインの第１のストリングに対してスマート検証動作を実行し、かつ固有のスマート検証プログラミング電圧に対応するデータを各ワードラインの第１のストリングのメモリセルにプログラムするように更に構成される。
【図面の簡単な説明】
【0025】
添付の図に示される例示的な実施形態を参照して、より詳細な説明を以下に記載する。これらの図は、本開示の例示的な実施形態のみを示し、したがって、本開示の範囲を限定するものと見なされるべきではないことを理解すること。本開示は、添付の図面の使用を通じて、追加の特異性及び詳細とともに記載及び説明される。
【図1A】例示的なメモリデバイスのブロック図である。
【図1B】例示的な制御回路のブロック図である。
【図3A】ＮＡＮＤストリング内の例示的な浮遊ゲートメモリセルの断面図を示す。
【図3B】ＮＡＮＤストリング内の例示的な浮遊ゲートメモリセルの断面図を示す。
【図4A】ＮＡＮＤストリング内の例示的な電荷トラップメモリセルの断面図を示す。
【図4B】ＮＡＮＤストリング内の例示的な電荷トラップメモリセルの断面図を示す。
【図8】メモリセル当たり１ビット（ＳＬＣ）にプログラムされたメモリセルのページの閾値電圧分布を示す。
【図9】メモリセル当たり３ビット（ＴＬＣ）にプログラムされたメモリセルのページの閾値電圧分布を示す。
【図10】メモリセル当たり４ビット（ＱＬＣ）にプログラムされたメモリセルのページの閾値電圧分布を示す。
【図11】プログラミング動作中に、選択されたワードラインの制御ゲートに印加される電圧の電圧波形を示す。
【図12】スマート検証動作中及びその直後に、選択されたワードラインの制御ゲートに印加される電圧の電圧波形を示す。
【図13】スマート検証動作の複数のプログラムループの前後の複数のメモリセルの閾値電圧分布を示す。
【図14】スマート検証バイト内の異なるビット組合せに関連付けられたＳＶ＿ＶＰＧＭ電圧の例示的なテーブルを示す。
【図15】ユーザデータ専用であるワードラインの部分及びスマート検証バイト専用であるワードラインの部分を識別する例示的なワードラインの概略図である。
【図16】本開示の例示的な実施形態による、メモリブロック内のワードラインをプログラムするステップを示すフローチャートである。
【図17】スマート検証動作の複数のプログラムループの前後の複数のメモリセルの閾値電圧分布を示す。
【図18】本開示のプログラミング技術の一実施形態を利用しながら、例示的な実施形態においてメモリセルをプログラムするシーケンスのテーブルを示す。 実現可能な実施形態の説明
【0026】
本開示の一態様は、スマート検証電圧が、メモリブロックにおけるスマート検証動作中に取得されると、そのスマート検証電圧が、ＮＡＮＤレジスタに加えて、メモリブロックのメモリセル内に直接保存されるように、メモリブロックのメモリセルをプログラムするための改善された技術に関する。メモリデバイスが、ブロックジャンプ（１つのメモリブロックをプログラムすることから別のメモリブロックをプログラムすることへの変更）を受け、ＮＡＮＤレジスタに保存されたスマート検証電圧が、新たに選択されたブロックと合わない場合、新たに選択されたブロックのためのスマート検証電圧は、再取得される必要はなく、代わりに、メモリブロックのメモリセルから容易にアクセスされて、ＮＡＮＤレジスタに入力され得る。これらのプログラミング技術は、ブロックジャンプ後などの特定のインスタンスにおいて、オーバープログラミングのリスクなしに、メモリデバイスが、時間のかかるスマート検証動作をスキップすることを可能にすることによって、性能を改善する。これらのプログラミング技術について、以下で更に詳細に考察する。
【0027】
図１Ａは、例示的なメモリデバイス１００のブロック図であり、本開示のプログラミング技術に従って動作するように構成されている。メモリダイ１０８は、メモリセルのアレイなどのメモリセルのメモリ構造１２６、制御回路１１０、及び読み出し／書き込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワードラインにより、及び列デコーダ１３２を介してビットラインによりアドレス指定可能である。読み出し／書き込み回路１２８は、複数の感知ブロックＳＢ１、ＳＢ２、．．．ＳＢｐ（感知回路）を含み、メモリセルのページを並列に読み出すか又はプログラムすることを可能にする。典型的には、コントローラ１２２は、１つ以上のメモリダイ１０８と同じメモリデバイス１００（例えば、リムーバブル記憶カード）に含まれる。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で、及びライン１１８を介してコントローラと１つ以上のメモリダイ１０８との間で転送される。
【0028】
メモリ構造１２６は、二次元又は三次元であり得る。メモリ構造１２６は、三次元アレイを含むメモリセルの１つ以上のアレイを含み得る。メモリ構造１２６は、複数のメモリレベルが、介在する基板なしでウェハなどの単一の基板の上方に形成された（かつ、基板内には形成されない）モノリシック三次元メモリ構造を含み得る。メモリ構造１２６は、シリコン基板の上方に配置されたアクティブ領域を有するメモリセルのアレイの１つ以上の物理レベルでモノリシックに形成された任意の種類の不揮発性メモリを含み得る。メモリ構造１２６は、関連する回路が基板の上方又は内部にあるかどうかに関わらず、メモリセルの動作に関連する回路を有する不揮発性メモリデバイスにあり得る。
【0029】
制御回路１１０は、読み出し／書き込み回路１２８と協働して、メモリ構造１２６に対してメモリ動作を実行し、ステートマシン１１２、オンチップアドレスデコーダ１１４、及び電力制御モジュール１１６を含む。ステートマシン１１２は、メモリ動作のチップレベル制御を提供する。
【0030】
記憶領域１１３は、例えば、プログラミングパラメータのために提供され得る。プログラミングパラメータとしては、プログラム電圧、プログラム電圧バイアス、メモリセルの位置を示す位置パラメータ、接触ラインコネクタの厚さパラメータ、検証電圧などが挙げられ得る。位置パラメータは、ＮＡＮＤストリングのアレイ全体内のメモリセルの位置、特定のＮＡＮＤストリンググループにおけるメモリセルの位置、特定の平面上のメモリセルの位置などを示し得る。接触ラインコネクタの厚さパラメータは、接触ラインコネクタ、基板、又は接触ラインコネクタが構成されている材料などの厚さを示し得る。
【0031】
オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるものと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワードライン及びビットラインに供給される電力及び電圧を制御する。これは、ワードライン、ＳＧＳ及びＳＧＤトランジスタ、並びにソースラインのためのドライバを含むことができる。感知ブロックは、１つのアプローチにおいて、ビットラインドライバを含むことができる。ＳＧＳトランジスタは、ＮＡＮＤストリングのソース端での選択ゲートトランジスタであり、ＳＧＤトランジスタは、ＮＡＮＤストリングのドレイン端での選択ゲートトランジスタである。
【0032】
いくつかの実施形態では、構成要素の一部を組み合わせることができる。様々な設計において、メモリ構造１２６以外の構成要素のうちの１つ以上（単独で又は組み合わせて）は、本明細書に記載される動作を実行するように構成されている少なくとも１つの制御回路と考えられ得る。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４／１３２、電力制御モジュール１１６、感知ブロックＳＢｂ、ＳＢ２、．．．、ＳＢｐ、読み出し／書き込み回路１２８、コントローラ１２２などのうちのいずれか１つ又はそれらの組み合わせを含み得る。
【0033】
制御回路は、メモリセルの１つのセットに対してプログラム及び検証動作を実行するように構成されたプログラミング回路を含むことができ、メモリセルの１つのセットは、複数のデータ状態の中の１つのデータ状態を表すように割り当てられたメモリセルと、複数のデータ状態間の別のデータ状態を表すように割り当てられたメモリセルと、を含み、プログラム及び検証動作は、複数のプログラム及び検証の反復を含み、各プログラム及び検証の反復では、プログラミング回路は、１つの選択されたワードラインのプログラミングを実行し、その後、プログラミング回路は、その選択されたワードラインに検証信号を印加する。制御回路はまた、１つのデータ状態の検証試験に合格するメモリセルのカウントを取得するように構成されたカウント回路を含み得る。制御回路はまた、カウントが閾値を超える量に基づいて、プログラミング動作が完了したかどうかを判定するように構成された判定回路を含み得る。
【0034】
例えば、図１Ｂは、プログラミング回路１５１、カウント回路１５２、及び判定回路１５３を含む例示的な制御回路１５０のブロック図である。
【0035】
オフチップコントローラ１２２は、プロセッサ１２２ｃ、ＲＯＭ１２２ａ並びにＲＡＭ１２２ｂなどの記憶デバイス（メモリ）、及びエラー訂正コード（error-correction code、ＥＣＣ）エンジン２４５を含み得る。ＥＣＣエンジンは、Ｖｔｈ分布の上部テールが高くなりすぎたときに生じる数々の読み出しエラーを訂正し得る。しかしながら、場合によっては、訂正不可能なエラーが存在し得る。本明細書で提供される技術は、訂正不可能なエラーが発生する可能性を低減する。
【0036】
記憶デバイス１２２ａ、１２２ｂは、命令のセットなどのコードを含み、プロセッサ１２２ｃは、この命令のセットを実行して本明細書に記載される機能を提供するように動作可能である。代替的又は追加的に、プロセッサ１２２ｃは、１つ以上のワードライン内のメモリセルの予約領域など、メモリ構造１２６の記憶デバイス１２６ａからコードにアクセスし得る。例えば、コードは、プログラミング、読み出し、及び消去動作などのために、メモリ構造１２６にアクセスするために、コントローラ１２２によって使用され得る。コードは、起動コード及び制御コード（例えば、命令のセット）を含み得る。起動コードは、起動又はスタートアッププロセス中にコントローラ１２２を初期化し、コントローラ１２２がメモリ構造１２６にアクセスできるようにするソフトウェアである。コードは、１つ以上のメモリ構造１２６を制御するためにコントローラ１２２によって使用され得る。電源投入されると、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又は記憶デバイス１２６ａからブートコードをフェッチし、ブートコードは、システム構成要素を初期化して、制御コードをＲＡＭ１２２ｂにロードする。制御コードがＲＡＭ１２２ｂにロードされると、制御コードはプロセッサ１２２ｃによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、並びに入力及び出力ポートの制御などの基本タスクを実施するためのドライバを含む。
【0037】
一般に、制御コードは、以下で更に考察されるフロー図のステップを含む、本明細書に記載される機能を実施する命令を含むことができ、以下で更に考察されるものを含む電圧波形を提供することができる。
【0038】
一実施形態では、ホストは、本明細書に記載される方法を実施するために、１つ以上のプロセッサと、１つ以上のプロセッサをプログラムするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１つ以上のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、ソリッドステートメモリ）と、を含むコンピューティングデバイス（例えば、ノートブック、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストはまた、１つ以上のプロセッサと通信する、追加のシステムメモリ、１つ以上の入力／出力インターフェース、及び／又は１つ以上の入力／出力デバイスを含み得る。
【0039】
ＮＡＮＤフラッシュメモリに加えて、他の種類の不揮発性メモリを使用することもできる。
【0040】
半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（dynamic random access memory、「ＤＲＡＭ」）、スタティックランダムアクセスメモリ（static random access memory、「ＳＲＡＭ」）デバイス等の揮発性メモリデバイス、抵抗ランダムアクセスメモリ（resistive random access memory、「ＲｅＲＡＭ」）、電気的消去可能プログラム可能読み出し専用メモリ（electrically erasable programmable read only memory、「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットと見なすこともできる）、強誘電性ランダムアクセスメモリ（ferroelectric random access memory、「ＦＲＡＭ」）、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、「ＭＲＡＭ」）等の不揮発性メモリデバイス及び情報を記憶する能力がある他の半導体素子を含む。これらのタイプのメモリデバイスのそれぞれは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。
【0041】
メモリデバイスは、受動素子及び／又は能動素子から、任意の組み合わせで形成されてもよい。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これは一部の実施形態では、アンチヒューズ、相変化材料等の抵抗率スイッチング記憶素子、及び任意選択的にダイオード、トランジスタ等のステアリング素子を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、これは一部の実施形態では、浮遊ゲート、導電性ナノ粒子、電荷蓄積誘電材料等の電荷蓄積領域を含有する素子を含む。
【0042】
複数のメモリ素子は、複数のメモリ素子が直列に接続されているように、又は複数のメモリ素子のそれぞれが個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤストリングは、メモリセル及びＳＧトランジスタを含む直列接続トランジスタのセットの例である。
【0043】
ＮＡＮＤメモリアレイは、ストリングが、単一のビットラインを共有しグループとしてアクセスされる複数のメモリ素子で構成される、複数のメモリストリングからアレイが構成されるように構成され得る。代替的に、メモリ素子は、素子のそれぞれが個々にアクセス可能であるように構成され得、例えば、ＮＯＲメモリアレイであるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は、例であり、メモリ素子は、別法で構成されてもよい。基板内及び／又は基板の上に位置する半導体メモリ素子は、二次元メモリ構造、三次元メモリ構造などの二次元又は三次元で配置され得る。
【0044】
二次元メモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、二次元メモリ構造では、メモリ素子は、メモリ素子を支持する基板の主表面に実質的に平行に延在する平面（例えば、ｘｙ方向平面）に配置される。基板は、ウェハであり、ウェハの上又はウェハ内にメモリ素子の層が形成されるウェハであってもよく、あるいはメモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。
【0045】
メモリ素子は、複数の行及び／又は列などの整列したアレイにおいて単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子は各々２つ以上の電極又はビットライン、ワードライン等の接触ラインを有し得る。
【0046】
三次元メモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それによって、三次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｚ方向は基板の主表面に実質的に垂直であり、ｘ及びｙ方向は基板の主表面に実質的に平行である）の構造を形成する。
【0047】
非限定的な例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルの積層体として垂直に配置され得る。別の非限定的な例として、三次元メモリアレイは、それぞれの列が複数のメモリ素子を有する複数の垂直列（例えば、基板の主表面に対して実質的に垂直、すなわちｙ方向に延在する列）として配置され得る。列は、二次元構成、例えば、ｘｙ平面に配置されてもよく、複数の垂直に積層されたメモリ面に素子があるメモリ素子の三次元配置をもたらす。三次元のメモリ素子の他の構成が、三次元メモリアレイを構成することもできる。
【0048】
非限定的な例として、ＮＡＮＤストリングの三次元アレイでは、メモリ素子は、単一の水平（例えば、ｘｙ）メモリデバイスレベル内にＮＡＮＤストリングを形成するようにまとめて結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するように一緒に結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を含有し、他のストリングが複数のメモリレベルにわたるメモリ素子を含有する、他の三次元構成を想定することができる。三次元メモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。
【0049】
典型的には、モノリシック三次元メモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。任意選択的に、モノリシック三次元メモリアレイは、単一の基板内に少なくとも部分的に１つ以上のメモリ層も有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック三次元アレイでは、アレイのそれぞれのメモリデバイスレベルを構成する層は、典型的には、アレイの下方のメモリデバイスレベルの層上に形成される。しかしながら、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有されてもよいか、又はメモリデバイスレベル間に介在する層を有してもよい。
【0050】
別の観点から、二次元アレイが別個に形成され、次いでまとめてパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシックスタックメモリは、メモリレベルを別個の基板上に形成することと、次いで、メモリレベルを互いの上にスタックすることとによって構築され得る。基板は、積層前にメモリデバイスレベルから薄くされるか、又は除去され得るが、メモリデバイスレベルが別個の基板にわたって最初に形成されるため、結果として得られるメモリアレイはモノリシック三次元メモリアレイではない。更に、複数の二次元メモリアレイ又は三次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いでまとめてパッケージ化されて積層チップメモリデバイスを形成してもよい。
【0051】
図２は、図１のメモリアレイ１２６の例示的な二次元構成におけるメモリセルのブロック２００、２１０を示す。メモリアレイ１２６は、多くのそのようなブロック２００、２１０を含み得る。各例示的なブロック２００、２１０は、いくつかのＮＡＮＤストリングと、ブロック間で共有されるそれぞれのビットライン、例えば、ＢＬ０、ＢＬ１、．．．とを含む。それぞれのＮＡＮＤストリングは、一端でドレイン側選択ゲート（drain-side select gate、ＳＧＤ）に接続され、ドレイン選択ゲートの制御ゲートは、共通のＳＧＤラインを介して接続される。ＮＡＮＤストリングは、それらの他端でソース側選択ゲート（source-side select gate、ＳＧＳ）に接続され、次に、共通のソースライン２２０に接続される。１１２本のワードライン、例えばＷＬ０～ＷＬ１１１が、ＳＧＳとＳＧＤとの間に延在する。いくつかの実施形態では、メモリブロックは、１１２本より多いか又は少ないワードラインを含み得る。例えば、いくつかの実施形態では、メモリブロックは、１６４本のワードラインを含む。場合によっては、ユーザデータを含まないダミーワードラインも、選択ゲートトランジスタに隣接するメモリアレイに使用され得る。そのようなダミーワードラインは、エッジデータワードラインを特定のエッジ効果から遮蔽し得る。
【0052】
メモリアレイに提供され得る不揮発性メモリの１つのタイプは、図３Ａ及び図３Ｂに示されるタイプのような浮遊ゲートメモリである。しかしながら、他のタイプの不揮発性メモリを使用することもできる。以下で更に詳細に考察されるように、図４Ａ及び図４Ｂに示される別の実施例では、電荷トラップメモリセルは、導電性浮遊ゲートの代わりに非導電性誘電体材料を使用して、不揮発的に電荷を蓄積する。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成された三層誘電体は、導電性制御ゲートとメモリセルチャネルの上の半導電性基板の表面との間に挟まれる。セルは、セルチャネルから窒化物に電子を注入することによってプログラムされ、それらの電子は補足され、限られた領域に蓄積される。次いで、この蓄積電荷は、検出可能な方法で、セルのチャネルの一部分の閾値電圧を変化させる。セルは、ホットホールを窒化物に注入することによって消去される。同様のセルは、ドープポリシリコンゲートがメモリセルチャネルの一部分上に延在して別個の選択トランジスタを形成するスプリットゲート構成で提供され得る。
【0053】
別のアプローチでは、ＮＲＯＭセルが使用される。例えば、２ビットがそれぞれのＮＲＯＭセルに記憶され、ＯＮＯ誘電体層は、ソース拡散とドレイン拡散との間のチャネルを横切って延在する。一方のデータビットの電荷は、ドレインに隣接する誘電体層に局在し、他方のデータビットの電荷は、ソースに隣接する誘電体層に局在する。多状態のデータ記憶は、絶縁体内の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み出すことによって取得される。他のタイプの不揮発性メモリも既知である。
【0054】
図３Ａは、ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセル３００、３１０、３２０の断面図を示す。この図では、ビットライン又はＮＡＮＤストリング方向はページに入り、ワードライン方向は左から右に進む。一例として、ワードライン３２４は、対応のチャネル領域３０６、３１６、及び３２６を含むＮＡＮＤストリングを横切って延在する。メモリセル３００は、制御ゲート３０２、浮遊ゲート３０４、トンネル酸化物層３０５、及びチャネル領域３０６を含む。メモリセル３１０は、制御ゲート３１２、浮遊ゲート３１４、トンネル酸化物層３１５、及びチャネル領域３１６を含む。メモリセル３２０は、制御ゲート３２２、浮遊ゲート３２１、トンネル酸化物層３２５、及びチャネル領域３２６を含む。それぞれのメモリセル３００、３１０、３２０は、異なる対応のＮＡＮＤストリング内にある。インターポリ誘電体（inter-poly dielectric、ＩＰＤ）層３２８も示されている。制御ゲート３０２、３１２、３２２は、ワードラインの部分である。接触ラインコネクタ３２９に沿った断面図を図３Ｂに示す。
【0055】
制御ゲート３０２、３１２、３２２は、浮遊ゲート３０４、３１４、３２１を包み込み、制御ゲート３０２、３１２、３２２と浮遊ゲート３０４、３１４、３２１との間の表面接触領域を増加させる。これにより、ＩＰＤ静電容量が高くなり、より高い結合比につながり、プログラミング及び消去を容易にする。しかしながら、ＮＡＮＤメモリデバイスが縮小されると、隣接するセル３００、３１０、３２０間の間隔はより小さくなるため、２つの隣接する浮動ゲート３０２、３１２、３２２間に制御ゲート３０２、３１２、３２２及びＩＰＤ層３２８のための空間はほとんどない。
【0056】
代替として、図４Ａ及び図４Ｂに示されるように、制御ゲート４０２、４１２、４２２が平坦又は平面である平坦又は平面メモリセル４００、４１０、４２０が開発された。すなわち、制御ゲートはフローティングゲートを包み込まず、電荷蓄積層４２８とのその接触は、その上方からのみである。この場合、高い浮遊ゲートを有することに利点はない。代わりに、浮遊ゲートはかなり薄くなる。更に、浮遊ゲートを使用して、電荷を蓄積することができ、又は薄い電荷トラップ層を使用して、電荷をトラップすることができる。このアプローチは、プログラミング中にトンネル酸化物を通るトンネリング後に電子が浮遊ゲートを通って移動し得る、電子の弾道性伝導の問題を回避することができる。
【0057】
図４Ａは、ＮＡＮＤストリングにおける例示的な電荷トラップメモリセル４００、４１０、４２０の断面図を示す。図は、図１のメモリセルアレイ１２６内のメモリセル４００、４１０、４２０の二次元例として、平坦制御ゲート及び電荷トラップ領域を含むメモリセル４００、４１０、４２０のワードライン方向にある。電荷トラップメモリは、ＮＯＲ及びＮＡＮＤフラッシュメモリデバイスで使用され得る。この技術は、電子を蓄積するためにドープ多結晶シリコンなどの導体を使用する浮遊ゲートＭＯＳＦＥＴ技術とは対照的に、電子を蓄積するためにＳｉＮフィルムなどの絶縁体を使用する。一例として、ワードライン４２４は、対応のチャネル領域４０６、４１６、４２６を含むＮＡＮＤストリングを横切って延在する。ワードラインの部分は、制御ゲート４０２、４１２、４２２を提供する。ワードラインの下に、ＩＰＤ層４２８、電荷トラップ層４０４、４１４、４２１、ポリシリコン層４０５、４１５、４２５、及びトンネル層４０９、４０７、４０８がある。それぞれの電荷トラップ層４０４、４１４、４２１は、対応のＮＡＮＤストリング内で連続的に延在する。制御ゲートの平坦な構成は、浮遊ゲートより薄くすることができる。加えて、メモリセルを互いに近づけることができる。
【0058】
図４Ｂは、接触ラインコネクタ４２９に沿った図４Ａの構造の断面図を示す。ＮＡＮＤストリング４３０は、ＳＧＳトランジスタ４３１、例示的なメモリセル４００、４３３、．．．４３５、及びＳＧＤトランジスタ４３６を含む。ＳＧＳ及びＳＧＤトランジスタ４３１、４３６内のＩＰＤ層４２８内の通路は、制御ゲート層４０２及び浮遊ゲート層が通信することを可能にする。例えば、制御ゲート４０２及び浮遊ゲート層は、ポリシリコンであってもよく、トンネル酸化物層は、酸化ケイ素であってもよい。ＩＰＤ層４２８は、Ｎ－Ｏ－Ｎ－Ｏ－Ｎ構成のように、窒化物（nitride、Ｎ）及び酸化物（oxide、Ｏ）のスタックであり得る。
【0059】
ＮＡＮＤストリングは、ｐ型基板領域４５５、ｎ型ウェル４５６、及びｐ型ウェル４５７を含む基板上に形成されてもよい。Ｎ型ソース／ドレイン拡散領域ｓｄ１、ｓｄ２、ｓｄ３、ｓｄ４、ｓｄ５、ｓｄ６、及びｓｄ７は、ｐ型ウェル内に形成される。チャネル電圧Ｖｃｈは、基板のチャネル領域に直接適用されてもよい。
【0060】
図５は、図１の感知ブロックＳＢ１の例示的なブロック図を示す。１つのアプローチでは、感知ブロックは複数の感知回路を含む。それぞれの感知回路は、データラッチに関連付けられる。例えば、例示的な感知回路５５０ａ、５５１ａ、５５２ａ、及び５５３ａは、それぞれデータラッチ５５０ｂ、５５１ｂ、５５２ｂ、及び５５３ｂに関連付けられる。１つのアプローチでは、ビットラインの異なるサブセットは、異なる対応の感知ブロックを使用して感知され得る。これにより、感知回路に関連付けられた処理負荷を分割し、それぞれの感知ブロック内の対応のプロセッサによって処理することが可能になる。例えば、ＳＢ１の感知回路コントローラ５６０は、感知回路及びラッチのセットと通信し得る。感知回路コントローラ５６０は、プリチャージ電圧を設定するためのそれぞれの感知回路に電圧を提供する、プリチャージ回路５６１を含んでもよい。１つの可能なアプローチでは、例えば、データバス及びローカルバスを介して、それぞれの感知回路に電圧が独立して提供される。別の可能なアプローチでは、共通の電圧が、それぞれの感知回路に同時に提供される。感知回路コントローラ５６０はまた、プリチャージ回路５６１、メモリ５６２、及びプロセッサ５６３を含み得る。メモリ５６２は、本明細書に記載の機能を実行するようにプロセッサによって実行可能なコードを記憶し得る。これらの機能は、感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａに関連付けられたラッチ５５０ｂ、５５１ｂ、５５２ｂ、５５３ｂを読み出し、ラッチ内のビット値を設定し、感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａの感知ノードにプリチャージレベルを設定するための電圧を提供することを含み得る。感知回路コントローラ５６０及び感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａの更なる例示的な詳細を以下に示す。
【0061】
いくつかの実施形態では、メモリセルは、フラグビットを記憶するラッチのセットを含むフラグレジスタを含み得る。いくつかの実施形態では、フラグレジスタの量は、データ状態の量に対応し得る。いくつかの実施形態では、１つ以上のフラグレジスタを使用して、メモリセルを検証するときに使用される検証技術のタイプを制御し得る。いくつかの実施形態では、フラグビットの出力は、特定のセルのブロックが選択されるように、デバイスの関連付けられたロジック、例えば、アドレス復号化回路を修正し得る。バルク動作（例えば、消去動作など）は、フラグレジスタに設定されたフラグを使用するか、又は暗黙アドレッシングなどでフラグレジスタとアドレスレジスタとの組み合わせを使用するか、又は代替的にアドレスレジスタのみを用いたストレートアドレッシングによって実行され得る。
【0062】
図６Ａは、図１のメモリアレイ１２６の例示的な三次元構成におけるブロックのセット６００の斜視図である。基板上には、メモリセル（記憶素子）のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３、並びにブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３によって使用される回路を有する周辺領域６０４がある。例えば、回路は、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３の制御ゲート層に接続され得る電圧ドライバ６０５を含み得る。１つのアプローチでは、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３内の共通の高さの制御ゲート層が一般的に駆動される。基板６０１はまた、回路の信号を搬送するために導電路内でパターン化された１つ以上の下部金属層とともに、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３の下に回路を搬送し得る。ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、メモリデバイスの中間領域６０２に形成される。メモリデバイスの上部領域６０３において、１つ以上の上部金属層が、回路の信号を搬送するための導電路にパターン化される。それぞれのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、メモリセルのスタック領域を含み、スタックの交互レベルはワードラインを表す。１つの可能なアプローチでは、それぞれのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、垂直接点が上部金属層まで上方に延在して導電路への接続を形成する、対向する階層側面を有する。４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３が例として示されているが、ｘ方向及び／又はｙ方向に延在する２つ以上のブロックを使用することができる。
【0063】
１つの可能なアプローチでは、ｘ方向の平面の長さは、ワードラインへの信号経路が１つ以上の上部金属層に延在する方向（ワードライン又はＳＧＤライン方向）を表し、また、ｙ方向の平面の幅は、ビットラインへの信号経路が１つ以上の上部金属層内に延在する方向（ビットライン方向）を表す。ｚ方向は、メモリデバイスの高さを表す。
【0064】
図６Ｂは、図６ＡのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３のうちの１つの一部分の例示的な断面図を示す。ブロックは、交互の導電層及び誘電体層のスタック６１０を含む。この例では、導電層は、データワードライン層（ワードライン）ＷＬ０～ＷＬ１１１に加えて、２つのＳＧＤ層、２つのＳＧＳ層、及び４つのダミーワードライン層ＤＷＬＤ０、ＤＷＬＤ１、ＤＷＬＳ０、及びＤＷＬＳ１を含む。誘電体層は、ＤＬ０～ＤＬ１１６とラベル付けされている。更に、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタック６１０の領域が示されている。それぞれのＮＡＮＤストリングは、ワードラインに隣接するメモリセルを形成する材料で充填されたメモリホール６１８、６１９を包含する。スタック６１０の領域６２２は、図６Ｄにより詳細に示されており、以下で更に詳細に考察される。
【0065】
スタック６１０は、基板６１１と、基板６１１上の絶縁フィルム６１２と、ソースラインＳＬの一部分とを含む。ＮＳ１は、スタックの底部６１４にソース端６１３を有し、スタック６１０の上部６１６にドレイン端６１５を有する。接触ラインコネクタ（例えば、金属充填スリットなどのスリット）６１７、６２０は、ソースラインをスタック６１０の上方にある特定の接触ラインに接続するように、スタック６１０を通って延在する相互接続として、スタック６１０にわたって周期的に設けられてもよい。接触ラインコネクタ６１７、６２０は、ワードラインの形成中に使用され、続いて金属で充填されてもよい。ビットラインＢＬ０の一部分も示されている。導電ビア６２１は、ドレイン端６１５をＢＬ０に接続する。
【0066】
図６Ｃは、図６Ｂのスタックのメモリホール直径のプロットを示す。垂直軸は、図６Ｂのスタックと整列し、メモリホール６１８及び６１９の幅（ｗＭＨ）、例えば直径を示す。図６Ａのワードライン層ＷＬ０～ＷＬ１１１は、一例として繰り返されて、スタック内のそれぞれの高さｚ０～ｚ１１１にある。そのようなメモリデバイスでは、スタックを介してエッチングされるメモリホールは、非常に高いアスペクト比を有する。例えば、約２５～３０の深さ対直径比が一般的である。メモリホールは、円形断面を有してもよい。エッチングプロセスにより、メモリホール幅は、ホールの長さに沿って変化し得る。典型的には、直径は、メモリホールの上部から底部へと徐々に小さくなる。すなわち、メモリホールは、テーパ状であり、スタックの底部で狭くなる。場合によっては、選択ゲートの近くのホールの上部にわずかな狭まりが生じ、それにより、直径は、メモリホールの上部から底部までわずかに幅広になってから徐々に小さくなる。
【0067】
メモリホールの幅の不均一性により、メモリセルのプログラム傾斜及び消去速度を含むプログラミング速度は、メモリホールに沿ったそれらの位置に基づいて、例えば、スタック内のそれらの高さに基づいて変化し得る。メモリホールの直径が小さいほど、トンネル酸化物を横切る電場は比較的強くなるため、プログラミング及び消去速度は比較的高くなる。１つのアプローチは、メモリホール直径が同様である、例えば、規定の直径範囲内にある、隣接するワードラインのグループを定義することであり、グループ内の各ワードラインに最適化された検証スキームを適用することである。異なるグループは、最適化された異なる検証スキームを有し得る。
【0068】
図６Ｄは、図６Ｂのスタック６１０の領域６２２の拡大図を示す。メモリセルは、スタックの異なるレベルでワードライン層とメモリホールとの交点に形成される。この例では、ＳＧＤトランジスタ６８０、６８１は、ダミーメモリセル６８２、６８３、及びデータメモリセルＭＣの上に提供される。いくつかの層は、例えば、原子層堆積を使用して、メモリホール６３０の側壁（sidewall、ＳＷ）に沿って、及び／又はそれぞれのワードライン層内に堆積され得る。例えば、それぞれの列（例えば、メモリホール６３０内の材料によって形成されるピラー）は、ＳｉＮ又は他の窒化物などの電荷トラップ層又はフィルム６６３、トンネル層６６４、ポリシリコン本体又はチャネル６６５、及び誘電体コア６６６を含み得る。ワードライン層は、制御ゲートとして遮断酸化物／遮断高ｋ材料６６０、金属障壁６６１、及びタングステンなどの導電性金属６６２を含み得る。例えば、制御ゲート６９０、６９１、６９２、６９３、及び６９４が提供される。この実施例では、金属を除く全ての層が、メモリホール６３０内に提供される。他のアプローチでは、層のいくつかは制御ゲート層内にあり得る。追加のピラーは、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（active area、ＡＡ）を形成することができる。
【0069】
メモリセルがプログラムされると、電子が、メモリセルに関連付けられている電荷トラップ層の一部分に蓄積される。これらの電子は、チャネルからトンネル層を通って電荷トラップ層に引き込まれる。メモリセルのＶｔｈは、蓄積された電荷の量に比例して増加する。消去動作中、電子はチャネルに戻る。
【0070】
メモリホール６３０の各々は、遮断酸化物層、電荷トラップ層６６３、トンネル層６６４、及びチャネル層を含む複数の環状層で充填され得る。メモリホール６３０のそれぞれのコア領域は、本体材料で充填され、複数の環状層は、メモリホール６３０のそれぞれのコア領域とワードラインとの間にある。
【0071】
ＮＡＮＤストリングは、チャネルの長さが基板上に形成されないため、浮遊体チャネルを有すると考えられ得る。更に、ＮＡＮＤストリングは、スタック内で互いに上方に複数のワードライン層によって提供され、誘電体層によって互いに分離される。
【0072】
図７Ａは、図６Ｂのスタック６１０の例示的なワードライン層ＷＬ０の上面図を示す。前述のように、三次元メモリデバイスは、交互の導電層及び誘電体層のスタックを備え得る。導電層は、ＳＧトランジスタ及びメモリセルの制御ゲートを提供する。ＳＧトランジスタに使用される層はＳＧ層であり、メモリセルに使用される層はワードライン層である。更に、メモリホールはスタック内に形成され、電荷トラップ材料及びチャネル材料で充填される。これにより、垂直ＮＡＮＤストリングが形成される。ソースラインは、スタックの下方のＮＡＮＤストリングに接続され、ビットラインは、スタックの上方のＮＡＮＤストリングに接続される。
【0073】
三次元メモリデバイス内のブロックＢＬＫは、サブブロックに分割され得、各サブブロックは、共通のＳＧＤ制御ラインを有するＮＡＮＤストリンググループを含む。例えば、サブブロックＳＢａ、ＳＢｂ、ＳＢｃ、及びＳＢｄ内のＳＧＤライン／制御ゲートＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３をそれぞれ参照されたい。更に、ブロック内のワードライン層を領域に分割することができる。各領域は、それぞれのサブブロック内にあり、メモリデバイスの製造プロセス中にワードライン層を処理するために、スタック内に周期的に形成される接触ラインコネクタ（例えば、スリット）間に延在し得る。この処理は、ワードライン層の犠牲材料を金属で置き換えることを含み得る。一般に、接触ラインコネクタ間の距離は、エッチング剤が、犠牲材料を除去するために横方向に移動することができる、及び犠牲材料の除去によって作成される空隙を充填するために金属が移動することができる距離の限界を考慮して、比較的小さくあるべきである。例えば、接触ラインコネクタ間の距離は、隣接する接触ラインコネクタ間にメモリホールのいくつかの行を可能にさせ得る。メモリホール及び接触ラインコネクタのレイアウトはまた、各ビットラインが、異なるメモリセルに接続される間に、領域にわたって延在し得るビットラインの数の限界を考慮すべきである。ワードライン層を処理した後、接触ラインコネクタは、任意選択で、金属で充填されて、スタックを介する相互接続を提供することができる。
【0074】
この例では、隣接する接触ラインコネクタ間に、４行のメモリホールが存在する。ここでの行は、ｘ方向に整列されたメモリホールのグループである。更に、メモリホールの行は、メモリホールの密度を増加させるために千鳥状パターンである。ワードライン層又はワードラインは、各々がコンタクトライン７１３によって接続されている領域ＷＬ０ａ、ＷＬ０ｂ、ＷＬ０ｃ、及びＷＬ０ｄに分割される。ブロック内のワードライン層の最後の領域は、１つのアプローチにおいて、次のブロック内のワードライン層の第１の領域に接続され得る。接触ライン７１３は、次に、ワードライン層のための電圧ドライバに接続される。領域ＷＬ０ａは、接触ライン７１２に沿って例示的なメモリホール７１０、７１１を有する。領域ＷＬ０ｂは、例示的なメモリホール７１４、７１５を有する。領域ＷＬ０ｃは、例示的なメモリホール７１６、７１７を有する。領域ＷＬ０ｄは、例示的なメモリホール７１８、７１９を有する。メモリホールは、図７Ｂにも示されている。各メモリホールは、それぞれのＮＡＮＤストリングの一部であり得る。例えば、メモリホール７１０、７１４、７１６、及び７１８は、それぞれＮＡＮＤストリングＮＳ０＿ＳＢａ、ＮＳ１＿ＳＢｂ、ＮＳ２＿ＳＢｃ、ＮＳ３＿ＳＢｄ、及びＮＳ４＿ＳＢｅの一部であり得る。
【0075】
各円は、ワードライン層又はＳＧ層におけるメモリホールの断面を表す。破線を伴う例示的な円は、メモリホール内の材料によって、及び隣接するワードライン層によって提供されるメモリセルを表す。例えば、メモリセル７２０、７２１は、ＷＬ０ａ内にあり、メモリセル７２４、７２５は、ＷＬ０ｂ内にあり、メモリセル７２６、７２７は、ＷＬ０ｃ内にあり、メモリセル７２８、７２９は、ＷＬ０ｄ内にある。これらのメモリセルは、スタック内で共通の高さにある。
【0076】
接触ラインコネクタ（例えば、金属充填スリットなどのスリット）７０１、７０２、７０３、７０４は、領域ＷＬ０ａ～ＷＬ０ｄのエッジの間に、及びエッジに隣接して位置し得る。接触ラインコネクタ７０１、７０２、７０３、７０４は、スタックの底部からスタックの頂部までの導電路を提供する。例えば、スタックの底部のソースラインは、スタックの上方の導電ラインに接続されてもよく、導電ラインは、メモリデバイスの周辺領域内の電圧ドライバに接続される。
【0077】
図７Ｂは、図６Ｂのスタックの例示的な上部誘電体層ＤＬ１１６の上面図を示す。誘電体層は、領域ＤＬ１１６ａ、ＤＬ１１６ｂ、ＤＬ１１６ｃ、及びＤＬ１１６ｄに分割されている。各領域は、それぞれの電圧ドライバに接続され得る。これにより、各メモリセルが、それぞれのビットラインに接続されているそれぞれのＮＡＮＤストリング内にある状態で、ワードライン層の１つの領域内のメモリセルのセットが、同時にプログラムされることが可能になる。各ビットラインに電圧を設定して、各プログラム電圧の間のプログラミングを許可又は禁止することができる。
【0078】
領域ＤＬ１１６ａは、ビットラインＢＬ０と一致する接触ライン７１２に沿って例示的なメモリホール７１０、７１１を有する。「Ｘ」記号で示されているように、多数のビットラインがメモリホールの上方に延在し、メモリホールに接続される。ＢＬ０は、メモリホール７１１、７１５、７１７、７１９を含むメモリホールのセットに接続されている。別の例示的なビットラインＢＬ１は、メモリホール７１０、７１４、７１６、７１８を含むメモリホールのセットに接続されている。図７Ａからの接触ラインコネクタ（例えば、金属充填スリットなどのスリット）７０１、７０２、７０３、７０４もまた、スタックを通って垂直に延在するように示されている。ビットラインは、ｘ方向にＤＬ１１６層にわたって、シーケンスＢＬ０～ＢＬ２３で番号付けされ得る。
【0079】
ビットラインの異なるサブセットは、異なる行のメモリセルに接続される。例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２、ＢＬ１６、ＢＬ２０は、各領域の右縁部のセルの第１の行内のメモリセルに接続される。ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４、ＢＬ１８、ＢＬ２２は、右縁部の第１の行に隣接する、セルの隣接する行内のメモリセルに接続される。ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５、ＢＬ１９、ＢＬ２３は、各領域の左縁部のセルの第１の行内のメモリセルに接続される。ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３、ＢＬ１７、ＢＬ２１は、左縁部の第１の行に隣接する、メモリセル隣接する行内のメモリセルに接続される。
【0080】
メモリブロックのメモリセルは、１ビット以上のデータを、各々が、それぞれの閾値電圧Ｖｔに関連付けられる、複数のデータ状態で記憶するようにプログラムされ得る。例えば、図８は、メモリセル当たり１ビット（ＳＬＣ）の記憶方式に従ってプログラムされたメモリセルのグループの閾値電圧Ｖｔ分布を示す。ＳＬＣ記憶方式では、消去状態（Ｅｒ）及び単一のプログラムされたデータ状態（Ｓ１）を含む、合計２つのデータ状態がある。図９は、合計８つのデータ状態、すなわち消去状態（Ｅｒ）と７つのプログラムされたデータ状態（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、及びＳ７）を含む、セル当たり３ビット（ＴＬＣ）の記憶方式の閾値電圧Ｖｔ分布を示す。各プログラムされたデータ状態（Ｓ１～Ｓ７）は、プログラミング動作の検証部分中に使用される検証電圧（Ｖｖ１～Ｖｖ７）に関連付けられる。図１０は、合計１６個のデータ状態、すなわち消去状態（Ｅｒ）及び１５個のプログラムされたデータ状態（Ｓ１～Ｓ１５）を含む、セル当たり４ビット（ＱＬＣ）の記憶方式の閾値電圧Ｖｔ分布を示す。４個のデータ状態を有するセル当たり２ビット（ＭＬＣ）、又は３２個のデータ状態を有するセル当たり５ビット（ＰＬＣ）など、他の記憶方式も利用可能である。
【0081】
いくつかのメモリダイでは、メモリブロックは、複数の記憶方式モード、例えば、ＳＬＣモード及びＴＬＣモード、又はＳＬＣモード及びＱＬＣモードで動作するように構成され得る。次いで、メモリデバイスは、高性能を提供するＳＬＣモードで動作するメモリブロックに最初にデータを書き込むように構成され得る。次いで、性能が重要でないときのバックグラウンド動作において、メモリデバイスは、そのデータを、長期記憶のために、メモリセル当たりマルチビットのフォーマットにプログラムすることができる。
【0082】
メモリセル当たり複数ビットへのプログラミングは、典型的には、複数のプログラムループを含む。図１１は、選択されたワードラインのメモリセルを、メモリセル当たりより多くのビット数（例えば、ＴＬＣ又はＱＬＣ）にプログラムするための例示的なメモリセルプログラミング動作中に、選択されたワードラインに印加される電圧の波形１１００を示す。示されるように、各プログラムループは、特定のプログラムループにおいてどのデータ状態がプログラムされているかに応じて、プログラミングパルスＶＰＧＭと、１つ以上の検証パルスと、を含む。単純化のために、各パルスについて方形波形が示されているが、マルチレベル形状又は傾斜形状などの他の形状が、可能である。
【0083】
増分ステップパルスプログラミング（Incremental Step Pulse Programming、ＩＳＰＰ）が、この例示的なパルス列において使用されており、これは、ＶＰＧＭパルス振幅が、各連続するプログラムループにおいてステップアップする、すなわち増加することを意味する。言い換えれば、パルス列は、固定ステップサイズ（ｄＶＰＧＭ）を使用して、各プログラムループで振幅が段階的に増加するＶＰＧＭパルスを含む。新しいパルス列は、初期ＶＰＧＭパルスレベルＶＰＧＭＵで始まり、最大許容レベルを超えない最終ＶＰＧＭパルスレベルで終了する。パルス列１１００は、不揮発性メモリセルのセットを含む選択されたワードラインに印加される一連のＶＰＧＭパルス１１０１～１１１５を含む。一例として、プログラムループにおいて検証されている目標データ状態に基づいて、各ＶＰＧＭパルスの後に１つ以上の検証電圧パルス１１１６～１１２９が提供される。検証電圧は、電圧ＶＶ１～ＶＶ７（図９に示されている）に対応する。検証電圧の印加と同時に、感知動作は、メモリセルを通る電流を感知することによって、選択されたワードライン内の特定のメモリセルが、その意図されたデータ状態に関連付けられた検証電圧を上回る閾値電圧Ｖｔを有するかどうかを判定することができる。電流が比較的高い場合、これは、メモリセルが導電状態にあり、その結果、その閾値電圧Ｖｔが検証電圧未満であることを示す。電流が比較的低い場合、これは、メモリセルが非導電状態にあり、その結果、その閾値電圧Ｖｔが検証電圧を上回っていることを示す。メモリセルが検証に合格した場合、そのメモリセルのプログラミングは完了し、そのメモリセルの更なるプログラミングは、メモリセルに結合されたビットラインに禁止電圧を印加することによって、全ての残りのプログラムループで禁止される。プログラミングは、全てのメモリセルが、それらの意図されたデータ状態について検証に合格するまで（この場合、プログラミングは合格する）、又は所定の最大プログラムループ数を超えるまで（この場合、プログラミングは不合格になる）進行する。ワードラインのメモリセルは、互いに独立してプログラムされ得る一連のストリンググループ、又は単にストリングに分割され得、プログラミングは、ワードラインにわたってストリング毎に開始した後に、メモリブロック内の次のワードラインに進むことができる。
【0084】
いくつかのプログラミング動作では、「スマート検証動作」は、そのメモリブロック内のワードラインの最適な開始プログラミング電圧を取得するために、プログラミング動作の最初の数個のプログラムループの間に実行される。図１２及び図１３を参照すると、スマート検証動作の間、選択されたワードラインの一部分のみ（例えば、１つのストリング）が、プログラミングのために選択される。第１のプログラムループでは、比較的低いＶＰＧＭＵ＿ＳＶプログラミングパルスが、ワードラインの選択された部分に印加され、次いで、検証レベルＶｖｅｒ１を合格したメモリセルの数が、メモリセルの目標数よりも大きいか否かを判定するために、検証動作が、実行される。図１３の例では、第１のプログラムループの後、検証レベルＶｖｅｒ１よりも大きい閾値電圧を有するメモリセルはない。検証動作を合格したメモリセルの数が目標以下である場合、プログラミング電圧がステップアップされて（ＶＰＧＭ＝ＶＰＧＭ＋ｄＶＰＧＭ）、別のプログラムループが、開始する。これは、検証を合格する目標数のメモリセルが、検証レベルＶｖｅｒ１を超えるのに要するプログラムループ数だけ継続する。図１２及び図１３の例では、これには、３つのプログラムループを要する。検証動作が合格すると、ＶＰＧＭ、又はＶＰＧＭにもう１つの増分ｄＶＰＧＭを加えたものが、ＳＶ＿ＶＰＧＭに設定されて、チップのＮＡＮＤレジスタに記憶される。同じメモリブロック内の他のストリング及びワードラインが、続いてプログラムされる場合、それらの後続のプログラミング動作の第１のプログラムループにおける初期プログラミング電圧ＶＰＧＭＵが、ＳＶ＿ＶＰＧＭに設定され、それにより、メモリセルをオーバープログラムすることなしに、不要なプログラムループをスキップすることによって性能を改善する。
【0085】
図１２及び図１３の例では、スマート検証動作は、第３のスマート検証プログラムループで合格する（図１３の曲線の斜線領域は、検証を合格したメモリセルを識別する）。したがって、後続のワードライン及びストリングのＳＶ＿ＶＰＧＭは、ＶＰＧＭＵ＿ＳＶにｄＶＰＧＭの３倍を加えたもの、すなわち、ＳＶ＿ＶＰＧＭ＝ＶＰＧＭＵ＿ＳＶ＋３＊ｄＶＰＧＭに設定される。同じチップ内又は異なるチップ内の他のメモリブロックでは、スマート検証に合格するためのプログラムループの数は、３未満、３に等しい、又は３超であり得、すなわち、最適なＳＶ＿ＶＰＧＭは、各メモリブロックに固有であり、同じメモリブロック内の各ワードラインに固有でさえあり得る。
【0086】
多くのチップにおいて、ＳＶ＿ＶＰＧＭを記憶するＮＡＮＤレジスタは、１チップ当たり１バイトのデータしか含まず、これは、一度に１つのＳＶ＿ＶＰＧＭのみを記憶するのに十分なデータである。他のチップでは、ＮＡＮＤレジスタは、２バイト以上（例えば、３バイト以下）を含み得るが、ＮＡＮＤレジスタ内のバイト数は、チップ内に存在するメモリブロック数よりもはるかに少ない。データのバイト内で、図１４に見出されるものなど、異なるビットの組み合わせが、異なるＳＶ＿ＶＰＧＭ電圧に関連付けられ得る。最適な初期プログラミング電圧ＶＰＧＭは、チップ全体にわたってメモリブロック毎に変化し、チップのレジスタは、１バイトのデータだけ、又は存在するメモリブロック数よりもはるかに少ないバイト数のデータ（例えば、３バイト以下）を含むので、これは、プログラミングが、あるブロックから別のブロックに切り替わるたびに、ＳＶ＿ＶＰＧＭを再取得すること、すなわちブロックジャンプを必要とする。言い換えれば、プログラミングが、１つのメモリブロックから別のメモリブロックにジャンプするたびに、例え、次のブロックがすでに部分的にプログラムされており、ＳＶ＿ＶＰＧＭが以前に取得されていても、そのメモリブロックの固有のＳＶ＿ＶＰＧＭ電圧は失われて、ＮＡＮＤレジスタ内で置き換えられており、ＳＶ＿ＶＰＧＭが再取得されて、ＮＡＮＤレジスタに書き戻され得るように、スマート検証動作が、実行されなければならない。この再取得プロセスは、時間及びメモリチップのリソースを要し、それにより、性能を低下させる。
【0087】
本開示の一態様は、ＳＶ＿ＶＰＧＭが、メモリブロックのために取得されると、レジスタに書き込まれるだけではなく、ＳＶ＿ＶＰＧＭが、そのメモリブロックのスペアバイトにも直接書き込まれるプログラミング技術に関する。そこから、ＳＶ＿ＶＰＧＭは、長期間保持され、スマート検証動作を再び行う必要なしに、ＮＡＮＤレジスタに戻され得る。したがって、ブロックジャンプの場合、プログラムされているブロックのＳＶ＿ＶＰＧＭは、時間のかかる再取得動作なしに、そのスペアバイトから読み出されて、メモリブロック内のワードラインをプログラムするときに使用するためにＮＡＮＤレジスタに保存され得る。これは、プログラミング時間を低減することによって、メモリデバイスの性能を改善する。いくつかの実施形態では、ＳＶ＿ＶＰＧＭは、スマート検証動作が、各メモリブロックに対して１回行われるだけでよく、そのメモリブロックのメモリブロック内で繰り返されるだけでよく、その後消去されるように、チップ内のメモリブロック全体のために保存され得る。また、以下で更に詳細に考察されるように、いくつかの実施形態では、ＳＶ＿ＶＰＧＭは、ワードライン毎に取得及び記憶され得、プログラミング性能及び信頼性を更に改善する。言い換えれば、メモリブロック内の全てのワードラインをプログラムするときに単一のＳＶ＿ＶＰＧＭが使用されるのではなく、各ワードライン（又は特定の数のワードライン）は、ワードライン自体の中に長期記憶のために保存される、ワードライン自体の固有の最適化されたＳＶ＿ＶＰＧＭを提供され得る。
【0088】
メモリブロックにおいて、プログラムされると、各ワードラインは、大量のデータを含む。図１５の例示的な実施形態では、図示されたワードラインは、１６キロバイト（１６ｋＢ）の総データを含む。この容量の大部分は、ユーザデータのために確保されるが、１つ以上のスペアバイトが、種々の目的、例えば、エラー訂正コード（ＥＣＣ）、又は欠陥列を修復するために使用され得る列冗長性のために使用され得る。本開示のプログラミング技術によれば、各ワードラインのこれらのスペアバイトのうちの１つ（以下、「スマート検証バイト」と呼ばれる）は、ＳＶ＿ＶＰＧＭを記憶することに専用である。図１４に示されるようなテーブルをチップに記憶して、このスマート検証バイト内の異なるビットの組合せを異なるＳＶ＿ＶＰＧＭ電圧に関連付けることができる。いくつかの実施形態では、ＳＶ＿ＶＰＧＭをメモリブロックの１つのワードラインに記憶し、次いで、そのメモリブロック内の全ての後続のワードラインに対して使用することができる。他の実施形態では、ＳＶ＿ＶＰＧＭは、各ワードラインのスペアバイトに保存される。
【0089】
ここで図１６を参照すると、例示的なメモリブロックのワードラインをプログラムするステップが、示されている。ステップ１６００において、データ書き込みコマンドが、受信される。いくつかの実施形態では、これは、ブロックジャンプを必要とするデータ書き込みコマンドであり得る。ステップ１６０２において、チップ内の制御回路が、メモリブロックをチェックして、目標ワードラインのＳＶ＿ＶＰＧＭが、ＮＡＮＤレジスタに保存されているか否かを判定し、保存されていない場合、ＳＶ＿ＶＰＧＭが、スマート検証バイトに書き込まれているか否かを判定する。各ワードラインが固有のＳＶ＿ＶＰＧＭを有する例示的な実施形態では、プログラムされているワードラインＷＬｎのストリングが、Ｓｔｒｉｎｇ＿０（ワードラインの第１のストリング）以外のものである場合、ＳＶ＿ＶＰＧＭは、ＷＬｎ、Ｓｔｒｉｎｇ＿０のスマート検証バイトにすでにプログラムされているはずである。他の実施形態では、ＳＶ＿ＶＰＧＭは、ワードラインのグループ又はメモリブロック全体に共通であり得る。その場合、スマート検証バイトは、別のワードラインのスマート検証バイト内など、他のどこかに位置し得る。例えば、いくつかの実施形態では、ＳＶ＿ＶＰＧＭは、１つおきのワードラインに対して取得されて、２つ、３つ、又はそれより多くのワードラインに対して使用され得る。ＳＶ＿ＶＰＧＭ電圧が、スマート検証バイトに保存されているが、ＮＡＮＤレジスタには保存されていない場合、この段階で、ＳＶ＿ＶＰＧＭが、ＮＡＮＤレジスタに書き込まれる。
【0090】
判定ステップ１６０４において、ＳＶ＿ＶＰＧＭが、メモリブロック内のスマート検証バイトにプログラムされているかどうかが、判定される。
【0091】
判断ステップ１６０４における答えが「いいえ」である場合、ステップ１６０６において、プログラミング電圧ＶＰＧＭが、比較的低い電圧レベルにある初期スマート検証プログラミング電圧ＶＰＧＭＵ＿ＳＶに設定される。ステップ１６０８において、第１のスマート検証プログラムループが開始され、プログラミングパルスＶＰＧＭが、目標ワードラインに印加され、続いて検証動作が行われる。検証動作は、スマート検証電圧Ｖｖｅｒ１（図１７参照）を超える閾値電圧を有するメモリセルの数をカウントすることと、その数を目標と比較することと、を含む。
【0092】
判定ステップ１６１０において、検証動作が合格したか否か、すなわち、検証電圧を上回る閾値電圧を有するメモリセルの数が目標を超えたか否かが、判定される。判定ステップ１６１０における答えが「いいえ」である場合、ステップ１６１２において、ＶＰＧＭが増分的に増加される、すなわち、ＶＰＧＭ＝ＶＰＧＭ＋ｄＶＰＧＭ。次に、方法はステップ１６０８に戻り、別のスマート検証プログラムループを開始する。方法は、検証動作が合格するまで、「Ｎ」個のプログラムループについてステップ１６０８～１６１２のループを通って進む。図１７に示される例では、検証動作は、最初の４つのスマート検証プログラムループで不合格であり、第５のスマート検証プログラムループで合格する。しかしながら、検証動作を合格するためのスマート検証プログラムループの数は、ブロック毎に、時にはワードライン毎に異なるであろう。判定ステップ１６１０における答えが「はい」である場合、ステップ１６１４において、ＶＰＧＭが、ＳＶ＿ＶＰＧＭに設定され、ＮＡＮＤレジスタにロードされる。
【0093】
ステップ１６１６において、ＩＳＰＰプログラミング技術を使用して、１つ以上のプログラミングループにおいてユーザデータが、目標ワードラインのメモリセルにプログラムされる。目標ワードラインのメモリセルは、任意の適切なプログラミング方式、例えば、ＭＬＣ、ＴＬＣ、又はＱＬＣにプログラムされ得る。ステップ１６１６の間、プログラムループＮ＋ｍにおいて、目標ワードラインのスマート検証バイトが、ＳＶ＿ＶＰＧＭ電圧に関連付けられたデータを含むようにプログラムされる。
【0094】
例示的な実施形態では、ユーザデータを含むメモリセルが、メモリセル当たりより多くのビット数にプログラムされ、各プログラムループでの検証動作を伴う場合であっても、スマート検証バイトのメモリセルは、検証を伴わない単一のプログラムループ（ループＮ＋ｍ）においてＳＬＣにプログラムされ得る。例えば、消去されるときに、スマート検証バイトが「１，１，１，１，１，１，１，１」を読み出し、ＳＶ＿ＶＰＧＭ電圧に関連付けられたデータが「０，１，０，１，１，１，０，１」である場合、プログラムループＮ＋ｍのプログラミングパルス中に、第２、第４、第５、第６、及び第８のメモリセルに結合されたビットラインは、プログラミングが、第１、第３、及び第７のメモリセルにおいてのみ開始するように、禁止電圧を受信する。プログラミング動作の残りのプログラムループについては、スマート検証バイトをプログラムするのに必要な追加の時間がごくわずかであるように、これらのメモリセルの全てをプログラミング禁止にする。スマート検証バイトのプログラミングが行われる特定のプログラムループは、ＶＰＧＭ電圧が、１プログラミングパルス０検証（one programming pulse, zero verify、１Ｐ０Ｖ）プログラミング動作に対して最適レベルであるプログラムループに基づいて選択され得る。例示的な一実施形態では、スマート検証バイトのメモリセルがプログラムされるＮ＋ｍパルスは、Ｓ１データ状態へのプログラミングの完了に続くパルスであり得る。したがって、スマート検証バイトのプログラミングは、ワードラインの残りをプログラムするのに必要な時間を増加させないが、代わりに、すでに行われているプログラミング動作内に隠される。この例では、スマート検証バイト内のメモリセルの閾値電圧Ｖｔ分布は、図８（ＳＬＣ）に近似し得、ワードライン内の残りのメモリセルの閾値電圧Ｖｔ分布は、図９（ＴＬＣ）又は図１０（ＱＬＣ）のいずれかに近似し得る。スマート検証バイトのメモリセルは不揮発性であるので、ＳＶ＿ＶＰＧＭは、アクセス可能なままであり、メモリデバイスがパワーオフされ、パワーオンに戻された場合であっても、再取得される必要はない。
【0095】
判定ステップ１６０４における答えが「はい」である場合、ステップ１６２０において、スマート検証バイトが、読み出され、ＳＶ＿ＶＰＧＭが、スマート検証動作を実行することなく、レジスタにロードされる。
【0096】
ステップ１６１６又は１６２０のいずれかに続いて、ステップ１６１８において、選択されたＷＬｎの残りのストリングが、ＩＳＰＰプログラミング技術を用いて、ＳＶ＿ＶＰＧＭに等しい初期プログラミング電圧ＶＰＧＭＵでプログラムされる。ステップ１６２２において、プログラムされているワードラインが、増分的に進められる、すなわち、ＷＬｎ＝ＷＬｎ＋１。このプロセスは、書き込みコマンドが完了するまで、又はメモリブロックが満杯になるまで、すなわち閉じられるまで継続する。
【0097】
図１８は、本開示の一実施形態による、４つのストリング（Ｓｔｒｉｎｇ＿０～Ｓｔｒｉｎｇ＿３とラベル付けされている）に分割されたワードラインを有する例示的なメモリブロックに適用されるときの、上述のプログラミング技術のプログラミング順序又はシーケンスを示す表である。第１の動作は、プログラムされるべき第１のワードライン（ＷＬｎ）のＳｔｒｉｎｇ＿０のメモリセルに対してスマート検証動作を実行して、ワードラインＷＬｎのスマート検証電圧、すなわちＳＶ＿ＶＰＧＭ＿ＷＬｎを取得することである。次に、ＷＬｎ、Ｓｔｒｉｎｇ＿０のメモリセルが、ユーザデータとＳＶ＿ＶＰＧＭ＿ＷＬｎ電圧を含むデータとを含むようにプログラムされる。第２、第３、及び第４のプログラミング動作は、これらのプログラミング動作のための初期プログラミング電圧ＶＰＧＭＵとしてＳＶ＿ＶＰＧＭ＿ＷＬｎを使用して、ワードラインＷＬｎのＳｔｒｉｎｇ＿１、Ｓｔｒｉｎｇ＿２、及びＳｔｒｉｎｇ＿３それぞれのメモリセルをプログラミングすることである。
【0098】
次いで、プログラミングは、メモリブロック内の次の連続したワードライン、すなわちＷＬｎ＋１に移る。第５のプログラミング動作は、ＳＶ＿ＶＰＧＭ＿ＷＬｎ＋１を取得し、ＷＬｎ＋１のＳｔｒｉｎｇ＿０をプログラムすることである。第６、第７、及び第８のプログラミング動作は、これらのプログラミング動作の初期プログラミング電圧ＶＰＧＭＵとしてＳＶ＿ＶＰＧＭ＿ＷＬｎ＋１を使用して、ワードラインＷＬｎ＋１のＳｔｒｉｎｇ＿１、Ｓｔｒｉｎｇ＿２、及びＳｔｒｉｎｇ＿３をそれぞれプログラムすることである。このパターンは、書き込み動作が完了するまで、ワードラインＷＬｎ＋２以降について継続する。
【0099】
特定のシステム構成要素を指すために、様々な用語が、本明細書で使用される。異なる会社は、異なる名前によって同じ又は類似の構成要素を指す場合があり、本説明は、名前が異なるが機能では異ならない構成要素間を区別することを意図しない。以下の開示に記載される様々な機能単位が「モジュール」と称される限りにおいて、そのような特徴付けは、潜在的な実装機構の範囲を過度に制限しないことを意図する。例えば、「モジュール」は、カスタム超大規模集積（ＶＬＳＩ）回路若しくはゲートアレイ、又は、ロジックチップ、トランジスタ、若しくは他のディスクリート構成要素を含む市販の半導体を含むハードウェア回路として実装され得る。更なる実施例では、モジュールはまた、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスなどの、プログラム可能なハードウェアデバイスに実装されてもよい。更に、モジュールはまた、様々なタイプのプロセッサによって実行されるソフトウェアによって、少なくとも部分的に実装され得る。例えば、モジュールは、オブジェクト、プロセス、又は機能に翻訳するコンピュータ命令の１つ以上の物理的又は論理的ブロックを構成する実行可能コードのセグメントを含み得る。また、そのようなモジュールの実行可能な部分は、物理的に一緒に位置する必要はなく、むしろ、異なる場所に記憶された別個の命令を含み、別個の命令は、一緒に実行されたときに、識別されたモジュールを含み、そのモジュールの記載された目的を達成する。実行可能コードは、単一の命令のみ又は複数の命令のセットを含んでもよく、同様に、異なるコードセグメントにわたって、又は異なるプログラム間に、又はいくつかのメモリデバイス間などに分散されてもよい。ソフトウェア又は部分的なソフトウェアのモジュール実装では、ソフトウェア部分は、電子、磁気、光学、電磁、赤外線、又は半導体ベースのシステム、装置、若しくはデバイス、又はそれらの任意の好適な組み合わせを含むがこれらに限定されない、１つ以上のコンピュータ可読及び／又は実行可能記憶媒体に記憶されてもよい。概して、本開示の目的のため、コンピュータ可読及び／又は実行可能記憶媒体は、命令実行システム、装置、プロセッサ、又はデバイスによって又はそれらと関連して使用されるプログラムを含む及び／又は記憶することができる任意の有形及び／又は非一時的媒体で構成されてもよい。
【0100】
同様に、本開示の目的のため、「構成要素」という用語は、任意の有形、物理的、及び非一時的デバイスで構成されてもよい。例えば、構成要素は、カスタムＶＬＳＩ回路、ゲートアレイ、又は他の集積回路で構成されたハードウェア論理回路の形態であってもよく、あるいはロジックチップ、トランジスタ、若しくは他のディスクリート構成要素、又は任意の他の好適な機械的及び／若しくは電子的デバイスを含む市販の半導体で構成されたハードウェア論理回路の形態であってもよい。加えて、構成要素はまた、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスなどのプログラム可能なハードウェアデバイスに実装され得る。更に、構成要素は、例えば、プリント回路基板（printed circuit board、ＰＣＢ）などの導電体を介した１つ以上の他の構成要素との電気通信構成において、チップ、ダイ、ダイ平面、及びパッケージ、又は他のディスクリート電気デバイスなどの１つ以上のシリコンベースの集積回路デバイスで構成されてもよい。したがって、上記に定義されているように、モジュールは、特定の実施形態では、構成要素によって具現化されるか又は構成要素として実装されてもよく、場合によっては、モジュール及び構成要素という用語は、互換的に使用されてもよい。
【0101】
本明細書で使用される場合、「回路」という用語は、電流が流れることを可能にする１つ以上の導電経路を構成する１つ以上の電気的及び／又は電子的構成要素を含む。回路は、閉ループ構成又は開ループ構成の形態であり得る。閉ループ構成では、回路構成要素は、電流のための戻り経路を提供し得る。対照的に、開ループ構成では、その中の回路構成要素は、電流の戻り経路を含まないにもかかわらず、依然として回路を形成すると見なされ得る。例えば、集積回路が（電流のための戻り経路として）接地に結合されているかどうかにかかわらず、集積回路は回路と称される。特定の例示的な実施形態では、回路は、集積回路のセット、単一の集積回路、又は集積回路の一部分を含み得る。例えば、回路は、カスタムＶＬＳＩ回路、ゲートアレイ、論理回路、及び／又は他の形式の集積回路を含み得、同様にロジックチップ、トランジスタ、又は他のディスクリートデバイスなどの市販の半導体を含み得る。更なる実施例では、回路は、例えば、プリント回路基板（ＰＣＢ）の伝導体を介した１つ以上の他の構成要素との電気的通信構成において、チップ、ダイ、ダイプレーン、及びパッケージ、又は他のディスクリート電気デバイスなど、１つ以上のシリコンベース集積回路デバイスを含み得る。回路はまた、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、及び／又はプログラマブルロジックデバイスなどのプログラム可能なハードウェアデバイスに関して合成回路として実装され得る。他の例示的な実施形態では、回路は、（集積回路デバイスを有する又は有しない）非集積電気及び／又は電子部品のネットワークを含み得る。したがって、上記に定義されているように、モジュールは、特定の実施形態では、回路によって具現化されてもよく又は回路として実装されてもよい。
【0102】
本明細書に開示される例示的な実施形態は、１つ以上のマイクロプロセッサと、特定の非プロセッサ回路及び他の要素とともに、本明細書に開示されるいくつか、ほとんど、又は全ての機能を実装するように１つ以上のマイクロプロセッサを制御する、特定の記憶されたコンピュータプログラム命令とで構成され得ることが理解されよう。あるいは、いくつか又は全ての機能は、記憶されたプログラム命令を有さないステートマシンによって実装されるか、又は１つ以上の特定用途向け集積回路（application-specific integrated circuit、ＡＳＩＣ）若しくはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）に実装され得、それぞれの機能又は特定の機能のいくつかの組み合わせは、カスタムロジックとして実装される。これらのアプローチの組み合わせも使用され得る。更に、以下の「コントローラ」への言及は、個々の回路構成要素、特定用途向け集積回路（ＡＳＩＣ）、制御ソフトウェアを有するマイクロコントローラ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及び／又は制御ソフトウェアを有するプロセッサ、又はそれらの組み合わせを含むものとして定義されるべきである。
【0103】
加えて、本明細書で使用され得る「結合」、「結合された」、又は「結合する」という用語は、直接的又は間接的な接続のいずれかを意味することが意図される。したがって、第１のデバイスが第２のデバイスを結合するか、又は第２のデバイスに結合された場合、その接続は、直接接続によるものであるか、又は他のデバイス（若しくは構成要素）及び接続を介した間接接続を介するものであり得る。
【0104】
「一実施形態（an embodiment）」、「一実施形態（one embodiment）」、「例示的な実施形態」、「特定の実施形態」、又は他の同様の専門用語などの用語の本明細書における使用に関して、これらの用語は、実施形態に関連して説明される特定の特徴、構造、機能、動作、又は特性が、本開示の少なくとも１つの実施形態に見られることを示すことを意図する。したがって、「一実施形態では（in one embodiment）」、「一実施形態では（in an embodiment）」、「例示的な実施形態では」などの語句の表記は、必ずしも全て同一の実施形態を指すものではなく、むしろ、特に明示しない限り「１つ以上ではあるが全てではない実施形態」を意味し得る。更に、「含む、備える（comprising）」、「有する」、及び「含む（including）」という用語並びにそれらの変形は、自由な様式で使用され、したがって、特に明示しない限り、「．．．を含むが、これに限定されない」を意味すると解釈されるべきである。また、「．．．を含む」が先行する要素は、それ以上の制約なしに、当該要素を含む主題のプロセス、方法、システム、物品、又は装置における追加の同一要素の存在を排除するものではない。
【0105】
「ａ」、「ａｎ」、及び「ｔｈｅ」はまた、特に明示しない限り、「１つ以上」を表す。更に、本明細書及び／又は以下の請求項の範囲で使用され得る「Ａ及びＢのうちの少なくとも１つ」（Ａ及びＢは、特定の物体又は属性を示す変数である）という語句は、「及び／又は」という語句と同様に、Ａ若しくはＢの選択、又はＡ及びＢの両方を示す。このような語句に３つ以上の変数が存在する場合、この句は、変数のうちの１つのみ、変数のうちのいずれか１つ、変数のうちのいずれかの任意の組み合わせ（又は部分的組み合わせ）、及び変数の全てを含むものとして本明細書に定義される。
【0106】
更に、本明細書で使用される場合、「約」又は「およそ」という用語は、明示的に示されているかどうかにかかわらず、全ての数値に適用される。これらの用語は、一般に、当業者が列挙された値と同等である（例えば、同じ関数又は結果を有する）と考える数値の範囲を指す。特定の場合には、これらの用語は、最も近い有効数字に丸められる数値を含み得る。
【0107】
加えて、本明細書に記載される任意の列挙された項目の一覧は、特に明示しない限り、一覧にある項目のいずれか又は全てが相互に排他的及び／又は相互に包括的であることを暗に意味するものではない。更に、本明細書で使用されるとき、「セット（set）」という用語は、「１つ以上」を意味すると解釈されるべきであり、「セット（sets）」の場合、特に明記しない限り、集合論に従って「１つ以上（ｏｎｅ ｏｒ ｍｏｒｅ、ｏｎｅｓ ｏｒ ｍｏｒｅ、及びｏｎｅｓ ｏｒ ｍｏｒｅｓ）」の倍数（又は複数）を意味するものと解釈されるべきである。
【0108】
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。多くの修正及び変形が、上記の説明に鑑みて可能である。説明した実施形態は、本技術の原理及びその実際の用途を最良に説明し、それにより、当業者が、様々な実施形態で、企図される特定の用途に適するように様々な修正を伴って、本技術を最良に利用することを可能にするために選択されたものである。本技術の範囲は、本明細書に添付の特許請求の範囲によって定義される。
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【外国語明細書】